JPH0793323B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JPH0793323B2 JPH0793323B2 JP61013529A JP1352986A JPH0793323B2 JP H0793323 B2 JPH0793323 B2 JP H0793323B2 JP 61013529 A JP61013529 A JP 61013529A JP 1352986 A JP1352986 A JP 1352986A JP H0793323 B2 JPH0793323 B2 JP H0793323B2
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- JP
- Japan
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- layer
- operating
- gate electrode
- effect transistor
- semiconductor
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- Junction Field-Effect Transistors (AREA)
Description
【発明の詳細な説明】 ＜産業上の利用分野＞ この発明は電界効果トランジスタに関し、さらに詳細に
いえば、IC、LSIの構成要素であるトランジスタとして
特に好適に使用される電界効果トランジスタに関する。
いえば、IC、LSIの構成要素であるトランジスタとして
特に好適に使用される電界効果トランジスタに関する。
＜従来の技術＞ IC、LSIに用いられる電界効果トランジスタ（以下、FET
と略称する）としては、金属−半導体接合型FET（以
下、MESFETと略称する）、金属−絶縁物−半導体接合型
FET（以下、MISFETと略称する）、およびpn接合型FET
（以下、JFETと略称する）が一般的に使用されている。
そして、例えばJ.A.Higgins,IEEE,Electron Devices−2
5,No.6（1978）587;E.Yamaguchi,J.J.A.P.23（１）（19
84）L.49;C.Y.Chen,Appl.Phys.Lett.40（５）（1982）4
01等において、これらの電界効果トランジスタが詳細に
説明されている。さらに詳細に説明すると、 従来のMESFETにおいては、例えば第４図に示す構成が
採用されている。このMESFETは、半絶縁性基板（11）上
にエピタキシャル成長により動作層（12）が形成され、
動作層（12）上にソース電極（15）、ドレイン電極（1
6）として用いられるオーミック接合電極が形成されて
いるとともに、ゲート電極（14）として用いられるショ
ットキ接合電極が形成されている。
と略称する）としては、金属−半導体接合型FET（以
下、MESFETと略称する）、金属−絶縁物−半導体接合型
FET（以下、MISFETと略称する）、およびpn接合型FET
（以下、JFETと略称する）が一般的に使用されている。
そして、例えばJ.A.Higgins,IEEE,Electron Devices−2
5,No.6（1978）587;E.Yamaguchi,J.J.A.P.23（１）（19
84）L.49;C.Y.Chen,Appl.Phys.Lett.40（５）（1982）4
01等において、これらの電界効果トランジスタが詳細に
説明されている。さらに詳細に説明すると、 従来のMESFETにおいては、例えば第４図に示す構成が
採用されている。このMESFETは、半絶縁性基板（11）上
にエピタキシャル成長により動作層（12）が形成され、
動作層（12）上にソース電極（15）、ドレイン電極（1
6）として用いられるオーミック接合電極が形成されて
いるとともに、ゲート電極（14）として用いられるショ
ットキ接合電極が形成されている。
また、従来のMISFETにおいては、第５図に示す構成が
採用されている。このMISFETは、半絶縁性基板（21）上
にエピタキシャル成長により動作層（22）が形成され、
動作層（22）上にソース電極（25）、ドレイン電極（2
6）として用いられるオーミック接合電極が形成されて
いるとともに、絶縁物層（23）を介在させて、ゲート電
極（24）が形成されている。
採用されている。このMISFETは、半絶縁性基板（21）上
にエピタキシャル成長により動作層（22）が形成され、
動作層（22）上にソース電極（25）、ドレイン電極（2
6）として用いられるオーミック接合電極が形成されて
いるとともに、絶縁物層（23）を介在させて、ゲート電
極（24）が形成されている。
さらに、従来のJFETにおいては、第６図に示す構成が
採用されている。このJFETは、半絶縁性基板（31）上に
エピタキシャル成長によりｎ型半導体からなる動作層
（33）が形成され、動作層（32）の上にソース電極（3
5）、ドレイン電極（36）として用いられるオーミック
接合電極が形成されているとともに、動作層（32）と同
じ組成のp+半導体層（33）を介在させて、ゲート電極
（34）が形成されている。
採用されている。このJFETは、半絶縁性基板（31）上に
エピタキシャル成長によりｎ型半導体からなる動作層
（33）が形成され、動作層（32）の上にソース電極（3
5）、ドレイン電極（36）として用いられるオーミック
接合電極が形成されているとともに、動作層（32）と同
じ組成のp+半導体層（33）を介在させて、ゲート電極
（34）が形成されている。
＜発明が解決しようとする問題点＞ 上記のMESFETにおいては、動作層（12）とゲート電極
（14）とをショットキ接合させる必要があるので、動作
層（12）として使用可能な半導体材料の選択の余地が著
しく狭いという問題がある。
（14）とをショットキ接合させる必要があるので、動作
層（12）として使用可能な半導体材料の選択の余地が著
しく狭いという問題がある。
例えば、化合物半導体を用いて動作層を形成することを
考えた場合、実際に作製されているMESFETの動作層（1
2）はGaAsで形成されているのが殆どであり、高電界印
加状態においてGaAsよりも電子移動度が高いInPを用い
て動作層を形成した良好な特性のMESFETは、ゲート電極
金属として使用されるAl,Au等との間でのショットキ接
合の形成が困難であることから、未だ実現されていな
い。
考えた場合、実際に作製されているMESFETの動作層（1
2）はGaAsで形成されているのが殆どであり、高電界印
加状態においてGaAsよりも電子移動度が高いInPを用い
て動作層を形成した良好な特性のMESFETは、ゲート電極
金属として使用されるAl,Au等との間でのショットキ接
合の形成が困難であることから、未だ実現されていな
い。
また、上記のMISFETにおいては、ゲート電極（24）と動
作層（22）との間に、動作層（22）とは全く異質な結晶
構造を有する絶縁物層（23）を介在させた構成であるか
ら、動作層（22）と絶縁物層（23）との間に多くの準位
が発生し、FET特性を劣化させているという問題があ
る。
作層（22）との間に、動作層（22）とは全く異質な結晶
構造を有する絶縁物層（23）を介在させた構成であるか
ら、動作層（22）と絶縁物層（23）との間に多くの準位
が発生し、FET特性を劣化させているという問題があ
る。
さらに、上記のJFETにおいては、ｎ型半導体からなる動
作層（32）とゲート電極（34）との間にｐ型不純物をド
ーピングし、或は選択拡散することにより形成されたp+
半導体層（33）を介在させた構成であるから、ｐ型不純
物が固相内拡散を行ない、動作層厚の制御性を悪くする
という問題がある。
作層（32）とゲート電極（34）との間にｐ型不純物をド
ーピングし、或は選択拡散することにより形成されたp+
半導体層（33）を介在させた構成であるから、ｐ型不純
物が固相内拡散を行ない、動作層厚の制御性を悪くする
という問題がある。
さらには、作製プロセス上の観点からみると、絶縁物
層、またはp+半導体層を形成する場合には、ソース電
極、ドレイン電極と動作層とのオーミック接合を形成す
るために、ソース電極、ドレイン電極と動作層との間に
介在する絶縁物層、p+半導体層を選択的に除去する必要
があり、作製工程が複雑化するという問題がある。
層、またはp+半導体層を形成する場合には、ソース電
極、ドレイン電極と動作層とのオーミック接合を形成す
るために、ソース電極、ドレイン電極と動作層との間に
介在する絶縁物層、p+半導体層を選択的に除去する必要
があり、作製工程が複雑化するという問題がある。
＜発明の目的＞ この発明は、上記の問題点に鑑みて成されたものであ
り、作製工程を簡素化でき、しかも優れた特性を発揮で
きる電界効果トランジスタを提供することを目的として
いる。
り、作製工程を簡素化でき、しかも優れた特性を発揮で
きる電界効果トランジスタを提供することを目的として
いる。
＜問題点を解決するための手段＞ 上記の目的を達成するための、この発明の電界効果トラ
ンジスタは、InP動作層と、GaAs半導体層と、ショッキ
ゲート電極とから構成されており、上記動作層は、半絶
縁性半導体基板上にエピタキシャル成長により形成され
たものであり、上記半導体層は、動作層上に、エピタキ
シャル成長により、形成されたものであって、動作層と
は格子定数のみが異なり、結晶構造はともに閃亜鉛鉱型
の結晶構造を有するものであり、格子不整転位が発生し
始める臨界層厚以下の層厚に形成されている。
ンジスタは、InP動作層と、GaAs半導体層と、ショッキ
ゲート電極とから構成されており、上記動作層は、半絶
縁性半導体基板上にエピタキシャル成長により形成され
たものであり、上記半導体層は、動作層上に、エピタキ
シャル成長により、形成されたものであって、動作層と
は格子定数のみが異なり、結晶構造はともに閃亜鉛鉱型
の結晶構造を有するものであり、格子不整転位が発生し
始める臨界層厚以下の層厚に形成されている。
＜作用＞ 上記の構成の電界効果トランジスタであれば、InP化合
物半導体を動作層として用いているにもかかわらず、動
作層上の超薄膜GaAs化合物半導体層とゲート電極との間
で良好なショットキ接合を形成し、良好なFET特性を発
揮することができる。
物半導体を動作層として用いているにもかかわらず、動
作層上の超薄膜GaAs化合物半導体層とゲート電極との間
で良好なショットキ接合を形成し、良好なFET特性を発
揮することができる。
＜実施例＞ 以下、実施例を、添付図面を用いて詳細に説明する。
第１図はこの発明の電界効果トランジスタの一実施例を
示す縦断面図であり、半絶縁性半導体基板（１）上に動
作層（２）を形成し、動作層（２）上に半導体層（３）
を形成し、さらに半導体層（３）上にショットキゲート
電極（４）を形成しているとともに、ショットキゲート
電極（４）から離隔させてソース電極（５）、およびド
レイン電極（６）を形成している。
示す縦断面図であり、半絶縁性半導体基板（１）上に動
作層（２）を形成し、動作層（２）上に半導体層（３）
を形成し、さらに半導体層（３）上にショットキゲート
電極（４）を形成しているとともに、ショットキゲート
電極（４）から離隔させてソース電極（５）、およびド
レイン電極（６）を形成している。
さらに詳細に説明すると、上記反絶縁性半導体基板
（１）は、InPにFeをドープしたものであり、上記動作
層（２）は、Siをドープしてキャリア密度を約２×1017
cm-5としたInPをエピタキシャル成長により約0.2μｍの
層厚に形成したものであり、上記半導体層（３）は、Ga
Asをエピタキシャル成長により約40Åの層厚に形成した
ものであり、上記ショットキゲート電極（４）は、Al金
属で構成されたものであり、上記ソース電極（５）、お
よびレイン電極（６）は、AnGeNi合金で構成されたもの
である。
（１）は、InPにFeをドープしたものであり、上記動作
層（２）は、Siをドープしてキャリア密度を約２×1017
cm-5としたInPをエピタキシャル成長により約0.2μｍの
層厚に形成したものであり、上記半導体層（３）は、Ga
Asをエピタキシャル成長により約40Åの層厚に形成した
ものであり、上記ショットキゲート電極（４）は、Al金
属で構成されたものであり、上記ソース電極（５）、お
よびレイン電極（６）は、AnGeNi合金で構成されたもの
である。
以上の構成とすることにより、ショットキゲート電極
（４）と動作層（２）との間の接合は、電流−電圧特性
を示す第２図に明らかなように、良好なショットキ特性
を示すショットキ接合となる。一方、第３図はInP層の
上に直接Al金属を蒸着した場合の電流−電圧特性を示し
たものであり、ショットキ特性を有していないことが分
かる。このことからも明らかなように、動作層（２）と
してのInP層の上に直接Al金属を蒸着するのではなく、
先ず半導体層（３）としてのGaAs層を形成し、その上に
ショットキゲート電極（４）としてのAl金属を蒸着する
構成とすることにより、ショットキ接合を得ることがで
きるのである。
（４）と動作層（２）との間の接合は、電流−電圧特性
を示す第２図に明らかなように、良好なショットキ特性
を示すショットキ接合となる。一方、第３図はInP層の
上に直接Al金属を蒸着した場合の電流−電圧特性を示し
たものであり、ショットキ特性を有していないことが分
かる。このことからも明らかなように、動作層（２）と
してのInP層の上に直接Al金属を蒸着するのではなく、
先ず半導体層（３）としてのGaAs層を形成し、その上に
ショットキゲート電極（４）としてのAl金属を蒸着する
構成とすることにより、ショットキ接合を得ることがで
きるのである。
この点についてさらに詳細に説明すると、InP層とGaAs
層とは、ともに結晶構造が閃亜鉛鉱型であり、この点だ
けをみても、MISFETで問題とされている、結晶構造が異
なる絶縁物層と動作層との界面で発生する準位の数と比
較して有利であるが、これだけではなく、InP層とGaAs
層との格子不整が約−3.8％と大きいにも拘わらず、GaA
s層が臨界層厚である約50〜60Å以下であれば、格子不
整に基く転位を導入することなくGaAs層をエピタキシャ
ル成長させることができた。
層とは、ともに結晶構造が閃亜鉛鉱型であり、この点だ
けをみても、MISFETで問題とされている、結晶構造が異
なる絶縁物層と動作層との界面で発生する準位の数と比
較して有利であるが、これだけではなく、InP層とGaAs
層との格子不整が約−3.8％と大きいにも拘わらず、GaA
s層が臨界層厚である約50〜60Å以下であれば、格子不
整に基く転位を導入することなくGaAs層をエピタキシャ
ル成長させることができた。
従来のJFETにおいて問題となる、ｐ型不純物の固相内拡
散に起因する動作層厚の制御性の困難さを解消すること
ができた。
散に起因する動作層厚の制御性の困難さを解消すること
ができた。
さらに、絶縁物層、p+半導体層を介在させてゲート電極
を形成し、ソース電極、ドレイン電極を形成する場合に
上記絶縁物層、p+半導体層を選択的に除去する従来のFE
Tと比較して、GaAs層を除去させることなく、ソース電
極、ドレイン電極を動作層に対してオーミック接合させ
ることができ、作製工程を簡素化することができた。
を形成し、ソース電極、ドレイン電極を形成する場合に
上記絶縁物層、p+半導体層を選択的に除去する従来のFE
Tと比較して、GaAs層を除去させることなく、ソース電
極、ドレイン電極を動作層に対してオーミック接合させ
ることができ、作製工程を簡素化することができた。
なお、この発明は、上記の実施例に限定されるものでは
なく、例えば、半導体層をGaAs層とする代わりにAlAs
層、GaN層、AlSb層、或はこれらの混晶等、閃亜鉛鉱型
の結晶構造を有するものとすることができ、さらには、
エピタキシャル成長法としても、分子線エピタキシャル
成長法、有機金属成長法、気相エピタキシャル成長法、
液相エピタキシャル成長法等、数10Åの薄膜をエピタキ
シャル成長させ得るものであればよく、その他この発明
の要旨を変更しない範囲内において種々の設計変更を施
すことが可能である。また、ゲート電極についても、Al
に限るものではなく、Au/Pt/Tiなどの３層構造やＷシリ
サイドなどを用いることも可能である。
なく、例えば、半導体層をGaAs層とする代わりにAlAs
層、GaN層、AlSb層、或はこれらの混晶等、閃亜鉛鉱型
の結晶構造を有するものとすることができ、さらには、
エピタキシャル成長法としても、分子線エピタキシャル
成長法、有機金属成長法、気相エピタキシャル成長法、
液相エピタキシャル成長法等、数10Åの薄膜をエピタキ
シャル成長させ得るものであればよく、その他この発明
の要旨を変更しない範囲内において種々の設計変更を施
すことが可能である。また、ゲート電極についても、Al
に限るものではなく、Au/Pt/Tiなどの３層構造やＷシリ
サイドなどを用いることも可能である。
＜発明の効果＞ 以上のようにこの発明によると、InP化合物半導体から
成る動作層を用いているにもかかわらず、良好な特性を
有する金属−半導体接合によるショットキゲート電極を
形成することができ、さらには、不純物拡散の制御を不
要とし、作製工程を簡素化することができるという特有
の効果を奏する。
成る動作層を用いているにもかかわらず、良好な特性を
有する金属−半導体接合によるショットキゲート電極を
形成することができ、さらには、不純物拡散の制御を不
要とし、作製工程を簡素化することができるという特有
の効果を奏する。
第１図は、本発明の電界効果トランジスターの一実施例
を示す縦断面図、 第２図は、InP層上にGaAs層を40Åエピタキシャル成長
させた後、Al金属を蒸着させた状態における電流−電圧
特性を示す図、 第３図は、InP層上に直接Al金属を蒸着させた状態にお
ける電流−電圧特性を示す図、 第４図は、従来のMESFETを示す縦断面図、 第５図は、従来のMISFETを示す縦断面図、 第６図は、従来のJFETを示す縦断面図。 1,11,21,31……半絶縁性半導体基板 2,12,22,32……動作層 ３……化合物半導体層 4,14,24,34……ゲート電極 5,15,25,35……ソース電極 6,16,26,36……ドレイン電極 23……絶縁物層 33……p+半導体層
を示す縦断面図、 第２図は、InP層上にGaAs層を40Åエピタキシャル成長
させた後、Al金属を蒸着させた状態における電流−電圧
特性を示す図、 第３図は、InP層上に直接Al金属を蒸着させた状態にお
ける電流−電圧特性を示す図、 第４図は、従来のMESFETを示す縦断面図、 第５図は、従来のMISFETを示す縦断面図、 第６図は、従来のJFETを示す縦断面図。 1,11,21,31……半絶縁性半導体基板 2,12,22,32……動作層 ３……化合物半導体層 4,14,24,34……ゲート電極 5,15,25,35……ソース電極 6,16,26,36……ドレイン電極 23……絶縁物層 33……p+半導体層
Claims (1)
- 【請求項１】半絶縁性半導体基板上に、エピタキシャル
成長により、InP化合物半導体から成る動作層を形成
し、動作層上に、エピタキシャル成長により、GaAs化合
物半導体層を、格子不整転位が発生し始める臨界層厚以
下の層厚に形成し、GaAs化合物半導体層上にショットキ
ゲート電極を形成したことを特徴とする電界効果トラン
ジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013529A JPH0793323B2 (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61013529A JPH0793323B2 (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62171164A JPS62171164A (ja) | 1987-07-28 |
| JPH0793323B2 true JPH0793323B2 (ja) | 1995-10-09 |
Family
ID=11835683
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61013529A Expired - Lifetime JPH0793323B2 (ja) | 1986-01-23 | 1986-01-23 | 電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0793323B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62262467A (ja) * | 1986-05-08 | 1987-11-14 | Nec Corp | 電界効果トランジスタ |
| JPS62268165A (ja) * | 1986-05-15 | 1987-11-20 | Nec Corp | 電界効果トランジスタ |
| JP2716134B2 (ja) * | 1987-11-30 | 1998-02-18 | 日本電気株式会社 | 半導体トランジスタ |
| JP4041075B2 (ja) | 2004-02-27 | 2008-01-30 | 株式会社東芝 | 半導体装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5582469A (en) * | 1978-12-14 | 1980-06-21 | Sony Corp | Preparation of semiconductor device |
| JPS59231872A (ja) * | 1983-06-14 | 1984-12-26 | Seiko Epson Corp | 半導体装置 |
-
1986
- 1986-01-23 JP JP61013529A patent/JPH0793323B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62171164A (ja) | 1987-07-28 |
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