JPH10335350A - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
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- JPH10335350A JPH10335350A JP9145469A JP14546997A JPH10335350A JP H10335350 A JPH10335350 A JP H10335350A JP 9145469 A JP9145469 A JP 9145469A JP 14546997 A JP14546997 A JP 14546997A JP H10335350 A JPH10335350 A JP H10335350A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7786—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with direct single heterostructure, i.e. with wide bandgap layer formed on top of active layer, e.g. direct single heterostructure MIS-like HEMT
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
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- H01L29/8128—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with recessed gate
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Abstract
(57)【要約】
【課題】 ヒステリシス及びキンクのないＩＤ−ＶＤ特
性を持つ、アンドープＡｌＧａＡｓバッファー層を有す
る金属−半導体電界効果トランジスタを得る。 【解決手段】 ＡｌxＧａ1-xＡｓ（但し、０＜ｘ＜０．
４）から成るＡｌＧａＡｓバッファー層を有する金属−
半導体電界効果トランジスタにおいて、前記ＡｌＧａＡ
ｓバッファー層のチャネル層側に、Ｓｉを５×１０17ｃ
ｍ-3以上ドープしたＡｌxＧａ1-xＡｓ（但し、０＜ｘ＜
０．４）から成り、ドナー空乏層によりホールに対する
障壁を形成するのに十分な厚さのドープＡｌＧａＡｓ層
を設ける。
性を持つ、アンドープＡｌＧａＡｓバッファー層を有す
る金属−半導体電界効果トランジスタを得る。 【解決手段】 ＡｌxＧａ1-xＡｓ（但し、０＜ｘ＜０．
４）から成るＡｌＧａＡｓバッファー層を有する金属−
半導体電界効果トランジスタにおいて、前記ＡｌＧａＡ
ｓバッファー層のチャネル層側に、Ｓｉを５×１０17ｃ
ｍ-3以上ドープしたＡｌxＧａ1-xＡｓ（但し、０＜ｘ＜
０．４）から成り、ドナー空乏層によりホールに対する
障壁を形成するのに十分な厚さのドープＡｌＧａＡｓ層
を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタに関するものである。より詳しくは、金属−半導体
電界効果トランジスタに関するものである。
スタに関するものである。より詳しくは、金属−半導体
電界効果トランジスタに関するものである。
【０００２】
【従来の技術】金属−半導体電界効果トランジスタ（Ｍ
ＥＳＦＥＴ）は、一般に、半絶縁性ＧａＡｓ基板上に、
エピタキシャル膜を作り付けることができる結晶成長
法、たとえば固体ソース分子線エピタキシー（ＭＢＥ）
法により、少なくともバッファ層及びチャネル層を順に
形成し、そして、その上に、ソース、ゲート及びドレイ
ンの電極を設けることによって、ゲート電極を通じて印
加される電界強度によりチャネル層中のキャリア（電
子）の移動を制御し、これによりソース電極からドレイ
ン電極に流れる電流を制御するものである。
ＥＳＦＥＴ）は、一般に、半絶縁性ＧａＡｓ基板上に、
エピタキシャル膜を作り付けることができる結晶成長
法、たとえば固体ソース分子線エピタキシー（ＭＢＥ）
法により、少なくともバッファ層及びチャネル層を順に
形成し、そして、その上に、ソース、ゲート及びドレイ
ンの電極を設けることによって、ゲート電極を通じて印
加される電界強度によりチャネル層中のキャリア（電
子）の移動を制御し、これによりソース電極からドレイ
ン電極に流れる電流を制御するものである。
【０００３】ＭＥＳＦＥＴの特性の改善のためには、チ
ャネル層の下側（基板層側）へのキャリアの拡散を抑え
ることが有効であることが知られており、このための構
造として、埋込みｐ層(buried p layer)を有するｐ層埋
込み構造（「沖電気研究開発」、Vol. 64, No. 1, 51〜
54頁(1997年１月））、一般式Ｇａ1-xＡｌxＡｓを有す
る化合物で作られたアンドープＡｌＧａＡｓバッファー
層を有する構造（特開昭５３−１２６２８２号公報）な
どが提案されている。
ャネル層の下側（基板層側）へのキャリアの拡散を抑え
ることが有効であることが知られており、このための構
造として、埋込みｐ層(buried p layer)を有するｐ層埋
込み構造（「沖電気研究開発」、Vol. 64, No. 1, 51〜
54頁(1997年１月））、一般式Ｇａ1-xＡｌxＡｓを有す
る化合物で作られたアンドープＡｌＧａＡｓバッファー
層を有する構造（特開昭５３−１２６２８２号公報）な
どが提案されている。
【０００４】
【発明が解決しようとする課題】本発明者らは、上記の
アンドープＡｌＧａＡｓバッファー層を有する構造を有
するＭＥＳＦＥＴのＦＥＴ特性を検討するため、同構造
を有するＭＥＳＦＥＴを試作し、ドレイン電流−電圧
（ＩＤ−ＶＤ）特性を調べたところ、アンドープＡｌＧ
ａＡｓバッファー層中に存在するホールトラップ等の不
純物が原因と考えられるヒステリシス及びキンクが観察
され、良好なＩＤ−ＶＤ特性が得られないという問題点
を見い出した。
アンドープＡｌＧａＡｓバッファー層を有する構造を有
するＭＥＳＦＥＴのＦＥＴ特性を検討するため、同構造
を有するＭＥＳＦＥＴを試作し、ドレイン電流−電圧
（ＩＤ−ＶＤ）特性を調べたところ、アンドープＡｌＧ
ａＡｓバッファー層中に存在するホールトラップ等の不
純物が原因と考えられるヒステリシス及びキンクが観察
され、良好なＩＤ−ＶＤ特性が得られないという問題点
を見い出した。
【０００５】従って、本発明は、上記問題点のないアン
ドープＡｌＧａＡｓバッファー層を有するＭＥＳＦＥＴ
を得ることを課題とする。
ドープＡｌＧａＡｓバッファー層を有するＭＥＳＦＥＴ
を得ることを課題とする。
【０００６】
【課題を解決するための手段】本発明者らは、鋭意研究
した結果、アンドープＡｌＧａＡｓバッファー層のチャ
ネル層側にｎ−ＡｌＧａＡｓ層を設けることにより前記
課題が解決されることを見い出し、本発明を完成した。
した結果、アンドープＡｌＧａＡｓバッファー層のチャ
ネル層側にｎ−ＡｌＧａＡｓ層を設けることにより前記
課題が解決されることを見い出し、本発明を完成した。
【０００７】すなわち、本発明は、ＡｌxＧａ1-xＡｓ
（但し、０＜ｘ＜０．４）から成るＡｌＧａＡｓバッフ
ァー層を有する金属−半導体電界効果トランジスタにお
いて、前記ＡｌＧａＡｓバッファー層のチャネル層側
に、Ｓｉを５×１０17ｃｍ-3以上ドープしたＡｌxＧａ
1-xＡｓ（但し、０＜ｘ＜０．４）から成り、ドナー空
乏層によりホールに対する障壁を形成するのに十分な厚
さのドープＡｌＧａＡｓ層を設けたことを特徴とする金
属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を提
供する。
（但し、０＜ｘ＜０．４）から成るＡｌＧａＡｓバッフ
ァー層を有する金属−半導体電界効果トランジスタにお
いて、前記ＡｌＧａＡｓバッファー層のチャネル層側
に、Ｓｉを５×１０17ｃｍ-3以上ドープしたＡｌxＧａ
1-xＡｓ（但し、０＜ｘ＜０．４）から成り、ドナー空
乏層によりホールに対する障壁を形成するのに十分な厚
さのドープＡｌＧａＡｓ層を設けたことを特徴とする金
属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ）を提
供する。
【０００８】本発明のＭＥＳＦＥＴは、好ましくは、Ｇ
ａＡｓと格子整合する臨界膜厚以下のアンドープＩｎy
Ｇａ1-yＡｓ（但し、０＜ｙ＜０．４）から成るチャネ
ル層を有する。さらに好ましくは、このチャネル層はｎ
型にドープされたものである。
ａＡｓと格子整合する臨界膜厚以下のアンドープＩｎy
Ｇａ1-yＡｓ（但し、０＜ｙ＜０．４）から成るチャネ
ル層を有する。さらに好ましくは、このチャネル層はｎ
型にドープされたものである。
【０００９】本発明のＭＥＳＦＥＴは、具体的には、半
絶縁性ＧａＡｓ基板上に、アンドープＧａＡｓから成る
ＧａＡｓバッファー層、上記ＡｌＧａＡｓバッファー
層、上記ドープＡｌＧａＡｓ層、上記チャネル層、Ｓｉ
を１×１０17ｃｍ-3以上ドープしたＧａＡｓから成る低
ドープ層、及び、Ｓｉを１×１０18ｃｍ-3以上ドープし
たＧａＡｓから成るコンタクト層を、固体ソース分子線
エピタキシー法によりエピタキシャル膜として順に形成
して成ることが好ましい。
絶縁性ＧａＡｓ基板上に、アンドープＧａＡｓから成る
ＧａＡｓバッファー層、上記ＡｌＧａＡｓバッファー
層、上記ドープＡｌＧａＡｓ層、上記チャネル層、Ｓｉ
を１×１０17ｃｍ-3以上ドープしたＧａＡｓから成る低
ドープ層、及び、Ｓｉを１×１０18ｃｍ-3以上ドープし
たＧａＡｓから成るコンタクト層を、固体ソース分子線
エピタキシー法によりエピタキシャル膜として順に形成
して成ることが好ましい。
【００１０】また、本発明のＭＥＳＦＥＴには、上記ド
ープ層と上記チャネル層の間にアンドープのＡｌxＧａ
1-xＡｓ（但し、０＜ｘ＜０．４）から成るスペーサ層
を設けてもよい。
ープ層と上記チャネル層の間にアンドープのＡｌxＧａ
1-xＡｓ（但し、０＜ｘ＜０．４）から成るスペーサ層
を設けてもよい。
【００１１】
【発明の実施の形態】以下、本発明の実施の形態を説明
する。本発明のＭＥＳＦＥＴは、ＡｌxＧａ1-xＡｓ（但
し、０＜ｘ＜０．４）から成るＡｌＧａＡｓバッファー
層を有するＭＥＳＦＥＴにおいて、当該ＡｌＧａＡｓバ
ッファー層のチャネル層側に、ｎ型にドープしたドープ
ＡｌＧａＡｓ層を設けたことを特徴とする。これによ
り、ヒステリシス、キンクのない飽和特性が良好なＩＤ
−ＶＤ特性が得られる。
する。本発明のＭＥＳＦＥＴは、ＡｌxＧａ1-xＡｓ（但
し、０＜ｘ＜０．４）から成るＡｌＧａＡｓバッファー
層を有するＭＥＳＦＥＴにおいて、当該ＡｌＧａＡｓバ
ッファー層のチャネル層側に、ｎ型にドープしたドープ
ＡｌＧａＡｓ層を設けたことを特徴とする。これによ
り、ヒステリシス、キンクのない飽和特性が良好なＩＤ
−ＶＤ特性が得られる。
【００１２】ドープＡｌＧａＡｓ層は、Ｓｉを５×１０
17ｃｍ-3以上、好ましくは１×１０ 18〜５×１０18ｃｍ
-3ドープしたＡｌxＧａ1-xＡｓ（但し、０＜ｘ＜０．
４、好ましくは０．２＜ｘ＜０．４）から成る。
17ｃｍ-3以上、好ましくは１×１０ 18〜５×１０18ｃｍ
-3ドープしたＡｌxＧａ1-xＡｓ（但し、０＜ｘ＜０．
４、好ましくは０．２＜ｘ＜０．４）から成る。
【００１３】ドープＡｌＧａＡｓ層の厚さは、ドナー空
乏層によりホールに対する障壁を形成するのに十分な厚
さであり、ドープの程度にもよるが、通常には、５０〜
５００Å、好ましくは１００〜３００Åである。
乏層によりホールに対する障壁を形成するのに十分な厚
さであり、ドープの程度にもよるが、通常には、５０〜
５００Å、好ましくは１００〜３００Åである。
【００１４】本発明のＭＥＳＦＥＴにおけるチャネル層
は、従来のＭＥＳＦＥＴと同様の構成でよいが、ＧａＡ
ｓと格子整合する臨界膜厚以下のアンドープＩｎyＧａ
1-yＡｓから成るチャネル層を用いることが好ましい。
ＩｎyＧａ1-yＡｓから成るチャネル層は電子移動度が高
いため、ＭＥＳＦＥＴにおいて低いオン抵抗が得られ
る。チャネル層の厚さが臨界膜厚を超えると格子緩和が
生じるので好ましくない。
は、従来のＭＥＳＦＥＴと同様の構成でよいが、ＧａＡ
ｓと格子整合する臨界膜厚以下のアンドープＩｎyＧａ
1-yＡｓから成るチャネル層を用いることが好ましい。
ＩｎyＧａ1-yＡｓから成るチャネル層は電子移動度が高
いため、ＭＥＳＦＥＴにおいて低いオン抵抗が得られ
る。チャネル層の厚さが臨界膜厚を超えると格子緩和が
生じるので好ましくない。
【００１５】ＧａＡｓと格子整合する臨界膜厚は、Ｉｎ
yＧａ1-yＡｓの組成によって異なる。例えば、ｙが０．
２の場合には臨界膜厚は１５０Åである。チャネル層の
厚さは、通常には１００〜２００Åである。
yＧａ1-yＡｓの組成によって異なる。例えば、ｙが０．
２の場合には臨界膜厚は１５０Åである。チャネル層の
厚さは、通常には１００〜２００Åである。
【００１６】また、このチャネル層はｎ型にドープされ
ていることがさらに好ましい。ドープの程度は、通常に
はＳｉで５×１０17〜１×１０18ｃｍ-3である。本発明
のＭＥＳＦＥＴにおける半絶縁性基板は、従来のＭＥＳ
ＦＥＴにおけるものと同様でよく、半絶縁性ＧａＡｓ基
板等が使用される。
ていることがさらに好ましい。ドープの程度は、通常に
はＳｉで５×１０17〜１×１０18ｃｍ-3である。本発明
のＭＥＳＦＥＴにおける半絶縁性基板は、従来のＭＥＳ
ＦＥＴにおけるものと同様でよく、半絶縁性ＧａＡｓ基
板等が使用される。
【００１７】また、本発明のＭＥＳＦＥＴには、ＡｌＧ
ａＡｓバッファー層以外のバッファー層を半絶縁性基板
とＡｌＧａＡｓバッファー層との間に、また、コンタク
ト層を電極とチャネル層との間に設けてもよい。このバ
ッファー層及びコンタクト層の構成は、従来のＭＥＳＦ
ＥＴにおけるものと同様でよい。例えば、厚さ５０００
Å以下のバッファー層、及び、Ｓｉを１×１０18〜４×
１０18ｃｍ-3ドープした厚さ５００〜１０００Åのコン
タクト層が挙げられる。さらに、本発明のＭＥＳＦＥＴ
においては、ゲート容量を低減し、ゲート・ドレイン間
耐圧を向上させるために、コンタクト層よりもドープの
程度が低い低ドープ層をチャネル層とコンタクト層との
間に設けてもよい。例えば、Ｓｉを１×１０17〜１×１
０18ｃｍ -3ドープした厚さ３００〜２０００Åの低ドー
プ層が挙げられる。
ａＡｓバッファー層以外のバッファー層を半絶縁性基板
とＡｌＧａＡｓバッファー層との間に、また、コンタク
ト層を電極とチャネル層との間に設けてもよい。このバ
ッファー層及びコンタクト層の構成は、従来のＭＥＳＦ
ＥＴにおけるものと同様でよい。例えば、厚さ５０００
Å以下のバッファー層、及び、Ｓｉを１×１０18〜４×
１０18ｃｍ-3ドープした厚さ５００〜１０００Åのコン
タクト層が挙げられる。さらに、本発明のＭＥＳＦＥＴ
においては、ゲート容量を低減し、ゲート・ドレイン間
耐圧を向上させるために、コンタクト層よりもドープの
程度が低い低ドープ層をチャネル層とコンタクト層との
間に設けてもよい。例えば、Ｓｉを１×１０17〜１×１
０18ｃｍ -3ドープした厚さ３００〜２０００Åの低ドー
プ層が挙げられる。
【００１８】さらに、本発明のＭＥＳＦＥＴには、上記
ドープ層と上記チャネル層の間にアンドープのＡｌxＧ
ａ1-xＡｓ（但し、０＜ｘ＜０．４）から成るスペーサ
層を設けてもよい。スペーサ層の厚さは、通常には１０
〜１００Åである。
ドープ層と上記チャネル層の間にアンドープのＡｌxＧ
ａ1-xＡｓ（但し、０＜ｘ＜０．４）から成るスペーサ
層を設けてもよい。スペーサ層の厚さは、通常には１０
〜１００Åである。
【００１９】本発明のＭＥＳＦＥＴは以下のようにして
製造することができる。先ず、半絶縁性基板上に、少な
くともＡｌＧａＡｓバッファー層、ドープＡｌＧａＡｓ
層、チャネル層を含む上記の層を、エピタキシャル膜を
作りつけることができる結晶成長法、好ましくは固体ソ
ース分子線エピタキシー（ＭＢＥ）法によりエピタキシ
ャル膜として順次形成する。次いで、ソース、ゲート及
びドレインの各電極をオーミックコンタクト接合または
ショットキーコンタクト接合をとるように形成する。
製造することができる。先ず、半絶縁性基板上に、少な
くともＡｌＧａＡｓバッファー層、ドープＡｌＧａＡｓ
層、チャネル層を含む上記の層を、エピタキシャル膜を
作りつけることができる結晶成長法、好ましくは固体ソ
ース分子線エピタキシー（ＭＢＥ）法によりエピタキシ
ャル膜として順次形成する。次いで、ソース、ゲート及
びドレインの各電極をオーミックコンタクト接合または
ショットキーコンタクト接合をとるように形成する。
【００２０】ＭＢＥ法などの結晶成長法によるエピタキ
シャル膜の形成並びに電極のオーミックコンタクト接合
及びショットキーコンタクト接合は公知の方法に従って
行うことができる。また、パッケージングも公知の方法
によって行うことができる。
シャル膜の形成並びに電極のオーミックコンタクト接合
及びショットキーコンタクト接合は公知の方法に従って
行うことができる。また、パッケージングも公知の方法
によって行うことができる。
【００２１】本発明のＭＥＳＦＥＴは、具体的には、半
絶縁性ＧａＡｓ基板上に、アンドープＧａＡｓから成る
ＧａＡｓバッファー層、上記ＡｌＧａＡｓバッファー
層、上記ドープＡｌＧａＡｓ層、上記チャネル層、Ｓｉ
を１×１０17ｃｍ-3以上ドープしたＧａＡｓから成る低
ドープ層、及び、Ｓｉを１×１０18ｃｍ-3以上ドープし
たＧａＡｓから成るコンタクト層を、固体ソース分子線
エピタキシー法によりエピタキシャル膜として順に形成
して成ることが好ましい。また、電極の形成は、コンタ
クト層上にソース電極及びドレイン電極をオーミックコ
ンタクト接合をとるように形成し、最後にゲート電極形
成部を適宜の深さにエッチングしてコンタクト層の下の
層を露出させ、ゲート電極をショットキーコンタクト接
合をとるように形成することが好ましい。
絶縁性ＧａＡｓ基板上に、アンドープＧａＡｓから成る
ＧａＡｓバッファー層、上記ＡｌＧａＡｓバッファー
層、上記ドープＡｌＧａＡｓ層、上記チャネル層、Ｓｉ
を１×１０17ｃｍ-3以上ドープしたＧａＡｓから成る低
ドープ層、及び、Ｓｉを１×１０18ｃｍ-3以上ドープし
たＧａＡｓから成るコンタクト層を、固体ソース分子線
エピタキシー法によりエピタキシャル膜として順に形成
して成ることが好ましい。また、電極の形成は、コンタ
クト層上にソース電極及びドレイン電極をオーミックコ
ンタクト接合をとるように形成し、最後にゲート電極形
成部を適宜の深さにエッチングしてコンタクト層の下の
層を露出させ、ゲート電極をショットキーコンタクト接
合をとるように形成することが好ましい。
【００２２】ｎ型にドープしたドープＡｌＧａＡｓ層を
設けることで、ヒステリシス、キンクのない飽和特性が
良好なＩＤ−ＶＤ特性が得られる理由は以下のように推
測される。
設けることで、ヒステリシス、キンクのない飽和特性が
良好なＩＤ−ＶＤ特性が得られる理由は以下のように推
測される。
【００２３】図５（ａ）及び（ｂ）には、それぞれ、ｎ
型にドープしたＧａＡｓからなるチャネル層、アンドー
プＧａＡｓから成るスペーサ層、及び、アンドープＡｌ
0.3Ｇａ0.7Ａｓから成るＡｌＧａＡｓバッファー層を有
する従来のＭＥＳＦＥＴの一例の構造におけるゲート電
極より基板に至る電子のエネルギーバンド図、並びに、
ｎ型にドープしたＧａＡｓから成る低ドープ層、ｎ型に
ドープしたＩｎ0.2Ｇａ0.8Ａｓから成るチャネル層、ｎ
型にドープしたＡｌ0.3Ｇａ0.7Ａｓから成るドープＡｌ
ＧａＡｓ層、アンドープＡｌ0.3Ｇａ0.7Ａｓから成るＡ
ｌＧａＡｓバッファー層、及び、アンドープＧａＡｓか
ら成るバッファー層を有する本発明によるＭＥＳＦＥＴ
の一例の構造におけるゲート電極より基板に至る電子の
エネルギーバンド図を示す。
型にドープしたＧａＡｓからなるチャネル層、アンドー
プＧａＡｓから成るスペーサ層、及び、アンドープＡｌ
0.3Ｇａ0.7Ａｓから成るＡｌＧａＡｓバッファー層を有
する従来のＭＥＳＦＥＴの一例の構造におけるゲート電
極より基板に至る電子のエネルギーバンド図、並びに、
ｎ型にドープしたＧａＡｓから成る低ドープ層、ｎ型に
ドープしたＩｎ0.2Ｇａ0.8Ａｓから成るチャネル層、ｎ
型にドープしたＡｌ0.3Ｇａ0.7Ａｓから成るドープＡｌ
ＧａＡｓ層、アンドープＡｌ0.3Ｇａ0.7Ａｓから成るＡ
ｌＧａＡｓバッファー層、及び、アンドープＧａＡｓか
ら成るバッファー層を有する本発明によるＭＥＳＦＥＴ
の一例の構造におけるゲート電極より基板に至る電子の
エネルギーバンド図を示す。
【００２４】図５（ａ）に示す従来の構造では、ＡｌＧ
ａＡｓバッファー層において基板まで一様な電界がかか
っており、チャネル中で衝突電離などにより発生したホ
ールは基板側に流れるためＡｌＧａＡｓ層中に存在する
不純物準位にホールがトラップされる。そして、不純物
準位にトラップされたホールの充放電によりＩＤ−ＶＤ
特性のヒステリシス、キンクが生じる。
ａＡｓバッファー層において基板まで一様な電界がかか
っており、チャネル中で衝突電離などにより発生したホ
ールは基板側に流れるためＡｌＧａＡｓ層中に存在する
不純物準位にホールがトラップされる。そして、不純物
準位にトラップされたホールの充放電によりＩＤ−ＶＤ
特性のヒステリシス、キンクが生じる。
【００２５】一方、図５（ｂ）に示す本発明の構造で
は、ｎ型にドープしたドープＡｌＧａＡｓ層中で、その
層中のドナー空乏層によりホールに対する障壁が形成さ
れる。このため、チャネルで発生したホールは基板側に
流れず、ＡｌＧａＡｓバッファー層に存在する不純物準
位にホールがトラップされることが無くなる。
は、ｎ型にドープしたドープＡｌＧａＡｓ層中で、その
層中のドナー空乏層によりホールに対する障壁が形成さ
れる。このため、チャネルで発生したホールは基板側に
流れず、ＡｌＧａＡｓバッファー層に存在する不純物準
位にホールがトラップされることが無くなる。
【００２６】従って、ドープＡｌＧａＡｓ層の厚さは、
ドナー空乏層によりホールに対する障壁を形成するのに
十分な厚さであればよい。ＭＢＥ法を用いて低い成長温
度で成長させることは、製造コスト等の面からみて有利
であるが、ＭＢＥ法で成長したＡｌＧａＡｓ膜は、特に
低い成長温度で成長すると、成長雰囲気中の不純物を取
り込みやすいことが知られているので、特別な不純物対
策が必要になると予想される。ＡｌＧａＡｓ膜中の不純
物を原因とするＩＤ−ＶＤ特性におけるヒステリシス、
キンク等が生じない本発明のＭＥＳＦＥＴは特別な不純
物対策を要することなく有利な条件で製造できる。
ドナー空乏層によりホールに対する障壁を形成するのに
十分な厚さであればよい。ＭＢＥ法を用いて低い成長温
度で成長させることは、製造コスト等の面からみて有利
であるが、ＭＢＥ法で成長したＡｌＧａＡｓ膜は、特に
低い成長温度で成長すると、成長雰囲気中の不純物を取
り込みやすいことが知られているので、特別な不純物対
策が必要になると予想される。ＡｌＧａＡｓ膜中の不純
物を原因とするＩＤ−ＶＤ特性におけるヒステリシス、
キンク等が生じない本発明のＭＥＳＦＥＴは特別な不純
物対策を要することなく有利な条件で製造できる。
【００２７】
【実施例】以下、実施例によってさらに本発明を説明す
るが、本発明はこれに限定されるものではない。
るが、本発明はこれに限定されるものではない。
【００２８】
【実施例１】半絶縁性ＧａＡｓ基板１上に、アンドープ
のＧａＡｓから成る厚さ１０００ÅのＧａＡｓバッファ
ー層２、アンドープのＡｌxＧａ1-xＡｓ（ｘ＝０．３）
から成る厚さ１０００ÅのＡｌＧａＡｓバッファー層
３、Ｓｉを１×１０18ｃｍ-3ドープしたＡｌxＧａ1-xＡ
ｓ（ｘ＝０．３）から成る厚さ３００ÅのドープＡｌＧ
ａＡｓ層４、Ｓｉを８×１０17ｃｍ-3ドープしたＩｎy
Ｇａ1-yＡｓ（ｙ＝０．２）から成る厚さ１００Åのチ
ャネル層５、Ｓｉを８×１０17ｃｍ-3ドープしたＧａＡ
ｓから成る厚さ５００Åの低ドープ層６、及び、Ｓｉを
３×１０18ｃｍ-3ドープした厚さ１０００Åのコンタク
ト層７をＭＢＥ法によりエピタキシャル膜として順次形
成した。次いで、ソース電極Ｓ及びドレイン電極Ｄをコ
ンタクト層７の上にオーミックコンタクト接合をとるよ
うに形成し、最後にゲート電極形成部を１２００Åの深
さにエッチングしてゲート電極Ｇをショットキーコンタ
クト接合をとるように形成した。得られたＭＥＳＦＥＴ
の構造の断面図を図１に示す。
のＧａＡｓから成る厚さ１０００ÅのＧａＡｓバッファ
ー層２、アンドープのＡｌxＧａ1-xＡｓ（ｘ＝０．３）
から成る厚さ１０００ÅのＡｌＧａＡｓバッファー層
３、Ｓｉを１×１０18ｃｍ-3ドープしたＡｌxＧａ1-xＡ
ｓ（ｘ＝０．３）から成る厚さ３００ÅのドープＡｌＧ
ａＡｓ層４、Ｓｉを８×１０17ｃｍ-3ドープしたＩｎy
Ｇａ1-yＡｓ（ｙ＝０．２）から成る厚さ１００Åのチ
ャネル層５、Ｓｉを８×１０17ｃｍ-3ドープしたＧａＡ
ｓから成る厚さ５００Åの低ドープ層６、及び、Ｓｉを
３×１０18ｃｍ-3ドープした厚さ１０００Åのコンタク
ト層７をＭＢＥ法によりエピタキシャル膜として順次形
成した。次いで、ソース電極Ｓ及びドレイン電極Ｄをコ
ンタクト層７の上にオーミックコンタクト接合をとるよ
うに形成し、最後にゲート電極形成部を１２００Åの深
さにエッチングしてゲート電極Ｇをショットキーコンタ
クト接合をとるように形成した。得られたＭＥＳＦＥＴ
の構造の断面図を図１に示す。
【００２９】得られたＭＥＳＦＥＴのＩＤ−ＶＤ特性を
測定した。結果を図２に示す。非許容範囲のヒステリシ
ス及びキンクは認められず、良好な飽和特性及び小さい
オン抵抗を持つことが確認された。
測定した。結果を図２に示す。非許容範囲のヒステリシ
ス及びキンクは認められず、良好な飽和特性及び小さい
オン抵抗を持つことが確認された。
【００３０】
【比較例１】半絶縁性ＧａＡｓ基板１上に、アンドープ
のＡｌxＧａ1-xＡｓ（ｘ＝０．３）から成る厚さ７００
０ÅのＡｌＧａＡｓバッファー層３、アンドープのＧａ
Ａｓから成る厚さ３００Åのスペーサ層８、Ｓｉを８×
１０17ｃｍ-3ドープしたＧａＡｓから成る厚さ５００Å
のチャネル層５、及び、Ｓｉを３×１０18ｃｍ-3ドープ
した厚さ１０００Åのコンタクト層７をＭＢＥ法により
エピタキシャル膜として順次形成した。次いで、ソース
電極Ｓ及びドレイン電極Ｄをコンタクト層７の上にオー
ミックコンタクト接合をとるように形成し、最後にゲー
ト電極形成部を１２００Åの深さにエッチングしてゲー
ト電極Ｇをショットキーコンタクト接合をとるように形
成した。得られたＭＥＳＦＥＴの構造の断面図を図３に
示す。
のＡｌxＧａ1-xＡｓ（ｘ＝０．３）から成る厚さ７００
０ÅのＡｌＧａＡｓバッファー層３、アンドープのＧａ
Ａｓから成る厚さ３００Åのスペーサ層８、Ｓｉを８×
１０17ｃｍ-3ドープしたＧａＡｓから成る厚さ５００Å
のチャネル層５、及び、Ｓｉを３×１０18ｃｍ-3ドープ
した厚さ１０００Åのコンタクト層７をＭＢＥ法により
エピタキシャル膜として順次形成した。次いで、ソース
電極Ｓ及びドレイン電極Ｄをコンタクト層７の上にオー
ミックコンタクト接合をとるように形成し、最後にゲー
ト電極形成部を１２００Åの深さにエッチングしてゲー
ト電極Ｇをショットキーコンタクト接合をとるように形
成した。得られたＭＥＳＦＥＴの構造の断面図を図３に
示す。
【００３１】得られたＭＥＳＦＥＴのＩＤ−ＶＤ特性を
測定した。結果を図４に示す。明らかなヒステリシス及
びキンクが認められた。なお、図中、実線が上昇時のグ
ラフ、点線が下降時のグラフを示す。
測定した。結果を図４に示す。明らかなヒステリシス及
びキンクが認められた。なお、図中、実線が上昇時のグ
ラフ、点線が下降時のグラフを示す。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
ヒステリシス及びキンクのないＩＤ−ＶＤ特性を持つ、
アンドープＡｌＧａＡｓバッファー層を有するＭＥＳＦ
ＥＴを得ることができる。
ヒステリシス及びキンクのないＩＤ−ＶＤ特性を持つ、
アンドープＡｌＧａＡｓバッファー層を有するＭＥＳＦ
ＥＴを得ることができる。
【図１】実施例１のＭＥＳＦＥＴの構造の断面図を示
す。
す。
【図２】実施例１のＭＥＳＦＥＴのＩＤ−ＶＤ特性を示
す。
す。
【図３】比較例１のＭＥＳＦＥＴの構造の断面図を示
す。
す。
【図４】比較例１のＭＥＳＦＥＴのＩＤ−ＶＤ特性を示
す。
す。
【図５】従来のＭＥＳＦＥＴの一例の構造及び本発明の
ＭＥＳＦＥＴの一例の構造におけるゲート電極より基板
に至る電子のエネルギーバンド図を示す。
ＭＥＳＦＥＴの一例の構造におけるゲート電極より基板
に至る電子のエネルギーバンド図を示す。
１ 半絶縁性ＧａＡｓ基板 ２ ＧａＡｓバッファー層 ３ ＡｌＧａＡｓバッファー層 ４ ドープＡｌＧａＡｓ層 ５ チャネル層 ６ 低ドープ層 ７ コンタクト層 ８ スペーサ層 Ｓ ソース電極 Ｇ ゲート電極 Ｄ ドレイン電極
Claims (5)
- 【請求項１】 ＡｌxＧａ1-xＡｓ（但し、０＜ｘ＜０．
４）から成るＡｌＧａＡｓバッファー層を有する金属−
半導体電界効果トランジスタにおいて、前記ＡｌＧａＡ
ｓバッファー層のチャネル層側に、Ｓｉを５×１０17ｃ
ｍ-3以上ドープしたＡｌxＧａ1-xＡｓ（但し、０＜ｘ＜
０．４）から成り、ドナー空乏層によりホールに対する
障壁を形成するのに十分な厚さのドープＡｌＧａＡｓ層
を設けたことを特徴とする金属−半導体電界効果トラン
ジスタ。 - 【請求項２】 ＧａＡｓと格子整合する臨界膜厚以下の
アンドープＩｎyＧａ1 -yＡｓ（但し、０＜ｙ＜０．４）
から成るチャネル層を有する請求項１に記載の金属−半
導体電界効果トランジスタ。 - 【請求項３】 前記チャネル層がｎ型にドープされてい
る請求項２に記載の金属−半導体電界効果トランジス
タ。 - 【請求項４】 半絶縁性ＧａＡｓ基板上に、アンドープ
ＧａＡｓから成るＧａＡｓバッファー層、前記ＡｌＧａ
Ａｓバッファー層、前記ドープＡｌＧａＡｓ層、前記チ
ャネル層、Ｓｉを１×１０17ｃｍ-3以上ドープしたＧａ
Ａｓから成る低ドープ層、及び、Ｓｉを１×１０18ｃｍ
-3以上ドープしたＧａＡｓから成るコンタクト層を、固
体ソース分子線エピタキシー法によりエピタキシャル膜
として順に形成して成る請求項２または３に記載の金属
−半導体電界効果トランジスタ。 - 【請求項５】 前記ドープＡｌＧａＡｓ層と前記チャネ
ル層の間にアンドープのＡｌxＧａ1-xＡｓ（但し、０＜
ｘ＜０．４）から成るスペーサ層を設けた請求項１〜４
のいずれか１項に記載の金属−半導体電界効果トランジ
スタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145469A JPH10335350A (ja) | 1997-06-03 | 1997-06-03 | 電界効果トランジスタ |
| US09/083,934 US6037615A (en) | 1997-06-03 | 1998-05-26 | Metal semiconductor FET having doped A1GaAs layer between channel layer and A1GaAs buffer layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9145469A JPH10335350A (ja) | 1997-06-03 | 1997-06-03 | 電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10335350A true JPH10335350A (ja) | 1998-12-18 |
Family
ID=15385971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9145469A Pending JPH10335350A (ja) | 1997-06-03 | 1997-06-03 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6037615A (ja) |
| JP (1) | JPH10335350A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462361B1 (en) | 1995-12-27 | 2002-10-08 | Showa Denko K.K. | GaInP epitaxial stacking structure and fabrication method thereof, and a FET transistor using this structure |
| DE10047659B4 (de) * | 1999-09-28 | 2007-12-27 | Showa Denko K.K. | Epitaktische GaInP-Stapelstruktur und Herstellungsverfahren dafür sowie FET-Transistor unter Verwendung dieser Struktur |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6207999B1 (en) * | 1998-05-04 | 2001-03-27 | Texas Instruments-Acer Incorporated | Double coding mask read only memory (mask ROM) for minimizing band-to-band leakage |
| JP3180776B2 (ja) * | 1998-09-22 | 2001-06-25 | 日本電気株式会社 | 電界効果型トランジスタ |
| JP3159198B2 (ja) * | 1999-02-19 | 2001-04-23 | 住友電気工業株式会社 | 電界効果トランジスタ |
| US20040115916A1 (en) * | 2002-07-29 | 2004-06-17 | Amberwave Systems Corporation | Selective placement of dislocation arrays |
| JP2013207107A (ja) * | 2012-03-28 | 2013-10-07 | Fujitsu Ltd | 化合物半導体装置及びその製造方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1056168A (ja) * | 1996-08-08 | 1998-02-24 | Mitsubishi Electric Corp | 電界効果トランジスタ |
-
1997
- 1997-06-03 JP JP9145469A patent/JPH10335350A/ja active Pending
-
1998
- 1998-05-26 US US09/083,934 patent/US6037615A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6462361B1 (en) | 1995-12-27 | 2002-10-08 | Showa Denko K.K. | GaInP epitaxial stacking structure and fabrication method thereof, and a FET transistor using this structure |
| US6841435B2 (en) | 1999-09-28 | 2005-01-11 | Showa Denko K.K. | Method for fabricating a GaInP epitaxial stacking structure |
| DE10047659B4 (de) * | 1999-09-28 | 2007-12-27 | Showa Denko K.K. | Epitaktische GaInP-Stapelstruktur und Herstellungsverfahren dafür sowie FET-Transistor unter Verwendung dieser Struktur |
Also Published As
| Publication number | Publication date |
|---|---|
| US6037615A (en) | 2000-03-14 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040419 |
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| A977 | Report on retrieval |
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|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050215 |
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Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050705 |