JPH0327537A

JPH0327537A - 変調ドープ型電界効果トランジスタ

Info

Publication number: JPH0327537A
Application number: JP16172689A
Authority: JP
Inventors: Toshiaki Kinosada; 紀之定　俊明
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1989-06-23
Filing date: 1989-06-23
Publication date: 1991-02-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は変調ドープ型電界効果トランジスタに関し、特
に、寄生抵抗が特性に大きな影響を及ぼす高周波用トラ
ンジスタとして用いられるのに適した変詞ドープ型電界
効果トランンスタの改良に関する。

（従来の技術）ＧａＡｓは、電子移動度がＳｉに比へて数倍高いこと、
並びに高抵抗の半絶縁性結晶として得られること等の特
徴を有する。従って、ＧａＡｓは１　０　Ｇ　Ｈ　ｚ以
上の高周波デバイスの主要材料として用いられている。

ＧａＡｓを用いた高周波デバイスとしては、ンヨソトキ
接合をゲートとするＭＥＳＦＥＴが最初に開発され実用
化された。そして、近年では、電子がより高い移動度性
を示す変調ドープ型電界効果トランジスタ（以下では、
必要に応じて「ＭＯＤ　Ｆ　Ｅ　ＴＪと略称する）が開
発され、その優れた高速性及び低雑音性により、ＭＥＳ
ＦＥＴに代って、この種のへテロ接合型トランジスタの
研究開発か盛んとなっている。

ＧａＡｓを用いた従来のＭＯＤＦＥＴを第５図にホす。

このＭＯＤＦＥＴでは、半砲縁仕ＧａＡｌ２Ｓ基板１上に、アンドーブｉ−ＧａＡｓ電子走行層２、
アンドープｉ−ＡＩＧａＡｓスペーサ層３、ドナー不純
物がドーブされたｎ−ＡＩＧａＡｓ電子供給層４、及び
ドナー不純物がドープされたｎ−ＧａＡｓソース抵抗低
減用キャソプ層６が、エビタキシャル戊長により順次積
層されている。電子走行層２のスペーサ層３との界面近
傍には２次元電子ガス層１０が形成される。

Ａ　Ｉ　Ｇ　ａ　Ａ　Ｓ電子供給層４の中央部上にはゲ
ート電極９が形成されている。また、キヤ，，プ層６の
上にはソース電極７及びドレイン電極８が形威されてい
る。ＭＯＤＦＥＴとして動作させるには、ソース電極７
及びドレイン電極８は、２次元電子ガス層１０とオーミ
ックに結合しておれば充分なのであるが、ｎ−ＧａＡｓ
キャノブ層６を設けているのは、ソース電極７及びドレ
イン電極８が半導体層と合金化してオーミソク接合を形
戊する際には、ＡＩＧａＡｓよりもＧａＡｓに接触され
た方が、低いコンタクト抵抗を有するオーミノク接合が
安定して得られるからである。また、ｎ’−Ａ１ＧａＡ
ｓよりもｎ−ＧａＡｓの方か電気伝導度が高いため、ソ
ース電極７及びゲート電極８とゲート電極９の下方の２
次元電子ガス層との間に平行伝導（第５図に示した電流
パスＬ）を形成することができるので、ＭＯＤＦＥＴの
ソース抵抗を低減できるという理由のためてもある。

第５図の構造を有するＭＯＤＦＥＴは、ｎ−ＡＩＧａＡ
ｓ電子供給層４とｎ−ＧａＡｓキャノプ層６との間のへ
テロ接合バリア５は、１つの寄生抵抗成分として作用す
るので、ソース抵抗が高くなるという問題を有している
。ソース抵抗が高くなると、高周波雑音特性が低下し、
利得も低下するという問題が生ずる。

この寄生抵抗の発生を説明する。第４図（ａ）は、第５
図に示した構造におけるｎ−ＡＩＧａＡＳ電子供給層４
とｎ−ＧａＡｓ牛ヤ／プ層６との間のへテロ界面５近傍
の工不ルキ帯図てある。図に於いて、伝導帯最下端をＥ
０で示している。通常、Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ　７１
子供給層４は、２ＸＩＱ１８Ｃｍ−”前後の濃度にドー
プされている。この程度の不純３− ４− 物濃度ではへテロ界面のＡＩＧａＡｓ電子供給層４側に
電子空乏領域（厚さ約５０Ａ）が生じ、電子に対するバ
リアとして作用する。従って、寄生抵抗が発生する。

この寄生抵抗成分を低減するために、第６図に示す構造
が提案されている。第６図のＭＯ　Ｄ　Ｆ　ＥＴでは、
ｎ−ＡＩＧａＡｓＮ子供給層１４とｎ一ＧａＡｓキャソ
プ層１６との間に、ＡＩ組成比をｎ−ＡＩＧａＡｓ層ｌ
４のそれから０まで徐々に変化させたＡＩＧａＡｓ層（
以下では、「グレーディッドＡＩＧａＡＳ層」）１５が
挿入されている。このグレーディッドＡＩＧａＡｓ層１
５の挿入によって、ヘテロ接合バリアを消失させ、ソー
ス抵抗の低減を図っている。

（発明か解決しようとする課題）しかし、第６図に示す構造では、ｎ−ＡＩＧａＡｓ電子
供給層１４の上にグレーディッドＡＩＧａＡｓ層ｌ５を
積層させてヘテロ接合バリアを消失させているのて、ｎ
−ＡＩＧａＡｓの総膜厚が増加することになる。

他方、ｎ−ＡＩＧａＡｓの比抵抗は、ｎ−ＧａＡｓに比
べて高い。従って、上述の構造を採用した場合には、ｎ
−ＡＩＧａＡｓの総膜厚が増加するので、寄生抵抗が増
加し、結果的に、第６図の素子構造に於いても、第５図
の素子構造の場合に比べてソース抵抗をさほど低減させ
ることはできなかった。

また、第６図の構造に於いては、製造プロセスの面から
も問題があった。高周波低雑音用ＭＯＤＦＥＴに用いる
エビタキシャル膜は、通常、ＭＢＥ法（分子線エビタキ
シー法）で形成される。このＭＢＥ法に於いて、グレー
デイッドＡＩＧａＡＳ層ｌ５は、ＡＩ及びＧａのセル温
度を徐々に変化させ、ＡｌとＧａとの分子線強度比を変
化させることにより形成される。そして、Ａ１とＧａの
分子線強度の和により、その成長速度か決定される。従
って、グレーデイッドＡＩＧａＡｓ層１５の成長に際し
ては、Ａｌ組或比と共に成長速度も徐々に変化するため
、膜形戊の制御が困難であり、基板面内均一性が組成一
定のＡＩＧａＡｓ層の或５一６− 長の場合に比へてかなり低下するという問題があった。

同様の理由で、エビタキシャル成長のＲＵＮＴｏ　ＲＵ
Ｎの又はロット間の再現性も低下する。これら均一性及
び再現性の低下は素子製造歩留り低下に直接つなかるも
のてある。

本発明の目的は、寄生抵抗成分を発生させることなくヘ
テロ接合バリアに起因する寄生抵抗を低減することかで
き、優れた高周波低雑音特性を示し、しかも製造時の再
現性及び均一性の点に於いても優れたＭＯＤＦＥＴを提
供することにある。

（課題を解決するための手段）本発明の変調ドープ型電界効果トランジスタは、アンド
ープの第１の半導体層と、該第１の半導体層よりも電子
親和力の小さい、ドープされた第２の半導体層と、該第
２の半導体層よりも電子親和力の太きい、ドープされた
第３の半導体層とを有する積層構造を備え、該第１の半
導体層の該第２の半導体層側の界面近傍に２次元電子ガ
スが形成される変調ドープ型電界効果トランジスタであ
って、該第２の半導体層と、該第３の半導体層との間に
、ドナー不純物アトミックプレーナドープ層が形成され
ており、そのことにより上記目的か達成される。

（作用）本発明ＭＯＤＦＥＴに於けるドナー不純物アトミックプ
レーナドープ層は、ウッド（Ｃ．　Ｅ．　Ｃ．　ＷＯＯ
Ｄ）他によって開発されたアトミックプレーナドプ法に
よって形戊することができる。このアトミソクプレーナ
ドープ法によれば、１原子層中に、デルタ関数的に不純
物を高濃度にドーブすることかできる。例えば、通常の
ドーブ法では最高５×１　０　１８ｃ　ｍ−３程度であ
るのに対し、この方広によればＩ　Ｘ　１　０２”ｃｍ
−３程度の濃度までドープすることができる。アトミノ
クプレーナドープ層は、ＭＢＥｉによる戊長に際して、
Ａｓ分子線は照射したまま、戊長を律速するＧａやＡ１
等の■族分子線の照射を停止し、Ｓｔ等のドーパント不
純物分子線を照射することにより形成することができる
。不純物濃度は、ドーパント不純物分子線強度と照射時
間との積で決定される。このように、ア７８トミソクプレーナドープ法によれば、戊長を停止してド
ープするものであるため、戊長面内均一性が維持される
。

前述のように、従来ではＡＩＧａＡｓ？ｉ１子供給層４
のドーパント濃度は２Ｘ１０”ｃｍ−３程度であった。

これに対して、本発明によれば、ヘテロ界面に、上述の
ように１ｘ　ｌ　Ｏ””ｃｍ−３程度の濃度までドープ
可能である高濃度のドナー不純物アトミソクプレーナド
ープ層が設けられている。従って、第４図（ｂ）に示す
ように、非常に高濃度なドナー不純物か界面に存在する
ため、電子空乏領域がほとんど無くなり、ヘテロ接合バ
リアに起因した寄生抵抗が解消される。

よって、本発明によれば、ＭＯＤＦＥＴにおいて電子供
給層とキャップ層との間のへテロ接合バリアに起因する
寄生抵抗を大幅に低減することができ、高周波低雑音特
性に優れ、しかも製造に際しての再現性及び均一性に優
れたＭＯＤＦＥＴを得ることかできる。

（実施例）以下に本発明を実施例について説明する。

第１図に、本発明ＭＯＤＦＥＴの実施例の断面図を示す
。本実施例ては、面方位（１００）の半絶縁性ＧａＡｓ
基板２１上にｉ−ＧａＡｓ電子走行層２２、ｉ−ＡＩＧ
ａＡｓスペーサ層２３、ｎＡＩＧａＡｓ電子供給層２４
、及びｎ−ＧａＡＳキャノプ層２６が順に積層されてい
る。このＦＥＴはリセス構造を有しており、リセス・底
部にゲート電極２９、その側方のキャノプ層２６上にソ
ース電極２７及びドレイン電極２８がそれぞれ形成され
ている。また、ｎ−ＡＩＧａＡｓ電子供給層２４とｎ−
ＧａＡｓキャソプ層２６との間には、ドナー不純物アト
ミックプレーナドープ層２５か設けられている。ｉ−Ｇ
ａＡｓ電子走行層２２の、ｎ−ＡＩＧａＡｓ電子供給層
２４側の、即ちｉＡＩ　ＧａＡｓスペーサ層２３との界
面の近傍には２次元電子２０が形威される。

本実施例の製造工程を説明する。第２図（ａ）に示すよ
うに、ＬＥＣ半絶縁性（ρ＞１ｘｌＯ７Ω・Ｃｍ）Ｇａ
ＡＳ（１００）基板２１上に、厚さ５９１０− ０００大のｉ−ＧａＡｓ層２２、厚さ２０ＡのｉＡＩＧ
ａＡｓスペーサ層２３、及びＳｉドープ（２　ｘ　１　
０１８ｃｍ−３）された厚さ４５０ＡのｎＡＩＧａＡｓ
層２４を連続的にＭＢＥ法により成長させた。尚、この
成長に於けるＡＩＧａＡｓのＡＩ組成比は２６％とした
。

次に、Ｇａ分子線及びＡＩ分子線の照射を停止し、Ｓｉ
分子線とＡｓ分子線のみを基板に照射してＳｉアトミノ
クプレーナドープ層２５を形成した。この時、Ｓｉ分子
線強度は２Ｘ１０１２ｃｍ−２・ｓｅｃ−’とし、ドー
ピング時間は４分（体積不純物濃度換算で約Ｉ　Ｘ　１
　０２°ｃｍ−３）とした。続いて、Ｓ１ドープ（２ｘ
ｌＯ１８ｃｍ−３）された厚さ１５００Ａのｎ−ＧａＡ
ｓ層２６を成長させた。

その後、ソース電極２７及びドレイン電極２８を、Ａ　
ｕ　−　Ｇ　ｅ　／　Ｎ　ｉ　／　Ａ　ｕを蒸着し、リ
フトオフ後にアロイ処理（４００°Ｃ，　　１分）を施
すことによりオーミノク電極として形成した（第２図（
ｂ））。

次に、第２図（Ｃ）に示すように、上部中央にｌ１リセスエソチングを施し、層２６、２５及ひ２４の一部
を除去してリセスを形成し、その底部にＡＩからなるゲ
ート電極２９をリフトオフにより形成した。ゲート長は
０．　　３μｍに設定した。

以上のようにして作製された本実施例のＭ０１）ＦＥＴ
の１２ＧＨｚに於ける最小雑音指数（ＮＦ．。）と有能
電力利得（ＡＰＧ）とを測定した。また、比較例として
、第５図に示した構造を有し、本実施例の各層に相当す
る層の厚さ、組成比及ひ作製プロセスは本実施例と同一
としたＭＯＤＦＥＴを作製し、それについても同様の特
性測定を行った。

その結果、比較例ではＮＦｎｉｎが０．９ｄＢ，ＡＰＧ
が１０ｄＢであったのに対し、本実施例のＭ○ＤＦＥＴ
ではＮＦＩＦｉｎか０．７ｄｌｌ，ＡＰＧか１１ｄＢで
あった。従って、本実施例のＭＯ　Ｄ　Ｆ　ＥＴは、雑
音特性及び利得が効果的に改善されたものであることが
わかる。

第３図に、本発明の他の実施例を示す。この実施例は、
本発明をＩ　ｎＧａＡｓ系のＭ　Ｏ　Ｄ　Ｆ　Ｅ　Ｔｌ
２に適用したものであり、第１図の実施例の構造に対し、
チャネル層としてＩ　ｎＧａＡｓ層３２を加えた構造を
有する。

第３図実施例の製造方法を説明することにより、その構
造を明らかにする。先ず、ＬＥＣ半絶縁性（ρ〉１×１
０７Ω・ｃｍ）　ＧａＡｓ　（１００）基板４０上に、
５０００大厚のｉ−ＧａＡｓ電子走行層３１をＭＢＥ法
により戊長させた。次に、厚さ２００Ａのｉ−１ｎＧａ
Ａｓチャ不ル層３２を戊長させた。この場合の基板温度
は、Ｇ　ａ　Ａ　ｓ　電子走行層３１の成長では５８０
°Ｃとし、その成長終了１　０００大前から、５　８　
０　’Ｃから５２０’（１ｍ降下させた。ＩｎＧａＡｓ
のＩｎ組成比は１５％に設定した。

その後、厚さ２０入のｉ−ＡＩＧａＡｓスペサ層３３と
、Ｓｉかドープされた（２Ｘ１０１８ｃｍ−３）厚さ４
５０Ａのｎ−ＡＩＧａＡｓ電子走行層３４とを連続的に
成長させた。ＡＩＧａＡｓのＡＩ組成比は２６％に設定
した。基板温度は、ＡＩＧａＡｓスベーサ層３３の成長
に入ると同時に、５８０゜Ｃに昇温した。

次に、Ｇａ及びＡ１分子線の照射を停止し、３１分子線
とＡｓ分子線のみを基板に照射し、Ｓｉアトミックフレ
ーナドーブ層３５を形成した。Ｓｉ分子線強度は２ｘ　
１　０１２ｃｍ−２ｓ　ｅ　ｃ−’とし、ドーピング時
間は４分とした。続いて、Ｓｔかドープされた（　２　
Ｘ　１　０　１８ｃ　ｍ−３）厚さ１５００Ａのｎ−Ｇ
ａＡｓキャップ層３６を成長させた。その後の作製プロ
セスは、第１図の実施例のプロセスと同一とした。ｉ−
ＩｎＧａＡｓチャ不ル層３２のｎ−ＡＩＧａＡｓ電子走
行層３４側の界面には２次元電子３０が形戊される。

Ｓｔアトミックフレーナドープ層３５が形成されていな
いこと以外は本実施例と同様の構或を有するＭＯＤＦＥ
Ｔを比較例として作製した。この比較例の断面図を第７
図に示す。

本実施例及び比較例に付いて１　２　Ｇ　Ｈ　ｚに於け
る最小雑音指数（ＮＦＩｌ，ｎ）及び有能電力利得（Ａ
ＰＧ）を厠定したところ、比較例ては、ＮＦ．ｎが０、
９ｄＴ３，ＡＰＧか１２ｄｌｌであったのに対し、ｌ３一１４本実施例では、ＮＦ＋ｆｆｉｎが０．８ｄＢ，ＡＰＧが
１３（ＩＢであった。従って、本発明は、ＩｎＧａＡＳ
系のＭＯＤＦＥＴに適用した場合に於いても有効である
ことがわかる。

尚、本発明は、ＩｎＰ基板に格子整合したＩｎＧ　ａ　
Ａ　Ｓ　／　Ｉ　ｎ　Ａ　Ｉ　Ａ　Ｓ系のＭＯＤＦＥＴ
に適用しても有効てあることは明かである。

（発明の効果）以上のように、本発明によれば、ドナー不純物がドープ
された第２の半導体層と、ドナー不純物がドープされた
第３の半導体層との間に、ドナ不純物アトミックブレー
ナドーブ層が設けられているので、ＭＯＤＦＥＴのソー
ス抵抗を低減することができる。従って、本発明のＭＯ
ＤＦＥＴでは、その高周波雑音特性及び利得が効果的に
改善される。

【図面の簡単な説明】

第１図は本発明の一実施例を示す断面図、第２図（ａ）
〜（ｃ）はその実施例の製造工程を説明するための断面
図、第３図は本発明の他の実施例の断面図、第４図（ａ
）は従来のＭＯＤＦＥＴに於ける電子供給層とキャノブ
層とのへテロ接合界面近傍のエネルギ帯図、第４図（ｂ
）は第１図の実施例に於けるヘテロ接合界面近傍のエイ
、ルキ帯図、第５図及び第６図は従来例の断面図、第７
図は比較例の断面図である。２２・・・ｉ−ＧａＡｓ電子走行層（第１の半導体層）
、２　４−ｎ　−　Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ　電子供給
層（第２の半導体層）、２３・・・ｉ−ＡＩＧａＡｓス
ペーサ層、２５・・・ドナー不純物アトミノクプレーナ
ドプ層、２６・・・ｎ−ＧａＡｓキャップ層（第３の半
導体層）、３　２−ｆ　−　Ｉ　ｎ　Ｇ　ａ　Ａ　ｓチ
ャネル層（第１の半導体層）、３　３　・・ｉ　−　Ａ
　Ｉ　Ｇ　ａ　Ａ　ｓスペサ層、３　４　−　ｎ　−　
Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ電子供給層（第２の半導体層）
、３５・・・ドナー不純物アトミノクプレーナドーブ層
、３６・・・ｎ−ＧａＡｓ層（第３の半導体層）。以　　上出廓人　シャープ株式会社

Claims

【特許請求の範囲】１、アンドープの第１の半導体層と、該第１の半導体層
よりも電子親和力の小さい、ドープされた第２の半導体
層と、該第２の半導体層よりも電子親和力の大きい、ド
ープされた第３の半導体層とを有する積層構造を備え、
該第１の半導体層の該第２の半導体層側の界面近傍に２
次元電子ガスが形成される変調ドープ型電界効果トラン
ジスタであって、該第２の半導体層と、該第３の半導体層との間に、ドナ
ー不純物アトミックプレーナドープ層が形成されている
変調ドープ型電界効果トランジスタ。