JPH0327537A - 変調ドープ型電界効果トランジスタ - Google Patents
変調ドープ型電界効果トランジスタInfo
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- JPH0327537A JPH0327537A JP16172689A JP16172689A JPH0327537A JP H0327537 A JPH0327537 A JP H0327537A JP 16172689 A JP16172689 A JP 16172689A JP 16172689 A JP16172689 A JP 16172689A JP H0327537 A JPH0327537 A JP H0327537A
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- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(産業上の利用分野)
本発明は変調ドープ型電界効果トランジスタに関し、特
に、寄生抵抗が特性に大きな影響を及ぼす高周波用トラ
ンジスタとして用いられるのに適した変詞ドープ型電界
効果トランンスタの改良に関する。
に、寄生抵抗が特性に大きな影響を及ぼす高周波用トラ
ンジスタとして用いられるのに適した変詞ドープ型電界
効果トランンスタの改良に関する。
(従来の技術)
GaAsは、電子移動度がSiに比へて数倍高いこと、
並びに高抵抗の半絶縁性結晶として得られること等の特
徴を有する。従って、GaAsは1 0 G H z以
上の高周波デバイスの主要材料として用いられている。
並びに高抵抗の半絶縁性結晶として得られること等の特
徴を有する。従って、GaAsは1 0 G H z以
上の高周波デバイスの主要材料として用いられている。
GaAsを用いた高周波デバイスとしては、ンヨソトキ
接合をゲートとするMESFETが最初に開発され実用
化された。そして、近年では、電子がより高い移動度性
を示す変調ドープ型電界効果トランジスタ(以下では、
必要に応じて「MOD F E TJと略称する)が開
発され、その優れた高速性及び低雑音性により、MES
FETに代って、この種のへテロ接合型トランジスタの
研究開発か盛んとなっている。
接合をゲートとするMESFETが最初に開発され実用
化された。そして、近年では、電子がより高い移動度性
を示す変調ドープ型電界効果トランジスタ(以下では、
必要に応じて「MOD F E TJと略称する)が開
発され、その優れた高速性及び低雑音性により、MES
FETに代って、この種のへテロ接合型トランジスタの
研究開発か盛んとなっている。
GaAsを用いた従来のMODFETを第5図にホす。
このMODFETでは、半砲縁仕GaAl
2
S基板1上に、アンドーブi−GaAs電子走行層2、
アンドープi−AIGaAsスペーサ層3、ドナー不純
物がドーブされたn−AIGaAs電子供給層4、及び
ドナー不純物がドープされたn−GaAsソース抵抗低
減用キャソプ層6が、エビタキシャル戊長により順次積
層されている。電子走行層2のスペーサ層3との界面近
傍には2次元電子ガス層10が形成される。
アンドープi−AIGaAsスペーサ層3、ドナー不純
物がドーブされたn−AIGaAs電子供給層4、及び
ドナー不純物がドープされたn−GaAsソース抵抗低
減用キャソプ層6が、エビタキシャル戊長により順次積
層されている。電子走行層2のスペーサ層3との界面近
傍には2次元電子ガス層10が形成される。
A I G a A S電子供給層4の中央部上にはゲ
ート電極9が形成されている。また、キヤ,,プ層6の
上にはソース電極7及びドレイン電極8が形威されてい
る。MODFETとして動作させるには、ソース電極7
及びドレイン電極8は、2次元電子ガス層10とオーミ
ックに結合しておれば充分なのであるが、n−GaAs
キャノブ層6を設けているのは、ソース電極7及びドレ
イン電極8が半導体層と合金化してオーミソク接合を形
戊する際には、AIGaAsよりもGaAsに接触され
た方が、低いコンタクト抵抗を有するオーミノク接合が
安定して得られるからである。また、n’−A1GaA
sよりもn−GaAsの方か電気伝導度が高いため、ソ
ース電極7及びゲート電極8とゲート電極9の下方の2
次元電子ガス層との間に平行伝導(第5図に示した電流
パスL)を形成することができるので、MODFETの
ソース抵抗を低減できるという理由のためてもある。
ート電極9が形成されている。また、キヤ,,プ層6の
上にはソース電極7及びドレイン電極8が形威されてい
る。MODFETとして動作させるには、ソース電極7
及びドレイン電極8は、2次元電子ガス層10とオーミ
ックに結合しておれば充分なのであるが、n−GaAs
キャノブ層6を設けているのは、ソース電極7及びドレ
イン電極8が半導体層と合金化してオーミソク接合を形
戊する際には、AIGaAsよりもGaAsに接触され
た方が、低いコンタクト抵抗を有するオーミノク接合が
安定して得られるからである。また、n’−A1GaA
sよりもn−GaAsの方か電気伝導度が高いため、ソ
ース電極7及びゲート電極8とゲート電極9の下方の2
次元電子ガス層との間に平行伝導(第5図に示した電流
パスL)を形成することができるので、MODFETの
ソース抵抗を低減できるという理由のためてもある。
第5図の構造を有するMODFETは、n−AIGaA
s電子供給層4とn−GaAsキャノプ層6との間のへ
テロ接合バリア5は、1つの寄生抵抗成分として作用す
るので、ソース抵抗が高くなるという問題を有している
。ソース抵抗が高くなると、高周波雑音特性が低下し、
利得も低下するという問題が生ずる。
s電子供給層4とn−GaAsキャノプ層6との間のへ
テロ接合バリア5は、1つの寄生抵抗成分として作用す
るので、ソース抵抗が高くなるという問題を有している
。ソース抵抗が高くなると、高周波雑音特性が低下し、
利得も低下するという問題が生ずる。
この寄生抵抗の発生を説明する。第4図(a)は、第5
図に示した構造におけるn−AIGaAS電子供給層4
とn−GaAs牛ヤ/プ層6との間のへテロ界面5近傍
の工不ルキ帯図てある。図に於いて、伝導帯最下端をE
0で示している。通常、A I G a A s 71
子供給層4は、2XIQ18Cm−”前後の濃度にドー
プされている。この程度の不純3− 4− 物濃度ではへテロ界面のAIGaAs電子供給層4側に
電子空乏領域(厚さ約50A)が生じ、電子に対するバ
リアとして作用する。従って、寄生抵抗が発生する。
図に示した構造におけるn−AIGaAS電子供給層4
とn−GaAs牛ヤ/プ層6との間のへテロ界面5近傍
の工不ルキ帯図てある。図に於いて、伝導帯最下端をE
0で示している。通常、A I G a A s 71
子供給層4は、2XIQ18Cm−”前後の濃度にドー
プされている。この程度の不純3− 4− 物濃度ではへテロ界面のAIGaAs電子供給層4側に
電子空乏領域(厚さ約50A)が生じ、電子に対するバ
リアとして作用する。従って、寄生抵抗が発生する。
この寄生抵抗成分を低減するために、第6図に示す構造
が提案されている。第6図のMO D F ETでは、
n−AIGaAsN子供給層14とn一GaAsキャソ
プ層16との間に、AI組成比をn−AIGaAs層l
4のそれから0まで徐々に変化させたAIGaAs層(
以下では、「グレーディッドAIGaAS層」)15が
挿入されている。このグレーディッドAIGaAs層1
5の挿入によって、ヘテロ接合バリアを消失させ、ソー
ス抵抗の低減を図っている。
が提案されている。第6図のMO D F ETでは、
n−AIGaAsN子供給層14とn一GaAsキャソ
プ層16との間に、AI組成比をn−AIGaAs層l
4のそれから0まで徐々に変化させたAIGaAs層(
以下では、「グレーディッドAIGaAS層」)15が
挿入されている。このグレーディッドAIGaAs層1
5の挿入によって、ヘテロ接合バリアを消失させ、ソー
ス抵抗の低減を図っている。
(発明か解決しようとする課題)
しかし、第6図に示す構造では、n−AIGaAs電子
供給層14の上にグレーディッドAIGaAs層l5を
積層させてヘテロ接合バリアを消失させているのて、n
−AIGaAsの総膜厚が増加することになる。
供給層14の上にグレーディッドAIGaAs層l5を
積層させてヘテロ接合バリアを消失させているのて、n
−AIGaAsの総膜厚が増加することになる。
他方、n−AIGaAsの比抵抗は、n−GaAsに比
べて高い。従って、上述の構造を採用した場合には、n
−AIGaAsの総膜厚が増加するので、寄生抵抗が増
加し、結果的に、第6図の素子構造に於いても、第5図
の素子構造の場合に比べてソース抵抗をさほど低減させ
ることはできなかった。
べて高い。従って、上述の構造を採用した場合には、n
−AIGaAsの総膜厚が増加するので、寄生抵抗が増
加し、結果的に、第6図の素子構造に於いても、第5図
の素子構造の場合に比べてソース抵抗をさほど低減させ
ることはできなかった。
また、第6図の構造に於いては、製造プロセスの面から
も問題があった。高周波低雑音用MODFETに用いる
エビタキシャル膜は、通常、MBE法(分子線エビタキ
シー法)で形成される。このMBE法に於いて、グレー
デイッドAIGaAS層l5は、AI及びGaのセル温
度を徐々に変化させ、AlとGaとの分子線強度比を変
化させることにより形成される。そして、A1とGaの
分子線強度の和により、その成長速度か決定される。従
って、グレーデイッドAIGaAs層15の成長に際し
ては、Al組或比と共に成長速度も徐々に変化するため
、膜形戊の制御が困難であり、基板面内均一性が組成一
定のAIGaAs層の或5一 6− 長の場合に比へてかなり低下するという問題があった。
も問題があった。高周波低雑音用MODFETに用いる
エビタキシャル膜は、通常、MBE法(分子線エビタキ
シー法)で形成される。このMBE法に於いて、グレー
デイッドAIGaAS層l5は、AI及びGaのセル温
度を徐々に変化させ、AlとGaとの分子線強度比を変
化させることにより形成される。そして、A1とGaの
分子線強度の和により、その成長速度か決定される。従
って、グレーデイッドAIGaAs層15の成長に際し
ては、Al組或比と共に成長速度も徐々に変化するため
、膜形戊の制御が困難であり、基板面内均一性が組成一
定のAIGaAs層の或5一 6− 長の場合に比へてかなり低下するという問題があった。
同様の理由で、エビタキシャル成長のRUNTo RU
Nの又はロット間の再現性も低下する。これら均一性及
び再現性の低下は素子製造歩留り低下に直接つなかるも
のてある。
Nの又はロット間の再現性も低下する。これら均一性及
び再現性の低下は素子製造歩留り低下に直接つなかるも
のてある。
本発明の目的は、寄生抵抗成分を発生させることなくヘ
テロ接合バリアに起因する寄生抵抗を低減することかで
き、優れた高周波低雑音特性を示し、しかも製造時の再
現性及び均一性の点に於いても優れたMODFETを提
供することにある。
テロ接合バリアに起因する寄生抵抗を低減することかで
き、優れた高周波低雑音特性を示し、しかも製造時の再
現性及び均一性の点に於いても優れたMODFETを提
供することにある。
(課題を解決するための手段)
本発明の変調ドープ型電界効果トランジスタは、アンド
ープの第1の半導体層と、該第1の半導体層よりも電子
親和力の小さい、ドープされた第2の半導体層と、該第
2の半導体層よりも電子親和力の太きい、ドープされた
第3の半導体層とを有する積層構造を備え、該第1の半
導体層の該第2の半導体層側の界面近傍に2次元電子ガ
スが形成される変調ドープ型電界効果トランジスタであ
って、該第2の半導体層と、該第3の半導体層との間に
、ドナー不純物アトミックプレーナドープ層が形成され
ており、そのことにより上記目的か達成される。
ープの第1の半導体層と、該第1の半導体層よりも電子
親和力の小さい、ドープされた第2の半導体層と、該第
2の半導体層よりも電子親和力の太きい、ドープされた
第3の半導体層とを有する積層構造を備え、該第1の半
導体層の該第2の半導体層側の界面近傍に2次元電子ガ
スが形成される変調ドープ型電界効果トランジスタであ
って、該第2の半導体層と、該第3の半導体層との間に
、ドナー不純物アトミックプレーナドープ層が形成され
ており、そのことにより上記目的か達成される。
(作用)
本発明MODFETに於けるドナー不純物アトミックプ
レーナドープ層は、ウッド(C. E. C. WOO
D)他によって開発されたアトミックプレーナドプ法に
よって形戊することができる。このアトミソクプレーナ
ドープ法によれば、1原子層中に、デルタ関数的に不純
物を高濃度にドーブすることかできる。例えば、通常の
ドーブ法では最高5×1 0 18c m−3程度であ
るのに対し、この方広によればI X 1 02”cm
−3程度の濃度までドープすることができる。アトミノ
クプレーナドープ層は、MBEiによる戊長に際して、
As分子線は照射したまま、戊長を律速するGaやA1
等の■族分子線の照射を停止し、St等のドーパント不
純物分子線を照射することにより形成することができる
。不純物濃度は、ドーパント不純物分子線強度と照射時
間との積で決定される。このように、ア7 8 トミソクプレーナドープ法によれば、戊長を停止してド
ープするものであるため、戊長面内均一性が維持される
。
レーナドープ層は、ウッド(C. E. C. WOO
D)他によって開発されたアトミックプレーナドプ法に
よって形戊することができる。このアトミソクプレーナ
ドープ法によれば、1原子層中に、デルタ関数的に不純
物を高濃度にドーブすることかできる。例えば、通常の
ドーブ法では最高5×1 0 18c m−3程度であ
るのに対し、この方広によればI X 1 02”cm
−3程度の濃度までドープすることができる。アトミノ
クプレーナドープ層は、MBEiによる戊長に際して、
As分子線は照射したまま、戊長を律速するGaやA1
等の■族分子線の照射を停止し、St等のドーパント不
純物分子線を照射することにより形成することができる
。不純物濃度は、ドーパント不純物分子線強度と照射時
間との積で決定される。このように、ア7 8 トミソクプレーナドープ法によれば、戊長を停止してド
ープするものであるため、戊長面内均一性が維持される
。
前述のように、従来ではAIGaAs?i1子供給層4
のドーパント濃度は2X10”cm−3程度であった。
のドーパント濃度は2X10”cm−3程度であった。
これに対して、本発明によれば、ヘテロ界面に、上述の
ように1x l O””cm−3程度の濃度までドープ
可能である高濃度のドナー不純物アトミソクプレーナド
ープ層が設けられている。従って、第4図(b)に示す
ように、非常に高濃度なドナー不純物か界面に存在する
ため、電子空乏領域がほとんど無くなり、ヘテロ接合バ
リアに起因した寄生抵抗が解消される。
ように1x l O””cm−3程度の濃度までドープ
可能である高濃度のドナー不純物アトミソクプレーナド
ープ層が設けられている。従って、第4図(b)に示す
ように、非常に高濃度なドナー不純物か界面に存在する
ため、電子空乏領域がほとんど無くなり、ヘテロ接合バ
リアに起因した寄生抵抗が解消される。
よって、本発明によれば、MODFETにおいて電子供
給層とキャップ層との間のへテロ接合バリアに起因する
寄生抵抗を大幅に低減することができ、高周波低雑音特
性に優れ、しかも製造に際しての再現性及び均一性に優
れたMODFETを得ることかできる。
給層とキャップ層との間のへテロ接合バリアに起因する
寄生抵抗を大幅に低減することができ、高周波低雑音特
性に優れ、しかも製造に際しての再現性及び均一性に優
れたMODFETを得ることかできる。
(実施例)
以下に本発明を実施例について説明する。
第1図に、本発明MODFETの実施例の断面図を示す
。本実施例ては、面方位(100)の半絶縁性GaAs
基板21上にi−GaAs電子走行層22、i−AIG
aAsスペーサ層23、nAIGaAs電子供給層24
、及びn−GaASキャノプ層26が順に積層されてい
る。このFETはリセス構造を有しており、リセス・底
部にゲート電極29、その側方のキャノプ層26上にソ
ース電極27及びドレイン電極28がそれぞれ形成され
ている。また、n−AIGaAs電子供給層24とn−
GaAsキャソプ層26との間には、ドナー不純物アト
ミックプレーナドープ層25か設けられている。i−G
aAs電子走行層22の、n−AIGaAs電子供給層
24側の、即ちiAI GaAsスペーサ層23との界
面の近傍には2次元電子20が形威される。
。本実施例ては、面方位(100)の半絶縁性GaAs
基板21上にi−GaAs電子走行層22、i−AIG
aAsスペーサ層23、nAIGaAs電子供給層24
、及びn−GaASキャノプ層26が順に積層されてい
る。このFETはリセス構造を有しており、リセス・底
部にゲート電極29、その側方のキャノプ層26上にソ
ース電極27及びドレイン電極28がそれぞれ形成され
ている。また、n−AIGaAs電子供給層24とn−
GaAsキャソプ層26との間には、ドナー不純物アト
ミックプレーナドープ層25か設けられている。i−G
aAs電子走行層22の、n−AIGaAs電子供給層
24側の、即ちiAI GaAsスペーサ層23との界
面の近傍には2次元電子20が形威される。
本実施例の製造工程を説明する。第2図(a)に示すよ
うに、LEC半絶縁性(ρ>1xlO7Ω・Cm)Ga
AS(100)基板21上に、厚さ59 10− 000大のi−GaAs層22、厚さ20AのiAIG
aAsスペーサ層23、及びSiドープ(2 x 1
018cm−3)された厚さ450AのnAIGaAs
層24を連続的にMBE法により成長させた。尚、この
成長に於けるAIGaAsのAI組成比は26%とした
。
うに、LEC半絶縁性(ρ>1xlO7Ω・Cm)Ga
AS(100)基板21上に、厚さ59 10− 000大のi−GaAs層22、厚さ20AのiAIG
aAsスペーサ層23、及びSiドープ(2 x 1
018cm−3)された厚さ450AのnAIGaAs
層24を連続的にMBE法により成長させた。尚、この
成長に於けるAIGaAsのAI組成比は26%とした
。
次に、Ga分子線及びAI分子線の照射を停止し、Si
分子線とAs分子線のみを基板に照射してSiアトミノ
クプレーナドープ層25を形成した。この時、Si分子
線強度は2X1012cm−2・sec−’とし、ドー
ピング時間は4分(体積不純物濃度換算で約I X 1
02°cm−3)とした。続いて、S1ドープ(2x
lO18cm−3)された厚さ1500Aのn−GaA
s層26を成長させた。
分子線とAs分子線のみを基板に照射してSiアトミノ
クプレーナドープ層25を形成した。この時、Si分子
線強度は2X1012cm−2・sec−’とし、ドー
ピング時間は4分(体積不純物濃度換算で約I X 1
02°cm−3)とした。続いて、S1ドープ(2x
lO18cm−3)された厚さ1500Aのn−GaA
s層26を成長させた。
その後、ソース電極27及びドレイン電極28を、A
u − G e / N i / A uを蒸着し、リ
フトオフ後にアロイ処理(400°C, 1分)を施
すことによりオーミノク電極として形成した(第2図(
b))。
u − G e / N i / A uを蒸着し、リ
フトオフ後にアロイ処理(400°C, 1分)を施
すことによりオーミノク電極として形成した(第2図(
b))。
次に、第2図(C)に示すように、上部中央にl1
リセスエソチングを施し、層26、25及ひ24の一部
を除去してリセスを形成し、その底部にAIからなるゲ
ート電極29をリフトオフにより形成した。ゲート長は
0. 3μmに設定した。
を除去してリセスを形成し、その底部にAIからなるゲ
ート電極29をリフトオフにより形成した。ゲート長は
0. 3μmに設定した。
以上のようにして作製された本実施例のM01)FET
の12GHzに於ける最小雑音指数(NF.。)と有能
電力利得(APG)とを測定した。また、比較例として
、第5図に示した構造を有し、本実施例の各層に相当す
る層の厚さ、組成比及ひ作製プロセスは本実施例と同一
としたMODFETを作製し、それについても同様の特
性測定を行った。
の12GHzに於ける最小雑音指数(NF.。)と有能
電力利得(APG)とを測定した。また、比較例として
、第5図に示した構造を有し、本実施例の各層に相当す
る層の厚さ、組成比及ひ作製プロセスは本実施例と同一
としたMODFETを作製し、それについても同様の特
性測定を行った。
その結果、比較例ではNFninが0.9dB,APG
が10dBであったのに対し、本実施例のM○DFET
ではNFIFinか0.7dll,APGか11dBで
あった。従って、本実施例のMO D F ETは、雑
音特性及び利得が効果的に改善されたものであることが
わかる。
が10dBであったのに対し、本実施例のM○DFET
ではNFIFinか0.7dll,APGか11dBで
あった。従って、本実施例のMO D F ETは、雑
音特性及び利得が効果的に改善されたものであることが
わかる。
第3図に、本発明の他の実施例を示す。この実施例は、
本発明をI nGaAs系のM O D F E Tl
2 に適用したものであり、第1図の実施例の構造に対し、
チャネル層としてI nGaAs層32を加えた構造を
有する。
本発明をI nGaAs系のM O D F E Tl
2 に適用したものであり、第1図の実施例の構造に対し、
チャネル層としてI nGaAs層32を加えた構造を
有する。
第3図実施例の製造方法を説明することにより、その構
造を明らかにする。先ず、LEC半絶縁性(ρ〉1×1
07Ω・cm) GaAs (100)基板40上に、
5000大厚のi−GaAs電子走行層31をMBE法
により戊長させた。次に、厚さ200Aのi−1nGa
Asチャ不ル層32を戊長させた。この場合の基板温度
は、G a A s 電子走行層31の成長では580
°Cとし、その成長終了1 000大前から、5 8
0 ’Cから520’(1m降下させた。InGaAs
のIn組成比は15%に設定した。
造を明らかにする。先ず、LEC半絶縁性(ρ〉1×1
07Ω・cm) GaAs (100)基板40上に、
5000大厚のi−GaAs電子走行層31をMBE法
により戊長させた。次に、厚さ200Aのi−1nGa
Asチャ不ル層32を戊長させた。この場合の基板温度
は、G a A s 電子走行層31の成長では580
°Cとし、その成長終了1 000大前から、5 8
0 ’Cから520’(1m降下させた。InGaAs
のIn組成比は15%に設定した。
その後、厚さ20入のi−AIGaAsスペサ層33と
、Siかドープされた(2X1018cm−3)厚さ4
50Aのn−AIGaAs電子走行層34とを連続的に
成長させた。AIGaAsのAI組成比は26%に設定
した。基板温度は、AIGaAsスベーサ層33の成長
に入ると同時に、580゜Cに昇温した。
、Siかドープされた(2X1018cm−3)厚さ4
50Aのn−AIGaAs電子走行層34とを連続的に
成長させた。AIGaAsのAI組成比は26%に設定
した。基板温度は、AIGaAsスベーサ層33の成長
に入ると同時に、580゜Cに昇温した。
次に、Ga及びA1分子線の照射を停止し、31分子線
とAs分子線のみを基板に照射し、Siアトミックフレ
ーナドーブ層35を形成した。Si分子線強度は2x
1 012cm−2s e c−’とし、ドーピング時
間は4分とした。続いて、Stかドープされた( 2
X 1 0 18c m−3)厚さ1500Aのn−G
aAsキャップ層36を成長させた。その後の作製プロ
セスは、第1図の実施例のプロセスと同一とした。i−
InGaAsチャ不ル層32のn−AIGaAs電子走
行層34側の界面には2次元電子30が形戊される。
とAs分子線のみを基板に照射し、Siアトミックフレ
ーナドーブ層35を形成した。Si分子線強度は2x
1 012cm−2s e c−’とし、ドーピング時
間は4分とした。続いて、Stかドープされた( 2
X 1 0 18c m−3)厚さ1500Aのn−G
aAsキャップ層36を成長させた。その後の作製プロ
セスは、第1図の実施例のプロセスと同一とした。i−
InGaAsチャ不ル層32のn−AIGaAs電子走
行層34側の界面には2次元電子30が形戊される。
Stアトミックフレーナドープ層35が形成されていな
いこと以外は本実施例と同様の構或を有するMODFE
Tを比較例として作製した。この比較例の断面図を第7
図に示す。
いこと以外は本実施例と同様の構或を有するMODFE
Tを比較例として作製した。この比較例の断面図を第7
図に示す。
本実施例及び比較例に付いて1 2 G H zに於け
る最小雑音指数(NFIl,n)及び有能電力利得(A
PG)を厠定したところ、比較例ては、NF.nが0、
9dT3,APGか12dllであったのに対し、l3 一14 本実施例では、NF+ffinが0.8dB,APGが
13(IBであった。従って、本発明は、InGaAS
系のMODFETに適用した場合に於いても有効である
ことがわかる。
る最小雑音指数(NFIl,n)及び有能電力利得(A
PG)を厠定したところ、比較例ては、NF.nが0、
9dT3,APGか12dllであったのに対し、l3 一14 本実施例では、NF+ffinが0.8dB,APGが
13(IBであった。従って、本発明は、InGaAS
系のMODFETに適用した場合に於いても有効である
ことがわかる。
尚、本発明は、InP基板に格子整合したInG a
A S / I n A I A S系のMODFET
に適用しても有効てあることは明かである。
A S / I n A I A S系のMODFET
に適用しても有効てあることは明かである。
(発明の効果)
以上のように、本発明によれば、ドナー不純物がドープ
された第2の半導体層と、ドナー不純物がドープされた
第3の半導体層との間に、ドナ不純物アトミックブレー
ナドーブ層が設けられているので、MODFETのソー
ス抵抗を低減することができる。従って、本発明のMO
DFETでは、その高周波雑音特性及び利得が効果的に
改善される。
された第2の半導体層と、ドナー不純物がドープされた
第3の半導体層との間に、ドナ不純物アトミックブレー
ナドーブ層が設けられているので、MODFETのソー
ス抵抗を低減することができる。従って、本発明のMO
DFETでは、その高周波雑音特性及び利得が効果的に
改善される。
第1図は本発明の一実施例を示す断面図、第2図(a)
〜(c)はその実施例の製造工程を説明するための断面
図、第3図は本発明の他の実施例の断面図、第4図(a
)は従来のMODFETに於ける電子供給層とキャノブ
層とのへテロ接合界面近傍のエネルギ帯図、第4図(b
)は第1図の実施例に於けるヘテロ接合界面近傍のエイ
、ルキ帯図、第5図及び第6図は従来例の断面図、第7
図は比較例の断面図である。 22・・・i−GaAs電子走行層(第1の半導体層)
、2 4−n − A I G a A s 電子供給
層(第2の半導体層)、23・・・i−AIGaAsス
ペーサ層、25・・・ドナー不純物アトミノクプレーナ
ドプ層、26・・・n−GaAsキャップ層(第3の半
導体層)、3 2−f − I n G a A sチ
ャネル層(第1の半導体層)、3 3 ・・i − A
I G a A sスペサ層、3 4 − n −
A I G a A s電子供給層(第2の半導体層)
、35・・・ドナー不純物アトミノクプレーナドーブ層
、36・・・n−GaAs層(第3の半導体層)。 以 上 出廓人 シャープ株式会社
〜(c)はその実施例の製造工程を説明するための断面
図、第3図は本発明の他の実施例の断面図、第4図(a
)は従来のMODFETに於ける電子供給層とキャノブ
層とのへテロ接合界面近傍のエネルギ帯図、第4図(b
)は第1図の実施例に於けるヘテロ接合界面近傍のエイ
、ルキ帯図、第5図及び第6図は従来例の断面図、第7
図は比較例の断面図である。 22・・・i−GaAs電子走行層(第1の半導体層)
、2 4−n − A I G a A s 電子供給
層(第2の半導体層)、23・・・i−AIGaAsス
ペーサ層、25・・・ドナー不純物アトミノクプレーナ
ドプ層、26・・・n−GaAsキャップ層(第3の半
導体層)、3 2−f − I n G a A sチ
ャネル層(第1の半導体層)、3 3 ・・i − A
I G a A sスペサ層、3 4 − n −
A I G a A s電子供給層(第2の半導体層)
、35・・・ドナー不純物アトミノクプレーナドーブ層
、36・・・n−GaAs層(第3の半導体層)。 以 上 出廓人 シャープ株式会社
Claims (1)
- 【特許請求の範囲】 1、アンドープの第1の半導体層と、該第1の半導体層
よりも電子親和力の小さい、ドープされた第2の半導体
層と、該第2の半導体層よりも電子親和力の大きい、ド
ープされた第3の半導体層とを有する積層構造を備え、
該第1の半導体層の該第2の半導体層側の界面近傍に2
次元電子ガスが形成される変調ドープ型電界効果トラン
ジスタであって、 該第2の半導体層と、該第3の半導体層との間に、ドナ
ー不純物アトミックプレーナドープ層が形成されている
変調ドープ型電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16172689A JPH0327537A (ja) | 1989-06-23 | 1989-06-23 | 変調ドープ型電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16172689A JPH0327537A (ja) | 1989-06-23 | 1989-06-23 | 変調ドープ型電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0327537A true JPH0327537A (ja) | 1991-02-05 |
Family
ID=15740719
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16172689A Pending JPH0327537A (ja) | 1989-06-23 | 1989-06-23 | 変調ドープ型電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0327537A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04340234A (ja) * | 1991-05-16 | 1992-11-26 | Mitsubishi Electric Corp | 高電子移動度電界効果トランジスタ |
WO2020154044A1 (en) * | 2019-01-21 | 2020-07-30 | Northrop Grumman Systems Corporation | Localized tunneling enhancement for semiconductor devices |
-
1989
- 1989-06-23 JP JP16172689A patent/JPH0327537A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04340234A (ja) * | 1991-05-16 | 1992-11-26 | Mitsubishi Electric Corp | 高電子移動度電界効果トランジスタ |
WO2020154044A1 (en) * | 2019-01-21 | 2020-07-30 | Northrop Grumman Systems Corporation | Localized tunneling enhancement for semiconductor devices |
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