JP3447438B2 - 電界効果トランジスタ - Google Patents
電界効果トランジスタInfo
- Publication number
- JP3447438B2 JP3447438B2 JP20114895A JP20114895A JP3447438B2 JP 3447438 B2 JP3447438 B2 JP 3447438B2 JP 20114895 A JP20114895 A JP 20114895A JP 20114895 A JP20114895 A JP 20114895A JP 3447438 B2 JP3447438 B2 JP 3447438B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- effect transistor
- field effect
- channel layer
- ingaas
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000005669 field effect Effects 0.000 title claims description 33
- 229910000530 Gallium indium arsenide Inorganic materials 0.000 claims description 20
- 230000005533 two-dimensional electron gas Effects 0.000 description 9
- 125000006850 spacer group Chemical group 0.000 description 8
- 125000005842 heteroatom Chemical group 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910000980 Aluminium gallium arsenide Inorganic materials 0.000 description 1
- KXNLCSXBJCPWGL-UHFFFAOYSA-N [Ga].[As].[In] Chemical compound [Ga].[As].[In] KXNLCSXBJCPWGL-UHFFFAOYSA-N 0.000 description 1
- FTWRSWRBSVXQPI-UHFFFAOYSA-N alumanylidynearsane;gallanylidynearsane Chemical compound [As]#[Al].[As]#[Ga] FTWRSWRBSVXQPI-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/778—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface
- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
- H01L29/7783—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material
- H01L29/7785—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET using III-V semiconductor material with more than one donor layer
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Materials Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Junction Field-Effect Transistors (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【発明の属する技術分野】この発明は、ダブルヘテロ接
合構造を有する電界効果トランジスタに係り、特に相互
コンダクタンス特性の改良を図った電界効果トランジス
タに関する。
合構造を有する電界効果トランジスタに係り、特に相互
コンダクタンス特性の改良を図った電界効果トランジス
タに関する。
【０００２】
【従来の技術】図１はダブルヘテロ接合構造を有する電
界効果トランジスタの模式断面図である。ＩｎＧａＡｓ
（インジウムガリウム砒素）からなり膜厚が１００〜２
００オングストロームのチャネル層４の上下にＡｌＧａ
Ａｓ（アルミガリウム砒素）からなるワイドバンドギャ
ップ層（電子供給層）５，３を形成したダブルヘテロ接
合構造の電界効果トランジスタＦＥＴは、特開平１−１
２８４７３号公報，特開平１−１４３２７１号公報等で
知られている。
界効果トランジスタの模式断面図である。ＩｎＧａＡｓ
（インジウムガリウム砒素）からなり膜厚が１００〜２
００オングストロームのチャネル層４の上下にＡｌＧａ
Ａｓ（アルミガリウム砒素）からなるワイドバンドギャ
ップ層（電子供給層）５，３を形成したダブルヘテロ接
合構造の電界効果トランジスタＦＥＴは、特開平１−１
２８４７３号公報，特開平１−１４３２７１号公報等で
知られている。
【０００３】図４は従来の電界効果トランジスタのドレ
イン電圧−ドレイン電流特性をゲート電圧をパラメータ
にして示したグラフであり、複数の特性はゲート電圧を
一定値ずつ変化させた場合を示している。このように、
従来の電界効果トランジスタは相互コンダクタンスｇｍ
が均一にならないという問題がある。
イン電圧−ドレイン電流特性をゲート電圧をパラメータ
にして示したグラフであり、複数の特性はゲート電圧を
一定値ずつ変化させた場合を示している。このように、
従来の電界効果トランジスタは相互コンダクタンスｇｍ
が均一にならないという問題がある。
【０００４】このため従来は、上側のワイドバンドギャ
ップ層（電子供給層）５のドーピング濃度を下側のワイ
ドバンドギャップ層（電子供給層）３よりも大きくした
り、上側のワイドバンドギャップ層（電子供給層）５の
バンドギャップを下側のワイドバンドギャップ層（電子
供給層）３よりも大きくしたりすることで、相互コンダ
クタンスｇｍの均一化を図っている。
ップ層（電子供給層）５のドーピング濃度を下側のワイ
ドバンドギャップ層（電子供給層）３よりも大きくした
り、上側のワイドバンドギャップ層（電子供給層）５の
バンドギャップを下側のワイドバンドギャップ層（電子
供給層）３よりも大きくしたりすることで、相互コンダ
クタンスｇｍの均一化を図っている。
【０００５】
【発明が解決しようとする課題】このように従来の電界
効果トランジスタでは、相互コンダクタンスｇｍが均一
になるよう各ワイドバンドギャップ層（電子供給層）
５，３のドーピング濃度，バンドギャップを個別に調整
していたが、相互コンダクタンスｇｍの均一化を図ると
相互コンダクタンスｇｍが小さくなってしまい、高ｇｍ
化とｇｍの均一化を両立することが困難であった。
効果トランジスタでは、相互コンダクタンスｇｍが均一
になるよう各ワイドバンドギャップ層（電子供給層）
５，３のドーピング濃度，バンドギャップを個別に調整
していたが、相互コンダクタンスｇｍの均一化を図ると
相互コンダクタンスｇｍが小さくなってしまい、高ｇｍ
化とｇｍの均一化を両立することが困難であった。
【０００６】この発明はこのような課題を解決するため
なされたもので、相互コンダクタンスが高く、かつ、広
いゲート電圧範囲で均一な相互コンダクタンスを得るこ
とのできる電界効果トランジスタを提供することを目的
とする。
なされたもので、相互コンダクタンスが高く、かつ、広
いゲート電圧範囲で均一な相互コンダクタンスを得るこ
とのできる電界効果トランジスタを提供することを目的
とする。
【０００７】
【課題を解決するための手段】前記課題を解決するため
請求項１に係るダブルヘテロ型電界効果トランジスタ
は、ＩｎＧａＡｓをチャネル層として、このチャネル層
の上下にヘテロ接合層を形成したダブルヘテロ型電界効
果トランジスタにおいて、チャネル層の上下のヘテロ接
合の界面から略同一の距離にプレーナドーピングを施
し、チャネル層の厚さを５０〜１００オングストローム
とし、ヘテロ接合を ＩｎＧａＡｓとＡｌ Ｘ Ｇａ １−Ｘ Ａ
ｓとの接合としたことを特徴とする。
請求項１に係るダブルヘテロ型電界効果トランジスタ
は、ＩｎＧａＡｓをチャネル層として、このチャネル層
の上下にヘテロ接合層を形成したダブルヘテロ型電界効
果トランジスタにおいて、チャネル層の上下のヘテロ接
合の界面から略同一の距離にプレーナドーピングを施
し、チャネル層の厚さを５０〜１００オングストローム
とし、ヘテロ接合を ＩｎＧａＡｓとＡｌ Ｘ Ｇａ １−Ｘ Ａ
ｓとの接合としたことを特徴とする。
【０００８】
請求項２に係るダブルヘテロ型電界効果ト
ランジスタは、ＩｎＧａＡｓをチャネル層として、この
チャネル層の上下にヘテロ接合層を形成したダブルヘテ
ロ型電界効果トランジスタにおいて、チャネル層の上下
のヘテロ接合の界面にプレーナドーピングを施し、チャ
ネル層の厚さを５０〜１００オングストロームとし、ヘ
テロ接合をＩｎＧａＡｓとＡｌＸＧａ１−ＸＡｓとの接
合としたことを特徴とする。
ランジスタは、ＩｎＧａＡｓをチャネル層として、この
チャネル層の上下にヘテロ接合層を形成したダブルヘテ
ロ型電界効果トランジスタにおいて、チャネル層の上下
のヘテロ接合の界面にプレーナドーピングを施し、チャ
ネル層の厚さを５０〜１００オングストロームとし、ヘ
テロ接合をＩｎＧａＡｓとＡｌＸＧａ１−ＸＡｓとの接
合としたことを特徴とする。
【０００９】
チャネル層の厚さを単一２次元電子ガス層
の厚さと同等の厚さ（５０〜１００オングストローム以
下）に設定することによって、上下の２次元電子ガス層
を事実上単一の２次元電子ガス層とみなすことができ
る。よって、チャネル層とヘテロ接合を構成する上下の
ワイドバンドギャップ層の組成や不純物濃度を調整しな
くても、高くかつ均一な相互コンダクタンスを広いゲー
ト電圧範囲で維持できる電界効果トランジスタを得るこ
とができる。
の厚さと同等の厚さ（５０〜１００オングストローム以
下）に設定することによって、上下の２次元電子ガス層
を事実上単一の２次元電子ガス層とみなすことができ
る。よって、チャネル層とヘテロ接合を構成する上下の
ワイドバンドギャップ層の組成や不純物濃度を調整しな
くても、高くかつ均一な相互コンダクタンスを広いゲー
ト電圧範囲で維持できる電界効果トランジスタを得るこ
とができる。
【００１０】
また、ＩｎＧａＡｓチャネル層を例えば５
０〜１００オングストローム程度の極めて薄い層とする
とともに、このＩｎＧａＡｓチャネル層に対して上下に
対称なプレーナドーピング構造を形成することによっ
て、高い相互コンダクタンスを得るとともに、ゲート電
圧に対してより均一なインダクタンス特性を有する電界
効果トランジスタを得ることができる。
０〜１００オングストローム程度の極めて薄い層とする
とともに、このＩｎＧａＡｓチャネル層に対して上下に
対称なプレーナドーピング構造を形成することによっ
て、高い相互コンダクタンスを得るとともに、ゲート電
圧に対してより均一なインダクタンス特性を有する電界
効果トランジスタを得ることができる。
【００１１】
【発明の実施の形態】以下この発明の実施例を添付図面
に基づいて説明する。図１はこの発明に係る電界効果ト
ランジスタの模式断面図である。電界効果トランジスタ
ＦＥＴは、半絶縁性ＧａＡｓ基板１の上に超格子バッフ
ァ層２を形成し、その上に層３，４，５からなるダブル
ヘテロ構造を形成し、その上にＮ＋コンタクト層６を形
成した後、ソース電極７，ドレイン電極８，ゲート電極
９を形成してなる。
に基づいて説明する。図１はこの発明に係る電界効果ト
ランジスタの模式断面図である。電界効果トランジスタ
ＦＥＴは、半絶縁性ＧａＡｓ基板１の上に超格子バッフ
ァ層２を形成し、その上に層３，４，５からなるダブル
ヘテロ構造を形成し、その上にＮ＋コンタクト層６を形
成した後、ソース電極７，ドレイン電極８，ゲート電極
９を形成してなる。
【００１２】
半絶縁性ＧａＡｓ基板１上に不必要なキャ
リアのリークを防止するために超格子構造を有するバッ
ファ層２を形成する。この超格子バッファ層２上に適当
な厚みを有するＡｌＸ Ｇａ１−Ｘ Ａｓ（０．２＜Ｘ＜
０．３）のワイドバンドギャップ層３を形成する。この
ワイドバンドギャップ層３の内部には、ＩｎＧａＡｓチ
ャネル層４との接合界面から所定の厚みを有するスペー
サ層３ａをはさみ、ヘテロ界面から所定の位置だけ離間
させてシリコンによるプレーナドーピングを行なう。ス
ペーサ層３ａは、ＡｌＸ Ｇａ１−Ｘ Ａｓ（０．２＜Ｘ
＜０．３）からなる。
リアのリークを防止するために超格子構造を有するバッ
ファ層２を形成する。この超格子バッファ層２上に適当
な厚みを有するＡｌＸ Ｇａ１−Ｘ Ａｓ（０．２＜Ｘ＜
０．３）のワイドバンドギャップ層３を形成する。この
ワイドバンドギャップ層３の内部には、ＩｎＧａＡｓチ
ャネル層４との接合界面から所定の厚みを有するスペー
サ層３ａをはさみ、ヘテロ界面から所定の位置だけ離間
させてシリコンによるプレーナドーピングを行なう。ス
ペーサ層３ａは、ＡｌＸ Ｇａ１−Ｘ Ａｓ（０．２＜Ｘ
＜０．３）からなる。
【００１３】
スペーサ層３ａ上には、電界効果トランジ
スタのチャネルとなるチャネル４を形成する。このチャ
ネル層４はＩｎＧａＡｓでその膜厚は５０〜１５０オン
グストローム近傍の値としている。この膜厚は、ダブル
ヘテロ構造によって形成されるＩｎＧａＡｓチャネル層
４内の２つの２次元電子ガスによるチャネルが、お互い
に分断されることなく単一のチャネルとして形成される
程度の膜厚であり、ゲート電極に電圧を与えない定常状
態においてにみならず電圧を印加した状態においても実
質的に単一のチャネルが形成される厚みとなる。
スタのチャネルとなるチャネル４を形成する。このチャ
ネル層４はＩｎＧａＡｓでその膜厚は５０〜１５０オン
グストローム近傍の値としている。この膜厚は、ダブル
ヘテロ構造によって形成されるＩｎＧａＡｓチャネル層
４内の２つの２次元電子ガスによるチャネルが、お互い
に分断されることなく単一のチャネルとして形成される
程度の膜厚であり、ゲート電極に電圧を与えない定常状
態においてにみならず電圧を印加した状態においても実
質的に単一のチャネルが形成される厚みとなる。
【００１４】
チャネル層４とヘテロ接合を構成し、チャ
ネル上部に形成されるワイドバンドギャップ層５はＡｌ
Ｘ Ｇａ１−Ｘ Ａｓ（０．２＜Ｘ＜０．３）で形成さ
れ、膜厚は約２５０〜３５０オングストロームとし、ゲ
ート電極からの空乏層がチャネルに影響を与える程度の
膜厚とする。このワイドバンドギャップ層５の内部にお
いては、チャネル層４とのヘテロ接合界面からスペーサ
層５ａ（４０オングストローム以下の厚み）をはさみ、
所定の距離だけ離間させた位置に公知のシリコンによる
プレーナドーピングを１〜１０×１０１２／ｃｍ２ の
不純物濃度で行なう。このようなダブルヘテロ構造にお
ける本願の発明では、このスペーサ層５ａの厚みを、ス
ペーサ層３ａの厚みとほぼ同一とし、ワイドバンドギャ
ップ層３内のプレーナドーピングの不純物濃度はワイド
バンドギャップ層３内のプレーナドーピングの不純物濃
度とほぼ同一にする。さらに、各ワイドバンドギャップ
層３，５を形成するＡｌＸ Ｇａ１−Ｘ Ａｓの組成比を
同一にする。なお、各スペーサ層３ａ，５ａを形成せず
に、ヘテロ界面においてプレーナドーピングしてもよ
い。
ネル上部に形成されるワイドバンドギャップ層５はＡｌ
Ｘ Ｇａ１−Ｘ Ａｓ（０．２＜Ｘ＜０．３）で形成さ
れ、膜厚は約２５０〜３５０オングストロームとし、ゲ
ート電極からの空乏層がチャネルに影響を与える程度の
膜厚とする。このワイドバンドギャップ層５の内部にお
いては、チャネル層４とのヘテロ接合界面からスペーサ
層５ａ（４０オングストローム以下の厚み）をはさみ、
所定の距離だけ離間させた位置に公知のシリコンによる
プレーナドーピングを１〜１０×１０１２／ｃｍ２ の
不純物濃度で行なう。このようなダブルヘテロ構造にお
ける本願の発明では、このスペーサ層５ａの厚みを、ス
ペーサ層３ａの厚みとほぼ同一とし、ワイドバンドギャ
ップ層３内のプレーナドーピングの不純物濃度はワイド
バンドギャップ層３内のプレーナドーピングの不純物濃
度とほぼ同一にする。さらに、各ワイドバンドギャップ
層３，５を形成するＡｌＸ Ｇａ１−Ｘ Ａｓの組成比を
同一にする。なお、各スペーサ層３ａ，５ａを形成せず
に、ヘテロ界面においてプレーナドーピングしてもよ
い。
【００１５】
このようにチャネル層４を中心として上下
対称の構造と、ＩｎＧａＡｓチャネル層４の膜厚を適度
な厚みとすることにより、ゲート電圧を変化させた場合
の相互コンダクタンスｇｍの変化率が均一化されたダブ
ルヘテロ構造を有する電界効果トランジスタを得ること
ができる。また、ＡｌＸ Ｇａ１−Ｘ Ａｓワイドバンド
ギャップ層５の上部には、ソース電極７とドレイン電極
８を形成する位置に、オーミックコンタクトを容易にす
るためのＮ＋コンタクト層６を形成し、このＮ＋コンタ
クト層６上にソース電極７とドレイン電極８を形成す
る。ゲート電極９の下端部とＮ＋コンタクト層６との間
隙は極めて狭く（例えば０．１ミクロンメートル以下）
形成するのが望ましい。
対称の構造と、ＩｎＧａＡｓチャネル層４の膜厚を適度
な厚みとすることにより、ゲート電圧を変化させた場合
の相互コンダクタンスｇｍの変化率が均一化されたダブ
ルヘテロ構造を有する電界効果トランジスタを得ること
ができる。また、ＡｌＸ Ｇａ１−Ｘ Ａｓワイドバンド
ギャップ層５の上部には、ソース電極７とドレイン電極
８を形成する位置に、オーミックコンタクトを容易にす
るためのＮ＋コンタクト層６を形成し、このＮ＋コンタ
クト層６上にソース電極７とドレイン電極８を形成す
る。ゲート電極９の下端部とＮ＋コンタクト層６との間
隙は極めて狭く（例えば０．１ミクロンメートル以下）
形成するのが望ましい。
【００１６】
図２はこの発明に係る電界効果トランジス
タのドレイン電圧−ドレイン電流特性を示すグラフであ
る。パラメータはゲート電圧であり、ゲート電圧を一定
値ずつ変化させた場合のドレイン電流の変化率は均一化
されており、相互コンダクタンスｇｍの均一化が図られ
ていることがわかる。
タのドレイン電圧−ドレイン電流特性を示すグラフであ
る。パラメータはゲート電圧であり、ゲート電圧を一定
値ずつ変化させた場合のドレイン電流の変化率は均一化
されており、相互コンダクタンスｇｍの均一化が図られ
ていることがわかる。
【００１７】
図３は相互コンダクタンス−ゲート電圧特
性を示すグラフであり、縦軸は単位ゲート幅当りの相互
コンダクタンスｇｍを、横軸はゲート電圧である。実線
で示す特性Ａがこの発明に係る電界効果トランジスタ、
点線で示す特性Ｂが従来の電界効果トランジスタの特
性、一点鎖線で示す特性Ｃが上側のワイドギャップ層
（電子供給層）５のドーピング濃度ならびにバンドギャ
ップを下側のワイドギャップ層（電子供給層）３のそれ
よりも大きくした従来の改良型電界効果トランジスタの
特性である。この発明に係る電界効果トランジスタの相
互コンダクタンスｇｍが大きいことがわかる。
性を示すグラフであり、縦軸は単位ゲート幅当りの相互
コンダクタンスｇｍを、横軸はゲート電圧である。実線
で示す特性Ａがこの発明に係る電界効果トランジスタ、
点線で示す特性Ｂが従来の電界効果トランジスタの特
性、一点鎖線で示す特性Ｃが上側のワイドギャップ層
（電子供給層）５のドーピング濃度ならびにバンドギャ
ップを下側のワイドギャップ層（電子供給層）３のそれ
よりも大きくした従来の改良型電界効果トランジスタの
特性である。この発明に係る電界効果トランジスタの相
互コンダクタンスｇｍが大きいことがわかる。
【００１８】
【発明の効果】以上説明したようにこの発明に係る電界
効果トランジスタは、ＩｎＧａＡｓチャネル層の厚さを
２次元電子ガス層の厚さと同等の厚さ（５０〜１５０オ
ングストローム）に設定することによって、上下２種類
にヘテロ接合により形成される上下の２つの２次元電子
ガスは上下同一のキャリア密度となるとともに、互いに
近傍に形成されて下層の２次元電子ガスも上層と同じ電
子密度となり、上下の２次元電子ガス層を実質上単一の
２次元電子ガス層とみなすことができる。このようにチ
ャネル層を中心として上下のワイドバンドギャップ層の
組成とこれらの層の不純物濃度を対称とすることによっ
て、均一な相互コンダクタンスを広いゲート電圧範囲で
維持できる。
効果トランジスタは、ＩｎＧａＡｓチャネル層の厚さを
２次元電子ガス層の厚さと同等の厚さ（５０〜１５０オ
ングストローム）に設定することによって、上下２種類
にヘテロ接合により形成される上下の２つの２次元電子
ガスは上下同一のキャリア密度となるとともに、互いに
近傍に形成されて下層の２次元電子ガスも上層と同じ電
子密度となり、上下の２次元電子ガス層を実質上単一の
２次元電子ガス層とみなすことができる。このようにチ
ャネル層を中心として上下のワイドバンドギャップ層の
組成とこれらの層の不純物濃度を対称とすることによっ
て、均一な相互コンダクタンスを広いゲート電圧範囲で
維持できる。
【００１９】
さらに、チャネル層とヘテロ接合を構成す
る上下のワイドバンドギャップ層の不純物濃度を同一と
し、かつ、上下のワイドバンドギャップ層を同一の組成
とすることは、製造プロセスでの条件管理が容易とな
り、結果として半導体装置の歩留りが向上するととも
に、特性のばらつきを抑えることができる。
る上下のワイドバンドギャップ層の不純物濃度を同一と
し、かつ、上下のワイドバンドギャップ層を同一の組成
とすることは、製造プロセスでの条件管理が容易とな
り、結果として半導体装置の歩留りが向上するととも
に、特性のばらつきを抑えることができる。
【００２０】
また、ＩｎＧａＡｓチャネル層を例えば５
０〜１５０オングストローム程度の極めて薄い層にする
とともに、このＩｎＧａＡｓチャネル層に対して上下に
対称なプレーナドーピング構造を形成することによっ
て、単一の高いキャリア濃度のチャネルを有して高い相
互コンダクタンスを得るとともに、ゲート電圧に対して
より均一なインダクタンス特性を有する電界効果トラン
ジスタを得ることができる。
０〜１５０オングストローム程度の極めて薄い層にする
とともに、このＩｎＧａＡｓチャネル層に対して上下に
対称なプレーナドーピング構造を形成することによっ
て、単一の高いキャリア濃度のチャネルを有して高い相
互コンダクタンスを得るとともに、ゲート電圧に対して
より均一なインダクタンス特性を有する電界効果トラン
ジスタを得ることができる。
【図１】この発明に係る電界効果トランジスタの模式断
面図
面図
【図２】この発明に係る電界効果トランジスタのドレイ
ン電圧−ドレイン電流特性を示すグラフ
ン電圧−ドレイン電流特性を示すグラフ
【図３】相互コンダクタンス−ゲート電圧特性を示すグ
ラフ
ラフ
【図４】従来の電界効果トランジスタのドレイン電圧−
ドレイン電流特性を示すグラフ
ドレイン電流特性を示すグラフ
１ ＧａＡｓ基板
３，５ ＡｌＧａＡｓワイドバンドギャップ層
３ａ，５ａ スペーサ層
４ ＩｎＧａＡｓチャネル層
７ ソース電極
８ ドレイン電極
９ ゲート電極
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平１−128473（ＪＰ，Ａ)
特開 平５−166846（ＪＰ，Ａ)
特開 平５−74815（ＪＰ，Ａ)
特開 平７−335867（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/338
H01L 29/778
H01L 29/812
Claims (2)
- 【請求項１】 ＩｎＧａＡｓをチャネル層として、この
チャネル層の上下にヘテロ接合層を形成したダブルヘテ
ロ型の電界効果トランジスタにおいて、 チャネル層の上下のヘテロ接合の界面から略同一の距離
にプレーナドーピングを施し、 前記チャネル層の厚さを５０〜１００オングストローム
とし、前記ヘテロ接合をＩｎＧａＡｓとＡｌ Ｘ Ｇａ
１−Ｘ Ａｓとの接合とした ことを特徴とする電界効果ト
ランジスタ。 - 【請求項２】 ＩｎＧａＡｓをチャネル層として、この
チャネル層の上下にヘテロ接合層を形成したダブルヘテ
ロ型の電界効果トランジスタにおいて、 チャネル層の上下のヘテロ接合の界面にプレーナドーピ
ングを施し、 前記チャネル層の厚さを５０〜１００オングストローム
とし、前記ヘテロ接合をＩｎＧａＡｓとＡｌ Ｘ Ｇａ
１−Ｘ Ａｓとの接合としたことを特徴とする電界効果ト
ランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20114895A JP3447438B2 (ja) | 1994-12-06 | 1995-08-07 | 電界効果トランジスタ |
| US08/565,295 US5945693A (en) | 1994-12-06 | 1995-11-30 | Field-effect transistor |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6-302343 | 1994-12-06 | ||
| JP30234394 | 1994-12-06 | ||
| JP20114895A JP3447438B2 (ja) | 1994-12-06 | 1995-08-07 | 電界効果トランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08213594A JPH08213594A (ja) | 1996-08-20 |
| JP3447438B2 true JP3447438B2 (ja) | 2003-09-16 |
Family
ID=26512599
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20114895A Expired - Fee Related JP3447438B2 (ja) | 1994-12-06 | 1995-08-07 | 電界効果トランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5945693A (ja) |
| JP (1) | JP3447438B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19600116C2 (de) * | 1996-01-03 | 2001-03-15 | Siemens Ag | Doppelheterostruktur-HEMT |
| JP3604502B2 (ja) * | 1996-04-18 | 2004-12-22 | 本田技研工業株式会社 | 高電子移動度トランジスタ |
| JP4997660B2 (ja) * | 1999-10-29 | 2012-08-08 | 富士通株式会社 | 半導体装置 |
| US6489639B1 (en) * | 2000-05-24 | 2002-12-03 | Raytheon Company | High electron mobility transistor |
| JP4854980B2 (ja) * | 2005-03-30 | 2012-01-18 | 住友電工デバイス・イノベーション株式会社 | スイッチ回路及び半導体装置の製造方法 |
| JP2013187345A (ja) * | 2012-03-08 | 2013-09-19 | Hitachi Cable Ltd | 化合物半導体エピタキシャルウェハ及び化合物半導体装置 |
| US8907378B2 (en) * | 2013-03-15 | 2014-12-09 | Mitsubishi Electric Research Laboratories, Inc. | High electron mobility transistor with multiple channels |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3721364A1 (de) * | 1987-06-29 | 1989-01-19 | Palitex Project Co Gmbh | Spindelrotor als teil einer vorrichtung zum herstellen eines garnes oder zwirnes und mit einem solchen spingelrotor ausgeruestete doppeldraht-zwirnspindel |
| JPH0682691B2 (ja) * | 1987-11-12 | 1994-10-19 | 松下電器産業株式会社 | 電界効果型トランジスタ |
| JPH05275463A (ja) * | 1992-03-30 | 1993-10-22 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2581452B2 (ja) * | 1994-06-06 | 1997-02-12 | 日本電気株式会社 | 電界効果トランジスタ |
-
1995
- 1995-08-07 JP JP20114895A patent/JP3447438B2/ja not_active Expired - Fee Related
- 1995-11-30 US US08/565,295 patent/US5945693A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5945693A (en) | 1999-08-31 |
| JPH08213594A (ja) | 1996-08-20 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3458349B2 (ja) | 半導体装置 | |
| JP3177951B2 (ja) | 電界効果トランジスタおよびその製造方法 | |
| JPH06140435A (ja) | ヘテロ接合を有する化合物半導体基板およびそれを用いた電界効果トランジスタ | |
| JP3447438B2 (ja) | 電界効果トランジスタ | |
| JPH07183494A (ja) | ヘテロ接合ｆｅｔ | |
| JPH0684957A (ja) | 高電子移動度電界効果半導体装置 | |
| US5466955A (en) | Field effect transistor having an improved transistor characteristic | |
| JP2005005646A (ja) | 半導体装置 | |
| JPH04277680A (ja) | トンネルトランジスタ及びその製造方法 | |
| JPH0684959A (ja) | 高電子移動度電界効果半導体装置 | |
| JP2730511B2 (ja) | ヘテロ接合電界効果トランジスタ | |
| JP2689877B2 (ja) | ヘテロ接合ｆｅｔの製造方法 | |
| JPH028450B2 (ja) | ||
| JP2708492B2 (ja) | 半導体装置の製造方法 | |
| JPH088354B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPH06163599A (ja) | 化合物半導体ヘテロ接合電界効果トランジスタ | |
| JP3233167B2 (ja) | 半導体装置 | |
| JPS609174A (ja) | 半導体装置 | |
| JPH01199474A (ja) | ヘテロ接合型電界効果トランジスタ | |
| JP3423812B2 (ja) | Ｈｅｍｔ素子およびその製造方法 | |
| JPH06252175A (ja) | 高電子移動度トランジスタ | |
| JP2738690B2 (ja) | ヘテロ接合型電界効果トランジスタ | |
| JPH0327537A (ja) | 変調ドープ型電界効果トランジスタ | |
| JP3121671B2 (ja) | 半導体装置の製造方法 | |
| JPH06188273A (ja) | 電界効果トランジスタ |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080704 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090704 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100704 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110704 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120704 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |