JPH0684957A - 高電子移動度電界効果半導体装置 - Google Patents
高電子移動度電界効果半導体装置Info
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- JPH0684957A JPH0684957A JP4234425A JP23442592A JPH0684957A JP H0684957 A JPH0684957 A JP H0684957A JP 4234425 A JP4234425 A JP 4234425A JP 23442592 A JP23442592 A JP 23442592A JP H0684957 A JPH0684957 A JP H0684957A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1025—Channel region of field-effect devices
- H01L29/1029—Channel region of field-effect devices of field-effect transistors
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- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Abstract
(57)【要約】
【目的】 高電子移動度電界効果半導体装置に関し、極
めて簡単な手段を採ることで、ゲート電極からの距離の
如何に拘わらず、各ヘテロ界面に於ける相互伝導度ｇm
の値が等しくなるようにし、全体的に大略平坦化される
ようにして線型性を向上させようとする。 【構成】 電子供給層２３，２５や電子走行層２４など
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
電子走行層２４側に二次元電子ガス層３０や３１を生成
させる積層体と、表面に形成され且つ二次元電子ガス層
３０，３１と電気的に導通したソース電極２７及びドレ
イン電極２８と、ソース電極２７及びドレイン電極２８
間に在って電子供給層２５とショットキ・コンタクトを
生成したゲート電極２９とを備え、ゲート電極２９に近
い側に在る二次元電子ガス層３１の電子濃度に比較して
遠い側に在る二次元電子ガス層３０の電子濃度を高くし
てある。
めて簡単な手段を採ることで、ゲート電極からの距離の
如何に拘わらず、各ヘテロ界面に於ける相互伝導度ｇm
の値が等しくなるようにし、全体的に大略平坦化される
ようにして線型性を向上させようとする。 【構成】 電子供給層２３，２５や電子走行層２４など
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
電子走行層２４側に二次元電子ガス層３０や３１を生成
させる積層体と、表面に形成され且つ二次元電子ガス層
３０，３１と電気的に導通したソース電極２７及びドレ
イン電極２８と、ソース電極２７及びドレイン電極２８
間に在って電子供給層２５とショットキ・コンタクトを
生成したゲート電極２９とを備え、ゲート電極２９に近
い側に在る二次元電子ガス層３１の電子濃度に比較して
遠い側に在る二次元電子ガス層３０の電子濃度を高くし
てある。
Description
【０００１】
【産業上の利用分野】本発明は、キャリヤ供給層及びキ
ャリヤ走行層からなる積層構造を複数もつマルチ・ヘテ
ロ構造の高電子移動度電界効果半導体装置の改良に関す
る。現在、高電子移動トランジスタ（ｈｉｇｈ ｅｌｅ
ｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏ
ｒ：ＨＥＭＴ）はマイクロ波以上の高周波通信に多用さ
れつつあるが、今後も更に高性能化する為の改良を続け
る必要がある。
ャリヤ走行層からなる積層構造を複数もつマルチ・ヘテ
ロ構造の高電子移動度電界効果半導体装置の改良に関す
る。現在、高電子移動トランジスタ（ｈｉｇｈ ｅｌｅ
ｃｔｒｏｎ ｍｏｂｉｌｉｔｙ ｔｒａｎｓｉｓｔｏ
ｒ：ＨＥＭＴ）はマイクロ波以上の高周波通信に多用さ
れつつあるが、今後も更に高性能化する為の改良を続け
る必要がある。
【０００２】
【従来の技術】通常、高出力ＨＥＭＴの場合、出力を大
きくとる為、キャリヤ供給層及びキャリヤ走行層からな
る積層構造を複数にするマルチ・ヘテロ構造を採用する
ことが多い。図１１はダブル・ヘテロ構造をなすＨＥＭ
Ｔの従来例を解説する為の要部切断側面図である。
きくとる為、キャリヤ供給層及びキャリヤ走行層からな
る積層構造を複数にするマルチ・ヘテロ構造を採用する
ことが多い。図１１はダブル・ヘテロ構造をなすＨＥＭ
Ｔの従来例を解説する為の要部切断側面図である。
【０００３】図に於いて、１は半絶縁性ＧａＡｓ基板、
２はノンドープＧａＡｓバッファ層、３はｎ−ＡｌＧａ
Ａｓキャリヤ供給層、４はノンドープＧａＡｓキャリヤ
走行層、５はｎ−ＡｌＧａＡｓキャリヤ供給層、６はｎ
−ＧａＡｓキャップ層、７はソース電極、８はドレイン
電極、９はゲート電極、１０及び１１は二次元キャリヤ
・ガス層（２ＤＥＧ層）をそれぞれ示している。このダ
ブル・ヘテロ構造ＨＥＭＴでは、単位ゲート幅当たりの
ゲート接地ドレイン・ソース間電流Ｉdss 、即ち、出力
電流がシングル・ヘテロ構造ＨＥＭＴに比較して大き
い。
２はノンドープＧａＡｓバッファ層、３はｎ−ＡｌＧａ
Ａｓキャリヤ供給層、４はノンドープＧａＡｓキャリヤ
走行層、５はｎ−ＡｌＧａＡｓキャリヤ供給層、６はｎ
−ＧａＡｓキャップ層、７はソース電極、８はドレイン
電極、９はゲート電極、１０及び１１は二次元キャリヤ
・ガス層（２ＤＥＧ層）をそれぞれ示している。このダ
ブル・ヘテロ構造ＨＥＭＴでは、単位ゲート幅当たりの
ゲート接地ドレイン・ソース間電流Ｉdss 、即ち、出力
電流がシングル・ヘテロ構造ＨＥＭＴに比較して大き
い。
【０００４】
【発明が解決しようとする課題】さて、ＨＥＭＴに於い
ては、ゲート制御の理論からすると、ダブル・ヘテロ構
造の場合、上側ヘテロ界面が完全空乏化してから下側ヘ
テロ界面の二次元キャリヤ・ガス層１０を制御すること
になる。ゲート電極９から下側ヘテロ界面までの距離
は、当然のことながら、ゲート電極９と上側ヘテロ界面
までの距離に比較して大であり、従って、空乏層は厚い
から、ゲート容量は小さくなる。
ては、ゲート制御の理論からすると、ダブル・ヘテロ構
造の場合、上側ヘテロ界面が完全空乏化してから下側ヘ
テロ界面の二次元キャリヤ・ガス層１０を制御すること
になる。ゲート電極９から下側ヘテロ界面までの距離
は、当然のことながら、ゲート電極９と上側ヘテロ界面
までの距離に比較して大であり、従って、空乏層は厚い
から、ゲート容量は小さくなる。
【０００５】一般に、トランジスタにとって相互伝導度
ｇm が重要であることは云うまでもないが、ＨＥＭＴも
例外ではなく、そして、相互伝導度ｇm はゲート容量Ｃ
gsに比例する。ダブル・ヘテロ構造ＨＥＭＴの場合、前
記したように、上側ヘテロ界面と下側ヘテロ界面とでは
ゲート電極９からの距離が異なるから、上側ヘテロ界面
の相互伝導度ｇm は下側ヘテロ界面の相互伝導度ｇm に
比較して大きい。
ｇm が重要であることは云うまでもないが、ＨＥＭＴも
例外ではなく、そして、相互伝導度ｇm はゲート容量Ｃ
gsに比例する。ダブル・ヘテロ構造ＨＥＭＴの場合、前
記したように、上側ヘテロ界面と下側ヘテロ界面とでは
ゲート電極９からの距離が異なるから、上側ヘテロ界面
の相互伝導度ｇm は下側ヘテロ界面の相互伝導度ｇm に
比較して大きい。
【０００６】図１２は図１１に見られるＨＥＭＴに於け
るゲート・バイアス電圧Ｖgsと相互伝導度ｇm との関係
を表す線図であり、横軸にゲート・バイアス電圧Ｖ
gsを、また、縦軸に相互伝導度ｇm をそれぞれ採ってあ
る。図から明らかなように、ダブル・ヘテロ構造ＨＥＭ
Ｔに於いては、ゲート・バイアス電圧Ｖgsに対する相互
伝導度ｇm の特性には、値を異にするピークが二つ現れ
てしまい、ピーク値の高い方が上側ヘテロ界面に関する
ものであり、低い方が下側ヘテロ界面に関するものであ
る。
るゲート・バイアス電圧Ｖgsと相互伝導度ｇm との関係
を表す線図であり、横軸にゲート・バイアス電圧Ｖ
gsを、また、縦軸に相互伝導度ｇm をそれぞれ採ってあ
る。図から明らかなように、ダブル・ヘテロ構造ＨＥＭ
Ｔに於いては、ゲート・バイアス電圧Ｖgsに対する相互
伝導度ｇm の特性には、値を異にするピークが二つ現れ
てしまい、ピーク値の高い方が上側ヘテロ界面に関する
ものであり、低い方が下側ヘテロ界面に関するものであ
る。
【０００７】ところで、高出力用ＨＥＭＴの場合、線型
性を良くする為にはゲート・バイアス電圧Ｖgsに対する
相互伝導度ｇm の特性は平坦であることが望ましいので
あるが、現状では、前記したように相互伝導度ｇm に
は、値を異にする二つのピークが現れるので線型性は良
くない。
性を良くする為にはゲート・バイアス電圧Ｖgsに対する
相互伝導度ｇm の特性は平坦であることが望ましいので
あるが、現状では、前記したように相互伝導度ｇm に
は、値を異にする二つのピークが現れるので線型性は良
くない。
【０００８】本発明は、極めて簡単な手段を採ること
で、ゲート電極からの距離の如何に拘わらず、各ヘテロ
界面に於ける相互伝導度ｇm の値が等しくなるように
し、全体的に大略平坦化されるようにして線型性を向上
させようとする。
で、ゲート電極からの距離の如何に拘わらず、各ヘテロ
界面に於ける相互伝導度ｇm の値が等しくなるように
し、全体的に大略平坦化されるようにして線型性を向上
させようとする。
【０００９】
【課題を解決するための手段】本発明では、ＨＥＭＴを
構成するエピタキシャル成長半導体結晶層の構成を改変
して、マルチ・ヘテロ構造をもつことに起因して生成さ
れる相互伝導度ｇm の各ピーク値を略等しく、従って、
その全体的な特性を略平坦にすることができるように、
しかも、相互伝導度ｇm が高く維持されるようにするこ
とが基本になっている。
構成するエピタキシャル成長半導体結晶層の構成を改変
して、マルチ・ヘテロ構造をもつことに起因して生成さ
れる相互伝導度ｇm の各ピーク値を略等しく、従って、
その全体的な特性を略平坦にすることができるように、
しかも、相互伝導度ｇm が高く維持されるようにするこ
とが基本になっている。
【００１０】具体的には、ゲート電極から遠い側のキャ
リヤ供給層に於けるキャリヤ濃度をゲート電極から近い
側のキャリヤ供給層に於けるキャリヤ濃度が高くなるよ
うにしたり、或いは、キャリヤ走行層を二層に分け、下
側キャリヤ走行層に於けるキャリヤ濃度を上側キャリヤ
走行層に於けるキャリヤ濃度に比較して高くなる構造を
採用したり、或いは、キャリヤの有効質量が重くならな
いようにしてキャリヤの速度を高めるなどの手段を採
る。
リヤ供給層に於けるキャリヤ濃度をゲート電極から近い
側のキャリヤ供給層に於けるキャリヤ濃度が高くなるよ
うにしたり、或いは、キャリヤ走行層を二層に分け、下
側キャリヤ走行層に於けるキャリヤ濃度を上側キャリヤ
走行層に於けるキャリヤ濃度に比較して高くなる構造を
採用したり、或いは、キャリヤの有効質量が重くならな
いようにしてキャリヤの速度を高めるなどの手段を採
る。
【００１１】前記したようなことから、本発明に依る高
電子移動度電界効果半導体装置に於いては、（１）キャ
リヤ供給層（例えばｎ−ＡｌＧａＡｓ下側電子供給層２
３やｎ−ＡｌＧａＡｓ上側電子供給層２５）とキャリヤ
走行層（例えばノンドープＧａＡｓ電子走行層２４）と
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
キャリヤ走行層側に二次元キャリヤ・ガス層（例えば下
側二次元電子ガス層３０、上側二次元電子ガス層３１）
を生成させるマルチ・ヘテロ構造をなす積層体と、表面
に間隔をおき相対向して形成され且つ前記二次元キャリ
ヤ・ガス層と電気的に導通したソース電極（例えばソー
ス電極２７）並びにドレイン電極（例えばドレイン電極
２８）と、前記ソース電極並びにドレイン電極間に在っ
て最表層のキャリヤ供給層との間でショットキ・コンタ
クトを生成したゲート電極（例えばゲート電極２９）と
を備え、前記キャリヤ供給層に於けるキャリヤ濃度が前
記ゲート電極に近い側に在るキャリヤ供給層（例えば
２．０×１０18〔cm-3〕）に比較して遠い側に在るキャ
リヤ供給層（例えば４．５×１０18〔cm-3〕）では高く
なっていることを特徴とするか、或いは、
電子移動度電界効果半導体装置に於いては、（１）キャ
リヤ供給層（例えばｎ−ＡｌＧａＡｓ下側電子供給層２
３やｎ−ＡｌＧａＡｓ上側電子供給層２５）とキャリヤ
走行層（例えばノンドープＧａＡｓ電子走行層２４）と
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
キャリヤ走行層側に二次元キャリヤ・ガス層（例えば下
側二次元電子ガス層３０、上側二次元電子ガス層３１）
を生成させるマルチ・ヘテロ構造をなす積層体と、表面
に間隔をおき相対向して形成され且つ前記二次元キャリ
ヤ・ガス層と電気的に導通したソース電極（例えばソー
ス電極２７）並びにドレイン電極（例えばドレイン電極
２８）と、前記ソース電極並びにドレイン電極間に在っ
て最表層のキャリヤ供給層との間でショットキ・コンタ
クトを生成したゲート電極（例えばゲート電極２９）と
を備え、前記キャリヤ供給層に於けるキャリヤ濃度が前
記ゲート電極に近い側に在るキャリヤ供給層（例えば
２．０×１０18〔cm-3〕）に比較して遠い側に在るキャ
リヤ供給層（例えば４．５×１０18〔cm-3〕）では高く
なっていることを特徴とするか、或いは、
【００１２】（２）キャリヤ供給層（例えばｎ−ＡｌＧ
ａＡｓ下側電子供給層４３、ｎ−ＡｌＧａＡｓ上側電子
供給層４６）とキャリヤ走行層（例えばノンドープＩｎ
ＧａＡｓ下側電子走行層４４、ノンドープＧａＡｓ上側
電子走行層４５）とで複数のヘテロ接合を生成させ且つ
ヘテロ界面に於けるキャリヤ走行層側に二次元キャリヤ
・ガス層（例えば下側二次元電子ガス層５１、上側二次
元電子ガス層５２）を生成させるマルチ・ヘテロ構造を
なす積層体と、表面に間隔をおき相対向して形成され且
つ前記二次元キャリヤ・ガス層と電気的に導通したソー
ス電極（例えばソース電極４８）並びにドレイン電極
（例えばドレイン電極４９）と、前記ソース電極並びに
ドレイン電極間に在って最表層のキャリヤ供給層との間
でショットキ・コンタクトを生成したゲート電極（例え
ばゲート電極５０）とを備え、前記キャリヤ走行層のう
ち前記ゲート電極から遠い側に在るキャリヤ走行層（前
記ノンドープＩｎＧａＡｓ下側電子走行層４４）はキャ
リヤの有効質量が前記ゲート電極に近い側に在るキャリ
ヤ走行層（前記ノンドープＧａＡｓ上側電子走行層４
５）に於けるキャリヤの有効質量に比較して軽くなる材
料（即ち、ＩｎＧａＡｓ）で構成してなることを特徴と
するか、或いは、
ａＡｓ下側電子供給層４３、ｎ−ＡｌＧａＡｓ上側電子
供給層４６）とキャリヤ走行層（例えばノンドープＩｎ
ＧａＡｓ下側電子走行層４４、ノンドープＧａＡｓ上側
電子走行層４５）とで複数のヘテロ接合を生成させ且つ
ヘテロ界面に於けるキャリヤ走行層側に二次元キャリヤ
・ガス層（例えば下側二次元電子ガス層５１、上側二次
元電子ガス層５２）を生成させるマルチ・ヘテロ構造を
なす積層体と、表面に間隔をおき相対向して形成され且
つ前記二次元キャリヤ・ガス層と電気的に導通したソー
ス電極（例えばソース電極４８）並びにドレイン電極
（例えばドレイン電極４９）と、前記ソース電極並びに
ドレイン電極間に在って最表層のキャリヤ供給層との間
でショットキ・コンタクトを生成したゲート電極（例え
ばゲート電極５０）とを備え、前記キャリヤ走行層のう
ち前記ゲート電極から遠い側に在るキャリヤ走行層（前
記ノンドープＩｎＧａＡｓ下側電子走行層４４）はキャ
リヤの有効質量が前記ゲート電極に近い側に在るキャリ
ヤ走行層（前記ノンドープＧａＡｓ上側電子走行層４
５）に於けるキャリヤの有効質量に比較して軽くなる材
料（即ち、ＩｎＧａＡｓ）で構成してなることを特徴と
するか、或いは、
【００１３】（３）前記（２）に於いて、ゲート電極か
ら遠い側に在るキャリヤ走行層がＩｎＧａＡｓからなり
且つＩｎ組成比をゲート電極から遠い側に在るキャリヤ
走行層ほど大にしたことを特徴とするか、或いは、
（４）キャリヤ供給層（例えばノンドープＡｌＧａＡｓ
下側電子供給層６３、ｎ−ＡｌＧａＡｓ上側電子供給層
６５）とキャリヤ走行層（例えばノンドープＧａＡｓ電
子走行層６４）とで複数のヘテロ接合を生成させ且つヘ
テロ界面に於けるキャリヤ走行層側に二次元キャリヤ・
ガス層（例えば下側二次元電子ガス層７０、上側二次元
電子ガス層７１）を生成させるマルチ・ヘテロ構造をな
す積層体と、表面に間隔をおき相対向して形成され且つ
前記二次元キャリヤ・ガス層と電気的に導通したソース
電極（例えばソース電極６７）並びにドレイン電極（例
えばドレイン電極６８）と、前記ソース電極並びにドレ
イン電極間に在って最表層のキャリヤ供給層との間でシ
ョットキ・コンタクトを生成したゲート電極（例えばゲ
ート電極６９）とを備え、前記ゲート電極に近い側に在
るキャリヤ供給層（前記ｎ−ＡｌＧａＡｓ上側電子供給
層６５）は均一ドーピングされ且つ前記ゲート電極から
遠い側に在るキャリヤ供給層（前記ノンドープＡｌＧａ
Ａｓ下側電子供給層６３）はプレーナ・ドーピング（例
えばドーピング面６３Ａ）されてなることを特徴とする
か、或いは、
ら遠い側に在るキャリヤ走行層がＩｎＧａＡｓからなり
且つＩｎ組成比をゲート電極から遠い側に在るキャリヤ
走行層ほど大にしたことを特徴とするか、或いは、
（４）キャリヤ供給層（例えばノンドープＡｌＧａＡｓ
下側電子供給層６３、ｎ−ＡｌＧａＡｓ上側電子供給層
６５）とキャリヤ走行層（例えばノンドープＧａＡｓ電
子走行層６４）とで複数のヘテロ接合を生成させ且つヘ
テロ界面に於けるキャリヤ走行層側に二次元キャリヤ・
ガス層（例えば下側二次元電子ガス層７０、上側二次元
電子ガス層７１）を生成させるマルチ・ヘテロ構造をな
す積層体と、表面に間隔をおき相対向して形成され且つ
前記二次元キャリヤ・ガス層と電気的に導通したソース
電極（例えばソース電極６７）並びにドレイン電極（例
えばドレイン電極６８）と、前記ソース電極並びにドレ
イン電極間に在って最表層のキャリヤ供給層との間でシ
ョットキ・コンタクトを生成したゲート電極（例えばゲ
ート電極６９）とを備え、前記ゲート電極に近い側に在
るキャリヤ供給層（前記ｎ−ＡｌＧａＡｓ上側電子供給
層６５）は均一ドーピングされ且つ前記ゲート電極から
遠い側に在るキャリヤ供給層（前記ノンドープＡｌＧａ
Ａｓ下側電子供給層６３）はプレーナ・ドーピング（例
えばドーピング面６３Ａ）されてなることを特徴とする
か、或いは、
【００１４】（５）前記（４）に於いて、プレーナ・ド
ーピングの濃度をゲート電極から遠いキャリヤ供給層ほ
ど高くしてあることを特徴とするか、或いは、
ーピングの濃度をゲート電極から遠いキャリヤ供給層ほ
ど高くしてあることを特徴とするか、或いは、
【００１５】（６）キャリヤ供給層（例えばｎ−ＩｎＧ
ａＰ下側電子供給層８３、ｎ−ＡｌＧａＡｓ上側電子供
給層８５）とキャリヤ走行層（例えばノンドープＧａＡ
ｓ電子走行層８４）とで複数のヘテロ接合を生成させ且
つヘテロ界面に於けるキャリヤ走行層側に二次元キャリ
ヤ・ガス層（例えば下側二次元電子ガス層９０、上側二
次元電子ガス層９１）を生成させるマルチ・ヘテロ構造
をなす積層体と、表面に間隔をおき相対向して形成され
且つ前記二次元キャリヤ・ガス層と電気的に導通したソ
ース電極（例えばソース電極８７）並びにドレイン電極
（例えばドレイン電極８８）と、前記ソース電極並びに
ドレイン電極間に在って最表層のキャリヤ供給層との間
でショットキ・コンタクトを生成したゲート電極（例え
ばゲート電極８９）とを備え、前記キャリヤ供給層に於
けるエネルギ・バンド・ギャップは前記ゲート電極に近
い側に在るキャリヤ供給層（例えばｎ−ＡｌＧａＡｓ上
側電子供給層８５）に比較して遠い側に在るキャリヤ供
給層（例えばｎ−ＩｎＧａＰ下側電子供給層８３）ほど
大にしたことを特徴とする。
ａＰ下側電子供給層８３、ｎ−ＡｌＧａＡｓ上側電子供
給層８５）とキャリヤ走行層（例えばノンドープＧａＡ
ｓ電子走行層８４）とで複数のヘテロ接合を生成させ且
つヘテロ界面に於けるキャリヤ走行層側に二次元キャリ
ヤ・ガス層（例えば下側二次元電子ガス層９０、上側二
次元電子ガス層９１）を生成させるマルチ・ヘテロ構造
をなす積層体と、表面に間隔をおき相対向して形成され
且つ前記二次元キャリヤ・ガス層と電気的に導通したソ
ース電極（例えばソース電極８７）並びにドレイン電極
（例えばドレイン電極８８）と、前記ソース電極並びに
ドレイン電極間に在って最表層のキャリヤ供給層との間
でショットキ・コンタクトを生成したゲート電極（例え
ばゲート電極８９）とを備え、前記キャリヤ供給層に於
けるエネルギ・バンド・ギャップは前記ゲート電極に近
い側に在るキャリヤ供給層（例えばｎ−ＡｌＧａＡｓ上
側電子供給層８５）に比較して遠い側に在るキャリヤ供
給層（例えばｎ−ＩｎＧａＰ下側電子供給層８３）ほど
大にしたことを特徴とする。
【００１６】
【作用】前記手段を採ることに依り、ゲート電極から下
側ヘテロ界面までの距離が上側ヘテロ界面までの距離に
比較して長くなっていても、下側ヘテロ構造に於ける２
ＤＥＧ特性を上側ヘテロ構造に於ける２ＤＥＧ特性に比
較して向上させてあるので、下側ヘテロ構造に於ける相
互伝導度ｇm は上側ヘテロ構造に於けるｇm と同程度に
維持され、全体のゲート・バイアス電圧Ｖgs対相互伝導
度ｇm の特性は平坦化されてバランスが良いものとな
る。
側ヘテロ界面までの距離が上側ヘテロ界面までの距離に
比較して長くなっていても、下側ヘテロ構造に於ける２
ＤＥＧ特性を上側ヘテロ構造に於ける２ＤＥＧ特性に比
較して向上させてあるので、下側ヘテロ構造に於ける相
互伝導度ｇm は上側ヘテロ構造に於けるｇm と同程度に
維持され、全体のゲート・バイアス電圧Ｖgs対相互伝導
度ｇm の特性は平坦化されてバランスが良いものとな
る。
【００１７】因に、三次相互変調歪みは、従来のもの
で、４〔ＧＨｚ〕、Ｐ1 〔ｄＢ〕（１〔ｄＢ〕利得圧縮
点電力）ポイントで−３０〔ｄＢｃ〕、電流を絞って動
作させるＣ級動作の場合で２００〔ｍＷ／ｍｍ〕である
が、本発明のものでは、−４０〔ｄＢｃ〕、４００〔ｍ
Ｗ／ｍｍ〕であって、その効果が確認された。
で、４〔ＧＨｚ〕、Ｐ1 〔ｄＢ〕（１〔ｄＢ〕利得圧縮
点電力）ポイントで−３０〔ｄＢｃ〕、電流を絞って動
作させるＣ級動作の場合で２００〔ｍＷ／ｍｍ〕である
が、本発明のものでは、−４０〔ｄＢｃ〕、４００〔ｍ
Ｗ／ｍｍ〕であって、その効果が確認された。
【００１８】
【実施例】図１は本発明に於ける第一実施例を解説する
為のＧａＡｓ系ＨＥＭＴを表す要部切断側面図であり、
以下、この図を参照しつつ、その製造プロセスについて
説明する。 １−（１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用することに依
り、半絶縁性ＧａＡｓ基板２１上に ノンドープＧａＡｓバッファ層２２ ｎ−ＡｌＧａＡｓ下側電子供給層２３ ノンドープＧａＡｓ電子走行層２４ ｎ−ＡｌＧａＡｓ上側電子供給層２５ ｎ−ＧａＡｓキャップ層２６ を順に積層形成する。
為のＧａＡｓ系ＨＥＭＴを表す要部切断側面図であり、
以下、この図を参照しつつ、その製造プロセスについて
説明する。 １−（１） 分子線エピタキシャル成長（ｍｏｌｅｃｕｌａｒ ｂｅ
ａｍ ｅｐｉｔａｘｙ：ＭＢＥ）法を適用することに依
り、半絶縁性ＧａＡｓ基板２１上に ノンドープＧａＡｓバッファ層２２ ｎ−ＡｌＧａＡｓ下側電子供給層２３ ノンドープＧａＡｓ電子走行層２４ ｎ−ＡｌＧａＡｓ上側電子供給層２５ ｎ−ＧａＡｓキャップ層２６ を順に積層形成する。
【００１９】前記各半導体層に関する主要なデータを例
示すると次の通りである。 ノンドープＧａＡｓバッファ層２２について 厚さ：１〔μｍ〕 ｎ−ＡｌＧａＡｓ下側電子供給層２３について 電子濃度：４．５×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：５０〔Å〕 ノンドープＧａＡｓ電子走行層２４について 厚さ：５００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層２５について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層２６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕 尚、前記各半導体層を形成するには、ＭＢＥ法に代えて
有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法など適宜の技法を採用することがで
きる。
示すると次の通りである。 ノンドープＧａＡｓバッファ層２２について 厚さ：１〔μｍ〕 ｎ−ＡｌＧａＡｓ下側電子供給層２３について 電子濃度：４．５×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：５０〔Å〕 ノンドープＧａＡｓ電子走行層２４について 厚さ：５００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層２５について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層２６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕 尚、前記各半導体層を形成するには、ＭＢＥ法に代えて
有機金属化学気相堆積（ｍｅｔａｌｏｒｇａｎｉｃ ｃ
ｈｅｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏ
ｎ：ＭＯＣＶＤ）法など適宜の技法を採用することがで
きる。
【００２０】１−（２） リソグラフィ技術に於けるレジスト・プロセス及び真空
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
【００２１】１−（３） レジスト剥離液中に浸漬することに依って、前記工程１
−（２）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極２７及びドレイン電極２８を形成する。
−（２）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極２７及びドレイン電極２８を形成する。
【００２２】１−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとする反応性イオ
ン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ
ｉｎｇ：ＲＩＥ）法を適用することに依り、ｎ−ＧａＡ
ｓキャップ層２６のエッチングを行ってゲート・リセス
２６Ａを形成する。
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとする反応性イオ
ン・エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈ
ｉｎｇ：ＲＩＥ）法を適用することに依り、ｎ−ＧａＡ
ｓキャップ層２６のエッチングを行ってゲート・リセス
２６Ａを形成する。
【００２３】１−（５） 前記工程１−（４）に於いて形成したレジスト膜をその
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
【００２４】１−（６） レジスト剥離液中に浸漬することに依って、前記工程１
−（４）に於いて形成したレジスト膜の剥離を行い、前
記工程１−（５）で形成したＴｉ／Ａｕ膜をリフト・オ
フ法でパターニングし、ゲート・リセス２６Ａ内に表出
されたｎ−ＡｌＧａＡｓ上側電子供給層２５にショット
キ・コンタクトしたゲート電極２９を形成する。尚、３
０は下側二次元電子ガス層、３１は上側二次元電子ガス
層をそれぞれ示している。
−（４）に於いて形成したレジスト膜の剥離を行い、前
記工程１−（５）で形成したＴｉ／Ａｕ膜をリフト・オ
フ法でパターニングし、ゲート・リセス２６Ａ内に表出
されたｎ−ＡｌＧａＡｓ上側電子供給層２５にショット
キ・コンタクトしたゲート電極２９を形成する。尚、３
０は下側二次元電子ガス層、３１は上側二次元電子ガス
層をそれぞれ示している。
【００２５】図２は図１について説明した第一実施例に
於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Ｖgsを、また、縦軸には相互伝導度ｇm をそれぞれ採っ
てあり、図に見られる相互伝導度ｇm の値は単位ゲート
幅〔ｍｍ〕当たりで表してある。
於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Ｖgsを、また、縦軸には相互伝導度ｇm をそれぞれ採っ
てあり、図に見られる相互伝導度ｇm の値は単位ゲート
幅〔ｍｍ〕当たりで表してある。
【００２６】図から明らかなように、ゲート・バイアス
電圧Ｖgsに対する相互伝導度ｇm の特性には、下側ヘテ
ロ界面に於ける二次元電子ガス層３０と上側ヘテロ界面
に於ける二次元電子ガス層３１に起因するピークが現れ
てはいるが、その値は略等しいので全体的に略平坦化さ
れている。
電圧Ｖgsに対する相互伝導度ｇm の特性には、下側ヘテ
ロ界面に於ける二次元電子ガス層３０と上側ヘテロ界面
に於ける二次元電子ガス層３１に起因するピークが現れ
てはいるが、その値は略等しいので全体的に略平坦化さ
れている。
【００２７】第一実施例に於いては、下側ヘテロ構造の
電子供給層２３に於ける電子濃度と上側ヘテロ構造の電
子供給層２５に於ける電子濃度の比が、ゲート電極２９
から各ヘテロ界面までの距離の比になっているところに
特徴がある。即ち、「電子供給層２５の電子濃度／電子
供給層２３の電子濃度＝ゲート電極２９から上側ヘテロ
界面の距離／ゲート電極２９から下側ヘテロ界面の距
離」、なる関係が成り立つように電子濃度を決定してあ
る。尚、ＡｌＧａＡｓに於けるＡｌの組成は全て０．２
５である。
電子供給層２３に於ける電子濃度と上側ヘテロ構造の電
子供給層２５に於ける電子濃度の比が、ゲート電極２９
から各ヘテロ界面までの距離の比になっているところに
特徴がある。即ち、「電子供給層２５の電子濃度／電子
供給層２３の電子濃度＝ゲート電極２９から上側ヘテロ
界面の距離／ゲート電極２９から下側ヘテロ界面の距
離」、なる関係が成り立つように電子濃度を決定してあ
る。尚、ＡｌＧａＡｓに於けるＡｌの組成は全て０．２
５である。
【００２８】図３は本発明に於ける第二実施例を解説す
る為のＨＥＭＴを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 ３−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
４１上に ノンドープＧａＡｓバッファ層４２ ｎ−ＡｌＧａＡｓ下側電子供給層４３ ノンドープＩｎＧａＡｓ下側電子走行層４４ ノンドープＧａＡｓ上側電子走行層４５ ｎ−ＡｌＧａＡｓ上側電子供給層４６ ｎ−ＧａＡｓキャップ層４７ を順に積層形成する。
る為のＨＥＭＴを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 ３−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
４１上に ノンドープＧａＡｓバッファ層４２ ｎ−ＡｌＧａＡｓ下側電子供給層４３ ノンドープＩｎＧａＡｓ下側電子走行層４４ ノンドープＧａＡｓ上側電子走行層４５ ｎ−ＡｌＧａＡｓ上側電子供給層４６ ｎ−ＧａＡｓキャップ層４７ を順に積層形成する。
【００２９】前記各半導体層に関する主要なデータを例
示すると次の通りである。 ノンドープＧａＡｓバッファ層４２について 厚さ：１〔μｍ〕 ｎ−ＡｌＧａＡｓ下側電子供給層４３について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：５０〔Å〕 ノンドープＩｎＧａＡｓ下側電子走行層４４につい
て Ｉｎ組成比：０．２０ 厚さ：１５０〔Å〕 ノンドープＧａＡｓ上側電子走行層４５について 厚さ：４００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層４６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層４７について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕
示すると次の通りである。 ノンドープＧａＡｓバッファ層４２について 厚さ：１〔μｍ〕 ｎ−ＡｌＧａＡｓ下側電子供給層４３について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：５０〔Å〕 ノンドープＩｎＧａＡｓ下側電子走行層４４につい
て Ｉｎ組成比：０．２０ 厚さ：１５０〔Å〕 ノンドープＧａＡｓ上側電子走行層４５について 厚さ：４００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層４６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層４７について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕
【００３０】尚、前記各半導体層を形成するには、ＭＢ
Ｅ法に代えてＭＯＣＶＤ法など適宜の技法を採用するこ
とができる。また、ＡｌＧａＡｓに於けるＡｌの組成は
全て０．２５である。
Ｅ法に代えてＭＯＣＶＤ法など適宜の技法を採用するこ
とができる。また、ＡｌＧａＡｓに於けるＡｌの組成は
全て０．２５である。
【００３１】３−（２） リソグラフィ技術に於けるレジスト・プロセス及び真空
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
【００３２】３−（３） レジスト剥離液中に浸漬することに依って、前記工程３
−（２）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極４８及びドレイン電極４９を形成する。
−（２）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極４８及びドレイン電極４９を形成する。
【００３３】３−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとするＲＩＥ法を
適用することに依り、ｎ−ＧａＡｓキャップ層４７のエ
ッチングを行ってゲート・リセス４７Ａを形成する。
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとするＲＩＥ法を
適用することに依り、ｎ−ＧａＡｓキャップ層４７のエ
ッチングを行ってゲート・リセス４７Ａを形成する。
【００３４】３−（５） 前記工程３−（４）に於いて形成したレジスト膜をその
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
【００３５】３−（６） レジスト剥離液中に浸漬することに依って、前記工程３
−（４）に於いて形成したレジスト膜の剥離を行い、Ｔ
ｉ／Ａｕ膜をリフト・オフ法でパターニングし、ゲート
・リセス４７Ａ内に表出されたｎ−ＡｌＧａＡｓ上側電
子供給層４６にショットキ・コンタクトしたゲート電極
５０を形成する。尚、５１は下側二次元電子ガス層、５
２は上側二次元電子ガス層をそれぞれ示している。
−（４）に於いて形成したレジスト膜の剥離を行い、Ｔ
ｉ／Ａｕ膜をリフト・オフ法でパターニングし、ゲート
・リセス４７Ａ内に表出されたｎ−ＡｌＧａＡｓ上側電
子供給層４６にショットキ・コンタクトしたゲート電極
５０を形成する。尚、５１は下側二次元電子ガス層、５
２は上側二次元電子ガス層をそれぞれ示している。
【００３６】図４は図３について説明した第二実施例に
於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Ｖgsを、また、縦軸には相互伝導度ｇm をそれぞれ採っ
てあり、図に見られる相互伝導度ｇm の値は単位ゲート
幅〔ｍｍ〕当たりで表してある。
於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Ｖgsを、また、縦軸には相互伝導度ｇm をそれぞれ採っ
てあり、図に見られる相互伝導度ｇm の値は単位ゲート
幅〔ｍｍ〕当たりで表してある。
【００３７】図から明らかなように、第二実施例に於い
ても、ゲート・バイアス電圧Ｖgsに対する相互伝導度ｇ
m の特性には、下側二次元電子ガス層５１と上側二次元
電子ガス層５２とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
ても、ゲート・バイアス電圧Ｖgsに対する相互伝導度ｇ
m の特性には、下側二次元電子ガス層５１と上側二次元
電子ガス層５２とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
【００３８】第二実施例に於いては、下側電子走行層４
４の材料として電子の有効質量が軽いＩｎＧａＡｓを採
用しているので、そこでの電子の速度及び移動度は、上
側電子走行層４５に於ける電子の速度及び移動度に比較
して速いことが特徴になっている。
４の材料として電子の有効質量が軽いＩｎＧａＡｓを採
用しているので、そこでの電子の速度及び移動度は、上
側電子走行層４５に於ける電子の速度及び移動度に比較
して速いことが特徴になっている。
【００３９】図５は本発明に於ける第三実施例を解説す
る為のＨＥＭＴを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 ５−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
６１上に ノンドープＧａＡｓバッファ層６２ ノンドープＡｌＧａＡｓ下側電子供給層６３ を順に積層形成する。前記各半導体層に関する主要なデ
ータを例示すると次の通りである。 ノンドープＧａＡｓバッファ層６２について 厚さ：１〔μｍ〕 ノンドープＡｌＧａＡｓ下側電子供給層６３につい
て 厚さ：２００〔Å〕
る為のＨＥＭＴを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 ５−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
６１上に ノンドープＧａＡｓバッファ層６２ ノンドープＡｌＧａＡｓ下側電子供給層６３ を順に積層形成する。前記各半導体層に関する主要なデ
ータを例示すると次の通りである。 ノンドープＧａＡｓバッファ層６２について 厚さ：１〔μｍ〕 ノンドープＡｌＧａＡｓ下側電子供給層６３につい
て 厚さ：２００〔Å〕
【００４０】５−（２） この段階でプレーナ・ドーピングを行って、ドーピング
面６３Ａを生成させる。この際、ドーパントとしてはＳ
ｉを用い、不純物面濃度は７．０×１０12〔cm-2〕とし
た。これに依って、ノンドープＡｌＧａＡｓ下側電子供
給層６３は実質的に電子を供給し得るものとなる。
面６３Ａを生成させる。この際、ドーパントとしてはＳ
ｉを用い、不純物面濃度は７．０×１０12〔cm-2〕とし
た。これに依って、ノンドープＡｌＧａＡｓ下側電子供
給層６３は実質的に電子を供給し得るものとなる。
【００４１】５−（３） 引き続いてＭＢＥ法を適用することに依り、 ノンドープＡｌＧａＡｓスペーサ層６３Ｂ ノンドープＧａＡｓ電子走行層６４ ｎ−ＡｌＧａＡｓ上側電子供給層６５ ｎ−ＧａＡｓキャップ層６６ を順に積層形成する。
【００４２】前記各半導体層に関する主要なデータを例
示すると次の通りである。 ノンドープＡｌＧａＡｓスペーサ層６３Ｂについて 厚さ：３０〔Å〕 ノンドープＧａＡｓ電子走行層６４について 厚さ：５００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層６５について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層６６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕 尚、本実施例で用いるＡｌＧａＡｓに於けるＡｌの組成
は全て０．２５である。
示すると次の通りである。 ノンドープＡｌＧａＡｓスペーサ層６３Ｂについて 厚さ：３０〔Å〕 ノンドープＧａＡｓ電子走行層６４について 厚さ：５００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層６５について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層６６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕 尚、本実施例で用いるＡｌＧａＡｓに於けるＡｌの組成
は全て０．２５である。
【００４３】５−（４） リソグラフィ技術に於けるレジスト・プロセス及び真空
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
【００４４】５−（５） レジスト剥離液中に浸漬することに依って、前記工程５
−（４）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極６７及びドレイン電極６８を形成する。
−（４）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極６７及びドレイン電極６８を形成する。
【００４５】５−（６） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとするＲＩＥ法を
適用することに依り、ｎ−ＧａＡｓキャップ層６６のエ
ッチングを行ってゲート・リセス６６Ａを形成する。
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとするＲＩＥ法を
適用することに依り、ｎ−ＧａＡｓキャップ層６６のエ
ッチングを行ってゲート・リセス６６Ａを形成する。
【００４６】５−（７） 前記工程５−（６）に於いて形成したレジスト膜をその
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
【００４７】５−（８） レジスト剥離液中に浸漬することに依って、前記工程５
−（６）に於いて形成したレジスト膜の剥離を行い、Ｔ
ｉ／Ａｕ膜をリフト・オフ法でパターニングし、ゲート
・リセス６６Ａ内に表出されたｎ−ＡｌＧａＡｓ上側電
子供給層６５にショットキ・コンタクトしたゲート電極
６９を形成する。尚、７０は下側二次元電子ガス層、７
１は上側二次元電子ガス層をそれぞれ示している。
−（６）に於いて形成したレジスト膜の剥離を行い、Ｔ
ｉ／Ａｕ膜をリフト・オフ法でパターニングし、ゲート
・リセス６６Ａ内に表出されたｎ−ＡｌＧａＡｓ上側電
子供給層６５にショットキ・コンタクトしたゲート電極
６９を形成する。尚、７０は下側二次元電子ガス層、７
１は上側二次元電子ガス層をそれぞれ示している。
【００４８】図６は図５について説明した第三実施例に
於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Ｖgsを、また、縦軸には相互伝導度ｇm をそれぞれ採っ
てあり、図に見られる相互伝導度ｇm の値は単位ゲート
幅〔ｍｍ〕当たりで表してある。
於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Ｖgsを、また、縦軸には相互伝導度ｇm をそれぞれ採っ
てあり、図に見られる相互伝導度ｇm の値は単位ゲート
幅〔ｍｍ〕当たりで表してある。
【００４９】図から明らかなように、第三実施例に於い
ても、ゲート・バイアス電圧Ｖgsに対する相互伝導度ｇ
m の特性には、下側二次元電子ガス層７０と上側二次元
電子ガス層７１とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
ても、ゲート・バイアス電圧Ｖgsに対する相互伝導度ｇ
m の特性には、下側二次元電子ガス層７０と上側二次元
電子ガス層７１とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
【００５０】第三実施例に於いては、プレーナ・ドーピ
ングに依って、ノンドープＡｌＧａＡｓ下側電子供給層
６３の表面にドーピング面６３Ａを生成させて実質的に
電子を供給し得るようにしたところに特徴がある。一般
に、プレーナ・ドーピング技術に依った場合、、ドナー
を面単位で入れるから、電子供給層を薄くすることがで
き、マルチ・ヘテロ構造の場合、下側二次元電子ガス層
７０に於ける電子濃度の制御が容易になり、そして、プ
レーナ・ドーピングの場合、活性化率が高いので、ダブ
ル・ヘテロ構造の場合でも下側に適用することができ
る。
ングに依って、ノンドープＡｌＧａＡｓ下側電子供給層
６３の表面にドーピング面６３Ａを生成させて実質的に
電子を供給し得るようにしたところに特徴がある。一般
に、プレーナ・ドーピング技術に依った場合、、ドナー
を面単位で入れるから、電子供給層を薄くすることがで
き、マルチ・ヘテロ構造の場合、下側二次元電子ガス層
７０に於ける電子濃度の制御が容易になり、そして、プ
レーナ・ドーピングの場合、活性化率が高いので、ダブ
ル・ヘテロ構造の場合でも下側に適用することができ
る。
【００５１】図７は本発明に於ける第四実施例を解説す
る為のＨＥＭＴを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 ７−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
８１上に ノンドープＧａＡｓバッファ層８２ ｎ−ＩｎＧａＰ下側電子供給層８３ ノンドープＧａＡｓ電子走行層８４ ｎ−ＡｌＧａＡｓ上側電子供給層８５ ｎ−ＧａＡｓキャップ層８６ を順に積層形成する。
る為のＨＥＭＴを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 ７−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
８１上に ノンドープＧａＡｓバッファ層８２ ｎ−ＩｎＧａＰ下側電子供給層８３ ノンドープＧａＡｓ電子走行層８４ ｎ−ＡｌＧａＡｓ上側電子供給層８５ ｎ−ＧａＡｓキャップ層８６ を順に積層形成する。
【００５２】前記各半導体層に関する主要なデータを例
示すると次の通りである。 ノンドープＧａＡｓバッファ層８２について 厚さ：１〔μｍ〕 ｎ−ＩｎＧａＰ下側電子供給層８３について Ｉｎ組成：０．４９ 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：５０〔Å〕 ノンドープＧａＡｓ電子走行層８４について 厚さ：５００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層８５について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層８６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕 尚、前記各半導体層を形成するには、ＭＢＥ法に代えて
ＭＯＣＶＤ法など適宜の技法を採用することができる。
また、ＡｌＧａＡｓに於けるＡｌの組成は全て０．２５
である。
示すると次の通りである。 ノンドープＧａＡｓバッファ層８２について 厚さ：１〔μｍ〕 ｎ−ＩｎＧａＰ下側電子供給層８３について Ｉｎ組成：０．４９ 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：５０〔Å〕 ノンドープＧａＡｓ電子走行層８４について 厚さ：５００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層８５について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層８６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕 尚、前記各半導体層を形成するには、ＭＢＥ法に代えて
ＭＯＣＶＤ法など適宜の技法を採用することができる。
また、ＡｌＧａＡｓに於けるＡｌの組成は全て０．２５
である。
【００５３】７−（２） リソグラフィ技術に於けるレジスト・プロセス及び真空
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
【００５４】７−（３） レジスト剥離液中に浸漬することに依って、前記工程７
−（２）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極８７及びドレイン電極８８を形成する。
−（２）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極８７及びドレイン電極８８を形成する。
【００５５】７−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとするＲＩＥ法を
適用することに依り、ｎ−ＧａＡｓキャップ層８６のエ
ッチングを行ってゲート・リセス８６Ａを形成する。
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとするＲＩＥ法を
適用することに依り、ｎ−ＧａＡｓキャップ層８６のエ
ッチングを行ってゲート・リセス８６Ａを形成する。
【００５６】７−（５） 前記工程７−（４）に於いて形成したレジスト膜をその
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
【００５７】７−（６） レジスト剥離液中に浸漬することに依って、前記工程７
−（４）に於いて形成したレジスト膜の剥離を行い、Ｔ
ｉ／Ａｕ膜をリフト・オフ法でパターニングし、ゲート
・リセス８６Ａ内に表出されたｎ−ＡｌＧａＡｓ上側電
子供給層８５にショットキ・コンタクトしたゲート電極
８９を形成する。尚、９０は下側二次元電子ガス層、９
１は上側二次元電子ガス層をそれぞれ示している。
−（４）に於いて形成したレジスト膜の剥離を行い、Ｔ
ｉ／Ａｕ膜をリフト・オフ法でパターニングし、ゲート
・リセス８６Ａ内に表出されたｎ−ＡｌＧａＡｓ上側電
子供給層８５にショットキ・コンタクトしたゲート電極
８９を形成する。尚、９０は下側二次元電子ガス層、９
１は上側二次元電子ガス層をそれぞれ示している。
【００５８】図８は図７について説明した第四実施例に
於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Ｖgsを、また、縦軸には相互伝導度ｇm をそれぞれ採っ
てあり、図に見られる相互伝導度ｇm の値は単位ゲート
幅〔ｍｍ〕当たりで表してある。
於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm との
関係を表す線図であり、横軸にはゲート・バイアス電圧
Ｖgsを、また、縦軸には相互伝導度ｇm をそれぞれ採っ
てあり、図に見られる相互伝導度ｇm の値は単位ゲート
幅〔ｍｍ〕当たりで表してある。
【００５９】図から明らかなように、第四実施例に於い
ても、ゲート・バイアス電圧Ｖgsに対する相互伝導度ｇ
m の特性には、下側二次元電子ガス層９０と上側二次元
電子ガス層９１とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
ても、ゲート・バイアス電圧Ｖgsに対する相互伝導度ｇ
m の特性には、下側二次元電子ガス層９０と上側二次元
電子ガス層９１とに起因するピークが現れてはいるが、
その値は略等しいので全体的に略平坦化されている。
【００６０】第四実施例に於いては、下側電子供給層８
３のエネルギ・バンド・ギャップが上側電子供給層８５
のそれに比較して広くなっているので、下側二次元電子
ガス層９０に於ける二次元電子ガス濃度を高めることが
できる旨の特徴がある。
３のエネルギ・バンド・ギャップが上側電子供給層８５
のそれに比較して広くなっているので、下側二次元電子
ガス層９０に於ける二次元電子ガス濃度を高めることが
できる旨の特徴がある。
【００６１】前記説明した各実施例に於いて、第一実施
例、第三実施例、第四実施例のそれぞれでは、電子供給
層の構成を変えることで目的を達成し、また、第二実施
例では、電子走行層の構成を変えることで目的を達成し
ている。従って、当然のことながら、電子供給層及び電
子走行層の両方の構成を変えた実施例も実現することが
できる。
例、第三実施例、第四実施例のそれぞれでは、電子供給
層の構成を変えることで目的を達成し、また、第二実施
例では、電子走行層の構成を変えることで目的を達成し
ている。従って、当然のことながら、電子供給層及び電
子走行層の両方の構成を変えた実施例も実現することが
できる。
【００６２】図９は本発明に於ける第五実施例を解説す
る為のＨＥＭＴを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 ９−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
１０１上に ノンドープＧａＡｓバッファ層１０２ ｎ−ＡｌＧａＡｓ下側電子供給層１０３ ノンドープＩｎＧａＡｓ下側電子走行層１０４ ノンドープＧａＡｓ上側電子走行層１０５ ｎ−ＡｌＧａＡｓ上側電子供給層１０６ ｎ−ＧａＡｓキャップ層１０７ を順に積層形成する。
る為のＨＥＭＴを表す要部切断側面図であり、以下、こ
の図を参照しつつ、その製造プロセスについて説明す
る。 ９−（１） ＭＢＥ法を適用することに依り、半絶縁性ＧａＡｓ基板
１０１上に ノンドープＧａＡｓバッファ層１０２ ｎ−ＡｌＧａＡｓ下側電子供給層１０３ ノンドープＩｎＧａＡｓ下側電子走行層１０４ ノンドープＧａＡｓ上側電子走行層１０５ ｎ−ＡｌＧａＡｓ上側電子供給層１０６ ｎ−ＧａＡｓキャップ層１０７ を順に積層形成する。
【００６３】前記各半導体層に関する主要なデータを例
示すると次の通りである。 ノンドープＧａＡｓバッファ層１０２について 厚さ：１〔μｍ〕 ｎ−ＡｌＧａＡｓ下側電子供給層１０３について 電子濃度：３．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：５０〔Å〕 ノンドープＩｎＧａＡｓ下側電子走行層１０４につ
いて Ｉｎ組成比：０．２０ 厚さ：１５０〔Å〕 ノンドープＧａＡｓ上側電子走行層１０５について 厚さ：４００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層１０６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層１０７について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕 尚、前記各半導体層を形成するには、ＭＢＥ法に代えて
ＭＯＣＶＤ法など適宜の技法を採用することができる。
また、ＡｌＧａＡｓに於けるＡｌの組成は全て０．２５
である。
示すると次の通りである。 ノンドープＧａＡｓバッファ層１０２について 厚さ：１〔μｍ〕 ｎ−ＡｌＧａＡｓ下側電子供給層１０３について 電子濃度：３．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：５０〔Å〕 ノンドープＩｎＧａＡｓ下側電子走行層１０４につ
いて Ｉｎ組成比：０．２０ 厚さ：１５０〔Å〕 ノンドープＧａＡｓ上側電子走行層１０５について 厚さ：４００〔Å〕 ｎ−ＡｌＧａＡｓ上側電子供給層１０６について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：４００〔Å〕 ｎ−ＧａＡｓキャップ層１０７について 電子濃度：２．０×１０18〔cm-3〕 ドーパント：Ｓｉ 厚さ：２００〔Å〕 尚、前記各半導体層を形成するには、ＭＢＥ法に代えて
ＭＯＣＶＤ法など適宜の技法を採用することができる。
また、ＡｌＧａＡｓに於けるＡｌの組成は全て０．２５
である。
【００６４】９−（２） リソグラフィ技術に於けるレジスト・プロセス及び真空
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
蒸着法を適用することに依り、ソース電極形成予定部分
及びドレイン電極形成予定部分に開口をもったレジスト
膜を形成してから厚さが例えば４００〔Å〕／４０００
〔Å〕のＡｕＧｅ／Ａｕ膜を形成する。
【００６５】９−（３） レジスト剥離液中に浸漬することに依って、前記工程７
−（２）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極１０８及びドレイン電極１０９を形成する。
−（２）に於いて形成したレジスト膜の剥離を行い、Ａ
ｕＧｅ／Ａｕ膜をリフト・オフ法でパターニングし、ソ
ース電極１０８及びドレイン電極１０９を形成する。
【００６６】９−（４） リソグラフィ技術に於けるレジスト・プロセス並びにエ
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとするＲＩＥ法を
適用することに依り、ｎ−ＧａＡｓキャップ層１０７の
エッチングを行ってゲート・リセス１０７Ａを形成す
る。
ッチング・ガスをＣＣｌ2 Ｆ2 系ガスとするＲＩＥ法を
適用することに依り、ｎ−ＧａＡｓキャップ層１０７の
エッチングを行ってゲート・リセス１０７Ａを形成す
る。
【００６７】９−（５） 前記工程９−（４）に於いて形成したレジスト膜をその
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
まま残した状態で真空蒸着法を適用することに依って厚
さが例えば２００〔Å〕／３０００〔Å〕のＴｉ／Ａｕ
膜を形成する。
【００６８】９−（６） レジスト剥離液中に浸漬することに依って、前記工程９
−（４）に於いて形成したレジスト膜の剥離を行い、Ｔ
ｉ／Ａｕ膜をリフト・オフ法でパターニングし、ゲート
・リセス１０７Ａ内に表出されたｎ−ＡｌＧａＡｓ上側
電子供給層１０６にショットキ・コンタクトしたゲート
電極１１０を形成する。尚、１１１は下側二次元電子ガ
ス層、１１２は上側二次元電子ガス層をそれぞれ示して
いる。
−（４）に於いて形成したレジスト膜の剥離を行い、Ｔ
ｉ／Ａｕ膜をリフト・オフ法でパターニングし、ゲート
・リセス１０７Ａ内に表出されたｎ−ＡｌＧａＡｓ上側
電子供給層１０６にショットキ・コンタクトしたゲート
電極１１０を形成する。尚、１１１は下側二次元電子ガ
ス層、１１２は上側二次元電子ガス層をそれぞれ示して
いる。
【００６９】図１０は図９について説明した第五実施例
に於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm と
の関係を表す線図であり、横軸にはゲート・バイアス電
圧Ｖ gsを、また、縦軸には相互伝導度ｇm をそれぞれ採
ってあり、図に見られる相互伝導度ｇm の値は単位ゲー
ト幅〔ｍｍ〕当たりで表してある。
に於けるゲート・バイアス電圧Ｖgsと相互伝導度ｇm と
の関係を表す線図であり、横軸にはゲート・バイアス電
圧Ｖ gsを、また、縦軸には相互伝導度ｇm をそれぞれ採
ってあり、図に見られる相互伝導度ｇm の値は単位ゲー
ト幅〔ｍｍ〕当たりで表してある。
【００７０】図から明らかなように、第五実施例に於い
ても、ゲート・バイアス電圧Ｖgsに対する相互伝導度ｇ
m の特性には、下側二次元電子ガス層１１１と上側二次
元電子ガス層１１２とに起因するピークが現れ、そのバ
ランスは他の実施例に比較して若干悪くなってはいる
が、実際上では差支えない程度に平坦である。第五実施
例に於いては、下側電子供給層１０３に於ける電子濃度
と上側電子供給層１０６に於ける電子濃度との間には、
第一実施例に見られるような比例関係はない。
ても、ゲート・バイアス電圧Ｖgsに対する相互伝導度ｇ
m の特性には、下側二次元電子ガス層１１１と上側二次
元電子ガス層１１２とに起因するピークが現れ、そのバ
ランスは他の実施例に比較して若干悪くなってはいる
が、実際上では差支えない程度に平坦である。第五実施
例に於いては、下側電子供給層１０３に於ける電子濃度
と上側電子供給層１０６に於ける電子濃度との間には、
第一実施例に見られるような比例関係はない。
【００７１】
【発明の効果】本発明に依る高電子移動度電界効果半導
体装置に於いては、キャリヤ供給層とキャリヤ走行層と
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
キャリヤ走行層側に二次元キャリヤ・ガス層を生成させ
る積層体と、表面に間隔をおき相対向して形成され且つ
二次元キャリヤ・ガス層と電気的に導通したソース電極
及びドレイン電極と、ソース電極及びドレイン電極間に
在って最表層のキャリヤ供給層との間でショットキ・コ
ンタクトを生成したゲート電極とを備え、ゲート電極に
近い側に在る２ＤＥＧ層の２ＤＥＧ濃度に比較して遠い
側に在る２ＤＥＧ層の２ＤＥＧ濃度を高くしてある。
体装置に於いては、キャリヤ供給層とキャリヤ走行層と
で複数のヘテロ接合を生成させ且つヘテロ界面に於ける
キャリヤ走行層側に二次元キャリヤ・ガス層を生成させ
る積層体と、表面に間隔をおき相対向して形成され且つ
二次元キャリヤ・ガス層と電気的に導通したソース電極
及びドレイン電極と、ソース電極及びドレイン電極間に
在って最表層のキャリヤ供給層との間でショットキ・コ
ンタクトを生成したゲート電極とを備え、ゲート電極に
近い側に在る２ＤＥＧ層の２ＤＥＧ濃度に比較して遠い
側に在る２ＤＥＧ層の２ＤＥＧ濃度を高くしてある。
【００７２】前記構成を採ることに依り、ゲート電極か
ら下側ヘテロ界面までの距離が上側ヘテロ界面までの距
離に比較して長くなっていても、下側ヘテロ構造に於け
る２ＤＥＧ特性を上側ヘテロ構造に於ける２ＤＥＧ特性
に比較して向上させてあるので、下側ヘテロ構造に於け
る相互伝導度ｇm は上側ヘテロ構造に於けるｇm と同程
度に維持され、全体のゲート・バイアス電圧Ｖgs対相互
伝導度ｇm の特性は平坦化されてバランスが良いものと
なる。
ら下側ヘテロ界面までの距離が上側ヘテロ界面までの距
離に比較して長くなっていても、下側ヘテロ構造に於け
る２ＤＥＧ特性を上側ヘテロ構造に於ける２ＤＥＧ特性
に比較して向上させてあるので、下側ヘテロ構造に於け
る相互伝導度ｇm は上側ヘテロ構造に於けるｇm と同程
度に維持され、全体のゲート・バイアス電圧Ｖgs対相互
伝導度ｇm の特性は平坦化されてバランスが良いものと
なる。
【００７３】因に、三次相互変調歪みは、従来のもの
で、４〔ＧＨｚ〕、Ｐ1 〔ｄＢ〕（１〔ｄＢ〕利得圧縮
点電力）ポイントで−３０〔ｄＢｃ〕、電流を絞って動
作させるＣ級動作の場合で２００〔ｍＷ／ｍｍ〕である
が、本発明のものでは、−４０〔ｄＢｃ〕、４００〔ｍ
Ｗ／ｍｍ〕であって、その効果が確認された。
で、４〔ＧＨｚ〕、Ｐ1 〔ｄＢ〕（１〔ｄＢ〕利得圧縮
点電力）ポイントで−３０〔ｄＢｃ〕、電流を絞って動
作させるＣ級動作の場合で２００〔ｍＷ／ｍｍ〕である
が、本発明のものでは、−４０〔ｄＢｃ〕、４００〔ｍ
Ｗ／ｍｍ〕であって、その効果が確認された。
【図１】本発明に於ける第一実施例を解説する為のＧａ
Ａｓ系ＨＥＭＴを表す要部切断側面図である。
Ａｓ系ＨＥＭＴを表す要部切断側面図である。
【図２】図１について説明した第一実施例に於けるゲー
ト・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表す
線図である。
ト・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表す
線図である。
【図３】本発明に於ける第二実施例を解説する為のＨＥ
ＭＴを表す要部切断側面図である。
ＭＴを表す要部切断側面図である。
【図４】図３について説明した第二実施例に於けるゲー
ト・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表す
線図である。
ト・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表す
線図である。
【図５】本発明に於ける第三実施例を解説する為のＨＥ
ＭＴを表す要部切断側面図である。
ＭＴを表す要部切断側面図である。
【図６】図５について説明した第三実施例に於けるゲー
ト・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表す
線図である。
ト・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表す
線図である。
【図７】本発明に於ける第四実施例を解説する為のＨＥ
ＭＴを表す要部切断側面図である。
ＭＴを表す要部切断側面図である。
【図８】図７について説明した第四実施例に於けるゲー
ト・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表す
線図である。
ト・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表す
線図である。
【図９】本発明に於ける第五実施例を解説する為のＨＥ
ＭＴを表す要部切断側面図である。
ＭＴを表す要部切断側面図である。
【図１０】図９について説明した第五実施例に於けるゲ
ート・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表
す線図である。
ート・バイアス電圧Ｖgsと相互伝導度ｇm との関係を表
す線図である。
【図１１】ダブル・ヘテロ構造をなすＨＥＭＴの従来例
を解説する為の要部切断側面図である。
を解説する為の要部切断側面図である。
【図１２】図１１に見られるＨＥＭＴに於けるゲート・
バイアス電圧Ｖgsと相互伝導度ｇ m との関係を表す線図
である。
バイアス電圧Ｖgsと相互伝導度ｇ m との関係を表す線図
である。
２１ 半絶縁性ＧａＡｓ基板 ２２ ノンドープＧａＡｓバッファ層 ２３ ｎ−ＡｌＧａＡｓ下側電子供給層 ２４ ノンドープＧａＡｓ電子走行層 ２５ ｎ−ＡｌＧａＡｓ上側電子供給層 ２６ ｎ−ＧａＡｓキャップ層 ２６Ａ ゲート・リセス ２７ ソース電極 ２８ ドレイン電極 ２９ ゲート電極 ３０ 下側二次元電子ガス層 ３１ 上側二次元電子ガス層
Claims (6)
- 【請求項１】キャリヤ供給層とキャリヤ走行層とで複数
のヘテロ接合を生成させ且つヘテロ界面に於けるキャリ
ヤ走行層側に二次元キャリヤ・ガス層を生成させるマル
チ・ヘテロ構造をなす積層体と、 表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極並びにド
レイン電極と、 前記ソース電極並びにドレイン電極間に在って最表層の
キャリヤ供給層との間でショットキ・コンタクトを生成
したゲート電極とを備え、 前記キャリヤ供給層に於けるキャリヤ濃度が前記ゲート
電極に近い側に在るキャリヤ供給層に比較して遠い側に
在るキャリヤ供給層では高くなっていることを特徴とす
る高電子移動度電界効果半導体装置。 - 【請求項２】キャリヤ供給層とキャリヤ走行層とで複数
のヘテロ接合を生成させ且つヘテロ界面に於けるキャリ
ヤ走行層側に二次元キャリヤ・ガス層を生成させるマル
チ・ヘテロ構造をなす積層体と、 表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極並びにド
レイン電極と、 前記ソース電極並びにドレイン電極間に在って最表層の
キャリヤ供給層との間でショットキ・コンタクトを生成
したゲート電極とを備え、 前記キャリヤ走行層のうち前記ゲート電極から遠い側に
在るキャリヤ走行層はキャリヤの有効質量が前記ゲート
電極に近い側に在るキャリヤ走行層に於けるキャリヤの
有効質量に比較して軽くなる材料で構成してなることを
特徴とする高電子移動度電界効果半導体装置。 - 【請求項３】ゲート電極から遠い側に在るキャリヤ走行
層がＩｎＧａＡｓからなり且つＩｎ組成比をゲート電極
から遠い側に在るキャリヤ走行層ほど大にしたことを特
徴とする請求項２記載の高電子移動度電界効果半導体装
置。 - 【請求項４】キャリヤ供給層とキャリヤ走行層とで複数
のヘテロ接合を生成させ且つヘテロ界面に於けるキャリ
ヤ走行層側に二次元キャリヤ・ガス層を生成させるマル
チ・ヘテロ構造をなす積層体と、 表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極並びにド
レイン電極と、 前記ソース電極並びにドレイン電極間に在って最表層の
キャリヤ供給層との間でショットキ・コンタクトを生成
したゲート電極とを備え、 前記ゲート電極に近い側に在るキャリヤ供給層は均一ド
ーピングされ且つ前記ゲート電極から遠い側に在るキャ
リヤ供給層はプレーナ・ドーピングされてなることを特
徴とする高電子移動度電界効果半導体装置。 - 【請求項５】プレーナ・ドーピングの濃度をゲート電極
から遠いキャリヤ供給層ほど高くしてあることを特徴と
する請求項４記載の高電子移動度電界効果半導体装置。 - 【請求項６】キャリヤ供給層とキャリヤ走行層とで複数
のヘテロ接合を生成させ且つヘテロ界面に於けるキャリ
ヤ走行層側に二次元キャリヤ・ガス層を生成させるマル
チ・ヘテロ構造をなす積層体と、 表面に間隔をおき相対向して形成され且つ前記二次元キ
ャリヤ・ガス層と電気的に導通したソース電極並びにド
レイン電極と、 前記ソース電極並びにドレイン電極間に在って最表層の
キャリヤ供給層との間でショットキ・コンタクトを生成
したゲート電極とを備え、 前記キャリヤ供給層に於けるエネルギ・バンド・ギャッ
プは前記ゲート電極に近い側に在るキャリヤ供給層に比
較して遠い側に在るキャリヤ供給層ほど大にしたことを
特徴とする高電子移動度電界効果半導体装置。
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|---|---|---|---|
| JP23442592A JP3259106B2 (ja) | 1992-09-02 | 1992-09-02 | 高電子移動度電界効果半導体装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23442592A JP3259106B2 (ja) | 1992-09-02 | 1992-09-02 | 高電子移動度電界効果半導体装置 |
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1993
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