JP2001250939A - 電界効果トランジスタおよびその製造方法 - Google Patents
電界効果トランジスタおよびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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Abstract
(57)【要約】
【課題】 ＪＦＥＴの耐圧特性を向上させ、またＪＦＥ
Ｔの安定動作を実現する。 【解決手段】 半絶縁性化合物半導体基板上に、バッフ
ァ層と、第１導電型のエピタキシャル成長層からなるチ
ャネル層(例InGaAs)を含む活性層と、該活性層上又は側
面に形成された第１導電型のコンタクト層を介して形成
されるソース・ドレイン電極と、第２導電型のエピタキ
シャル成長層からなるゲート層（例p+GaAs）及び該ゲー
ト層上に形成されるゲート電極とを有する電界効果トラ
ンジスタであって、前記第２導電型のゲート層とチャネ
ル層との間に前記ゲート層からチャネル層に至る価電子
帯エネルギーを急激に下げる半導体層（例InGaP）を有
することを特徴とする。
Ｔの安定動作を実現する。 【解決手段】 半絶縁性化合物半導体基板上に、バッフ
ァ層と、第１導電型のエピタキシャル成長層からなるチ
ャネル層(例InGaAs)を含む活性層と、該活性層上又は側
面に形成された第１導電型のコンタクト層を介して形成
されるソース・ドレイン電極と、第２導電型のエピタキ
シャル成長層からなるゲート層（例p+GaAs）及び該ゲー
ト層上に形成されるゲート電極とを有する電界効果トラ
ンジスタであって、前記第２導電型のゲート層とチャネ
ル層との間に前記ゲート層からチャネル層に至る価電子
帯エネルギーを急激に下げる半導体層（例InGaP）を有
することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタ（Field Effect Transistor；「ＦＥＴ」）に関
し、特にヘテロ接合ＦＥＴに関するものである。
スタ（Field Effect Transistor；「ＦＥＴ」）に関
し、特にヘテロ接合ＦＥＴに関するものである。
【０００２】
【従来の技術】ＧａＡｓ系、ＩｎＰ系III−Ｖ族化合物
半導体を用いたＨＥＭＴに代表されるへテロ接合ＦＥＴ
は低雑音、高出力、高効率の高周波デバイスとして広い
用途に採用されている。図６１は、例えば特開平１０−
６４９２４号公報に示されたＦＥＴの断面構造である。
図６１において、１００５は半絶縁性ＧａＡｓ基板、１
００４は半絶縁性ＧａＡｓ基板１００５の上に形成され
たバッファ層、１００３はバッファ層１００４の所定領
域に形成されたｎ−ＧａＡｓ活性層、１００７はバッフ
ァ層１００４のｎ−ＧａＡｓ活性層１００３が形成され
ていない領域に形成されたｎ+オーミックコンタクト領
域、１００２は上記ｎ−ＧａＡｓ活性層１００３の上に
形成されたｎ−ＡｌＧａＡｓエッチングストッパ層、１
００１は上記ｎ−ＡｌＧａＡｓエッチングストッパ層１
００２の所定領域に形成されたｉ−ＧａＡｓ層、１００
８は上記ｉ−ＧａＡｓ層１００１の上に形成されたＳｉ
Ｏ2絶縁膜、１０１５及び１０１６は上記ｎ+オーミック
コンタクト領域１００７の上に形成されたＡｕＧｅ系金
属よりなるソース・ドレイン電極であり、１０１７はｐ
+型半導体よりなるゲート層である。以上のようにゲー
ト領域にｐｎ接合を有するＦＥＴはＪＦＥＴ（Junction
Field Effect Transistor）として知られており、その
ｐｎ接合をバイアスし、ゲート直下の空間電荷領域幅を
制御することによってドレイン電流が制御されるもので
ある。
半導体を用いたＨＥＭＴに代表されるへテロ接合ＦＥＴ
は低雑音、高出力、高効率の高周波デバイスとして広い
用途に採用されている。図６１は、例えば特開平１０−
６４９２４号公報に示されたＦＥＴの断面構造である。
図６１において、１００５は半絶縁性ＧａＡｓ基板、１
００４は半絶縁性ＧａＡｓ基板１００５の上に形成され
たバッファ層、１００３はバッファ層１００４の所定領
域に形成されたｎ−ＧａＡｓ活性層、１００７はバッフ
ァ層１００４のｎ−ＧａＡｓ活性層１００３が形成され
ていない領域に形成されたｎ+オーミックコンタクト領
域、１００２は上記ｎ−ＧａＡｓ活性層１００３の上に
形成されたｎ−ＡｌＧａＡｓエッチングストッパ層、１
００１は上記ｎ−ＡｌＧａＡｓエッチングストッパ層１
００２の所定領域に形成されたｉ−ＧａＡｓ層、１００
８は上記ｉ−ＧａＡｓ層１００１の上に形成されたＳｉ
Ｏ2絶縁膜、１０１５及び１０１６は上記ｎ+オーミック
コンタクト領域１００７の上に形成されたＡｕＧｅ系金
属よりなるソース・ドレイン電極であり、１０１７はｐ
+型半導体よりなるゲート層である。以上のようにゲー
ト領域にｐｎ接合を有するＦＥＴはＪＦＥＴ（Junction
Field Effect Transistor）として知られており、その
ｐｎ接合をバイアスし、ゲート直下の空間電荷領域幅を
制御することによってドレイン電流が制御されるもので
ある。
【０００３】次に上記半導体装置の製造方法を図６２〜
６４を参照して説明する。まず、第１ステップはエピタ
キシャル結晶成長法により順次１００１〜１００５層を
形成する。上記ｉ−ＧａＡｓ層１００５の上の所定部分
にイオン注入・アニール法を用いてｎ+オーミックコン
タクト領域１００７を形成する。その後半導体基板全面
にＳｉＯ2絶縁膜１００８を堆積し、レジストマスク１
００９を用いてＳｉＯ2膜１００８を開口し、更にｉ−
ＧａＡｓ層１００１をドライエッチングすることによ
り、ゲート領域を形成する（図６２）。
６４を参照して説明する。まず、第１ステップはエピタ
キシャル結晶成長法により順次１００１〜１００５層を
形成する。上記ｉ−ＧａＡｓ層１００５の上の所定部分
にイオン注入・アニール法を用いてｎ+オーミックコン
タクト領域１００７を形成する。その後半導体基板全面
にＳｉＯ2絶縁膜１００８を堆積し、レジストマスク１
００９を用いてＳｉＯ2膜１００８を開口し、更にｉ−
ＧａＡｓ層１００１をドライエッチングすることによ
り、ゲート領域を形成する（図６２）。
【０００４】次に、上記ゲート領域にＳｉＯ2絶縁膜１
００８をマスクとしてＭＯＣＶＤ（Metal Organic Chem
ical Vapor Deposition）法もしくはＣＢＥ（Chemical
BeamEpitaxy）法を用いて、ｐ+型の伝導を示す半導体層
１００７を形成する（図６３）。その後、フォトレジス
ト１０１４をマスクとしてＳｉＯ2絶縁膜１００８のソ
ース・ドレイン電極形成部を開口し（図６４）、該フォ
トレジスト１０１４を用いて蒸着／リフトオフ法にてＡ
ｕＧｅ系金属よりなるドレイン電極１０１５、ソース電
極１０１６を形成することで、図６１に示す半導体装置
が得られる。
００８をマスクとしてＭＯＣＶＤ（Metal Organic Chem
ical Vapor Deposition）法もしくはＣＢＥ（Chemical
BeamEpitaxy）法を用いて、ｐ+型の伝導を示す半導体層
１００７を形成する（図６３）。その後、フォトレジス
ト１０１４をマスクとしてＳｉＯ2絶縁膜１００８のソ
ース・ドレイン電極形成部を開口し（図６４）、該フォ
トレジスト１０１４を用いて蒸着／リフトオフ法にてＡ
ｕＧｅ系金属よりなるドレイン電極１０１５、ソース電
極１０１６を形成することで、図６１に示す半導体装置
が得られる。
【０００５】
【発明が解決しようとする課題】従来の半導体装置、及
びその製造方法は以上のように構成されている。しか
し、ｐ+型の伝導を示す半導体層を形成する際、ＡｌＧ
ａＡｓ上に形成すると、ＡｌＧａＡｓとＧａＡｓ間もし
くはＡｌＧａＡｓとＩｎＧａＡｓ間の価電子帯のエネル
ギー不連続量が小さいため、電圧を印加したときにホー
ルの注入が起き、ＦＥＴの耐圧特性の劣化や動作の不安
定化がおこる。
びその製造方法は以上のように構成されている。しか
し、ｐ+型の伝導を示す半導体層を形成する際、ＡｌＧ
ａＡｓ上に形成すると、ＡｌＧａＡｓとＧａＡｓ間もし
くはＡｌＧａＡｓとＩｎＧａＡｓ間の価電子帯のエネル
ギー不連続量が小さいため、電圧を印加したときにホー
ルの注入が起き、ＦＥＴの耐圧特性の劣化や動作の不安
定化がおこる。
【０００６】又、Ａｌが酸化されて薄い自然酸化膜が形
成されるため、ｐ+型半導体のモフォロジーが悪い。さ
らにＡｌＧａＡｓ上にｐ+型の半導体を形成するとその
界面に多数の界面準位が存在する。これらはこの半導体
装置を高周波デバイスとして使用する際に高周波特性を
大きく劣化させる。
成されるため、ｐ+型半導体のモフォロジーが悪い。さ
らにＡｌＧａＡｓ上にｐ+型の半導体を形成するとその
界面に多数の界面準位が存在する。これらはこの半導体
装置を高周波デバイスとして使用する際に高周波特性を
大きく劣化させる。
【０００７】また、ｐ+型半導体を成長させるＡｌＧａ
Ａｓ層表面をドライエッチングで形成するために、Ａｌ
ＧａＡｓ層にダメージが生まれる。そして、このドライ
エッチング法での両物質間の選択性はあまり良くない。
このため、ＦＥＴを製造した時高周波特性の劣化および
特性のばらつきが生じる。
Ａｓ層表面をドライエッチングで形成するために、Ａｌ
ＧａＡｓ層にダメージが生まれる。そして、このドライ
エッチング法での両物質間の選択性はあまり良くない。
このため、ＦＥＴを製造した時高周波特性の劣化および
特性のばらつきが生じる。
【０００８】ＦＥＴの各部分に生じる分布常数的な電気
抵抗にはオーミック電極からチャネル層へのコンタクト
抵抗、ゲート下のシート抵抗がある。そして、ＦＥＴの
オン抵抗はソース電極からドレイン電極までの全抵抗で
ある。１９９６年ＩＥＥＥＧａＡｓ ＩＣ Ｓｙｍｐｏ
ｓｉｕｍ 頁１１９に記載されているように、低いオン
抵抗は低電圧動作において高出力、高効率を得るために
重要である。しかし、従来構造においてはオーミック電
極からチャネル層へのコンタクト抵抗も高い。
抵抗にはオーミック電極からチャネル層へのコンタクト
抵抗、ゲート下のシート抵抗がある。そして、ＦＥＴの
オン抵抗はソース電極からドレイン電極までの全抵抗で
ある。１９９６年ＩＥＥＥＧａＡｓ ＩＣ Ｓｙｍｐｏ
ｓｉｕｍ 頁１１９に記載されているように、低いオン
抵抗は低電圧動作において高出力、高効率を得るために
重要である。しかし、従来構造においてはオーミック電
極からチャネル層へのコンタクト抵抗も高い。
【０００９】本発明の第１の目的は、ＪＦＥＴの耐圧特
性を向上させ、またＪＦＥＴの安定動作を実現すること
である。第２の目的は、ｐ+型の伝導を示す半導体形成
時のモフォロジーを改善し、また界面準位を無くすこと
によりＪＦＥＴの高周波特性を高めることである。第３
の目的は、半導体物質の製造法を改良することによりＪ
ＦＥＴを製造した時高周波特性の劣化および特性のばら
つきを無くすことである。第４の目的は、エピタキシャ
ル構造に変化を加えることにより、キャップ層からチャ
ネル層へのコンタクト抵抗を低減することである。第５
の目的は、半導体物質を形成するときに構造制御の容易
な構造を実現することである。第６の目的は、ＦＥＴの
ゲート形成において均一性がよく、構造制御が容易な製
造方法を提供することである。
性を向上させ、またＪＦＥＴの安定動作を実現すること
である。第２の目的は、ｐ+型の伝導を示す半導体形成
時のモフォロジーを改善し、また界面準位を無くすこと
によりＪＦＥＴの高周波特性を高めることである。第３
の目的は、半導体物質の製造法を改良することによりＪ
ＦＥＴを製造した時高周波特性の劣化および特性のばら
つきを無くすことである。第４の目的は、エピタキシャ
ル構造に変化を加えることにより、キャップ層からチャ
ネル層へのコンタクト抵抗を低減することである。第５
の目的は、半導体物質を形成するときに構造制御の容易
な構造を実現することである。第６の目的は、ＦＥＴの
ゲート形成において均一性がよく、構造制御が容易な製
造方法を提供することである。
【００１０】
【課題を解決するための手段】本発明の電界効果トラン
ジスタは、半絶縁性化合物半導体基板上に、バッファ層
と、第１導電型のエピタキシャル成長層からなるチャネ
ル層を含む活性層と、該活性層上又は側面に形成された
第１導電型のコンタクト層を介して形成されるソース・
ドレイン電極と、第２導電型のエピタキシャル成長層か
らなるゲート層及び該ゲート層上に形成されるゲート電
極とを有する電界効果トランジスタであって、前記第２
導電型のゲート層とチャネル層との間に前記ゲート層か
らチャネル層に至る価電子帯エネルギーを急激に下げる
半導体層（以下、「エネルギー不連続層」と称す）を有
することを特徴とする。
ジスタは、半絶縁性化合物半導体基板上に、バッファ層
と、第１導電型のエピタキシャル成長層からなるチャネ
ル層を含む活性層と、該活性層上又は側面に形成された
第１導電型のコンタクト層を介して形成されるソース・
ドレイン電極と、第２導電型のエピタキシャル成長層か
らなるゲート層及び該ゲート層上に形成されるゲート電
極とを有する電界効果トランジスタであって、前記第２
導電型のゲート層とチャネル層との間に前記ゲート層か
らチャネル層に至る価電子帯エネルギーを急激に下げる
半導体層（以下、「エネルギー不連続層」と称す）を有
することを特徴とする。
【００１１】本発明の電界効果トランジスタでは、
（１）前記エネルギー不連続層がＩｎＧａＰからなる層
であること、（２）前記第１導電型がｎ型であり、第２
導電型がｐ型であること、（３）前記チャネル層がＩｎ
ＧａＡｓまたはＧａＡｓで構成され、第２導電型のゲー
ト層がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓもしくは
ＩｎＧａＰ層から構成されていること、（４）前記エネ
ルギー不連続層上に第１リセスを形成する半導体層と、
該半導体層上に前記第１リセスより広い第２リセスを形
成する半導体層が形成されており、前記第２導電型のゲ
ート層が第１リセス内に形成されてなること、（５）前
記エネルギー不連続層上に、ソース・ドレイン電極に対
してオーミックコンタクトを与える半導体層が形成され
てなり、該半導体層により形成される１段のリセス内に
前記第２導電型のゲート層が形成されてなること、
（６）前記（５）において、ソース・ドレイン電極に対
してオーミックコンタクトを与える半導体層が前記エネ
ルギー不連続層上に再成長形成されたものであること、
（７）前記（５）において、ソース・ドレイン電極に対
してオーミックコンタクトを与える半導体層が前記Ｉｎ
ＧａＰからなるエネルギー不連続層上に連続してエピタ
キシャル成長されたものであり、該ＩｎＧａＰ層をエッ
チングストッパ層として前記オーミックコンタクトを与
える半導体層をウエットエッチングしてリセスを形成
し、該形成されたリセスに第２導電型のゲート層が再成
長形成されてなること、（８）ソース・ドレイン電極に
対してオーミックコンタクトを与える半導体層が、少な
くともチャネル層を含む活性層のソース・ドレイン電極
形成領域を選択的に除去した後に再成長形成されてなる
こと、（９）上記（４）〜（８）において、チャネル上
に形成される活性層の半導体層が、少なくともＩｎ、Ｇ
ａ、Ｐを構成成分とする層のみで形成されていること
（１０）前記活性層の一部又は全てが、バッファ層上に
形成される半導体層に凹部を形成した後に、前記第２導
電型のゲート層と共に該凹部内に再成長形成されたもの
であること、（１１）前記（１０）において、前記形成
した凹部に露出する半導体層が、Ａｌを含まない半導体
層であること、（１２）前記（１０）又は（１１）にお
いて、前記凹部を形成する半導体層が、チャネル層と、
該チャネル層上に形成されるエッチングストッパ層と、
該ストッパ層上に形成されるソース・ドレイン電極用の
オーミックコンタクト層であり、前記凹部をエッチング
ストッパ層上のオーミックコンタクト層に形成したこ
と、（１３）前記（１０）又は（１１）において、前記
凹部を形成する半導体層が、ソース・ドレイン電極用の
オーミックコンタクト層であり、該形成した凹部に活性
層の全てを再成長形成したこと、（１４）前記第２導電
型のゲート層が前記エネルギー不連続層に接して形成さ
れてなること、（１５）前記（４）〜（７）において、
活性層上に形成される第２導電型のゲート層もしくはソ
ース・ドレイン電極用のコンタクト層のいずれか一方又
は両方が前記価電子帯エネルギーを急激に下げる半導体
層上にＩｎＧａＡｓＰ層を介して形成されていること、
を特徴とする電界効果トランジスタが提供される。
（１）前記エネルギー不連続層がＩｎＧａＰからなる層
であること、（２）前記第１導電型がｎ型であり、第２
導電型がｐ型であること、（３）前記チャネル層がＩｎ
ＧａＡｓまたはＧａＡｓで構成され、第２導電型のゲー
ト層がＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓもしくは
ＩｎＧａＰ層から構成されていること、（４）前記エネ
ルギー不連続層上に第１リセスを形成する半導体層と、
該半導体層上に前記第１リセスより広い第２リセスを形
成する半導体層が形成されており、前記第２導電型のゲ
ート層が第１リセス内に形成されてなること、（５）前
記エネルギー不連続層上に、ソース・ドレイン電極に対
してオーミックコンタクトを与える半導体層が形成され
てなり、該半導体層により形成される１段のリセス内に
前記第２導電型のゲート層が形成されてなること、
（６）前記（５）において、ソース・ドレイン電極に対
してオーミックコンタクトを与える半導体層が前記エネ
ルギー不連続層上に再成長形成されたものであること、
（７）前記（５）において、ソース・ドレイン電極に対
してオーミックコンタクトを与える半導体層が前記Ｉｎ
ＧａＰからなるエネルギー不連続層上に連続してエピタ
キシャル成長されたものであり、該ＩｎＧａＰ層をエッ
チングストッパ層として前記オーミックコンタクトを与
える半導体層をウエットエッチングしてリセスを形成
し、該形成されたリセスに第２導電型のゲート層が再成
長形成されてなること、（８）ソース・ドレイン電極に
対してオーミックコンタクトを与える半導体層が、少な
くともチャネル層を含む活性層のソース・ドレイン電極
形成領域を選択的に除去した後に再成長形成されてなる
こと、（９）上記（４）〜（８）において、チャネル上
に形成される活性層の半導体層が、少なくともＩｎ、Ｇ
ａ、Ｐを構成成分とする層のみで形成されていること
（１０）前記活性層の一部又は全てが、バッファ層上に
形成される半導体層に凹部を形成した後に、前記第２導
電型のゲート層と共に該凹部内に再成長形成されたもの
であること、（１１）前記（１０）において、前記形成
した凹部に露出する半導体層が、Ａｌを含まない半導体
層であること、（１２）前記（１０）又は（１１）にお
いて、前記凹部を形成する半導体層が、チャネル層と、
該チャネル層上に形成されるエッチングストッパ層と、
該ストッパ層上に形成されるソース・ドレイン電極用の
オーミックコンタクト層であり、前記凹部をエッチング
ストッパ層上のオーミックコンタクト層に形成したこ
と、（１３）前記（１０）又は（１１）において、前記
凹部を形成する半導体層が、ソース・ドレイン電極用の
オーミックコンタクト層であり、該形成した凹部に活性
層の全てを再成長形成したこと、（１４）前記第２導電
型のゲート層が前記エネルギー不連続層に接して形成さ
れてなること、（１５）前記（４）〜（７）において、
活性層上に形成される第２導電型のゲート層もしくはソ
ース・ドレイン電極用のコンタクト層のいずれか一方又
は両方が前記価電子帯エネルギーを急激に下げる半導体
層上にＩｎＧａＡｓＰ層を介して形成されていること、
を特徴とする電界効果トランジスタが提供される。
【００１２】また本発明は、上記電界効果トランジスタ
の製造方法に関するものであり、以下の態様を含むもの
である。
の製造方法に関するものであり、以下の態様を含むもの
である。
【００１３】（ａ）半絶縁性化合物半導体基板上に、第
１導電型のバッファ層、チャネル層を含む活性層、及び
ソースドレイン電極用のコンタクト層を順次エピタキシ
ャル成長させる工程と、前記コンタクト層中に広い第２
のリセスを形成する工程と、この第２のリセス内に露出
した活性層に第１のリセスを形成する工程と、該第１の
リセス内に第２導電型を有するゲート層を選択的に再成
長させる工程とを含み、前記第２導電型のゲート層とチ
ャネル層との間に前記ゲート層からチャネル層に至る価
電子帯エネルギーを急激に下げる半導体層（エネルギー
不連続層）を設けることを特徴とする電界効果トランジ
スタの製造方法であり、該エネルギー不連続層がＩｎＧ
ａＰからなる層であり、該ＩｎＧａＰ層をエッチングス
トッパ層として前記第１のリセスをウエットエッチング
により形成する製造方法、あるいは前記ＩｎＧａＰ層上
に、該ＩｎＧａＰ層上にＩｎＧａＡｓＰ層を含む活性層
と該活性層上に前記コンタクト層を形成する工程と、該
ＩｎＧａＰ層をエッチングストッパ層として前記ＩｎＧ
ａＡｓＰ層を含む活性層中に第１のリセスをウエットエ
ッチングする工程を含む製造方法、及びチャネル層上に
形成される活性層の半導体層が、少なくともＩｎ、Ｇ
ａ、Ｐを構成成分とする層のみで形成することを特徴と
する電界効果トランジスタの製造方法。
１導電型のバッファ層、チャネル層を含む活性層、及び
ソースドレイン電極用のコンタクト層を順次エピタキシ
ャル成長させる工程と、前記コンタクト層中に広い第２
のリセスを形成する工程と、この第２のリセス内に露出
した活性層に第１のリセスを形成する工程と、該第１の
リセス内に第２導電型を有するゲート層を選択的に再成
長させる工程とを含み、前記第２導電型のゲート層とチ
ャネル層との間に前記ゲート層からチャネル層に至る価
電子帯エネルギーを急激に下げる半導体層（エネルギー
不連続層）を設けることを特徴とする電界効果トランジ
スタの製造方法であり、該エネルギー不連続層がＩｎＧ
ａＰからなる層であり、該ＩｎＧａＰ層をエッチングス
トッパ層として前記第１のリセスをウエットエッチング
により形成する製造方法、あるいは前記ＩｎＧａＰ層上
に、該ＩｎＧａＰ層上にＩｎＧａＡｓＰ層を含む活性層
と該活性層上に前記コンタクト層を形成する工程と、該
ＩｎＧａＰ層をエッチングストッパ層として前記ＩｎＧ
ａＡｓＰ層を含む活性層中に第１のリセスをウエットエ
ッチングする工程を含む製造方法、及びチャネル層上に
形成される活性層の半導体層が、少なくともＩｎ、Ｇ
ａ、Ｐを構成成分とする層のみで形成することを特徴と
する電界効果トランジスタの製造方法。
【００１４】（ｂ）半絶縁性化合物半導体基板上に、第
１導電型のバッファ層、チャネル層を含む活性層、及び
ソースドレイン電極用のコンタクト層を順次エピタキシ
ャル成長させる工程と、少なくとも前記コンタクト層中
にリセスを形成する工程と、該リセス内に第２導電型を
有するゲート層を選択的に再成長させる工程とを含み、
前記第２導電型のゲート層とチャネル層との間に前記ゲ
ート層からチャネル層に至る価電子帯エネルギーを急激
に下げる半導体層（エネルギー不連続層）を設けること
を特徴とする電界効果トランジスタの製造方法であり、
該エネルギー不連続層ＩｎＧａＰからなる層であり、該
ＩｎＧａＰ層をエッチングストッパ層として前記コンタ
クト層中にリセスをウエットエッチングにより形成する
製造方法、あるいは該ＩｎＧａＰ層上にＩｎＧａＡｓＰ
層を介して前記コンタクト層を形成する工程と、該Ｉｎ
ＧａＰ層をエッチングストッパ層として前記コンタクト
層及びＩｎＧａＡｓＰ層中にリセスをウエットエッチン
グする工程を含むことを特徴とする製造方法、及びチャ
ネル層上に形成される活性層の半導体層が、少なくとも
Ｉｎ、Ｇａ、Ｐを構成成分とする層のみで形成すること
を特徴とする電界効果トランジスタの製造方法。
１導電型のバッファ層、チャネル層を含む活性層、及び
ソースドレイン電極用のコンタクト層を順次エピタキシ
ャル成長させる工程と、少なくとも前記コンタクト層中
にリセスを形成する工程と、該リセス内に第２導電型を
有するゲート層を選択的に再成長させる工程とを含み、
前記第２導電型のゲート層とチャネル層との間に前記ゲ
ート層からチャネル層に至る価電子帯エネルギーを急激
に下げる半導体層（エネルギー不連続層）を設けること
を特徴とする電界効果トランジスタの製造方法であり、
該エネルギー不連続層ＩｎＧａＰからなる層であり、該
ＩｎＧａＰ層をエッチングストッパ層として前記コンタ
クト層中にリセスをウエットエッチングにより形成する
製造方法、あるいは該ＩｎＧａＰ層上にＩｎＧａＡｓＰ
層を介して前記コンタクト層を形成する工程と、該Ｉｎ
ＧａＰ層をエッチングストッパ層として前記コンタクト
層及びＩｎＧａＡｓＰ層中にリセスをウエットエッチン
グする工程を含むことを特徴とする製造方法、及びチャ
ネル層上に形成される活性層の半導体層が、少なくとも
Ｉｎ、Ｇａ、Ｐを構成成分とする層のみで形成すること
を特徴とする電界効果トランジスタの製造方法。
【００１５】（ｃ）半絶縁性化合物半導体基板上に、第
１導電型のバッファ層、チャネル層を含む活性層、及び
第２導電型を有するゲート層を順次積層する工程と、前
記ゲート層上にゲート電極を設ける工程と、前記ゲート
電極をマスクにしてゲート電極下以外のゲート層をエッ
チングして除去する工程と、前記活性層のソース及びド
レイン領域を選択的に除去する工程と、該除去領域にソ
ース・ドレイン電極用のオーミックコンタクト層を再成
長形成する工程と、該オーミックコンタクト層上にソー
ス及ドレインの各電極を形成する工程とを含み、前記第
２導電型のゲート層とチャネル層との間に前記ゲート層
からチャネル層に至る価電子帯エネルギーを急激に下げ
る半導体層（エネルギー不連続層）を設けることを特徴
とする電界効果トランジスタの製造方法であり、該エネ
ルギー不連続層がＩｎＧａＰからなる層であり、該Ｉｎ
ＧａＰ層をエッチングストッパ層として前記ゲート層を
ウエットエッチングすることを特徴とする製造方法、及
びチャネル層上に形成される活性層の半導体層が、少な
くともＩｎ、Ｇａ、Ｐを構成成分とする層のみで形成す
ることを特徴とする電界効果トランジスタの製造方法。
１導電型のバッファ層、チャネル層を含む活性層、及び
第２導電型を有するゲート層を順次積層する工程と、前
記ゲート層上にゲート電極を設ける工程と、前記ゲート
電極をマスクにしてゲート電極下以外のゲート層をエッ
チングして除去する工程と、前記活性層のソース及びド
レイン領域を選択的に除去する工程と、該除去領域にソ
ース・ドレイン電極用のオーミックコンタクト層を再成
長形成する工程と、該オーミックコンタクト層上にソー
ス及ドレインの各電極を形成する工程とを含み、前記第
２導電型のゲート層とチャネル層との間に前記ゲート層
からチャネル層に至る価電子帯エネルギーを急激に下げ
る半導体層（エネルギー不連続層）を設けることを特徴
とする電界効果トランジスタの製造方法であり、該エネ
ルギー不連続層がＩｎＧａＰからなる層であり、該Ｉｎ
ＧａＰ層をエッチングストッパ層として前記ゲート層を
ウエットエッチングすることを特徴とする製造方法、及
びチャネル層上に形成される活性層の半導体層が、少な
くともＩｎ、Ｇａ、Ｐを構成成分とする層のみで形成す
ることを特徴とする電界効果トランジスタの製造方法。
【００１６】（ｄ）半絶縁性化合物半導体基板上に、第
１導電型のバッファ層、チャネル層を含む活性層、及び
第２導電型を有するゲート層を順次積層する工程と、前
記ゲート層を所望形状にパターニングする工程と、前記
活性層のソース及びドレイン領域を選択的に除去する工
程と、該除去領域にソース・ドレイン電極用のオーミッ
クコンタクト層を再成長形成する工程と、前記ゲート層
上にゲート電極を形成する工程と、前記オーミックコン
タクト層上にソース及ドレインの各電極を形成する工程
とを含み、前記第２導電型のゲート層とチャネル層との
間に前記ゲート層からチャネル層に至る価電子帯エネル
ギーを急激に下げる半導体層（エネルギー不連続層）を
設けることを特徴とする電界効果トランジスタの製造方
法であり、該エネルギー不連続層がＩｎＧａＰからなる
層であり、該ＩｎＧａＰ層をエッチングストッパ層とし
て前記ゲート層をウエットエッチングにより所望形状に
パターニングすることを特徴とする製造方法。前記ゲー
ト電極は、活性層のソース・ドレイン領域を選択的に除
去する前に形成する、あるいはソース・ドレイン電極用
のオーミックコンタクト層形成後に形成することができ
る。チャネル層上に形成される活性層の半導体層は、少
なくともＩｎ、Ｇａ、Ｐを構成成分とする層のみで形成
することができる。
１導電型のバッファ層、チャネル層を含む活性層、及び
第２導電型を有するゲート層を順次積層する工程と、前
記ゲート層を所望形状にパターニングする工程と、前記
活性層のソース及びドレイン領域を選択的に除去する工
程と、該除去領域にソース・ドレイン電極用のオーミッ
クコンタクト層を再成長形成する工程と、前記ゲート層
上にゲート電極を形成する工程と、前記オーミックコン
タクト層上にソース及ドレインの各電極を形成する工程
とを含み、前記第２導電型のゲート層とチャネル層との
間に前記ゲート層からチャネル層に至る価電子帯エネル
ギーを急激に下げる半導体層（エネルギー不連続層）を
設けることを特徴とする電界効果トランジスタの製造方
法であり、該エネルギー不連続層がＩｎＧａＰからなる
層であり、該ＩｎＧａＰ層をエッチングストッパ層とし
て前記ゲート層をウエットエッチングにより所望形状に
パターニングすることを特徴とする製造方法。前記ゲー
ト電極は、活性層のソース・ドレイン領域を選択的に除
去する前に形成する、あるいはソース・ドレイン電極用
のオーミックコンタクト層形成後に形成することができ
る。チャネル層上に形成される活性層の半導体層は、少
なくともＩｎ、Ｇａ、Ｐを構成成分とする層のみで形成
することができる。
【００１７】（ｅ）半絶縁性化合物半導体基板上に、第
１導電型のバッファ層、チャネル層を含む活性層、及び
第２導電型を有するゲート層を順次積層する工程と、前
記ゲート層上にゲート電極を設ける工程と、前記ゲート
電極をマスクにしてゲート電極下以外のゲート層をエッ
チングして除去する工程と、前記活性層のソース及びド
レイン領域にソース・ドレイン電極用のオーミックコン
タクト層を再成長形成する工程と、該オーミックコンタ
クト層上にソース及ドレインの各電極を形成する工程と
を含み、前記第２導電型のゲート層とチャネル層との間
に前記ゲート層からチャネル層に至る価電子帯エネルギ
ーを急激に下げる半導体層（エネルギー不連続層）を設
けることを特徴とする電界効果トランジスタの製造方法
であり、該エネルギー不連続層がＩｎＧａＰからなる層
であり、該ＩｎＧａＰ層をエッチングストッパ層として
前記ゲート層をウエットエッチングによりエッチングす
る、あるいは該ＩｎＧａＰ層上にＩｎＧａＡｓＰ層を介
して前記第２導電型のゲート層が形成され、該ＩｎＧａ
ＡｓＰ層をエッチングストッパ層として前記ゲート層を
ウエットエッチングにより所望形状にパターニングする
ことを特徴とする製造方法、及びチャネル層上に形成さ
れる活性層の半導体層が、少なくともＩｎ、Ｇａ、Ｐを
構成成分とする層のみで形成することを特徴とする電界
効果トランジスタの製造方法。
１導電型のバッファ層、チャネル層を含む活性層、及び
第２導電型を有するゲート層を順次積層する工程と、前
記ゲート層上にゲート電極を設ける工程と、前記ゲート
電極をマスクにしてゲート電極下以外のゲート層をエッ
チングして除去する工程と、前記活性層のソース及びド
レイン領域にソース・ドレイン電極用のオーミックコン
タクト層を再成長形成する工程と、該オーミックコンタ
クト層上にソース及ドレインの各電極を形成する工程と
を含み、前記第２導電型のゲート層とチャネル層との間
に前記ゲート層からチャネル層に至る価電子帯エネルギ
ーを急激に下げる半導体層（エネルギー不連続層）を設
けることを特徴とする電界効果トランジスタの製造方法
であり、該エネルギー不連続層がＩｎＧａＰからなる層
であり、該ＩｎＧａＰ層をエッチングストッパ層として
前記ゲート層をウエットエッチングによりエッチングす
る、あるいは該ＩｎＧａＰ層上にＩｎＧａＡｓＰ層を介
して前記第２導電型のゲート層が形成され、該ＩｎＧａ
ＡｓＰ層をエッチングストッパ層として前記ゲート層を
ウエットエッチングにより所望形状にパターニングする
ことを特徴とする製造方法、及びチャネル層上に形成さ
れる活性層の半導体層が、少なくともＩｎ、Ｇａ、Ｐを
構成成分とする層のみで形成することを特徴とする電界
効果トランジスタの製造方法。
【００１８】（ｆ）半絶縁性化合物半導体基板上に、第
１導電型のバッファ層、チャネル層を含む活性層、及び
第２導電型を有するゲート層を順次積層する工程と、前
記ゲート層を所望形状にパターニングする工程と、前記
活性層のソース及びドレイン領域にソース・ドレイン電
極用のオーミックコンタクト層を再成長形成する工程
と、前記ゲート層上にゲート電極を形成する工程と、前
記オーミックコンタクト層上にソース及ドレインの各電
極を形成する工程とを含み、前記第２導電型のゲート層
とチャネル層との間に前記ゲート層からチャネル層に至
る価電子帯エネルギーを急激に下げる半導体層（エネル
ギー不連続層）を設けることを特徴とする電界効果トラ
ンジスタの製造方法であり、該エネルギー不連続層がＩ
ｎＧａＰからなる層であり、該ＩｎＧａＰ層をエッチン
グストッパ層として前記ゲート層をウエットエッチング
により所望形状にパターニングする、あるいは該ＩｎＧ
ａＰ層上にＩｎＧａＡｓＰ層を介して前記第２導電型の
ゲート層が形成され、該ＩｎＧａＡｓＰ層をエッチング
ストッパ層として前記ゲート層をウエットエッチングに
より所望形状にパターニングすることを特徴とする製造
方法。前記ゲート電極は、ソース・ドレイン電極用のオ
ーミックコンタクト層形成前に形成するか、ソース・ド
レイン電極用のオーミックコンタクト層形成後に形成す
ることができる。チャネル層上に形成される活性層の半
導体層は、少なくともＩｎ、Ｇａ、Ｐを構成成分とする
層のみで形成することができる。
１導電型のバッファ層、チャネル層を含む活性層、及び
第２導電型を有するゲート層を順次積層する工程と、前
記ゲート層を所望形状にパターニングする工程と、前記
活性層のソース及びドレイン領域にソース・ドレイン電
極用のオーミックコンタクト層を再成長形成する工程
と、前記ゲート層上にゲート電極を形成する工程と、前
記オーミックコンタクト層上にソース及ドレインの各電
極を形成する工程とを含み、前記第２導電型のゲート層
とチャネル層との間に前記ゲート層からチャネル層に至
る価電子帯エネルギーを急激に下げる半導体層（エネル
ギー不連続層）を設けることを特徴とする電界効果トラ
ンジスタの製造方法であり、該エネルギー不連続層がＩ
ｎＧａＰからなる層であり、該ＩｎＧａＰ層をエッチン
グストッパ層として前記ゲート層をウエットエッチング
により所望形状にパターニングする、あるいは該ＩｎＧ
ａＰ層上にＩｎＧａＡｓＰ層を介して前記第２導電型の
ゲート層が形成され、該ＩｎＧａＡｓＰ層をエッチング
ストッパ層として前記ゲート層をウエットエッチングに
より所望形状にパターニングすることを特徴とする製造
方法。前記ゲート電極は、ソース・ドレイン電極用のオ
ーミックコンタクト層形成前に形成するか、ソース・ド
レイン電極用のオーミックコンタクト層形成後に形成す
ることができる。チャネル層上に形成される活性層の半
導体層は、少なくともＩｎ、Ｇａ、Ｐを構成成分とする
層のみで形成することができる。
【００１９】（ｇ）半絶縁性化合物半導体基板上に、第
１導電型のバッファ層、チャネル層と、該チャネル層上
に形成されるエッチングストッパ層と、該ストッパ層上
に形成されるソース・ドレイン電極用のオーミックコン
タクト層とを順次エピタキシャル成長させる工程と、該
オーミックコンタクト層上にゲート領域を開口するマス
ク層を形成する工程と、該マスク層の開口部に露出する
オーミックコンタクト層を除去して凹部を形成する工程
と、該形成された凹部に第１導電型の半導体層と、第２
導電型のゲート層をエピタキシャル成長させる工程を含
み、前記第２導電型のゲート層とチャネル層との間に前
記ゲート層からチャネル層に至る価電子帯エネルギーを
急激に下げる半導体層（エネルギー不連続層）を前記凹
部に成長させる第１導電型の半導体層中に設けることを
特徴とする電界効果トランジスタの製造方法であり、該
エネルギー不連続層がＩｎＧａＰからなる層であること
を特徴とする製造方法。前記第２導電型のゲート層を価
電子帯エネルギーを急激に下げる半導体層に続いて再成
長形成することができる。
１導電型のバッファ層、チャネル層と、該チャネル層上
に形成されるエッチングストッパ層と、該ストッパ層上
に形成されるソース・ドレイン電極用のオーミックコン
タクト層とを順次エピタキシャル成長させる工程と、該
オーミックコンタクト層上にゲート領域を開口するマス
ク層を形成する工程と、該マスク層の開口部に露出する
オーミックコンタクト層を除去して凹部を形成する工程
と、該形成された凹部に第１導電型の半導体層と、第２
導電型のゲート層をエピタキシャル成長させる工程を含
み、前記第２導電型のゲート層とチャネル層との間に前
記ゲート層からチャネル層に至る価電子帯エネルギーを
急激に下げる半導体層（エネルギー不連続層）を前記凹
部に成長させる第１導電型の半導体層中に設けることを
特徴とする電界効果トランジスタの製造方法であり、該
エネルギー不連続層がＩｎＧａＰからなる層であること
を特徴とする製造方法。前記第２導電型のゲート層を価
電子帯エネルギーを急激に下げる半導体層に続いて再成
長形成することができる。
【００２０】（ｈ）半絶縁性化合物半導体基板上に、第
１導電型のバッファ層、エッチングストッパ層と、該ス
トッパ層上に形成されるソース・ドレイン電極用のオー
ミックコンタクト層とを順次エピタキシャル成長させる
工程と、該オーミックコンタクト層上にゲート領域を開
口するマスク層を形成する工程と、該マスク層の開口部
に露出するオーミックコンタクト層を除去して凹部を形
成する工程と、該形成された凹部にチャネル層を含む第
１導電型の半導体層と、第２導電型のゲート層をエピタ
キシャル成長させる工程を含み、前記第２導電型のゲー
ト層とチャネル層との間に前記ゲート層からチャネル層
に至る価電子帯エネルギーを急激に下げる半導体層（エ
ネルギー不連続層）を前記凹部に成長させる第１導電型
の半導体層中に設けることを特徴とする電界効果トラン
ジスタの製造方法であり、エネルギー不連続層がＩｎＧ
ａＰからなる層であることを特徴とする製造方法。前記
第２導電型のゲート層を価電子帯エネルギーを急激に下
げる半導体層に続いて再成長形成することができる。
１導電型のバッファ層、エッチングストッパ層と、該ス
トッパ層上に形成されるソース・ドレイン電極用のオー
ミックコンタクト層とを順次エピタキシャル成長させる
工程と、該オーミックコンタクト層上にゲート領域を開
口するマスク層を形成する工程と、該マスク層の開口部
に露出するオーミックコンタクト層を除去して凹部を形
成する工程と、該形成された凹部にチャネル層を含む第
１導電型の半導体層と、第２導電型のゲート層をエピタ
キシャル成長させる工程を含み、前記第２導電型のゲー
ト層とチャネル層との間に前記ゲート層からチャネル層
に至る価電子帯エネルギーを急激に下げる半導体層（エ
ネルギー不連続層）を前記凹部に成長させる第１導電型
の半導体層中に設けることを特徴とする電界効果トラン
ジスタの製造方法であり、エネルギー不連続層がＩｎＧ
ａＰからなる層であることを特徴とする製造方法。前記
第２導電型のゲート層を価電子帯エネルギーを急激に下
げる半導体層に続いて再成長形成することができる。
【００２１】（ｉ）上記（ａ）〜（ｈ）において、前記
第１導電型がｎ型であり、第２導電型がｐ型である電界
効果トランジスタの製造方法。
第１導電型がｎ型であり、第２導電型がｐ型である電界
効果トランジスタの製造方法。
【００２２】（ｊ）上記（ａ）〜（ｉ）において、前記
チャネル層がＩｎＧａＡｓまたはＧａＡｓで構成され、
第２導電型のゲート層がＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓもしくはＩｎＧａＰ層から構成されていること
を特徴とする電界効果トランジスタの製造方法。
チャネル層がＩｎＧａＡｓまたはＧａＡｓで構成され、
第２導電型のゲート層がＧａＡｓ、ＡｌＧａＡｓ、Ｉｎ
ＧａＡｓもしくはＩｎＧａＰ層から構成されていること
を特徴とする電界効果トランジスタの製造方法。
【００２３】
【発明の実施の形態】図１は、本発明の一構成になる電
界効果トランジスタのエネルギーバンド図を模式的に示
したものである。この例では、チャネル層としてＩｎＧ
ａＡｓを、ゲート層としてｐ+ＧａＡｓとした場合を例
に説明する。前記従来技術では、ｐ+ＧａＡｓゲート層
はＡｌＧａＡｓ層上に形成されており、価電子帯エネル
ギーはチャネル層に向かってなだらかに減少している
（波線）。これに対して、ＩｎＧａＰ層上にｐ+ＧａＡ
ｓゲート層を形成した本発明になる電界効果トランジス
タでは、その界面で価電子帯エネルギーが急激に低下し
ている（実線）。このため、本発明の電界効果トランジ
スタでは、ゲート電圧印加時に正孔がチャネルに到達し
にくくなり、アバランシェ降伏が起きにくくなる。その
結果、高耐圧で安定動作するＪＦＥＴを提供できる。
界効果トランジスタのエネルギーバンド図を模式的に示
したものである。この例では、チャネル層としてＩｎＧ
ａＡｓを、ゲート層としてｐ+ＧａＡｓとした場合を例
に説明する。前記従来技術では、ｐ+ＧａＡｓゲート層
はＡｌＧａＡｓ層上に形成されており、価電子帯エネル
ギーはチャネル層に向かってなだらかに減少している
（波線）。これに対して、ＩｎＧａＰ層上にｐ+ＧａＡ
ｓゲート層を形成した本発明になる電界効果トランジス
タでは、その界面で価電子帯エネルギーが急激に低下し
ている（実線）。このため、本発明の電界効果トランジ
スタでは、ゲート電圧印加時に正孔がチャネルに到達し
にくくなり、アバランシェ降伏が起きにくくなる。その
結果、高耐圧で安定動作するＪＦＥＴを提供できる。
【００２４】尚、ＩｎＧａＰ層は従来よりＡｓ系材料と
の高いエッチング選択比が得られることからエッチング
ストッパ層として利用することは知られていたが、本発
明ののようなＪＦＥＴにおいて、異なる導電型のゲート
層とチャネル層との間に形成することで、上記のような
効果が得られることは全く知られておらず、この様な効
果は本発明者らが初めて見出したものである。
の高いエッチング選択比が得られることからエッチング
ストッパ層として利用することは知られていたが、本発
明ののようなＪＦＥＴにおいて、異なる導電型のゲート
層とチャネル層との間に形成することで、上記のような
効果が得られることは全く知られておらず、この様な効
果は本発明者らが初めて見出したものである。
【００２５】又、ＩｎＧａＰ層は酸化されやすいＡｌを
含んでいないため、該ＩｎＧａＰ層上に再成長により半
導体層を形成する場合に、モフォロジーの良い、界面準
位の少ない構造を得ることができる。又、上記の通り、
高いエッチング選択比が得られることから、ダメージの
少ないウエットエッチングの採用を可能ならしめ、ＦＥ
Ｔを製造した時、高周波特性の劣化および特性のばらつ
きを解消できる。
含んでいないため、該ＩｎＧａＰ層上に再成長により半
導体層を形成する場合に、モフォロジーの良い、界面準
位の少ない構造を得ることができる。又、上記の通り、
高いエッチング選択比が得られることから、ダメージの
少ないウエットエッチングの採用を可能ならしめ、ＦＥ
Ｔを製造した時、高周波特性の劣化および特性のばらつ
きを解消できる。
【００２６】また本発明では、このＩｎＧａＰ層とゲー
ト層との間にＩｎＧａＡｓＰ層を介在させても、上記の
効果は損なわれるものではない。
ト層との間にＩｎＧａＡｓＰ層を介在させても、上記の
効果は損なわれるものではない。
【００２７】
【実施例】以下、本発明の実施の形態について添付の図
面を参照しながら説明するが、本発明は、これらのみに
限定されるものではない。
面を参照しながら説明するが、本発明は、これらのみに
限定されるものではない。
【００２８】実施例１ 図２は本発明の第１の実施の形態の構造を示す断面図、
図３〜図６は同形態の製造過程における断面図である。
以下、図２〜図６を参照して第１の実施の形態について
説明する。
図３〜図６は同形態の製造過程における断面図である。
以下、図２〜図６を参照して第１の実施の形態について
説明する。
【００２９】半絶縁性ＧａＡｓ基板１０１上に、膜厚４
００ｎｍのＧａＡｓバッファ層１０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層１０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層１０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層１０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層１０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
１０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層１０８、膜厚１７ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層１０９、膜厚３０ｎ
ｍのアンドープＧａＡｓ埋め込み層１１０、Ｓｉを４×
１０18ｃｍ-3ドープした膜厚６ｎｍのＡｌ0.2Ｇａ0.8Ａ
ｓワイドリセスストッパ層１１１、Ｓｉを４×１０18ｃ
ｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層１
１２を順次分子線成長（ＭＢＥ）法または有機金属気相
成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。
図３はエピタキシャル成長後の構造を示している。
００ｎｍのＧａＡｓバッファ層１０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層１０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層１０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層１０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層１０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
１０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層１０８、膜厚１７ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層１０９、膜厚３０ｎ
ｍのアンドープＧａＡｓ埋め込み層１１０、Ｓｉを４×
１０18ｃｍ-3ドープした膜厚６ｎｍのＡｌ0.2Ｇａ0.8Ａ
ｓワイドリセスストッパ層１１１、Ｓｉを４×１０18ｃ
ｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ層１
１２を順次分子線成長（ＭＢＥ）法または有機金属気相
成長（ＭＯＣＶＤ）法によりエピタキシャル成長する。
図３はエピタキシャル成長後の構造を示している。
【００３０】次に、図４に示すように、作成したウェハ
上にワイドリセス（第２のリセス）が開口したマスク１
９１を形成し、Ａｌ0.2Ｇａ0.8Ａｓワイドリセスストッ
パ層１１１をエッチングストッパ層に用いてＧａＡｓキ
ャップ層１１２層を選択的にエッチングする。このよう
な選択エッチングはＥＣＲエッチング装置またはＲＩＥ
装置を用い、ハロゲン元素として塩素のみを含んだ塩化
ガスとフッ素のみを含んだフッ化物ガスとの混合ガス
（例えばＢＣｌ3＋ＳＦ6など）を導入したドライエッチ
ングにより可能である。
上にワイドリセス（第２のリセス）が開口したマスク１
９１を形成し、Ａｌ0.2Ｇａ0.8Ａｓワイドリセスストッ
パ層１１１をエッチングストッパ層に用いてＧａＡｓキ
ャップ層１１２層を選択的にエッチングする。このよう
な選択エッチングはＥＣＲエッチング装置またはＲＩＥ
装置を用い、ハロゲン元素として塩素のみを含んだ塩化
ガスとフッ素のみを含んだフッ化物ガスとの混合ガス
（例えばＢＣｌ3＋ＳＦ6など）を導入したドライエッチ
ングにより可能である。
【００３１】表面に露出している部分のＡｌ0.2Ｇａ0.8
Ａｓワイドリセスストッパ層１１１とマスク１９１を除
去した後、全面にＳｉＯ2膜１８１を作成する。新たに
ゲートリセス部（第１のリセス）が開口したマスク１９
２を形成し、ＳｉＯ2膜１８１をエッチングする。さら
に、Ｉｎ0.49Ｇａ0.51Ｐ層１０９をストッパ層に用いて
膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層１１０を
例えば硫酸系のエッチャントにより選択的にウェットエ
ッチングする。図５はウェットエッチング後の構造を示
している。
Ａｓワイドリセスストッパ層１１１とマスク１９１を除
去した後、全面にＳｉＯ2膜１８１を作成する。新たに
ゲートリセス部（第１のリセス）が開口したマスク１９
２を形成し、ＳｉＯ2膜１８１をエッチングする。さら
に、Ｉｎ0.49Ｇａ0.51Ｐ層１０９をストッパ層に用いて
膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層１１０を
例えば硫酸系のエッチャントにより選択的にウェットエ
ッチングする。図５はウェットエッチング後の構造を示
している。
【００３２】次に、図６に示すように、マスク１９２を
除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層１０９上
にＳｉＯ2膜１８１をマスクとして、ゲート開口部にＭ
ＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×
１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層１２０を成長す
る。
除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層１０９上
にＳｉＯ2膜１８１をマスクとして、ゲート開口部にＭ
ＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１×
１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層１２０を成長す
る。
【００３３】その後、ｐ+ＧａＡｓ層１２０の上にゲー
ト電極１７１を形成する。次にＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、
オーミック電極として、ソース電極１７２及びドレイン
電極１７３を形成し、図２の構造を得る。
ト電極１７１を形成する。次にＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、
オーミック電極として、ソース電極１７２及びドレイン
電極１７３を形成し、図２の構造を得る。
【００３４】この構造を用いることによりｐ+型の伝導
を示す半導体、すなわちｐ+ＧａＡｓ層１２０形成時の
モフォロジーを改善し、界面準位を無くすことによりＪ
ＦＥＴの高周波特性を高めることができる。また、Ｉｎ
ＧａＰ層を設けたことによりＪＦＥＴを製造した時、ダ
メージの少ないウエットエッチングが可能となり、高周
波特性の劣化および特性のばらつきを無くすことができ
る。さらに、層にＩｎＧａＰ層を用いることによりＪＦ
ＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を
実現することができる。そして、この構造においてはエ
ピタキシャル成長時にＶ族元素の切り替えが必要な層と
チャネル層が離れているためＶ族元素切り替え制御がＦ
ＥＴ動作に与える影響がない。
を示す半導体、すなわちｐ+ＧａＡｓ層１２０形成時の
モフォロジーを改善し、界面準位を無くすことによりＪ
ＦＥＴの高周波特性を高めることができる。また、Ｉｎ
ＧａＰ層を設けたことによりＪＦＥＴを製造した時、ダ
メージの少ないウエットエッチングが可能となり、高周
波特性の劣化および特性のばらつきを無くすことができ
る。さらに、層にＩｎＧａＰ層を用いることによりＪＦ
ＥＴの耐圧特性を向上させ、またＪＦＥＴの安定動作を
実現することができる。そして、この構造においてはエ
ピタキシャル成長時にＶ族元素の切り替えが必要な層と
チャネル層が離れているためＶ族元素切り替え制御がＦ
ＥＴ動作に与える影響がない。
【００３５】実施例２ 図７は本発明の第２の実施の形態の構造を示す断面図、
図８〜図１１は同形態の製造過程における断面図であ
る。以下、図７〜図１１を参照して第２の実施の形態に
ついて説明する。
図８〜図１１は同形態の製造過程における断面図であ
る。以下、図７〜図１１を参照して第２の実施の形態に
ついて説明する。
【００３６】半絶縁性ＧａＡｓ基板２０１上に、膜厚４
００ｎｍのＧａＡｓバッファ層２０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層２０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層２０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層２０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層２０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
２０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層２０８、膜厚１７ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層２０９、Ｓｉを４×
１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャ
ップ層２１２を順次分子線成長（ＭＢＥ）法または有機
金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成
長する。図８はエピタキシャル成長後の構造を示してい
る。
００ｎｍのＧａＡｓバッファ層２０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層２０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層２０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層２０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層２０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
２０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層２０８、膜厚１７ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層２０９、Ｓｉを４×
１０18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャ
ップ層２１２を順次分子線成長（ＭＢＥ）法または有機
金属気相成長（ＭＯＣＶＤ）法によりエピタキシャル成
長する。図８はエピタキシャル成長後の構造を示してい
る。
【００３７】次に、作成したウェハ上に広いリセスが開
口したマスク２９１を形成し、Ｉｎ 0.49Ｇａ0.51Ｐ層２
０９をストッパ層に用いてＧａＡｓキャップ層２１２
を、例えば硫酸系のエッチャントにより選択的にウェッ
トエッチングする。図９はウェットエッチング後の構造
を示している。
口したマスク２９１を形成し、Ｉｎ 0.49Ｇａ0.51Ｐ層２
０９をストッパ層に用いてＧａＡｓキャップ層２１２
を、例えば硫酸系のエッチャントにより選択的にウェッ
トエッチングする。図９はウェットエッチング後の構造
を示している。
【００３８】マスク２９１を除去した後、全面にＳｉＯ
2膜２８１を作成する。新たにゲートリセス部が開口し
たマスク２９２を形成し、ＳｉＯ2膜２８１をエッチン
グする。図１０はＳｉＯ2膜２８１をエッチングした後
の構造を示している。次に、図１１に示すように、マス
ク２９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ
層２１９上にＳｉＯ2膜２８１をマスクとして、ゲート
開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまた
はＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ２２０
層を成長する。
2膜２８１を作成する。新たにゲートリセス部が開口し
たマスク２９２を形成し、ＳｉＯ2膜２８１をエッチン
グする。図１０はＳｉＯ2膜２８１をエッチングした後
の構造を示している。次に、図１１に示すように、マス
ク２９２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ
層２１９上にＳｉＯ2膜２８１をマスクとして、ゲート
開口部にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまた
はＣを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ２２０
層を成長する。
【００３９】その後、ｐ+ＧａＡｓ２２０層の上にゲー
ト電極２７１を形成する。次にＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、
オーミック電極として、ソース電極２７２及びドレイン
電極２７３を形成し、図７の構造を得る。
ト電極２７１を形成する。次にＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、
オーミック電極として、ソース電極２７２及びドレイン
電極２７３を形成し、図７の構造を得る。
【００４０】この構造を用いることによりｐ+型の伝導
を示す半導体形成時のモフォロジーを改善し、界面準位
を無くすことによりＪＦＥＴの高周波特性を高めること
ができる。また、ＩｎＧａＰ層層を設けたことによりＪ
ＦＥＴを製造した時、ダメージの少ないウエットエッチ
ングが可能となり、高周波特性の劣化および特性のばら
つきを無くすことができる。さらに、層にＩｎＧａＰ層
を用いることによりＪＦＥＴの耐圧特性を向上させ、ま
たＪＦＥＴの安定動作を実現することができる。そし
て、この構造においてはエピタキシャル成長時にＶ族元
素の切り替えが必要な層とチャネル層が離れているため
Ｖ族元素切り替え制御がＦＥＴ動作に与える影響がな
い。
を示す半導体形成時のモフォロジーを改善し、界面準位
を無くすことによりＪＦＥＴの高周波特性を高めること
ができる。また、ＩｎＧａＰ層層を設けたことによりＪ
ＦＥＴを製造した時、ダメージの少ないウエットエッチ
ングが可能となり、高周波特性の劣化および特性のばら
つきを無くすことができる。さらに、層にＩｎＧａＰ層
を用いることによりＪＦＥＴの耐圧特性を向上させ、ま
たＪＦＥＴの安定動作を実現することができる。そし
て、この構造においてはエピタキシャル成長時にＶ族元
素の切り替えが必要な層とチャネル層が離れているため
Ｖ族元素切り替え制御がＦＥＴ動作に与える影響がな
い。
【００４１】実施例３ 図１２は本発明の第３の実施の形態の構造を示す断面
図、図１３〜図１６は同形態の製造過程における断面図
である。以下、図１２〜図１６を参照して第３の実施の
形態について説明する。
図、図１３〜図１６は同形態の製造過程における断面図
である。以下、図１２〜図１６を参照して第３の実施の
形態について説明する。
【００４２】半絶縁性ＧａＡｓ基板３０１上に、膜厚４
００ｎｍのＧａＡｓバッファ層３０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層３０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層３０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層３０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層３０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
３０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層３０８、膜厚１７ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層３０９、Ｚｎまたは
Ｃを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層３２０
を順次分子線成長（ＭＢＥ）法または有機金属気相成長
（ＭＯＣＶＤ）法によりエピタキシャル成長する。図１
３はエピタキシャル成長後の構造を示している。
００ｎｍのＧａＡｓバッファ層３０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層３０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層３０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層３０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層３０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
３０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層３０８、膜厚１７ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層３０９、Ｚｎまたは
Ｃを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層３２０
を順次分子線成長（ＭＢＥ）法または有機金属気相成長
（ＭＯＣＶＤ）法によりエピタキシャル成長する。図１
３はエピタキシャル成長後の構造を示している。
【００４３】次に、図１４に示すように、マスク３９１
を形成しゲート電極３７１を形成する。マスク除去後、
ゲート電極３７１をマスクとしてゲート電極下以外のｐ
+ＧａＡｓ層３２０を例えば硫酸系のエッチャントによ
り選択的にウェットエッチングする。
を形成しゲート電極３７１を形成する。マスク除去後、
ゲート電極３７１をマスクとしてゲート電極下以外のｐ
+ＧａＡｓ層３２０を例えば硫酸系のエッチャントによ
り選択的にウェットエッチングする。
【００４４】次に、全面にＳｉＯ2膜３８１を作成す
る。その後、図１５に示すようにマスク３９２を形成
し、３８１、３０３−３０９層を除去する。マスクを除
去後、ＳｉＯ2膜３８１をマスクとして、ソース、ドレ
イン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉ
を４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミック
コンタクト層３１３を埋め込み成長する。図１６は層３
１３を成長した後の構造を示している。その後、ソース
電極３７２及びドレイン電極３７３を実施例１と同様に
形成し、図１２の構造を得る。
る。その後、図１５に示すようにマスク３９２を形成
し、３８１、３０３−３０９層を除去する。マスクを除
去後、ＳｉＯ2膜３８１をマスクとして、ソース、ドレ
イン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉ
を４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミック
コンタクト層３１３を埋め込み成長する。図１６は層３
１３を成長した後の構造を示している。その後、ソース
電極３７２及びドレイン電極３７３を実施例１と同様に
形成し、図１２の構造を得る。
【００４５】この構造を用いることによりソース及びド
レイン電極からからチャネル層へのコンタクト抵抗を低
減することができる。また、この工程ではゲート電極を
マスクにしてｐ+ＧａＡｓ層３２０をエッチングするた
め、均一性の良いゲート形成が行われる。層にＩｎＧａ
Ｐ層を用いることによりＪＦＥＴの耐圧特性を向上さ
せ、またＪＦＥＴの安定動作を実現することができる。
そして、この構造においてはエピタキシャル成長時にＶ
族元素の切り替えが必要な層とチャネル層が離れている
ためＶ族元素切り替え制御がＦＥＴ動作に与える影響が
ない。
レイン電極からからチャネル層へのコンタクト抵抗を低
減することができる。また、この工程ではゲート電極を
マスクにしてｐ+ＧａＡｓ層３２０をエッチングするた
め、均一性の良いゲート形成が行われる。層にＩｎＧａ
Ｐ層を用いることによりＪＦＥＴの耐圧特性を向上さ
せ、またＪＦＥＴの安定動作を実現することができる。
そして、この構造においてはエピタキシャル成長時にＶ
族元素の切り替えが必要な層とチャネル層が離れている
ためＶ族元素切り替え制御がＦＥＴ動作に与える影響が
ない。
【００４６】実施例４ 図１２に示す第３の実施形態の別の製造方法を説明す
る。図１７〜図１８は同形態の別の製造過程における断
面図である。以下、図１２、図１３、図１７〜図１８、
図１５、及び図１６を参照して本実施例について説明す
る。
る。図１７〜図１８は同形態の別の製造過程における断
面図である。以下、図１２、図１３、図１７〜図１８、
図１５、及び図１６を参照して本実施例について説明す
る。
【００４７】実施例３と同様にして図１３に示す構造を
得た後、図１７に示すように、作成したウェハ上にマス
ク３９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層３
０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層３
２０を例えば硫酸系のエッチャントにより選択的にウェ
ットエッチングする。
得た後、図１７に示すように、作成したウェハ上にマス
ク３９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層３
０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層３
２０を例えば硫酸系のエッチャントにより選択的にウェ
ットエッチングする。
【００４８】次に、図１８に示すように、マスク３９３
を除去後、マスク３９４を形成しｐ +ＧａＡｓ３２０層
の上にゲート電極３７１を形成する。
を除去後、マスク３９４を形成しｐ +ＧａＡｓ３２０層
の上にゲート電極３７１を形成する。
【００４９】次に、マスク３９４を除去後、図１５、図
１６の工程を実施例３と同様に行うことで、ソース、ド
レイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳ
ｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミッ
クコンタクト層３１３を埋め込み成長させ、ソース電極
３７２及びドレイン電極３７３を形成し、図１２の構造
を得る。この工程においても、均一性の良いゲート形成
が行われる。
１６の工程を実施例３と同様に行うことで、ソース、ド
レイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳ
ｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミッ
クコンタクト層３１３を埋め込み成長させ、ソース電極
３７２及びドレイン電極３７３を形成し、図１２の構造
を得る。この工程においても、均一性の良いゲート形成
が行われる。
【００５０】実施例５ 図１２に示す第３の実施形態の更に別の製造方法を説明
する。図１９〜図２０は同形態の別の製造過程における
断面図である。以下、図１２、図１３、図１７及び図１
９〜図２０を参照して本実施例について説明する。
する。図１９〜図２０は同形態の別の製造過程における
断面図である。以下、図１２、図１３、図１７及び図１
９〜図２０を参照して本実施例について説明する。
【００５１】実施例３と同様にして図１３に示す構造を
得た後、図１７に示すように実施例４と同様にマスク３
９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層３０９
をエッチングストッパ層に用いてｐ+ＧａＡｓ層３２０
を例えば硫酸系のエッチャントにより選択的にウェット
エッチングする。
得た後、図１７に示すように実施例４と同様にマスク３
９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層３０９
をエッチングストッパ層に用いてｐ+ＧａＡｓ層３２０
を例えば硫酸系のエッチャントにより選択的にウェット
エッチングする。
【００５２】次に、マスクを除去後、全面にＳｉＯ2膜
３８２を作成する。その後、図１９に示すようにマスク
３９５を形成し、３８２、３０３−３０９層を除去す
る。マスク３９５を除去後、ＳｉＯ2膜３８２をマスク
として、ソース、ドレイン電極部にＭＢＥ法あるいはＭ
ＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ
+ＧａＡｓオーミックコンタクト層３１３を埋め込み成
長する。図２０は層３１３成長後の構造を示している。
その後、ゲート電極３７１、ソース電極３７２及びドレ
イン電極３７３を形成し、図１２の構造を得る。
３８２を作成する。その後、図１９に示すようにマスク
３９５を形成し、３８２、３０３−３０９層を除去す
る。マスク３９５を除去後、ＳｉＯ2膜３８２をマスク
として、ソース、ドレイン電極部にＭＢＥ法あるいはＭ
ＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープしたｎ
+ＧａＡｓオーミックコンタクト層３１３を埋め込み成
長する。図２０は層３１３成長後の構造を示している。
その後、ゲート電極３７１、ソース電極３７２及びドレ
イン電極３７３を形成し、図１２の構造を得る。
【００５３】実施例６ 図２１は本発明の第４の実施の形態の構造を示す断面
図、図２２〜図２５は同形態の製造過程における断面図
である。以下、図２１〜図２５を参照して第４の実施の
形態について説明する。
図、図２２〜図２５は同形態の製造過程における断面図
である。以下、図２１〜図２５を参照して第４の実施の
形態について説明する。
【００５４】半絶縁性ＧａＡｓ基板４０１上に、膜厚４
００ｎｍのＧａＡｓバッファ層４０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層４０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層４０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層４０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層４０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
４０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層４０８、膜厚１７ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層４０９、Ｚｎまたは
Ｃを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層４２０
を順次分子線成長（ＭＢＥ）法または有機金属気相成長
（ＭＯＣＶＤ）法によりエピタキシャル成長する。図２
２はエピタキシャル成長後の構造を示している。
００ｎｍのＧａＡｓバッファ層４０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層４０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層４０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層４０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層４０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
４０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層４０８、膜厚１７ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層４０９、Ｚｎまたは
Ｃを１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層４２０
を順次分子線成長（ＭＢＥ）法または有機金属気相成長
（ＭＯＣＶＤ）法によりエピタキシャル成長する。図２
２はエピタキシャル成長後の構造を示している。
【００５５】次に、図２３に示すように、作成したウェ
ハ上にマスク４９１を形成し、ゲート電極４７１を形成
する。
ハ上にマスク４９１を形成し、ゲート電極４７１を形成
する。
【００５６】マスク除去後、ゲート電極４７１をマスク
としてゲート電極下以外のｐ+ＧａＡｓ層４２０を層４
０９をエッチングストッパーとして例えば硫酸系のエッ
チャントにより選択的にウェットエッチングする。続い
て、全面にＳｉＯ2膜４８１を作成する。その後、図２
４に示すように、マスク４９２を形成し、ＳｉＯ2膜４
８１を除去する。マスク４９２を除去後、図２５に示す
ように、ＳｉＯ2膜４８１をマスクとして、ソース、ド
レイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳ
ｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミッ
クコンタクト層４１３を成長する。その後、ソース電極
４７２及びドレイン電極４７３を形成し、図２１の構造
を得る。
としてゲート電極下以外のｐ+ＧａＡｓ層４２０を層４
０９をエッチングストッパーとして例えば硫酸系のエッ
チャントにより選択的にウェットエッチングする。続い
て、全面にＳｉＯ2膜４８１を作成する。その後、図２
４に示すように、マスク４９２を形成し、ＳｉＯ2膜４
８１を除去する。マスク４９２を除去後、図２５に示す
ように、ＳｉＯ2膜４８１をマスクとして、ソース、ド
レイン電極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳ
ｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミッ
クコンタクト層４１３を成長する。その後、ソース電極
４７２及びドレイン電極４７３を形成し、図２１の構造
を得る。
【００５７】この構造を用いることによりｎ+型の伝導
を示す半導体、すなわち、オーミックコンタクト層４１
３形成時の界面がＡｌを含まないＩｎＧａＰ層４０９で
あるため、再成長時のモフォロジーを改善され、界面準
位を無くすことによりＪＦＥＴの高周波特性を高めるこ
とができる。また、ＩｎＧａＰ層４０９を設けたことに
よりＪＦＥＴを製造した時、ダメージの少ないウエット
エッチングが可能となり、高周波特性の劣化および特性
のばらつきを無くすことができる。この構造を用いるこ
とによりソース及びドレイン電極からからチャネル層へ
のコンタクト抵抗を低減することができる。ＩｎＧａＰ
層４０９を用いることによりＪＦＥＴの耐圧特性を向上
させ、またＪＦＥＴの安定動作を実現することができ
る。そして、この構造においてはエピタキシャル成長時
にＶ族元素の切り替えが必要な層とチャネル層が離れて
いるためＶ族元素切り替え制御がＦＥＴ動作に与える影
響がない。
を示す半導体、すなわち、オーミックコンタクト層４１
３形成時の界面がＡｌを含まないＩｎＧａＰ層４０９で
あるため、再成長時のモフォロジーを改善され、界面準
位を無くすことによりＪＦＥＴの高周波特性を高めるこ
とができる。また、ＩｎＧａＰ層４０９を設けたことに
よりＪＦＥＴを製造した時、ダメージの少ないウエット
エッチングが可能となり、高周波特性の劣化および特性
のばらつきを無くすことができる。この構造を用いるこ
とによりソース及びドレイン電極からからチャネル層へ
のコンタクト抵抗を低減することができる。ＩｎＧａＰ
層４０９を用いることによりＪＦＥＴの耐圧特性を向上
させ、またＪＦＥＴの安定動作を実現することができ
る。そして、この構造においてはエピタキシャル成長時
にＶ族元素の切り替えが必要な層とチャネル層が離れて
いるためＶ族元素切り替え制御がＦＥＴ動作に与える影
響がない。
【００５８】実施例７ 図２１に示す第４の実施形態の別の製造方法を説明す
る。図２６〜図２７は同形態の別の製造過程における断
面図である。以下、図２１、図２２、図２６、図２７、
図２４、図２５を参照して本実施例について説明する。
る。図２６〜図２７は同形態の別の製造過程における断
面図である。以下、図２１、図２２、図２６、図２７、
図２４、図２５を参照して本実施例について説明する。
【００５９】実施例６と同様にして図２２に示す構造を
得た後、図２６に示すように、作成したウェハ上にマス
ク４９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層４
０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層４
２０を、例えば硫酸系のエッチャントにより選択的にウ
ェットエッチングする。
得た後、図２６に示すように、作成したウェハ上にマス
ク４９３を形成し、アンドープＩｎ0.49Ｇａ0.51Ｐ層４
０９をエッチングストッパ層に用いてｐ+ＧａＡｓ層４
２０を、例えば硫酸系のエッチャントにより選択的にウ
ェットエッチングする。
【００６０】次に、図２７に示すように、マスク４９３
を除去後、マスク４９４を形成しｐ +ＧａＡｓ層４２０
の上にゲート電極４７１を形成する。
を除去後、マスク４９４を形成しｐ +ＧａＡｓ層４２０
の上にゲート電極４７１を形成する。
【００６１】次に、マスク４９４を除去後、実施例６と
同様に、図２４に示すようにＳｉＯ 2膜４８１を作成す
る。その後、図２５に示すように、ＳｉＯ2膜４８１を
マスクとして、ソース、ドレイン電極部にＭＢＥ法ある
いはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープ
したｎ+ＧａＡｓオーミックコンタクト層４１３を成長
する。その後、ソース電極４７２及びドレイン電極４７
３を形成し、図２１の構造を得る。この工程により、均
一性の良いゲート電極形成が行われる。
同様に、図２４に示すようにＳｉＯ 2膜４８１を作成す
る。その後、図２５に示すように、ＳｉＯ2膜４８１を
マスクとして、ソース、ドレイン電極部にＭＢＥ法ある
いはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ-3ドープ
したｎ+ＧａＡｓオーミックコンタクト層４１３を成長
する。その後、ソース電極４７２及びドレイン電極４７
３を形成し、図２１の構造を得る。この工程により、均
一性の良いゲート電極形成が行われる。
【００６２】実施例８ 図２１に示す第４の実施形態の更に別の製造方法を説明
する。図２８〜図２９は同形態の別の製造過程における
断面図である。以下、図２１、図２２、図２６、図２
８、図２９を参照して本実施例について説明する。
する。図２８〜図２９は同形態の別の製造過程における
断面図である。以下、図２１、図２２、図２６、図２
８、図２９を参照して本実施例について説明する。
【００６３】実施例６と同様にして図２２に示す積層構
造を形成した後、実施例７と同様にウエハ上にマスク４
９３を形成してアンドープＩｎ0.49Ｇａ0.51Ｐ層４０９
をエッチングストッパ層に用いてｐ+ＧａＡｓ層４２０
を、例えば硫酸系のエッチャントにより選択的にウェッ
トエッチングすることにより図２６に示す構造を得る。
造を形成した後、実施例７と同様にウエハ上にマスク４
９３を形成してアンドープＩｎ0.49Ｇａ0.51Ｐ層４０９
をエッチングストッパ層に用いてｐ+ＧａＡｓ層４２０
を、例えば硫酸系のエッチャントにより選択的にウェッ
トエッチングすることにより図２６に示す構造を得る。
【００６４】次に、図２８に示すように、マスク４９３
除去後、全面にＳｉＯ2膜４８２を作成する。更に、マ
スク４９５を形成し、ＳｉＯ2膜４８２を除去する。マ
スク４９５を除去後、図２９に示すように、ＳｉＯ2膜
４８２をマスクとして、ソース、ドレイン電極部にＭＢ
Ｅ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ
-3ドープしたｎ+ＧａＡｓオーミックコンタクト層４１
３を成長する。その後、ゲート電極４７１、ソース電極
４７２及びドレイン電極４７３を形成し、図２１の構造
を得る。
除去後、全面にＳｉＯ2膜４８２を作成する。更に、マ
スク４９５を形成し、ＳｉＯ2膜４８２を除去する。マ
スク４９５を除去後、図２９に示すように、ＳｉＯ2膜
４８２をマスクとして、ソース、ドレイン電極部にＭＢ
Ｅ法あるいはＭＯＣＶＤ法によりＳｉを４×１０18ｃｍ
-3ドープしたｎ+ＧａＡｓオーミックコンタクト層４１
３を成長する。その後、ゲート電極４７１、ソース電極
４７２及びドレイン電極４７３を形成し、図２１の構造
を得る。
【００６５】以下の実施例９〜１３に、コンタクト抵抗
の低減を図った実施形態について説明する。
の低減を図った実施形態について説明する。
【００６６】実施例９ 図３０は本発明の第５の実施の形態の構造を示す断面
図、図３１〜図３４は同形態の製造過程における断面図
である。以下、図３０〜図３４を参照して第５の実施の
形態について説明する。
図、図３１〜図３４は同形態の製造過程における断面図
である。以下、図３０〜図３４を参照して第５の実施の
形態について説明する。
【００６７】半絶縁性ＧａＡｓ基板５０１上に、膜厚４
００ｎｍのＧａＡｓバッファ層５０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層５０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層５０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層５０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層５０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
５０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層５０８、膜厚１２ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層５０９、膜厚５ｎｍ
のアンドープＩｎＧａＡｓＰ層５３０、膜厚３０ｎｍの
アンドープＧａＡｓ埋め込み層５１０、Ｓｉを４×１０
18ｃｍ-3ドープした膜厚６ｎｍのＡｌ0.2Ｇａ0.8Ａｓワ
イドリセスストッパ層５１１、Ｓｉを４×１０18ｃｍ-3
ドープした膜厚１００ｎｍのＧａＡｓキャップ層５１２
を順次分子線成長（ＭＢＥ）法または有機金属気相成長
（ＭＯＣＶＤ）法によりエピタキシャル成長する。図３
１はエピタキシャル成長後の構造を示している。
００ｎｍのＧａＡｓバッファ層５０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層５０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層５０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層５０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層５０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
５０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層５０８、膜厚１２ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層５０９、膜厚５ｎｍ
のアンドープＩｎＧａＡｓＰ層５３０、膜厚３０ｎｍの
アンドープＧａＡｓ埋め込み層５１０、Ｓｉを４×１０
18ｃｍ-3ドープした膜厚６ｎｍのＡｌ0.2Ｇａ0.8Ａｓワ
イドリセスストッパ層５１１、Ｓｉを４×１０18ｃｍ-3
ドープした膜厚１００ｎｍのＧａＡｓキャップ層５１２
を順次分子線成長（ＭＢＥ）法または有機金属気相成長
（ＭＯＣＶＤ）法によりエピタキシャル成長する。図３
１はエピタキシャル成長後の構造を示している。
【００６８】次に、図３２に示すように、作成したウェ
ハ上にワイドリセス（第２のリセス）が開口したマスク
５９１を形成し、Ａｌ0.2Ｇａ0.8Ａｓワイドリセススト
ッパ層５１１をエッチングストッパ層に用いてＧａＡｓ
キャップ層５１２層を選択的にエッチングする。このよ
うな選択エッチングはＥＣＲエッチング装置またはＲＩ
Ｅ装置を用い、ハロゲン元素として塩素のみを含んだ塩
化ガスとフッ素のみを含んだフッ化物ガスとの混合ガス
（例えばＢＣｌ3＋ＳＦ6など）を導入したドライエッチ
ングにより可能である。
ハ上にワイドリセス（第２のリセス）が開口したマスク
５９１を形成し、Ａｌ0.2Ｇａ0.8Ａｓワイドリセススト
ッパ層５１１をエッチングストッパ層に用いてＧａＡｓ
キャップ層５１２層を選択的にエッチングする。このよ
うな選択エッチングはＥＣＲエッチング装置またはＲＩ
Ｅ装置を用い、ハロゲン元素として塩素のみを含んだ塩
化ガスとフッ素のみを含んだフッ化物ガスとの混合ガス
（例えばＢＣｌ3＋ＳＦ6など）を導入したドライエッチ
ングにより可能である。
【００６９】表面に露出している部分のＡｌ0.2Ｇａ0.8
Ａｓワイドリセスストッパ層５１１とマスク５９１を除
去した後、全面にＳｉＯ2膜５８１を作成する。新たに
ゲートリセス部（第１のリセス）が開口したマスク５９
２を形成し、ＳｉＯ2膜５８１をエッチングする。さら
に、Ｉｎ0.49Ｇａ0.51Ｐ層５０９をストッパ層に用いて
膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層５１０、
ＩｎＧａＡｓＰ層５３０を例えば硫酸系のエッチャント
により選択的にウェットエッチングする。図３３はウェ
ットエッチング後の構造を示している。
Ａｓワイドリセスストッパ層５１１とマスク５９１を除
去した後、全面にＳｉＯ2膜５８１を作成する。新たに
ゲートリセス部（第１のリセス）が開口したマスク５９
２を形成し、ＳｉＯ2膜５８１をエッチングする。さら
に、Ｉｎ0.49Ｇａ0.51Ｐ層５０９をストッパ層に用いて
膜厚３０ｎｍのアンドープＧａＡｓ埋め込み層５１０、
ＩｎＧａＡｓＰ層５３０を例えば硫酸系のエッチャント
により選択的にウェットエッチングする。図３３はウェ
ットエッチング後の構造を示している。
【００７０】次に、図３４に示すように、マスク５９２
を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層５０９
上にＳｉＯ2膜５８１をマスクとして、ゲート開口部に
ＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１
×１０20ｃｍ-3ドープしたｐ +ＧａＡｓ層５２０を成長
する。
を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層５０９
上にＳｉＯ2膜５８１をマスクとして、ゲート開口部に
ＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを１
×１０20ｃｍ-3ドープしたｐ +ＧａＡｓ層５２０を成長
する。
【００７１】その後、ｐ+ＧａＡｓ層５２０の上にゲー
ト電極５７１を形成する。次にＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、
オーミック電極として、ソース電極５７２及びドレイン
電極５７３を形成し、図３０の構造を得る。
ト電極５７１を形成する。次にＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、
オーミック電極として、ソース電極５７２及びドレイン
電極５７３を形成し、図３０の構造を得る。
【００７２】この構造を用いることによりｐ+型の伝導
を示す半導体形成時のモフォロジーを改善し、また界面
準位を無くすことによりＪＦＥＴの高周波特性を高める
ことができる。また、層としてＩｎＧａＰ層を設けたこ
とによりＪＦＥＴを製造した時、ダメージの少ないウエ
ットエッチングが可能となり、高周波特性の劣化および
特性のばらつきを無くすことができる。多段リセスを形
成するエピタキシャル構造に変化、すなわち、ＩｎＧａ
ＡｓＰ層５３０を加えることにより、キャップ層５１２
からチャネル層５０６へのコンタクト抵抗を低減するこ
とができる。さらに、ＩｎＧａＰ層５０９を用いること
によりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの
安定動作を実現することができる。そして、この構造に
おいてはエピタキシャル成長時にＶ族元素の切り替えが
必要な層とチャネル層が離れているためＶ族元素切り替
え制御がＦＥＴ動作に与える影響がない。尚この例で
は、ＩｎＧａＡｓＰ層５３０もエッチングしてリセスを
形成していたが、ＩｎＧａＡｓＰ層５３０を一部残して
あるいは該層をエッチングせずに第１のリセスを形成
し、該リセス内にｐ+ＧａＡｓ層５２０を形成しても良
い。
を示す半導体形成時のモフォロジーを改善し、また界面
準位を無くすことによりＪＦＥＴの高周波特性を高める
ことができる。また、層としてＩｎＧａＰ層を設けたこ
とによりＪＦＥＴを製造した時、ダメージの少ないウエ
ットエッチングが可能となり、高周波特性の劣化および
特性のばらつきを無くすことができる。多段リセスを形
成するエピタキシャル構造に変化、すなわち、ＩｎＧａ
ＡｓＰ層５３０を加えることにより、キャップ層５１２
からチャネル層５０６へのコンタクト抵抗を低減するこ
とができる。さらに、ＩｎＧａＰ層５０９を用いること
によりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの
安定動作を実現することができる。そして、この構造に
おいてはエピタキシャル成長時にＶ族元素の切り替えが
必要な層とチャネル層が離れているためＶ族元素切り替
え制御がＦＥＴ動作に与える影響がない。尚この例で
は、ＩｎＧａＡｓＰ層５３０もエッチングしてリセスを
形成していたが、ＩｎＧａＡｓＰ層５３０を一部残して
あるいは該層をエッチングせずに第１のリセスを形成
し、該リセス内にｐ+ＧａＡｓ層５２０を形成しても良
い。
【００７３】実施例１０ 図３５は本発明の第６の実施の形態の構造を示す断面
図、図３６〜図３９は同形態の製造過程における断面図
である。以下、図３５〜図３９を参照して第６の実施の
形態について説明する。
図、図３６〜図３９は同形態の製造過程における断面図
である。以下、図３５〜図３９を参照して第６の実施の
形態について説明する。
【００７４】半絶縁性ＧａＡｓ基板６０１上に、膜厚４
００ｎｍのＧａＡｓバッファ層６０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層６０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層６０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層６０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層６０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
６０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層６０８、膜厚１２ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層６０９、膜厚５ｎｍ
のアンドープＩｎＧａＡｓＰ層６３０、Ｓｉを４×１０
18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ
層６１２を順次分子線成長（ＭＢＥ）法または有機金属
気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長す
る。図３６はエピタキシャル成長後の構造を示してい
る。
００ｎｍのＧａＡｓバッファ層６０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層６０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層６０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層６０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層６０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
６０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層６０８、膜厚１２ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層６０９、膜厚５ｎｍ
のアンドープＩｎＧａＡｓＰ層６３０、Ｓｉを４×１０
18ｃｍ-3ドープした膜厚１００ｎｍのＧａＡｓキャップ
層６１２を順次分子線成長（ＭＢＥ）法または有機金属
気相成長（ＭＯＣＶＤ）法によりエピタキシャル成長す
る。図３６はエピタキシャル成長後の構造を示してい
る。
【００７５】次に、作成したウェハ上に広いリセスが開
口したマスク６９１を形成し、Ｉｎ 0.49Ｇａ0.51Ｐ層６
０９をストッパ層に用いてＧａＡｓキャップ層６１２、
ＩｎＧａＡｓＰ層６３０を例えば硫酸系のエッチャント
により選択的にウェットエッチングする。図３７はウェ
ットエッチング後の構造を示している。
口したマスク６９１を形成し、Ｉｎ 0.49Ｇａ0.51Ｐ層６
０９をストッパ層に用いてＧａＡｓキャップ層６１２、
ＩｎＧａＡｓＰ層６３０を例えば硫酸系のエッチャント
により選択的にウェットエッチングする。図３７はウェ
ットエッチング後の構造を示している。
【００７６】マスク６９１を除去した後、全面にＳｉＯ
2膜６８１を作成する。新たにゲートリセス部が開口し
たマスク６９２を形成し、ＳｉＯ2膜６８１をエッチン
グする。図３８はＳｉＯ2膜６８１をエッチング後の構
造を示している。次に図３９に示すように、マスク６９
２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層６０
９上にＳｉＯ2膜６８１をマスクとして、ゲート開口部
にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを
１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層６２０を成
長する。
2膜６８１を作成する。新たにゲートリセス部が開口し
たマスク６９２を形成し、ＳｉＯ2膜６８１をエッチン
グする。図３８はＳｉＯ2膜６８１をエッチング後の構
造を示している。次に図３９に示すように、マスク６９
２を除去後、表面に露出したＩｎ0.49Ｇａ0.51Ｐ層６０
９上にＳｉＯ2膜６８１をマスクとして、ゲート開口部
にＭＢＥ法あるいはＭＯＣＶＤ法によりＺｎまたはＣを
１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層６２０を成
長する。
【００７７】その後、ｐ+ＧａＡｓ層６２０の上にゲー
ト電極６７１を形成する。次にＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、
オーミック電極として、ソース電極６７２及びドレイン
電極６７３を形成し、図３５の構造を得る。
ト電極６７１を形成する。次にＡｕＧｅを蒸着リフトオ
フ及びアロイ（例えば４００℃／１ｍｉｎ．）を行い、
オーミック電極として、ソース電極６７２及びドレイン
電極６７３を形成し、図３５の構造を得る。
【００７８】この構造を用いることによりｐ+型の伝導
を示す半導体形成時のモフォロジーを改善し、また界面
準位を無くすことによりＪＦＥＴの高周波特性を高める
ことができる。また、ＩｎＧａＰ層６０９をもうけるこ
とによりＪＦＥＴを製造した時、ダメージの少ないウエ
ットエッチングが可能となり、高周波特性の劣化および
特性のばらつきを無くすことができる。多段リセスを形
成するエピタキシャル構造に変化を加えることにより、
キャップ層６１２からチャネル層６０６へのコンタクト
抵抗を低減することができる。さらに、ＩｎＧａＰ層６
０９を用いることによりＪＦＥＴの耐圧特性を向上さ
せ、またＪＦＥＴの安定動作を実現することができる。
そして、この構造においてはエピタキシャル成長時にＶ
族元素の切り替えが必要な層とチャネル層が離れている
ためＶ族元素切り替え制御がＦＥＴ動作に与える影響が
ない。尚この例では、ＩｎＧａＡｓＰ層６３０もエッチ
ングしてリセスを形成していたが、ＩｎＧａＡｓＰ層６
３０を一部残してあるいは該層をエッチングせずにリセ
スを形成し、該リセス内にｐ+ＧａＡｓ層６２０を形成
しても良い。
を示す半導体形成時のモフォロジーを改善し、また界面
準位を無くすことによりＪＦＥＴの高周波特性を高める
ことができる。また、ＩｎＧａＰ層６０９をもうけるこ
とによりＪＦＥＴを製造した時、ダメージの少ないウエ
ットエッチングが可能となり、高周波特性の劣化および
特性のばらつきを無くすことができる。多段リセスを形
成するエピタキシャル構造に変化を加えることにより、
キャップ層６１２からチャネル層６０６へのコンタクト
抵抗を低減することができる。さらに、ＩｎＧａＰ層６
０９を用いることによりＪＦＥＴの耐圧特性を向上さ
せ、またＪＦＥＴの安定動作を実現することができる。
そして、この構造においてはエピタキシャル成長時にＶ
族元素の切り替えが必要な層とチャネル層が離れている
ためＶ族元素切り替え制御がＦＥＴ動作に与える影響が
ない。尚この例では、ＩｎＧａＡｓＰ層６３０もエッチ
ングしてリセスを形成していたが、ＩｎＧａＡｓＰ層６
３０を一部残してあるいは該層をエッチングせずにリセ
スを形成し、該リセス内にｐ+ＧａＡｓ層６２０を形成
しても良い。
【００７９】実施例１１ 図４０は本発明の第７の実施の形態の構造を示す断面
図、図４１〜図４４は同形態の製造過程における断面図
である。以下、図４０〜図４４を参照して第７の実施の
形態について説明する。
図、図４１〜図４４は同形態の製造過程における断面図
である。以下、図４０〜図４４を参照して第７の実施の
形態について説明する。
【００８０】半絶縁性ＧａＡｓ基板７０１上に、膜厚４
００ｎｍのＧａＡｓバッファ層７０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層７０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層７０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層７０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層７０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
７０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層７０８、膜厚１２ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層７０９、膜厚５ｎｍ
のアンドープＩｎＧａＡｓＰ層７３０、ＺｎまたはＣを
１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層７２０を順
次分子線成長（ＭＢＥ）法または有機金属気相成長（Ｍ
ＯＣＶＤ）法によりエピタキシャル成長する。図４１は
エピタキシャル成長後の構造を示している。
００ｎｍのＧａＡｓバッファ層７０２、膜厚１００ｎｍ
のアンドープＡｌ0.2Ｇａ0.8Ａｓバッファー層７０３、
Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍのＡｌ
0.2Ｇａ0.8Ａｓ電子供給層７０４、膜厚２ｎｍのアンド
ープＡｌ0.2Ｇａ0.8Ａｓスペーサ層７０５、膜厚１５ｎ
ｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層７０６、
膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層
７０７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚９ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層７０８、膜厚１２ｎｍ
のアンドープＩｎ 0.49Ｇａ0.51Ｐ層７０９、膜厚５ｎｍ
のアンドープＩｎＧａＡｓＰ層７３０、ＺｎまたはＣを
１×１０20ｃｍ-3ドープしたｐ+ＧａＡｓ層７２０を順
次分子線成長（ＭＢＥ）法または有機金属気相成長（Ｍ
ＯＣＶＤ）法によりエピタキシャル成長する。図４１は
エピタキシャル成長後の構造を示している。
【００８１】次に、図４２に示すように、マスク７９１
を形成しゲート電極７７１を形成する。マスク７９１除
去後、ゲート電極７７１をマスクに、ＩｎＧａＡｓＰ層
７３０をエッチングストッパ層としてゲート電極７７１
下以外のｐ+ＧａＡｓ層７２０を例えば硫酸系のエッチ
ャントにより選択的にウェットエッチングする。
を形成しゲート電極７７１を形成する。マスク７９１除
去後、ゲート電極７７１をマスクに、ＩｎＧａＡｓＰ層
７３０をエッチングストッパ層としてゲート電極７７１
下以外のｐ+ＧａＡｓ層７２０を例えば硫酸系のエッチ
ャントにより選択的にウェットエッチングする。
【００８２】次に、全面にＳｉＯ2膜７８１を作成し、
図４３に示すように、マスク７９２を形成し、ＳｉＯ2
膜７８１のソース・ドレイン電極形成部を除去する。マ
スク７９２を除去後、ＳｉＯ2膜７８１をマスクとし
て、ソース、ドレイン電極部のＩｎＧａＡｓＰ層７３０
上にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１
０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタク
ト層７１３を成長する。図４４はオーミックコンタクト
層７１３成長後の構造を示している。その後、ソース電
極７７２及びドレイン電極７７３を形成し、図４０の構
造を得る。
図４３に示すように、マスク７９２を形成し、ＳｉＯ2
膜７８１のソース・ドレイン電極形成部を除去する。マ
スク７９２を除去後、ＳｉＯ2膜７８１をマスクとし
て、ソース、ドレイン電極部のＩｎＧａＡｓＰ層７３０
上にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×１
０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタク
ト層７１３を成長する。図４４はオーミックコンタクト
層７１３成長後の構造を示している。その後、ソース電
極７７２及びドレイン電極７７３を形成し、図４０の構
造を得る。
【００８３】この構造を用いることによりｎ+型の伝導
を示す半導体、すなわちオーミックコンタクト層７１３
形成時のモフォロジーを改善し、また界面準位を無くす
ことによりＪＦＥＴの高周波特性を高めることができ
る。また、ＩｎＧａＰ層７０９をもうけることによりＪ
ＦＥＴを製造した時、ダメージの少ないウエットエッチ
ングが可能となり、高周波特性の劣化および特性のばら
つきを無くすことができる。又、ＩｎＧａＡｓＰ層７３
０を追加したことにより、ソース及びドレイン電極から
からチャネル層へのコンタクト抵抗を低減することがで
きる。また、この工程により、均一性の良いゲート電極
形成が行われる。第２層にＩｎＧａＰ層を用いることに
よりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安
定動作を実現することができる。そして、この構造にお
いてはエピタキシャル成長時にＶ族元素の切り替えが必
要な層とチャネル層が離れているためＶ族元素切り替え
制御がＦＥＴ動作に与える影響がない。
を示す半導体、すなわちオーミックコンタクト層７１３
形成時のモフォロジーを改善し、また界面準位を無くす
ことによりＪＦＥＴの高周波特性を高めることができ
る。また、ＩｎＧａＰ層７０９をもうけることによりＪ
ＦＥＴを製造した時、ダメージの少ないウエットエッチ
ングが可能となり、高周波特性の劣化および特性のばら
つきを無くすことができる。又、ＩｎＧａＡｓＰ層７３
０を追加したことにより、ソース及びドレイン電極から
からチャネル層へのコンタクト抵抗を低減することがで
きる。また、この工程により、均一性の良いゲート電極
形成が行われる。第２層にＩｎＧａＰ層を用いることに
よりＪＦＥＴの耐圧特性を向上させ、またＪＦＥＴの安
定動作を実現することができる。そして、この構造にお
いてはエピタキシャル成長時にＶ族元素の切り替えが必
要な層とチャネル層が離れているためＶ族元素切り替え
制御がＦＥＴ動作に与える影響がない。
【００８４】実施例１２ 図４０に示す本発明の第７の実施の形態の別の製造方法
を説明する。図４５〜図４６は同実施例の製造過程にお
ける断面図である。以下、図４０、図４１、図４５、図
４６、図４３、図４４を参照して本実施例について説明
する。
を説明する。図４５〜図４６は同実施例の製造過程にお
ける断面図である。以下、図４０、図４１、図４５、図
４６、図４３、図４４を参照して本実施例について説明
する。
【００８５】実施例１１と同様にして図４１に示す構造
を得た後、図４５に示すように、作成したウェハ上にマ
スク７９３を形成し、アンドープＩｎＧａＡｓＰ層７３
０をエッチングストッパ層に用いてｐ+ＧａＡｓ層７２
０を例えば硫酸系のエッチャントにより選択的にウェッ
トエッチングする。
を得た後、図４５に示すように、作成したウェハ上にマ
スク７９３を形成し、アンドープＩｎＧａＡｓＰ層７３
０をエッチングストッパ層に用いてｐ+ＧａＡｓ層７２
０を例えば硫酸系のエッチャントにより選択的にウェッ
トエッチングする。
【００８６】次に、図４６に示すように、マスク７９３
を除去後、マスク７９４を形成しｐ +ＧａＡｓ層７２０
の上にゲート電極７７１を形成する。
を除去後、マスク７９４を形成しｐ +ＧａＡｓ層７２０
の上にゲート電極７７１を形成する。
【００８７】次に、マスク７９４を除去後、実施例１１
と同様に、図４３に示すように、全面にＳｉＯ2膜７８
１の作成及びパターン化を実施し、図４４に示すように
ＳｉＯ2膜７８１をマスクとして、ソース、ドレイン電
極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×
１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタ
クト層７１３を成長する。その後、ソース電極７７２及
びドレイン電極７７３を形成し、図４０の構造を得る。
この工程により、均一性の良いゲート電極形成が行われ
る。
と同様に、図４３に示すように、全面にＳｉＯ2膜７８
１の作成及びパターン化を実施し、図４４に示すように
ＳｉＯ2膜７８１をマスクとして、ソース、ドレイン電
極部にＭＢＥ法あるいはＭＯＣＶＤ法によりＳｉを４×
１０18ｃｍ-3ドープしたｎ+ＧａＡｓオーミックコンタ
クト層７１３を成長する。その後、ソース電極７７２及
びドレイン電極７７３を形成し、図４０の構造を得る。
この工程により、均一性の良いゲート電極形成が行われ
る。
【００８８】実施例１３ 本発明の第７の実施の形態の更に別の製造方法を説明す
る。図４７〜図４８は同実施例の製造過程における断面
図である。以下、図４０、図４１、図４５、図図４７、
図４８を参照して本実施例について説明する。
る。図４７〜図４８は同実施例の製造過程における断面
図である。以下、図４０、図４１、図４５、図図４７、
図４８を参照して本実施例について説明する。
【００８９】実施例１２と同様に、図４１及び図４５の
工程を経て、ｐ+ＧａＡｓ層７２０を所望形状にエッチ
ングする。
工程を経て、ｐ+ＧａＡｓ層７２０を所望形状にエッチ
ングする。
【００９０】次に、図４７に示すように、マスクを除去
後、全面にＳｉＯ2膜７８２を作成する。その後、マス
ク７９５を形成し、ＳｉＯ2膜７８２を除去する。マス
ク７９５を除去後、ＳｉＯ2膜７８２をマスクとして、
ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ
法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡ
ｓオーミックコンタクト層７１３を成長する。図４８は
オーミックコンタクト層７１３形成後の構造を示してい
る。その後、ゲート電極７７１、ソース電極７７２及び
ドレイン電極７７３を形成し、図４０の構造を得る。
後、全面にＳｉＯ2膜７８２を作成する。その後、マス
ク７９５を形成し、ＳｉＯ2膜７８２を除去する。マス
ク７９５を除去後、ＳｉＯ2膜７８２をマスクとして、
ソース、ドレイン電極部にＭＢＥ法あるいはＭＯＣＶＤ
法によりＳｉを４×１０18ｃｍ-3ドープしたｎ+ＧａＡ
ｓオーミックコンタクト層７１３を成長する。図４８は
オーミックコンタクト層７１３形成後の構造を示してい
る。その後、ゲート電極７７１、ソース電極７７２及び
ドレイン電極７７３を形成し、図４０の構造を得る。
【００９１】実施例１４〜２６ 以上の実施例１〜１３では、チャネル層上にＡｌＧａＡ
ｓからなるスペーサ層及び電子供給層を形成していた
が、これらの層をそれぞれＩｎＧａＰ層及び不純物ドー
プＩｎＧａＰ層に変更することにより、エピタキシャル
構造に変化が加えられ、チャネル層へのコンタクト抵抗
を低減することができる。例えば、スペーサ層としてア
ンドープＩｎ0.49Ｇａ0.51Ｐを、電子供給層としてＳｉ
を４×１０ 18ｃｍ-3ドープしたＩｎ0.49Ｇａ0.51Ｐを用
いる。
ｓからなるスペーサ層及び電子供給層を形成していた
が、これらの層をそれぞれＩｎＧａＰ層及び不純物ドー
プＩｎＧａＰ層に変更することにより、エピタキシャル
構造に変化が加えられ、チャネル層へのコンタクト抵抗
を低減することができる。例えば、スペーサ層としてア
ンドープＩｎ0.49Ｇａ0.51Ｐを、電子供給層としてＳｉ
を４×１０ 18ｃｍ-3ドープしたＩｎ0.49Ｇａ0.51Ｐを用
いる。
【００９２】実施例２７ 図４９は本発明の電界効果トランジスタの第８の実施形
態に係る構造を示す断面図である。図５０〜図５４は製
造工程における断面図である。以下、図４９〜図５４を
用いてこの実施の形態を説明する。
態に係る構造を示す断面図である。図５０〜図５４は製
造工程における断面図である。以下、図４９〜図５４を
用いてこの実施の形態を説明する。
【００９３】まず半絶縁性ＧａＡｓ基板８０１上に、膜
厚４００ｎｍのアンドープＧａＡｓバッファー層８０
２、膜厚１００ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層
８０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層８０４、膜厚２ｎｍの
アンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層８０５、膜厚
１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層８
０６、膜厚２ｎｍのアンドープＧａＡｓスペーサ層８０
７、膜厚２ｎｍのアンドープＩｎＧａＰエッチングスト
ッパ層８１１、Ｓｉを４×１０18ｃｍ-3ドープした膜厚
２３ｎｍのＧａＡｓオーミックコンタクト層８１２を順
にＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長
する。図５０はエピタキシャル成長後の構造を示す断面
図である。
厚４００ｎｍのアンドープＧａＡｓバッファー層８０
２、膜厚１００ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層
８０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層８０４、膜厚２ｎｍの
アンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層８０５、膜厚
１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層８
０６、膜厚２ｎｍのアンドープＧａＡｓスペーサ層８０
７、膜厚２ｎｍのアンドープＩｎＧａＰエッチングスト
ッパ層８１１、Ｓｉを４×１０18ｃｍ-3ドープした膜厚
２３ｎｍのＧａＡｓオーミックコンタクト層８１２を順
にＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成長
する。図５０はエピタキシャル成長後の構造を示す断面
図である。
【００９４】次に作製したウェハ上にＳｉＯ2膜８８
１、ゲート開口部が開口したマスク８９１を順に形成
し、ＳｉＯ2膜８８１をエッチングしてゲート開口部に
ＧａＡｓ層８１２を露出させる。図５１はＳｉＯ2膜８
８１エッチング後の構造である。
１、ゲート開口部が開口したマスク８９１を順に形成
し、ＳｉＯ2膜８８１をエッチングしてゲート開口部に
ＧａＡｓ層８１２を露出させる。図５１はＳｉＯ2膜８
８１エッチング後の構造である。
【００９５】さらに、マスク８９１を除去し、ＩｎＧａ
Ｐ層８１１をエッチングストッパ層としてＧａＡｓ層８
１２をドライエッチングした後、塩酸系エッチャントに
よりゲート開口部内のＩｎＧａＰ層８１１を除去する。
図５２はＩｎＧａＰ層８１１除去後の構造を示す断面図
である。
Ｐ層８１１をエッチングストッパ層としてＧａＡｓ層８
１２をドライエッチングした後、塩酸系エッチャントに
よりゲート開口部内のＩｎＧａＰ層８１１を除去する。
図５２はＩｎＧａＰ層８１１除去後の構造を示す断面図
である。
【００９６】その後、ウェハをＭＢＥ装置あるいはＭＯ
ＣＶＤ装置内に導入し、ＳｉＯ2膜８８１をマスクとし
て、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１２ｎｍの
Ａｌ 0.2Ｇａ0.8Ａｓ電子供給層８１８、膜厚１５ｎｍの
アンドープＩｎ0.49Ｇａ0.51Ｐ層８１９、Ｚｎを１×１
０20ｃｍ-3ドープしたｐ+型ＧａＡｓ層８２０を順次選
択成長する。図５３はｐ+型ＧａＡｓ層８２０形成後の
構造を示す断面図である。
ＣＶＤ装置内に導入し、ＳｉＯ2膜８８１をマスクとし
て、Ｓｉを４×１０18ｃｍ-3ドープした膜厚１２ｎｍの
Ａｌ 0.2Ｇａ0.8Ａｓ電子供給層８１８、膜厚１５ｎｍの
アンドープＩｎ0.49Ｇａ0.51Ｐ層８１９、Ｚｎを１×１
０20ｃｍ-3ドープしたｐ+型ＧａＡｓ層８２０を順次選
択成長する。図５３はｐ+型ＧａＡｓ層８２０形成後の
構造を示す断面図である。
【００９７】その後、ｐ+ＧａＡｓ層８２０上にゲート
電極金属８７１を形成する。更にＳｉＯ2層８８１をソ
ースドレイン領域が開口するようにパターン化する。図
５４は、このパターン化後の断面図である。次にオーミ
ック電極金属８７２、８７３をそれぞれソース部分、ド
レイン部分に形成し、図４９の構造を得る。
電極金属８７１を形成する。更にＳｉＯ2層８８１をソ
ースドレイン領域が開口するようにパターン化する。図
５４は、このパターン化後の断面図である。次にオーミ
ック電極金属８７２、８７３をそれぞれソース部分、ド
レイン部分に形成し、図４９の構造を得る。
【００９８】上記の製造工程において、ゲート開口部形
成後（図５２）、ゲート開口部内で表面に露出されるの
はＧａＡｓ層８０７、ＩｎＧａＰ層８１１、ｎ型ＧａＡ
ｓ層８１２であり、いずれも反応性の高いＡｌを含んで
いない。これにより、続く選択再成長工程において、酸
素などの不純物に起因した界面準位が、再成長界面に多
量に導入されるのを阻止することができる。従って、界
面準位によるＦＥＴの高周波特性の劣化を避けることが
可能となる。
成後（図５２）、ゲート開口部内で表面に露出されるの
はＧａＡｓ層８０７、ＩｎＧａＰ層８１１、ｎ型ＧａＡ
ｓ層８１２であり、いずれも反応性の高いＡｌを含んで
いない。これにより、続く選択再成長工程において、酸
素などの不純物に起因した界面準位が、再成長界面に多
量に導入されるのを阻止することができる。従って、界
面準位によるＦＥＴの高周波特性の劣化を避けることが
可能となる。
【００９９】実施例２８ 実施例２７では、ＩｎＧａＡｓチャネル層８０６上にＧ
ａＡｓスペーサ層８０７を設けたが、このスペーサ層を
アンドープＩｎＧａＰ層とすることもできる。この場
合、ＩｎＧａＰスペーサ層８０７がゲート開口部形成時
にエッチングストッパ層の役割を兼ねるので、実施例２
７におけるエッチングストッパ層８１１は不要となる。
図５５は本実施例の構造を示す断面図である。
ａＡｓスペーサ層８０７を設けたが、このスペーサ層を
アンドープＩｎＧａＰ層とすることもできる。この場
合、ＩｎＧａＰスペーサ層８０７がゲート開口部形成時
にエッチングストッパ層の役割を兼ねるので、実施例２
７におけるエッチングストッパ層８１１は不要となる。
図５５は本実施例の構造を示す断面図である。
【０１００】本実施例の構造においては、ゲート開口部
形成後、ゲート開口部内で表面に露出されるのはＩｎＧ
ａＰ層８０７、ｎ型ＧａＡｓ層８１２であり、いずれも
反応性の高いＡｌを含んでいない。これにより、続く選
択再成長工程において、酸素などの不純物に起因した界
面準位が、再成長界面に多量に導入されるのを阻止する
ことができる。従って、界面準位によるＦＥＴの高周波
特性の劣化を避けることが可能となる。
形成後、ゲート開口部内で表面に露出されるのはＩｎＧ
ａＰ層８０７、ｎ型ＧａＡｓ層８１２であり、いずれも
反応性の高いＡｌを含んでいない。これにより、続く選
択再成長工程において、酸素などの不純物に起因した界
面準位が、再成長界面に多量に導入されるのを阻止する
ことができる。従って、界面準位によるＦＥＴの高周波
特性の劣化を避けることが可能となる。
【０１０１】さらに、ＧａＡｓよりも電子親和力の小さ
いＩｎＧａＰをスペーサ層として用いているため、Ｉｎ
ＧａＡｓチャネル層８０６内への２次元電子ガスの閉じ
こめ効果を増大し、２次元電子ガスの電流輸送特性を高
めることが可能となる。
いＩｎＧａＰをスペーサ層として用いているため、Ｉｎ
ＧａＡｓチャネル層８０６内への２次元電子ガスの閉じ
こめ効果を増大し、２次元電子ガスの電流輸送特性を高
めることが可能となる。
【０１０２】実施例２９ 図５６は本発明の電界効果トランジスタの第９の実施形
態に係る構造を示す断面図である。図５７〜図６０は製
造工程を示す断面図である。以下図５６〜図５０を用い
て説明する。
態に係る構造を示す断面図である。図５７〜図６０は製
造工程を示す断面図である。以下図５６〜図５０を用い
て説明する。
【０１０３】まず半絶縁性ＧａＡｓ基板９０１上に、膜
厚４００ｎｍのアンドープＧａＡｓバッファー層９０
２、膜厚５ｎｍのアンドープＩｎＧａＰエッチングスト
ッパ層９０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚
１４０ｎｍのＧａＡｓオーミックコンタクト層９１２を
順にＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成
長する。図５７はエピタキシャル成長後の構造を示す断
面図である。
厚４００ｎｍのアンドープＧａＡｓバッファー層９０
２、膜厚５ｎｍのアンドープＩｎＧａＰエッチングスト
ッパ層９０３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚
１４０ｎｍのＧａＡｓオーミックコンタクト層９１２を
順にＭＢＥ法もしくはＭＯＣＶＤ法でエピタキシャル成
長する。図５７はエピタキシャル成長後の構造を示す断
面図である。
【０１０４】次に作製したウェハ上にＳｉＯ2膜９８
１、ゲート開口部が開口したマスク９９１を順に形成
し、ＳｉＯ2膜９８１をエッチングしてゲート開口部に
ＧａＡｓ層９１２を露出させる。図５８はＳｉＯ2膜９
８１エッチング後の構造である。さらに、マスク９９１
を除去し、ＩｎＧａＰ層９０３をエッチングストッパ層
としてＧａＡｓ層９１２をドライエッチングする。図５
９はＧａＡｓ層９１２エッチング後の構造を示す断面図
である。
１、ゲート開口部が開口したマスク９９１を順に形成
し、ＳｉＯ2膜９８１をエッチングしてゲート開口部に
ＧａＡｓ層９１２を露出させる。図５８はＳｉＯ2膜９
８１エッチング後の構造である。さらに、マスク９９１
を除去し、ＩｎＧａＰ層９０３をエッチングストッパ層
としてＧａＡｓ層９１２をドライエッチングする。図５
９はＧａＡｓ層９１２エッチング後の構造を示す断面図
である。
【０１０５】その後、ウェハをＭＢＥ装置あるいはＭＯ
ＣＶＤ装置内に導入し、ＳｉＯ2膜９８１をマスクとし
て、膜厚１００ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層
９１３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層９１４、膜厚２ｎｍの
アンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層９１５、膜厚
１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層９
１６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペ
ーサ層９１７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚
１２ｎｍのＩｎ0.49Ｇａ0.51Ｐ電子供給層９１８、膜厚
１５ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層９１９、Ｚ
ｎを１×１０20ｃｍ-3ドープしたｐ+型ＧａＡｓ層９２
０を順次選択成長する。図６０はｐ+型ＧａＡｓ層９２
０形成後の構造を示す断面図である。
ＣＶＤ装置内に導入し、ＳｉＯ2膜９８１をマスクとし
て、膜厚１００ｎｍのＡｌ0.2Ｇａ0.8Ａｓバッファー層
９１３、Ｓｉを４×１０18ｃｍ-3ドープした膜厚４ｎｍ
のＡｌ0.2Ｇａ0.8Ａｓ電子供給層９１４、膜厚２ｎｍの
アンドープＡｌ0.2Ｇａ0.8Ａｓスペーサ層９１５、膜厚
１５ｎｍのアンドープＩｎ0.2Ｇａ0.8Ａｓチャネル層９
１６、膜厚２ｎｍのアンドープＡｌ0.2Ｇａ0.8Ａｓスペ
ーサ層９１７、Ｓｉを４×１０18ｃｍ-3ドープした膜厚
１２ｎｍのＩｎ0.49Ｇａ0.51Ｐ電子供給層９１８、膜厚
１５ｎｍのアンドープＩｎ0.49Ｇａ0.51Ｐ層９１９、Ｚ
ｎを１×１０20ｃｍ-3ドープしたｐ+型ＧａＡｓ層９２
０を順次選択成長する。図６０はｐ+型ＧａＡｓ層９２
０形成後の構造を示す断面図である。
【０１０６】その後、ｐ+ＧａＡｓ層９２０上にゲート
電極金属９７１を形成する。次にオーミック電極金属７
７２、７７３をそれぞれソース部分、ドレイン部分に形
成し、図５６の構造を得る。
電極金属９７１を形成する。次にオーミック電極金属７
７２、７７３をそれぞれソース部分、ドレイン部分に形
成し、図５６の構造を得る。
【０１０７】上記の製造工程において、ゲート開口部形
成後（図５９）、ゲート開口部内で表面に露出されるの
はＩｎＧａＰ層９０３、ｎ型ＧａＡｓ層９１２であり、
いずれも反応性の高いＡｌを含んでいない。これによ
り、続く選択再成長工程において、酸素などの不純物に
起因した界面準位が、再成長界面に多量に導入されるの
を阻止することができる。従って、界面準位によるＦＥ
Ｔの高周波特性の劣化を避けることが可能となる。
成後（図５９）、ゲート開口部内で表面に露出されるの
はＩｎＧａＰ層９０３、ｎ型ＧａＡｓ層９１２であり、
いずれも反応性の高いＡｌを含んでいない。これによ
り、続く選択再成長工程において、酸素などの不純物に
起因した界面準位が、再成長界面に多量に導入されるの
を阻止することができる。従って、界面準位によるＦＥ
Ｔの高周波特性の劣化を避けることが可能となる。
【０１０８】さらに本実施例では、バッファ層９１３か
らｐ+型ＧａＡｓ層９２０までをＭＢＥ装置あるいはＭ
ＯＣＶＤ装置内で連続的にエピタキシャル成長している
ため、ゲート電極９７１直下の全てのヘテロ接合界面に
おいて界面準位の極めて少ない良好な界面を形成するこ
とができ、これにより、高周波特性に優れたＦＥＴの製
造が可能となる。
らｐ+型ＧａＡｓ層９２０までをＭＢＥ装置あるいはＭ
ＯＣＶＤ装置内で連続的にエピタキシャル成長している
ため、ゲート電極９７１直下の全てのヘテロ接合界面に
おいて界面準位の極めて少ない良好な界面を形成するこ
とができ、これにより、高周波特性に優れたＦＥＴの製
造が可能となる。
【０１０９】以上の実施例では、第１導電型をｎ型、第
２導電型をｐ型として説明しているが、第１導電型をｐ
型、第２導電型をｎ型としても良い。又、チャネル層と
してＩｎＧａＡｓを用いているが、ＧａＡｓで構成され
ていても良い。ゲート層材料としても、上記ＧａＡｓ層
以外に、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰを用
いても良い。ソース・ドレイン電極用のオーミックコン
タクト層（キャップ層を含む）としても、上記ＧａＡｓ
以外に、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉ
ｎＧａＡｓＰ等の使用も可能である。
２導電型をｐ型として説明しているが、第１導電型をｐ
型、第２導電型をｎ型としても良い。又、チャネル層と
してＩｎＧａＡｓを用いているが、ＧａＡｓで構成され
ていても良い。ゲート層材料としても、上記ＧａＡｓ層
以外に、ＡｌＧａＡｓ、ＩｎＧａＡｓ、ＩｎＧａＰを用
いても良い。ソース・ドレイン電極用のオーミックコン
タクト層（キャップ層を含む）としても、上記ＧａＡｓ
以外に、ＩｎＧａＡｓ、ＡｌＧａＡｓ、ＩｎＧａＰ、Ｉ
ｎＧａＡｓＰ等の使用も可能である。
【０１１０】又、各層の組成比についても例示的に示し
たものであり、これらに限定されるものではなく、当業
者が適宜変更できるものである。尚、本発明の特徴部分
であるＩｎＧａＰ層に関していえば、ＩｎxＧａ1-xＰと
したとき、臨界膜厚以内であれば０＜ｘ＜１の範囲で種
々選択でき、ｘが１に近づくほどバンドギャップは狭く
なりオン抵抗は良くなるが、目的とする耐圧は悪くなる
傾向にある。ＧａＡｓ基板との格子整合のとれるｘ＝
０．４８程度が最も望ましい。
たものであり、これらに限定されるものではなく、当業
者が適宜変更できるものである。尚、本発明の特徴部分
であるＩｎＧａＰ層に関していえば、ＩｎxＧａ1-xＰと
したとき、臨界膜厚以内であれば０＜ｘ＜１の範囲で種
々選択でき、ｘが１に近づくほどバンドギャップは狭く
なりオン抵抗は良くなるが、目的とする耐圧は悪くなる
傾向にある。ＧａＡｓ基板との格子整合のとれるｘ＝
０．４８程度が最も望ましい。
【０１１１】又、不純物ドープ層のドーパント濃度も、
上記の例のみに限定されるものではない。ｎ型ドーパン
トとしては上記Ｓｉを用いるのが一般的であるが、ドー
パント濃度は１×１０17〜１×１０20ｃｍ-3程度であ
り、ゲート層をｎ型とする場合４×１０18ｃｍ-3程度が
望ましい。ｐ型ドーパントとしては、ＭＯＣＶＤ法では
上記Ｚｎ及びＣを用いるのが一般的であり、１×１０18
〜５×１０20ｃｍ-3程度、ＭＢＥ法ではＢｅが一般的で
あり、１×１０18〜１×１０20ｃｍ-3程度である。この
場合もゲート層をｐ型とする場合１×１０20ｃｍ-3程度
が望ましい。
上記の例のみに限定されるものではない。ｎ型ドーパン
トとしては上記Ｓｉを用いるのが一般的であるが、ドー
パント濃度は１×１０17〜１×１０20ｃｍ-3程度であ
り、ゲート層をｎ型とする場合４×１０18ｃｍ-3程度が
望ましい。ｐ型ドーパントとしては、ＭＯＣＶＤ法では
上記Ｚｎ及びＣを用いるのが一般的であり、１×１０18
〜５×１０20ｃｍ-3程度、ＭＢＥ法ではＢｅが一般的で
あり、１×１０18〜１×１０20ｃｍ-3程度である。この
場合もゲート層をｐ型とする場合１×１０20ｃｍ-3程度
が望ましい。
【０１１２】
【発明の効果】本発明によれば、ＪＦＥＴの耐圧特性を
向上させ、またＪＦＥＴの安定動作を実現することが可
能である。その理由は、エネルギー不連続層をゲート層
とチャネル層との間に挿入したことでゲート層からチャ
ネルに至る価電子帯エネルギーを急激に下げ、ゲート電
圧印加時に正孔がチャネルに到達しにくくなり、アバラ
ンシェ降伏が起きにくくなるためである。
向上させ、またＪＦＥＴの安定動作を実現することが可
能である。その理由は、エネルギー不連続層をゲート層
とチャネル層との間に挿入したことでゲート層からチャ
ネルに至る価電子帯エネルギーを急激に下げ、ゲート電
圧印加時に正孔がチャネルに到達しにくくなり、アバラ
ンシェ降伏が起きにくくなるためである。
【０１１３】また本発明では、ｐ+型の伝導を示す半導
体あるいはソース・ドレイン電極用のオーミックコンタ
クト層を再成長形成する時のモフォロジーが改善され、
また界面準位を無くすことができ、ＪＦＥＴの高周波特
性を高めることが可能である。その理由は、ゲート層を
再成長形成する際に、その界面にエネルギー不連続層を
構成するＩｎＧａＰ層などのＡｌを含まない層上に実施
するため、モフォロジーの良い再成長形成が可能とな
り、酸素などの不純物に起因した界面準位が、再成長界
面に多量に導入されるのを阻止することができるためで
ある。
体あるいはソース・ドレイン電極用のオーミックコンタ
クト層を再成長形成する時のモフォロジーが改善され、
また界面準位を無くすことができ、ＪＦＥＴの高周波特
性を高めることが可能である。その理由は、ゲート層を
再成長形成する際に、その界面にエネルギー不連続層を
構成するＩｎＧａＰ層などのＡｌを含まない層上に実施
するため、モフォロジーの良い再成長形成が可能とな
り、酸素などの不純物に起因した界面準位が、再成長界
面に多量に導入されるのを阻止することができるためで
ある。
【０１１４】又本発明では、ＪＦＥＴを製造した時高周
波特性の劣化および特性のばらつきを無くすことが可能
である。その理由は、ＩｎＧａＰ層をエッチングストッ
パとしてウエットエッチングにより再成長界面の露出を
行うとエッチングダメージが少なくなるためである。
波特性の劣化および特性のばらつきを無くすことが可能
である。その理由は、ＩｎＧａＰ層をエッチングストッ
パとしてウエットエッチングにより再成長界面の露出を
行うとエッチングダメージが少なくなるためである。
【０１１５】本発明では、キャップ層からチャネル層へ
のコンタクト抵抗を低減することが可能である。その理
由は、ＩｎＧａＡｓＰ層をエネルギー不連続層上に形成
したことにより、ＩｎＧａＡｓＰ層のない場合に比べて
コンタクト抵抗を０．１Ω・ｍｍ程度低減できるためで
ある。その結果、高出力、高効率のＦＥＴの提供が可能
となる。
のコンタクト抵抗を低減することが可能である。その理
由は、ＩｎＧａＡｓＰ層をエネルギー不連続層上に形成
したことにより、ＩｎＧａＡｓＰ層のない場合に比べて
コンタクト抵抗を０．１Ω・ｍｍ程度低減できるためで
ある。その結果、高出力、高効率のＦＥＴの提供が可能
となる。
【０１１６】
【図１】本発明の一構成になる電界効果トランジスタの
エネルギーバンド図である。
エネルギーバンド図である。
【図２】本発明の第１の実施形態に係る模式的断面図で
ある。
ある。
【図３】第１の実施形態の製造工程を説明する断面図で
ある。
ある。
【図４】第１の実施形態の製造工程を説明する断面図で
ある。
ある。
【図５】第１の実施形態の製造工程を説明する断面図で
ある。
ある。
【図６】第１の実施形態の製造工程を説明する断面図で
ある。
ある。
【図７】本発明の第２の実施形態に係る模式的断面図で
ある。
ある。
【図８】第２の実施形態の製造工程を説明する断面図で
ある。
ある。
【図９】第２の実施形態の製造工程を説明する断面図で
ある。
ある。
【図１０】第２の実施形態の製造工程を説明する断面図
である。
である。
【図１１】第２の実施形態の製造工程を説明する断面図
である。
である。
【図１２】本発明の第３の実施形態に係る模式的断面図
である。
である。
【図１３】第３の実施形態の製造工程を説明する断面図
である。
である。
【図１４】第３の実施形態の製造工程を説明する断面図
である。
である。
【図１５】第３の実施形態の製造工程を説明する断面図
である。
である。
【図１６】第３の実施形態の製造工程を説明する断面図
である。
である。
【図１７】第３の実施形態の別の製造工程を説明する断
面図である。
面図である。
【図１８】第３の実施形態の別の製造工程を説明する断
面図である。
面図である。
【図１９】第３の実施形態の更に別の製造工程を説明す
る断面図である。
る断面図である。
【図２０】第３の実施形態の更に別の製造工程を説明す
る断面図である。
る断面図である。
【図２１】本発明の第４の実施形態に係る模式的断面図
である。
である。
【図２２】第４の実施形態の製造工程を説明する断面図
である。
である。
【図２３】第４の実施形態の製造工程を説明する断面図
である。
である。
【図２４】第４の実施形態の製造工程を説明する断面図
である。
である。
【図２５】第４の実施形態の製造工程を説明する断面図
である。
である。
【図２６】第４の実施形態の別の製造工程を説明する断
面図である。
面図である。
【図２７】第４の実施形態の別の製造工程を説明する断
面図である。
面図である。
【図２８】第４の実施形態の更に別の製造工程を説明す
る断面図である。
る断面図である。
【図２９】第４の実施形態の更に別の製造工程を説明す
る断面図である。
る断面図である。
【図３０】本発明の第５の実施形態に係る模式的断面図
である。
である。
【図３１】第５の実施形態の製造工程を説明する断面図
である。
である。
【図３２】第５の実施形態の製造工程を説明する断面図
である。
である。
【図３３】第５の実施形態の製造工程を説明する断面図
である。
である。
【図３４】第５の実施形態の製造工程を説明する断面図
である。
である。
【図３５】本発明の第６の実施形態に係る模式的断面図
である。
である。
【図３６】第６の実施形態の製造工程を説明する断面図
である。
である。
【図３７】第６の実施形態の製造工程を説明する断面図
である。
である。
【図３８】第６の実施形態の製造工程を説明する断面図
である。
である。
【図３９】第６の実施形態の製造工程を説明する断面図
である。
である。
【図４０】本発明の第７の実施形態に係る模式的断面図
である。
である。
【図４１】第７の実施形態の製造工程を説明する断面図
である。
である。
【図４２】第７の実施形態の製造工程を説明する断面図
である。
である。
【図４３】第７の実施形態の製造工程を説明する断面図
である。
である。
【図４４】第７の実施形態の製造工程を説明する断面図
である。
である。
【図４５】第７の実施形態の別の製造工程を説明する断
面図である。
面図である。
【図４６】第７の実施形態の別の製造工程を説明する断
面図である。
面図である。
【図４７】第７の実施形態の更に別の製造工程を説明す
る断面図である。
る断面図である。
【図４８】第７の実施形態の更に別の製造工程を説明す
る断面図である。
る断面図である。
【図４９】本発明の第８の実施形態に係る模式的断面図
である。
である。
【図５０】第８の実施形態の製造工程を説明する断面図
である。
である。
【図５１】第８の実施形態の製造工程を説明する断面図
である。
である。
【図５２】第８の実施形態の製造工程を説明する断面図
である。
である。
【図５３】第８の実施形態の製造工程を説明する断面図
である。
である。
【図５４】第８の実施形態の製造工程を説明する断面図
である。
である。
【図５５】本発明の第８の実施形態の改良形態に係る模
式的断面図である。
式的断面図である。
【図５６】本発明の第９の実施形態に係る模式的断面図
である。
である。
【図５７】第９の実施形態の製造工程を説明する断面図
である。
である。
【図５８】第９の実施形態の製造工程を説明する断面図
である。
である。
【図５９】第９の実施形態の製造工程を説明する断面図
である。
である。
【図６０】第９の実施形態の製造工程を説明する断面図
である。
である。
【図６１】従来技術になるＪＦＥＴの構成を示す模式的
断面図である。
断面図である。
【図６２】従来技術の製造工程を説明する断面図であ
る。
る。
【図６３】従来技術の製造工程を説明する断面図であ
る。
る。
【図６４】従来技術の製造工程を説明する断面図であ
る。
る。
101、201、301、401、501、601、701、801、901 基板 102、103、202、203、302、303、402、403、502、503、
602、603、702、703、802、803、902、913 バッファー
層 104、108、204、208、304、408、504、508、604、608、
704、708、804、818、914、918 電子供給層 105、107、205、207、305、307、405、407、505、507、
605、607、705、707、805、807、915、917 スペーサ層 106、206、306、406、506、606、706、806、916 チャ
ネル層 109、209、309、409、509、609、709、819、919 エネ
ルギー不連続層（ＩｎＧａＰ層） 110、510 埋め込み層 111、511 ワイドリセスストッパ層 112 キャップ層 120、220、320、420、520、620、720、820、920 ｐ+半
導体層 171、271、371、471、571、671、771、871、971 ゲー
ト電極 172、272、372、472、572、672、772、872、972 ソー
ス電極 173、273、373、473、573、673、773、873、973 ドレ
イン電極 181、281、381、481、581、681、781、881、981 Ｓｉ
Ｏ2膜
602、603、702、703、802、803、902、913 バッファー
層 104、108、204、208、304、408、504、508、604、608、
704、708、804、818、914、918 電子供給層 105、107、205、207、305、307、405、407、505、507、
605、607、705、707、805、807、915、917 スペーサ層 106、206、306、406、506、606、706、806、916 チャ
ネル層 109、209、309、409、509、609、709、819、919 エネ
ルギー不連続層（ＩｎＧａＰ層） 110、510 埋め込み層 111、511 ワイドリセスストッパ層 112 キャップ層 120、220、320、420、520、620、720、820、920 ｐ+半
導体層 171、271、371、471、571、671、771、871、971 ゲー
ト電極 172、272、372、472、572、672、772、872、972 ソー
ス電極 173、273、373、473、573、673、773、873、973 ドレ
イン電極 181、281、381、481、581、681、781、881、981 Ｓｉ
Ｏ2膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 宮本 広信 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 岩田 直高 東京都港区芝五丁目７番１号 日本電気株 式会社内 (72)発明者 葛原 正明 東京都港区芝五丁目７番１号 日本電気株 式会社内 Ｆターム(参考） 5F102 FA01 GB01 GC01 GD01 GD04 GJ05 GK05 GK06 GL04 GL05 GM04 GM05 GM06 GM08 GM09 GM10 GN04 GN05 GN06 GN08 GN10 GQ03 GR04 GR08 GR10 GS03 HA13 HC00 HC01 HC02 HC19
Claims (50)
- 【請求項１】 半絶縁性化合物半導体基板上に、バッフ
ァ層と、第１導電型のエピタキシャル成長層からなるチ
ャネル層を含む活性層と、該活性層上又は側面に形成さ
れた第１導電型のコンタクト層を介して形成されるソー
ス・ドレイン電極と、第２導電型のエピタキシャル成長
層からなるゲート層及び該ゲート層上に形成されるゲー
ト電極とを有する電界効果トランジスタであって、前記
第２導電型のゲート層とチャネル層との間に前記ゲート
層からチャネル層に至る価電子帯エネルギーを急激に下
げる半導体層を有することを特徴とする電界効果トラン
ジスタ。 - 【請求項２】 価電子帯エネルギーを急激に下げる半導
体層がＩｎＧａＰからなる層であることを特徴とする請
求項１に記載の電界効果トランジスタ。 - 【請求項３】 前記第１導電型がｎ型であり、第２導電
型がｐ型である請求項１又は２に記載の電界効果トラン
ジスタ。 - 【請求項４】 前記チャネル層がＩｎＧａＡｓまたはＧ
ａＡｓで構成され、第２導電型のゲート層がＧａＡｓ、
ＡｌＧａＡｓ、ＩｎＧａＡｓもしくはＩｎＧａＰ層から
構成されていることを特徴とする請求項１乃至３のいず
れか１項に記載の電界効果トランジスタ。 - 【請求項５】 価電子帯エネルギーを急激に下げる半導
体層上に第１リセスを形成する半導体層と、該半導体層
上に前記第１リセスより広い第２リセスを形成する半導
体層が形成されており、前記第２導電型のゲート層が第
１リセス内に形成されてなることを特徴とする請求項１
乃至４のいずれか１項に記載の電界効果トランジスタ。 - 【請求項６】 価電子帯エネルギーを急激に下げる半導
体層上に、ソース・ドレイン電極に対してオーミックコ
ンタクトを与える半導体層が形成されてなり、該半導体
層により形成される１段のリセス内に前記第２導電型の
ゲート層が形成されてなることを特徴とする請求項１乃
至４のいずれか１項に記載の電界効果トランジスタ。 - 【請求項７】 ソース・ドレイン電極に対してオーミッ
クコンタクトを与える半導体層が価電子帯エネルギーを
急激に下げる半導体層上に再成長形成されたものである
請求項６に記載の電界効果トランジスタ。 - 【請求項８】 ソース・ドレイン電極に対してオーミッ
クコンタクトを与える半導体層が、ＩｎＧａＰからなる
価電子帯エネルギーを急激に下げる半導体層上に連続し
てエピタキシャル成長されたものであり、該ＩｎＧａＰ
層をエッチングストッパ層として前記オーミックコンタ
クトを与える半導体層をウエットエッチングしてリセス
を形成し、該形成されたリセスに第２導電型のゲート層
が再成長形成されてなることを特徴とする請求項６に記
載の電界効果トランジスタ。 - 【請求項９】 ソース・ドレイン電極に対してオーミッ
クコンタクトを与える半導体層が、少なくともチャネル
層を含む活性層のソース・ドレイン電極形成領域を選択
的に除去した後に再成長形成されてなる請求項１乃至４
のいずれか１項に記載の電界効果トランジスタ。 - 【請求項１０】 チャネル上に形成される活性層の半導
体層が、少なくともＩｎ、Ｇａ、Ｐを構成成分とする層
のみで形成されていることを特徴とする請求項５乃至９
のいずれか１項に記載の電界効果トランジスタ。 - 【請求項１１】 前記活性層の一部又は全てが、バッフ
ァ層上に形成される半導体層に凹部を形成した後に、前
記第２導電型のゲート層と共に該凹部内に再成長形成さ
れたものである請求項１乃至４のいずれか１項に記載の
電界効果トランジスタ。 - 【請求項１２】 前記形成した凹部に露出する半導体層
が、Ａｌを含まない半導体層である請求項１１に記載の
電界効果トランジスタ。 - 【請求項１３】 前記凹部を形成する半導体層が、チャ
ネル層と、該チャネル層上に形成されるエッチングスト
ッパ層と、該ストッパ層上に形成されるソース・ドレイ
ン電極用のオーミックコンタクト層であり、前記凹部を
エッチングストッパ層上のオーミックコンタクト層に形
成したことを特徴とする請求項１１又は１２に記載の電
界効果トランジスタ。 - 【請求項１４】 前記凹部を形成する半導体層が、ソー
ス・ドレイン電極用のオーミックコンタクト層であり、
該形成した凹部に活性層の全てを再成長形成することを
特徴とする請求項１１又は１２に記載の電界効果トラン
ジスタ。 - 【請求項１５】 前記第２導電型のゲート層が価電子帯
エネルギーを急激に下げる半導体層に接して形成されて
なる請求項１乃至１４のいずれか１項に記載の電界効果
トランジスタ。 - 【請求項１６】 活性層上に形成される第２導電型のゲ
ート層もしくはソース・ドレイン電極用のコンタクト層
のいずれか一方又は両方が前記価電子帯エネルギーを急
激に下げる半導体層上にＩｎＧａＡｓＰ層を介して形成
されていることを特徴とする請求項５乃至８のいずれか
１項に記載の電界効果トランジスタ。 - 【請求項１７】 半絶縁性化合物半導体基板上に、第１
導電型のバッファ層、チャネル層を含む活性層、及びソ
ースドレイン電極用のコンタクト層を順次エピタキシャ
ル成長させる工程と、前記コンタクト層中に広い第２の
リセスを形成する工程と、この第２のリセス内に露出し
た活性層に第１のリセスを形成する工程と、該第１のリ
セス内に第２導電型を有するゲート層を選択的に再成長
させる工程とを含み、前記第２導電型のゲート層とチャ
ネル層との間に前記ゲート層からチャネル層に至る価電
子帯エネルギーを急激に下げる半導体層を設けることを
特徴とする電界効果トランジスタの製造方法。 - 【請求項１８】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
をエッチングストッパ層として前記第１のリセスをウエ
ットエッチングにより形成することを特徴とする請求項
１７に記載の電界効果トランジスタの製造方法。 - 【請求項１９】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
上にＩｎＧａＡｓＰ層を含む活性層と該活性層上に前記
コンタクト層を形成する工程と、該ＩｎＧａＰ層をエッ
チングストッパ層として前記ＩｎＧａＡｓＰ層を含む活
性層中に第１のリセスをウエットエッチングする工程を
含むことを特徴とする請求項１７に記載の電界効果トラ
ンジスタの製造方法。 - 【請求項２０】 チャネル層上に形成される活性層の半
導体層が、少なくともＩｎ、Ｇａ、Ｐを構成成分とする
層のみで形成することを特徴とする請求項１７乃至１９
のいずれか１項に記載の電界効果トランジスタの製造方
法。 - 【請求項２１】 半絶縁性化合物半導体基板上に、第１
導電型のバッファ層、チャネル層を含む活性層、及びソ
ースドレイン電極用のコンタクト層を順次エピタキシャ
ル成長させる工程と、少なくとも前記コンタクト層中に
リセスを形成する工程と、該リセス内に第２導電型を有
するゲート層を選択的に再成長させる工程とを含み、前
記第２導電型のゲート層とチャネル層との間に前記ゲー
ト層からチャネル層に至る価電子帯エネルギーを急激に
下げる半導体層を設けることを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項２２】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
をエッチングストッパ層として前記コンタクト層中にリ
セスをウエットエッチングにより形成することを特徴と
する請求項２１に記載の電界効果トランジスタの製造方
法。 - 【請求項２３】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
上にＩｎＧａＡｓＰ層を介して前記コンタクト層を形成
する工程と、該ＩｎＧａＰ層をエッチングストッパ層と
して前記コンタクト層及びＩｎＧａＡｓＰ層中にリセス
をウエットエッチングする工程を含むことを特徴とする
請求項２０に記載の電界効果トランジスタの製造方法。 - 【請求項２４】 チャネル層上に形成される活性層の半
導体層が、少なくともＩｎ、Ｇａ、Ｐを構成成分とする
層のみで形成することを特徴とする請求項２１乃至２３
のいずれか１項に記載の電界効果トランジスタの製造方
法。 - 【請求項２５】 半絶縁性化合物半導体基板上に、第１
導電型のバッファ層、チャネル層を含む活性層、及び第
２導電型を有するゲート層を順次積層する工程と、前記
ゲート層上にゲート電極を設ける工程と、前記ゲート電
極をマスクにしてゲート電極下以外のゲート層をエッチ
ングして除去する工程と、前記活性層のソース及びドレ
イン領域を選択的に除去する工程と、該除去領域にソー
ス・ドレイン電極用のオーミックコンタクト層を再成長
形成する工程と、該オーミックコンタクト層上にソース
及ドレインの各電極を形成する工程とを含み、前記第２
導電型のゲート層とチャネル層との間に前記ゲート層か
らチャネル層に至る価電子帯エネルギーを急激に下げる
半導体層を設けることを特徴とする電界効果トランジス
タの製造方法。 - 【請求項２６】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
をエッチングストッパ層として前記ゲート層をウエット
エッチングすることを特徴とする請求項２５に記載の電
界効果トランジスタの製造方法。 - 【請求項２７】 チャネル層上に形成される活性層の半
導体層が、少なくともＩｎ、Ｇａ、Ｐを構成成分とする
層のみで形成することを特徴とする請求項２５又は２６
に記載の電界効果トランジスタの製造方法。 - 【請求項２８】 半絶縁性化合物半導体基板上に、第１
導電型のバッファ層、チャネル層を含む活性層、及び第
２導電型を有するゲート層を順次積層する工程と、前記
ゲート層を所望形状にパターニングする工程と、前記活
性層のソース及びドレイン領域を選択的に除去する工程
と、該除去領域にソース・ドレイン電極用のオーミック
コンタクト層を再成長形成する工程と、前記ゲート層上
にゲート電極を形成する工程と、前記オーミックコンタ
クト層上にソース及ドレインの各電極を形成する工程と
を含み、前記第２導電型のゲート層とチャネル層との間
に前記ゲート層からチャネル層に至る価電子帯エネルギ
ーを急激に下げる半導体層を設けることを特徴とする電
界効果トランジスタの製造方法。 - 【請求項２９】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
をエッチングストッパ層として前記ゲート層をウエット
エッチングにより所望形状にパターニングすることを特
徴とする請求項２８に記載の電界効果トランジスタの製
造方法。 - 【請求項３０】 前記ゲート電極は、活性層のソース・
ドレイン領域を選択的に除去する前に形成することを特
徴とする請求項２８又は２９に記載の電界効果トランジ
スタの製造方法。 - 【請求項３１】 前記ゲート電極は、ソース・ドレイン
電極用のオーミックコンタクト層形成後に形成すること
を特徴とする請求項２８又は２９に記載の電界効果トラ
ンジスタの製造方法。 - 【請求項３２】 チャネル層上に形成される活性層の半
導体層が、少なくともＩｎ、Ｇａ、Ｐを構成成分とする
層のみで形成することを特徴とする請求項２８乃至３１
のいずれか１項に記載の電界効果トランジスタの製造方
法。 - 【請求項３３】 半絶縁性化合物半導体基板上に、第１
導電型のバッファ層、チャネル層を含む活性層、及び第
２導電型を有するゲート層を順次積層する工程と、前記
ゲート層上にゲート電極を設ける工程と、前記ゲート電
極をマスクにしてゲート電極下以外のゲート層をエッチ
ングして除去する工程と、前記活性層のソース及びドレ
イン領域にソース・ドレイン電極用のオーミックコンタ
クト層を再成長形成する工程と、該オーミックコンタク
ト層上にソース及ドレインの各電極を形成する工程とを
含み、前記第２導電型のゲート層とチャネル層との間に
前記ゲート層からチャネル層に至る価電子帯エネルギー
を急激に下げる半導体層を設けることを特徴とする電界
効果トランジスタの製造方法。 - 【請求項３４】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
をエッチングストッパ層として前記ゲート層をウエット
エッチングによりエッチングすることを特徴とする請求
項３３に記載の電界効果トランジスタの製造方法。 - 【請求項３５】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
上にＩｎＧａＡｓＰ層を介して前記第２導電型のゲート
層が形成され、該ＩｎＧａＡｓＰ層をエッチングストッ
パ層として前記ゲート層をウエットエッチングにより所
望形状にパターニングすることを特徴とする請求項３３
に記載の電界効果トランジスタの製造方法。 - 【請求項３６】 チャネル層上に形成される活性層の半
導体層が、少なくともＩｎ、Ｇａ、Ｐを構成成分とする
層のみで形成することを特徴とする請求項３３乃至３５
のいずれか１項に記載の電界効果トランジスタの製造方
法。 - 【請求項３７】 半絶縁性化合物半導体基板上に、第１
導電型のバッファ層、チャネル層を含む活性層、及び第
２導電型を有するゲート層を順次積層する工程と、前記
ゲート層を所望形状にパターニングする工程と、前記活
性層のソース及びドレイン領域にソース・ドレイン電極
用のオーミックコンタクト層を再成長形成する工程と、
前記ゲート層上にゲート電極を形成する工程と、前記オ
ーミックコンタクト層上にソース及ドレインの各電極を
形成する工程とを含み、前記第２導電型のゲート層とチ
ャネル層との間に前記ゲート層からチャネル層に至る価
電子帯エネルギーを急激に下げる半導体層を設けること
を特徴とする電界効果トランジスタの製造方法。 - 【請求項３８】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
をエッチングストッパ層として前記ゲート層をウエット
エッチングにより所望形状にパターニングすることを特
徴とする請求項３７に記載の電界効果トランジスタの製
造方法。 - 【請求項３９】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であり、該ＩｎＧａＰ層
上にＩｎＧａＡｓＰ層を介して前記第２導電型のゲート
層が形成され、該ＩｎＧａＡｓＰ層をエッチングストッ
パ層として前記ゲート層をウエットエッチングにより所
望形状にパターニングすることを特徴とする請求項３７
に記載の電界効果トランジスタの製造方法。 - 【請求項４０】 前記ゲート電極は、ソース・ドレイン
電極用のオーミックコンタクト層形成前に形成すること
を特徴とする請求項３７乃至３９のいずれか１項に記載
の電界効果トランジスタの製造方法。 - 【請求項４１】 前記ゲート電極は、ソース・ドレイン
電極用のオーミックコンタクト層形成後に形成すること
を特徴とする請求項３７乃至３９のいずれか１項に記載
の電界効果トランジスタの製造方法。 - 【請求項４２】 チャネル層上に形成される活性層の半
導体層が、少なくともＩｎ、Ｇａ、Ｐを構成成分とする
層のみで形成することを特徴とする請求項３７乃至４１
のいずれか１項に記載の電界効果トランジスタの製造方
法。 - 【請求項４３】 半絶縁性化合物半導体基板上に、第１
導電型のバッファ層、チャネル層と、該チャネル層上に
形成されるエッチングストッパ層と、該ストッパ層上に
形成されるソース・ドレイン電極用のオーミックコンタ
クト層とを順次エピタキシャル成長させる工程と、該オ
ーミックコンタクト層上にゲート領域を開口するマスク
層を形成する工程と、該マスク層の開口部に露出するオ
ーミックコンタクト層を除去して凹部を形成する工程
と、該形成された凹部に第１導電型の半導体層と、第２
導電型のゲート層をエピタキシャル成長させる工程を含
み、前記第２導電型のゲート層とチャネル層との間に前
記ゲート層からチャネル層に至る価電子帯エネルギーを
急激に下げる半導体層を前記凹部に成長させる第１導電
型の半導体層中に設けることを特徴とする電界効果トラ
ンジスタの製造方法。 - 【請求項４４】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であることを特徴とする
請求項４３に記載の電界効果トランジスタの製造方法。 - 【請求項４５】 前記第２導電型のゲート層を価電子帯
エネルギーを急激に下げる半導体層に続いて再成長形成
することを特徴とする請求項４３又は４４に記載の電界
効果トランジスタの製造方法。 - 【請求項４６】 半絶縁性化合物半導体基板上に、第１
導電型のバッファ層、エッチングストッパ層と、該スト
ッパ層上に形成されるソース・ドレイン電極用のオーミ
ックコンタクト層とを順次エピタキシャル成長させる工
程と、該オーミックコンタクト層上にゲート領域を開口
するマスク層を形成する工程と、該マスク層の開口部に
露出するオーミックコンタクト層を除去して凹部を形成
する工程と、該形成された凹部にチャネル層を含む第１
導電型の半導体層と、第２導電型のゲート層をエピタキ
シャル成長させる工程を含み、前記第２導電型のゲート
層とチャネル層との間に前記ゲート層からチャネル層に
至る価電子帯エネルギーを急激に下げる半導体層を前記
凹部に成長させる第１導電型の半導体層中に設けること
を特徴とする電界効果トランジスタの製造方法。 - 【請求項４７】 価電子帯エネルギーを急激に下げる半
導体層がＩｎＧａＰからなる層であることを特徴とする
請求項４６に記載の電界効果トランジスタの製造方法。 - 【請求項４８】 前記第２導電型のゲート層を価電子帯
エネルギーを急激に下げる半導体層に続いて再成長形成
することを特徴とする請求項４６又は４７に記載の電界
効果トランジスタの製造方法。 - 【請求項４９】 前記第１導電型がｎ型であり、第２導
電型がｐ型である請求項１７乃至４８のいずれか１項に
記載の電界効果トランジスタの製造方法。 - 【請求項５０】 前記チャネル層がＩｎＧａＡｓまたは
ＧａＡｓで構成され、第２導電型のゲート層がＧａＡ
ｓ、ＡｌＧａＡｓ、ＩｎＧａＡｓもしくはＩｎＧａＰ層
から構成されていることを特徴とする請求項１７乃至４
９のいずれか１項に記載の電界効果トランジスタの製造
方法。
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