JP6836022B2 - 半導体基板、半導体基板の製造方法及び半導体素子の製造方法 - Google Patents

半導体基板、半導体基板の製造方法及び半導体素子の製造方法 Download PDF

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Description

本発明は、半導体基板、半導体基板の製造方法及び当該半導体基板を用いた半導体素子の製造方法に関する。
従来、半導体基板上に除去層及び半導体エピタキシャル層を形成し、エッチングにより除去層を除去することで半導体エピタキシャル層を半導体基板から分離する技術が知られている（例えば、特許文献１を参照）。
特許第３８１３１２３号公報
特許文献１に記載された技術では、半導体エピタキシャル層を成長させるためのベース基板としてのＧａＡｓ基板上に除去層及び半導体エピタキシャル層を形成した後に、弗酸などのエッチング液によって除去層を除去することにより半導体エピタキシャル層をＧａＡｓ基板から分離する。この方法で半導体エピタキシャル層をＧａＡｓ基板から分離する場合、ＧａＡｓ基板及び半導体エピタキシャル層のエッチング速度が除去層のエッチング速度よりも格段に小さいことが想定されている。
エッチングにより除去層を除去した場合、除去層と接するＧａＡｓ基板の表面及び半導体エピタキシャル層の底面は非常に平坦な面となる。その結果、除去層をエッチングにより除去した後に、ＧａＡｓ基板の表面と分離した半導体エピタキシャル層の底面とが接合してしまう場合があるという問題が生じていた。除去層をエッチングにより除去した後にＧａＡｓ基板の表面と半導体エピタキシャル層の底面とが接合すると、半導体エピタキシャル層をＧａＡｓ基板から分離することができなくなるため、除去層を除去した後にもＧａＡｓ基板の表面と分離した半導体エピタキシャル層の底面とが接合しないようにする技術が求められている。
そこで、本発明はこれらの点に鑑みてなされたものであり、除去層を除去した後にもベース基板の表面と分離した半導体エピタキシャル層の底面とが接合しないようにすることを目的とする。
本発明の第１の態様の半導体基板は、ベース基板と、前記ベース基板上に設けられた第１除去層と、前記第１除去層の上方に設けられた第２除去層と、前記第２除去層の上方に設けられた半導体エピタキシャル層と、を有し、所定のエッチング材料に対する前記第２除去層のエッチング速度が、前記所定のエッチング材料に対する前記第１除去層のエッチング速度よりも大きい。前記第２除去層の厚みよりも前記第１除去層の厚みが大きくてもよい。
前記所定のエッチング材料を用いたエッチングにより前記第２除去層が除去された時点で露出している前記第１除去層の表面が、前記半導体エピタキシャル層の前記第２除去層側の面よりも粗くてもよい。
前記ベース基板がＧａＡｓにより構成されており、前記半導体エピタキシャル層がＡｌｔＧａ１−ｔＡｓ（０≦ｔ≦１）により構成されており、前記第１除去層がＡｌｘＧａ１−ｘＡｓ（０．６＜ｘ≦０．８）により構成されており、前記第２除去層がＡｌｙＧａ１−ｙＡｓ（０．７＜ｙ≦１、ｙ＞ｘ）により構成されていてもよい。前記半導体エピタキシャル層がＡｌｔＧａ１−ｔＡｓ（０≦ｔ≦０．６）により構成されていてもよい。
前記ベース基板がＩｎＰにより構成されており、前記半導体エピタキシャル層がＩｎ１−ｘＧａｘＡｓｙＰ１−ｙ（０≦ｘ、ｙ≦１）であってもよい。
前記第１除去層と前記第２除去層との間に設けられた第３除去層をさらに有し、前記所定のエッチング材料に対する前記第３除去層のエッチング速度は、前記所定のエッチング材料に対する前記第１除去層のエッチング速度よりも大きく、前記所定のエッチング材料に対する前記第２除去層のエッチング速度よりも小さくてもよい。
前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材をさらに有してもよい。前記支持部材は、前記ベース基板、前記第１除去層、前記第２除去層及び前記半導体エピタキシャル層に接してもよい。前記支持部材は、前記第２除去層に接する領域の一部の厚みが他の領域の厚みよりも小さい形状を有してもよい。
本発明の第２の態様の半導体基板の製造方法は、ベース基板を準備する工程と、前記ベース基板上に第１除去層を形成する工程と、前記第１除去層の上方に、所定のエッチング材料に対するエッチング速度が、前記所定のエッチング材料に対する前記第１除去層のエッチング速度よりも大きい第２除去層を形成する工程と、前記第２除去層の上方に半導体エピタキシャル層を形成する工程と、前記半導体エピタキシャル層を形成した後に、前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材を設ける工程と、を有する。
本発明の第３の態様の半導体素子の製造方法は、上記の半導体基板を準備する工程と、前記所定のエッチング材料を用いてエッチングすることにより前記第２除去層を除去する除去工程と、前記除去工程の後に、前記半導体エピタキシャル層を前記ベース基板と異なる移動先基板に接合する接合工程と、を有する。前記半導体基板が、前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材をさらに有し、前記製造方法は、前記除去工程と前記接合工程との間に、前記支持部材を切断する工程をさらに有してもよい。
本発明によれば、除去層を除去した後にもベース基板の表面と分離した半導体エピタキシャル層の底面とが接合しないようにすることができるという効果を奏する。
本実施形態の半導体基板１の構成を示す模式図である。 実験で用いた半導体基板１の顕微鏡写真である。 実験結果を示す模式図である。 ＡｌｚＧａ１−ｚＡｓのエッチング速度と、組成ｚとの関係を示す図である。 半導体素子の製造方法を説明するための図である。 半導体素子の製造方法を説明するための図である。 半導体素子の製造方法を説明するための図である。 半導体素子の製造方法を説明するための図である。 支持部材を設けた例を示す図である。
［半導体基板１の構成］
図１は、本実施形態の半導体基板１の構成を示す模式図である。図１は、半導体エピタキシャルウエハの断面構造を示している。半導体基板１は、ベース基板１０１と、ベース基板１０１上に設けられた除去層１０２と、除去層１０２の上方に設けられた半導体エピタキシャル層１０３とを有する。
ベース基板１０１は、半導体エピタキシャル層を結晶成長させるための母材基板である。本実施形態において、ベース基板１０１がＩＩＩ−Ｖ族半導体により構成されている場合を例にして説明するが、ベース基板１０１はＩＩＩ−Ｖ族半導体以外の材料により構成されていてもよい。
除去層１０２は、少なくとも一部がエッチングにより除去されることが予定されている層である。除去層１０２は、ベース基板１０１上に設けられた第１除去層１０４と、第１除去層１０４上に設けられた第２除去層１０５とを有する。詳細については後述するが、所定のエッチング材料に対する第１除去層１０４のエッチング速度よりも、上記の所定のエッチング材料に対する第２除去層１０５のエッチング速度が大きい。所定のエッチング材料は、第２除去層１０５のエッチング速度が半導体エピタキシャル層１０３のエッチング速度よりも十分に大きいエッチング液又はエッチングガスである。第２除去層１０５のエッチング速度は、例えば第１除去層１０４のエッチング速度の２倍以上である。
以下の説明において、所定のエッチング材料を使用エッチング材料という。使用エッチング材料としては、塩酸、弗酸、硝酸、塩酸と硝酸の混合液、有機酸、塩化水素ガス、及び塩素ガスを例示できる。
使用エッチング材料に対する第１除去層１０４のエッチング速度よりも、上記の所定のエッチング材料に対する第２除去層１０５のエッチング速度が大きいので、エッチングによって第２除去層１０５の全てが除去された時点で、第１除去層１０４の少なくとも一部が残留している。この際、第１除去層１０４は、エッチングが進行している状態なので、使用エッチング材料を用いたエッチングにより第２除去層１０５が除去された時点で露出している第１除去層１０４の表面が、半導体エピタキシャル層１０３の第２除去層１０５側の面よりも粗い。したがって、第１除去層１０４が除去されることにより分離された半導体エピタキシャル層１０３が第１除去層１０４に接したとしても、半導体エピタキシャル層１０３と第１除去層１０４とが接合しない状態が維持される。
［各層の組成］
ベース基板１０１は、例えばＧａＡｓ基板である。半導体エピタキシャル層１０３は、ベース基板１０１から除去される予定の半導体エピタキシャル層であり、例えばＡｌｔＧａ１−ｔＡｓ（０≦ｔ≦１）により構成されている。第１除去層１０４は、例えばＡｌｘＧａ１−ｘＡｓ（０．６＜ｘ≦０．８）により構成されており、第２除去層１０５は、例えばＡｌｙＧａ１−ｙＡｓ（０．７＜ｙ≦１、ｙ＞ｘ）により構成されている。第１除去層１０４及び第２除去層１０５の材料組成の範囲として、第１除去層１０４がＡｌｘＧａ１−ｘＡｓ（０．７５＜ｘ≦０．８）であり、第２除去層１０５がＡｌｙＧａ１−ｙＡｓ（０．８＜ｙ≦１）であることが、より好ましい。
第２除去層１０５に接する半導体エピタキシャル層１０３の底面（第２除去層１０５の側の面）を構成する半導体層の材料組成としては、ＡｌｔＧａ１−ｔＡｓ（０≦ｔ≦０．６）が好適である。第２除去層１０５に接する半導体エピタキシャル層１０３の底面を構成する半導体層がＧａＡｓ層であることが、より好ましい。
［第１除去層１０４及び第２除去層１０５の厚み］
使用エッチング材料によりエッチングすることにより第２除去層１０５が除去された時点で第１除去層１０４の少なくとも一部が残留しやすくするために、第２除去層１０５の厚みよりも第１除去層１０４の厚みが大きくてもよい。第１除去層１０４の厚み及び第２除去層１０５の厚みは、第１除去層１０４の場所によってエッチングの進行度合いにばらつきがある場合であっても、第２除去層１０５が除去された時点で第１除去層１０４の全領域にわたって第１除去層１０４の少なくとも一部が残留している厚みであってもよい。
［実験例］
半導体基板１を試作して、エッチングを行った。実験に用いた半導体基板１において、ベース基板１０１はＧａＡｓ基板であった。第１除去層１０４の組成はＡｌｘＧａ１−ｘＡｓ（０．７５＜ｘ≦０．８）であった。第２除去層１０５の組成はＡｌｙＧａ１−ｙＡｓ（０．８＜ｙ≦１）であった。半導体エピタキシャル層１０３の組成はＡｌｔＧａ１−ｔＡｓ（０≦ｔ≦０．６）であった。
図２Ａは、実験で用いた半導体基板顕微鏡写真である。図２Ｂは、実験結果を示す模式図である。図２Ａに示す顕微鏡写真は、図２Ｂに示すように、半導体基板１を傾斜させて矢印方向から電子顕微鏡(Scanning Electron Microscope：SEM)で撮像して得られた写真である。
図２Ａに示す写真は、エッチング液で第２除去層１０５が完全にエッチング除去され、第１除去層１０４の一部がエッチングされた状態を示している。図２Ａに示すように、半導体基板１から分離される予定の半導体エピタキシャル層１０３と、第１除去層１０４の一部が残留している層である残留層１１７との間に隙間が存在することを確認できる。
さらに、図２Ａでは、半導体エピタキシャル層１０３の下面１１２が平坦であるのに対して、残留層１１７の上面１１５は凹凸が存在する粗面であることも確認できる。これは、使用したエッチング液に対する第１除去層１０４のエッチング速度が、第２除去層１０５のエッチング速度よりも小さく、第２除去層１０５が完全にエッチング除去される間に、第１除去層１０４の一部のみがエッチングされたことによる。
第２除去層１０５をエッチングにより除去した後、第１除去層１０４の一部が残留した層である残留層１１７の上面が粗面になっていることにより、第２除去層１０５をエッチングにより除去した後に、半導体エピタキシャル層１０３が、ベース基板１０１の側の表面（すなわちベース基板１０１上に残留している残留層１１７）に接合しづらい。したがって、半導体エピタキシャル層１０３を良好にベース基板１０１から分離することができる。
少なくとも半導体エピタキシャル層１０３の底面（すなわち除去した第２除去層１０５の側の面）の表面粗さＲａは、残留層１１７の上面の表面粗さＲｂよりも小さいことが好ましい。表面粗さは、例えば原子間力顕微鏡（Atomic Force Microscope：AFM）で測定した平均粗さである。
発明者の実験によれば、第２除去層１０５が完全に除去されるまでエッチングをした後に、半導体エピタキシャル層１０３に対してベース基板１０１の向きに荷重をかけても、半導体エピタキシャル層１０３が第１除去層１０４に接合されることなく、半導体エピタキシャル層１０３をベース基板１０１から除去することができることが確認できた。
図３は、発明者が第２除去層１０５の除去のためにエッチング液として塩酸を使用したエッチング実験で確認したＡｌｚＧａ１−ｚＡｓのエッチング速度と、ＡｌｚＧａ１−ｚＡｓの組成を定めるｚの値との関係を示す図である。図３における縦軸は、ｚ＝１の時のエッチング速度を１とした場合の相対値である。図３の結果から、第１除去層１０４の組成をＡｌｘＧａ１−ｘＡｓ（０．６＜ｘ≦０．８）、第２除去層１０５の組成をＡｌｙＧａ１−ｙＡｓ（０．７＜ｙ≦１、ｙ＞ｘ）とすることにより、第１除去層１０４のエッチング速度と第２除去層１０５のエッチング速度との間に大きな差がある第１除去層１０４及び第２除去層１０５の組合せを選択できることがわかる。
［半導体基板１の構成の変形例］
図１においては、除去層１０２が第１除去層１０４及び第２除去層１０５の２層を有する構造を例示したが、半導体基板１は、第１除去層１０４及び第２除去層１０５を含む２層の他に、他の除去層を有してもよい。この時、除去層１０２のベース基板１０１に接する側から半導体エピタキシャル層１０３に接する側に向けてエッチング速度が大きくなる順番に積層することが望ましい。
例えば、半導体基板１は、第１除去層１０４と第２除去層１０５との間に第３除去層をさらに有してもよい。この場合、使用エッチング材料に対する第３除去層のエッチング速度は、使用エッチング材料に対する第１除去層１０４のエッチング速度よりも大きく、使用エッチング材料に対する第２除去層１０５のエッチング速度よりも小さい。
なお、以上の説明においては、ベース基板１０１がＧａＡｓ基板である場合を例示したが、本発明は、ベース基板１０１が他のＩＩＩ−Ｖ族半導体エピタキシャル基板である場合にも適用できる。半導体基板１は、例えば、ベース基板１０１がＩｎＰ基板であり、半導体エピタキシャル層１０３がＩｎＰ基板上で格子整合又は略格子整合する半導体エピタキシャル層（例えばＩｎ１−ｘＧａｘＡｓｙＰ１−ｙ（０≦ｘ、ｙ≦１））であってもよい。この場合、除去層１０２は、ＩｎＰ基板上で格子整合又は略格子整合する半導体層であり、例えば、第１除去層１０４がＩｎ０．５２Ａｌ０．４８Ａｓであり、第２除去層１０５がＩｎ０．５３Ｇａ０．４７Ａｓである。
［半導体素子の製造方法］
続いて、半導体エピタキシャル層１０３をベース基板１０１から分離した後に、他の基板に半導体エピタキシャル層１０３を移動させて半導体素子を製造する方法について説明する。
図４（図４Ａから図４Ｄ）は、半導体素子の製造方法を説明するための図である。
まず、図１に示した半導体基板１を準備する。例えば、ベース基板１０１上に第１除去層１０４及び第２除去層１０５を含む積層構造を形成した後に、第２除去層１０５上に半導体エピタキシャル層１０３を形成することにより、半導体基板１を作製する。半導体エピタキシャル層１０３は、所定の素子を形成するための半導体積層構造を有する。所定の素子は、発光ダイオード、トランジスタ及びセンサー等のように、半導体により構成される任意の素子である。
なお、本製造方法においては、半導体基板１を作製する代わりに、作製済の半導体基板１を用いて半導体素子を製造してもよい。すなわち、ベース基板１０１上に第１除去層１０４、第２除去層１０５、及び半導体エピタキシャル層１０３が既に形成されている半導体基板１を準備する工程を半導体素子の製造方法の最初の工程としてもよい。また、半導体エピタキシャル層１０３に所定の素子構造または所定の素子構造の一部が既に形成されている半導体基板１を準備する工程を、半導体素子の製造方法の最初の工程としてもよい。
次に、図４Ａに示すように、エッチングにより除去する第２除去層１０５の少なくとも一部（例えば外周面）が露出した島を形成する。例えば、半導体基板１における半導体エピタキシャル層１０３、第１除去層１０４及び第２除去層１０５の外周から所定の範囲をエッチングすることにより、図４Ａに示す島を形成する。
続いて、図４Ｂに示すように、所定のエッチング液により第１除去層１０４及び第２除去層１０５をエッチングする。エッチング工程では、第２除去層１０５が完全に除去されるまでの間エッチングを継続し、第２除去層１０５が除去された時点でエッチングを停止する。このようにすることで、第２除去層１０５が完全に除去されたことにより空隙１１４が形成される。第１除去層１０４の第２除去層１０５の側の一部の領域（図４Ｂにおける領域１１３）が除去され、第１除去層１０４におけるベース基板１０１に接する側と反対側の面に凹凸が形成された粗面を有する第１除去層１０４の残留層１１７が形成される。なお、図４Ｂでは、形成された凹凸を誇張して描いている。
続いて、図４Ｃに示すように、例えばピックアップバンプ１２２を備えたピックアップ基板１２１を使って、半導体エピタキシャル層１０３をベース基板１０１から分離する。ピックアップバンプ１２２は、例えば有機材料層であり、半導体基板上に感光性有機材料を塗布して、標準的なフォトリソグラフィプロセスにより形成することができる。有機材料層は、例えば、スピンコート法、ディップ法などにより、ピックアップ基板１２１のベースとなるピックアップベース基板上に有機材料をコートすることにより形成してもよいし、有機材料フィルムをピックアップベース基板上に貼り付けることにより形成してもよい。
続いて、図４Ｄに示すように、ピックアップ基板１２１によりベース基板１０１から分離させた半導体エピタキシャル層１０３を移動先基板１３０の上に圧接して接合する。接合に先立って、接合面の活性化処理などの表面処理工程を実行してもよい。また、移動先基板１３０上に、移動先基板１３０の材料と異なる材料層として、例えば別の半導体層、金属層又は絶縁膜層を設けてもよい。
移動先基板１３０上に半導体エピタキシャル層１０３を接合した後に、ピックアップ基板１２１を分離する（図示せず）。ピックアップ基板１２１を分離した後の半導体エピタキシャル層１０３に、適宜、層間絶縁膜又は金属配線膜等を形成することにより、半導体素子の製造を完了する。
［第１変形例］
図４Ａに示したように半導体エピタキシャル層１０３、第１除去層１０４及び第２除去層１０５を含む島をベース基板１０１上に形成した後に、半導体エピタキシャル層１０３がベース基板１０１の上方に位置するように半導体エピタキシャル層１０３を支持するための支持部材を設けてもよい。
図５は、支持部材１０６を設けた例を示す図である。支持部材１０６は、例えば半導体エピタキシャル層１０３とベース基板１０１とを結合する半導体薄膜、有機材料薄膜、又は無機材料薄膜である。支持部材１０６は、例えば一部の領域が第１除去層１０４及び第２除去層１０５の側面に接するように形成されている。支持部材１０６の一部は、半導体エピタキシャル層１０３の上面又はベース基板１０１が露出した面に延在するように形成されていてもよい。当該支持部材１０６を構成する薄膜は、第２除去層１０５を除去する際に使用されるエッチング材料に対するエッチング速度が第２除去層１０５のエッチング速度よりも十分に小さく、第２除去層１０５が除去された時点で、半導体エピタキシャル層１０３とベース基板１０１とを結合した状態で残留する。
支持部材１０６は、例えば以下のようにして形成してもよい。アモルファスＳｉ又はポリＳｉなどの半導体薄膜で支持部材１０６を形成する場合には、例えば、スパッタ法、熱ＣＶＤ（Chemical Vapor Deposition）法、ＰＣＶＤ（Plasma Chemical Vapor Deposition）法、あるいはＬＰＣＶＤ（Low pressure Chemical Vapor Deposition）法などを適宜選択して半導体薄膜を形成することができる。この場合、半導体薄膜を形成後、フォトリソグラフィーおよびＲＩＥ（Reactive Ion Etching）法などのドライエッチング又は所定のエッチング液を使ったウェットエッチングによって支持部材１０６の構造を形成することができる。
無機材料薄膜で支持部材１０６を形成する場合には、例えばスパッタ法、熱ＣＶＤ法、又はＰＣＶＤ法などによって無機薄膜を形成することができる。無機薄膜を形成後、フォトリソグラフィー及びＲＩＥ法などのドライエッチング又は所定のエッチング液を使ったウェットエッチングによって支持部材１０６の構造を形成することができる。
有機材料薄膜で支持部材１０６を形成する場合には、例えば感光性有機材料を塗布又は貼付した後にフォトリソグラフィーによって所定の構造を形成し、その後、ベーク処理を行うことにより支持部材１０６を形成することができる。支持部材１０６の構造を形成する際に用いるエッチング液については、支持部材１０６のエッチング速度と比較して第１の除去層、第２の除去層、及び半導体エピタキシャル層１０３のエッチング速度が小さいエッチング液やエッチングガスを選択することが望ましい。
このように、第２除去層１０５を除去する工程において支持部材１０６が設けられることにより、半導体エピタキシャル層１０３が第１除去層１０４又はベース基板１０１と接触する確率を低くすることができる。特に、第２除去層１０５よりもエッチング速度が小さい第１除去層１０４が設けられていることにより、支持部材１０６を構成する薄膜が破損したり残留しない状態になったりした場合であっても、半導体エピタキシャル層１０３がベース基板１０１と接合してしまうことを防止できる。
なお、支持部材１０６は、半導体エピタキシャル層１０３がベース基板１０１から離れる向きに力が加わることで、容易に切断されるように形成されていることが好ましい。例えば、支持部材１０６が、第２除去層１０５の側面に接する領域の一部の厚みが他の領域の厚みよりも小さい形状（例えば溝の形状）を有することで、第２除去層１０５が除去された後に支持部材１０６は容易に切断される。この場合、所定のエッチング材料を用いてエッチングすることにより第２除去層１０５を除去する除去工程と、半導体エピタキシャル層１０３を１０１ベース基板と異なる移動先基板１３０に接合する接合工程との間に、半導体エピタキシャル層１０３を引き上げることにより支持部材１０６を切断する工程をさらに有してもよい。
所定領域の厚みが他の領域の厚みよりも小さい支持部材１０６は、例えば以下の方法により作製することができる。まず、厚みを小さくする領域（例えば溝を形状を形成する領域）以外の領域をレジストで被覆する。続いて、支持部材１０６の材料をエッチングするエッチング液を使ったウェットエッチング又はＲＩＥなどのドライエッチングによって所定の厚さになるようにエッチングした後にレジストを除去する。
［第２変形例］
以上の説明においては、第１除去層１０４のエッチング速度よりも、上記の所定のエッチング材料に対する第２除去層１０５のエッチング速度が大きい場合を例示したが、第１除去層１０４のエッチング速度が第２除去層１０５のエッチング速度以上であってもよい。ただし、この場合、エッチングによる第２除去層１０５の除去が完了した時点で第１除去層１０４の少なくとも一部が残留しているように、第１除去層１０４の厚みを第２除去層１０５の厚みよりも大きくすることが求められる。
［半導体基板１による効果］
本発明の半導体基板１は、ベース基板１０１から分離する予定の半導体エピタキシャル層１０３とベース基板１０１との間に、エッチング速度が異なる少なくとも２層の除去層を有する。したがって、半導体エピタキシャル層１０３が分離された後に、半導体エピタキシャル層１０３がベース基板１０１と接合することを防止できる。
そして、半導体基板１を用いて半導体素子を製造することにより、平坦な面を有する半導体エピタキシャル層１０３を移動先基板１３０に容易に移動させ、移動後の半導体エピタキシャル層１０３を加工して、各種の半導体素子を製造することができる。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されず、その要旨の範囲内で種々の変形及び変更が可能である。例えば、装置の分散・統合の具体的な実施の形態は、以上の実施の形態に限られず、その全部又は一部について、任意の単位で機能的又は物理的に分散・統合して構成することができる。また、複数の実施の形態の任意の組み合わせによって生じる新たな実施の形態も、本発明の実施の形態に含まれる。組み合わせによって生じる新たな実施の形態の効果は、もとの実施の形態の効果を合わせ持つ。
１ 半導体基板
１０１ ベース基板
１０２ 除去層
１０３ 半導体エピタキシャル層
１０４ 第１除去層
１０５ 第２除去層
１１２ 下面
１１５ 上面
１１７ 残留層
１２１ ピックアップ基板
１２２ ピックアップバンプ
１３０ 移動先基板

Claims (12)

  1. ベース基板と、
    前記ベース基板上に設けられており、Ａｌ ｘ Ｇａ １−ｘ Ａｓ（０．６＜ｘ≦０．８）により構成された第１除去層と、
    前記第１除去層の上方に設けられており、Ａｌ ｙ Ｇａ １−ｙ Ａｓ（０．７＜ｙ≦１、ｙ＞ｘ）により構成された第２除去層と、
    前記第２除去層の上方に設けられており、Ａｌ ｔ Ｇａ １−ｔ Ａｓ（０≦ｔ≦１）により構成された半導体エピタキシャル層と、
    を有し、
    所定のエッチング材料に対する前記第２除去層のエッチング速度が、前記所定のエッチング材料に対する前記第１除去層のエッチング速度よりも大きい、
    半導体基板。
  2. 前記第１除去層がＡｌ ｘ Ｇａ １−ｘ Ａｓ（０．７５＜ｘ≦０．８）により構成されている、
    請求項１に記載の半導体基板。
  3. 前記第２除去層がＡｌ ｙ Ｇａ １−ｙ Ａｓ（０．８＜ｙ≦１）により構成されている、
    請求項１又は２に記載の半導体基板。
  4. 前記第２除去層の厚みよりも前記第１除去層の厚みが大きい、
    請求項１から３のいずれか一項に記載の半導体基板。
  5. 前記所定のエッチング材料を用いたエッチングにより前記第２除去層が除去された時点で露出している前記第１除去層の表面が、前記半導体エピタキシャル層の前記第２除去層側の面よりも粗い、
    請求項１から４のいずれか一項に記載の半導体基板。
  6. 前記半導体エピタキシャル層がＡｌｔＧａ１−ｔＡｓ（０≦ｔ≦０．６）により構成されている、
    請求項５に記載の半導体基板。
  7. 前記第１除去層と前記第２除去層との間に設けられた第３除去層をさらに有し、
    前記所定のエッチング材料に対する前記第３除去層のエッチング速度は、前記所定のエッチング材料に対する前記第１除去層のエッチング速度よりも大きく、前記所定のエッチング材料に対する前記第２除去層のエッチング速度よりも小さい、
    請求項１から６のいずれか一項に記載の半導体基板。
  8. 前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材をさらに有し、
    前記支持部材は、前記ベース基板、前記第１除去層、前記第２除去層及び前記半導体エピタキシャル層に接し、前記第２除去層に接する領域の一部の厚みが他の領域の厚みよりも小さい形状を有する、
    請求項１から７のいずれか一項に記載の半導体基板。
  9. ベース基板を準備する工程と、
    前記ベース基板上にＡｌ ｘ Ｇａ １−ｘ Ａｓ（０．６＜ｘ≦０．８）により構成された第１除去層を形成する工程と、
    前記第１除去層の上方に、所定のエッチング材料に対するエッチング速度が、前記所定のエッチング材料に対する前記第１除去層のエッチング速度よりも大きく、Ａｌ ｙ Ｇａ １−ｙ Ａｓ（０．７＜ｙ≦１、ｙ＞ｘ）により構成された第２除去層を形成する工程と、
    前記第２除去層の上方に、Ａｌ ｔ Ｇａ １−ｔ Ａｓ（０≦ｔ≦１）により構成された半導体エピタキシャル層を形成する工程と、
    前記所定のエッチング材料を用いてエッチングすることにより前記第２除去層を除去する除去工程と、
    前記除去工程の後に、前記半導体エピタキシャル層を前記ベース基板と異なる移動先基板に接合する接合工程と、
    を有する、半導体基板の製造方法。
  10. 前記半導体エピタキシャル層を形成する工程と、前記第２除去層を除去する除去工程との間に、前記半導体エピタキシャル層が前記ベース基板の上方に位置するように前記半導体エピタキシャル層を支持するための支持部材を設ける工程をさらに有する、
    請求項９に記載の半導体基板の製造方法。
  11. 前記除去工程と前記接合工程との間に、前記支持部材を切断する工程をさらに有する、
    請求項１０に記載の半導体基板の製造方法。
  12. 請求項１から８のいずれか一項に記載の半導体基板を準備する工程と、
    前記所定のエッチング材料を用いてエッチングすることにより前記第２除去層を除去する除去工程と、
    前記除去工程の後に、前記半導体エピタキシャル層を前記ベース基板と異なる移動先基板に接合する接合工程と、
    を有する、半導体素子の製造方法。
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Family Cites Families (35)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0646026Y2 (ja) 1987-08-19 1994-11-24 沖電気工業株式会社 メンブレンキ−ボ−ドの防塵構造
JP2560601B2 (ja) * 1993-03-12 1996-12-04 日本電気株式会社 元素半導体基板上の金属膜／化合物半導体積層構造の製造方法
JP3377022B2 (ja) * 1997-01-23 2003-02-17 日本電信電話株式会社 ヘテロ接合型電界効果トランジスタの製造方法
JP3371871B2 (ja) * 1999-11-16 2003-01-27 日本電気株式会社 半導体装置の製造方法
JP3716906B2 (ja) * 2000-03-06 2005-11-16 日本電気株式会社 電界効果トランジスタ
KR100438895B1 (ko) * 2001-12-28 2004-07-02 한국전자통신연구원 고전자 이동도 트랜지스터 전력 소자 및 그 제조 방법
JP3813123B2 (ja) 2002-12-25 2006-08-23 株式会社沖データ 半導体装置及びｌｅｄヘッド
JP4315744B2 (ja) * 2003-06-25 2009-08-19 株式会社沖データ 積層体及び半導体装置の製造方法
JP2005191022A (ja) * 2003-12-24 2005-07-14 Matsushita Electric Ind Co Ltd 電界効果トランジスタ及びその製造方法
US7205176B2 (en) * 2004-05-24 2007-04-17 Taiwan Semiconductor Manufacturing Company Surface MEMS mirrors with oxide spacers
JP4518886B2 (ja) * 2004-09-09 2010-08-04 シャープ株式会社 半導体素子の製造方法
US20060208265A1 (en) * 2005-03-17 2006-09-21 Hitachi Cable, Ltd. Light emitting diode and light emitting diode array
KR101430587B1 (ko) * 2006-09-20 2014-08-14 더 보오드 오브 트러스티스 오브 더 유니버시티 오브 일리노이즈 전사가능한 반도체 구조들, 디바이스들 및 디바이스 컴포넌트들을 만들기 위한 릴리스 방안들
JP4200389B2 (ja) * 2007-02-22 2008-12-24 セイコーエプソン株式会社 光素子
JP4466668B2 (ja) 2007-03-20 2010-05-26 セイコーエプソン株式会社 半導体装置の製造方法
JP2008270794A (ja) * 2007-03-29 2008-11-06 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP4871973B2 (ja) 2009-04-28 2012-02-08 株式会社沖データ 半導体薄膜素子の製造方法並びに半導体ウエハ、及び、半導体薄膜素子
JP2011249776A (ja) * 2010-04-30 2011-12-08 Sumitomo Chemical Co Ltd 半導体基板、半導体基板の製造方法、電子デバイス、および電子デバイスの製造方法
JP5893246B2 (ja) * 2010-11-08 2016-03-23 キヤノン株式会社 面発光レーザ及び面発光レーザアレイ、面発光レーザの製造方法及び面発光レーザアレイの製造方法、面発光レーザアレイを備えた光学機器
JP2013183125A (ja) * 2012-03-05 2013-09-12 Sharp Corp 化合物半導体素子エピタキシャル成長基板
JP2013211355A (ja) * 2012-03-30 2013-10-10 Oki Data Corp ３端子発光素子、３端子発光素子アレイ、プリントヘッドおよび画像形成装置
US9859112B2 (en) * 2013-07-18 2018-01-02 Taiwan Semiconductor Manufacturing Co., Ltd Bonded semiconductor structures
WO2015109242A1 (en) * 2014-01-16 2015-07-23 The Board Of Trustees Of The University Of Illinois Printing-based multi-junction, multi-terminal photovoltaic devices
KR102178828B1 (ko) * 2014-02-21 2020-11-13 삼성전자 주식회사 멀티 나노와이어 트랜지스터를 포함하는 반도체 소자
KR102282141B1 (ko) * 2014-09-02 2021-07-28 삼성전자주식회사 반도체 발광소자
WO2016079929A1 (ja) * 2014-11-21 2016-05-26 信越半導体株式会社 発光素子及び発光素子の製造方法
US9299615B1 (en) * 2014-12-22 2016-03-29 International Business Machines Corporation Multiple VT in III-V FETs
US9444019B1 (en) * 2015-09-21 2016-09-13 Epistar Corporation Method for reusing a substrate for making light-emitting device
US9461159B1 (en) * 2016-01-14 2016-10-04 Northrop Grumman Systems Corporation Self-stop gate recess etching process for semiconductor field effect transistors
US9685539B1 (en) * 2016-03-14 2017-06-20 International Business Machines Corporation Nanowire isolation scheme to reduce parasitic capacitance
JP6729275B2 (ja) * 2016-10-12 2020-07-22 信越半導体株式会社 発光素子及び発光素子の製造方法
WO2019134075A1 (en) * 2018-01-03 2019-07-11 Xiamen Sanan Integrated Circuit Co., Ltd. Consumer semiconductor laser
JP6431631B1 (ja) 2018-02-28 2018-11-28 株式会社フィルネックス 半導体素子の製造方法
US10461154B1 (en) * 2018-06-21 2019-10-29 International Business Machines Corporation Bottom isolation for nanosheet transistors on bulk substrate
US11087974B2 (en) * 2018-10-08 2021-08-10 The Regents Of The University Of Michigan Preparation of compound semiconductor substrate for epitaxial growth via non-destructive epitaxial lift-off

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