JP3377022B2 - ヘテロ接合型電界効果トランジスタの製造方法 - Google Patents
ヘテロ接合型電界効果トランジスタの製造方法Info
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- H01L21/8252—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using III-V technology
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- H01L29/7782—Field effect transistors with two-dimensional charge carrier gas channel, e.g. HEMT ; with two-dimensional charge-carrier layer formed at a heterojunction interface with confinement of carriers by at least two heterojunctions, e.g. DHHEMT, quantum well HEMT, DHMODFET
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Description
【０００１】
【発明の属する技術分野】本発明は、超高速集積回路の
能動素子である化合物半導体電界効果トランジスタに関
し、特に寄生抵抗の減少と耐圧の向上を同時に実現する
ヘテロ接合型電界効果トランジスタとその製造方法に関
するものである。
能動素子である化合物半導体電界効果トランジスタに関
し、特に寄生抵抗の減少と耐圧の向上を同時に実現する
ヘテロ接合型電界効果トランジスタとその製造方法に関
するものである。
【０００２】
【従来の技術】従来のヘテロ接合型電界効果トランジス
タ（以下、 HEMT : High ElectronMobility Transisto
rという）について説明する。
タ（以下、 HEMT : High ElectronMobility Transisto
rという）について説明する。
【０００３】図８（ａ）は従来のＨＥＭＴの代表的な構
造を示す説明図である。同図において、ＩｎＰ基板４−
０上にはＩｎ0.52Ａｌ0.48Ａｓ（２００ｎｍ）のバッフ
ァ層４−１、Ｉｎ0.53Ｇａ0.47Ａｓ(１５ｎｍ)のチャネ
ル層４−２、Ｉｎ0.52Ａｌ0. 48Ａｓ（３ｎｍ）のスペー
サ層４−３、不純物としてＳｉを１×１０19ｃｍ-3ドー
プしたＩｎ0.52Ａｌ0.48Ａｓ（５ｎｍ）のキャリア供給
層４−４、Ｉｎ0.52Ａｌ0.48Ａｓ（１０ｎｍ）のショッ
トキーバリア層４−５、不純物としてＳｉを１×１０19
ｃｍ-3ドープしたＩｎ0.53Ｇａ0.47Ａｓ（１５ｎｍ）の
キャップ層４−７が順次エピタキシャル成長されてい
る。
造を示す説明図である。同図において、ＩｎＰ基板４−
０上にはＩｎ0.52Ａｌ0.48Ａｓ（２００ｎｍ）のバッフ
ァ層４−１、Ｉｎ0.53Ｇａ0.47Ａｓ(１５ｎｍ)のチャネ
ル層４−２、Ｉｎ0.52Ａｌ0. 48Ａｓ（３ｎｍ）のスペー
サ層４−３、不純物としてＳｉを１×１０19ｃｍ-3ドー
プしたＩｎ0.52Ａｌ0.48Ａｓ（５ｎｍ）のキャリア供給
層４−４、Ｉｎ0.52Ａｌ0.48Ａｓ（１０ｎｍ）のショッ
トキーバリア層４−５、不純物としてＳｉを１×１０19
ｃｍ-3ドープしたＩｎ0.53Ｇａ0.47Ａｓ（１５ｎｍ）の
キャップ層４−７が順次エピタキシャル成長されてい
る。
【０００４】さらに、キャップ層４−７のソースおよび
ドレイン領域には、例えばＡｕＧｅ／Ｎｉ等のソース電
極４−８、ドレイン電極４−９のオーミックコンタクト
領域が形成されている。これらソース電極４−８および
ドレイン電極４−９は、上記作製されたエピタキシャル
層を介してチャネル層４−２の２次元電子ガスと電気的
に接続されている。
ドレイン領域には、例えばＡｕＧｅ／Ｎｉ等のソース電
極４−８、ドレイン電極４−９のオーミックコンタクト
領域が形成されている。これらソース電極４−８および
ドレイン電極４−９は、上記作製されたエピタキシャル
層を介してチャネル層４−２の２次元電子ガスと電気的
に接続されている。
【０００５】また、ゲート領域は、酸化還元剤を含有す
る溶液によってウェットエッチングされてから作製され
る。すなわち、この溶液によってキャップ層４−７を除
去してショットキーバリア層４−５を露出させてから、
このショットキーバリア層４−５の表面にゲート電極４
−１０としてＴｉ／Ｐｔ／Ａｕを順次形成する。
る溶液によってウェットエッチングされてから作製され
る。すなわち、この溶液によってキャップ層４−７を除
去してショットキーバリア層４−５を露出させてから、
このショットキーバリア層４−５の表面にゲート電極４
−１０としてＴｉ／Ｐｔ／Ａｕを順次形成する。
【０００６】次に、図８（ａ）に係るＨＥＭＴの性質に
ついて説明する。トランジスタ動作は、ゲート電極４−
１０に印加した電圧によって２次元電子ガスの濃度を変
化させることにより、ソース電極４−８とドレイン電極
４−９との間に流れる電流を制御して実施される。
ついて説明する。トランジスタ動作は、ゲート電極４−
１０に印加した電圧によって２次元電子ガスの濃度を変
化させることにより、ソース電極４−８とドレイン電極
４−９との間に流れる電流を制御して実施される。
【０００７】ところで、ＨＥＭＴの性能を律則する大き
な要因としては、ゲート開口時のウェットエッチングに
よって発生するキャップ層４−７とゲート電極４−１０
との間の領域（すなわち、サイドエッチング領域４−１
１）における寄生抵抗がある。
な要因としては、ゲート開口時のウェットエッチングに
よって発生するキャップ層４−７とゲート電極４−１０
との間の領域（すなわち、サイドエッチング領域４−１
１）における寄生抵抗がある。
【０００８】このサイドエッチング領域４−１１では、
キャップ層４−７が除去され、ショットキーバリア層４
−６の表面が露出して高い表面準位が形成される。その
ため、キャリア供給層４−４から供給されるキャリア電
子のうち表面空乏層に捕獲される電子の割合が他の領域
よりも高くなり、２次元電子ガス濃度は他の領域に比べ
て低くなる。その結果、寄生抵抗が大きくなり、相互コ
ンダクタンスや遮断周波数等のトランジスタ性能が悪化
する。したがって、ＨＥＭＴの性能を向上させるために
は、サイドエッチング領域４−１１を小さくする必要が
ある。
キャップ層４−７が除去され、ショットキーバリア層４
−６の表面が露出して高い表面準位が形成される。その
ため、キャリア供給層４−４から供給されるキャリア電
子のうち表面空乏層に捕獲される電子の割合が他の領域
よりも高くなり、２次元電子ガス濃度は他の領域に比べ
て低くなる。その結果、寄生抵抗が大きくなり、相互コ
ンダクタンスや遮断周波数等のトランジスタ性能が悪化
する。したがって、ＨＥＭＴの性能を向上させるために
は、サイドエッチング領域４−１１を小さくする必要が
ある。
【０００９】一方、トランジスタの耐圧はゲート−ドレ
イン間の逆方向耐圧によって決定される。すなわち、サ
イドエッチング領域４−１１が小さいとゲート−ドレイ
ン間に印加された電圧は、この狭いサイドエッチング領
域に集中するため耐圧が著しく劣化する。したがって、
ＨＥＭＴの耐圧を向上させるためには、サイドエッチン
グ領域４−１１を大きくする必要がある。このように、
ＨＥＭＴの性能向上と耐圧向上の条件は互いに矛盾して
おり、従来の方法ではこれらを同時に満たすことができ
ないという問題点があった。
イン間の逆方向耐圧によって決定される。すなわち、サ
イドエッチング領域４−１１が小さいとゲート−ドレイ
ン間に印加された電圧は、この狭いサイドエッチング領
域に集中するため耐圧が著しく劣化する。したがって、
ＨＥＭＴの耐圧を向上させるためには、サイドエッチン
グ領域４−１１を大きくする必要がある。このように、
ＨＥＭＴの性能向上と耐圧向上の条件は互いに矛盾して
おり、従来の方法ではこれらを同時に満たすことができ
ないという問題点があった。
【００１０】また、サイドエッチング領域４−１１の２
次元電子ガス濃度は、ゲート電極やその他の電極に印加
する電圧等によって外部から制御することはできない。
そのため、エピタキシャル層構造の設計の際には、サイ
ドエッチング領域における２次元電子ガス濃度が十分に
保たれるように注意しなければならない。
次元電子ガス濃度は、ゲート電極やその他の電極に印加
する電圧等によって外部から制御することはできない。
そのため、エピタキシャル層構造の設計の際には、サイ
ドエッチング領域における２次元電子ガス濃度が十分に
保たれるように注意しなければならない。
【００１１】したがって、無バイアス状態でチャネルが
ピンチオフするようなしきい値電圧をもつＨＥＭＴを作
製することは困難である。これは言い換えれば、電子を
キャリアとするＨＥＭＴの場合、しきい値が正値になる
ようなＨＥＭＴ（すなわち、エンハンスメント型ＨＥＭ
Ｔ）、または０Ｖに近い負値になるようなＨＥＭＴの作
製が困難であることを意味する。
ピンチオフするようなしきい値電圧をもつＨＥＭＴを作
製することは困難である。これは言い換えれば、電子を
キャリアとするＨＥＭＴの場合、しきい値が正値になる
ようなＨＥＭＴ（すなわち、エンハンスメント型ＨＥＭ
Ｔ）、または０Ｖに近い負値になるようなＨＥＭＴの作
製が困難であることを意味する。
【００１２】図８（ｂ）はこのような困難を解消するた
めの従来の方法を示す説明図である。同図において、エ
ピタキシャル層構造はキャップ層４−７を除去した時点
で十分大きな負のしきい値をとるように設計されてい
る。ゲート領域に酸化還元剤を含有する溶液のウェット
エッチングによってキャップ層４−７を除去し、その後
ショットキーバリア層４−５の表面にゲート電極４−１
０としてＰｔ／Ｔｉ／Ｐｔ／Ａｕを順次形成する。
めの従来の方法を示す説明図である。同図において、エ
ピタキシャル層構造はキャップ層４−７を除去した時点
で十分大きな負のしきい値をとるように設計されてい
る。ゲート領域に酸化還元剤を含有する溶液のウェット
エッチングによってキャップ層４−７を除去し、その後
ショットキーバリア層４−５の表面にゲート電極４−１
０としてＰｔ／Ｔｉ／Ｐｔ／Ａｕを順次形成する。
【００１３】さらに、ウエハを２５０℃でアニールする
ことによってゲート電極のＰｔをショットキーバリア層
４−５内に拡散させる。その結果、ゲート直下のみ実効
的なショットキーバリア層４−５の厚さが小さくなり、
サイドエッチング領域には２次元電子ガスの濃度を十分
確保することができる。しかし、この方法はアニールに
よるＰｔの拡散の制御性に乏しいため各素子のしきい値
を制御することは困難であり、ウエハ上における各素子
の面内均一性を確保することはできない。
ことによってゲート電極のＰｔをショットキーバリア層
４−５内に拡散させる。その結果、ゲート直下のみ実効
的なショットキーバリア層４−５の厚さが小さくなり、
サイドエッチング領域には２次元電子ガスの濃度を十分
確保することができる。しかし、この方法はアニールに
よるＰｔの拡散の制御性に乏しいため各素子のしきい値
を制御することは困難であり、ウエハ上における各素子
の面内均一性を確保することはできない。
【００１４】また、このような方法以外のものとして
は、特願平４−２９０９１７号の明細書には、ゲート直
下の領域の実効的なバリア層厚を再現性良く簿くするた
めにエッチングストッパ層を用いる方法が開示されてい
る。すなわち、エッチングストッパ層を挟む各２層に対
して高い選択性を有する異なるエッチング液を用い、ゲ
ート電極形成面を再現性良く露出させることが記載され
ている。
は、特願平４−２９０９１７号の明細書には、ゲート直
下の領域の実効的なバリア層厚を再現性良く簿くするた
めにエッチングストッパ層を用いる方法が開示されてい
る。すなわち、エッチングストッパ層を挟む各２層に対
して高い選択性を有する異なるエッチング液を用い、ゲ
ート電極形成面を再現性良く露出させることが記載され
ている。
【００１５】しかしながら、エッチングストッパ層を除
去する際に選択性ウェットエッチングを採用しているた
め、サイドエッチングによってエッチングストッパ層の
開口部の断面が広くなってしまい、ゲート電極の周囲に
ショットキーバリア層が露出して寄生抵抗が増加すると
いう問題点があった。
去する際に選択性ウェットエッチングを採用しているた
め、サイドエッチングによってエッチングストッパ層の
開口部の断面が広くなってしまい、ゲート電極の周囲に
ショットキーバリア層が露出して寄生抵抗が増加すると
いう問題点があった。
【００１６】
【発明が解決しようとする課題】このように、従来、ア
ニールによってゲート電極の金属（Ｐｔ）を拡散させた
場合、Ｐｔの拡散の制御性に乏しいことから各素子のし
きい値制御が困難であるという問題点があった。また、
エッチングストッパ層を用いた場合、エッチングストッ
パ層の除去にウェットエッチングを利用しているため、
ゲート電極の周囲にショットキーバリア層の露出する領
域が拡大して寄生抵抗が増加するという問題点があっ
た。本発明は、このような課題を解決するためのもので
あり、特性と耐圧を同時に向上させるヘテロ接合型電界
効果トランジスタとその製造方法を提供することを目的
とする。
ニールによってゲート電極の金属（Ｐｔ）を拡散させた
場合、Ｐｔの拡散の制御性に乏しいことから各素子のし
きい値制御が困難であるという問題点があった。また、
エッチングストッパ層を用いた場合、エッチングストッ
パ層の除去にウェットエッチングを利用しているため、
ゲート電極の周囲にショットキーバリア層の露出する領
域が拡大して寄生抵抗が増加するという問題点があっ
た。本発明は、このような課題を解決するためのもので
あり、特性と耐圧を同時に向上させるヘテロ接合型電界
効果トランジスタとその製造方法を提供することを目的
とする。
【００１７】
【課題を解決するための手段】このような目的を達成す
るために、本発明に係るヘテロ接合型電界効果トランジ
スタは、ソース電極とゲート電極との間の領域およびド
レイン電極とゲート電極との間の領域にあるショットキ
ーバリア層は少なくともエッチングストッパ層によって
覆われ、ゲート電極はキャップ層とは離隔している。ま
た、本発明に係るヘテロ接合型電界効果トランジスタの
製造方法は、キャップ層表面に絶縁膜を形成する工程
と、絶縁膜のゲート形成領域に、キャップ層に達する深
さの第１の開口部を形成する工程と、エッチングストッ
パ層に対してキャップ層の方が高い選択性を有する溶液
を用いて第１の開口部により露出したキャップ層を等方
性エッチングによって除去し、第１の開口部の面積より
も広い面積を持つサイドエッチング領域を形成し、エッ
チングストッパ層を露出させる工程と、ショットキーバ
リア層に対してエッチングストッパ層の方が高い選択性
を有するガスを用い、第１の開口部直下のエッチングス
トッパ層を異方性エッチングによって除去し、第１の開
口部の面積とほぼ同面積を有する第２の開口部を形成す
ることによりショットキーバリア層を露出させる工程
と、第２の開口部に露出したショットキーバリア層表面
を完全に覆うように、前記第２の開口部の縁を構成する
エッチングストッパ層に乗り上げてゲート電極を形成す
る工程とを有する。このように構成することにより、本
発明に係るヘテロ接合型電界効果トランジスタおよびそ
の製造方法は、ゲート電極周辺のショットキーバリア層
が少なくともエッチングストッパ層によって覆われるた
め、ゲートリセス時におけるサイドエッチングによる寄
生抵抗の増加を抑制することができる。また、ゲート電
極とキャップ層とは互いに離隔してサイドエッチング領
域が大きくとられているため、トランジスタの耐圧を向
上させることができる。
るために、本発明に係るヘテロ接合型電界効果トランジ
スタは、ソース電極とゲート電極との間の領域およびド
レイン電極とゲート電極との間の領域にあるショットキ
ーバリア層は少なくともエッチングストッパ層によって
覆われ、ゲート電極はキャップ層とは離隔している。ま
た、本発明に係るヘテロ接合型電界効果トランジスタの
製造方法は、キャップ層表面に絶縁膜を形成する工程
と、絶縁膜のゲート形成領域に、キャップ層に達する深
さの第１の開口部を形成する工程と、エッチングストッ
パ層に対してキャップ層の方が高い選択性を有する溶液
を用いて第１の開口部により露出したキャップ層を等方
性エッチングによって除去し、第１の開口部の面積より
も広い面積を持つサイドエッチング領域を形成し、エッ
チングストッパ層を露出させる工程と、ショットキーバ
リア層に対してエッチングストッパ層の方が高い選択性
を有するガスを用い、第１の開口部直下のエッチングス
トッパ層を異方性エッチングによって除去し、第１の開
口部の面積とほぼ同面積を有する第２の開口部を形成す
ることによりショットキーバリア層を露出させる工程
と、第２の開口部に露出したショットキーバリア層表面
を完全に覆うように、前記第２の開口部の縁を構成する
エッチングストッパ層に乗り上げてゲート電極を形成す
る工程とを有する。このように構成することにより、本
発明に係るヘテロ接合型電界効果トランジスタおよびそ
の製造方法は、ゲート電極周辺のショットキーバリア層
が少なくともエッチングストッパ層によって覆われるた
め、ゲートリセス時におけるサイドエッチングによる寄
生抵抗の増加を抑制することができる。また、ゲート電
極とキャップ層とは互いに離隔してサイドエッチング領
域が大きくとられているため、トランジスタの耐圧を向
上させることができる。
【００１８】
【発明の実施の形態】次に、本発明の一つの実施の形態
について図を用いて説明する。 ［実施の形態１］図１は本発明に係る第１の実施の形態
を示す説明図である。同図において、ＩｎＰ基板１−０
上にＩｎ0.52Ａｌ0.48Ａｓ（２００ｎｍ）のバッファ層
１−１、Ｉｎ0.53Ｇａ0.47Ａｓ（１５ｎｍ）のチャネル
層１−２、Ｉｎ0.52Ａｌ0.48Ａｓ（３ｎｍ）のスペーサ
層１−３、面密度５×１０12ｃｍ-2のＳｉ原子層ドーピ
ング面で構成されるキャリア供給層１−４、Ｉｎ0.52Ａ
ｌ0.48Ａｓ（１０ｎｍ）のショットキーバリア層１−
５、ＩｎＰ（６ｎｍ）のエッチングストッパ層１−６、
不純物としてＳｉを１×１０19ｃｍ-3ドープしたＩｎ
0.53Ｇａ0.47Ａｓ（１５ｎｍ）のキャップ層１−７が順
次エピタキシャル成長（例えば、ＭＯＣＶＤやＭＢＥ
等）され、多層構造が形成されている。
について図を用いて説明する。 ［実施の形態１］図１は本発明に係る第１の実施の形態
を示す説明図である。同図において、ＩｎＰ基板１−０
上にＩｎ0.52Ａｌ0.48Ａｓ（２００ｎｍ）のバッファ層
１−１、Ｉｎ0.53Ｇａ0.47Ａｓ（１５ｎｍ）のチャネル
層１−２、Ｉｎ0.52Ａｌ0.48Ａｓ（３ｎｍ）のスペーサ
層１−３、面密度５×１０12ｃｍ-2のＳｉ原子層ドーピ
ング面で構成されるキャリア供給層１−４、Ｉｎ0.52Ａ
ｌ0.48Ａｓ（１０ｎｍ）のショットキーバリア層１−
５、ＩｎＰ（６ｎｍ）のエッチングストッパ層１−６、
不純物としてＳｉを１×１０19ｃｍ-3ドープしたＩｎ
0.53Ｇａ0.47Ａｓ（１５ｎｍ）のキャップ層１−７が順
次エピタキシャル成長（例えば、ＭＯＣＶＤやＭＢＥ
等）され、多層構造が形成されている。
【００１９】なお、しきい値電圧が−０．５ＶのＨＥＭ
Ｔを作製する場合、エッチングストッパ層１−６より上
部のエピタキシャル層を除去した場合にしきい値が−
１．０Ｖとなるように設計し、ショットキーバリア層１
−５より上部のエピタキシャル層を除去した場合にしき
い値が−０．５Ｖとなるように設計する。このように設
計することにより、サイドエッチング領域１−１１で２
次元電子ガス濃度を高濃度に維持することができ、寄生
抵抗が低下して相互コンダクタンスや遮断周波数等のＦ
ＥＴ特性を向上させることができる。
Ｔを作製する場合、エッチングストッパ層１−６より上
部のエピタキシャル層を除去した場合にしきい値が−
１．０Ｖとなるように設計し、ショットキーバリア層１
−５より上部のエピタキシャル層を除去した場合にしき
い値が−０．５Ｖとなるように設計する。このように設
計することにより、サイドエッチング領域１−１１で２
次元電子ガス濃度を高濃度に維持することができ、寄生
抵抗が低下して相互コンダクタンスや遮断周波数等のＦ
ＥＴ特性を向上させることができる。
【００２０】すなわち、電子をキャリアとするＦＥＴに
おいては、しきい値が負であるということはチャネルを
ピンチオフさせるためにゲートに負のバイアスを印加す
る必要があるということである。逆に、しきい値が正値
であるときは、チャネルは無バイアス時にはピンチオフ
しており、ソース−ドレイン間に電流を流すためにはゲ
ートに正のバイアスを印加する必要があることを意味し
ている。また、無バイアス時のゲート直下におけるキャ
リア電子濃度は、しきい値が負の大きな値になるほど大
きく、しきい値が正の時にはゼロになる。
おいては、しきい値が負であるということはチャネルを
ピンチオフさせるためにゲートに負のバイアスを印加す
る必要があるということである。逆に、しきい値が正値
であるときは、チャネルは無バイアス時にはピンチオフ
しており、ソース−ドレイン間に電流を流すためにはゲ
ートに正のバイアスを印加する必要があることを意味し
ている。また、無バイアス時のゲート直下におけるキャ
リア電子濃度は、しきい値が負の大きな値になるほど大
きく、しきい値が正の時にはゼロになる。
【００２１】次に、高しきい値ＨＥＭＴやエンハンスメ
ント型ＨＥＭＴを作製する場合も同様の手法で可能とな
る。例えばエッチングストッパ層１−６より上部のエピ
タキシャル層を除去したときにしきい値が−０．５Ｖと
なるように設計し、ショットキーバリア層１−５より上
部のエピタキシャル層を除去した場合にしきい値が＋
０．１Ｖとなるように設計するとエンハンスメント型Ｈ
ＥＭＴとして動作することが期待できる。
ント型ＨＥＭＴを作製する場合も同様の手法で可能とな
る。例えばエッチングストッパ層１−６より上部のエピ
タキシャル層を除去したときにしきい値が−０．５Ｖと
なるように設計し、ショットキーバリア層１−５より上
部のエピタキシャル層を除去した場合にしきい値が＋
０．１Ｖとなるように設計するとエンハンスメント型Ｈ
ＥＭＴとして動作することが期待できる。
【００２２】このようにして作製されたエピタキシャル
層の表面には、例えばＡｕＧｅ／Ｎｉ等によるソース電
極１−８，ドレイン電極１−９のオーミックコンタクト
領域が形成され、チャネル層１−２に形成される２次元
電子ガスと電気的に接続されている。また、ゲート電極
２−１０は、キャップ層１−７を等方性のウェットエッ
チングによって除去し、その後異方性のドライエッチン
グによってエッチングストッパ層１−６にリセスを行っ
た後にＴｉ／Ｐｔ／Ａｕを順次堆積して形成される。
層の表面には、例えばＡｕＧｅ／Ｎｉ等によるソース電
極１−８，ドレイン電極１−９のオーミックコンタクト
領域が形成され、チャネル層１−２に形成される２次元
電子ガスと電気的に接続されている。また、ゲート電極
２−１０は、キャップ層１−７を等方性のウェットエッ
チングによって除去し、その後異方性のドライエッチン
グによってエッチングストッパ層１−６にリセスを行っ
た後にＴｉ／Ｐｔ／Ａｕを順次堆積して形成される。
【００２３】なお、エッチングストッパ層１−６によっ
て深さ方向のエッチングが阻止されるため、ウェットエ
ッチング時間を長くとることによってサイドエッチング
領域が大きくなり、耐圧が向上する。この場合、サイド
エッチング領域１−１１は少なくともエッチングストッ
パ層１−６によって覆われているため２次元電子ガス濃
度を高く維持でき、従来構造に比べて寄生抵抗による特
性の悪化を抑えることができる。
て深さ方向のエッチングが阻止されるため、ウェットエ
ッチング時間を長くとることによってサイドエッチング
領域が大きくなり、耐圧が向上する。この場合、サイド
エッチング領域１−１１は少なくともエッチングストッ
パ層１−６によって覆われているため２次元電子ガス濃
度を高く維持でき、従来構造に比べて寄生抵抗による特
性の悪化を抑えることができる。
【００２４】次に、上記［実施の形態１］の製造工程に
ついて図を用いて詳細に説明する。図３，４は［実施の
形態１］に係るＨＥＭＴの製造工程を示す説明図であ
る。
ついて図を用いて詳細に説明する。図３，４は［実施の
形態１］に係るＨＥＭＴの製造工程を示す説明図であ
る。
【００２５】まず、図３（ａ）において、ＩｎＰ基板上
にバッファ層１−１〜キャップ層１−７を堆積させて多
層構造を形成し、素子間分離のため所望のＨＥＭＴ領域
を残して他のエピタキシャル層をクエン酸と過酸化水素
水との混合溶液によってバッファ層１−１までエッチン
グする。そして、このエピタキシャル層にＡｕＧｅ／Ｎ
ｉの積層電極をソースおよびドレイン領域にリフトオフ
する。その後、３５０℃のアニールによってこれら積層
電極とチャネル層１−２の２次元電子ガスとを電気的に
接続させ、ソース電極１−８およびドレイン電極１−９
を作製する。
にバッファ層１−１〜キャップ層１−７を堆積させて多
層構造を形成し、素子間分離のため所望のＨＥＭＴ領域
を残して他のエピタキシャル層をクエン酸と過酸化水素
水との混合溶液によってバッファ層１−１までエッチン
グする。そして、このエピタキシャル層にＡｕＧｅ／Ｎ
ｉの積層電極をソースおよびドレイン領域にリフトオフ
する。その後、３５０℃のアニールによってこれら積層
電極とチャネル層１−２の２次元電子ガスとを電気的に
接続させ、ソース電極１−８およびドレイン電極１−９
を作製する。
【００２６】図３（ｂ）において、上記エピタキシャル
層上にフォトレジストを塗布してっ絶縁膜１−１２を形
成し、光リソグラフィ技術によってゲート領域に開口部
を作製する。
層上にフォトレジストを塗布してっ絶縁膜１−１２を形
成し、光リソグラフィ技術によってゲート領域に開口部
を作製する。
【００２７】図３（ｃ）において、この開口部に、エッ
チングストッパ層１−６に対してはエッチング速度が遅
く、キャップ層１−７に対してはエッチング速度の速い
溶液を注入してウェットエッチングを実施する。例え
ば、このエッチング溶液としてはクエン酸と過酸化水素
水との混合溶液を用いる。このとき、ＨＥＭＴの耐圧向
上を目的としてサイドエッチング領域を大きくとるた
め、エッチング時間をエッチング深さがエッチングスト
ッパ層１−６に達する時間よりも十分に長くとる。
チングストッパ層１−６に対してはエッチング速度が遅
く、キャップ層１−７に対してはエッチング速度の速い
溶液を注入してウェットエッチングを実施する。例え
ば、このエッチング溶液としてはクエン酸と過酸化水素
水との混合溶液を用いる。このとき、ＨＥＭＴの耐圧向
上を目的としてサイドエッチング領域を大きくとるた
め、エッチング時間をエッチング深さがエッチングスト
ッパ層１−６に達する時間よりも十分に長くとる。
【００２８】図４（ｄ）において、ウエハを高真空チャ
ンバに導入し、不活性ガス（ここでは、Ａｒガス）雰囲
気中で逆スパッタリングを行い、ゲート開口部直下のエ
ッチングストッパ層１−６を除去する。なお、このとき
のショットキーバリア層１−５のエッチング速度は、エ
ッチングストッパ層１−６よりも十分に遅いものであ
り、エッチングストッパ層１−６およびショットキーバ
リア層１−５のＡｒガスに対するスパッタ率の違いを利
用している。
ンバに導入し、不活性ガス（ここでは、Ａｒガス）雰囲
気中で逆スパッタリングを行い、ゲート開口部直下のエ
ッチングストッパ層１−６を除去する。なお、このとき
のショットキーバリア層１−５のエッチング速度は、エ
ッチングストッパ層１−６よりも十分に遅いものであ
り、エッチングストッパ層１−６およびショットキーバ
リア層１−５のＡｒガスに対するスパッタ率の違いを利
用している。
【００２９】図４（ｅ）において、真空状態のまま、Ｔ
ｉ／Ｐｔ／Ａｕをリフトオフして開口部にゲート電極を
形成する。図４（ｆ）において、絶縁膜１−１２を除去
して上記製造工程を完了する。
ｉ／Ｐｔ／Ａｕをリフトオフして開口部にゲート電極を
形成する。図４（ｆ）において、絶縁膜１−１２を除去
して上記製造工程を完了する。
【００３０】［実施の形態２］次に、図２は本発明に係
る第２の実施の形態を示す説明図である。同図におい
て、図１と同様の符号は同一または同等の部材を示す。
すなわち、ＩｎＰ基板２−０上にＩｎ0.52Ａｌ0.48Ａｓ
（２００ｎｍ）のバッファ層２−１、Ｉｎ0.53Ｇａ0.47
Ａｓ（１５ｎｍ）のチャネル層２−２、Ｉｎ0. 52Ａｌ
0.48Ａｓ（３ｎｍ）のスペーサ層２−３、面密度５×１
０12ｃｍ-2のＳｉ原子層ドーピング面で構成されるキャ
リア供給層２−４、Ｉｎ0.52Ａｌ0.48Ａｓ（１０ｎｍ）
のショットキーバリア層２−５、ＩｎＰ（６ｎｍ）のエ
ッチングストッパ層２−６、不純物としてＳｉを１×１
０19ｃｍ-3ドープしたＩｎ0.53Ｇａ0.47Ａｓ（１５ｎ
ｍ）のキャップ層２−７が順次エピタキシャル成長（例
えば、ＭＯＣＶＤやＭＢＥ等）され、多層構造が形成さ
れている。
る第２の実施の形態を示す説明図である。同図におい
て、図１と同様の符号は同一または同等の部材を示す。
すなわち、ＩｎＰ基板２−０上にＩｎ0.52Ａｌ0.48Ａｓ
（２００ｎｍ）のバッファ層２−１、Ｉｎ0.53Ｇａ0.47
Ａｓ（１５ｎｍ）のチャネル層２−２、Ｉｎ0. 52Ａｌ
0.48Ａｓ（３ｎｍ）のスペーサ層２−３、面密度５×１
０12ｃｍ-2のＳｉ原子層ドーピング面で構成されるキャ
リア供給層２−４、Ｉｎ0.52Ａｌ0.48Ａｓ（１０ｎｍ）
のショットキーバリア層２−５、ＩｎＰ（６ｎｍ）のエ
ッチングストッパ層２−６、不純物としてＳｉを１×１
０19ｃｍ-3ドープしたＩｎ0.53Ｇａ0.47Ａｓ（１５ｎ
ｍ）のキャップ層２−７が順次エピタキシャル成長（例
えば、ＭＯＣＶＤやＭＢＥ等）され、多層構造が形成さ
れている。
【００３１】なお、この多層構造のしきい値については
図１と同様に設定する。また、ソースおよびドレイン電
極についても同様に形成する。ゲート電極２−１０は、
例えばＳｉＮ等の絶縁体薄膜２−１２を光ＣＶＤにより
堆積した後、ゲート開口を行いウェットエッチングおよ
びドライエッチングでリセスを行った後にＷＳｉＮ薄膜
２−１３を堆積し、その上にＴｉ／Ｐｔ／Ａｕを堆積し
て形成する。
図１と同様に設定する。また、ソースおよびドレイン電
極についても同様に形成する。ゲート電極２−１０は、
例えばＳｉＮ等の絶縁体薄膜２−１２を光ＣＶＤにより
堆積した後、ゲート開口を行いウェットエッチングおよ
びドライエッチングでリセスを行った後にＷＳｉＮ薄膜
２−１３を堆積し、その上にＴｉ／Ｐｔ／Ａｕを堆積し
て形成する。
【００３２】次に、［実施の形態２］の製造工程につい
て図を用いて詳細に説明する。図５，６は［実施の形態
２］に係るＨＥＭＴの製造工程を示す説明図である。
て図を用いて詳細に説明する。図５，６は［実施の形態
２］に係るＨＥＭＴの製造工程を示す説明図である。
【００３３】まず、図５（ａ）において、ＩｎＰ基板上
にバッファ層２−１〜キャップ層２−７の多層構造を形
成し、素子間分離のためＨＥＭＴ領域を残して他のエピ
タキシャル層をクエン酸と過酸化水素水の混合溶液によ
ってバッファ層２−１までエッチングする。そして、こ
のエピタキシャル層にＡｕＧｅ／Ｎｉの積層電極をソー
スおよびドレイン領域にリフトオフする。その後、３５
０℃のアニールによってこれら積層電極とチャネル層２
−２の２次元電子ガスとを電気的に接続させ、ソース電
極２−８およびドレイン電極２−９を作製する。
にバッファ層２−１〜キャップ層２−７の多層構造を形
成し、素子間分離のためＨＥＭＴ領域を残して他のエピ
タキシャル層をクエン酸と過酸化水素水の混合溶液によ
ってバッファ層２−１までエッチングする。そして、こ
のエピタキシャル層にＡｕＧｅ／Ｎｉの積層電極をソー
スおよびドレイン領域にリフトオフする。その後、３５
０℃のアニールによってこれら積層電極とチャネル層２
−２の２次元電子ガスとを電気的に接続させ、ソース電
極２−８およびドレイン電極２−９を作製する。
【００３４】さらに、ウエハ全面にＳｉＮの絶縁体薄膜
２−１２を光ＣＶＤにより堆積し、ソース，ドレイン電
極およびゲート領域を開口するためのパタンを光リソグ
ラフィ技術によって転写し、反応性イオンエッチングに
よって開口する。
２−１２を光ＣＶＤにより堆積し、ソース，ドレイン電
極およびゲート領域を開口するためのパタンを光リソグ
ラフィ技術によって転写し、反応性イオンエッチングに
よって開口する。
【００３５】図５（ｂ）において、この開口部に、エッ
チングストッパ層２−６に対してはエッチング速度が遅
く、キャップ層２−７に対してはエッチング速度の速い
溶液を注入してウェットエッチングを実施する。例え
ば、このエッチング溶液としてはクエン酸と過酸化水素
水との混合溶液を用いる。このとき、ＨＥＭＴの耐圧向
上を目的としてサイドエッチング領域を大きくとるた
め、エッチング時間をエッチング深さがエッチングスト
ッパ層２−６に達する時間よりも十分に長くとる。
チングストッパ層２−６に対してはエッチング速度が遅
く、キャップ層２−７に対してはエッチング速度の速い
溶液を注入してウェットエッチングを実施する。例え
ば、このエッチング溶液としてはクエン酸と過酸化水素
水との混合溶液を用いる。このとき、ＨＥＭＴの耐圧向
上を目的としてサイドエッチング領域を大きくとるた
め、エッチング時間をエッチング深さがエッチングスト
ッパ層２−６に達する時間よりも十分に長くとる。
【００３６】図５（ｃ）において、ウエハを高真空チャ
ンバに導入し、Ａｒガス雰囲気中で逆スパッタリングを
行い、ゲート開口部直下のエッチングストッパ層２−６
を除去する。なお、このときのショットキーバリア層２
−５のエッチング速度は、エッチングストッパ層２−６
よりも十分に遅いものであり、エッチングストッパ層２
−６およびショットキーバリア層２−５のＡｒガスに対
するスパッタ率の違いを利用している。
ンバに導入し、Ａｒガス雰囲気中で逆スパッタリングを
行い、ゲート開口部直下のエッチングストッパ層２−６
を除去する。なお、このときのショットキーバリア層２
−５のエッチング速度は、エッチングストッパ層２−６
よりも十分に遅いものであり、エッチングストッパ層２
−６およびショットキーバリア層２−５のＡｒガスに対
するスパッタ率の違いを利用している。
【００３７】図６（ｄ）において、引き続き真空状態の
まま、Ａｒ：９０％，Ｎ2：１０％の雰囲気中でＷＳｉ
Ｎ薄膜２−１３をスパッタによってウエハ全面に堆積さ
せる。 図６（ｅ）において、ゲート電極用パタンを光
リソグラフィ技術等によって形成し、Ｔｉ／Ｐｔ／Ａｕ
をリフトオフする。図６（ｆ）において、反応性イオン
エッチングによってゲート電極２−１０部分以外のＷＳ
ｉＮ薄膜２−１３を除去して上記製造工程を完了する。
まま、Ａｒ：９０％，Ｎ2：１０％の雰囲気中でＷＳｉ
Ｎ薄膜２−１３をスパッタによってウエハ全面に堆積さ
せる。 図６（ｅ）において、ゲート電極用パタンを光
リソグラフィ技術等によって形成し、Ｔｉ／Ｐｔ／Ａｕ
をリフトオフする。図６（ｆ）において、反応性イオン
エッチングによってゲート電極２−１０部分以外のＷＳ
ｉＮ薄膜２−１３を除去して上記製造工程を完了する。
【００３８】なお、この［実施の形態２］においては、
ショットキーバリア層とエッチングストッパ層の厚さを
変えることによってエンハンスメント型ＨＥＭＴを作製
することができる。すなわち、ショットキーバリア層２
−５の層厚を４ｎｍとし、エッチングストッパ層２−６
の層厚を７ｎｍとすることにより、エッチングストッパ
層２−６よりも上部のエピタキシャル層を除去した場合
にしきい値は−０．５Ｖとなり、ショットキーバリア層
２−５よりも上部のエピタキシャル層を除去した場合に
しきい値は０Ｖとなる。ただし、上記［実施の形態２］
と比べてサイドエッチング領域における２次元電子ガス
濃度が低いため、上記［実施の形態２］ほどサイドエッ
チング領域を大きくとることはできない。
ショットキーバリア層とエッチングストッパ層の厚さを
変えることによってエンハンスメント型ＨＥＭＴを作製
することができる。すなわち、ショットキーバリア層２
−５の層厚を４ｎｍとし、エッチングストッパ層２−６
の層厚を７ｎｍとすることにより、エッチングストッパ
層２−６よりも上部のエピタキシャル層を除去した場合
にしきい値は−０．５Ｖとなり、ショットキーバリア層
２−５よりも上部のエピタキシャル層を除去した場合に
しきい値は０Ｖとなる。ただし、上記［実施の形態２］
と比べてサイドエッチング領域における２次元電子ガス
濃度が低いため、上記［実施の形態２］ほどサイドエッ
チング領域を大きくとることはできない。
【００３９】［実施の形態３］次に、図７は本発明に係
る第３の実施の形態を示す説明図である。同図におい
て、Ａ素子はエッチングストッパ層３−６の直上にゲー
ト電極３−１０が形成されており、また、Ｂ素子はエッ
チングストッパ層３−６が除去されてショットキーバリ
ア層３−５の直上にゲート電極３−１０ａが形成されて
いる。
る第３の実施の形態を示す説明図である。同図におい
て、Ａ素子はエッチングストッパ層３−６の直上にゲー
ト電極３−１０が形成されており、また、Ｂ素子はエッ
チングストッパ層３−６が除去されてショットキーバリ
ア層３−５の直上にゲート電極３−１０ａが形成されて
いる。
【００４０】なお、これら各素子の構造は、［実施の形
態１］と同様な構造を有している。すなわち、エッチン
グストッパ層３−６より上部を除去した場合にしきい値
が−０．５Ｖとなるように設計し、ショットキーバリア
層３−５より上部を除去した場合にしきい値が＋０．１
Ｖとなるように設計されている。
態１］と同様な構造を有している。すなわち、エッチン
グストッパ層３−６より上部を除去した場合にしきい値
が−０．５Ｖとなるように設計し、ショットキーバリア
層３−５より上部を除去した場合にしきい値が＋０．１
Ｖとなるように設計されている。
【００４１】また、Ａ，Ｂ素子の構造の違いは、ゲート
電極直下におけるエッチングストッパ層３−６の有無だ
けである。したがって、エッチングストッパ層３−６に
対する製造工程のみを変えることにより、エンハンスメ
ント型ＨＥＭＴとディプリション型ＨＥＭＴを同一基板
上の同一エピタキシャル層に対して容易に作製すること
ができる。
電極直下におけるエッチングストッパ層３−６の有無だ
けである。したがって、エッチングストッパ層３−６に
対する製造工程のみを変えることにより、エンハンスメ
ント型ＨＥＭＴとディプリション型ＨＥＭＴを同一基板
上の同一エピタキシャル層に対して容易に作製すること
ができる。
【００４２】
【発明の効果】以上説明したように、本発明はゲート電
極の周囲にショットキーバリア層が露出しないようにエ
ッチングストッパ層を設けることにより、サイドエッチ
ング領域における寄生抵抗の増加を抑制することができ
る。さらに、ゲート−ドレイン間耐圧を向上させるため
にサイドエッチング領域を大きくとることもできてＨＥ
ＭＴの耐圧が向上し、優れたデバイス特性を維持するＨ
ＥＭＴを実現することができる。このように、本発明
は、従来技術では十分な特性と均一性を得られなかった
高しきい値ＨＥＭＴやエンハンスメント型ＨＥＭＴの実
現が可能となり、超高速集積回路の設計自由度の拡大が
期待できる。
極の周囲にショットキーバリア層が露出しないようにエ
ッチングストッパ層を設けることにより、サイドエッチ
ング領域における寄生抵抗の増加を抑制することができ
る。さらに、ゲート−ドレイン間耐圧を向上させるため
にサイドエッチング領域を大きくとることもできてＨＥ
ＭＴの耐圧が向上し、優れたデバイス特性を維持するＨ
ＥＭＴを実現することができる。このように、本発明
は、従来技術では十分な特性と均一性を得られなかった
高しきい値ＨＥＭＴやエンハンスメント型ＨＥＭＴの実
現が可能となり、超高速集積回路の設計自由度の拡大が
期待できる。
【図１】 本発明に係る第１の実施の形態を示す説明図
である。
である。
【図２】 本発明に係る第２の実施の形態を示す説明図
である。
である。
【図３】 図１に係るヘテロ接合型電界効果トランジス
タの製造工程を示す説明図である。
タの製造工程を示す説明図である。
【図４】 図１に係るヘテロ接合型電界効果トランジス
タの製造工程を示す説明図である。
タの製造工程を示す説明図である。
【図５】 図２に係るヘテロ接合型電界効果トランジス
タの製造工程を示す説明図である。
タの製造工程を示す説明図である。
【図６】 図２に係るヘテロ接合型電界効果トランジス
タの製造工程を示す説明図である。
タの製造工程を示す説明図である。
【図７】 本発明に係る第３の実施の形態を示す説明図
である。
である。
【図８】 従来例を示す説明図である。
１−０…基板、１−１…バッファ層、１−２…チャネル
層、１−３…スペーサ層、１−４…キャリア供給層、１
−５…ショットキーバリア層、１−６…エッチングスト
ッパ層、１−７…キャップ層、１−８…ソース電極、１
−９…ドレイン電極、１−１０…ゲート電極、１−１１
…サイドエッチング領域。
層、１−３…スペーサ層、１−４…キャリア供給層、１
−５…ショットキーバリア層、１−６…エッチングスト
ッパ層、１−７…キャップ層、１−８…ソース電極、１
−９…ドレイン電極、１−１０…ゲート電極、１−１１
…サイドエッチング領域。
─────────────────────────────────────────────────────
フロントページの続き
(56)参考文献 特開 平６−120258（ＪＰ，Ａ)
特開 平５−114588（ＪＰ，Ａ)
特開 平５−102195（ＪＰ，Ａ)
特開 平６−232179（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/337 - 21/338
H01L 27/095
H01L 27/098
H01L 29/775 - 29/778
H01L 29/80 - 29/812
Claims (3)
- 【請求項１】 半導体基板上にバッファ層とチャネル層
とスペーサ層とキャリア供給層とショットキーバリア層
とエッチングストッパ層とキャップ層とを順次堆積させ
て多層膜を形成し、前記キャップ層表面にソースおよび
ドレイン電極を形成したヘテロ接合型電界効果トランジ
スタの製造方法において、 前記キャップ層表面に絶縁膜を形成する工程と、 前記絶縁膜のゲート形成領域に、前記キャップ層に達す
る深さの第１の開口部を形成する工程と、 前記エッチングストッパ層に対して前記キャップ層の方
が高い選択性を有する溶液を用い、前記第１の開口部に
より露出した前記キャップ層を等方性エッチングによっ
て除去し、前記第１の開口部の面積よりも広い面積を有
するサイドエッチング領域を形成し、前記エッチングス
トッパ層を露出させる工程と、 前記ショットキーバリア層に対して前記エッチングスト
ッパ層の方が高い選択性を有するガスを用い、前記第１
の開口部直下のエッチングストッパ層を異方性エッチン
グによって除去して前記第１の開口部の面積とほぼ同面
積を有する第２の開口部を形成することにより前記ショ
ットキーバリア層を露出させる工程と、 前記第２の開口部に露出したショットキーバリア層表面
を完全に覆うように、前記第２の開口部の縁を構成する
エッチングストッパ層に乗り上げてゲート電極を形成す
る工程とを有することを特徴とするへテロ接合型電界効
果トランジスタの製造方法。 - 【請求項２】 請求項１に記載のヘテロ接合型電界効果
トランジスタの製造方法において、 前記異方性エッチングは、前記エッチングストッパ層の
スパッタ率と前記ショットキーバリア層のスパッタ率と
の違いを利用して選択性を得ることを特徴とするへテロ
接合型電界効果トランジスタの製造方法。 - 【請求項３】 請求項１記載のヘテロ接合型電界効果ト
ランジスタの製造方法において、前記ガスとしてアルゴン（Ａｒ）を用い、前記エッチン
グストッパ層をインジウムリン（ＩｎＰ）で形成し、前
記ショットキーバリア層をインジウムアルミニ ウムヒ素
（ＩｎＡｌＡｓ）で形成することを特徴とするへテロ接
合型電界効果トランジスタの製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01025697A JP3377022B2 (ja) | 1997-01-23 | 1997-01-23 | ヘテロ接合型電界効果トランジスタの製造方法 |
| EP98250011A EP0855748B1 (en) | 1997-01-23 | 1998-01-15 | Heterojunction field-effect transistor and method of fabricating the same |
| DE69818720T DE69818720T2 (de) | 1997-01-23 | 1998-01-15 | Heteroübergangsfeldeffekttransistor und Verfahren zu dessen Herstellung |
| US09/471,517 US6090649A (en) | 1997-01-23 | 1999-12-23 | Heterojunction field effect transistor and method of fabricating the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01025697A JP3377022B2 (ja) | 1997-01-23 | 1997-01-23 | ヘテロ接合型電界効果トランジスタの製造方法 |
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|---|---|
| JPH10209434A JPH10209434A (ja) | 1998-08-07 |
| JP3377022B2 true JP3377022B2 (ja) | 2003-02-17 |
Family
ID=11745249
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|---|---|---|---|
| JP01025697A Expired - Lifetime JP3377022B2 (ja) | 1997-01-23 | 1997-01-23 | ヘテロ接合型電界効果トランジスタの製造方法 |
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| EP (1) | EP0855748B1 (ja) |
| JP (1) | JP3377022B2 (ja) |
| DE (1) | DE69818720T2 (ja) |
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| JP2001044417A (ja) * | 1999-07-26 | 2001-02-16 | Fujitsu Ltd | 半導体装置 |
| US6514789B2 (en) * | 1999-10-26 | 2003-02-04 | Motorola, Inc. | Component and method for manufacture |
| US6458640B1 (en) * | 2001-06-04 | 2002-10-01 | Anadigics, Inc. | GaAs MESFET having LDD and non-uniform P-well doping profiles |
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| JP4284254B2 (ja) | 2004-09-07 | 2009-06-24 | 富士通株式会社 | 電界効果型半導体装置 |
| WO2007129471A1 (ja) * | 2006-05-08 | 2007-11-15 | Nec Corporation | 半導体装置 |
| JP5217301B2 (ja) | 2007-08-28 | 2013-06-19 | 富士通株式会社 | 化合物半導体装置とその製造方法 |
| JP2013131650A (ja) * | 2011-12-21 | 2013-07-04 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| CN103456780A (zh) * | 2012-06-01 | 2013-12-18 | 稳懋半导体股份有限公司 | 伪晶型高电子迁移率晶体管和异质接面双极晶体管磊晶改良结构及其加工方法 |
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- 1997-01-23 JP JP01025697A patent/JP3377022B2/ja not_active Expired - Lifetime
-
1998
- 1998-01-15 DE DE69818720T patent/DE69818720T2/de not_active Expired - Fee Related
- 1998-01-15 EP EP98250011A patent/EP0855748B1/en not_active Expired - Lifetime
-
1999
- 1999-12-23 US US09/471,517 patent/US6090649A/en not_active Expired - Fee Related
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| DE69818720T2 (de) | 2004-08-12 |
| EP0855748A1 (en) | 1998-07-29 |
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