KR0144821B1 - 저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법 - Google Patents

저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법

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KR0144821B1
KR0144821B1 KR1019940010636A KR19940010636A KR0144821B1 KR 0144821 B1 KR0144821 B1 KR 0144821B1 KR 1019940010636 A KR1019940010636 A KR 1019940010636A KR 19940010636 A KR19940010636 A KR 19940010636A KR 0144821 B1 KR0144821 B1 KR 0144821B1
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forming
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이종람
김해천
문재경
권오승
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양승택
한국전자통신연구원
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Abstract

본 발명은 저전원전압으로 작동가능한 갈륨비소 반도체전력소자의 제조방법에 관한 것으로서, 그 제조방법은 반절연갈륨비소기판(70)상에 도핑되지 않은 제1갈륨비소버퍼층(10A)을 형성하는 공정과; 상기 제1갈륨비소버퍼층(10A)상에 초격자층(80)을 형성하는 공정과; 상기 제1갈륨비소버퍼층과 동일한 물질로 이루어진 도핑되지 않은 제2갈륨비소버퍼층(10B)을 상기 초격자층(80)상에 형성하는 공정과; 상기 제2갈륨비소버퍼층(10B)상에 채널층(20)을 형성하는 공정과; 상기 채널층(20)상에 표면보호막(30)을 형성하는 공정과; 상기 표면보호막(30)을 선택적으로 제거하여 소오스/드레인형성용 콘택트홀을 형성하고 그리고 이 콘택트홀내에 오믹접촉층을 형성하는 공정과; 상기 채널층(20)의 일정 깊이까지 식각하여 게이트형성용 콘택트홀을 형성하는 공정과; 상기 게이트형성용 콘택트홀내에 게이트(50)를 형성하고 이와 동시에 상기 오믹접촉층상에 소오스/드레인전극을 형성하는 공정과; 상기 소오스/드레인전극의 상부표면만 노출되도록 소정패턴의 제1실리콘나이트라이드막(90A)을 도포하는 공정과; 상기 소오스/드레인전극상에만 금도금층을 형성하는 공정과; 상기 게이트, 소오스/드레인의 모두를 덮는 제2실리콘나이트라이드막(90B)를 도포하는 공정 및; 상기 반절연갈륨비소기판(70)의 이면에 금도금층(100)을 형성하는 공정을 포함한다. 이 반도체전력소자는 기판위에 있는 버퍼층과 채널층사이에 초격자층이 형성되어 있기 때문에 기판과 버퍼층사이의 계면에 있는 기생캐리어가 채널층으로 유입되는 것을 방지할 수 있다.

Description

저전원전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조 방법
제1도는 종래의 갈륨비소 반도체전력소자의 구조를 보인 단면도이고:
제2도는 제1도의 갈륨비소 반도체전력소자의 전류-전압특성을 보인 도면이며:
제3A도 내지 제3F도는 본 발명의 일실시예에 따른 갈륨비소 반도체전력소자의 제조공정들을 보인 단면도이고:
제4도는 본 발명을 실시하기 위하여 낮은 전원전압에서 높은 출력과 높은 전력부가효율을 갖는 반도체전력소자를 설계하는 방법을 보인 단면도이며:
제5도는 제1도에 도시된 종래의 갈륨비소 반도체전력소자의 구조와의 차이점을 설명하기 위하여, 제3A도 내지 제3F도의 공정들에 의해서 제조된 갈륨비소 반도체전력소자의 구조를 보여주고 있는 개략적인 도면이며:
제6도는 제5도의 갈륨비소 반도체전력소자의 칩의 평면도이고:
제7도는 본 발명의 갈륨비소 반도체전력소자의 전류-전압특성을 보인 도면이고:
제8도는 제5도의 갈륨비소 반도체전력소자의 입력전력에 대한 출력 및 전력부가효율의 관계를 보여주는 도면이며:
제9도는 제5도의 갈륨비소 반도체전력소자의 드레인바이어스전압에 대한 출력 및 전력부가효율의 관계를 보여주는 도면이고:
제10A도 내지 제10F도는 본 발명의 다른 실시예에 따른 갈륨비소 반도체전력소자의 제조공정들을 보인 단면도이다.
*도면의 주요부분에 대한 부호의 설명
10:도핑되지 않은 버퍼층20:채널층
30:도핑되지 않은 GaAs층40:소오스
50:게이트60:드레인
70:반절연갈륨비소기판80:초격자층
90:실리콘나이트라이드막100:금도금층
본 발명은 저전원전압으로 동작할 수 있는 갈륨비소 반도체전력소자(GaAs power semiconductor device)의 구조와 그의 제조방법에 관한 것이다.
구체적으로는, 저전원전압으로 동작할 수 있는 갈륨비소 전력 금속-반도체 전계효과 트랜지스터(Metal-Semiconductor Field Effect Transistor:MESFET)와 이 트랜지스터의 제조방법에 관한 것이다.
최근들어, 휴대가능한 통신용 단말기가 소형화 및 경량화되는 추세에 있다.
그러한 휴대가능한 통신용 단말기에 있어서 부피 및 무게가 상당한 부분을 차지하는 것이 배터리이다.
단말기에 장착가능한 배터리의 전원전압은 통상적으로 그 부피와 무게에 비례하고 있다.
따라서, 단말기의 소형화 추세에 따라 이들 단말기용으로 공급될 배터리의 전원전압이 낮아지고 있다.
이와 같이, 배터리의 전원전압이 낮아지면, 상술한 단말기내에 회로부품으로 사용되어 고주파신호를 증폭시키는 반도체전력소자들의 출력변환효율 및 그 출력도 또한 낮아지게 된다.
낮은 전원전압에서도 높은 출력과 높은 출력변환효율을 갖는 전력소자를 개발하기 위해서는, 다음의 조건들이 필수적으로 만족되어야 한다.
-낮은 무릎전압(Vk)
-높은 항복전압
-높은 트랜스 컨덕턴스와 낮은 출력 컨덕턴스
-게이트전압에 따른 일정한 트랜스 컨덕턴스
-낮은 커패시턴스
그러나, 상기의 조건들은 그 전력소자의 채널층의 구조와 이 채널층의 불순물농도의 형상(concentration profile)에 따라 서로 상반되는 특성을 갖는다.
예를들어, 낮은 무릎전압을 구현하기 위하여 소오스-게이트사이의 간격과 게이트-드레인사이의 간격을 줄이면, 항복전압의 특성이 저하된다.
또한 높은 트랜스 컨덕턴스(transconductance)를 구현하기 위하여 채널층의 도핑농도를 높이면, 항복전압이 감소하게 된다.
그러므로, 반도체전력소자의 특성에 맞게 상술한 조건들을 최적화하는 것이 중요하다.
제1도는 종래의 갈륨비소 반도체전력소자의 구조를 보인 개략적 단면도이다.
제1도를 참고하면, 상기 반도체전력소자는 반절연기판(semi-insulating substrate:70)상에 연속적으로 형성된 도핑되지 않은 갈륨비소 버퍼층(10)과 갈륨비소 채널층(20)을 구비하고 있다.
상기 갈륨비소 채널층(20)위에 형성된 소오스전극(40)과 드레인전극(60)은 표면보호층(surface passivation layer:30)에 의해 서로 소정간격을 두고 형성되어 있고, 그리고 게이트전극(50)은 상기 갈륨비소 채널층(20)의 리세스-에칭에 의해 형성된 그 채널층의 오목부분위에 형성되어 있다.
상술한 반도체전력소자에 전압이 인가될때, 통상적으로 상기 갈륨비소기판(70)과 그 위에 형성된 도핑되지 않은 갈륨비소 버퍼층(10)사이의 계면에기생캐리어(parasitic carriers)가 존재한다.
이 기생캐리어는 상기 소자의 작동중에 상기 갈륨비소 버퍼층(10)을 거쳐서 상기 채널층(20)내로 유입된다.
그 결과, 상기 기판(70)을 통하여 상기 채널층(20)내로 흐르는 전류의 통로가 발생되고, 그리고 그에 의해서 기생전류가 증가되며 또한 상기 소자의 출력 컨덕턴스도 증가하게 된다.
이와 같이, 반도체전력소자가 높은 출력 컨덕턴스를 가질때, 그 반도체전력소자의 동작을 위해 상대적으로 높은 전원전압이 필요하게 된다.
제2도는 제1도의 갈륨비소 반도체전력소자의 전류-전압특성을 보인 도면(a view)이다.
제2도에서, 상술한 반도체전력소자가 0.8μm의 게이트길이와 150μm의 게이트폭을 가질 경우, 그 반도체전력소자의 전류-전압의 특성을 보여주고 있다.
제2도를 참조하면, 상기 반도체전력소자의 무릎전압(knee voltage)은 포화전류값을 나타내는 점선 SA와 낮은 드레인전압(예를들어, 0볼트 내지 0.5볼트의 전압)을 나타내는 점선 DV의 교점에 존재하고, 그리고 그의 출력 컨덕턴스는 포화전류영역에서 전류-전압의 기울기이다.
제2도에 의하면, 종래의 반도체전력소자에 있어서 무릎전압은 약 1.7V이고 그리고 그의 출력 컨덕턴스는 포화전류영역에서 어느 정도 경사져 있음을 알 수 있다.
한편, 고성능 디지탈 휴대폰을 구현하기 위한 노력에 따라, 전자장치의 혁신 특히 서브마이크론 기술(submicron technology)에 의거하여, GaAs에 있어서 고속특성의 이점을 갖고 있는 마이크로구조의 소자개발이 급격히 발달되어서, 많은 소자들중에 반도체전력형 전계효과트랜지스터형들이 만들어져 왔다.
이러한 소자들중 가장 상업적으로 성공적인 소자가 공핍형(depletion mode) 그리고 인헨스먼트형(enhancement mode) MESFET(metal semiconductor field effect transistor)이다.
공핍형 MESFET의 게이트의 아래에는 전류가 상기 트랜지스터의 소오스와 드레인사이를 통과하게 하는 전자들이 없는 노머리-온 영역(normally-on region)이고, 그리고 이 영역은 n형이 되도록 도핑되어 있다.
부전압(negative voltage)이 인가될때, 상기 공핍영역의 폭은 증가되고, 전류가 흐르는 채널폭은 감소되며, 그리고 그 전류는 결국 핀치-오프(pinch-off)된다.
인헨스먼트형 MESFET에 있어서, 상기 채널이 통상적으로는 핀치-오프되도록 상기 게이트 아래의 영역이 도핑된다.
그래서, 낮은 네거티브 게이트 바이어스전압은 상기 소오스와 드레인사이에서 흐르는 전류용으로 인가되어야만 한다.
고속특성과 고집적도의 요구조건을 만족하기 위해서는, 상기 MESFET는 연속적인 개선을 필요로 한다.
즉, 잠재적으로 상기 게이트길이를 짧게 하고, 소오스와 드레인사이의 직렬저항을 감소시키며, 기생커패시턴스, 특히 게이트-소오스와 게이트-드레인의 중첩커패시턴스(overlap capacitances)를 감소시키고, 상기 소오스/드레인 접합깊이를 적게하며 그리고 낮은 비저항과 높은 열안정성을 갖고 또한 얇은 접합과 호환적인 접촉금속의 제공을 개선하는 것이다.
이러한 관점에서, IEDM 85, 82-84페이지에서 High Transconductance GaAs MESFET with Reduced Short Channel Effect Characteristics의 명칭으로 K. Ueno et al에 의한 공개에서는 GaAs MESFET를 개시하고 있다.
여기서, 게이트는 WSix막을 에칭하는 것에 의해 형성된 MESFET를 개시하고 있다.
이 공개에 의하면, 분자빔에픽택시법(molecular beam epitaxy)에 의해서 성장된 고농도로 도핑된 채널층을 적용하므로서 채널영역을 짧게 감소시키고 그리고 게이트와 소오스/드레인사이의 산화측벽스페이서를 이용하므로서 기생커패시턴스를 최소화하는 것을 개시하고 있다.
Ueno et al은 게이트가 먼저 형성되어 있는 핫 게이트 프로세스(hot gate process)를 사용하고, 이어 소오스/드레인이 형성된다.
그러한 핫 게이트 프로세스의 근본적인 단점은 상기 게이트금속이 배선 목적으로는 바람직하지 않는 높은 비저항을 갖고 있다는 것이다.
또한, 상기 핫 게이트 프로세스는 드레숄드전압(threshold voltage)이 상기 소자의 제조에 있어서 늦게 트리밍(trimming)되지 않도록 한다. 이온-밀링 평탄화공정(ion-milling planarization process)에 의해서 게이트를 형성한 후에, 소오스/드레인 오믹접촉(ohmic contacts)은 AuGe/Ni 도포공정 및 소성공정에 의해서 형성된다.
이와 같이 공개된 종래의 기술에 있어서의 근본적인 결함은 전기적 쇼트를 일으키는 소오스/드레인 접촉용으로 사용된 AuGe/Ni 금속에 있어서 금(Au)의 고온에서의 수평적 마이그레인션(lateral migration)이 심하기 때문에 서브마이크론크기의 MESFET를 형성하기에는 부적합하다는 것이다.
또한, Au의 수직적 전달은 얇은 접합소자를 형성하기 위해서는 이러한 프로세스를 사용하지 못하게 한다.
또한, 이러한 프로세스가 리소그라피의 해상도제한에 의해서 규정된 게이트폭을 갖는 MESFET를 제조하는데 있어서도 극히 제한적이다.
이러한 문제점들을 극복하기 위하여, 서브마이크론 길이를 갖고, 대칭적이며, 평탄하며 그리고 서브마이크론-넓이의 절연스페이서를 경유하는 소오스/드레인에 자기정합적인 게이트를 구비한 종래의 MESFET 구조가 제안되어 왔다.
이러한 게이트는 소오스/드레인을 중첩하지 않기 때문에, 소오스/드레인 중첩 커패시턴스가 게이트에서 제거하고 그리고 소자의 속도가 증가된다.
상기 측벽스페이서의 제공은 소자의 펀치-스로우(punch-through)와 짧은 채널효과를 최소화하고 그리고 상기 소자의 채널길이와 드레숄드전압의 제어를 좋게 한다.
소오스/드레인은 상기 게이트에 매우 가까이 위치하고 있기 때문에, 소오스-게이트 직렬저항이 최소화되어, 소자속도에 기여한다.
상기 소자는 상술한 이점들이 있지만, 그러나 상기 MESFET 구조에 있어서도, 반절연 GaAs 기판내에서 발생되는 기생캐리어가 소자의 작동중에 채널층으로 유입되기 때문에, 누설전류의 통로가 상기 기판과 채널사이에서 형성된다.
그 결과, 누설전류와 출력 컨덕턴스가 크게 증가하게 되고 그리고 상기 MESFET는 정상동작을 위해 상대적으로 높은 전원전압을 필요로 하게 된다.
그러므로, 본 발명의 주목적은 낮은 전원전압에서도 높은 전력부가효율을 갖는 반도체전력소자 및 그의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 반절연기판상에 형성된 도핑되지 않은 제1갈륨비소버퍼층과 제2갈륨비소버퍼층들 사이에 초격자층을 구비하여, 소자의 작동중에 상기 기판과 상기 제1갈륨비소버퍼층사이에 존재하는 기생캐리어가 상기 제2갈륨비소버퍼층위에 형성된 갈륨비소채널층으로 유입되는 것을 방지할 수 있는 반도체전력소자 및 그의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 반절연기판상에 형성된 도핑되지 않은 갈륨비소버퍼층과 가륨비소채널층사이에 초격자층을 구비하여, 소자의 작동중에 상기 기판과 상기 갈륨비소버퍼층사이에 존재하는 기생캐리어가 상기 갈륨비소버퍼층위에 형성된 상기 갈륨비소채널층으로 유입되는 것을 방지할 수 있는 반도체전력소자 및 그의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 채널층을 하이-로우 도핑 채널구조로 형성하여 소자의 출력이득을 크게 높일 수 있는 반도체전력소자 및 그의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은 채널층위에 도핑되지 않은 표면보호층을 형성하여 상기 채널층의 표면에 공기중 산소의 화학적 결합에 의한 표면결함층의 생성을 방지하는 반도체전력소자 및 그의 제조방법을 제공하는데 있다.
상기의 목적들을 방지하기 위한 본 발명의 일특징에 의하면, 반도체전력소자는 반절연갈륨비소기판(70)과; 상기 반절연갈륨비소기판(70)상에 형성된 도핑되지 않은 제1갈륨비소버퍼층(10A)과; 상기 제1갈륨비소버층(10A)상에 형성된 초격자층(80)과; 상기 초격자층(80)상에 형성되어 있되, 상기 제1갈륨비소버퍼층과 동일한 물질로 이루어진 도핑되지 않은 제2갈륨비소버퍼층(10B)과; 상기 제2갈륨비소버퍼층(10B)상에 형성된 채널층(20)과; 상기 채널층(20)의 일정 깊이까지 식각되어 있는 콘택트홀과; 상기 콘택트홀내에 형성된 게이트(50)와; 상기 채널층(20)의 표면상에 형성된 소오스/드레인(40,60)과; 상기 채널층(20)과 상기 게이트, 소오스/드레인의 모두를 덮는 표면보호막(30,90)과; 상기 반절연갈륨비소기판(60)의 이면에 형성된 금도금층(100)을 포함한다.
이 반도체전력소자에 있어서, 상기 채널층(220)은 상기 제1갈륨비소버퍼층(10A)상에 형성된 높게 도핑된 갈륨비소채널층(20A)과 이 갈륨비소채널층(20A)상에 형성된 낮게 도핑된 갈륨비소채널층(20B)로 이루어진다.
이 반도체전력소자에 있어서, 상기 초격자층(80)은 수십층의 AlXGa1-XAs/GaAs 막으로 형성된다.
이 반도체전력소자에 있어서, 상기 AlXGa1-XAs/GaAs 막의 각각은 약 50Å의 두께를 갖는다.
이 반도체전력소자에 있어서, 상기 게이트(50)과 상기 소오스(40)사이의 제1간격이 상기 게이트(50)와 상기 드레인(60)사이의 제2간격보다 상대적으로 짧다.
이 반도체전력소자에 있어서, 상기 제1간격은 약 0.5μm이고, 그리고 상기 제2간격은 약 0.8μm 내지 1.5μm의 범위내에 있다.
이 반도체전력소자에 있어서, 상기 소오스와 상기 드레인은 AuGe/Ni의 오믹전극층으로 이루어진다.
이러한 반도체전력소자는 기판위에 있는 버퍼층과 채널층사이에 초격자층이 형성되어 있기 때문에 기판과 버퍼층사이의 계면에 있는 기생캐리어가 채널층으로 유입되는 것을 방지할 수 있다.
본 발명의 다른 특징에 의한 갈륨비소 반도체전력소자의 제조방법은, 반절연갈륨비소기판(70)상에 도핑되지 않은 제1갈륨비소버퍼층(10A)을 형성하는 공정과; 상기 제1갈륨비소버퍼층(10A)상에 초격자층(80)을 형성하는 공정과; 상기 제1갈륨비소버퍼층과 동일한 물질로 이루어진 도핑되지 않은 제2갈륨비소버퍼층(10B)을 상기 초격자층(80)상에 형성하는 공정과; 상기 제2갈륨비소버퍼층(10B)상에 채널층(20)을 형성하는 공정과; 상기 채널층(20)상에 표면보호막(30)을 형성하는 공정과; 상기 표면보호막(30)을 선택적으로 제거하여 소오스/드레인형성용 콘택트홀을 형성하고 그리고 이 콘택트홀내에 오믹접촉층을 형성하는 공정과; 상기 채널층(20)의 일정 깊이까지 식각하여 게이트형성용 콘택트홀을 형성하는 공정과; 상기 게이트형성용 콘택트홀내에 게이트(50)를 형성하고 이와 동시에 상기 오믹접촉층상에 소오스/드레인전극을 형성하는 공정과; 상기 소오스/드레인전극의 상부표면만 노출되도록 소정패턴의 제1실리콘나이트라이드막(90A)을 도포하는 공정과; 상기 소오스/드레인전극상에만 금도금층을 형성하는 공정과; 상기 게이트, 소오스/드레인의 모두를 덮는 제2실리콘나이트라이드막(90B)를 도포하는 공정 및; 상기 반절연갈륨비소기판(70)의 이면에 금도금층(100)을 형성하는 공정을 포함한다.
이 제조방법에 있어서, 상기 채널층(20)의 형성공정은 상기 제1갈륨비소버퍼층(10A)상에 높게 도핑된 갈륨비소채널층(20A)을 형성하는 공정과 이 갈륨비소채널층(20A)상에 낮게 도핑된 갈륨비소채널층(20B)을 형성하는 공정으로 이루어진다.
이 제조방법에 있어서, 상기 초격자층(80)의 형성공정은 수십층의 AlXGa1-XAs/GaAs 막을 반복적으로 형성공정을 포함한다.
이 제조방법에 있어서, 상기 AlXGa1-XAs/GaAs 막의 각각은 약 50Å의 두께를 갖는다.
이 제조방법에 있어서, 상기 게이트(50)와 상기 소오스(40)사이의 제1간격이 상기 게이트(50)와 상기 드레인(60)사이의 제2간격보다 상대적으로 짧다.
이 실시예에 있어서, 상기 제1간격은 약 0.5μm이고, 그리고 상기 제2간격은 약 0.8μm 내지 1.5μm의 범위내에 있다.
이 제조방법에 있어서, 상기 소오스와 상기 드레인은 AuGe/Ni의 오믹전극층으로 이루어진다.
상기 제조방법에 의해서 제조된 반도체전력소자는 기판위에 있는 제1버퍼층과 제2버퍼층사이에 초격자층이 형성되어 있기 때문에 기판과 버퍼층사이의 계면에 있는 기생캐리어가 채널층으로 유입되는 것을 방지할 수 있다.
본 발명의 또 다른 특징에 의한 갈륨비소 반도체전력소자의 제조방법은, 반절연갈륨비소기판(70)상에 도핑되지 않은 갈륨비소버퍼층(10)을 형성하는 공정과; 상기 갈륨비소버퍼층(10)상에 초격자층(80)을 형성하는 공정과; 상기 초격자층(80)상에 채널층(20)을 형성하ㅣ는 공정과; 상기 채널층(20)상에 표면보호막(30)을 형성하ㅣ는 공정과; 상기 표면보호막(30)을 선택적으로 제거하여 소오스/드레인형성용 콘택트홀을 형성하고 그리고 이 콘택트홀내에 오믹접촉층을 형성하는 공정과; 상기 채널층(20)의 일정 깊이까지 식각하여 게이트형성용 콘택트홀을 형성하는 공정과; 상기 게이트형성용 콘택트홀내에 게이트(50)를 형성하고 이와 동시에 상기 오믹접촉층상에 소오스/드레인전극을 형성하는 공정과; 상기 소오스/드레인전극의 상부표면만 노출되도록 소정패턴의 제1실리콘나이트라이드막(90A)을 도포하는 공정과; 상기 소오스/드레인전극상에만 도금층을 형성하는 공정과; 상기 게이트, 소오스/드레인의 모두를 덮는 제2실리콘나이트라이드막(90B)를 도포하는 공정 및; 상기 반절연갈륨비소기판(70)의 이면에 금도금층(100)을 형성하는 공정을 포함한다.
이 제조방법에 있어서, 상기 채널층(20)의 형성공정은 상기 갈륨비소버퍼층(10)상에 높게 도핑된 갈륨비소채널층(20A)을 형성하는 공정과 이 갈륨비소채널층(20A)상에 낮게 도핑된 갈륨비소채널층(20B)을 형성하는 공정으로 이루어진다.
이 방법에 있어서, 상기 초격자층(80)의 형성공정은 수십층의 AlXGa1-XAs/GaAs 막을 반복적으로 형성하는 공정을 포함한다.
이 방법에 있어서, 상기 AlXGa1-XAs/GaAs 막의 각각은 약 50Å의 두께를 갖는다.
이 방법에 있어서, 상기 게이트(50)와 상기 소오스(40)사이의 제1간격이 상기 게이트(50)와 상기 드레인(60)사이의 제2간격보다 상대적으로 짧다.
이 방법에 있어서, 상기 제1간격은 약 0.5μm이고, 그리고 상기 제2간격은 약 0.8μm 내지 1.5μm의 범위내에 있다.
이 방법에 있어서, 상기 소오스와 상기 드레인은 AuGe/Ni의 오믹전극층으로 이루어진다.
이 제조방법에 의해 제조된 반도체전력소자는 기판위에 있는 버퍼층과 채널층사이에 초격자층이 형성되어 있기 때문에 기판과 버퍼층사이의 계면에 있는 기생캐리어가 채널층으로 유입되는 것을 방지할 수 있다.
또한, 상기 실시예에 따라 제공된 소자에 있어서 상기 채널층위에 도핑되지 않은 GaAs층을 표면보호층으로 사용하여 상기 채널층의 표면에 표면결함층이 생성되는 것을 방지할 수 있다.
이하, 첨부도면에 의거하여 본 발명의 실시예를 상세히 설명한다.
본 발명에 의한 신규의 반도체전력소자는 계단형 구조의 이중 채널층으로 형성된 갈륨비소채널층과, 반절연기판상에 형성된 도핑되지 않은 갈륨비소버퍼층들사이에 또는 갈륨비소버퍼층과 갈륨비소채널층사이에 형성된 초격자층 및 상기 갈륨비소채널층위에 표면보호층을 구비한다.
중요하게는, 상기 초격자층이 상기 갈륨비소채널층의 아래에 형성되어서, 그에 의해 반절연기판과 상기 갈륨비소버퍼층사이에 있는 기생캐리어가 상기 채널층으로 유입되는 것을 방지하는 것이다.
제3A도를 참고하면, 본 발명에 따른 반도체전력소자는 반절연 갈륨비소기판(a semi-insulating GaAs substrate:70)상에 연속하여 형성된 도핑되지 않은 제1갈륨비소버퍼층(10A), 초격자층(a superlattice layer:80), 제2갈륨비소버퍼층(10B), 채널층(20), 그리고 도핑되지 않은 갈륨비소층(30)을 구비하고 있다.
상기 초격자층(80)은 각각 50Å의 두께를 갖는 수십층의 AlXGa1-XAs/GaAs 막으로 형성되어 있고, 그리고 채널층(20)은 이중의 채널층(a double-structure channel layer)으로 형성되어 있다.
상기 이중의 채널층(20)은 상기 제2갈륨비소버퍼층(10B)상에 형성된 높게 도핑된 갈륨비소채널층(20A)과 낮게 도핑된 갈륨비소채널층(20B)으로 이루어져 있고, 그리고 상기 채널층(20)위에 형성된 상기 도핑되지 않은 갈륨비소층(30)은 상기 채널층(20)의 표면보호막(a surface passivation layer)용으로 사용된 것이다.
제3A도에 도시된 바와 같이, 상기 반절연갈륨비소기판(70)상에 형성된 모든 층들을 선택적으로 에칭하는 것에 의해 소자분리가 이루어지는 것이다.
한편, 상기 제1갈륨비소버퍼층(10A)과 상기 제2갈륨비소버퍼층(10B)사이에 형성된 상기 초격자층(80)은 상기 반절연갈륨비소기판(70)과 상기 제1갈륨비소버퍼층(10A)의 사이에 존재하는 기생캐리어가 상기 채널층(20)으로 유입되는 것을 방지하는 기능을 수행한다.
상기 도핑되지 않은 갈륨비소층(30)은 상기 채널층(20)의 상기 낮게 도핑된 갈륨비소채널층(20B)의 표면이 공기중의 산소와 화학적으로 결합하는 것을 방지하는 기능을 수행한다.
즉, 상기 도핑되지 않은 갈륨비소층(30)에 의해 상기 낮게 도핑된 갈륨비소채널층의 표면상에 표면결함층이 형성되지 않게 된다.
제3B도에 예시된 바와 같이, 소오스와 드레인전극을 형성하기 위하여, 이메이징 레지스트를 마스크로 사용하여 소오스와 드레인영역들이 정의된 다음, 상기 도핑되지 않은 갈륨비소층(30)이 종래의 리소그래피와 에칭에 의해서 패턴화된다.
그 결과, 상기 소오스와 드레인에 대응하여 상기 패턴화된 갈륨비소층(30)에서 콘택트홀들이 형성되어, 상기 낮게 도핑된 갈륨비소채널층(20B)의 표면이 노출된다.
이어, 상기 패턴화된 갈륨비소층(30)의 콘택트홀내에 얇은 AuGe/Ni층을 형성하여 소오스/드레인용 오믹전극층(40A,60A)의 형성이 이루어진다.
다음의 제조공정은 제3C도에 도시된 바와 같이 게이트전극(50)을 형성하는 것이다.
이 공정은, 금속층인 게이트전극을 그 위에 도포하기 전에, 소정패턴의 레지스트를 게이트형성용 마스크로 사용하여 리세스 에칭(recess etching)에 의해 달성된다.
즉, 상기 리세스 에칭에 의해서 게이트전극에 대응하는 콘택트홀이 상기 낮게 도핑된 갈륨비소채널층(20B)내에서 어느 정도의 깊이까지 형성된다.
이어, 금속층의 도포 및 리프트-오프(lift-off)방식에 의해서 상기 금속층이 상기 낮게 도핑된 갈륨비소채널층(20B)의 콘택트홀내에 그리고 상기 오믹전극층(40A,60A)상에만 형성되어 소오스전극(40B)과 드레인전극(60B) 및 게이트전극(50)이 동시에 형성된다.
이때, 상기 게이트전극이 형성공정에 있어서, 상기 게이트의 총폭과 각 길이와, 상기 게이트형성용 마스크에 의해서 상기 게이트전극과 상기 소오스전극사이의 거리 및 상기 게이트전극과 상기 드레인전극사이의 거리가 결정된다.
이 실시예에 있어서는, 상기 게이트전극(50)의 총폭과 각 길이는 각각 약 11mm 내지 21mm 범위와 약 0.4μm 내지 0.7μm 범위이며, 상기 게이트전극과 상기 소오스전극사이의 거리는 0.5μm이고, 그리고 상기 게이트전극과 상기 드레인전극사이의 거리는 약 0.8μm 내지 1.5μm 범위내이다.
이러한 전극들의 형성공정에 있어서, 상기 얇은 AuGe/Ni층에 의해서 그 전극표면의 모폴로지(morphology)가 개선될 수 있고, 그리고 게이트전극형성전에 실행된 와이드 리세스 에칭에 의해서 반도체전력소자의 중요한 특성인 핀치오프(pinch-off)전압이 조절될 수 있다.
그 결과, 상기 반도체전력소자의 출력특성이 향상될 수 있다.
이어, 제3D도에 도시된 바와 같이, 상기 모든 전극들과 상기 표면보호층(30)상에 실리콘나이트라이드막(SiN layer:90A)이 도포된 다음, 선택적인 에칭에 의해서 상기 소오스전극(40B)과 드레인전극(60B)상의 실리콘나이트라이드막만이 제거되어 금도금을 위한 콘택트홀을 형성한다.
제3E도를 참고하면, 금도금층이 상기 콘택트홀내에 형성된다.
그리고 상기 도면에서는 도시되지 않았지만, 인접하는 소오스전극들의 전기적 접속은 금도금(Au coating)을 통하여 공기다리형태(airbridge type)로 이루어진다.
상기 실리콘나이트라이드막(90A)은 상기 반도체전력소자의 제조공정중에 발생할 수 있는 금도금층(40C,60C)과 상기 게이트전극(50)사이의 합선을 방지하고 그리고 상기 리프트-오프공정중에 상기 금도금층들사이 또는 상기 금도금층과 상기 게이트전극사이의 합선을 방지하기 위하여 제공된 것이다.
상기 소오스전극과 드레인전극상에 금도금층들을 형성한 후에, 제3F도에 도시된 바와 같이, 그 위에 실리콘나이트라이드막(90B)을 두껍게 도포하여 그 소자를 외부의 영향으로부터 보호할 수 있다.
마지막으로, 상기 반절연갈륨비소기판(70)의 이면에 금도금층(100)가 도포되어 있다.
제4도는 상술한 공정들에 의해 제조된 반도체전력소자에 있어서 낮은 전원전압에서 높은 출력과 높은 전력부가효율을 보여주고 있다.
제3F도에 도시된 구조를 갖고, 그리고 상기 게이트전극(50)의 총폭이 7.5mm인 반도체전력소자에 3.0V 내지 5.5V 범위의 전원전압이 인가될때, 각 게이트의 출력밀도(output power density)와 전력부가 효율(power added efficiency)이 변화하는 것이 제4도로부터 알 수 있다.
제4도를 참조하면, 3.0V 내지 5.8V 범위의 전원전압(드레인바이어스 전압)에서는 전력부가효율이 60% 이상으로 얻을 수 있고, 그리고 3.0V의 전원에서의 출력밀도는 0.088W/mm으로 측정되었다.
따라서, 3.0V 이하의 전원전압에서 1.2W(30.8dBm)의 출력을 갖는 반도체전력소자가 약 16mm의 게이트폭을 갖도록 설계하는 것이 바람직함을 알 수 있다.
제5도는 제1도에 도시된 종래의 갈륨비소 반도체전력소자의 구조와의 차이점을 설명하기 위하여, 제3A도 내지 제3F도의 공정들에 의해서 제조된 갈륨비소 반도체전력소자의 구조를 보여주고 있는 개략적인 도면이다.
제5도에 도시된 본 발명의 반도체전력소자는 도핑되지 않은 제1갈륨비소버퍼층(30A)과 제2갈륨비소버퍼층(10B)사이에 상기 초격자층(80)을 구비하고 있다.
이러한 버퍼층들 사이에 제공된 상기 초격자층(80)은 상기 반절연갈륨비소기판(70)과 상기 제1갈륨비소버퍼층(10A)사이의 계면에 존재하는 기생캐리어가 상기 채널층(20)으로 유입되는 것을 억제하기 때문에, 상기 반도체전력소자의 출력 컨덕턴스를 줄일 수 있고 그리고 그에 의해서 그의 고출력과 고효율의 특성을 가질 수 있게 된다.
또한, 상기 반도체전력소자의 채널층(20)은 이중 구조의 채널층(a high-low doped channel lyaer)으로 형성되어 있기 때문에, 그 소자의 동작점에서의 출력이득(power gain)이 크게 증가될 수 있다.
즉, 상기 채널층(20)은 저농도로 도핑된 제1갈륨비소채널층(20B)과 그 위에 형성된 고농도로 도핑된 제2갈륨비소채널층(20A)로 이루어진 것이다.
상기 저농도로 도핑된 제1갈륨비소채널층(20B)은 그 위에 형성된 상기 게이트전극(50)의 전압에 의해 형성되는 공핍층을 두껍게 하는 역활을 하기 때문에, 상기 게이트전극(50)의 아래에 형성되는 기생커패시턴스를 줄일 수 있다.
상기 고농도로 도핑된 제1갈륨비소채널층(20A)은 상기 게이트전극(50)의 전압에 따른 전류이득(트랜스컨덕턴스)를 게이트전압에 따라 균일하게 하며, 그리고 이와 동시에 게이트-소오스전극사이에 음전압의 인가에 의해 상기 채널층이 닫히는 조건하에서도 전류이득(트랜스컨덕턴스)를 크게할 수 있다.
그 결과, 상기 반도체전력소자의 출력 및 전력부가효율을 향상시킬 수 있어서, 이러한 반도체전력소자를 향후 실용화될 디지틀 휴대용 단말기에 적용될 경우 그의 특성이 개선될 수 있다.
게다가, 상기 채널층(20)위에 형성된 상기 도핑되지 않은 갈륨비소층(30)은 상기 제2갈륨비소채널층(20B)의 표면에 있는 갈륨비소가 공기의 산소와 화학적으로 결합되는 것을 방지할 수 있기 때문에, 상기 제2갈륨비소채널층(20B)의 표면에 표면결함층이 생성되지 않는다.
이러한 표면결함층의 생성방지는 소자작동중에 게이트와 드레인사이의 항복전압특성이 향상될 수 있다.
제6도는 제5도의 갈륨비소 반도체전력소자의 칩의 평면도이다.
제6도로부터 알 수 있는 바와 같이, 상기 반도체전력소자는 게이트와 게이트사이의 거리, 즉 인접하는 게이트전극들 사이의 거리가 30μm이고, 그리고 게이트의 길이가 0.6μm로 설계된 마스크를 사용하여 제조된 것이다.
제7도는 본 발명의 갈륨비소 반도체전력소자의 전류-전압특성을 보인 도면이다.
제2도에서 보여준 종래의 반도체전력소자의 조건과 마찬가지로, 본 발명의 반도체전력소자가 0.8μm의 게이트길이와 150μm의 게이트폭을 가질 경우, 그 반도체전력소자의 전류-전압의 특성을 보여주고 있다.
제7도에 도시된 바와 같이, 상기 반도체전력소자의 무릎전압(knee voltage)은 포화전류값을 나타내는 점선 SA와 낮은 드레인전압(예를들어, 0볼트 내지 0.5볼트의 전압)을 나타내는 점선 DV의 교점에 존재하고, 그리고 그의 출력 컨덕턴스는 포화전류영역에서 전류-전압의 기울기이다.
제2도에 의하면, 종래의 반도체전력소자에 있어서 무릎전압은 약 1.7V이고 그리고 상기 전류-전압의 기울기가 포화전류영역에서 어느정도 경사져 있음을 알 수 있다.
그러나, 본 발명의 반도체전력소자에 있어서 무릎전압은 약 1.2V이고 그리고 상기 전류-전압의 기울기는 포화전류영역에서 거의 평행에 가깝다.
따라서, 본 발명의 반도체전력소자의 출력 컨덕턴스는 종래의 반도체전력소자의 출력 컨덕턴스와 비교하여 볼때 상대적으로 낮은 값을 가지는 것을 제2도와 제7도로부터 알 수 있다.
또한, 항복전압은 본원 발명의 반도체전력소자와 종래의 전력소자에 있어서 모두 약 25V이고, 그리고 양쪽의 전력소자의 트랜스 컨덕턴스의 특성도 동일한 것임을 보여주고 있다.
제8도는 0.6μm의 게이트길이와 16mm의 게이트폭을 갖는 상기 갈륨비소 반도체전력소자를 사용하여, 900MHz의 주파수와, 2.9V의 드레인동작전압 및 -2.3V의 게이트동작전압의 조건하에서 상기 소자의 주파수응답특성이 측정된 것을 보여주고 있다.
즉, 상기 반도체전력소자의 입력전력(input power)에 대하여 출력전력(output power) 및 전력부가효율이 제8도로부터 알 수 있다.
상기 도면에 도시된 바와 같이, 본 발명의 반도체전력소자는 최대출력이 31.6dBm(1.4W)이고 그리고 최대전력부가효율이 65%인 주파수응답 특성을 갖는다.
종래의 반도체전력소자는 3.6V의 전원전압(드레인동작전압)에서 최대출력 31.6dBm(1.4W)이고 그리고 최대전력부가효율이 65%인 주파수응답 특성을 가지고 있기 때문에, 본 발명의 전력소자는 상대적으로 우수한 주파수응답특성을 가지는 것을 알 수 있다.
본 발명의 반도체전력소자에 있어서, 상술한 우수한 주파수응답특성의 출현은 제5도에 도시된 구조적인 특징에 의해 얻을 수 있는 낮은 무릎전압과 낮은 출력컨덕턴스에 기인하기 때문이다.
즉, 상술한 구조적인 특징은 반절연갈륨비소기판상에 형성된 제1,2갈륨비소버퍼층들사이에 초격자층이 형성되어 있다는 것과, 활성층인 채널층위에 표면보호막이 형성되어 있다는 것, 그리고 채널층이 고농도로 도핑된 갈륨비소채널층과 저농도로 도핑된 갈륨비소채널층으로 이루어져 있다는 것이다.
또한, 본 발명의 반도체전력소자의 출력이득은 그의 게이트의 총폭에 의해 결정된다.
제9도는, 제5도의 갈륨비소 반도체전력소자에 2.4V 내지 3.5V 사이의 전원전압이 인가된 경우에, 그의 출력 및 전력부가효율의 관계를 보여주는 도면이다.
상기 도면에 도시된 바와 같이, 2.4V 내지 3.5V 사이에서 상기 갈륨비소 반도체전력소자는 30dBm 이상의 출력전력을 갖는다.
또한, 상기 반도체전력소자는 약 2.7V의 전압에서는 약 30.8dBm(1.2W)의 출력 및 63%의 전력부가효율을 갖고 있기 때문에, 추후 상용될 수 있는 3.0V 배터리를(예를들어, 리튬배터리)를 사용하는 휴대용 전화기의 전력소자로서 이용될 수 있다.
다음은 제10A도 내지 10F도를 참고하여 본 발명의 다른 실시예에 따른 갈륨비소 반도체전력소자의 제조방법을 설명한다.
이 실시예는, 반절연 반도체기판상에 형성된 도핑되지 않은 버퍼층과 그 위에 형성되는 채널층사이에 초격자층이 형성되어 있다는 점에서, 제3A도 내지 제3F도에서 보여준 상술한 실시예와 다르다.
즉, 이 실시예에서는 초격자층이 채널층 바로 아래에 형성되어 있는 반도체전력소자의 제조방법을 예시하고 있다.
제10A도 내지 제10F도에 있어서, 상술한 실시예(제3A도 내지 제3F도에서 도시된 것)과 동일한 기능을 갖는 구성부품들은 동일한 참조번호에 의해 표기되고, 그의 설명을 생략한다.
제10A도를 참고하면, 본 발명에 따른 반도체전력소자는 반절연 갈륨비소기판(a semi-insulating GaAs substrate:70)상에 연속적으로 형성된 도핑되지 않은 갈륨비소버퍼층(10), 초격자층(a superlattice laver:80), 채널층(20), 그리고 도핑되지 않은 갈륨비소층(30)을 구비하고 있다.
상기 초격자층(80)은 각각 50Å의 두께를 수십층의 AlXGa1-xAs/GaAs막으로 형성되어 있고, 그리고 채널층(20)은 이중의 채널층(a double-structure channel layer)으로 형성되어 있다.
상기 이중의 채널층(20)은 상기 초격자층(80)상에 형성된 높게 도핑된 갈륨비소채널층(20A)과 낮게 도핑된 갈륨비소채널층(20B)으로 이루어져 있고, 그리고 상기 채널층(20)위에 형성된 상기 도핑되지 않은 갈륨비소층(30)은 상기 채널층(20)의 표면보호막(a surface passivation layer)용으로 사용된 것이다.
제10A도에 도시된 바와같이, 상기 반절연갈륨비소기판(70)상에 형성된 모든 층들을 선택적으로 에칭하는 것에 소자분리가 이루어지는 것이다.
한편, 상기 갈륨비소버퍼층(10)상에 상기 초격자층(80)은 상기 반절연갈륨비소기판(70)과 상기 갈륨비소버퍼층(10)의 사이에 존재하는 기생캐리어가 상기 채널층(20)으로 유입되는 것을 방지하는 기능을 수행한다.
상기 도핑되지 않은 갈륨비소층(30)은 상기 채널층(20)의 상기 낮게 도핑된 갈륨비소채널층(20B)의 표면이 공기중의 산소와 화학적으로결합하는 것을 방지하는 기능을 수행한다.
즉, 상기 도핑되지 않은 갈륨비소층(30)에 의해 상기 낮게 도핑된 갈륨비소채널층의 표면상에 표면결함층이 형성되지 않게 된다.
제10B도에 예시된 바와 같이, 소오스와 드레인전극을 형성하기 위하여, 이메이징 레지스트를 마스크로 사용하여 소오스와 드레인영역들이 정의된 다음, 상기 도핑되지 않은 갈륨비소층(30)이 종래의 리소그래피와 에칭에 의해서 패턴화된다.
그 결과, 상기 소오스와 드레인에 대응하여 상기 패턴화된 갈륨비소층(30)에서 콘택트홀들이 형성되어, 상기 낮게 도핑된 갈륨비소채널층(20B)의 표면이 노출된다.
이어, 상기 패턴화된 갈륨비소층(30)의 콘택트홀내에 얇은 AuGe/Ni층을 형성하여 소오드/드레인용 오믹전극층(40A,60A)의 형성이 이루어진다.
다음의 제조공정은 제10C도에 도시된 바와같이 게이트전극(50)을 형성하는 것이다.
이 공정은, 금속층인 게이트전극을 그 위에 도포하기 전에, 소정패턴의 레지스트를 게이트형성용 마스크로 사용하여 리세스 에칭(recess etching)에 의해 달성된다.
즉, 상기 리세스 에칭에 의해서 게이트전극에 대응하는 콘택트홀이 상기 낮게 도핑된 갈륨비소채널층(20B)내에서 어느 정도의 깊이까지 형성된다.
이어, 금속층의 도포 및 리프트-오프(lift-off)방식에 의해서 상기 금속층이 상기 낮게 도핑된 갈륨비소채널층(20B)의 콘택트홀내에 그리고 상기 오믹전극층(40A,60A)상에만 형성되어 소오스전극(40B)과 드레인정극(60B) 및 게이트전극(50)이 동시에 형성된다.
이때, 상기 게이트전극의 형성공젱에 있어서, 상기 게이트의 총폭과 각 길이와, 상기 게이트형성용 마스크에 의해서 상기 게이트전극과 상기 소오스전극사이의 거리 및 상기 게이트전극과 상기 드레인전극사이의 거리가 결정된다.
이 실시예에 있어서는, 상기 게이트전극(50)의 총폭과 각 길이는 각각 약 11mm 내지 21mm 범위와 약 0.4μm 내지 0.7μm범위이며, 상기 게이트전극과 상기 소오스전극사이의 거리는 0.5μm이고, 그리고 상기 게이트전극과 상기 드레인전극사이의 거리는 약 0.8μm 내지 1.5μm범위내이다.
이러한 전극들의 형성공정에 있어서, 상기 얇은 AuGe/Ni층에 의해서 그 전극표면의 모폴로지(morphology)가 개선될 수 있고, 그리고 게이트전극형성전에 실행된 와이드 리세스 에칭에 의해서 반도체전력소자의 중요한 특성인 핀치오프(pinch-off)전압이 조절될 수 있다.
그 결과, 상기 반도체전력소자의 출력특성이 향상될 수 있다.
이어, 제10D도에 도시된 바와같이, 상기 모든 전극들과 상기 표면보호층(30)상에 실리콘나이트라이드막(SiN layer:90A)이 도포된 다음, 선택적인 에칭에 의해서 상기 소오스전극(40B)과 드레인전극(60B)상의 실리콘나이트아리드막만이 제거되어 금도금을 위한 콘택트홀을 형성한다.
제10E도를 참고하면, 금도층이 상기 콘택트홀내에 형성된다.
그리고 도면에서는 도시되어 있지 않지만, 인접하는 소오스전극들의 전기적 접속은 금도금(Au coating)을 통하여 공기다리형태(airbridge type)로 이루어진다.
상기 실리콘나이트라이드막(SiN layer:90A)은 상기 반도체전력소자의 제조공정중에 발생할 수 있는 금도금층(40C,60C)과 상기 게이트전극(50)사이의 합선을 방지하고 그리고 상기 리프트-오프공정중에 상기 금도금층들사이 또는 상기 금도금층과 상기 게이트전극사이의 합선을 방지하기 위하여 제공된 것이다.
상기 소오스전극과 드레인전극상에 금도금층들을 형성한 후에, 제10F도에 도시된 바와같이, 그 위에 실리콘나이트라이드막(90B)을 두껍게 도포하여 그 소자를 외부의 영향으로부터 보호할 수 있다.
마지막으로, 상기 반절연갈륨비소기판(70)의 이면에 금도금층(100)가 도포되어 있다.
이 실시예에 의해서 제조된 상기 갈륨비소 반도체전력소자는, 상기 제1실시예의 바도체전력소자와 비교하여 볼 때, 상기 반절연갈륨비소기판과 상기 도핑되지 않은 갈륨비소버퍼층사이에 존재하는 기생캐리어가 상기 채널층내로 유입되는 것을 완전히 방지할 수 있다.
그 이외의 효과에 대해서는 제1실시예의 반도체전력소자의 효과와 동일하게 나타난다.

Claims (7)

  1. 저전원 전압으로 작동가능한 갈륨비소 반도체 전력소자의 제조방법에 있어서, 반절연갈륨비소기판(70)상에 도핑되지 않은 제1갈륨비소버퍼층(10A)을 형성하는 공정과; 상기 제1갈륨비소버퍼층(10A)상에 초격자층(80)을 형성하는 공정과; 상기 제1갈륨비소버퍼층과 동일한 물질로 이루어진 도핑되지 않은 제2갈륨비소버퍼층(10B)을 상기 초격자층(80)상에 형성하는 공정과; 상기 제2갈륨비소버퍼층(10B)상에 채널층(20)을 형성하는 공정과; 상기 채널층(20) 상에 도핑되지 않은 갈륨비소 표면보호막(30)을 형성하는 공정과; 전기적으로 소자분리를 하기 위해 소자분리용 마스크를 사용하여 상기 기판상에 형성된 복수의 층들을 식각하는 공정과; 상기 표면보호막(30)을 선택적으로 식각하여 소오스/드레인 형성용 콘택트홀을 형성하고, 이 콘택트홀내에 오믹접촉층을 형성하는 공정과; 상기 채널층(20)의 일정 깊이까지 식각하여 소오스와 드레인 사이에 게이트 형성용 콘택트홀을 형성하는 공정과; 상기 게이트 형성용 콘택트홀내에 게이트 전극(50)을 형성하고 이와 동시에 상기 오믹접촉층상에 소오스/드레인 전극(40B,60B)을 형성하는 공정과; 상기 게이트, 소오스 및 드레인 전극과 표면보호막 위에 제1실리콘나이트라이드막(90A)을 도포하는 공정과; 상기 소오스 및 드레인 전극의 상부표면만 노출되도록 상기 제1실리콘나이트라이드막(90A)을 선택적으로 식각하는 공정과; 상기 소오스 및 드레인 전극상에만 금도금층(40C,60C)을 형성하는 공정과; 상기 제1실리콘나이트라이드막(90A) 및 상기 금도금층(40C,60C)위에 제2실리콘나이트라이드막(90B)을 도포하는 공정과; 및 상기 반절연갈륨비소기판(70)의 이면에 금도금층(100)을 형성하는 공정을 포함하여, 상기 기판과 상기 제1갈륨비소버퍼층 사이의 계면에서 발생하는 기생캐리어가 소자의 동작중에 상기 초격자층에 의해 상기 채널층으로 유입되는 것을 방지하는 것을 특징으로 하는 갈륨비소 반도체전력소자의 제조방법.
  2. 제1항에 있어서, 상기 채널층(20)의 형성공정은 상기 제2갈륨비소버퍼층(10B)상에 높게 도핑된 갈륨비소채널층(20A)상에 낮게 도핑된 갈륨비소 채널층(20B)을 형성하는 공정으로 이루어진 것을 특징으로 하는 갈륨비소 반도체전력소자의 제조방법.
  3. 제1항에 있어서, 상기 초격자층(80)은 수십층의 AlxGa1-xAs/GaAs막을 반복적으로 형성하는 것을 특징으로 하는 갈륨비소 반도체전력소자의 제조방법.
  4. 제3항에 있어서, 상기 AlxGa1-xAs/GaAs막의 각각은 약 50Å의 두께를 갖는 것을 특징으로 하는 갈륨비소 반도체전력소자의 제조방법.
  5. 제1항에 있어서, 상기 게이트(50)와 상기 소오스(40B) 사이의 제1간격이 상기 게이트(50)와 상기 드레인(60B) 사이의 제2간격보다 상대적으로 짧은 것을 특징으로 하는 갈륨비소 반도체전력소자의 제조방법.
  6. 제5항에 있어서, 상기 제1간격은 약 0.5μm이고, 그리고 상기 제2간격은 약 0.8μm 내지 1.5μm의 범위내에 있는 것을 특징으로 하는 갈륨비소 반도체전력소자의 제조방법.
  7. 제1항에 있어서, 상기 소오스와 상기 드레인은 AuGe/Ni의 오믹 전극층으로 이루어진 것을 특징으로 하는 갈륨비소 반도체전력소자의 제조방법.
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