JPS59124171A - ２重ヘテロ接合ｆｅｔ - Google Patents

２重ヘテロ接合ｆｅｔ

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JPS59124171A
JPS59124171A JP58127058A JP12705883A JPS59124171A JP S59124171 A JPS59124171 A JP S59124171A JP 58127058 A JP58127058 A JP 58127058A JP 12705883 A JP12705883 A JP 12705883A JP S59124171 A JPS59124171 A JP S59124171A
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gate
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、改良されたヘテロ接合ＦＥＴに関するもので
ある。さらに特定していえば、本発明は半導体ゲートへ
の接点がオーミッシであるヘテロ接合ＦＥＴ’ｆ対象と
するものである。Ｆ　−Ｅ　Ｔのゲート領域とチャネル
領域は、半導体の中間にある第６の層に関して同じバリ
ア高さをもち、未ドープのトランジスターの第３層をサ
ンドインチ状に挿んでいる。その結果得られる構造の対
称性により、通常ゼロボルト付近にあるＭｊ値電圧がも
たらされ、未ドープの第６の層ないし領域にｎ型または
ｐ型ドーバントヲ加えることにより、これを上方または
下方に制御することができる。
〔従来技術〕
最近の文献の示す所によれば、低温で動作するヘテロ接
合型電界効果トランジスタは、１０ピコ秒以下の極めて
速いスイッチ切換え時間な芙現している。これらの装置
は、高電子移動度トランジスター（ＨＥＭＴ）と呼ばれ
、その大きなスイッチ切換え速度から低温での高いチャ
ネル移動性が生じている。
かかる一つの装置は、Ｊａｐａｎｅｓｅ　Ｊｏｕｒｎａ
ｌｏｆ　Ａｐｐｌｉｅｄ　Ｐｈｙｓｉｃｓ第１９巻第５
号１９８０年５月刊、Ｌ２２５〜Ｌ２２７頁所載の「選
択的にドーグされたＧａＡｓ　／　ｎ　−Ａ　Ｉ　ＸＧ
ａ１−×Ａｓヘテロ接合をもつ新しい電界効果トランジ
スタ」と題するＴ、ミウラ等の論文で発表されている。
この論文に記載されている装置はシリコンでドープされ
た砒化ガリウムアルミニウムの層をサンドインチ状に挿
む一対の未ドーグの砒化ガリウムからできている。この
論文では、頂面エピ層の未ドーグの砒化ガリウム表面に
アルミニウムを付着させて、ゲート用署流接点を実現し
ている。この結実装置の閾値電圧は、できるだけ制御可
能なないし低いものとｌｄならない。制御可能な低い閾
値電圧をもつ装置は、論理回路の冨源電圧を低くするた
めに不可能である。ゲートへのショットキー接点または
整流接点を利用する限り、所望のゼロに近い閾値電圧勢
もずつと離れた閾値電圧が得られる。
Ｊａｐａｎｅｓｅ　　Ｊｏｕｒｎａｌ　　ｏｆ　　Ａｐ
ｐｌｉｅｄ　　Ｐｈｙｓｉｃｓ第２０巻第４号、１９８
１年４月、Ｌ２４５〜Ｌ２４８頁所載のｒＭＢＥによっ
て成長させた選択的にドーグされたＧ　ａ　Ａ　ｓ　／
　Ｎ　−Ａ　Ｉ　Ｇ　ａ　Ａ　ｓ　　ヘテロ接合構造中
の２次元電子ガスの；Ｉｉめて高い移動度」と題するヒ
ヤミゾ等の別の論文には、未ドープの砒化ガリウムアル
ミニウム層を未ドープの砒化ガリウム層の頂面に配置し
た、選択的にドープされたヘテロ接合構造が示されてい
る。シリコンでドーグされた砒化ガリウムアルミニウム
層を未ドープの砒化ガリウムアルミニウム層上に配置し
、Ｇ　ａ　Ａ　ｓ　／　Ｎ　−Ａ　１　Ｇ　ａ　Ａ　ｓ
　界面が鉛量するメサ−エツジを含む接点領域にＡｕ−
Ｇｅｔ塗布して、オーミック接点が作られた。この構造
を使って、ヘテロ接合の界面での２次元電子ガスの蓄積
が調べられた。この同じ論文には、未ドープの砒化ガリ
ウム層、未ドーグの砒化ガリウムアルミニウム層および
シリコンでドーグされた砒化ガリウムアルミニウム層を
組み込んだ、エンハンスメント・モード高電子移動度ト
ランジスターが示されでいる。
ソースとドレインにオーミック接点を付着しながら、シ
リコンでドーグされた砒化ガリウムアルミニウム上部層
にアルミニウム・ショットキー・ゲートを設けた。この
装置の閾値電圧は室温ゼロ、７７°にで０．１９ボルト
であった。この自己層はゼロに近い閾値電圧をもつが、
下側層の厚さが薄くて製造中に細心の注意を払わない限
り、シリコンでドーグされた砒化ガリウムアルミニウム
層中にゲートが浸透すると思われるので、装置特注は非
常に制御可能ではない。さらに重要なことだが、所期の
閾値を得るのに、層の厚さとドーピング・レベルの両方
を？ｉｌＪ御するという非常に厳しい条帥が必要となっ
ている。高い収率が要求される製造工程では、この独の
ステップは避けるべきである。
ともか（もシリコンでドープされた砒化ガリウムアルミ
ニウム層へのオーミック接点が提案されているが、その
装置のゲートを形成するのにＨＥＭＴ装誼中でオーミッ
ク接点ではな（てショットキー接点が使用されている。
米国特許第４１５１６３５号明細書には、第１の領域に
形成されたＰ−チャネルＭＯ８装置と第２の領域に形成
されたＮ−チャネルＭＯ８装置が示されている。Ｐ−チ
ャネル装置とＮ−チャネル装置は、各々両装置の閾値電
圧の整合ケ可能にするために多結晶材料’＆Ｐ型不純物
でドープした多結晶ゲート構造を備えている。この特許
の装置（は酸化物バリア層を組み込まない本発明の２１
へテロ接合構造とは異なり、周知の絶縁ケート電界効果
トランジスターである。本発明で（は、多結晶性ケート
構造暑Ｐ型不純物でトープする代りに半導体バリア層中
にＮ型不純物とＰ型不純物の両方を導入して、閾１直を
本発明の新規な構造の結果としてゼロに近い同値から上
方また（は下方に調節する。
米国特許第４０７５６５２号明細］書には、チャネル領
域がより高い移動度をもつｎ型砒化ガリウムからなり、
ゲート領域がヘテロエピタキシャルに成長したＰ型砒化
ガリウムアルミニウムからなる整弐のへテロ接合型Ｇａ
Ａｓ接合電界効果トランジスターが記述されている。ゲ
ート、ソース、ドレイン領域はセルファラインされ、ド
レイン電極はアルミニウムのような金属性である。この
構造では、第１層と第２層の間のｐ−ｎ接合によってゲ
ート接合が実現され、第２層中の′電界によって第１層
中の導電性が制御される。第２層と同じ導通型の第３層
が、第２層の延長部分を形成し、アルミニウムのオーミ
ック接点がゲート延長部分に形成されている。この特許
の装置は、本願の装置がゲートの導通型がチャネル領域
の４通型と同じである２重へテロ接合装置であるという
点で、異なっている。この特許は、第２層のエッチ速度
よりも遅いエッチ速度でエッチされる第６層を設けて第
２層の部分を第６層の残りの部分よりもずっと狭クシ、
それによって装置のゲート長を１ミクロンのオーダーに
゛する点にある。この特許には同じ導通型のケート領域
とチャネル領域をもたらすことによって、閾値がゼロに
近い装置を得ることができること、あるいは未ドープの
バリア層をドープすることによって閾値を制御できるこ
とは倒も示後されていない。
Ｉ　ＥＥＥ　　Ｔｒａｎｓａｃｔｉｏｎ　ｏｎ　Ｅｌｅ
ｃｔｒｏｎＤｅｖｉｃｅｓ、　　１９７５年８月号、６
１６頁所載の１新しいヘテロ接合ゲートＧａＡａＦＥＴ
Ｊと題する論文には、上記特許に示されているものと同
様の金ゲルマニウム共晶のソース、ドレン、ゲート接点
を使用し、た構造が示されている。この結果、不純物濃
度が１×１０１８ｃｍ巳　より高い場合にＰ−ＧａＡｓ
ゲートへの優れたオーミック接点が得られた。上記論文
および関連特許の装置が接合型電界効果トランジスター
（ＪＦＥＴ）である限り、本願のへテロ接合啓造とは無
関係である。これらの引用文献特に最後に引用した論文
はオーミック接点’＆Ｐ−ドープ砒化ガリウム層に作る
ことができることを表すにすぎない。
〔発明の目的〕
従って、０ボルトに近い閾値なもつ、ヘテロ接合′−界
効果トランシスターをもたらすことが、不発明の主目的
である。
本発明の第２の目的は、ソース、ドレイン、チャネル領
域を含む層に隣接するバリア層にドーパントを加えて装
置の閾値を制御し、ドーパントの導電型に応じて閾値を
よりプラスまたは吟イナスにする、ヘテロ接合電界効果
トランジスターをもたらすことである。
第６の目的は、オーミック接点を作成できる半導体ゲー
トを利用した、ヘテロ接合電界効果トランジスターをも
たらすことである。
第４の目的は、バリア素子が上に重なるヘテロ接合に隣
接してソース、ドレイン、チャネル領域を含む層の篭導
帝または価電子帯エツジをフェルミ準位に近づけた、ヘ
テロ接合電界効果トランジスターをもたらすことである
。
第５の目的は、ソース、ドレイン、チャネル領域を含む
層および半導体ケート層が、共にバリア、素子に関して
ほぼ同じバリア高さをもつ、ヘテロ接合電界効果トラン
ジスターをもたらすことである。
第６の目的は、そのゲートがゼロ・ボルトで基本的に非
尋通（エンハンスメント・モードのデバイス）であり、
バリア層の制御ドーピングによってその°ゲートがゼロ
・ボルトで導通■テプレッション・モードのデバイス）
にすることができる、ヘテロ接合電界効果トランジスタ
ーをもたらすものである。
〔発明の概要〕
本発明は、砒化ガリウムやゲルマニウムなどの単結晶半
導体材料の第１の層を基板上にエピタキシャルに付着さ
せた２重へテロ接合電界効果トランジスターに関するも
のである。これはまた第１の層とへテロ接合を形成する
砒化ガリウムアルミニウムなどの単結晶半導体材料のバ
リア素子を利用している。後者とバリア素子の間のバン
ド・エネルギーの差が所与のバリア高さとなる。少（と
も第１層のへテロ接合に隣接するバンド・エツジを制御
して、フェルミ準位に近づけるだめの手段もバリア素子
上に配置する。この手段は、ソースと同じ電位をもち、
バリア素子に関して所与のバリア高さと等しいバリア高
さを持って、いる。制御手段は、誤審なｎ導電型ドーピ
ングによってオ−ミック接点を作成することのできる、
砒化ガリウムなどの第ｉｌｌ　−Ｖ族化合物の単結晶半
導体ゲートを含んでいる。
さらにバリア素子を適当にドープすることにより、通常
はゼロに近い閾値を調節して閾値なゼロ以上またはゼロ
以下の値にすることができる。
こうして摺られた装置は、チャネル領域の上に重なるド
ープ層の延長部分にショットキー・バリア接点の形の金
属ゲートを使用する先行技術とは異ッて、金・ゲルマニ
ウムなどのオーミック接点を設けることのできる半導体
ゲートをもつ。本発明の２１（ヘテロ接合トランジスタ
ー装置は、バリア層にドーピングがない場合、通常はゼ
ロに近い閾値電圧Ｙ、ｔ　モつエンハンスメント・モー
ド・テバイスである。
上記に示したようにより高いエンハンスメント）・モー
ド閾値を必要とする要件に合わせて、またＱよテプレツ
ション・モードが必要な場合には通常は導通する動作用
に閾値を調節することができる。
すなわち第１層とバリア素子の間のへテロ接合に隣接す
るバンド・エツジを制御して、フェルミ準位に近づける
だめの手段は、先行技術ではドープされたバリア素子、
ならびにその素子の延長部分を用いてその素子に接続さ
れたショットキー・バリアを利用している点で、先行技
術で使用されている類似の手段とは異なっている。本願
の装置はそのバリア素子をドーグする必要がなく、さら
に全（厳密にする必要のないその半導体ゲートの高度な
ドーピングをオリ用している。その上、高度にドープさ
れたゲート層にオーミック接点を容易に作成することが
できる。
以上では、ｎチャネル装置に力点を置いて述べたが以下
で示すような適当な材料を選択することに２二ってゲー
ト層およびソース領域とドレイン領域がＰ導通型である
、Ｐチャネル装置を作成しうろことを指速してお（。か
かる装置では、伝導帯エツジではな（価電子帯エツジを
調節してフェルミ準位に近づける。またゲート層と第１
層のバリア素子に関するバリア高さは基本的に同じであ
る。
〔実施例〕
次に第１図を参照すると、本発明の教示にもとづくｎチ
ャネル２乗へテロ接合電界効果トランジスターの断面図
が示しである。第１図で、ヘテロ接合電界効果トランジ
スター１ｌ−Ｉｔ、例えば未ドープの砒化ガリウムの層
２を含んでいる。成長中のバックグラワンド・ドーピン
グによって層２’＆Ｐ導電型ドーパントで悪影響な（軽
度にドープすることができる。層２は、半絶縁性砒化カ
リウムの層（図示せず）またはその他の適当な基板上に
エピタキシャルに成長させた砒化ガリウムの単結晶層で
ある。ソース領域６とドレイン領域４が層２中に配置し
である。領域６．４は、例えば、イオン注入によってシ
リコンなどのｎ導通型ドーパントでドーグされている。
もちろん装置１に適当な′ｔａ位を印加１−区とｎ導電
型装置１に適当な電位を印加すると、ｎ導通型のチャネ
ル領域が領域ろ、４０間に形成される。層２は第１図で
は別に８１’として示しである。
第１図で、例えば未ドープの砒化カリウムアルミニウム
のバリア素子５がソース領域６とドレイン領域４０間の
チャネル領域の上に重すって℃・る。
バリア層５は、半導体技術の専門家には周知のやり方で
例えば分子ビーム・エピタキシー（ＭＢＥ）によってエ
ピタキシャルに付着させた砒化ガリウムアルミニウム層
から形成されている。
第１図で、ゲート層６がバリア素子５の上に配置されて
いる。ゲート層６は、例えば半導体技術の専門家には周
知のやり方でＭＢＥによって付着させた、シリコンなど
のｎ導電型ドーグくントで高度にドープされた（　２　
Ｘ　１０１８ｃｍ−６）砒化ガリウム単結晶層である。
ゲート乙の上にゲート層６とのオーミック接点欠形成す
る金−ゲルマニウムなどの金属の接点７か設けられる。
最後に、第１図で金属接点８．９はそれぞれソース領域
６およびドレイン領域４を接触させて℃・る。接点８．
９はそれぞれ領域６．４とのオーミック寮点を形成し、
例えば合金化した金−ゲルマニウムで作成することがで
きる。
バリア素子５とゲート層６は、第１図では別にそれぞれ
層Ｓ２およびＳｌとして示しである。第１図で、層２と
ゲート層６は同じ材料でできており、ゲート層乙のドー
パントは層２中のチャネル領域に供給されるキャリアの
型と同じである。ゲート層６と層２は同じ材料でできて
いるので、これらの層のバリア素子に関するバリア高さ
は等しい。層２、乙の材料は同じである必要がないこと
を指摘しておく。層６は例えば砒素やアンチモンなどの
ｎ導通型ドーパントでドープされたゲルマニウムで作る
ことができる。
次に第２図を参照すると、第１図の装置１のバンド・エ
ネルギー図が示しである。第１図で使用した参照蒼号お
よび記号は第２図ないし第４図で使用する場合も同じ要
素を示す。
２つの半導体Ｓ１と８２の電子親和力Ｘ１とＸ２がＸｌ
＞Ｘ２の様に異なり、２つの半導体間にヘテロ接合が形
成される場合、ヘテロ接合の界面に伝導帯エツジの不連
続ないしバリア高さφＢ＝ｑｘ１−ｑｘ２が生じる。未
ドープの半導体Ｓ２の素子５が半導体Ｓ１のゲート層６
と下側の半導体Ｓ１’の層２の間にサンドインチ状に挿
まれた第１図の２重へテロ接合構造体では、Ｓｌと８１
’は同じ電子親和力Ｘ１　＞Ｘ２である。第２図はかか
る構・造のエネルギー・バンド図を示したもので、ＥＣ
は伝導帯エツジ、Ｅｆはフェルミ準位である。
バリア素子５（Ｓ２）に対するゲート層６（Ｓｌ）のバ
リア高さくφＢ１）と層２（Ｓ１’、）のバリア高さく
φＢ２）はほぼ同じである。Ｓｌと８１’は同じ材料に
することができるが、必すしもそうしな（てもよいこと
を指摘しておく。５１（Ｊｎ６）が第２図でｎ＋の記号
で示されているように非常に高度にドープされ、ｓｉ’
（Ｊｉ２）が記号Ｐ−で示されるように軽度にドープさ
れ、それらのバリア高さがほぼ同じである場合、ゲート
層６と層２の間にゼロ電圧バイアスを印加すると、伝導
帯エツジＥｃは８１′（層２）中の３１’／８２　界面
付近でフェルミ準位Ｅｆに近づく。言い換えれば、８１
′／Ｓ２界面で導電性チャネルを形成するだめの閾値電
圧は、はぼゼロ・ボルトである。低電力で高速の論理回
路に使用する電界効果トランジスターでは、制御可能な
ゼロに近い閾値が望ましい。本願の高度にドーグされた
半導体層６へのオーム性接点７を用いて箕られる、ゼロ
に近い閾値が制御可能性と再現性を備えていることは、
同様のゼロに近い閾値を実現するために層の厚さとドー
ピングの厳密な制御を必要とする先行技術のショットキ
ー・バリア・ゲート構造中でゼロに近い閾値を得るのが
困難なのと対照的である。先行技術かショットキー・バ
リア・ゲートを利用した２重へテロ接合構造を示してい
る限りにおいて、本願の半導体ゲート法を使用する場合
の利点が先行技術によって認識されたことはない。
次に第６図および第４図を参照すると、第６図では半導
体Ｓ２（層５）がｎ導電型ドーパントでドープされてお
り、第４図では８２半導体（層５）がＰ導通型ドーパン
トでドーグされている点を除き、第２図に示したものと
同様のバンド・エネルギー図が示しである。層５にドー
バン′トを加えると第１図の装置１の閾値電圧が変化す
る。一般にバリア層５が充分に薄い場合、完全にキャリ
アを欠いており、従って非導通である。しかし層２に隣
接する狭い５０〜２５０穴の領域を未ドーグのまま残す
様に層５にドーパントを加える場合、層５にドーパント
を加えたことがチャネル電子移動度に悪影響を与えるこ
とはない。脣に層５にｎ導電型ドーバン）’Ｉｆｆ加え
ると装置１の閾値がシフトして、第３図に示すように装
置１を閾値にもたらすのにより太ぎな負のゲート電圧が
必要になる。
同様に層５にＰ導電型ドーパントを加えると、閾値がシ
フトして、第４図に示すように装置１を閾値にもたらす
のにより大きな正のゲート電圧が必要になる。
以上の説明は、ｎチャネル電界効果トランジスターに重
点を置いたものであったが、Ｐチャネル電界効果トラン
ジスターも以下の点を除いて第１図に示しだものと同じ
基本構造をもつことを指摘しておく。層２は未ドープま
たは僅かなｎ導電型バック・グラウンド・ドーピングを
含み、領域６．４はＰ導電型となり、層６はＰ導電型ド
ーバントで高度にドープされ、オーミック接点７．８．
９は接点を設ける材料に適したものとする。Ｐチャネル
装置に含まれる材料としては、層２はゲルマニウム、素
子５は未ドープのセレン化亜鉛、層６は砒素またはアン
チモンでドープされたゲルマニウム　Ｈｐ貝域３．４は
ドーグ”されたゲルマニウム、オーミック接点７、ａ、
９＋はインジウムまたはスズとすることができる。
別のｎチャネルの具体例では、層２はゲルマニウム、素
子は砒化ガリウムアルミニウム、１脅６は砒素またはア
ンチモノでドープされだゲルマニウム、領域ろ、４は砒
素またはアンチモンでドープされ、接点７．８．９はイ
ンジウムまたはスズでできている。
別のＰチャネルの具体例では、層２はゲルマニウム、素
子５は砒化ガリウムアルミニウム、層６はガリウムでド
ープされた砒化カリウム、領域６．４はガリウムでドー
プされ、接点７．．８．９はインジウムまたはスズでで
きている。
さらに別のｎチャネルの具体例では、層２は砒化インジ
ウム、素子５はセレンまたはテルルでドープされたテル
ル化亜鉛、層６は砒化インジウム、ｌＪｊ域３．４はセ
レンまたはテルルでドーグされ、接点７．８．９は金で
できている。
上記の全ての具体例は、それらの素子５が未ドーグのと
ぎ電圧閾値か通常はＯＶに近い。しかし、Ｐ型またはｎ
型ドーパントを各素子５中に導入して、電圧閾値をより
グラスまたはよりマイナスに調節することができる。
第２図ないし第４図は未ドープのバリア素子およびドー
グされたバリア素子をもつｎチャネル装置に対する伝導
帯エツジ（Ｅｃ）を示したものであるが、価電子忙エツ
ジ（Ｅｖ）は、フェルミ準位（Ｅｆ）　　の下にある伝
導帯エツジ（Ｅｃ）の鏡像であり、ｎ導電型とＰ導電型
をそれぞれＰ４電型とｎ導電型に換えるべきことを除き
、類似の特性を有している。Ｐチャネルについても、ｎ
チャネル装置＝と同じ（、バリア高さφＢ１とφＢ２は
等しい。
８１図の装置１は、以下のステップを用いて製造するこ
とができるが、そのジ（は半導体製造技術の専門家には
周知のものである。
１０２．５．６（ｒｉ、分子ビーム・エピタキシー（Ｍ
ＢＦ２）によって成長させることができる。層２と６は
砒化ガリウムＧ　ａ　Ａ　ｓでできており、層５は砒化
ガリウムアルミニウムＡ　Ｉ　ＸＧａ１１　ＸＡｓ　（
りだしＸ＝０．３）でできている。層２．５．６を半絶
縁性砒化ガリウムその他の適当な基板上に成長させるこ
とができる。付着の間に上１則の砒化ガリウム層６は、
シリコンなどのｎ導電型ドーパントで高度に（＞２Ｘ１
０１ｓｃｍ弓）ドーグする。層６は、できるだけ高度に
ドープすべきであり、オーミック接点から曲るバンドが
ゲート６と素子５の間のへテロ接合に浸透しないような
厚さとする。
またオーム性接点をゲート乙に合金化する場合、ゲート
乙の厚さを合金化深度より太きくすべきである。
次のステップでは、周知のフォトリングラフイーエツチ
ング技術を用いて上側の砒化ガリウム層６の一部を選択
的にエッチし、マスクされた部分以外の砒化ガリウムを
除去する。Ｎ　Ｈ４０Ｉ（：　Ｈ２０２のような選択的
エッチで砒化ガリウムは選択的にエッチされる。
）（Ｆなど別の選択的エッチを用いて、砒化カリウムア
ルミニウムの層５を選択的にエッチする。
この２つのエツチング・ステップによって、セルファラ
イン半導体ゲート６とバリア素子５が後で第１図の装置
１のチャネル領域となる所の上に形成される。
ケート層６とバリア素子５をマスクとして使用し、例え
ばフォトレジストによる他の適当なマスキングを併用し
て、ソース領域ろとドレイン領域４をシリコンなどのｎ
導電型ドーパントでイオン注入する。ソース領域６とド
レイン領域４は、ドーピング・レベルが２１０１８０ｍ
−６である。
層は一般にゲート層６と）ｖ１２の間に過剰な電源が流
れるのを防止するのに充分な厚さで受は入れる限りの高
い相互コンダクタンスを維持するのに充分な薄さにすべ
きである。最小厚さは２００＾であるが、２００人〜５
００人の有利な範囲の厚さを使用することができる。
イオン注入の後に周知の化学蒸着技術によって露出表面
上に例えば二酸化シリコンの絶縁層を付着させる。ソー
ス、ゲート、ドレイン、周知のフオ）　ＩＪソグラフイ
・エツチング技術を用いて領域６．６．４　　に通じる
オーミック接点用の接点孔を形成する。
最終ステップでは、ソース、ドレイン、ケート領域ろ、
４．６　　上にこれらの６つの領域の各々と合金化オー
ム性接点を形成する、金−ダルマニウムなどの金属を付
着させて、オーム性接点を形成する。金線な付着させた
後、周知のフォトリングラフィ・マスキング・エツチン
グ技術によって接点を画ボし合金化する。第１図に示し
たものと類似の構造が得られる。
第１図の装置の閾値を調節することが望ましい場合、Ｍ
ＢＥによる付着中にマグネシウムまたはベリリウムおよ
びシリコンなどのＰ導電型またはｎ導電型ドーパントを
バリア素子５中に導入して素子５０層２とのへテロ接合
付近の部分は未ドープであり、素子５のゲート層６との
へテロ接合付近の部分は１０１８ｃｍ　”のレベルにド
ーグされるようにする。すなわち素子５の厚さが４００
人の場合、素子５の上ｆｉ４！ｌ　２　Ｄ　ＯＡだけを
ドープする。
得られる閾値電圧■＋は約±０．４Ｖである。
操作に当っては、未ドープの砒化ガリウムの層２、厚さ
５ｏｏＡの未ドープの砒化ガリウムアルミニウムの素子
５、高度にドープされたｎ導通型砒化ガリウムのＪＶＪ
７　’ｔｔ備えた装置１では、ドレイン電源電圧■ＤＤ
は≦１ボルト、ゲート上の制御電圧もやはり≦１ボルト
にする。
高いチャネル移動度を実現するため、第１図の装置をで
きれば７７°にで動作させるとよい。
【図面の簡単な説明】
第１図（は、オーミック接点をもつ子導体ゲートを利用
した２Ｎへテロ接合ｎチャネル電界効果トランジスター
の部分断面図である。この装置の閾値電圧は、通常ゼロ
に近く、低温（７７°Ｋ）で高いチャネル移動度をもつ
。 第２図は、バリア素子が未ドープの場合、第１の層とバ
リア素子の間に形成されたー＼テロ接合に隣接する第１
層の導電帯エツジ（Ｅｃ　）がフェルミ準位（Ｅｆ）に
近いことを示す、第１図の装置のバンド・エネルギー図
である。 第６図は、バリア素子をｎ導通型ドーパントでドープし
て、閾値電圧（ＶＴ）をより、マイナスにすることを除
いては、第２１図に示したものと同様のバンド・エネル
ギー図である。 第４図は、バリア素子をＰ導′覗型ドーパントでドープ
して、第１図の装置の閾値（ＶＴ）をよりプラスにする
ことを除いては、第２図に示したものと同様のバンド・
エネルギー図である。 １・・・・ヘテロ接合ＦＥＴ、２・・・・未ドープ砒化
ガリウム層、３・・・・ソース、４・・・・トイメン、
５・・・・バリア素子、６・・・・ゲート電極、７．８
．９・・・・接点。

Claims (1)

  1. 【特許請求の範囲】 間隔装置いて配置された同じ導電型のソース領域及びド
    レイン領域をもち、それらの間で、チャネル領域を画定
    する、単結晶半導体材料の第１の層と、 上記第１の層の上記チャネル領域上に配置されて、上記
    第１の層とへテロ接合を形成し、上記第１の層と該バリ
    ア素子の間のバンド・エネルギー差によって所与の高さ
    のバリアがもたらされる、上記半導体材料とは異なる単
    結晶半導体材料よりなるバリア素子と、 」二記へテロ接合に隣接する上記紀１０層の少くともバ
    ンド・エツジがフェルミ準位に近くになるように制御す
    るための、上記バリア素子に対するバリアｉ％さが上記
    所与のバリア高さとほぼ等しい、上記バリア素子上に配
    置された上記ソース領域と同じ電位をもつ手段とを含む
    ２重へテロ接合ＦＥＴ０
JP58127058A 1982-12-30 1983-07-14 ２重ヘテロ接合ｆｅｔ Granted JPS59124171A (ja)

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US454741 1982-12-30

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Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE3334167A1 (de) * 1983-09-21 1985-04-04 Siemens AG, 1000 Berlin und 8000 München Halbleiterdiode
JPS613465A (ja) * 1984-06-18 1986-01-09 Fujitsu Ltd 半導体装置及びその製造方法
FR2569056B1 (fr) * 1984-08-08 1989-03-10 Japan Res Dev Corp Transistor a induction statique du type a injection par effet tunnel et circuit integre comprenant un tel transistor
US4641161A (en) * 1984-09-28 1987-02-03 Texas Instruments Incorporated Heterojunction device
DE3477624D1 (en) * 1984-12-18 1989-05-11 Ibm Low temperature tunneling transistor
GB2172742B (en) * 1985-03-21 1988-08-24 Stc Plc Photoconductor
JPS61241968A (ja) * 1985-04-19 1986-10-28 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体記憶装置
US4616242A (en) * 1985-05-08 1986-10-07 International Business Machines Corporation Enhancement and depletion mode selection layer for field effect transistor
US4710478A (en) * 1985-05-20 1987-12-01 United States Of America As Represented By The Secretary Of The Navy Method for making germanium/gallium arsenide high mobility complementary logic transistors
US4689869A (en) * 1986-04-07 1987-09-01 International Business Machines Corporation Fabrication of insulated gate gallium arsenide FET with self-aligned source/drain and submicron channel length
US4860067A (en) * 1986-06-20 1989-08-22 International Business Machines Corporation Semiconductor heterostructure adapted for low temperature operation
JPS633467A (ja) * 1986-06-20 1988-01-08 インタ−ナショナル　ビジネス　マシ−ンズ　コ−ポレ−ション 半導体装置
EP0264932A1 (en) * 1986-10-24 1988-04-27 Sumitomo Electric Industries Limited Field effect transistor
US4962409A (en) * 1987-01-20 1990-10-09 International Business Machines Corporation Staggered bandgap gate field effect transistor
US4866491A (en) * 1987-02-06 1989-09-12 International Business Machines Corporation Heterojunction field effect transistor having gate threshold voltage capability
JPS63196079A (ja) * 1987-02-06 1988-08-15 インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン ヘテロ接合ｆｅｔ
US4965645A (en) * 1987-03-20 1990-10-23 International Business Machines Corp. Saturable charge FET
JPS6412581A (en) * 1987-07-02 1989-01-17 Ibm Semiconductor device structure
US4821082A (en) * 1987-10-30 1989-04-11 International Business Machines Corporation Heterojunction bipolar transistor with substantially aligned energy levels
US5245207A (en) * 1989-04-21 1993-09-14 Nobuo Mikoshiba Integrated circuit
FR2689683B1 (fr) * 1992-04-07 1994-05-20 Thomson Composants Microondes Dispositif semiconducteur a transistors complementaires.
US6121642A (en) * 1998-07-20 2000-09-19 International Business Machines Corporation Junction mott transition field effect transistor (JMTFET) and switch for logic and memory applications
US6518621B1 (en) * 1999-09-14 2003-02-11 General Semiconductor, Inc. Trench DMOS transistor having reduced punch-through
US20040188703A1 (en) * 2003-03-07 2004-09-30 Tongwei Cheng Switch
US7271457B2 (en) * 2005-03-04 2007-09-18 Bae Systems Information And Electronic Systems Integration Inc. Abrupt channel doping profile for fermi threshold field effect transistors
US7465976B2 (en) * 2005-05-13 2008-12-16 Intel Corporation Tunneling field effect transistor using angled implants for forming asymmetric source/drain regions
CN102576727B (zh) 2010-06-23 2016-01-27 康奈尔大学 门控iii-v半导体结构和方法
TWI696290B (zh) * 2014-11-26 2020-06-11 南韓商三星電子股份有限公司 半導體元件、電子元件及電子元件端子結構
CN110828564B (zh) * 2018-08-13 2022-04-08 香港科技大学 具有半导体性栅极的场效应晶体管

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5851574A (ja) * 1981-09-22 1983-03-26 Fujitsu Ltd 半導体装置
JPS58119671A (ja) * 1982-01-09 1983-07-16 Agency Of Ind Science & Technol 電界効果トランジスタ

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3673471A (en) * 1970-10-08 1972-06-27 Fairchild Camera Instr Co Doped semiconductor electrodes for mos type devices
US4151635A (en) * 1971-06-16 1979-05-01 Signetics Corporation Method for making a complementary silicon gate MOS structure
US4075652A (en) * 1974-04-17 1978-02-21 Matsushita Electronics Corporation Junction gate type gaas field-effect transistor and method of forming
CA1145482A (en) * 1979-12-28 1983-04-26 Takashi Mimura High electron mobility single heterojunction semiconductor device
FR2497603A1 (fr) * 1981-01-06 1982-07-09 Thomson Csf Transistor a faible temps de commutation, de type normalement bloquant

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5851574A (ja) * 1981-09-22 1983-03-26 Fujitsu Ltd 半導体装置
JPS58119671A (ja) * 1982-01-09 1983-07-16 Agency Of Ind Science & Technol 電界効果トランジスタ

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Publication number Publication date
US4583105A (en) 1986-04-15
JPH0371776B2 (ja) 1991-11-14
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EP0114962B1 (en) 1988-05-18
DE3376713D1 (en) 1988-06-23
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