JPS61241968A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS61241968A JPS61241968A JP61006640A JP664086A JPS61241968A JP S61241968 A JPS61241968 A JP S61241968A JP 61006640 A JP61006640 A JP 61006640A JP 664086 A JP664086 A JP 664086A JP S61241968 A JPS61241968 A JP S61241968A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
- H01L29/201—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds including two or more compounds, e.g. alloys
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-
- H—ELECTRICITY
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- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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-
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- H01L29/802—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with heterojunction gate, e.g. transistors with semiconductor layer acting as gate insulating layer, MIS-like transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
Ａ。産業上の利用分野
本発明は両方の符号の電荷を記憶する事が出来。
これによって後の装置の性能に影響を与える事の出来る
半導体装置に関する。この様な装置は電子的に変更可能
なメモリ・セルとして使用出来る。
半導体装置に関する。この様な装置は電子的に変更可能
なメモリ・セルとして使用出来る。
Ｂ、開示の概要
本発明の半導体メモリ装置はバンド・オフセット異質接
合電界効果トランジスタの導通状態の可逆的制御を与え
る。それは導通状態を発生するのにフェルミ準位を横切
って電位の井戸を位置付ける事が出来、非導通状態を与
えるのにフェルミ準位から離れる様に電位の井戸を位置
付ける事が出来、信号がなくなってもその位置を保持す
る非対称障壁制御電荷記憶能力を与える事によって達成
出来る。本発明の装置は多層ゲートを有するＧａＡｓチ
ャンネルＦＥＴであり、ゲートはＧ ａ Ａ ｓチャン
ネルに近い方から、ＧａＡＱＡｓのゲート層、Ｇ ａ
Ａ ｓの記憶層、該Ｇ ａ Ａ ｓの記憶層に向って勾
配をなすＧａＡＱＡｓの非対称障壁層及びＧａＡｓのオ
−ミツク適合層より成る。
合電界効果トランジスタの導通状態の可逆的制御を与え
る。それは導通状態を発生するのにフェルミ準位を横切
って電位の井戸を位置付ける事が出来、非導通状態を与
えるのにフェルミ準位から離れる様に電位の井戸を位置
付ける事が出来、信号がなくなってもその位置を保持す
る非対称障壁制御電荷記憶能力を与える事によって達成
出来る。本発明の装置は多層ゲートを有するＧａＡｓチ
ャンネルＦＥＴであり、ゲートはＧ ａ Ａ ｓチャン
ネルに近い方から、ＧａＡＱＡｓのゲート層、Ｇ ａ
Ａ ｓの記憶層、該Ｇ ａ Ａ ｓの記憶層に向って勾
配をなすＧａＡＱＡｓの非対称障壁層及びＧａＡｓのオ
−ミツク適合層より成る。
Ｃ０従来技術
一般に高電子移動度トランジスタ（ＨＥＭＴ）と呼ばれ
る種類の装置が開発されている。この装置はバンドがオ
フセットしている格子整合異質接合に電位の井戸が現わ
れて、その中に多数の電子を捕獲するものである。この
様な構造体で、電界効果トランジスタのチャンネルの導
通に異質接合を使用する時は、応答速度がかなり増大す
る。この様な構造体は又変調添加型構造体、電子気体型
構造体として知られている。この様な構造体は米国特許
第４１６３２３７号に示されている。ＦＥＴのゲートと
して一つの材料の異質接合を使用し、これに隣接する領
域をフェルミ準位に関して電位の井戸を移動させて特定
の閾値を設定する目的に使用する装置は１９８２年１２
月３０日出願の米国特許出願第４５４７４１号に開示さ
れている。
る種類の装置が開発されている。この装置はバンドがオ
フセットしている格子整合異質接合に電位の井戸が現わ
れて、その中に多数の電子を捕獲するものである。この
様な構造体で、電界効果トランジスタのチャンネルの導
通に異質接合を使用する時は、応答速度がかなり増大す
る。この様な構造体は又変調添加型構造体、電子気体型
構造体として知られている。この様な構造体は米国特許
第４１６３２３７号に示されている。ＦＥＴのゲートと
して一つの材料の異質接合を使用し、これに隣接する領
域をフェルミ準位に関して電位の井戸を移動させて特定
の閾値を設定する目的に使用する装置は１９８２年１２
月３０日出願の米国特許出願第４５４７４１号に開示さ
れている。
ケイ素ＦＥＴチャンネルに隣接する絶縁体の性質を変化
させる事を含む半導体の電子的に消去可能なメモリ構造
体は１９７９年９月刊ジャーナル・オブ・アプライド・
フイジクス（Ｊ、Ａｐｐｌ、Ｐｈｙｓ。）第５０ （９
）巻の第５８２６頁に開示されている。
させる事を含む半導体の電子的に消去可能なメモリ構造
体は１９７９年９月刊ジャーナル・オブ・アプライド・
フイジクス（Ｊ、Ａｐｐｌ、Ｐｈｙｓ。）第５０ （９
）巻の第５８２６頁に開示されている。
Ｄ０発明が解決しようとする問題点
本発明の目的はゲート信号を除去しても導通状態を保持
出来、非導通状態にする信号を除去しても非導通状態に
保持出来る、メモリ効果のあるＦＥＴ装置を与える事に
ある。
出来、非導通状態にする信号を除去しても非導通状態に
保持出来る、メモリ効果のあるＦＥＴ装置を与える事に
ある。
Ｅ１問題点を解決するための手段
本発明に従いフェルミ準位に関して電位の井戸を位置付
け、信号が存在しない時にはその位置を保持する様に動
作する電荷記憶及び除去能力を有し、導通状態もしくは
非導通状態にする事が出来るバンド・オフセット異質接
合ＦＥＴが与えられる。
け、信号が存在しない時にはその位置を保持する様に動
作する電荷記憶及び除去能力を有し、導通状態もしくは
非導通状態にする事が出来るバンド・オフセット異質接
合ＦＥＴが与えられる。
本発明の装置はバンド・オフセット異質接合ＦＥＴのゲ
ートと障壁を形成する半導体領域中に電荷を記憶し、第
２の障壁の非対称性を使用して、信号に応答して電荷を
導入及び除去する。
ートと障壁を形成する半導体領域中に電荷を記憶し、第
２の障壁の非対称性を使用して、信号に応答して電荷を
導入及び除去する。
説明を容易にするために、本発明は特定の半導体材料、
添加型及び濃度並びに物理的導電機構に関連して説明さ
れるが、上述の原理に従い種々の代換がなされ得る事は
明らかであろう。
添加型及び濃度並びに物理的導電機構に関連して説明さ
れるが、上述の原理に従い種々の代換がなされ得る事は
明らかであろう。
第１図を参照するに、本発明の構造はＧ ａ Ａ ｓの
様な狭いバンド・ギャップを有する第１の半導体の半導
体基板１を含む。この基板１はＧａＡＱＸ ｔ−
ｘ Ａｓの如き広いバンド・ギャップを有する第２の半導体
３と異質接合インターフェイス２を形成している。異質
接合インターフェイス２は電界効果トランジスタ（ＦＥ
Ｔ）型装置のチャンネル領域として働く電位の井戸を与
える。インターフェイス２のチャンネルは添加密度領域
のソース４及びドレイン５で終っている。各領域にはオ
ーミック電極６及び７が与えられている。電荷記憶領域
８が与えられ、領域８と障壁９を形成している。領域８
はＧａＡＱ Ａｓよりも狭いバンド・ギャツＸ
、Ｘ プを有するＧ ａ Ａ ｓより成り、異質接合障壁９を
与えている。
様な狭いバンド・ギャップを有する第１の半導体の半導
体基板１を含む。この基板１はＧａＡＱＸ ｔ−
ｘ Ａｓの如き広いバンド・ギャップを有する第２の半導体
３と異質接合インターフェイス２を形成している。異質
接合インターフェイス２は電界効果トランジスタ（ＦＥ
Ｔ）型装置のチャンネル領域として働く電位の井戸を与
える。インターフェイス２のチャンネルは添加密度領域
のソース４及びドレイン５で終っている。各領域にはオ
ーミック電極６及び７が与えられている。電荷記憶領域
８が与えられ、領域８と障壁９を形成している。領域８
はＧａＡＱ Ａｓよりも狭いバンド・ギャツＸ
、Ｘ プを有するＧ ａ Ａ ｓより成り、異質接合障壁９を
与えている。
電荷移動調節領域１０が与えられ、領域８と障壁１１を
形成している。電荷移動調節領域は一極性の信号が存在
する時は領域８に電荷を移動させ、反対極性の信号が存
在する時は電荷を領域８外に移動させ、信号状態が存在
しない領域８の電荷状態の変化を阻止する様に働く。領
域１０はＧ ａ Ａ ｓ領域８と異質接合障壁１１でエ
ピタキシャルをなすＧａＡｎ Ａｓより成り、広い
バンド・ギャッＸ 、Ｘ プのＧａＡｌｆＡｓの障壁１１に隣接する領域１０の部
分１２のバンド・ギャップは漸進的に狭くなって障壁１
１でＧａＡｓのバンド・ギャップに等しくなっている。
形成している。電荷移動調節領域は一極性の信号が存在
する時は領域８に電荷を移動させ、反対極性の信号が存
在する時は電荷を領域８外に移動させ、信号状態が存在
しない領域８の電荷状態の変化を阻止する様に働く。領
域１０はＧ ａ Ａ ｓ領域８と異質接合障壁１１でエ
ピタキシャルをなすＧａＡｎ Ａｓより成り、広い
バンド・ギャッＸ 、Ｘ プのＧａＡｌｆＡｓの障壁１１に隣接する領域１０の部
分１２のバンド・ギャップは漸進的に狭くなって障壁１
１でＧａＡｓのバンド・ギャップに等しくなっている。
信号導入の目的のためのオーミック・コンタクト１５が
Ｇ ａ Ａ ｓの様な小さなバンド・ギャップの添加領
域１３に与えられている。領域１３は異質接合障壁１４
で領域１０とエピタキシャルをなし、オーミック・コン
タクト１５の金属部材が表面１６に与えられている。
Ｇ ａ Ａ ｓの様な小さなバンド・ギャップの添加領
域１３に与えられている。領域１３は異質接合障壁１４
で領域１０とエピタキシャルをなし、オーミック・コン
タクト１５の金属部材が表面１６に与えられている。
第１図の構造体は結晶の完全性１組成及び添加の制御が
可能な多くの従来の標準の技法を使用して製造出来る。
可能な多くの従来の標準の技法を使用して製造出来る。
低温度動作及び急激な変化が可能なための好ましい技術
は分子ビーム・エピタキシィ技術である。第１図の構造
体は基板１、領域８及び領域１３がｎ型Ｇ ａ Ａ ｓ
で、領域３及び１０゛がＧａＡＪ２ Ａｓで形成さ
れる。領域１０の部分ＩＸ １−ス ２のＡΩのモル比は徐々に変っている。基板１は図示さ
れていないより大きな支持部材上の緩衝層でよい事は明
らかである。
は分子ビーム・エピタキシィ技術である。第１図の構造
体は基板１、領域８及び領域１３がｎ型Ｇ ａ Ａ ｓ
で、領域３及び１０゛がＧａＡＪ２ Ａｓで形成さ
れる。領域１０の部分ＩＸ １−ス ２のＡΩのモル比は徐々に変っている。基板１は図示さ
れていないより大きな支持部材上の緩衝層でよい事は明
らかである。
分子ビーム・エピタキシィ技術が基板１のインターフェ
イス２上に相継ぐ層を与える。第２図及び第３図を参照
するに、インターフェイス２上に成長したＧａＡＱ
Ａｓ領域３のＡＱのモル比はＸ 、Ｘ 第２図に示した様に十分高く、Ｘは約０．５である。次
の層のＧａＡｓの領域８にはＡｌは導入されていないが
（第２図）、ｎ添加物（不純物）が導入されている（第
３図）６次の層は領域１０であるが、第２図及び第３図
から明らかな様に、ｎ添加物は含まれず、ＡＱのモル比
は部分１２中でインターフェイス１１の０即ち純粋なＧ
ａ Ａ ｓから徐々に増大して、約ｘ＝０．５に達し
、インターフェイス１１の隣接する部分１２のＧａＡＱ
Ａｔａのバンド・ギャップに勾配を与えている。インタ
ーフェイス１４迄の領域１０の残りの部分はＸを一定に
して成長させる。最後の層はインターフェイス１４上に
成長したＧ ａ Ａ ｓである。第２図及び第３図を参
照するに、ＡＱのモル比は０で、ｎ型添加物が存在する
。金属１５は真空蒸着によって形成される。
イス２上に相継ぐ層を与える。第２図及び第３図を参照
するに、インターフェイス２上に成長したＧａＡＱ
Ａｓ領域３のＡＱのモル比はＸ 、Ｘ 第２図に示した様に十分高く、Ｘは約０．５である。次
の層のＧａＡｓの領域８にはＡｌは導入されていないが
（第２図）、ｎ添加物（不純物）が導入されている（第
３図）６次の層は領域１０であるが、第２図及び第３図
から明らかな様に、ｎ添加物は含まれず、ＡＱのモル比
は部分１２中でインターフェイス１１の０即ち純粋なＧ
ａ Ａ ｓから徐々に増大して、約ｘ＝０．５に達し
、インターフェイス１１の隣接する部分１２のＧａＡＱ
Ａｔａのバンド・ギャップに勾配を与えている。インタ
ーフェイス１４迄の領域１０の残りの部分はＸを一定に
して成長させる。最後の層はインターフェイス１４上に
成長したＧ ａ Ａ ｓである。第２図及び第３図を参
照するに、ＡＱのモル比は０で、ｎ型添加物が存在する
。金属１５は真空蒸着によって形成される。
第４図乃至第８図に示されたエネルギ・バンドの図を参
照して動作を説明する。第４図は装置の静止状態を示し
ている。第５１！ｌ及び第６図は本発明る様に位置付け
る信号に応答して電荷を記憶する能力を与える様子を示
している。第７図及び第８図は電荷を除去して電位の井
戸がフェルミ準位を横切らなくなり信号がなくなった時
にこの状態が保存される様子を示す。
照して動作を説明する。第４図は装置の静止状態を示し
ている。第５１！ｌ及び第６図は本発明る様に位置付け
る信号に応答して電荷を記憶する能力を与える様子を示
している。第７図及び第８図は電荷を除去して電位の井
戸がフェルミ準位を横切らなくなり信号がなくなった時
にこの状態が保存される様子を示す。
第４図を参照するに、静止状態における第１図の構造体
のエネルギ・バンドの図が示されている。
のエネルギ・バンドの図が示されている。
図で導電帯Ｅ は領域１３及び８ではフェルミ準位の近
くに、領域１０及び３ではフェルミ準位の上に存在する
。インターフェイス２の位置の電位の井戸のオフセット
はフェルミ準位の上に存在するので装置は導通しない。
くに、領域１０及び３ではフェルミ準位の上に存在する
。インターフェイス２の位置の電位の井戸のオフセット
はフェルミ準位の上に存在するので装置は導通しない。
第５図はターン・オン信号を印加した場合を示している
。この状態で電荷が領域８に蓄えられ（記憶）、これに
よってインターフェイス２の電位の井戸がフェルミ準位
を横切る様になり、導通状態が確立する。
。この状態で電荷が領域８に蓄えられ（記憶）、これに
よってインターフェイス２の電位の井戸がフェルミ準位
を横切る様になり、導通状態が確立する。
第６図を参照するに、信号を除去しても、導電帯がフェ
ルミ準位の下ある領域８の電荷はもれる事が出来ない。
ルミ準位の下ある領域８の電荷はもれる事が出来ない。
それは領域１０の部分１２中に存在する広いバンド・ギ
ャップに向う漸進的なシフトによる。従って信号を除去
しても電位の井戸はフェルミ準位にまたがった状態に保
持され、従って一度オンにセットされると、装置はそれ
以上信号が続かなくても導通し続ける。
ャップに向う漸進的なシフトによる。従って信号を除去
しても電位の井戸はフェルミ準位にまたがった状態に保
持され、従って一度オンにセットされると、装置はそれ
以上信号が続かなくても導通し続ける。
第７図及び第８図のバンド・エネルギ図は領域８上の電
荷を除いて非導通状態にするための条件を示す。
荷を除いて非導通状態にするための条件を示す。
第７図は、オフ信号を印加した場合のバンド・エネルギ
の相対位置を示している。オフ信号は電荷を領域８から
インターフェイス２に向って移動させた信号と反対極性
のものである。領域１０の部分１２の勾配によって電荷
は領域１．０から移動しやすくなる。領域１０の非対称
障壁はトンネリング構造によっても達成出来る。
の相対位置を示している。オフ信号は電荷を領域８から
インターフェイス２に向って移動させた信号と反対極性
のものである。領域１０の部分１２の勾配によって電荷
は領域１．０から移動しやすくなる。領域１０の非対称
障壁はトンネリング構造によっても達成出来る。
第８図の、ターン・オフ信号を除去した後のバンド・エ
ネルギ図は電位の井戸がフェルミ・レベルの上に保持さ
れ、導通しなくなった場合を示す。
ネルギ図は電位の井戸がフェルミ・レベルの上に保持さ
れ、導通しなくなった場合を示す。
本発明に従えば、基板１及びゲート・コンタクト１５間
に信号を印加する。層１０の非対称的な記憶機能によっ
て、電荷はチャンネルを介して加えられるよりもより容
易に領域８からゲート電極を介して除去する事が出来る
。この結果、層８中の準フェルミ準位は基板層１のフェ
ルミ準位よりも上部層８の準フェルミ準位に近くなる。
に信号を印加する。層１０の非対称的な記憶機能によっ
て、電荷はチャンネルを介して加えられるよりもより容
易に領域８からゲート電極を介して除去する事が出来る
。この結果、層８中の準フェルミ準位は基板層１のフェ
ルミ準位よりも上部層８の準フェルミ準位に近くなる。
本発明の構造体はフェルミ準位に関して導電バンドを移
動する電荷を与え、一つの状態では電位の井戸はフェル
ミ準位を横切る様になり、この時点で導通が生じ、もし
くは電位の井戸がフェルミ準位を横切らなくなって導通
が生じなくなくなる。
動する電荷を与え、一つの状態では電位の井戸はフェル
ミ準位を横切る様になり、この時点で導通が生じ、もし
くは電位の井戸がフェルミ準位を横切らなくなって導通
が生じなくなくなる。
第１図の構造体は基板に半絶縁性のＧ ａ Ａ ｓを使
用し、領域４及び５にケイ素を約１０１＠原子／ｃｃを
添加して構成される。オーミック・コンタントロ及び７
は標準のＡ ｕ Ｇ ｅをベースとする合金である。
用し、領域４及び５にケイ素を約１０１＠原子／ｃｃを
添加して構成される。オーミック・コンタントロ及び７
は標準のＡ ｕ Ｇ ｅをベースとする合金である。
ＧａＡｆｉＡｓ領域３は非添加領域であり、アルミニウ
ムのモル比は０．５であり、Ｇａ＋）ＢＡ ＬｅｇＡｓ
で表わされる。領域８はＧ ａ Ａ ｓより構成され、
領域１３の場合と同様に約１０”ｆｆ子／ｃｃの濃度で
あり、インターフェイス１１に隣接する部分のＡＱのモ
ル比はインターフェイス１１の０（即ちＧ ａ Ａ ｓ
）から部分１２の終りのＧ ａ６−＄ Ａ Ｑ ６−
ＨＡｓに迄漸進的に増大する。
ムのモル比は０．５であり、Ｇａ＋）ＢＡ ＬｅｇＡｓ
で表わされる。領域８はＧ ａ Ａ ｓより構成され、
領域１３の場合と同様に約１０”ｆｆ子／ｃｃの濃度で
あり、インターフェイス１１に隣接する部分のＡＱのモ
ル比はインターフェイス１１の０（即ちＧ ａ Ａ ｓ
）から部分１２の終りのＧ ａ６−＄ Ａ Ｑ ６−
ＨＡｓに迄漸進的に増大する。
第１図の装置の個々の領域３，８．１２及び１３は各５
００オングストロームの厚さでＧａＡｓ基板１上にエピ
タキシャルに成長される。ゲート構造は反応性イオン・
エツチングもしくは化学エツチングによってソース４及
びドレイン５並びにコンタクト６及び７が形成出来る様
に画定される。
００オングストロームの厚さでＧａＡｓ基板１上にエピ
タキシャルに成長される。ゲート構造は反応性イオン・
エツチングもしくは化学エツチングによってソース４及
びドレイン５並びにコンタクト６及び７が形成出来る様
に画定される。
Ｇ ａ Ａ ｓ及びＧａＡＱＡｓによるエツチングへの
応答の差を使用して、インターフェイス２が露出される
。
応答の差を使用して、インターフェイス２が露出される
。
第１図の構造体はｌ乃至２ボルトの範囲のオン及びオフ
信号に応答する。
信号に応答する。
以上導通状態にするために電位の井戸をフェルミ準位を
横切・る様に位置付け、非導通状態するために電位の井
戸をフェルミ準位から離れさせ、信号を除去しても電位
の井戸のフェルミ準位に相対的な位置が保持出来る非対
称の障壁制御による電荷の記憶能力を有するバンド・オ
フセット異質接合ＦＥＴ中の導通の可逆的制御を与える
半導体メモリ装置が説明された。
横切・る様に位置付け、非導通状態するために電位の井
戸をフェルミ準位から離れさせ、信号を除去しても電位
の井戸のフェルミ準位に相対的な位置が保持出来る非対
称の障壁制御による電荷の記憶能力を有するバンド・オ
フセット異質接合ＦＥＴ中の導通の可逆的制御を与える
半導体メモリ装置が説明された。
Ｇ０発明の効果
本発明に従いゲート信号を除去しても導通状態を保持出
来る電界効果トランジスタが与えられる。
来る電界効果トランジスタが与えられる。
第１図は本発明の構造体を示した図である。第の特定領
域のＡＱのモル比を示したグラフである。 第３図は本発明の装置のＧａＡｓ及びＧａ ＡｆｉＬ
−Ｘ Ｘ Ａｓの特定領域のｎ型不純物の濃度を示したグラフであ
る。第４図は第１図の構造体に関連する静止状態の夫々
のエネルギ準位を示したバンド・エネルギの図である。 第５図は第１図の構造体に関連する、装置をオンにし、
導通状態にする電荷を記憶しつつある時の、夫々のエネ
ルギ準位を示したバンド・エネルギ図である。第６図は
第１図の構造体に関連する。装置をオンにして導通状態
にした電荷記憶信号を除去した後の夫々のエネルギ準位
を示したバンド・エネルギ図である。第７図はオフ即ち
非導通状態にする電荷を除去中の夫々のエネルギ準位を
示したバンド・エネルギ図である。第８図は電荷を除去
し非導通即ちオフ状態を生じた信号を除去した後の第１
図の装置に関連するバンド・エネルギ図である。 １・・・・半導体基板、２・・・・異質接合インターフ
ェイス、３・・・・第２の半導体、４・・・・ソース、
５・・・・ドレイン、６，７・・・・オーミック電極、
８・・・・電荷記憶領域、９・・・・障壁、１０・・・
・電荷移動調節領域、１１・・・・異質接合障壁、１２
・・・・領域１０のバンド・ギャップの勾配部分、１３
・・・・ＧａＡｓ層、１４・・・・異質接合障壁、１５
・・・・金属コンタクト。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
域のＡＱのモル比を示したグラフである。 第３図は本発明の装置のＧａＡｓ及びＧａ ＡｆｉＬ
−Ｘ Ｘ Ａｓの特定領域のｎ型不純物の濃度を示したグラフであ
る。第４図は第１図の構造体に関連する静止状態の夫々
のエネルギ準位を示したバンド・エネルギの図である。 第５図は第１図の構造体に関連する、装置をオンにし、
導通状態にする電荷を記憶しつつある時の、夫々のエネ
ルギ準位を示したバンド・エネルギ図である。第６図は
第１図の構造体に関連する。装置をオンにして導通状態
にした電荷記憶信号を除去した後の夫々のエネルギ準位
を示したバンド・エネルギ図である。第７図はオフ即ち
非導通状態にする電荷を除去中の夫々のエネルギ準位を
示したバンド・エネルギ図である。第８図は電荷を除去
し非導通即ちオフ状態を生じた信号を除去した後の第１
図の装置に関連するバンド・エネルギ図である。 １・・・・半導体基板、２・・・・異質接合インターフ
ェイス、３・・・・第２の半導体、４・・・・ソース、
５・・・・ドレイン、６，７・・・・オーミック電極、
８・・・・電荷記憶領域、９・・・・障壁、１０・・・
・電荷移動調節領域、１１・・・・異質接合障壁、１２
・・・・領域１０のバンド・ギャップの勾配部分、１３
・・・・ＧａＡｓ層、１４・・・・異質接合障壁、１５
・・・・金属コンタクト。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 山 本 仁 朗（外１名）
Claims (1)
- 【特許請求の範囲】 （１）第１のバンド・ギャップを有する第１の半導体材
料からなる電界効果トランジスタと、（２）上記第１の
バンド・ギャップと異なるバンド・ギャップを有し、上
記第１の半導体材料と一面がバンド・オフセット異質接
合を形成し、上記電界効果トランジスタのソース及びド
レイン電極と隣接する第２の半導体材料からなるゲート
層と、 （３）上記ゲート層の反対面とエピタキシャルをなし、
異質接合障壁を形成する第１の面を有する第３の半導体
材料の電荷記憶層と、 （４）上記電荷記憶層の第２の反対面と接していて、電
荷を導入し、非対称的に電荷を除去出来る非対称障壁手
段とより成る、 半導体記憶装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US72528985A | 1985-04-19 | 1985-04-19 | |
| US725289 | 1985-04-19 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241968A true JPS61241968A (ja) | 1986-10-28 |
Family
ID=24913932
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61006640A Pending JPS61241968A (ja) | 1985-04-19 | 1986-01-17 | 半導体記憶装置 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0202755A1 (ja) |
| JP (1) | JPS61241968A (ja) |
| CA (1) | CA1238719A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4905063A (en) * | 1988-06-21 | 1990-02-27 | American Telephone And Telegraph Company, At&T Bell Laboratories | Floating gate memories |
| DE69123782T2 (de) * | 1990-05-22 | 1997-07-10 | Nippon Electric Co | Programmierbare nichtflüchtige Hochgeschwindigkeitsnurlesespeicheranordnung, die mittels selektiver Dotierungstechnik hergestellt wird |
| US5147817A (en) * | 1990-11-16 | 1992-09-15 | Texas Instruments Incorporated | Method for forming programmable resistive element |
| JP2964637B2 (ja) * | 1990-11-30 | 1999-10-18 | 日本電気株式会社 | 電界効果トランジスタ |
| US6169308B1 (en) | 1996-11-15 | 2001-01-02 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| US6060723A (en) | 1997-07-18 | 2000-05-09 | Hitachi, Ltd. | Controllable conduction device |
| US6642574B2 (en) | 1997-10-07 | 2003-11-04 | Hitachi, Ltd. | Semiconductor memory device and manufacturing method thereof |
| ATE236454T1 (de) * | 1997-09-05 | 2003-04-15 | Hitachi Europ Ltd | Bauelement mit gesteuerter leitung |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4583105A (en) * | 1982-12-30 | 1986-04-15 | International Business Machines Corporation | Double heterojunction FET with ohmic semiconductor gate and controllable low threshold voltage |
-
1986
- 1986-01-17 JP JP61006640A patent/JPS61241968A/ja active Pending
- 1986-03-03 CA CA000503081A patent/CA1238719A/en not_active Expired
- 1986-04-11 EP EP86302730A patent/EP0202755A1/en not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| CA1238719A (en) | 1988-06-28 |
| EP0202755A1 (en) | 1986-11-26 |
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