TWI855001B - 包含垂直閘極模組的橫向第三族氮化物元件 - Google Patents
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Abstract
一種橫向III-N元件具有一垂直閘極模組，其具有在一N極或一第III族極定向上定向之III-N材料。III-N材料結構具有III-N緩衝層、III-N障壁層及III-N通道層。該III-N障壁層與該III-N通道層之間的組成差異使在該III-N通道層中誘發2DEG通道。p型III-N主體層安置於一源極側接取區域中之該III-N通道層上，但不在汲極側接取區域上。n型III-N封蓋層在該p型III-N主體層上。接觸該n型III-N封蓋層之源電極電連接至該p型III-N主體層，且當在低於臨限電壓之電壓下相對於該源電極對該閘電極加偏壓時，該源電極與該2DEG通道電隔離。
Description
揭露之技術係關於半導體元件，詳言之，第三族氮化物電晶體及開關。
當前，典型功率半導體元件(包含諸如電晶體、二極體、功率MOSFET及絕緣閘極雙極電晶體(insulated gate bipolar transistor；IGBT)之元件)係用矽(Si)半導體材料製造。最近，寬帶隙材料(SiC、III-N、III-O、金剛石)已歸因於其優越的性質而被考慮用於功率元件。第三族氮化物或III-N半導體元件(諸如，氮化鎵(GaN)元件)正浮現為載運大電流、支援高電壓且提供極低導通電阻及快速開關時間的有吸引力之候選者。雖然高電壓III-N二極體、電晶體及開關正開始商業化，但需要進一步的改良以便改良此等元件之效能、效率、可靠性及成本。術語元件將一般用於任一電晶體或開關或二極體(當不需要對其區分時)。
第III族極橫向III-N元件100A及N極橫向III-N元件100B之橫截面圖分別圖示於第1A圖及第1B圖中。元件100A及100B各包含一源極接點21、一汲極接點22、一閘極接點23及接取區域82及83。如本文中使
用，元件之「接取區域」指分別在第1A圖及第1B圖中的元件之源極與閘極接點之間及閘極與汲極接點之間的兩個區域，亦即，區域82及83。區域82，在閘極之源極側上的接取區域，典型地被稱作源極側接取區域，且區域83，在閘極之汲極側上的接取區域，典型地被稱作汲極側接取區域。如本文中所使用，元件之「閘極區域」指電晶體之在第1A圖及第1B圖中的兩個接取區域82與83之間的部分。元件之閘極模組指元件的在元件之閘極區域中或鄰近處的層及材料之部分，且在該部分中，經由施加閘極電壓來調變電場，以便調變元件之閘極區域中的通道傳導率。元件通道指當在開狀態下對元件加偏壓時充當源極接點與汲極接點之間的元件之電流路徑之傳導性區域。源極接點21及汲極接點22電連接至橫向二維電子氣體(two-dimensional electron gas；2DEG)通道19(由第1A圖中之虛線指示)，該2DEG通道係在III-N通道層16中鄰近III-N障壁層14與III-N通道層16之間的介面誘發，且充當元件通道。第1A圖及第1B圖之元件之閘極區域81中的元件通道係在自閘極接點23下方的2DEG通道之部分之橫向方向上形成。
典型的III-N高電子遷移率電晶體(high electron mobility transistor；HEMT)及有關元件形成於在第III族極(例如，Ga極)定向(諸如，[0 0 0 1](C平面)定向，如在第1A圖中展示)上生長之第三族氮化物材料上。亦即，HEMT之源極、閘極及汲極
接點形成於III-N材料層之第III族面(例如，[0 0 0 1]面)上，該面典型地在III-N材料層之與其上形成III-N層之基板相對的側上。替代地，III-N HEMT可形成於在N極(亦即，N面)定向(諸如，[0 0 0 -1]定向，如在第1B圖中展示)上生長之第三族氮化物材料上。在此情況中，HEMT之源極、閘極及汲極接點形成於III-N材料層之N面(例如，[0 0 0 -1]面)上。N極III-N材料具有方向與第III族極III-N材料相反之極化場，因此可實現不能使用第III族極結構製造的III-N元件之實施。當與第III族極元件比較時，N極III-N元件可在一些情況中展現優越的特性，包含低靜態及動態導電電阻，伴有更高電流密度、更高功率密度及更高可靠性。
此外，III-N HEMT典型地為耗盡模式(D模式)元件，此意謂其常開，亦即，當將相對於源極之零電壓施加至閘極及將相對於源極之正電壓施加至汲極時，其傳導電流。然而，在功率電子元件中，更需要具有常關元件，叫作增強模式(E模式)元件，其在零閘極電壓下不傳導實質電流，且需要施加至閘極的相對於源極之充分正電壓，以便接通。在功率電子元件中，藉由防止在電路故障之情況中的元件之意外接通，E模式元件之使用可幫助增加安全性，及減小元件、其他電路組件或全部功率系統損壞之可能性。然而，仍然需要E模式元件之電效能之改良，以進一步增加市場適應性。
本文中所描述為具有一垂直閘極模組之橫向III-N(例如，GaN)元件，針對該等元件，在一N極或一第III族極定向上定向III-N材料。該等元件結構可經配置以具有穩定的臨限電壓、低洩漏電流及高擊穿電壓，同時維持閘極與汲極之間的小分隔，從而確保低導通電阻。本說明書中描述的標的之一或多個實施例之細節在隨附圖式及以下描述中闡述。標的之其他特徵、態樣及優勢將自描述、圖式及申請專利範圍變得顯而易見。
在一第一態樣中，描述一種III-N元件。該III-N元件包括在一基板上之一III-N材料結構。該III-N材料結構包括一III-N緩衝層、一III-N障壁層及一III-N通道層，其中該III-N障壁層與該III-N通道層之間的一組成差異使於該III-N通道層中誘發一2DEG通道。該III-N元件進一步包括在該元件之一源極側接取區域中的該III-N通道層上但不在該元件之一汲極側接取區域中的該III-N通道層上之一p型III-N主體層，及在該p型III-N主體層上之n型III-N封蓋層。該III-N元件進一步包括一源電極、一閘電極及一汲電極。該源電極接觸該n型III-N封蓋層且電連接至該p型III-N主體層，且該汲電極接觸該III-N通道層，其中當在低於該元件之一臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，該源電極與該2DEG通道電隔離。
在一第二態樣中，描述一種III-N電晶體。該電晶體包括一III-N材料結構，及連接至該III-N材料結構中之一橫向2DEG通道的一汲電極。該III-N電晶體進一步包括由一電流阻擋層與該橫向2DEG通道分開之一源電極。該III-N電晶體進一步包括一閘電極，其經配置以調變在該源電極與該橫向2DEG通道之間的一傾斜或垂直通道中流動之電流，其中該電晶體之一臨限電壓大於0V。
在一第三態樣中，描述一種電子元件。該電子元件包括一N極III-N材料結構。該III-N材料結構包括一III-N通道層、一p型GaN主體層及一n型GaN封蓋層。該元件進一步包括在一源極接點與一汲極接點之間的一閘極接點，其中該p型GaN主體層在該源極接點與該III-N通道層之間，且該汲極接點直接接觸該III-N通道層。該元件進一步包括在該閘極接點與該p型GaN主體層之一側壁之間的一III-N層結構，其中該III-N層結構在該源極接點與該閘極接點之間的一第一區域中接觸該n型GaN封蓋層，且在該閘極接點與該汲極接點之間的一第二區域中接觸該III-N通道層。
在一第四態樣中，描述一種電子元件。該元件進一步包括一N極III-N材料結構，其包括在具有一第二摻雜密度之一第一p型GaN層上的具有一第一摻雜密度之一第一n型GaN層。該元件進一步包括至少部分在該n型GaN層上之一電極，其中該電極經由一隧道接面電連
接至該p型層。該隧道接面在該p型GaN層與該n型GaN層之間的一介面中包括一AlyGa1-yN層，其中0<y
1。
在一第五態樣中，描述一種操作一III-N元件之方法。該方法包括在大於一臨限電壓之一電壓下相對於一源極接點對一閘極接點加偏壓，其中一反轉通道形成於一閘極絕緣體層與一p型III-N層之間的一垂直介面處，由此將該源極接點電連接至一橫向2DEG通道。該方法進一步包括在相對於該源極接點之一正電壓下對一汲極接點加偏壓，其中電子自該源極接點流過該反轉通道至該橫向2DEG通道，且一連續元件通道形成於該源極接點與該汲極接點之間。
在一第六態樣中，描述一種電子元件。該元件包括一基板及在該基板上之一III-N材料結構。該元件進一步包括一閘電極及一閘極絕緣層，其中該閘極絕緣層在該III-N材料結構與該閘電極之間。該元件進一步包括一源電極及一汲電極，該源電極包括接觸該III-N材料結構之一部分。該源電極及該汲電極在該III-N材料結構之與該基板相對的一側上，其中該源電極之與該III-N材料結構接觸的該部分形成於該閘電極與該汲電極之間。
在一第七態樣中，描述一種電子元件。該元件包括在一基板上之一III-N材料結構。該III-N材料結構包括在一III-N緩衝層上之一III-N通道層。該III-N材料結構進一步包括在該III-N通道層上之一III-N障壁
層，其中該III-N障壁層與該III-N通道層之間的一組成差異使於該III-N通道層中誘發一橫向2DEG通道。該元件進一步包括在與該基板相對之一側上的該III-N材料結構上之一源極接點、一閘極接點及一汲極接點。該元件進一步包括在一源極側接取區域中之該III-N障壁層上但不在一汲極側接取區域中之該III-N通道層上的一p型III-N主體層，及在該p型III-N主體層上之一n型III-N封蓋層。該源極接點正接觸該n型III-N封蓋層且電連接至該p型III-N主體層，其中當該元件在低於一臨限電壓下加偏壓時，該汲極電連接至該2DEG通道且該源極與該2DEG通道電隔離。
在一第八態樣中，描述一種電子元件。該電子元件包括在一基板上之一III-N材料結構。該III-N材料結構包括一III-N緩衝層，及在一源極側接取區域中之該III-N緩衝層上但不在一汲極側接取區域中之該緩衝層上的一p型層。該元件進一步包括在與該基板相對之一側上的該III-N緩衝層上之一源極接點、一閘極接點及一汲極接點。該元件進一步包括形成於在該源極接點與該汲極接點之間延伸的該III-N材料結構上之一III-N通道層及一III-N障壁層，其中該III-N障壁層與該III-N通道層之間的一組成差異使在該III-N通道層中誘發一2DEG通道，該源極接點連接至該p型層，且該p型層之一側壁角度在該閘極接點下方之一區域中形成該III-N通道層之一半極晶體定向。
在一第九態樣中，描述一種N極III-N元件。該III-N元件包括在一基板上之一III-N材料結構。該III-N材料結構包括在一III-N緩衝層上之一III-N障壁層及在該III-N障壁層上之一III-N通道層，其中該III-N障壁層與該III-N通道層之間的一組成差異使於該III-N通道層中誘發一橫向2DEG通道。該元件進一步包括在一源極側接取區域中之該III-N通道層上的一p型III-N主體層，該p型III-N主體層具有相對於該III-N通道層之一頂表面成一非零角度的一側壁。該元件進一步包括在該p型III-N主體層上之一n型III-N封蓋層。一源極接點接觸該n型III-N封蓋層。一汲極接點接觸該III-N通道層。一閘極絕緣體層接觸一閘極接點，且該閘極絕緣體層以該非零角度在該p型III-N主體層之該側壁中接觸。
本文中描述的電子元件及電晶體中之每一者可包含下列特徵中之一或多者。該元件可為N極元件，其中該III-N障壁層在該III-N通道層與該III-N緩衝層之間。該元件可包括一閘極絕緣體層，其中該閘極絕緣體形成於該p型層之一垂直或傾斜側壁上。該元件可經配置使得當在大於該元件之一臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，一反轉通道鄰近該閘極絕緣體層形成於該p型III-N主體層或該III-N層結構中。該元件可包括在該閘極絕緣體層與該III-N主體層之間的一III-N層結構，其中該III-N層結構接觸該源極側接取區
域中之該III-N封蓋層且接觸該汲極側接取區域中之該III-N通道層。該III-N主體層與該III-N材料結構之該垂直或傾斜側壁之間的角度在20°至80°之間。該元件可包括在該源電極與該p型III-N主體層之間的一隧道接面，其中該隧道接面進一步包括在一第一n型GaN層與一AlyGa1-yN層之間的一第二n型GaN層及在一第一p型GaN層與一AlyGa1-yN層之間的一第二p型GaN層，其中該第二n型GaN層及該第二p型GaN層具有大於一第一及第二摻雜密度之一摻雜密度。
如本文中使用，術語第三族氮化物或III-N材料、層、元件等指由根據化學計量式BwAlxInyGazN之一化合物半導體材料組成之一材料或元件，其中w+x+y+z為約1，其中0
w
1、0
x
1、0
y
1且0
z
1。可藉由直接在一合適基板上生長(例如，藉由金屬有機化學氣相沉積)，或在一合適基板上生長、與原始基板拆開且結合至其他基板來形成或製備III-N材料、層或元件。
如本文中使用，如果兩個或更多個接點或諸如傳導性通道或組件之其他物品由充分傳導之一材料連接以確保在該等接點或其他物品中之每一者處的電位意欲為在任何偏壓條件下始終相同(例如，約相同)，則其被稱為「電連接」。
如本文中使用，「阻擋電壓」指電晶體、元件或組件防止大量電流(諸如，大於0.001乘正常傳導期間
之操作電流的電流)在跨該電晶體、元件或組件施加一電壓時流過該電晶體、元件或組件之能力。換言之，當一電晶體、元件或組件正阻擋跨其施加之一電壓時，穿過該電晶體、元件或組件之總電流將不大於0.001乘正常傳導期間之操作電流。具有大於此值之斷開狀態電流之元件展現高損失及低效率，且典型地不適合於許多應用，尤其電力開關應用。
如本文中使用，「高電壓元件」，例如，高電壓開關電晶體、HEMT、雙向開關或四象限開關(four-quadrant switch；FQS)，為針對高電壓應用最佳化之電子元件。亦即，當元件關時，其能夠阻擋高電壓，諸如，約300V或更高、約600V或更高或約1200V或更高，且當元件開時，對於使用其之應用，其具有足夠低之導電電阻(RON)，例如，當大電流穿過該元件時，其經歷足夠低之傳導損失。高電壓元件可至少能夠阻擋等於使用其之電路中的高電壓供應或最大電壓之一電壓。高電壓元件可能夠阻擋300V、600V、1200V、1700V、2500V、3300V或該應用需要之其他合適阻擋電壓。換言之，高電壓元件可阻擋在0V與至少Vmax之間的所有電壓，其中Vmax為可由電路或電源供應器供應之最大電壓，且Vmax可例如為300V、600V、1200V、1700V、2500V、3300V或該應用需要之其他合適阻擋電壓。對於雙向或四象限開關，阻擋之電壓可具有任一極性，當開關為關時，小於某一最大值(±Vmax，諸如，±300
V或±600V、±1200V等等)，且當該開關為開時，該電流可在任一方向上。
如本文中使用，「III-N元件」為基於或基本上包含III-N材料(包含III-N異質結構)之元件。該III-N元件可經設計成作為該元件之狀態由一閘極端子控制的一電晶體或開關操作，或作為一兩端子元件操作，該兩端子元件阻擋在一個方向上之電流且在另一方向上傳導，其無閘極端子。該III-N元件可為適合於高電壓應用之一高電壓元件。在此高電壓元件中，當該元件經加偏壓關時(例如，相對於源極的在閘極上之電壓小於元件臨限電壓)，在使用該元件之應用中，其至少能夠支援小於或等於高電壓之所有源極-汲極電壓，其例如可為100V、300V、600V、1200V、1700V、2500V或更高。當該高電壓元件經加偏壓開時(例如，相對於源極及相關聯之電力端子的在閘極上之電壓大於元件臨限電壓)，其能夠傳導具有低導通電壓(亦即，在源極與汲極端子之間或在相對之電力端子之間的低電壓)之大電流。最大容許通電電壓為可在使用該元件之應用中維持之最大接通狀態電壓。
如本文中使用，「III極」或「第III族極」III-N材料為第III族面(亦即，[0 0 0 1]面)與其上生長材料之基板相對的III-N材料。在「III極」或「第III族極」橫向III-N元件中，元件接點中之至少一些(例如，
源極及/或汲極接點)典型地形成於III-N材料之[0 0 0 1]面上(例如，在與[0 0 0 1]面相對之側上)。
如本文中使用，「N極」III-N材料為氮面(亦即，[0 0 0 -1]面)與其上生長材料之基板相對的III-N材料。在「N極」橫向III-N元件中，元件接點中之至少一些(例如，源極及/或汲極接點)典型地形成於III-N材料之[0 0 0 -1]面上(例如，在與[0 0 0 1]面相對之側上)。
如本文中使用，「再生長」III-N層結構或III-N材料結構指在前一材料沉積製程後執行之一額外材料沉積製程。在後續生長與再生長製程期間，該元件可自沉積工具卸載，且可中斷真空環境。因而，再生長III-N材料結構可需要自初始III-N材料結構插入單獨插入至III-N材料結構沉積設備內。舉例而言，可在移除一初始III-N材料結構之至少一部分後移除一再生長III-N層。該初始III-N材料結構之一部分之移除典型地發生於初級III-N材料結構沉積設備外之一環境中。
如本文中使用之術語「在……之上」、「在……之下」、「在……之間」及「在……上」指一層相對於另一層之相對位置。因而，舉例而言，沉積於另一層之上或之下的一個層可直接與另一層接觸，或可具有一或多個插入層。此外，沉積於兩個層之間的一個層可直接與兩個層接觸，或可具有一或多個插入層。相比之下，「在一第二層上」之一第一層與彼第二層接觸。另外，假定相對於一
基板執行操作，不考慮該基板之絕對定向，提供一個層相對於其他層之相對位置。
本說明書中描述的標的之一或多個揭露之實施之細節在隨附圖式及以下描述中闡述。額外特徵及變化亦可包含於該等實施中。其他特徵、態樣及優勢將自描述、圖式及申請專利範圍變得顯而易見。
6':虛線
7':虛線
8(a)':虛線
8(b)':虛線
9:電容
10:基板
12:III-N緩衝層
13:n型GaN:Si層
14:III-N後障壁層
16:III-N通道層
17:III-N主體層
18:III-N封蓋層
19:橫向二維電子氣體(2DEG)通道
21:源極接點/源極
22:汲極接點/汲極
23:閘極接點/閘極
29:源極側通道
31:GaN層
32:AlGaN層
34:閘極絕緣體層
35:溝槽凹座
39:反轉通道
60:基板
62:III-N緩衝層
63:閘極接點
64:III-N障壁層/III-N材料結構層
64':第二III-N障壁層
65:III-N通道層
65(a):第一再生長之III-N通道層
65(b):第二再生長之III-N障壁層
66:III-N通道層
66':第二III-N通道層
67:III-N主體層/III-N材料結構層
68:n型摻雜之III-N封蓋層/III-N材料結構層
69:二維電子氣體(2DEG)通道
69':次級2DEG通道
81:閘極區域
82:源極側接取區域
83:汲極側接取區域
85:源極區域
86:汲極區域
87:III-N主體層
100A:第III族極橫向III-N元件
100B:N極橫向III-N元件
101:垂直元件區段
102:橫向元件區段
121:齒
151:虛線區域/隧道接面
152:高度摻雜之n型GaN區域
153:薄AlyGa1-yN層
154:高度摻雜之p型GaN區域
161:曲線
162:曲線
181:III-N通道層
182:III-N緩衝層
183:III-N障壁層
200:N極III-N增強模式元件
201:閘極側壁/垂直側壁/側壁
202:區域
400:N極III-N元件
500:N極III-N元件
600:N極III-N元件
681:閘極區域
683:元件接取區域
700:第III族極III-N增強模式(E模式)元件/III-N元件
800:第III族極III-N元件
881:閘極區域
883:汲極側接取區域
885:源極區域
886:汲極區域
900:第III族極III-N元件/III-N元件
901:區域/低電壓增強模式閘極模組
902:區域
903:區域/電荷平衡區域
904:電荷平衡接點區域
905:III-N電荷平衡層
906:n型III-N層/n型層
1000:第III族極III-N耗盡模式元件
1100:整合式III-N元件
1200:整合式III-N元件
α:角度
θ:角度
δ:角度
φ:角度
a:尺寸
b:尺寸
c:尺寸
r1:半徑
r2:半徑
第1A圖及第1B圖為先前技術之III-N元件之橫截面圖。
第2圖為具有一N極定向及一垂直閘極通道的一III-N元件之橫截面圖。
第3圖圖示當在開狀態中對閘極加偏壓時的第2圖之III-N元件之電流傳導通道。
第4圖為具有一N極定向及在一閘極區域中之一再生長III-N材料層結構的一III-N元件之橫截面圖。
第5圖為具有一N極定向及在一閘極區域中之一傾斜III-N材料層結構的一III-N元件之橫截面圖。
第6圖為第5圖之III-N元件之替代實施例。
第7圖為具有一第III族極定向及一閘極-源極-汲極(G-S-D)配置的一III-N元件之橫截面圖。
第8圖為具有一第III族極定向及多個III-N通道層的一III-N元件之橫截面圖。
第9圖為具有一第III族極定向及一垂直閘極通道的一III-N元件之橫截面圖。
第10圖為具有一第III族極定向及一再生長III-N通道層的一耗盡模式III-N元件之橫截面圖。
第11A圖及第11B圖為一混合III-N元件之兩個不同實施例之橫截面圖，在每一情況中，該元件併有一低電壓增強模式III-N模組及一高電壓耗盡模式III-N模組。
第12圖為第2圖至第6圖之元件的第一佈局之俯視圖。
第13A圖至第13E圖展示第2圖至第6圖之元件的第二佈局之俯視圖。
第14A圖至第14B圖展示第2圖至第6圖之元件的第三佈局之俯視圖。
第14C圖至第14D圖展示與在第14A圖至第14B圖中展示之第三佈局相比的經旋轉90°之第四佈局之俯視圖。
第15A圖為形成一隧道接面的材料層結構之詳細橫截面圖。
第15B圖至第15D圖展示詳述一隧道接面接點之特性之電流-電壓曲線。
第16A圖至第16C圖展示詳述一遷移率增強層之特性之電流-電壓曲線。
第17A圖至第17C圖展示詳述替代閘極佈局結構之特性之電流-電壓曲線。
第18圖為具有高臨限電壓穩定性的元件之電流-電壓轉移曲線。
第19圖詳述一元件之隨時間流逝之正臨限電壓穩定性。
第20圖詳述一元件之隨時間流逝之負臨限電壓穩定性。
本文中所描述為具有一垂直閘極模組之橫向III-N元件，且詳言之，增強模式(E模式)III-N元件，對於該元件，在一N極或一第III族極(例如，Ga極)定向上定向III-N材料。具體言之，在接取區域中的元件之通道在橫向方向上傳導電流，而當元件經加偏壓開時，在閘極區域中的元件之通道在實質上垂直方向上傳導電流。
充當常關的高電壓電晶體之元件可藉由以一串接配置連接一低電壓E模式FET與一高電壓D模式FET來實現。該低電壓E模式FET可為線結合至高電壓D模式III-N FET之一離散組件(例如，基於矽之MOSFET)，或與高電壓D模式III-N元件單調整合以產生一整合之III-N元件的一低電壓E模式III-N元件。在一些情況中，在一單一晶片上的單調整合之元件可為較佳的，以改良設計靈活性、封裝、成本及可縮放性以達到非常高功率操作。
在D模式及E模式兩個III-N元件中，閘極模組之設計對於元件效能及可靠性至關重要。本文中描述之
元件併有可確保低導通電阻、穩定的臨限電壓(VTH)、低閘極電壓、高擊穿電壓及高短路存活性之閘極模組。具有習知第III族極橫向III-N元件架構不能滿足此等要求到商業滿意度之程度。在習知橫向III-N元件架構中，閘極模組形成於一厚的(>500nm)非故意摻雜(UID)GaN通道層及一絕緣或半絕緣III-N(例如，GaN)緩衝層(>2μm)上。在此等架構中，經由閘極接點至自元件之頂側之元件通道的電容性耦合(在第1A圖中表示為電容9)來控制元件通道之電位。此耦合可能不足以確保在高電壓及/或高溫條件下之可靠元件操作。在高電壓及/或高溫操作下，元件之III-N材料結構可易受到高電場效應影響，該等高電場效應不能藉由習知場電鍍結構控制且可導致元件之閘極區域的損壞。此等高電場效應可包含汲極誘發之障壁降低(drain-induced barrier lowering；DIBL)、碰撞電離及電洞產生以及快或慢電荷捕集。此等高電場效應可導致不良效應，諸如，臨限電壓不穩定、過多洩漏電流及過早元件擊穿。
減小高電場效應之一個方式為在元件通道之背側附近引入在閘極區域中內埋之一額外場電鍍結構。此內埋之場電鍍結構被稱作「主體」層，且在以下參看第2圖進一步描述。歸因於在主體層與元件通道之間的非常高的電容性耦合，可改良閘極區域之場電鍍，從而減少來自高電壓操作之影響。為了維持汲極與源極之間的低電容以
及良好開關效能，主體層可僅位於嚴格必要之處，例如，僅在垂直閘極模組中。
第2圖至第10圖圖示混合III-N元件，其整合一習知橫向高電壓閘極模組(低電容)與使用一保護性主體層(例如，一電流阻擋層)之一垂直(或半垂直或傾斜)閘極模組，該保護性主體層在此處可被稱作橫向溝槽MOSFET(亦即，LT-MOS)。參看第2圖，展示一N極III-N增強模式元件200。該III-N元件200包含在一合適基板10上生長之一III-N緩衝層12，例如，GaN或AlGaN，該基板可例如為矽(Si)、碳化矽(SiC)、藍寶石、AlN或GaN。該基板可導電(例如，p型Si)、電半絕緣(例如，SiC)或電絕緣(例如，藍寶石)。該基板可具有高熱導率(例如，SiC)或低熱導率(例如，藍寶石)；在後者情況中，可使該基板變薄以改良熱耗散。該基板可具有與III-N結構之材料層中之任一者之晶格常數及/或熱膨脹係數類似或不同的晶格常數及/或熱膨脹係數。當基板與III-N層之間的晶格常數及/或熱膨脹係數不同時，可在基板10與緩衝層12(未展示)之間引入一成核及/或應力釋放管理層。基板10可為浮動(亦即，無固定電位)或接地(亦即，基板電位固定於源極之相同電壓下)。在一些實施中，可省略基板10。
藉由在緩衝層12中包含差排或點缺陷，或藉由用補償元素(諸如，Fe、C及/或Mg)摻雜該層，可致使該層絕緣或實質上無非故意之n型行動載流子。該緩衝
層可從頭至尾具有實質上均勻的組成，或組成可變化。舉例而言，在一些實施中，緩衝層在組成上分級，諸如，藉由沿著緩衝層中之一垂直軸線將鋁組成分級。緩衝層12可實質上比結構中之其他第三族氮化物層中之任一者厚。舉例而言，緩衝層12可具有為在緩衝層12與閘極23之間的III-N層之組合厚度之至少10倍、但典型地至少30倍的一厚度。
該III-N元件200進一步包含在III-N緩衝層12上之一III-N後障壁層14，例如，AlxGa1-xN，及在III-N後障壁層14上之一III-N通道層16，例如，非故意摻雜之(UID)GaN。III-N後障壁層14之帶隙大於III-N通道層16之帶隙。III-N通道層16具有與III-N後障壁層14不同之組成，且III-N後障壁層14及III-N通道層16中之每一者之厚度及組成經選擇，使得電子之傳導性層誘發於III-N通道層16中。在III-N後障壁層14及III-N通道層16之間的介面可為陡峭的。在彼情況中，一傳導性二維電子氣體(two-dimensional electron gas；2DEG)通道19(由第2圖中之虛線指示)鄰近層14與16之間的介面誘發於III-N通道層16中。III-N後障壁層14及III-N通道層16之組成可為恆定的或可從頭至尾有變化。舉例而言，層14可具有為具有漸增之Al濃度(例如，在最接近基板之側上具有最低Al濃度)之一分級AlGaN部分的一第一部分，及具有一恆定Al濃度之一第二AlGaN部分。在另一實例中，III-N
後障壁層14具有為n型GaN或AlGaN之一第一部分及為未摻雜AlGaN之一第二部分。III-N後障壁層14可包含為n型III-N部分之一第一部分(在基板附近)、為一分級之III-N部分(例如，對鋁組成分級)的在第一部分上之一第二部分及具有一恆定組成的在第二部分上之一第三部分。此外，III-N後障壁層14之分級之部分或n型部分可摻雜有Si或防止電洞之形成的任何其他摻雜劑。每單位面積之摻雜濃度可在1e11個施體/平方公分至1e14個施體/平方公分之一範圍中。較佳地，摻雜濃度經選擇，使得量值類似於在III-N後障壁層14中的面積極化電荷濃度(例如，在其50%內)。
III-N後障壁層14之不同部分可用以防止寄生二維電洞氣體在後障壁層之底部附近的形成。舉例而言，若電洞累積於後障壁之底部附近，則歸因於電洞捕集，元件可罹患寄生洩漏電流及臨限電壓不穩定。若層之摻雜過低，則可發生寄生電洞累積；然而，若摻雜過高，則寄生電子累積可發生於後障壁層14之底部附近。
後障壁層14可具有在5nm與50nm之間的一厚度。後障壁層14可具有大於20nm之一厚度。通道層16可具有在2nm與300nm之間的一厚度。通道層16可具有大於20nm之一厚度。此外，0.5nm至5nm AlN夾層(未展示)可安置於後障壁層14與通道層16之間。此AlN夾層可幫助增加極化電荷，且減少在III-N後障壁
層14與III-N通道層16之間的介面處的電子散射，從而改良2DEG通道薄層電阻。
在另一實例中，III-N通道層16之一部分可具有經由雜質摻雜(例如，矽併入)及/或極化摻雜產生之塊狀n型傳導率。為了達成極化摻雜之n型傳導率，III-N通道層16之組成經分級，使得極化場之梯度在[000-1]方向上為負。舉例而言，III-N元件200中之III-N通道層16可由AlyGa1-yN(0
y
1)形成，其中y等於III-N後障壁層14中之y，且自鄰近III-N後障壁層14之側至與III-N後障壁層14相對之側減小(例如，連續減小)。替代地，III-N通道層16可由InzGa1-zN(0
z
1)形成，其中z自鄰近III-N後障壁層14之側至與III-N後障壁層14相對之側增大(例如，連續增大)。
一III-N主體層17形成於III-N通道層16之至少一部分上。如在第2圖中展示，III-N主體層17可在閘極接點23與源極接點21之間但不在閘極接點23與汲極接點22之間的橫向延伸區域中的通道上。結果，III-N主體層17至少在源極側接取區域82中之III-N通道層16上，但不在汲極側接取區域83中之III-N通道層上。舉例而言，III-N主體層17可形成於整個III-N通道層上，且接著在每一處移除(例如，藉由乾式及/或濕式蝕刻)，在隨後沉積閘極接點23與源極接點21之處除外。
III-N主體層17可為p型摻雜之III-N層(例如，p-GaN)。p型摻雜之III-N主體層17可摻雜有大於1×1016cm-3且低於2×1020cm-3之活性受主濃度密度，例如，大於1×1018cm-3，使得當汲極在元件之最大額定電壓下或在低於該最大額定電壓下加偏壓時，其未充分耗盡。若III-N主體層17為摻雜有Mg之p型GaN，則該元件可藉由高溫退火處理以致使Mg摻雜劑具有電活性，且具有低於2×1019cm-3之p型摻雜濃度，以避免過多地併有雜質(諸如，碳及氫)及減少電子散射。此外，0.5nm至5nm AlGaN或AlN夾層(未展示)可安置於III-N主體層17與通道層16之間。此AlGaN或AlN夾層可幫助防止來自p型III-N主體層之Mg摻雜至III-N通道層16內的不當Mg擴散。此AlGaN或AlN夾層亦可充當選擇性蝕刻終止層以改良用以移除汲極側接取區域中之III-N主體層17的蝕刻製程之控制及準確度。III-N主體層17可具有在20nm與5μm之間的一厚度。III-N主體層17可具有大於50nm之一厚度。III-N主體層17可具有大於200nm之一厚度。
另外，雖然在一些情況中全部層17經p型摻雜，但在其他情況中，該層之僅一部分經p型摻雜。舉例而言，該層17可包含在垂直方向上之一系列p摻雜部分，其各由未摻雜部分分開。當III-N主體層17經p型摻雜時，主體層將耗盡在閘極區域81中之垂直通道中的電子，因此使元件之臨限電壓為正。必須將正電壓(相對於
源接點)施加至閘極接點以便將源極接點連接至2DEG通道，因此達成E模式操作模式。此外，當p型摻雜之主體層電連接至源極接點21時，源極電位(亦即，接地面)可非常靠近(例如，小於20nm)垂直通道。因而，主體層17充當一內埋式源極連接之場板結構，因此屏蔽閘極區域免受高電壓應力，從而減輕短通道效應，諸如，汲極誘發之障壁降低(亦即，DIBL)，及抑制VTH不穩定性。p型主體可收集在III-N元件之高電壓區段中產生之電洞，從而防止其在閘極下捕集，從而減少VTH不穩定性。該p型主體亦可實現靜電荷(electrostatic discharge；ESD)保護結構之設計及整合，此可改良元件可靠性。
替代地，III-N主體層17之p型可藉由極化誘發之摻雜來達成(例如，藉由將該層之帶隙分級，而不引入任何摻雜劑雜質)。在此情況中，III-N主體層17之鋁或銦組成經分級以誘發可吸引電洞之大塊負極化電荷，從而致使III-N主體層17為p型。一經分級之III-N主體層17具有自鄰近III-N通道層16之側至與III-N通道層16相對之側分級(例如，連續分級)之組成。一經分級之p型III-N主體層17之組成經選擇，使得極化場之梯度在[000-1]方向上為正。舉例而言，III-N元件100中之III-N主體層17可由AlyGa1-yN(0
y
1)形成，其中y等於III-N通道層16之y，且自鄰近III-N通道層16之側至與III-N通道層16相對之側增大(例如，連續
增大)。替代地，III-N主體層17可由InzGa1-zN(0
z
1)形成，其中z自鄰近III-N通道層16之側至與III-N通道層16相對之側減小(例如，連續減小)。
替代地，III-N主體層17可使用半絕緣或絕緣GaN層(例如，i-GaN)形成。可藉由在該i-GaN層中包含差排或點缺陷，或藉由用諸如Fe及/或C之補償元素摻雜該層來致使該層為半絕緣、絕緣或實質上無n型行動載流子。實施i-GaN主體層，而非p型GaN主體層可簡化製造製程，因為不需要控制Mg摻雜分佈及p型GaN主體層之Mg活化或分級分佈。然而，由於i-GaN主體之絕緣本質，至源極接點之電連接不能用以控制主體層17之電壓電位，且因此就臨限電壓及場電鍍而言，當與p型III-N主體層之實施相比時，i-GaN主體可能不提供相同益處。
III-N封蓋層18，例如，n型GaN層，形成於閘極23與源極21之間的III-N主體層17上。III-N封蓋層提供在源極接點21與閘極區域81之間的源極側接取區域82中之一電流路徑。該III-N封蓋層之厚度可在10nm與1μm之間。該III-N封蓋層可具有大於10nm之一厚度。該III-N封蓋層18可摻雜有矽(施體)。該III-N封蓋層之摻雜濃度可足夠高以產生大於1×1016cm-3之一電子濃度密度。該III-N封蓋層18之厚度及淨n型摻雜可足夠高，使得層18未由III-N主體層17充分耗盡自由電
子，例如，厚度可大於50nm，且平均n型摻雜大於1×1018cm-3。n型摻雜可大於1×1019cm-3。
該III-N封蓋層18之厚度及n型摻雜可足夠高以產生非常低之薄層電阻。該III-N封蓋層I8之薄層電阻可低於100-200Ω/□。該III-N封蓋層18之薄層電阻可低於該III-N通道層16之薄層電阻。此表示此元件架構之不尋常優勢：在關於汲極側接取區域83之一充分獨立層上實現源極側接取區域82。因此，源極側接取區域中之III-N封蓋層18可經工程設計以達到非常小之源極接取電阻，從而產生較低元件導通電阻，而不危害在元件之汲極側接取區域83中的高電壓區段之電場管理。傳統橫向元件架構尚不能夠併有此特徵，其中源極側接取區域中之薄層電阻與汲極側接取區域中之薄層電阻相比較低。
在閘極區域81之一部分中及在汲極側接取區域83中移除III-N封蓋層18及III-N主體層17，以產生一垂直(或半垂直或傾斜)閘極模組。在此等區域中的III-N材料結構之移除可在本文中被稱作「溝槽凹座」，指示為區域35。形成溝槽凹座35之製程可經最佳化以使對閘極區域81及汲極側接取區域83中的暴露之III-N材料之表面之損壞最小化。可使用非選擇性蝕刻試劑(例如，Cl2、BCl3/Cl2)或選擇性蝕刻試劑(例如，SF6、BCl3/SF6)，藉由乾式蝕刻技術(例如，RIE或ICP)來進行選擇性移除製程。III-N封蓋層18及III-N主體層17之移除可藉由濕式蝕刻技術來進行。III-N封蓋層18
及III-N主體層17之移除可藉由乾式蝕刻與濕式蝕刻技術之組合來進行。舉例而言，可使用低功率乾式蝕刻移除大塊III-N封蓋層18及III-N主體層17，跟著為酸濕式蝕刻處理以移除III-N材料結構之其餘部分。
移除III-N主體層17之製程可涉及III-N通道層16之部分移除。III-N通道層16之部分移除可藉由在連續乾式蝕刻步驟中的III-N主體層之過度蝕刻進行，或藉由多個乾式與濕式蝕刻步驟之組合進行。III-N通道層16之剩餘厚度決定通道(例如，2DEG)與閘極接點之腳部之間的電容。閘極接點之腳部在第2圖中由虛線區域202指示，且定義為閘極接點的最靠近III-N通道層16且平行於2DEG通道19之部分。閘極接點之腳部充當在橫向元件區段102之基底處的一閘極連接之場板，因此決定閘極區域81中的2DEG通道之夾斷電壓。在溝槽蝕刻處理前，III-N通道層16可例如比150nm厚。在III-N主體層17已經移除之區域中，III-N通道層之過度蝕刻可為20nm至100nm。在III-N主體層17已經移除之區域中，III-N通道層16剩餘之厚度可大於50nm。在III-N主體層17之過度蝕刻期間可移除III-N通道層之厚度之超過50%。
在另一實例中，III-N主體層17可選擇性地再生長於僅源極及閘極區域85、82及81中。III-N主體層17之選擇性再生長可藉由基於介電質之硬遮罩實現。選擇性生長之III-N主體層17可具有維持高品質閘極側
壁201之優勢，且在汲極側接取區域83中的III-N通道層16之表面上，無蝕刻損傷。實質上垂直側壁201(亦即，不平行於基板)沿著III-N主體層17之汲極側邊緣按非零角度形成，具有處於相對於III-N通道層16之頂表面之平均角度α下的斜度，其中III-N通道層16之頂表面與基板10相對。一垂直元件區段101及一橫向元件區段102形成於元件200中，如由在閘極區域81中的III-N主體層17之垂直側壁201界定。元件之閘極長度(LG)由III-N主體層17之厚度除以角度α之正弦。如在第2圖中看出，角度α為大致90°(例如，在80°至90°之間)。然而，如在稍後實施例中展示，III-N主體層17之側壁201可按角度α<90°傾斜，例如，在相對於III-N通道層16之頂表面(例如，相對於在III-N通道層中形成之橫向2DEG通道)之10°至80°之間。雖然歸因於比例未在第2圖中清晰地指示，但平行於側壁201的閘極接點23之長度至少等於或大於III-N主體層17之厚度除以角度α之正弦。
III-N層12及14、16、17及18為N極III-N層，如在[0 0 0 -1]方向上展示中所定向，該等層形成N極III-N材料結構。N極(亦即，N面)III-N材料結構可經以下步驟製備：(i)藉由在諸如矽、碳化矽(SiC)、藍寶石、氮化鋁(AlN)或氮化鎵(GaN)之合適基板上直接生長N極III-N層，此係藉由將基板表面曝露於氮化作用以促進N極III-N磊晶之成核，(ii)藉由生長一初始III極層，且伴隨著插入具有非常高鎂摻雜(例如，
大於1×1020cm-3)之薄(例如，小於300nm)III-N層將晶體定向自III極反轉至N極層，使得後續生長之層經N極定向，(iii)藉由生長一初始III極層，且伴隨著插入薄(例如，小於20nm)Al2O3層來將晶體定向自III極反轉至N極，且將表面曝露於氮化作用以促進N極磊晶之後續生長，使得後續生長之層經N極定向，或(iv)藉由在第III族極定向上以反轉次序生長該等層，且接著自生長方向之反轉側接取III-N材料結構之N面，例如，藉由移除生長基板且視情況藉由移除III-N材料之緊鄰生長基板之一部分。
一閘極絕緣體層34(例如，一閘極介電層)經生長或沉積在至少閘極區域81中，在III-N主體層17之垂直側壁201上保形。閘極絕緣體層34可在III-N封蓋層18之頂表面上，且具有朝向源極21延伸之一第一部分。閘極絕緣體34可在III-N通道層16之頂表面上，且具有朝向汲極22延伸之一第二部分。替代地，閘極絕緣體層34可在源極接點21與汲極接點22(未展示)之間連續延伸，使得III-N材料結構之整個頂表面因絕緣體層而鈍化。
閘極絕緣體34可例如由以下各者形成或包含以下各者：氧化鋁(Al2O3)、二氧化矽(SiO2)、氮化矽(SixNy)、Al1-xSixN、Al1-xSixO、Al1-xSixON或任一其他寬帶隙絕緣體。在一些實例中，閘極絕緣體120為一Al1-xSixO層，例如，非晶Al1-xSixO層或多
晶Al1-xSixO層，其中x及(1-x)表示在Al1-xSixO層中的非氧元素之相對成分組成。亦即，(1-x)為Al1-xSixO層中由鋁構成的非氧元素之百分比，x為Al1-xSixO層中由矽構成的非氧元素之百分比，且(1-x)/x為Al1-xSixO層中鋁對矽之比率。舉例而言，閘極絕緣體層34可為非晶Al1-xSixO層，其提供高臨限電壓及低閘極洩漏。在一些實施中，Al1-xSixO層亦包含低濃度之氮。亦即，在Al1-xSixO層之形成期間，可將低濃度之氮併入至層內，其中氮濃度實質上低於主要元素(例如，對於Al1-xSixO層，Al、Si及O)之濃度。較佳地，閘極絕緣體層34之介電材料具有高密度，其不受行動離子漂移影響(更穩定的Vth)，且抑制陷阱之形成。與其他閘極絕緣體層(例如，SiN、Al2O3、SiO2或Al1-xSixN)相比，Al1-xSixO閘極絕緣體層可具有改良之增強模式元件特性。閘極絕緣體34可具有在約1nm與100nm之間的一厚度，例如，在10nm與60nm之間。閘極絕緣體可在場外(例如，藉由與用於下伏III-N材料之生長之工具不同的工具)或在原位(亦即，藉由用於生長下伏III-N材料之相同工具且在相同生長階段期間)沉積。在原位沉積之情況中，元件表面未曝露於空氣，因此未曝露於氧化元素(例如，氧)及不當之雜質/污染物。為此原因，與場外沉積相比，原位沉積可導致優越之介面品質(例如，較低散射、較高遷移率、較低電荷捕集效應、更穩定VTH)，從而導致優越之電效能。
一閘極接點23(亦即，閘電極)保形地形成於閘極絕緣體層34及III-N主體層17之垂直側壁部分上。閘極接點23可在III-N封蓋層18之頂表面上，且具有朝向源極21延伸之一第一部分。閘極接點23可在III-N通道層16之頂表面上，且具有朝向汲極22延伸之一第二部分，具有與閘極絕緣體層34之第一及第二延伸部分類似或不同之長度。閘極接點23之第二部分可比第一部分長。閘極接點23之朝向汲極延伸的第二部分被稱作閘極接點之腳部，且在第2圖中由虛線區域202指示。第二部分充當閘極連接之場板結構的第一場板。在區域202中的閘極接點23之第二部分之長度可對於元件效能至關重要，且影響元件之擊穿電壓及長期可靠性。
閘極接點23可由諸如金屬堆疊(例如，鋁(Al)、鈦/鋁(Ti/Al)或鎳/金(Ni/Au))之合適傳導材料形成，且可藉由金屬蒸鍍或濺鍍或化學氣相沉積或各種原子層沉積(atomic layer deposition；ALD)來沉積。閘極接點23可替代地為另一傳導性材料或包含具有大功函數之一或多種材料的材料堆疊，該材料諸如具有大功函數之一半導體材料(例如，p型多晶矽、氮化銦錫、氮化鎢、氮化銦或氮化鈦)。後閘極沉積退火製程可視情況在閘極接點23之沉積後執行。後閘極沉積退火可在包含氧或形成氣體(H2+N2)之氣體環境中執行。後閘極沉積退火溫度可大於300℃，或大於400℃。最後，閘極接點23可用作蝕刻遮罩來蝕刻閘極絕緣體層
34，使得閘極絕緣體層34保持緊處於閘極接點23下，但在其他各處經蝕刻掉或部分蝕刻掉(未展示)。
源極接點21及汲極接點22(亦即，源極及汲電極)分別在閘極接點23之相對側上。源極接點21形成於III-N封蓋層18上。源極接點21可與III-N封蓋層18歐姆電接觸，以在接通狀態期間提供電流，且源極21可進行與III-N主體層17之電連接。當在低於元件之臨限電壓的一電壓下相對於源電極對閘電極加偏壓時，源極接點21(亦即，源電極)與2DEG通道電隔離。當源極接點進行與III-N主體17之電連接時，III-N主體層17經保持在與源極相同的電壓下，從而使III-N主體層17之內埋場電鍍效應之益處最大化，如先前所描述。此外，可改良在開關操作期間的閘極模組之電抗(reactive)元件之充電及放電。
至III-N主體層17之電連接可藉由使用不同方法實施。第一方法包含形成至III-N封蓋層18內之一凹座，其足夠深以便允許源極接點之至少一部分與III-N主體層17(未展示)直接接觸。可藉由乾式蝕刻及/或濕式蝕刻製程來進行凹座形成。舉例而言，可藉由乾式蝕刻技術或乾式蝕刻與濕式蝕刻技術之組合來充分實現凹座。舉例而言，III-N封蓋層18中之多數可藉由乾式蝕刻移除，且III-N封蓋層18中之其餘部分可藉由濕式蝕刻技術移除。可使用濕式蝕刻來確保III-N主體層17之表面光滑且不受乾式蝕刻損傷。在形成III-N封蓋層中之源極接點凹
座後，可執行高溫退火以改良經蝕刻表面之形態及組成。可在氮/氧(N2/O2)、氮/氨(N2/NH3)、形成氣體(N2/H2)中進行高溫退火。溫度可範圍在300℃至1000℃之間，較佳地，在700℃至900℃之間。可沉積一主體金屬堆疊以進行與凹座中之III-N主體層17之實體歐姆接觸。主體金屬堆疊可為高功函數金屬以確保與III-N主體層17之歐姆接觸(例如，Al、Ti/Al、Pd、Pt、Ni/Au或類似者)。主體金屬與III-N主體層17之間的接觸可藉由在III-N主體層17之頂部引入薄的高度摻雜之p型層(例如，在2nm與50nm厚之間，具有大於5×1019cm-3之摻雜密度)來改良。在形成主體金屬堆疊後，在主體金屬堆疊上沉積源極接點金屬，以確保與III-N封蓋層18之歐姆接觸。源極金屬堆疊可為Al、Ti/Al、Ti/Al/Ni/Au、Ni/Au或類似者。
若源極接點21不經由III-N封蓋層18中之一凹座與III-N主體層17(如在第2圖中展示)實體接觸，則源極接點21與III-N主體層17之間的電連接可藉由在III-N主體層17與源極接點21之間的隧道接面接點來實施。可藉由在III-N主體層17之頂表面處引入高度摻雜之p型GaN區域(亦即，p++ GaN)(例如，在2nm與50nm厚之間，具有大於5×1019cm-3之摻雜密度)且在III-N封蓋層18之底表面處引入高度摻雜之n型GaN區域(亦即，n++ GaN)(例如，在2nm與50nm厚之間，具有大於5×1019cm-3之摻雜密度)來形成隧道接
面接點。高度摻雜之區域之摻雜密度應使得在形成於III-N封蓋層18與III-N主體層17之間的接面處的耗盡寬度不大於數奈米(例如，小於10nm)，因此與電子穿隧距離相當。此處，電子可自III-N封蓋層18之傳導帶穿隧，且與III-N主體層17之價帶中之電洞重組，從而產生源極接點21與III-N主體層17之間的電連接。
雖然在第2圖中未展示，但可進一步改良N極III-N材料中的隧道接面之品質，例如，如在第15A圖中展示，此係藉由將薄AlyGa1-yN(0<y
1)層插入於III-N主體層17與III-N封蓋層18之間(使得介面區域為p++ GaN/AlyGa1-yN/n++ GaN)。在N極III-N材料中，插入之薄AlyGa1-yN層之極化電荷進一步增加電洞在與III-N主體層17之介面處的累積，及電子在與III-N封蓋層18之介面處的累積，從而有助於穿隧及重組過程。薄AlyGa1-yN層之厚度可在0.5nm至5nm之間，較佳地，在0.5nm與2nm之間，以有助於穿隧。薄AlyGa1-yN層亦可用以抑制III-N主體層17中之Mg(p型摻雜劑)擴散至III-N封蓋層18，從而導致較明晰之摻雜分佈及III-N主體層17與III-N封蓋層18之間的改良之接面。較佳地，薄AlyGa1-yN層具有高鋁組成以(i)改良Mg擴散障壁，及(ii)增加在隧道接面處之極化電荷及載流子之累積，從而導致較佳之隧道-接面接觸電阻。鋁組成(y)可大於50%(亦即，y>0.5)。此外，InzGa1-zN(0<z
1)之薄層可插入於AlyGa1-yN層與n++層
之間，在III-N封蓋層18之底部處，可用以進一步改良在隧道接面介面處之電子累積。InzGa1-zN(0<z
1)層中之銦組成可大於5%(亦即，z>0.05)。源極接點金屬堆疊可為Al、Ti/Al、Ti/Al/Ni/Au或類似者。源極接點21可藉由金屬蒸鍍及後沉積退火製程形成。亦可使用其他歐姆接觸製程，包含濺鍍及乾式蝕刻處理。此外，第一與第二方法之組合可用以產生至III-N材料結構之源極連接，其中源極接點金屬層與III-N主體層17實體接觸，且經由在III-N封蓋層18之凹座中的源極金屬21之側壁連接來形成隧道接面。
汲極22接觸形成於層16中之元件2DEG通道19。汲極接點22，例如，汲電極，可藉由金屬堆疊形成。汲極22接觸通道層16。一凹座可至少部分形成於III-N通道層16中，以允許汲電極至2DEG通道19的改良之接觸。在汲極區域86中的通道層16之一部分可經n型摻雜，或可將一額外n型層插入於汲極接點與通道層16之間，以改良汲極金屬至2DEG之接觸。金屬堆疊可為Al、Ti/Al、Ti/Al/Ni/Au或類似者。汲極接點22可藉由金屬蒸鍍及後沉積退火製程形成。亦可使用其他歐姆接觸製程，包含濺鍍及乾式蝕刻處理。
在區域81中的在閘極接點23下方的III-N材料結構之部分被稱作元件之閘極區域。在源極21及汲極22正下方的III-N材料結構之部分--區域85及86，分別被稱作元件之源極及汲極區域。閘極區域81與源極區
域85之間及閘極區域81與汲極區域86之間的III-N材料之部分被稱作元件接取區域，其中區域82為源極側接取區域，且區域83為汲極側接取區域。
第2圖之III-N材料結構之材料性質可經選擇以確保元件為增強模式元件，使得元件具有大於0V之一臨限電壓，例如，大於2V或大於5V。亦即，當相對於源極21將0V施加至閘極23且相對於源極21將正電壓施加至汲極22時，耗盡閘極區域中之通道電荷，使得源極21與2DEG通道19電隔離，且元件處於非傳導狀態中。III-N主體層17可為一電流阻擋層，使得當在低於臨限電壓下對元件加偏壓時，該電流阻擋層將源極接點與2DEG通道分開。當相對於源極21將高於臨限電壓之一充分正電壓施加至閘極23時，誘發閘極區域中之通道電荷，且在源極21與汲極22之間，元件變得導電，如在下文進一步詳細描述。
第2圖描繪在未偏壓狀態中(亦即，當不存在施加至元件電極之電壓時)之III-N元件200，且2DEG通道連續地延伸穿過III-N通道層16，但一傳導性通道不自源極21連續地延伸至汲極22。接下來，第3圖描繪在接通狀態中加偏壓(亦即，當在高於元件之臨限電壓下對閘極23加偏壓時)之III-N元件200，且一傳導性通道自源極21連續地延伸至汲極22。III-N元件200如下操作：當在大於元件之臨限電壓之一電壓下相對於源極21對閘極接點23加偏壓時，一反轉通道39形成於元件之閘
極區域81中的在閘極絕緣體層34與III-N主體層17之間的垂直介面處，由此將源極接點21電連接至2DEG通道19。當將一正電壓施加至汲極22時，電子自源極21流過存在於傳導性n型III-N封蓋層18中之源極側通道29，流過在閘極區域81中的閘極絕緣體層34與III-N主體層17之間的垂直介面處附近形成之反轉通道39，至2DEG通道19內，且至汲極22，從而形成源極接點21與汲極接點22之間的一連續元件通道。一習知電流自汲極22流至源極21，且將元件視為接通。
當在低於元件之臨限電壓之一電壓下相對於源極21對閘極23加偏壓時，III-N主體層17之p型摻雜劑充分耗盡閘極絕緣體層34與III-N主體層17之間的垂直介面處之電荷，使得不存在形成於閘極區域81中之反轉通道，且因此在源極接點21與2DEG通道19之間的元件通道不連續。此外，當將正電壓施加至汲極時，III-N通道層16中之2DEG通道19將變得耗盡(亦即，夾斷)。夾斷閘極區域81中之2DEG所需的汲極偏壓係藉由2DEG通道與充當閘極連接之場板的閘極之腳部(區域202)之間的電容性耦合來設定。2DEG與閘極區域202之腳部之間的電容可藉由在閘極腳部金屬下的III-N通道層16之厚度及在閘極腳部金屬下閘極氧化物層之厚度及介電常數來定製。此等組件可經設計，使得充分耗盡(夾斷)閘極區域81中之2DEG所需的最小汲極偏壓可相對低(例如，小於30V)。充分耗盡閘極區域81中之2DEG
通道所需的最小電壓表示元件之閘極模組在元件操作期間曝露於之最大電壓。隨著汲極偏壓進一步增大超過閘極區域81中的2DEG之夾斷電壓，2DEG之耗盡進一步延伸至汲極側接取區域83內。耗盡區域開始於在低汲極電壓下的源極側接取區域82中，且隨著汲極電壓增大，逐漸朝向汲極側接取區域83延伸。此導致閘極區域81上之低應力、增強之VTH穩定性及極低DIBL。
一旦2DEG在源極側接取區域中充分耗盡，則施加至汲極之任何額外電壓由汲極側接取區域之橫向部分全部保持。汲極側接取區域之橫向部分可使用場板及/或電荷平衡結構來建構以承受高電壓，例如，大於200V、大於300V、大於600V、大於900V、大於1200V、大於3300V或大於10kV。由汲極側接取區域83之橫向部分保持的高電壓不影響閘極區域81。當基板接地時，由III-N主體層17經歷之最大電壓為夾斷源極側接取區域82中的2DEG所需之低電壓(例如，小於30V)。當基板浮動時(亦即，當基板電位未由任一外部電壓源固定時，而其藉由與源極及汲極之電容性耦合內部決定)，源極側接取區域82中之III-N主體層可曝露於額外電壓。因而，III-N主體層17之摻雜及厚度可經配置以承受高電壓，例如，大於300V、大於600V或大於900V之電壓。III-N主體層17之摻雜及厚度可經配置使得III-N主體層17當在浮動基板配置中曝露於斷開狀態高電壓時不充分耗盡。
III-N元件200可為電晶體、雙向開關或四象限開關(FQS)，及/或任一合適的半導體元件。具有橫向2DEG閘極區域之傳統III-N元件在於連續使用下加應力後典型地展示臨限電壓(Vth)之移位，如先前所描述。然而，在第2圖之元件200中，當與無III-N主體層之傳統橫向III-N元件相比時，III-N主體層17之使用可將元件之VTH移位減小更靠近0V。
此外，當在低於元件之臨限電壓的一電壓下相對於源極21對閘極23加偏壓且相對於汲極接點將充分反向(亦即，正)電壓偏壓施加至源極接點時，一主體二極體形成於III-N主體層17與III-N通道層16之間，且電流可在自源極接點21至汲極接點22之反向方向上流過主體二極體。此被稱作反向傳導模式。
現參看第4圖，展示一N極III-N元件400之橫截面圖。第4圖之III-N元件400類似於第2圖之III-N元件200，不同之處在於元件400包含在閘極絕緣體層34與至少在元件之閘極區域81中之元件III-N材料結構之間的一額外III-N層結構(例如，一再生長之III-N層結構)。下文，此額外III-N層結構被稱作遷移率增強層。
如在第4圖中看出，該遷移率增強層結構可包含多個層，例如，一GaN遷移率增強層31及在GaN遷移率增強層31上之一AlGaN遷移率增強層32。GaN層31及AlGaN層32可保形地生長於閘極區域81中的III-N主體層17之垂直側壁上。遷移率增強層可在頂表面上連
續地延伸，且直接接觸延伸至源極接點21之III-N封蓋層18，且在延伸至汲極接點22(未展示)的III-N通道層16之頂表面上。該等遷移率增強層可與源極側接取區域82中之III-N封蓋層18直接接觸，且與汲極側接取區域83中之III-N通道層16直接接觸。替代地，閘極接點23可用作一蝕刻遮罩以蝕刻AlGaN層32及GaN層31，使得再生長之III-N層結構保持直接處於閘極接點23之下，但在其他各處經蝕刻掉或部分蝕刻掉。
GaN遷移率增強層31可為非故意摻雜(UID)之GaN，或GaN遷移率增強層31可經摻雜(例如，用Si、Fe、C、Mg)以補償任何不當之UID n型或UID p型傳導率。GaN層31及AlGaN層32之厚度及組成可經選擇以使遷移率及臨限電壓最佳化。GaN層31可具有在0.5nm與50nm之間、較佳地在2nm與10nm之間的在III-N主體層17之垂直側壁區域上之一厚度。若GaN層31厚度過低，則電子散射可負面影響通道遷移率。若GaN層31厚度過高，則臨限電壓可變得過低，因為III-N主體層17中的離子化之受體不再能夠充分耗盡垂直通道。AlGaN層32可具有在0.2nm與20nm之間、較佳地在0.5nm與3nm之間的一厚度。若AlGaN層32厚度過低，則如上提到之類似電子散射機制可負面地影響通道遷移率。替代地，若AlGaN厚度過高，則一寄生通道可形成於AlGaN層與閘極絕緣體之間的介面處，從而危害元件操作。該AlGaN層可具有在20%與100%之間、較佳
地在50%與100%之間的一鋁組成。大於50%(相對於層32中之總第III族組成)之鋁組成可導致在GaN層31與AlGaN層32之間的較大障壁高度，因此改良載流子界限，從而防止載流子到達其可被捕集之閘極絕緣體，從而造成VTH不穩定。
雖未在第4圖中展示，但可自遷移率增強層結構省去GaN層31或AlGaN層32。元件400可比元件200有利，因為在元件400中，反轉通道形成於GaN層31與AlGaN層32之間的介面處，因此避免了來自III-N主體層17的離子化之受體之電子散射及來自閘極絕緣體層34之缺陷，從而增大了電子遷移率。增大之電子遷移率可減小閘極區域中之導通電阻，減小總的元件大小，及減少製造成本。此外，藉由使用較長閘極長度，閘極區域中之較高電子遷移率可達成相同接通狀態電阻，因此防止短通道效應(例如，DIBL)且改良VTH穩定性。
替代地，遷移率增強層之厚度及組成可使得元件為一耗盡模式(D模式)元件。為了形成D模式元件，AlGaN層32可摻雜有矽，較佳地，具有靠近GaN層31與AlGaN層32之間的介面之矽差量摻雜分佈。AlGaN層32中的矽摻雜之區域在遠離介面1nm至10nm之間。來自矽差量摻雜分佈中的離子化之施體之正電荷吸引在再生長之AlGaN/GaN層之間的介面處之電子，因此形成在閘極區域81中之一通道，甚至當相對於源極接點21無電壓(亦即，0V)施加至閘極接點23(D模式操作)時。
對於D模式元件之實施例，AlGaN層32之厚度可較佳地在2nm與50nm之間。
元件400如下操作：當在大於元件之臨限電壓之一電壓下相對於源極接點21對閘極接點23加偏壓時，一反轉層在元件之閘極區域81中的GaN層31中形成一電子通道，由此將III-N封蓋層18電連接至2DEG通道19。當將一正電壓施加至汲極22時，電子自源極21流過傳導性III-N封蓋層18，流過在閘極區域81中的GaN層31中之電子通道，至2DEG通道19內，且至汲極22，從而形成源極接點21與汲極接點22之間的一連續元件通道，如在第4圖中展示。
當在低於元件之臨限電壓之一電壓下相對於源極接點21對閘極接點23加偏壓時，III-N主體層17中之p型摻雜劑充分耗盡GaN層31及AlGaN層32，使得在元件之閘極區域81中不存在通道，且因此在源極21與汲極22之間的元件通道不連續。當將一正電壓施加至汲極時，在斷開狀態中的元件300之電壓阻擋機制與如先前描述的元件200之電壓阻擋機制相同。
現在，參看第5圖，展示一N極III-N元件500之橫截面圖。第5圖之III-N元件500類似於第4圖之III-N元件400，不同之處在於元件500描繪在閘極區域81中之III-N主體層17相對於III-N通道層16之頂表面(與基板相對)之平均側壁角度α<90°(例如，在20°至80°之間，例如，30°至80°或30°至70°)之一實施例。
此角度α可例如相對於III-N通道層16小於70°。元件500可具有相對於元件400的若干效能優勢。歸因於在閘極區域81中之側壁上的再生長之III-N遷移率增強層(層31及32)之半極晶體定向，在GaN層31中可引起淨負極化電荷，因此增大元件之臨限電壓。GaN層31及AlGaN層32之角度α、厚度及組成可經選擇以使在GaN層31與AlGaN層32之間的介面處之淨極化電荷最佳化。隨著角度α減小，GaN層31之側壁愈靠近N極平面，此增大了淨負極化電荷，且又增大了元件之VTH。此外，AlGaN層32之鋁組成愈高，則淨負極化電荷愈高，此亦增大VTH。此允許元件500具有與元件400相比增大之臨限電壓，同時仍然維持高通道遷移率、低導通電阻及高擊穿電壓。
第5圖亦描繪安置於III-N障壁層12與III-N後障壁層14之間的n型GaN：Si層13。GaN：Si層13用以防止寄生二維電洞氣體在後障壁層14之底部附近的形成。若電洞累積於後障壁之底部附近，則歸因於電洞捕集，元件可罹患寄生洩漏電流及VTH不穩定。若GaN：Si層之摻雜過低，則可發生寄生電洞累積，然而，若摻雜過高，則寄生電子累積可發生於後障壁層14之底部附近。GaN：Si層13可具有在1nm與50nm之間的厚度，例如，GaN：Si層13可具有大於1nm且小於20nm之一厚度。雖未在第2圖至第4圖中展示，亦可將GaN：Si層13包含為III-N後障壁層14之第一或第二部分，如在元件
200-400中所描述。閘極、汲極及源極接點配置可類似於在元件100中描述之配置。
現在，參看第6圖，展示一N極III-N元件600之橫截面圖。第6圖之III-N元件600類似於第5圖之III-N元件500，不同之處在於元件600描繪額外(例如，再生長)III-N遷移率增強層結構(包含AlGaN層32及GaN層31)在源極接點21與汲極接點22之間連續延伸之一實施例。在源極側及汲極側接取區域中的再生長之GaN層31及AlGaN層32可比元件500改良元件600，原因如下：(i)再生長之III-N層31及32將重建構且鈍化在汲極側接取區域中的III-N通道層16之經蝕刻頂表面，(ii)歸因於在N極結構中的AlGaN層32與GaN層31之介面處的淨負極化電荷，電場可在斷開狀態中減小，從而導致較低斷開狀態洩漏及較高擊穿電壓，及(iii)再生長之AlGaN層32可充當選擇性蝕刻終止層，此對於實現在汲極側接取區域中的高電壓場電鍍結構係需要的。替代地，第6圖之實施例之遷移率增強層可省去AlGaN層32，且僅由GaN層31組成。
一種形成第6圖之元件600之方法如下。形成一N極III-N材料結構。形成N極III-N材料結構包含在一合適基板10上形成一III-N緩衝層12，例如，在一誤切藍寶石基板上。III-N緩衝層12可由在基板上形成一薄N極GaN成核層及在該成核層上形成一碳摻雜之GaN緩衝層組成。接下來，III-N後障壁層形成於緩衝層上，其
中第一部分13為矽摻雜之分級AlGaN層，且第二部分14為非故意摻雜之恆定組成AlGaN層。一III-N通道層16形成於III-N後障壁層14上，且一2維電子氣體(亦即，2DEG層)19形成於層14與層16之間的介面處。接下來，一p型III-N主體層17形成於III-N通道層16上，且一n型III-N封蓋層形成於III-N主體層17上。在III-N主體層17與III-N封蓋層18之間的介面可經由一隧道接面形成。形成該隧道接面可包括：形成一p++/AlN/n++材料層結構，例如，在III-N主體層17之頂表面處的20nm厚p++層(例如，摻雜有具有2x1019cm-3之一濃度的鎂)；在該p++層上形成一薄AlN或AlGaN夾層(例如，1.5nm厚)；及形成一n++層，例如，在III-N封蓋層18之底表面處的20nm厚n++層(例如，摻雜有具有2x1019cm-3之一濃度的矽)。接下來，形成元件600包括移除III-N封蓋層18、III-N主體層17及III-N通道層16之在元件之汲極側接取區域83中的一部分，例如，藉由乾式蝕刻，曝露III-N材料結構之一表面，形成一溝槽凹座35。移除之III-N材料層的暴露之側壁形成於閘極區域81中，其中暴露之側壁相對於III-N通道層16之頂表面的角度在30與70度之間。接下來，一再生長之III-N遷移率增強層形成於III-N材料結構之暴露之表面上，且一閘極介電質34形成於遷移率增強層上。接下來，該遷移率增強層及該閘極介電質分別在源極區域85及汲極區域86中移除，且視情況，在源極區域85中的III-N封蓋
層18之至少一部分中移除。接下來，形成元件包括在高溫下將元件退火以電活化p型III-N主體層17。接下來，源極及汲極歐姆接點係藉由在源極及汲極區域中沉積含有鋁(Al)、Ti/Al或類似者之金屬堆疊來形成。最後，一閘極金屬堆疊33(例如，Ti/Al)形成於元件之閘極區域81中。
現參看第7圖，展示一第III族極III-N增強模式(E模式)元件700。該III-N元件700包含在一合適基板60上生長之一III-N緩衝層62，例如，GaN或AlGaN，該基板可例如為矽、碳化矽、藍寶石、AlN或GaN。III-N緩衝層62及基板60可具有與元件200之層10及12類似的性質，或與層10及12相同。該III-N元件700進一步包含在III-N緩衝層62上之一III-N通道層66，例如，非故意摻雜(UID)之GaN，及在III-N通道層66上之一III-N障壁層64，例如，AlxGa1-xN。III-N障壁層64之帶隙典型地大於III-N通道層66之帶隙。III-N通道層66具有與III-N障壁層64不同之組成，且III-N障壁層64之厚度及組成經選擇，使得在III-N通道層66中鄰近層64與66之間的介面誘發二維電子氣體(2DEG)通道69(由第6圖中之虛線指示)。
一III-N主體層67形成於III-N障壁層64之至少一部分上。該III-N主體層67至少形成於閘極接點63與源極接點21之間，且在源極接點21與汲極接點22之間的元件接取區域683之至少一部分中經移除(典型
地，藉由乾式或濕式蝕刻)，如在第7圖中展示。一垂直或實質上垂直側壁沿著III-N主體層67之汲極側邊緣按相對於III-N障壁層64之頂表面之平均角度α形成，其中該頂表面與基板60相對。如在第7圖中看出，角度α為大致90°(例如，在80°至90°之間)。然而，III-N主體層67之側壁可按角度α<90°傾斜，例如，在相對於III-N通道層64之與基板60相對的頂表面之20°至80°之間。III-N主體層67可為p摻雜層或具有與第2圖之層17類似之性質的半絕緣/絕緣層(i-GaN)。一n型摻雜之III-N封蓋層68形成於III-N主體層67上，且可具有與第2圖之III-N封蓋層18類似的性質或與III-N封蓋層相同。源極21可接觸n型III-N封蓋層68及/或可凹進至該III-N封蓋層內，使得源極21與III-N主體層67接觸(未展示)。將源極連接至III-N主體層之方法以及結構配置可與針對元件200描述之方法及結構配置相同。
III-N材料結構層64、67及68之一部分在源極接點21之與汲極接點22相對的一側上移除，使得III-N通道層66之頂表面在閘極區域681中暴露。III-N層64、67及68之一垂直側壁按相對於III-N障壁層64之頂表面之角度θ形成於閘極區域681中，其中該頂表面與基板60相對。如在第7圖中看出，角度θ可為大致90°(例如，在80°至90°之間)。然而，III-N層之側壁可按角度θ<90°傾斜，例如，在20°至80°之間。在元件之閘極區域中的III-N材料結構之側壁可為實質上垂直
(90°，亦即，非極平面)，或該側壁可按角度θ<90°傾斜(亦即，半極平面)。較佳地，角度θ可靠近90°(垂直)以確保閘極通道形成於非極平面上。若角度θ低於90°，例如，小於70°，且閘極堆疊包括一再生長之III-N材料結構(其包含一AlGaN/GaN層)，則在III-N極結構上之半極平面可誘發在AlGaN/GaN介面處之一淨正極化電荷，從而引起元件臨限電壓之不良減小。角度θ可實質上與角度α相同，或兩個角度可實質上不同。一個角度可為垂直的，而另一角度係傾斜的，例如，角度α可為大致90°且角度θ可在45°至90°之間(或反之亦然)。雖未展示，但歸因於每一層之不同組成及蝕刻性質，材料層64、67及68中之每一者可具有不同角度。為了清晰起見，角度θ及α具體地指III-N主體層67相對於III-N障壁層64之頂表面(與基板相對)的角度。
一閘極接點63及一閘極絕緣體層34形成於III-N材料結構的暴露垂直側壁上，如在第7圖中展示。第7圖之元件700具有閘極-源極-汲極(G-S-D)配置，亦即，源極接點21在閘極接點63與汲極接點22之間。此外，可安置於元件上之任何源極連接之場板結構(未展示)亦位於閘極接點63與汲極接點22之間，使得源電極之所有部分安置於閘極與汲極之間(亦即，源極全部含於閘極接點63與汲極接點22之間)。
此外，一再生長之III-N閘極遷移率增強層65可安置於閘極絕緣體層34與在閘極區域681中的暴露
之III-N材料結構之側壁部分之間，如在第7圖中展示。III-N閘極遷移率增強層65可為例如具有分別與第4圖之遷移率增強層31及32類似之性質的多個III-N層(例如，GaN及AlGaN)之組合；然而，對於第7圖之元件，若角度θ小於90°，則閘極遷移率增強層65在III極定向上生長。替代地，再生長之III-N閘極遷移率增強層65可形成有使得元件700為一耗盡模式元件之性質。此外，當III-N閘極遷移率增強層65摻雜有Si時，類似於在元件400中描述的耗盡模式再生長III-N層結構或藉由減小角度θ(例如，小於70°)，可製造耗盡模式(D模式)元件，從而形成層65中之半極平面，使得層65中的誘發之淨正極化電荷之量值使臨限電壓小於0V。一連續2DEG通道層69存在於III-N通道層66之在III-N障壁層64之介面附近的區域中，已在元件之閘極區域中移除III-N障壁層64。
現在，參看第8圖，展示一第III族極III-N元件800之橫截面圖。第8圖之III-N元件800類似於第7圖之III-N元件700，不同之處在於元件800描繪具有一初級2DEG通道69及一次級2DEG通道69'之一實施例。第二III-N障壁層64'及第二III-N通道層66'形成於III-N通道層66下方。第二III-N障壁層64'及第二III-N通道層66'可具有分別與層64及66類似之組成及厚度，或其可不同。舉例而言，第二III-N障壁層64'及第二III-N通道層66'之組成及厚度可經選擇，使得在次
級2DEG通道69'中誘發之電荷少於在初級2DEG通道69中誘發之電荷。此外，第8圖之元件800可經配置以具有3個或更多個2DEG通道，使得在元件中之交替η次之AlGaN/GaN(障壁/通道)層將誘發η數目個2DEG通道。此處，η可大於5。舉例而言，每一2DEG通道可經配置使得伴隨每一後續層，減少誘發之電荷，其中最低電荷在最接近基板10之通道中，且最高電荷在遠離基板10之通道中。在元件700中形成多個通道允許藉由按需要添加額外通道來針對遷移率將2DEG電荷最佳化。此外，藉由針對每一通道定製2DEG電荷密度，可調諧每一通道之2DEG電荷以將場電鍍最佳化。通道在III-N材料結構中愈深，則通道愈難以場電鍍，為此，可較佳地自遠離基板之通道至最接近基板之通道，減少2DEG電荷。此外，第8圖展示安置為具有一第一再生長之III-N通道層65(a)及一第二再生長之III-N障壁層65(b)的多個層之再生長之III-N閘極遷移率增強層65之組件，該等組件亦可存在於元件700中。
第7圖及第8圖之元件700及800如下工作：元件之臨限電壓(亦即，接通閘極區域中之通道所需之電壓)由III-N主體層67、III-N再生長之層65(a)及65(b)、閘極絕緣體層34與閘極接點63之間的材料堆疊決定。當在大於元件之臨限電壓之一電壓下相對於源極接點21對閘極接點63加偏壓時，在元件之閘極區域681中的再生長之III-N閘極遷移率增強層65中形成一電子通道。在閘
極區域681中形成之電子通道連接至η數目個2DEG通道。當將一正電壓施加至汲極22時，電子自源極21流過傳導性n型III-N封蓋層68，流過在閘極區域中之電子通道，至η數目個2DEG通道19內，且至汲極22，從而形成源極接點21與汲極接點22之間的一連續元件通道。
當在低於元件之第一臨限電壓之一電壓下相對於源極接點21對閘極接點63加偏壓時，III-N主體層67中之p型摻雜劑充分耗盡III-N層65(a)與III-N層65(b)之介面，使得在閘極63與III-N主體層67之間的閘極區域681中不存在行動電荷且不存在電子通道，且因此在源極21與汲極22之間的元件通道不連續。當將正電壓施加至汲極時，電流阻擋機制類似於先前針對元件200描述之電流阻擋機制。
現在，參看第9圖，展示一第III族極III-N元件900之橫截面圖。第9圖之III-N元件900類似於第7圖之III-N元件700，不同之處在於元件900描繪具有一源極-閘極-汲極(S-G-D)配置之一實施例，亦即，閘極接點63在源極接點21與汲極接點22之間連續延伸。為了製造元件800，經由III-N障壁層64形成一凹座，以暴露III-N通道層66之頂表面，且該凹座可部分延伸至通道層66內。在凹座下方的III-N通道層66之區域可視情況經n型摻雜(例如，摻雜有矽)以增大在凹進之區域中的元件通道之遷移率。III-N障壁層64之凹座在III-N主體層67之垂直側壁邊緣與元件之閘極區域681中的汲極接
點22之間。一再生長之III-N閘極遷移率增強層65、一閘極絕緣體層34及一閘極接點63保形地形成於III-N主體層67之垂直側壁上，且在形成於III-N障壁層64中之凹座中，如在第7圖中展示。III-N閘極增強層65可為例如具有分別與第8圖之遷移率增強層65(a)及65(b)類似之性質的多個III-N層(例如，GaN與AlGaN)之組合。遷移率增強層65可在延伸至源極接點21的III-N封蓋層68之頂表面上連續地延伸，且在延伸至汲極接點22的III-N障壁層64之頂表面上延伸，或可將閘極接點23用作一蝕刻遮罩以蝕刻遷移率增強層65，使得再生長之遷移率增強層保持處於閘極接點23正下方，但在其他各處經蝕刻掉或部分蝕刻掉(未展示)。與第7圖之元件700相比，第9圖之元件900可具有一減小之汲極側接取區域長度(亦即，較低通電電阻)及在源極與汲極接點之間的較低峰值電場，然而，可需要額外處理步驟及光罩層來在III-N障壁層64中形成凹座。
現參看第10圖，展示一第III族極III-N耗盡模式元件1000。該III-N元件1000包含在一合適基板80上生長之一III-N緩衝層182，例如，GaN、AlGaN或非故意摻雜(UID)之GaN，該基板可例如為矽、碳化矽、藍寶石、AlN或GaN。III-N緩衝層182及基板80可具有分別與元件100之層12及10類似的性質，或與層10及12相同。III-N主體層87可在閘極接點23與源極接點21之間，但不在閘極接點23與汲極接點22之間。舉例
而言，III-N主體層87可形成於全部III-N緩衝層上，且接著在每一處移除(例如，藉由乾式及/或濕式蝕刻)，在隨後沉積閘極接點23及源極接點21之處(如在第10圖中展示)除外。III-N主體層87可為p摻雜層，其具有與第2圖之層17類似之性質。一n+摻雜之III-N封蓋層88形成於III-N主體層87上，且可具有與第2圖之III-N封蓋層18類似的性質。源極21可接觸該n+III-N封蓋層88或可凹進至該III-N封蓋層內，使得源極21與III-N主體層87接觸(如先前展示)。在汲極側接取區域883中移除III-N材料結構層87、88之一部分，且在閘極區域881中至少部分移除，如在第10圖中展示，使得暴露III-N緩衝層82之頂表面。
III-N通道層181(例如，再生長GaN之層)及在通道層181上之III-N障壁層183(例如，再生長AlGaN之層)可形成(例如，沉積)於III-N材料結構的暴露之頂表面上。通道層181及障壁層182在隨後形成之源極接點21與汲極接點22之間連續延伸。再生長之III-N層181及183可沉積於n+III-N封蓋層88之頂表面上，保形地在閘極區域881中的III-N主體層87之垂直側壁部分上，及在汲極側接取區域883中的III-N緩衝層182之頂表面上，如在第10圖中展示。再生長之III-N障壁層183之帶隙典型地大於再生長之III-N通道層181之帶隙。通道層66具有與障壁層183不同之組成，且障壁層183之厚度及組成經選擇，使得在再生長之III-N通
道層181中鄰近層181與181之間的介面誘發二維電子氣體(2DEG)通道89(由第10圖中之虛線指示)。通道層181之厚度可在10nm與300nm之間，例如，50nm。障壁層183之厚度可在1nm與100nm之間，例如，30nm。通道層181之厚度可足夠厚，使得當在高於元件之臨限電壓下對閘電極加偏壓時，p摻雜之III-N主體層87未充分耗盡元件之閘極區域881中的2DEG通道。
閘極絕緣體層34及閘極接點23可沉積於元件之閘極區域881中，保形地在再生長之III-N障壁層83之頂表面上。閘極絕緣體層34及閘極接點23可具有與第2圖之元件200中所描述類似的性質，或與元件200中所描述相同。源極接點21及汲極接點22分別形成於源極區域885及汲極區域886中。源極接點21及汲極接點22可類似於第2圖之元件200之源極及汲極接點來配置。汲極22接觸再生長之III-N通道層181。一凹座可形成於III-N通道層181中，以允許汲電極至2DEG通道89的改良之接觸。
第10圖之耗盡模式III-N元件1000如下操作：當在大於元件之臨限電壓的一電壓下相對於源極21對閘電極23加偏壓時，2DEG通道89連續地延伸穿過在源極接點21與汲極接點之間的再生長之III-N通道層181，且將該元件視為在接通狀態中。當在低於元件之臨限電壓的一電壓下相對於源極21對閘極23加偏壓時，耗盡在元件之閘極區域881中的2DEG通道19之電荷，且因
此元件通道在源極21與汲極22之間連續，且將該元件視為在斷開狀態中。
具有橫向閘極區域之傳統III-N元件在於連續使用下加應力後典型地展示臨限電壓(Vth)之移位，如先前所描述。然而，在第10圖之元件1000中，當與無III-N主體層87之橫向III-N元件相比時，III-N主體層87可將元件之VTH移位減小更靠近0V。III-N主體層之益處先前已描述於元件200中。
第11A圖展示與高電壓D模式FET一體整合以產生能夠在高電壓(諸如，大於600V或大於1200V)下操作之一整合式III-N元件1100的一低電壓E模式FET之一實例實施例橫截面圖。第11A圖之元件1100係使用類似於第6圖之元件600的元件之低電壓增強模式閘極模組結合在經設計成控制元件之高電壓部分的一傳統耗盡模式模組中之場電鍍結構36來建構。將元件之增強模式閘極模組展示為區域901，且將具有場電鍍結構36之耗盡模式高電壓模組展示為區域902。
第11B圖展示與高電壓D模式FET一體整合以產生能夠在高電壓(諸如，大於600V或大於1200V、大於3300V或大於10kV)下操作之一整合式III-N元件1200的一低電壓E模式FET之一實例實施例橫截面圖。第11B圖之元件1200係使用類似於第6圖之元件600的低電壓增強模式閘極模組901結合經設計成控制元件之高電壓部分的一電荷平衡模組來建構。將元件之增強模
式閘極模組展示為區域901，且將具有電荷平衡結構之耗盡模式高電壓模組展示為區域903。
電荷平衡區域903可由定位於元件1200之汲極側接取區域中的III-N電荷平衡層905界定。III-N電荷平衡層905材料結構可在形成汲極側接取區域中之溝槽凹座35後形成(例如，再生長)。III-N電荷平衡層905可經由電荷平衡接點區域904連接至源電極，且與汲電極電隔離。電荷平衡接點區域904可形成於電荷平衡區域903之最靠近閘極模組的側上，因此保護接點區域904免受在汲電極附近之高電壓。舉例而言，在電荷平衡接點區域904與汲極接點22之間的III-N電荷平衡層905之面積大於在電荷平衡接點區域904與源極接點21之間的III-N電荷平衡層905之面積。
III-N電荷平衡層905可藉由一單一III-N層或藉由具有變化之Al、In或GaN組成的多個III-N層實現。電荷平衡層堆疊可為p型III-N層。p型摻雜之組成可藉由雜質合併(例如，鎂)或藉由極化摻雜(在[000-1]方向上之正極化場梯度)來提供。跨III-N電荷平衡層905之p型摻雜密度濃度可具有均勻分佈、多分級分佈、多邏輯框函數狀分佈或多δ函數狀分佈。電荷平衡層905可為高k介電材料層。
電荷平衡層可經設計使得在斷開狀態中，層905中的淨負極化電荷之密度充分類似於III-N通道層16中的淨正極化電荷之密度(例如，在其50%內)。電
荷平衡層905可經設計使得當施加小的斷開狀態汲極偏壓(例如，小於30V)時，GaN通道16中之2DEG 19及電荷平衡層堆疊中之任何正載流子(亦即，電洞)可跨全部電荷平衡區域903同時耗盡。電荷平衡模組之厚度及組成可經選擇，使得當在斷開狀態中時，電荷平衡能夠阻擋高電壓，同時維持在汲極側接取區域中之均勻橫向及垂直電場。電荷平衡區域903與汲極接點23之間的距離可足夠大以防止耗盡區域充分延伸至汲極接點23，例如，大於2μm。
電荷平衡層905中之高電洞遷移率可藉由p型調變摻雜III-N異質結構來達成，例如，電荷平衡層905可由一AlxGa1-xN層形成(其中x可大於0.5)。在另一實例中，電荷平衡層905可藉由沉積於薄AlxGa1-xN層之上的一薄GaN層來實現(其中x可大於0.5)。在另一實例中，電荷平衡層905可藉由沉積於薄AlxGa1-xN層之上的薄GaN層之週期性重複來實現(其中x可大於0.5)。III-N異質結構中之p型摻雜分佈可具有一均勻分佈，或其可具有一單一或多邏輯框函數狀分佈，或其可具有一單一或多δ函數狀分佈。電荷平衡層905之長度可大於10μm，可大於25μm，或可大於45μm。
源電極與電荷平衡層905之間的接點可經由一習知金屬半導體歐姆接點或經由在第11B圖之電荷平衡接點區域904中展示的一隧道接面接點(類似於第2圖之元件200中之隧道接面)來形成。對於電荷平衡接點與
一隧道接面一起形成之一實施例，n型III-N層906可形成於電荷平衡層905與源電極金屬化之間。另外，可在電荷平衡接點區域904外移除n型層906。
電荷平衡層905亦可形成於一耗盡模式III-N元件中。當在耗盡模式III-N元件中使用時，電荷平衡層905可電連接至該耗盡模式元件之閘極接點23，而非電連接至一增強模式元件之源電極。
用於實施第2圖至第6圖及第9圖至第10圖之元件的佈局以俯視圖圖示於第12圖、第13A圖、第13B圖、第13C圖、第13D圖、第13E圖、第14A圖、第14B圖、第14C圖及第14D圖中。第12圖展示下文被稱作「平常佈局」的一第一元件佈局之俯視圖剖面。一垂直元件區段101及一橫向元件區段102由在閘極區域81中的III-N主體層17之垂直側壁201界定，如在第2圖中展示。自第12圖之俯視圖看到的此區域之寬度(沿著閘極23之寬度)為一直區域，且對應於元件之閘極寬度(WG)。在「平常佈局」中，垂直側壁之平面向量平行於橫向元件區段102中的電流之方向。在第2圖至第6圖及第9圖至第10圖中展示的元件200-600及900-1000之橫截面圖可由如在第12圖中展示之虛線6'指示。
第13A圖及第13B圖展示下文被稱作「梳狀佈局」的第二元件佈局之俯視圖剖面，其中垂直元件區段101與橫向元件區段102之間的邊界由形成下文被稱作「齒」(標注為121)之一陣列特徵的一連串段或曲線界
定。齒121可經設計使得鄰近齒之間的距離(第13B圖中之尺寸「a」)可在20nm與20μm之間；每一齒之寬度(第13B圖中之尺寸「b」)可在20nm與20μm之間；每一齒之長度(第13B圖中之尺寸「c」)可在0μm與20μm之間；在齒之基底處的角度(第13B圖中之角度「δ」)可在10度與350度之間；在齒之側處的角度(第13B圖中之角度「θ」)可在10度與170度之間；在齒之頂部處的角度(第13B圖中之角度「φ」可在10度與350度之間。較佳地，該角度δ可在100度與200度之間。較佳地，該角度φ可在100度與200度之間。
替代地，齒之角可為圓的，如在第13C圖及第13D中看出。角之變圓可為用以界定齒的光微影步驟之結果，或為用以移除橫向元件區段102中之III-N材料結構的蝕刻製程之結果。齒之端部可具有一半徑r1，而齒之內部角可具有一半徑r2，如在第13D圖中展示。段之序列表示在閘極區域81中的III-N主體層17之垂直側壁邊緣，如自俯視圖看出，且對應於元件100-500及800-900之閘極寬度(WG)。閘極接點23沉積於閘極區域81上，使得其沿著全部閘極寬度覆蓋垂直側壁。
與「平常佈局」相比的「梳狀佈局」之優勢為針對相同晶片面積的閘極寬度之增大。舉例而言，梳狀佈局之閘極寬度相對於平常佈局可增大2倍，可增大5倍，或更大。此可減小閘極通道電阻，及元件之總接通狀態電阻。「梳狀佈局」之另一優勢為任意定向垂直閘極側壁之
平面向量而不改變橫向元件區段102中的電流之方向之能力。當達成垂直閘極側壁之最佳電性質需要的結晶平面及達成橫向元件區段102之最佳電性質需要的結晶平面截然不同或不同時，此設計參數係有益的。第2圖至第6圖及第9圖至第10圖中展示的元件200-600及900-1000之橫截面圖可由如在第13A圖中展示之虛線7'指示。
第13E圖展示下文被稱作「碎形佈局」的一替代元件佈局之俯視圖剖面。齒之端部可具有一半徑r1，而齒之內部角可具有一半徑r2，如在第13D圖中展示。齒之周界可為「碎形」，亦即，在愈加小之尺度下自類似，如在第13E圖中看出。齒之自類似縮放可重複高達由使用之光微影設備決定的一合理製造極限，例如，以愈加更小之尺度，高達五次。段之序列表示在閘極區域81中的III-N主體層17之垂直側壁邊緣，如自俯視圖看出，且對應於元件200-600及900-1000之閘極寬度(WG)。
第14A圖、第14B圖、第14C圖及第14D圖展示下文被稱作「島佈局」的第三元件佈局之俯視圖剖面，其中垂直元件區段101與橫向元件區段102之間的邊界由下文被稱作「島」之一陣列閉合形狀界定。該陣列島可為一維，亦即，島僅在第14A圖中之橫方向(亦即，平行於汲極接點)上重複，或二維，亦即，島在橫及縱兩個方向上重複，如在第14B中看出。每一島之直徑可在1μm與100μm之間。每一島之間的間距可在1μm與100μm
之間。該島可具有規則多邊形、不規則多邊形、圓之形狀，或任一其他適當形狀。該島可具有規則六邊形之形狀。該島可具有任一定向。若島為規則六邊形，島之定向可使得六角檯面垂直於汲極接點，如在第14A圖及第14B圖中看出，或平行於汲極接點，如在第14C圖及第14D圖中看出。每一島之周界表示自俯視圖看出的垂直閘極側壁。所有島之周長之總和對應於元件之閘極寬度。閘極接點23沉積於閘極區域81上，使得其沿著島周界覆蓋垂直側壁。源極接點21沉積於每一島之扇區中，使得確保至III-N主體層17及III-N封蓋層18之電連接。第2圖至第6圖及第9圖至第10圖中展示的元件200-600及900-1000之橫截面圖可由如在第14A圖及第14B圖中展示虛線8(a)'及8(b)'指示。「島佈局」之優勢類似於「梳狀佈局」之優勢，諸如，減小閘極通道電阻及元件之總接通狀態電阻。
第15A圖展示具有用以形成源極接點21與p型III-N主體層17之間的一隧道接面(由第15A圖中之虛線區域151指示)之詳細III-N材料層結構及形成於源極與汲極之間的主體二極體的一實例III-N材料結構實施例(諸如，第6圖之元件600之材料結構)。如先前在第2圖中描述，作為p型GaN主體層17與n型GaN封蓋層18之間的介面，可藉由在III-N主體層17之頂表面處引入高度摻雜之p型GaN區域154(亦即，p++ GaN)(例如，在2nm與50nm厚之間，具有大於5×1019cm-3
之摻雜密度)且在III-N封蓋層18之底表面處引入高度摻雜之n型GaN區域152(亦即，n++ GaN)(例如，在2nm與50nm厚之間，具有大於5×1019cm-3之摻雜密度)來形成隧道接面接點。在N極III-N材料中的隧道接面之品質可藉由在層152與層154之間插入一薄AlyGa1-yN(0<y
1)層153(使得隧道接面介面區域151為p+ GaN/p++ GaN/AlyGa1-yN/n++ GaN/n+ GaN)來進一步改良。薄AlyGa1-yN層153之厚度可在0.5nm至5nm之間，較佳地，在0.5nm與2nm之間。較佳地，AlyGa1-yN層153具有高鋁組成，例如，鋁之組成(y)可大於50%(亦即，y>0.5)。該鋁組成可接近100%(亦即，y=1)，使得該層為AlN。P++層154及n++層152可為10nm至30nm厚，且分別具有大於5×1019cm-3之Mg及Si濃度。
已引入隧道接面151以改良源極接點21之金屬與p型III-N主體層17之間的電接觸。為了驗證p型III-N主體層17之電流阻擋性質，第15A圖之材料結構如由第15B圖展示特徵為在源極接點21與汲極接點22之間的兩端子主體二極體。此處，電流-電壓曲線AA展示主體二極體之整流性狀。當陽極(亦即，源極接點)經正向偏壓(在電壓範圍AB中)時，主體二極體在傳導模式(具有~50A/cm2之電流密度)中操作，且當陽極經反向偏壓(在電壓範圍AC中)時，主體二極體在阻擋模式(具
有高達~200μA/cm2之洩漏電流)中操作，如在第15B圖中展示。
第15C圖展示用於p++/n++隧道接面之電流-電壓曲線，且第15D圖展示p++/AlN/n++隧道接面(諸如，在第15A圖之虛線區域151中展示的結構)之電流-電壓曲線。在第15D圖中的高度摻雜之p型GaN層154與高度摻雜之n型GaN層152之間的介面處具有一插入之AlN夾層153的隧道接面之接點電阻比省去AlN夾層153的第15C圖之隧道接面結構之接點電阻低得多，如由前述圖中的曲線之斜度指示。
經製造無遷移率增強層之一電晶體元件及經製造具有2.6nm GaN遷移率增強層之一電晶體元件的特性展示於第16A圖中(諸如，在第6圖中之GaN遷移率增強層31)。對於由曲線162指示的無遷移率增強層之元件，在10μA/mm下之臨限電壓(Vth)、次臨限斜度(SS)及估計之垂直通道遷移率(μ)分別為+3.5V、360mV/dec及4.3cm2/V．s。對於由曲線161指示的具有遷移率增強層之元件，在10μA/mm下之臨限電壓(Vth)、次臨限斜度(SS)及估計之垂直通道遷移率(μ)為+2.2V、228mV/dec及26cm2/V．s。如所預期，藉由將閘極區域中之通道進一步移動遠離p型主體層，將具有遷移率增強層的元件之臨限電壓移位得更低。遷移率增強層之有益作用亦可在於第16B圖及第16C中圖示的輸出曲線(在Vg=0V、+2.5V、+5V、+7.5V下
獲取之Ids對Vds)中觀測到。經製造具有一遷移率增強層(在第16C圖中展示)之元件具有比經製造無遷移率增強層(在第16B圖中展示)之元件低的側壁通道Ron(20.0Ω．mm對4.25Ω．mm)及高的汲極飽和電流(在Vg=+7.5V下，42mA對5mA/mm)。
接下來，如在第16C圖中展示的經製造具有遷移率增強層之元件經使用諸如在第12圖及第13C圖中展示之閘極結構的不同閘極結構來進一步特徵化。對於具有「平常佈局」、2x「梳狀佈局」及5x「梳狀佈局」之閘極側壁設計的元件之電流-電壓輸出曲線分別展示於第17A圖、第17B圖及第17C圖中。輸出曲線展示分別展現22.9Ω．mm、6.6Ω．mm及3.8Ω．mm之導通電阻及分別42mA/mm、115mA/mm及189mA/mm的在Vg=+7.5V下之汲極飽和電流。與經製造具有「平常佈局」之元件相比，可藉由實施具有「梳狀佈局」之一閘極結構來達成顯著的導通電阻改良。與「平常佈局」相比，在「梳狀佈局」電晶體中尚未觀測到對臨限電壓、次臨限斜度及遷移率之不利影響。
第18圖展示分別在1V、5V及10V之依序增大汲極偏壓下的自類似於經製造具有一5x「梳狀佈局」及一2.6nm GaN遷移率增強層之元件600的一元件獲取之電流-電壓曲線。第18圖之元件當在依序更高之汲極電壓下加偏壓時具有大於2V之Vth，無可觀測到之Vth移位，指示裝備有p型GaN主體層的閘極模組之可忽略之
汲極誘發之障壁降低(Drain-Induced Barrier Lowering；DIBL)及優越阻擋性質。
為了進一步評估元件臨限穩定性，可在高溫斷開狀態應力及高溫負閘極偏壓應力期間測試Vth。在130℃下執行高溫斷開狀態應力達大於120小時，其中(Vg；Vd)=(0V；10V)。按對數時間間隔，在正方向上掃掠閘極電壓，以獲取電流-電壓轉移曲線。在第19圖中將Vth之方差用曲線表示為時間之對數函數。在超過120小時之閘極應力後，Vth經歷相對小的負Vth移位~0.14V，且貫穿應力週期元件通常保持關(亦即，Vth>0V)。
在130℃下進行高溫負偏壓應力達大於120小時，其中(Vg；Vd)=(-4V；0.1V)。按對數時間間隔，在負方向上掃掠閘極電壓，以獲取電流-電壓轉移曲線。在第20圖中將Vth之方差用曲線表示為時間之對數函數。在超過120小時後，臨限電壓指示相對小的負Vth移位~0.12V。
在兩個應力條件(斷開狀態及負閘極偏壓)下，元件貫穿應力週期維持常關性質。尚未觀測到次臨限斜度及次臨限洩漏之降級。在斷開狀態及負閘極偏壓下之相對穩定Vth進一步證實裝備有p型GaN主體層的閘極模組之優越之靜電特性。
已描述許多實施。然而，應理解，在不脫離本文中描述之技術及元件之精神及範疇之情況下，可進行各種修改。
實施例
雖然本發明在所附申請專利範圍中定義，但應理解，本發明亦可(替代地)根據以下實施例來定義：
A1.一實施例可包含一種III-N元件，包括：在一基板上之一III-N材料結構，其中該III-N材料結構包括一III-N緩衝層、一III-N障壁層及一III-N通道層，其中該III-N障壁層與該III-N通道層之間的一組成差異使一2DEG通道誘發於該III-N通道層中；在該元件之一源極側接取區域中的該III-N通道層上但不在該元件之一汲極側接取區域中的該III-N通道層上之一p型III-N主體層；及在該p型III-N主體層上之一n型III-N封蓋層；各在與該基板相對之一側上的該III-N材料結構上之一源電極、一閘電極及一汲電極；其中該源電極接觸該n型III-N封蓋層且電連接至該p型III-N主體層，且該汲電極接觸該III-N通道層；且其中當該閘電極在低於該元件之一臨限電壓的一電壓下相對於該源電極加偏壓時，該源電極與該2DEG通道電隔離。
A2.如A1所述之實施例，其中該III-N元件為一N極元件。
A3.如A2所述之實施例，其中該III-N障壁層在該III-N通道層與該III-N緩衝層之間。
A4.如A1至A3中任一項所述之實施例，進一步包括一閘極絕緣體層，其中該閘極絕緣體層及該閘電極形成於該元件之一閘極區域中的該p型層之一垂直或傾
斜側壁上，該閘電極進一步包括朝向該源電極延伸之一第一部分及朝向該汲電極延伸之一第二部分。
A5.如A4所述之實施例，其中該III-N元件經配置使得當在大於該元件之該臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，一反轉通道鄰近該閘極絕緣體層形成於該p型III-N主體層中，且在將一正電壓施加至該汲電極時，該反轉通道將該源電極電連接至該2DEG通道。
A6.如A4或A5所述之實施例，其中該III-N元件經配置使得當在大於該元件之該臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，包含該2DEG通道之一傳導性元件通道自該源電極連續性延伸至該汲電極，且當在小於該臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓且該汲電極具有相對於該源電極之一正電壓偏壓時，耗盡該III-N元件之該閘極區域中的該元件通道之行動電荷。
A7.如A4、A5或A6所述之實施例，進一步包括在該閘極絕緣體層與該III-N主體層之間的一III-N層結構。
A8.如A7所述之實施例，其中該III-N層結構接觸在該源極側接取區域中之該III-N封蓋層，且接觸在該汲極側接取區域中之該III-N通道層。
A9.如A7或A8所述之實施例，其中該III-N層結構在該源電極與該汲電極之間連續地延伸。
A10.如A7、A8或A9所述之實施例，其中該III-N層結構至少包括與該III-N主體層接觸之一GaN層。
A11.如A10所述之實施例，其中該III-N層結構進一步包括在該閘極絕緣體層與該GaN層之間的一AlxGa1-xN層，其中x在0.5與1之間。
A12.如A4至A11中任一項所述之實施例，其中該III-N主體層之該垂直或傾斜側壁與該III-N材料結構之一頂表面之間的一角度在20°與80°之間。
A13.如A1至A12中任一項所述之實施例，進一步包括在該III-N主體層與該III-N材料結構之間的具有在0.5nm至5nm之一範圍中的一厚度之一AlN層。
A14.如A1至A13中任一項所述之實施例，進一步包括在該III-N主體層與該III-N封蓋層之間的具有在0.5nm至5nm之一範圍中的一厚度之一AlN層。
A15.如A1至A14中任一項所述之實施例，其中該源電極直接接觸且電連接至該p型III-N主體層。
B1.一實施例可包含一種III-N電晶體，其包括：一III-N材料結構；一汲電極，其連接至該III-N材料結構中之一橫向2DEG通道；一源電極，其與該橫向2DEG通道由一電流阻擋層分開；及一閘電極，其經配置以調變在該源電極與該橫向2DEG通道之間的一傾斜或垂直通道中流動之電流；其中該電晶體之一臨限電壓大於0V。
B2.如B1所述之實施例，其中該電流阻擋層具有大於50nm之一厚度。
B3.如B1或B2所述之實施例，其中該電流阻擋層經p型摻雜，且當在低於該電晶體之該臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，實質上耗盡該電晶體之該垂直通道之電子。
B4.如B1、B2或B3所述之實施例，其中該傾斜或垂直通道與該橫向2DEG通道之間的一角度在20°與80°之間。
B5.如B1至B4中任一項所述之實施例，進一步包括在該電流阻擋層與該閘電極之間的一III-N層結構。
C1.一實施例可包含一種電子元件，包括：一N極III-N材料結構，其中該III-N材料結構包括一III-N通道層、一p型GaN主體層及一n型GaN封蓋層；在一源極接點與一汲極接點之間的一閘極接點，其中該p型GaN主體層在該源極接點與該III-N通道層之間，且該汲極接點直接接觸該III-N通道層；及在該閘極接點與該p型GaN主體層之一側壁之間的一III-N層結構，其中該III-N層結構接觸在該源極接點與該閘極接點之間的一第一區域中之該n型GaN封蓋層，且接觸在該閘極接點與該汲極接點之間的一第二區域中之該III-N通道層。
C2.如C1所述之實施例，其中該III-N層結構在該源極接點與該汲極接點之間係連續的。
C3.如C1或C2所述之實施例，其中該III-N層結構包括一GaN層。
C4.如C3所述之實施例，其中該III-N層結構進一步包括一AlyGa1-yN層，其中y大於0.5。
C5.如C3或C4所述之實施例，其中該GaN層之厚度在2nm與10nm之間。
C6.如C1至C5中任一項所述之實施例，其中該n型GaN封蓋層之薄層電阻低於該III-N通道層之薄層電阻。
C7.如C1至C6中任一項所述之實施例，其中該p型GaN主體層具有在2nm與5μm之間的一厚度，及小於5×1019cm-3之一摻雜密度。
C8.如C1至C7中任一項所述之實施例，其中在該第二區域中的該III-N通道層之厚度小於在該第一區域中的該III-N通道層之厚度。
C9.如C1至C8中任一項所述之實施例，其中該III-N通道層之組成經分級，使得極化場之梯度在[0 0 0 -1]方向上為負。
C10.如C1至C9中任一項所述之實施例，其中該III-N材料結構進一步包括一III-N後障壁層，其中該III-N通道層在該p型GaN主體層與該III-N後障壁層之間。
C11.如C10所述之實施例，其中該III-N後障壁層包括一第一部分、一第二部分及一第三部分；其中
該第一部分包括一n型GaN，該第二部分包括具有一變化組成之AlGaN，且該第三部分包括具有一恆定組成之AlGaN。
C12.如C11所述之實施例，其中該n型GaN摻雜有矽。
D1.一實施例可包含一種電子元件，包括：一N極III-N材料結構，其包括在具有一第二摻雜密度之一第一p型GaN層上的具有一第一摻雜密度之一第一n型GaN層；及至少部分在該n型GaN層上之一電極；其中該電極經由一隧道接面電連接至該p型層；且該隧道接面包括在該p型GaN層與該n型GaN層之間的一介面中之一AlyGa1-yN層，其中0<y
1。
D2.如D1所述之實施例，進一步包括在該n型層中之一凹座，其中該電極至少部分在該凹座中。
D3.如D2所述之實施例，其中該凹座之至少一部分延伸至該p型GaN層之一頂表面，且該電極之一部分正直接接觸該p型GaN層，其中該隧道接面經由該n型層中的該凹座之一側壁形成於該電極與該p型GaN層之間。
D4.如D1至D3中任一項所述之實施例，其中y大於0.5，且AlyGa1-yN層之厚度在0.5nm與5nm之間。
D5.如D1至D4中任一項所述之實施例，其中該隧道接面進一步包括在該第一n型GaN層與該
AlyGa1-yN層之間的一第二n型GaN層，及在該第一p型GaN層與該AlyGa1-yN層之間的一第二p型GaN層，其中該第二n型GaN層及該第二p型GaN層具有大於該第一及該第二摻雜密度之一摻雜密度。
D6.如D5所述之實施例，其中該第二p型GaN層及該第二n型GaN層各具有在2nm與50nm之間的一厚度及大於5×1019cm-3之一摻雜密度。
D7.如D1至D6中任一項所述之實施例，其中該第一p型GaN層具有在2nm與5μm之間的一厚度，及小於5×1019cm-3之一摻雜密度。
E1.一實施例可包含一種操作一III-N元件之方法，該方法包括：在大於一臨限電壓之一電壓下相對於一源極接點對一閘極接點加偏壓，其中一反轉通道形成於一閘極絕緣體層與一p型III-N層之間的一垂直介面處，由此將該源極接點電連接至一橫向2DEG通道；及相對於該源極接點在一正電壓下對一汲極接點加偏壓；其中電子自該源極接點流過該反轉通道，且流至該橫向2DEG通道內；且一連續元件通道形成於該源極接點與該汲極接點之間。
E2.如E1所述之實施例，進一步包括在小於該臨限電壓之一電壓下相對於該源極接點對該閘極接點加偏壓；其中該p型III-N層充分耗盡在該p型III-N層與該閘極絕緣體層之間的該垂直介面處之任何電荷，使得不
存在反轉通道，且該元件通道在該源極接點與該橫向2DEG通道之間不連續。
E3.如E1或E2所述之實施例，進一步包括：在大於一最小電壓之一正電壓下對該汲極接點加偏壓；其中充分耗盡在一源極側接取區域中的該2DEG通道之電荷。
E4.如E3所述之實施例，其中該最小電壓小於10V。
F1.一實施例可包含一電子元件，包括：一基板及在該基板上之一III-N材料結構；及一閘電極及一閘極絕緣層，該閘極絕緣層在該III-N材料結構與該閘電極之間；及一源電極及一汲電極，該源電極包括接觸該III-N材料結構之一部分，該源電極及該汲電極在該III-N材料結構之與該基板相對的一側上；其中源電極之與該III-N材料結構接觸的該部分形成於該閘電極與該汲電極之間。
F2.如F1所述之實施例，進一步包括：一閘極區域及一接取區域，彼閘極區域在該閘電極下，且該接取區域在該閘電極與該汲極之間；且該III-N材料結構包括一初級III-N通道層及一初級III-N障壁層，其中一組成差異誘發在該閘極區域與該汲極之間延伸的一初級2DEG通道。
F3.如F1或F2所述之實施例，該III-N材料結構包括：在該III-N通道層上之一絕緣GaN層；且該絕
緣GaN層在該源電極之接觸該III-N材料結構的該部分與該2DEG通道之間。
F4.如F1或F2所述之實施例，該III-N材料結構包括在該III-N通道層上之一p型GaN層；且該p型GaN層在該源電極之接觸該III-N材料結構的該部分與該2DEG通道之間。
F5.如F4所述之實施例，該元件進一步包括：在該p型GaN層上之一n型GaN層，該源電極連接至該n型GaN層及該p型GaN層；且該n型GaN層及該p型GaN層在該源電極與該閘極區域之間延伸。
F6.如F4或F5所述之實施例，該元件進一步包括：包括一GaN/AlGaN層的一再生長之III-N層結構，該再生長之III-N層形成於該閘極絕緣層與該p型GaN層之間；其中當在高於一臨限電壓下對該元件加偏壓時，在該閘極區域中之一電流傳導通道延伸穿過該再生長之III-N層。
F7.如F1至F6中任一項所述之實施例，其中該III-N材料結構包括：形成於該基板與該初級III-N通道層之間的一次級III-N通道層及一次級III-N障壁層，其中一組成差異誘發在該閘極區域與該汲極之間延伸的一次級2DEG通道。
F8.如F7所述之實施例，其中該元件中的在該III-N材料結構中交替n次之III-N通道層及III-N障壁層將誘發η數目個2DEG通道。
F9.如F8所述之實施例，其中每一III-N障壁層之組成經配置使得伴隨每一後續層，減少該誘發之電荷，其中最低電荷在最接近該基板之該2DEG通道中，且最高電荷在遠離該基板之該通道中。
G1.一實施例可包含一電子元件，包括：在一基板上之一III-N材料結構，其中該III-N材料結構包括：在一III-N緩衝層上之一III-N通道層；在該III-N通道層上之一III-N障壁層，其中該III-N障壁層與該III-N通道層之間的一組成差異使一橫向2DEG通道誘發於該III-N通道層中；在與該基板相對之一側上的該III-N材料結構上之一源極接點、一閘極接點及一汲極接點；及在一源極側接取區域中之該III-N障壁層上但不在一汲極側接取區域中之該III-N障壁層上的一p型III-N主體層；且該源極接點電連接至該p型III-N主體層；且該汲極電連接至該2DEG通道，且當在低於一臨限電壓下對該元件加偏壓時，該源極與該2DEG通道電隔離。
G2.如G1所述之實施例，該元件進一步包括一閘極絕緣體層；其中該閘極絕緣體層及該閘極接點形成於一閘極區域中的該p型III-N層之一垂直側壁上，該閘極接點包括朝向該源極接點延伸之一第一部分及朝向該汲極接點延伸之一第二部分。
G3.如G1或G2所述之實施例，該元件進一步包括經由該閘極區域中之該III-N障壁層形成的一凹
座，其暴露在該p型III-N主體層之該垂直側壁與該汲極接點之間的一區域中的該III-N通道層之一頂表面。
G4.如G3所述之實施例，進一步包括形成於該閘極絕緣體層與該III-N主體層之間的一額外III-N層結構；且該額外III-N層結構至少部分形成於該凹座中。
G5.如G3或G4所述之實施例，其中該閘極絕緣體層及該閘極接點至少部分形成於該凹座中。
G6.如G3、G4及G5所述之實施例，其中該III-N通道層之在該凹座下方的該區域摻雜有矽。
G7.如G4至G6中任一項所述之實施例，其中當在大於該臨限電壓之一電壓下對該元件加偏壓時，一電子通道形成於該元件之該閘極區域中的該額外III-N層結構中；且當將一正電壓施加至該汲極時，該電子通道將該源極接點電連接至該2DEG通道。
G8.如G7所述之實施例，其中該臨限電壓大於0V。
G9.如G4至G8中任一項所述之實施例，其中該額外III-N層結構在該源極接點與該汲極接點之間連續地延伸。
G10.如G4至G9中任一項所述之實施例，其中該額外III-N層結構包括與該III-N主體層接觸之一GaN遷移率增強層，及與該GaN遷移率增強層接觸之一AlGaN遷移率增強層。
G11.如G10所述之實施例，其中與總的第III族材料組成相比，該AlGaN遷移率增強層之一鋁組成為大於50%鋁。
G12.如G1至G10中任一項所述之實施例，其中該閘極區域中的該III-N主體層之該垂直側壁含有相對於該III-N障壁層之與該基板相對的一頂表面之一角度，其中該角度在20°與80°之間。
G13.如G1至G11中任一項所述之實施例，其中該元件進一步包括安置於該III-N主體層與該III-N障壁層之間的一AlN層，且該AlN層具有在0.5nm與5.0nm之間的一厚度。
G14.如G1至G12中任一項所述之實施例，其中該元件進一步包括安置於該III-N主體層與一III-N封蓋層之間的一AlN層，且該AlN層具有在0.5nm與5.0nm之間的一厚度。
H1.一實施例可包含一種III-N元件，包括：在一基板上之一III-N材料結構；該III-N材料結構包括一III-N緩衝層，及在一源極側接取區域中之該III-N緩衝層上但不在一汲極側接取區域中之該III-N緩衝層上的一p型層；及在與該基板相對之一側上的該III-N緩衝層上之一源極接點、一閘極接點及一汲極接點；及形成於在該源極接點與該汲極接點之間延伸的該III-N材料結構上之一III-N通道層及一III-N障壁層；其中該III-N障壁層與該III-N通道層之間的一組成差異使一2DEG
通道在該III-N通道層中誘發；且該源極接點連接至該p型層，且該p型層之一側壁角度在該閘極接點下方之一區域中形成該III-N通道層之一半極晶體定向。
H2.如H1所述之實施例，其中該III-N通道層具有在10nm與300nm之間的一厚度。
H3.如H1或H2所述之實施例，其中該III-N障壁層具有在1nm與100nm之間的一厚度。
H4.如H1、H2或H3所述之實施例，其中該元件為一耗盡模式元件。
I1.一實施例可包含一種電子元件，包括：在一基板上之一N極III-N材料結構，其中該III-N材料結構包括在一III-N緩衝層上之一III-N障壁層，及在該III-N障壁層上之一III-N通道層，其中該III-N障壁層與該III-N通道層之間的一組成差異使一橫向2DEG通道在該III-N通道層中誘發；在一源極側接取區域中之該III-N通道層上的一p型III-N主體層，該p型III-N主體層具有呈相對於該III-N通道層之一頂表面的一非零角度之一側壁；在該p型III-N主體層上之一n型III-N封蓋層；一源極接點，其接觸該n型III-N封蓋層；一汲極接點，其接觸該III-N通道層；一閘極絕緣體層，其接觸一閘極接點；且該閘極絕緣體層接觸該p型III-N主體層之呈該非零角度的該側壁。
I2.如I1所述之實施例，進一步包括形成於該閘極絕緣體層與該III-N主體層之間的一額外III-N層結構。
10:基板
12:III-N緩衝層
14:III-N後障壁層
16:III-N通道層
17:III-N主體層
18:III-N封蓋層
19:橫向二維電子氣體(2DEG)通道
21:源極接點/源極
22:汲極接點/汲極
23:閘極接點/閘極
34:閘極絕緣體層
35:溝槽凹座
81:閘極區域
82:源極側接取區域
83:汲極側接取區域
85:源極區域
86:汲極區域
101:垂直元件區段
102:橫向元件區段
200:N極III-N增強模式元件
201:閘極側壁/垂直側壁/側壁
202:區域
Claims (32)
- 一種III-N元件，包括：在一基板上之一III-N材料結構，其中該III-N材料結構包括一III-N緩衝層、一III-N障壁層及一III-N通道層，其中該III-N障壁層與該III-N通道層之間的一組成差異使一2DEG通道誘發於該III-N通道層中；在該元件之一源極側接取區域中的該III-N通道層上但不在該元件之一汲極側接取區域中的該III-N通道層上之一p型III-N主體層；及在該p型III-N主體層上之一n型III-N封蓋層；各在與該基板相對之一側上的該III-N材料結構上之一源電極、一汲電極及一閘電極，該閘電極包括朝向該源電極延伸之一第一部分及朝向該汲電極延伸之一第二部分，該第二部分的長度大於該第一部分的長度；其中該源電極接觸該n型III-N封蓋層且電連接至該p型III-N主體層，且該汲電極接觸該III-N通道層；且其中當在低於該元件之一臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，該源電極與該2DEG通道電隔離。
- 如請求項1所述之元件，其中該III-N元件為一N極元件。
- 如請求項2所述之元件，其中該III-N障壁層在該III-N通道層與該III-N緩衝層之間。
- 如請求項1所述之元件，進一步包括一閘極絕緣體層，其中該閘極絕緣體層及該閘電極形成於該元件之一閘極區域中的該p型層之一垂直或傾斜側壁上。
- 如請求項4所述之元件，其中該III-N元件經配置使得當在大於該元件之該臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，一反轉通道鄰近該閘極絕緣體層形成於該p型III-N主體層中；且當將一正電壓施加至該汲電極時，該反轉通道將該源電極電連接至該2DEG通道。
- 如請求項4所述之元件，其中該III-N元件經配置使得當在大於該元件之該臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，包含該2DEG通道之一傳導性元件通道自該源電極連續延伸至該汲電極；且當在小於該臨限電壓之一電壓下相對於該源電極對該閘電極加偏壓且該汲電極具有相對於該源電極之一正電壓偏壓時，耗盡該III-N元件之該閘極區域中的 該元件通道之行動電荷。
- 如請求項4所述之元件，進一步包括在該閘極絕緣體層與該III-N主體層之間的一III-N層結構。
- 如請求項7所述之元件，其中該III-N層結構接觸在該源極側接取區域中之該III-N封蓋層，且接觸在該汲極側接取區域中之該III-N通道層。
- 如請求項7所述之元件，其中該III-N層結構在該源電極與該汲電極之間連續地延伸。
- 如請求項7所述之元件，其中該III-N層結構至少包括與該III-N主體層接觸之一GaN層。
- 如請求項10所述之元件，其中該III-N層結構進一步包括在該閘極絕緣體層與該GaN層之間的一AlxGa1-xN層，其中x在0.5與1之間。
- 如請求項4所述之元件，其中該III-N主體層之該垂直或傾斜側壁與該III-N材料結構之一頂表面之間的一角度在20°與80°之間。
- 如請求項1所述之元件，進一步包括在該III-N主體層與該III-N材料結構之間的具有在0.5nm至5nm之一範圍中的一厚度之一AlN層。
- 如請求項1所述之元件，進一步包括在該III-N主體層與該III-N封蓋層之間的具有在0.5 nm至5nm之一範圍中的一厚度之一AlN層。
- 如請求項1所述之元件，其中該源電極直接接觸且電連接至該p型III-N主體層。
- 一種III-N電晶體，包括：一III-N材料結構；一汲電極，其連接至該III-N材料結構中之一橫向2DEG通道；一源電極；其由一電流阻擋層與該橫向2DEG通道分開；及一閘電極，該閘電極包括朝向該源電極延伸之一第一部分及朝向該汲電極延伸之一第二部分，該第二部分的長度大於該第一部分的長度，該閘電極經配置以調變在該源電極與該橫向2DEG通道之間的一傾斜或垂直通道中流動之電流；其中該電晶體之一臨限電壓大於0V。
- 如請求項16所述之電晶體，其中該電流阻擋層具有大於50nm之一厚度。
- 如請求項17所述之電晶體，其中該電流阻擋層經p型摻雜，且當在低於該電晶體之該臨限電壓的一電壓下相對於該源電極對該閘電極加偏壓時，實質上耗盡該電晶體之該垂直通道之電子。
- 如請求項16所述之電晶體，其中該傾斜或 垂直通道與該橫向2DEG通道之間的一角度在20°與80°之間。
- 如請求項16所述之電晶體，進一步包括在該電流阻擋層與該閘電極之間的一III-N層結構。
- 一種電子元件，包括：一N極III-N材料結構，其中該III-N材料結構包括一III-N通道層、一p型GaN主體層及一n型GaN封蓋層；在一源極接點與一汲極接點之間的一閘極接點，其中該閘極接點包括朝向該源極接點延伸之一第一部分及朝向該汲極接點延伸之一第二部分，該第二部分的長度大於該第一部分的長度，其中該p型GaN主體層在該源極接點與該III-N通道層之間，且該汲極接點直接接觸該III-N通道層；及在該閘極接點與該p型GaN主體層之一側壁之間的一III-N層結構，其中該III-N層結構在該源極接點與該閘極接點之間的一第一區域中接觸該n型GaN封蓋層，且在該閘極接點與該汲極接點之間的一第二區域中接觸該III-N通道層。
- 如請求項21所述之元件，其中該III-N層結構在該源極接點與該汲極接點之間係連續的。
- 如請求項21所述之元件，其中該III-N 層結構包括一GaN層。
- 如請求項23所述之元件，其中該III-N層結構進一步包括一AlyGa1-yN層，其中y大於0.5。
- 如請求項23所述之元件，其中該GaN層之厚度在2nm與10nm之間。
- 如請求項21所述之元件，其中該n型GaN封蓋層之薄層電阻低於該III-N通道層之薄層電阻。
- 如請求項21所述之元件，其中該p型GaN主體層具有在2nm與5μm之間的一厚度，及小於5×1019cm-3之一摻雜密度。
- 如請求項21所述之元件，其中在該第二區域中的該III-N通道層之厚度小於在該第一區域中的該III-N通道層之厚度。
- 如請求項21所述之元件，其中該III-N通道層之組成經分級，使得極化場之梯度在[0 0 0 -1]方向上為負。
- 如請求項21所述之元件，其中該III-N材料結構進一步包括一III-N後障壁層，其中該III-N通道層在該p型GaN主體層與該III-N後障壁層之間。
- 如請求項30所述之元件，其中該III-N後障壁層包括一第一部分、一第二部分及一第三部分；其中該第一部分包括n型GaN，該第二部分包括具有一變化組成之AlGaN，且該第三部分包括具有一恆定組成之AlGaN。
- 如請求項31所述之元件，其中該n型GaN摻雜有矽。
Applications Claiming Priority (2)
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|---|---|---|---|
| US201862745213P | 2018-10-12 | 2018-10-12 | |
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20140264369A1 (en) | 2013-03-15 | 2014-09-18 | Semiconductor Components Industries, Llc | High electron mobility semiconductor device and method therefor |
Patent Citations (1)
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|---|---|---|---|---|
| US20140264369A1 (en) | 2013-03-15 | 2014-09-18 | Semiconductor Components Industries, Llc | High electron mobility semiconductor device and method therefor |
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