JP7407684B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
近年、半導体素子の小型化及び表面積の低減化に伴い、半導体素子上に十分な本数のワイヤをボンディングできず、１本あたりのワイヤの電流密度が増加する場合がある。そして、この電流密度の増加によるワイヤの発熱によって、半導体装置の信頼性が損なわれる場合がある。このような問題を解決するための技術が様々に提案されている。例えば特許文献１には、バスバー上、半導体素子上、バスバー上にワイヤをステッチボンディングすることで、半導体素子上に通常の２倍の本数のワイヤをボンディングする技術が提案されている。
特開２００９－２０６１４０号公報
しかしながら、特許文献１の技術では、バスバーが設けられた絶縁層が、半導体素子と離間されて配設される。このような構成では、バスバーが絶縁層の上部からずれないようにするために、絶縁層のサイズを比較的大きくする必要がある。この結果、半導体装置の小型化が困難であるという問題があった。
そこで、本開示は、上記のような問題点を鑑みてなされたものであり、半導体装置の小型化が可能な技術を提供することを目的とする。
本開示に係る半導体装置は、絶縁基板と、前記絶縁基板に接続された第１半導体素子と、前記絶縁基板上に配設され、平面視で前記第１半導体素子に対して互いに逆側に位置し、互いに電気的に接続された第１対向部分及び第２対向部分を含む導電部材と、前記第１半導体素子上及び前記第１対向部分上に接続された第１ワイヤと、前記第１半導体素子上及び前記第２対向部分上に接続され、平面視で前記第１ワイヤと前記第１半導体素子との接続点に対して前記第１ワイヤと逆側に位置する第２ワイヤとを備える。前記導電部材は、前記絶縁基板上に配設されたエミッタパターンと、前記エミッタパターン上に配設され、前記第１対向部分及び前記第２対向部分にそれぞれ対応する第１銅ブロック及び第２銅ブロックとを含み、前記第１銅ブロック及び前記第２銅ブロックは、側面視にて前記第１半導体素子よりも上方に配設されている。


本開示によれば、第２ワイヤは、平面視で第１ワイヤと第１半導体素子との接続点に対して第１ワイヤと逆側に位置し、導電部材は、第１半導体素子が接続された絶縁基板上に配設される。このような構成によれば、半導体装置を小型化することができる。
実施の形態１に係る半導体装置の概略構成を示す断面図である。 実施の形態１に係る半導体装置の構成を示す平面図である。 実施の形態１に係る半導体装置の構成を示す側面図である。 実施の形態１に係る半導体装置の構成を示す回路図である。 実施の形態２に係る半導体装置の構成を示す平面図である。 実施の形態３に係る半導体装置の構成を示す平面図である。 実施の形態３に係る半導体装置の構成を示す平面図である。 実施の形態４に係る半導体装置の構成を示す平面図である。 実施の形態４に係る半導体装置の構成を示す側面図である。 実施の形態５に係る半導体装置の構成を示す平面図である。 実施の形態６に係る半導体装置の構成を示す平面図である。 実施の形態６に係る半導体装置の構成を示す側面図である。 実施の形態６に係る半導体装置の構成を示す平面図である。 実施の形態７に係る半導体装置の構成を示す平面図である。
以下、添付される図面を参照しながら実施の形態について説明する。以下の各実施の形態で説明される特徴は例示であり、すべての特徴は必ずしも必須ではない。また、以下に示される説明では、複数の実施の形態において同様の構成要素には同じまたは類似する符号を付し、異なる構成要素について主に説明する。また、以下に記載される説明において、「上」、「下」、「左」、「右」、「表」または「裏」などの特定の位置と方向は、実際の実施時の方向とは必ず一致しなくてもよい。
＜実施の形態１＞
以下では、本実施の形態１に係る半導体装置は半導体モジュールであるものとして説明する。図１は、本実施の形態１に係る半導体装置の概略構成を示す断面図である。なお、この図１は、半導体装置の概略構成を示す図であるため、図２以降の図と多少異なっている。
図１の半導体装置は、ベース板１１と、ケース１２と、蓋部１３と、外部制御端子２１と、外部接続端子２２と、絶縁基板３１と、複数の回路パターン３２と、第１半導体素子３３ａと、制御用ワイヤ３４と、エミッタワイヤ３５と、接続用ワイヤ３６と、封止材３７とを備える。なお、図１では図示しないが、半導体装置は、第１半導体素子３３ａと同様に第２半導体素子３３ｂを備える。
ケース１２は、銅などの金属からなるベース板１１上に配設され、ベース板１１の一部を囲む。ベース板１１及びケース１２によって、第１半導体素子３３ａなどを内部空間に収容する容器体が形成される。蓋部１３は、ケース１２の開口を塞ぐことによって、容器体の内部空間を封止する。
外部制御端子２１及び外部接続端子２２のそれぞれは、例えば金属板などからなる。外部制御端子２１の一端はケース１２の外部に位置し、半導体装置の外部（例えば外部端子）と接続される。外部制御端子２１の他端はケース１２の内部、つまり容器体の内部空間に位置し、半導体装置の内部の構成要素と接続される。同様に、外部接続端子２２の一端はケース１２の外部に位置し、外部接続端子２２の他端はケース１２の内部に位置する。
絶縁基板３１の上面上及び下面上には、金属からなる回路パターン３２が配設されている。なお、絶縁基板３１の上面には、互いに離間された複数の回路パターン３２が配設されている。
絶縁基板３１は、絶縁基板３１の下面側の回路パターン３２とはんだ３８ａとを介して、ベース板１１のケース１２に囲まれた部分と接続されている。
第１半導体素子３３ａは、上面側の回路パターン３２とはんだ３８ｂとを介して、絶縁基板３１と接続されている。第１半導体素子３３ａは、例えばＩＧＢＴ（Insulated Gate Bipolar Transistor）、及び、ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）などの半導体スイッチング素子である。
制御用ワイヤ３４は、外部制御端子２１のうち内部空間に位置する部分と、第１半導体素子３３ａ上に配設された制御電極（例えばゲート電極）とを接続する。エミッタワイヤ３５は、第１半導体素子３３ａ上に配設された被制御電極（例えばエミッタ電極）と、回路パターン３２とを接続する。接続用ワイヤ３６は、エミッタワイヤ３５が接続された回路パターン３２と、外部接続端子２２のうち内部空間に位置する部分とを接続する。
封止材３７は、例えばゲルであり、絶縁基板３１、複数の回路パターン３２、第１半導体素子３３ａ、制御用ワイヤ３４、エミッタワイヤ３５、及び、接続用ワイヤ３６などを封止する。
図２は、本実施の形態１に係る半導体装置の構成を示す平面図であり、図３は、本実施の形態１に係る半導体装置の構成を示す側面図である。なお、図２及び図３には、図１の構成の一部が図示されている。
図１の絶縁基板３１の上面側の回路パターン３２は、図２のコレクタパターン３２ａと、エミッタパターン３２ｂと、制御用パターン３２ｃとを含む。なお、コレクタパターン３２ａ、エミッタパターン３２ｂ、及び、制御用パターン３２ｃなどの回路パターン３２の形成には、例えば１ｍｍ程度の幅を有するパターンを形成可能なウェットエッチングが用いられる。
コレクタパターン３２ａは、第１半導体素子３３ａとはんだ３８ａを介して接続された回路パターン３２である。なお図２では、第１半導体素子３３ａと同様に、コレクタパターン３２ａとはんだ３８ａを介して接続された第２半導体素子３３ｂが図示されている。第２半導体素子３３ｂは、例えばＰＮＤ（PN junction Diode）、及び、ＳＢＤ（Schottky Barrier Diode）などのダイオードである。
エミッタパターン３２ｂは、第１対向部分３２ｂ１及び第２対向部分３２ｂ２を含む導電部材である。第１対向部分３２ｂ１及び第２対向部分３２ｂ２は、平面視で第１半導体素子３３ａに対して互いに逆側に位置している。なお図２の例では、第２対向部分３２ｂ２は、第１半導体素子３３ａに対して第１対向部分３２ｂ１の真逆に位置しているが、後述するようにこれに限ったものではない。第１対向部分３２ｂ１及び第２対向部分３２ｂ２は、互いに電気的に接続されており、同一の電位を有する。
制御用パターン３２ｃは、外部制御端子２１と第１半導体素子３３ａとの間の制御用ワイヤ３４のみと接続されている。
図１のエミッタワイヤ３５は、図２の第１ワイヤである第１エミッタワイヤ３５ａ、及び、第２ワイヤである第２エミッタワイヤ３５ｂを含む。
第１エミッタワイヤ３５ａは、第１半導体素子３３ａの被制御電極上、及び、第１対向部分３２ｂ１上に接続される。第２エミッタワイヤ３５ｂは、第１半導体素子３３ａの被制御電極上、及び、第２対向部分３２ｂ２上に接続される。
そして図２に示すように、第２エミッタワイヤ３５ｂは、平面視で第１エミッタワイヤ３５ａと第１半導体素子３３ａとの接続点に対して第１エミッタワイヤ３５ａと逆側に位置している。本実施の形態１では、平面視において、第１エミッタワイヤ３５ａの延在方向と第２エミッタワイヤ３５ｂの延在方向とが、平角（１８０度の角度）を形成している。しかしながら実施の形態７で説明するように、平面視において、第１エミッタワイヤ３５ａの延在方向と第２エミッタワイヤ３５ｂの延在方向とが、鈍角（９０度より大きく１８０度より小さい角度）を形成してもよい。
なお、図２の例では、第１エミッタワイヤ３５ａ及び第２エミッタワイヤ３５ｂは、ステッチボンディングされた１本のワイヤであるが、これに限ったものではなく分離されていてもよい。
第２半導体素子３３ｂも、第１半導体素子３３ａと同様に、第１エミッタワイヤ３５ａによって第１対向部分３２ｂ１と接続され、第２エミッタワイヤ３５ｂによって第２対向部分３２ｂ２と接続されている。
図４は、図２の構成に対応する回路図である。第２半導体素子３３ｂであるダイオードは、第１半導体素子３３ａである半導体スイッチング素子と並列接続されており、還流ダイオードとして機能する。
なお、図４のコレクタ配線４１は、図２のコレクタパターン３２ａに相当する。図４のエミッタ配線４２は、図２のエミッタパターン３２ｂ、第１エミッタワイヤ３５ａ及び第２エミッタワイヤ３５ｂに相当する。図４の制御配線４３は、図２の制御用パターン３２ｃ及び制御用ワイヤ３４に相当する。
＜実施の形態１のまとめ＞
以上のような本実施の形態１に係る半導体装置によれば、第２エミッタワイヤ３５ｂは、平面視で第１エミッタワイヤ３５ａと第１半導体素子３３ａとの接続点に対して第１エミッタワイヤ３５ａと逆側に位置している。このような構成によれば、概ね一直線上に並んだエミッタパターン３２ｂ、第１半導体素子３３ａ、及び、エミッタパターン３２ｂに、この順でワイヤをボンディングすることができる。このため、通常であれば第１半導体素子３３ａに十分な本数のワイヤをボンディングできない場合であっても、ワイヤをボンディングすることができる。したがって、半導体装置を大型化することなく、ワイヤの本数、及び、ワイヤの発熱を維持することができるので、ワイヤ配線の信頼性を向上させることができる。
また本実施の形態１では、第１半導体素子３３ａが接続された絶縁基板３１上に、エミッタパターン３２ｂが配設される。これにより、平面視における第１半導体素子３３ａとエミッタパターン３２ｂとの間の、絶縁用のスペースを小さくすることができるので、半導体装置を小型化することができる。また、エミッタパターン３２ｂのレイアウトの変更が容易となるため、半導体装置の製造における汎用性を高めることができる。
なお、本実施の形態１に係る半導体装置は、制御用パターン３２ｃを備えたが、制御用パターン３２ｃを備えなくてもよい。ただし、制御用パターン３２ｃを備えることにより、設計レイアウトの自由度を高めることができるので、半導体装置のさらなる小型化が期待できる。また本実施の形態１に係る半導体装置は、第２半導体素子３３ｂを備えたが、第２半導体素子３３ｂを備えなくてもよい。
＜実施の形態２＞
図５は、本実施の形態２に係る半導体装置の構成を示す平面図であり、図２に対応する図である。
図５に示すように、本実施の形態２に係る半導体装置は、複数の第１半導体素子３３ａ及び複数の第２半導体素子３３ｂを備えるが、制御用パターン３２ｃを備えない。
複数の第１半導体素子３３ａのそれぞれは、実施の形態１の第１半導体素子３３ａと同様に第１エミッタワイヤ３５ａ及び第２エミッタワイヤ３５ｂによってエミッタパターン３２ｂと接続されている。これにより、複数の第１半導体素子３３ａが互いに、複数の第１エミッタワイヤ３５ａ、複数の第２エミッタワイヤ３５ｂ、及び、エミッタパターン３２ｂによって並列接続されるので、並列駆動が可能となっている。同様に、複数の第２半導体素子３３ｂが互いに、複数の第１エミッタワイヤ３５ａ、複数の第２エミッタワイヤ３５ｂ、及び、エミッタパターン３２ｂによって並列接続される。
以上のような本実施の形態２に係る半導体装置によれば、複数の第１半導体素子３３ａの並列駆動が可能であるため、半導体装置の大容量化が期待できる。
＜実施の形態３＞
図６及び図７は、本実施の形態３に係る半導体装置の構成を示す平面図であり、図２に対応する図である。
本実施の形態３では、実施の形態２の図５の構成において制御用パターン３２ｃを備えた構成と同様である。図６のように、複数の第１半導体素子３３ａのそれぞれに制御用パターン３２ｃが設けられてもよいし、図７のように、複数の第１半導体素子３３ａに共用される１つの制御用パターン３２ｃが設けられてもよい。このような構成によれば、実施の形態２の構成よりも設計レイアウトの自由度を高めることができるので、半導体装置の小型化が期待できる。
なお本実施の形態３のように、制御用パターン３２ｃが、コレクタパターン３２ａなどの他の回路パターン３２の端部に配設された場合には、制御用ワイヤ３４が他の回路パターン３２と電気的に接続されてしまう可能性を低減することができる。
＜実施の形態４＞
図８は、本実施の形態４に係る半導体装置の構成を示す平面図であり、図２に対応する図である。図９は、本実施の形態４に係る半導体装置の構成を示す側面図であり、図３に対応する図である。
図９に示すように本実施の形態４では、複数の第１半導体素子３３ａの制御電極の間の制御用ワイヤ３４が、制御電極とステッチボンディングされている。これにより本実施の形態４では、複数の第１半導体素子３３ａに対して複数の制御用ワイヤ３４がそれぞれ設けられるのではなく、複数の第１半導体素子３３ａに対して１つの制御用ワイヤ３４が設けられる。制御用ワイヤ３４は、１つ以上の制御電極とステッチボンディングされればよい。以上のような本実施の形態４に係る半導体装置によれば、制御用ワイヤ３４の配線が容易になる。
また図８に示すように本実施の形態４では、制御用ワイヤ３４は、第１エミッタワイヤ３５ａのうち第２エミッタワイヤ３５ｂから遠い一端から、第２エミッタワイヤ３５ｂのうち第１エミッタワイヤ３５ａから遠い一端までの間の上方を通る。このような構成によれば、制御用ワイヤ３４の配線が容易になる。なお、図８の例とは異なり、第１エミッタワイヤ３５ａ及び第２エミッタワイヤ３５ｂが分離されている場合には、制御用ワイヤ３４が、第１エミッタワイヤ３５ａと第２エミッタワイヤ３５ｂとの間の部分の上方を通るように構成されてもよい。
＜実施の形態５＞
図１０は、本実施の形態５に係る半導体装置の構成を示す平面図であり、図２に対応する図である。
図１０に示すように、本実施の形態５では、第２半導体素子３３ｂが、第１半導体素子３３ａと第１対向部分３２ｂ１との間の第１エミッタワイヤ３５ａ、または、第１半導体素子３３ａと第２対向部分３２ｂ２との間の第２エミッタワイヤ３５ｂに接続されている。
このような本実施の形態５に係る半導体装置によれば、第１半導体素子３３ａ及び第２半導体素子３３ｂが、第１エミッタワイヤ３５ａまたは第２エミッタワイヤ３５ｂを共用する。これにより、半導体装置全体のワイヤの本数を低減することができるので、半導体装置の小型化または大容量化が期待できる。
＜実施の形態６＞
図１１は、本実施の形態６に係る半導体装置の構成を示す平面図であり、図２に対応する図である。図１２は、本実施の形態６に係る半導体装置の構成を示す側面図であり、図３に対応する図である。
実施の形態１～５に係る導電部材は、第１対向部分３２ｂ１及び第２対向部分３２ｂ２を含むエミッタパターン３２ｂであった。これに対して本実施の形態６に係る導電部材は、図１１及び図１２に示すように、第１対向部分３２ｂ１及び第２対向部分３２ｂ２を含まないエミッタパターン３２ｂと、第１銅ブロック３２ｂ３及び第２銅ブロック３２ｂ４とを含む。
図１２に示すように、第１銅ブロック３２ｂ３及び第２銅ブロック３２ｂ４は、第１対向部分３２ｂ１及び第２対向部分３２ｂ２に対応しており、はんだ３８ｃを介してエミッタパターン３２ｂ上に配設されている。第１銅ブロック３２ｂ３及び第２銅ブロック３２ｂ４をはんだ３８ｃだけで支えることができない場合には、図１２に示すように、第１銅ブロック３２ｂ３及び第２銅ブロック３２ｂ４と、コレクタパターン３２ａとの間に、絶縁部材３９が配設されてもよい。また、図１３に示すように、複数の第１銅ブロック３２ｂ３及び複数の第２銅ブロック３２ｂ４が配設されてもよい。
以上のような本実施の形態６に係る半導体装置によれば、第１対向部分３２ｂ１及び第２対向部分３２ｂ２を含まないエミッタパターン３２ｂを用いることができる。これにより、平面視における、第１半導体素子３３ａと、第１対向部分３２ｂ１及び第２対向部分３２ｂ２との間の、絶縁用のスペースを小さくすることができるので、半導体装置を小型化することができる。
＜実施の形態７＞
図１４は、本実施の形態７に係る半導体装置の構成を示す平面図であり、図２に対応する図である。
実施の形態１～６では、平面視において、第２対向部分３２ｂ２は、第１半導体素子３３ａに対して第１対向部分３２ｂ１の真逆に位置していた。そして、平面視において、第１エミッタワイヤ３５ａの延在方向と第２エミッタワイヤ３５ｂの延在方向とは、平角を形成していた。
これに対して本実施の形態７では、図１４に示すように、平面視において、第２対向部分３２ｂ２は、第１半導体素子３３ａに対して第１対向部分３２ｂ１の真逆の位置からずれている。そして、第１エミッタワイヤ３５ａの延在方向と第２エミッタワイヤ３５ｂの延在方向とは、鈍角を形成しており、それらの間の角度θは９０度より大きく１８０度より小さくなっている。
以上のような本実施の形態７に係る半導体装置によれば、ワイヤ配線の信頼性を損なうことなく、設計レイアウトの自由度を高めることができるので、半導体装置の小型化または大容量化が期待できる。
＜実施の形態８＞
本実施の形態８では、第１半導体素子３３ａ及び第２半導体素子３３ｂの少なくともいずれか１つが、ワイドバンドギャップ半導体を含む。ワイドバンドギャップ半導体は、例えば、炭化珪素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、ダイヤモンドを含む。このような本実施の形態８によれば、半導体装置の小型化及び並列化が期待できる。
なお、各実施の形態及び各変形例を自由に組み合わせたり、各実施の形態及び各変形例を適宜、変形、省略したりすることが可能である。
２１ 外部制御端子、３１ 絶縁基板、３２ｂ エミッタパターン、３２ｂ１ 第１対向部分、３２ｂ２ 第２対向部分、３２ｂ３ 第１銅ブロック、３２ｂ４ 第２銅ブロック、３２ｃ 制御用パターン、３３ａ 第１半導体素子、３３ｂ 第２半導体素子、３４ 制御用ワイヤ、３５ａ 第１エミッタワイヤ、３５ｂ 第２エミッタワイヤ。

Claims (8)

  1. 絶縁基板と、
    前記絶縁基板に接続された第１半導体素子と、
    前記絶縁基板上に配設され、平面視で前記第１半導体素子に対して互いに逆側に位置し、互いに電気的に接続された第１対向部分及び第２対向部分を含む導電部材と、
    前記第１半導体素子上及び前記第１対向部分上に接続された第１ワイヤと、
    前記第１半導体素子上及び前記第２対向部分上に接続され、平面視で前記第１ワイヤと前記第１半導体素子との接続点に対して前記第１ワイヤと逆側に位置する第２ワイヤと
    を備え、
    前記導電部材は、
    前記絶縁基板上に配設されたエミッタパターンと、
    前記エミッタパターン上に配設され、前記第１対向部分及び前記第２対向部分にそれぞれ対応する第１銅ブロック及び第２銅ブロックと
    を含み、
    前記第１銅ブロック及び前記第２銅ブロックは、側面視にて前記第１半導体素子よりも上方に配設されている、半導体装置。
  2. 請求項１に記載の半導体装置であって、
    複数の前記第１半導体素子が互いに、複数の前記第１ワイヤ、複数の前記第２ワイヤ、及び、前記導電部材によって並列接続されている、半導体装置。
  3. 請求項１または請求項２に記載の半導体装置であって、
    前記半導体装置の外部と接続される外部制御端子と、
    前記絶縁基板上に配設され、前記外部制御端子と前記第１半導体素子との間の制御用ワイヤのみと接続された制御用パターンと
    をさらに備える、半導体装置。
  4. 請求項２に記載の半導体装置であって、
    前記複数の第１半導体素子の制御電極の間の制御用ワイヤが、前記制御電極とステッチボンディングされている、半導体装置。
  5. 請求項２に記載の半導体装置であって、
    前記第１半導体素子と接続された制御用ワイヤが、前記第１ワイヤのうち前記第２ワイヤから遠い一端から、前記第２ワイヤのうち前記第１ワイヤから遠い一端までの間の上方を通る、半導体装置。
  6. 請求項１または請求項２に記載の半導体装置であって、
    前記絶縁基板上に配設され、前記第１半導体素子と前記第１対向部分との間の前記第１ワイヤ、または、前記第１半導体素子と前記第２対向部分との間の前記第２ワイヤに接続された第２半導体素子をさらに備える、半導体装置。
  7. 請求項１から請求項６のうちのいずれか１項に記載の半導体装置であって、
    平面視において、前記第１ワイヤの延在方向と前記第２ワイヤの延在方向とが鈍角を形成する、半導体装置。
  8. 請求項１から請求項７のうちのいずれか１項に記載の半導体装置であって、
    前記第１半導体素子はワイドバンドギャップ半導体を含む、半導体装置。
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