JP2018186302A - 半導体装置およびそれを備える半導体モジュール - Google Patents
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Abstract
【課題】本発明は、並列に搭載される半導体素子の個数を増加させ、かつ、半導体素子が搭載される絶縁基板の形状が横長になることを抑制した半導体装置およびそれを備える半導体モジュールの提供を目的とする。【解決手段】本発明に係る半導体装置100は、絶縁基板1と、絶縁基板1の一方主面に接合された一続きの金属パターン2と、金属パターン2上の絶縁基板1とは反対側の面に接合された複数のスイッチング素子31,32,33,41,42,43と、を備える。【選択図】図1
Description
本発明は半導体装置およびそれを備える半導体モジュールに関し、特に半導体装置に搭載するスイッチング素子の配置に関するものである。
従来より、電力制御に半導体パワーモジュールが用いられている(例えば特許文献1を参照)。半導体パワーモジュールにはパワーデバイスが用いられる。パワーデバイスの一例として、絶縁ゲート型バイポーラトランジスタ(IGBT;Insulated Gate Bipolar Transistor)が挙げられる。IGBTはゲート駆動信号によりオンオフの制御がなされるものであり、高電圧・大電流のスイッチングが可能である。IGBTを含む半導体パワーモジュールは、モータ等を駆動するインバータなどに幅広く使用されている。
IGBTモジュールに対する要求の一つに、定格電流の大容量化が挙げられる。例えば、900A定格のIGBTモジュールを使用して、定格電流1800Aの負荷を駆動する場合、900A定格のIGBTモジュールを2台並列に接続して使う必要がある。一方、1800A定格のIGBTモジュールであれば1台で上記負荷を駆動することができ、IGBTモジュールを並列接続して使う必要がなくなる。
IGBTモジュール1台当たりの定格電流を増やすには、絶縁基板上に搭載する半導体素子の並列数を増やす必要がある。例えば、1枚の絶縁基板上にIGBT素子が横方向に3個と、ダイオード素子が横方向に3個並列に接続されている構成において、IGBT素子とダイオード素子それぞれを横方向6個並べる構造にすればIGBT素子6個、ダイオード素子6個となり、定格電流も2倍にすることができる。しかしながら、この構成では、絶縁基板の形状が著しく横長になる。これに伴って、半導体モジュールの形状も著しく横長になる。絶縁基板およびモジュールの形状が横長になると、モジュール使用時の温度変化による応力の増加などにより、熱寿命が著しく短くなる等の不都合があった。
本発明は以上のような課題を解決するためになされたものであり、並列に搭載される半導体素子の個数を増加させ、かつ、半導体素子が搭載される絶縁基板の形状が横長になることを抑制した半導体装置およびそれを備える半導体モジュールの提供を目的とする。
本発明に係る半導体装置は、絶縁基板と、絶縁基板の一方主面に接合された一続きの金属パターンと、金属パターン上の絶縁基板とは反対側の面に接合された複数のスイッチング素子と、金属パターン上の絶縁基板とは反対側の面に接合された複数のダイオード素子と、を備え、複数のスイッチング素子は、行および列の数がそれぞれ2以上となるマトリックス状に金属パターン上に配置され、複数のスイッチング素子のそれぞれは、金属パターンに接合される側の一方主面に設けられた第1主電極と、一方主面と反対側の他方主面に設けられた第2主電極と、他方主面に設けられた少なくとも1つのゲート電極と、を備え、複数のダイオード素子は、行方向又は列方向の一方方向において、複数のスイッチング素子に隣接して配置され、一方方向に隣接して配置されたスイッチング素子間の第2主電極が少なくとも1本の主電流用ワイヤで電気的に接続されている。
本発明に係る半導体装置によれば、絶縁基板が著しく横長になることを抑制しつつ、スイッチング素子の個数を増やして、定格電流の大きな半導体装置およびそれを備える半導体モジュールを得ることが可能となる。
この発明の目的、特徴、局面、および利点は、以下の詳細な説明と添付図面とによってより明白となる。
<前提技術>
本発明の実施形態を説明する前に、本発明の前提となる技術について説明する。図14は前提技術における半導体モジュール30の内部構造を示す平面図である。図14に示すように、前提技術における半導体モジュール30は、ベース板19上に搭載された複数の半導体装置10,10Aおよび複数の金属パターン24,26を備える。
本発明の実施形態を説明する前に、本発明の前提となる技術について説明する。図14は前提技術における半導体モジュール30の内部構造を示す平面図である。図14に示すように、前提技術における半導体モジュール30は、ベース板19上に搭載された複数の半導体装置10,10Aおよび複数の金属パターン24,26を備える。
ベース板19の第1辺19a側には、同一の構成の3つの半導体装置10がX方向に並んで搭載されている。また、ベース板19の第1辺19aと対向する第2辺19b側には、半導体装置10と対称な構成を有する3つの半導体装置10AがX方向に並んで搭載されている。つまり、一対となる半導体装置10,10Aが3組搭載されている。
各半導体装置10とベース板19の第1辺19aとの間には、絶縁基板23上に接合された金属パターン24が搭載されている。また、各半導体装置10Aとベース板19の第2辺19bとの間には、絶縁基板23上に接合された金属パターン24が搭載されている。各金属パターン24には、ゲート補助電極27の下端部が例えばはんだにより接合されている。
また、ベース板19上において、一対となる半導体装置10と半導体装置10Aの間には絶縁基板25上に接合された金属パターン26が搭載されている。金属パターン26にはエミッタ主電極29の下端部が例えばはんだにより接合されている。
以下では、半導体装置10について説明する。半導体装置10において、絶縁基板1上に金属パターン2が接合されている。金属パターン2上には、3個のスイッチング素子31,32,33がX方向(行方向)に並んで配置されている。また、各スイッチング素子のY方向(列方向)には、3個のダイオード素子51,52,53がX方向に並んで配置されている。ここで、スイッチング素子31,32,33は例えばIGBT半導体素子である。
スイッチング素子31の一方主面には第1主電極(コレクタ)が設けられ、他方主面には第2主電極(エミッタ)が設けられる。また、第2主電極と同じ面にはゲート電極も設けられる。スイッチング素子32,33の構成はスイッチング素子31の構成と同じため説明を省略する。
ダイオード素子51の一方主面にはアノード電極が設けられ、他方主面にはカソード電極が設けられる。ダイオード素子52,53の構成はダイオード素子51の構成と同じため説明を省略する。
スイッチング素子31の第1主電極(図示せず)と金属パターン2とは、例えばはんだにより接合されている。ゲート電極は金属パターン24とゲート用ワイヤ9aを介して電気的に接続されている。第2主電極はダイオード素子51のアノード電極と、主電流用ワイヤ8aを介して電気的に接合されている。ダイオード素子51のカソード電極(図示せず)と金属パターン2とは、例えばはんだを介して接合されている。ダイオード素子51のアノード電極と金属パターン26とは、主電流用ワイヤ8cを介して電気的に接続されている。
なお、スイッチング素子32とダイオード素子52との接続関係およびスイッチング素子33とダイオード素子53との接続関係は、上述したスイッチング素子31とダイオード素子51との接続関係と同じため説明を省略する。
上述の従来例のIGBTモジュールでは、1枚の絶縁基板1の上にスイッチング素子が横方向に3個とダイオード素子も横方向に3個並列に接続されており、半導体モジュール全体ではスイッチング素子18個、ダイオード素子18個が並列に接続されている。各素子の定格電流が例えば50Aの場合は、半導体モジュールの定格電流は、50Aが18個で900Aとなる。
半導体モジュールに対する要求の一つに、定格電流の大容量化が挙げられる。たとえば定格電流1800Aが必要なシステムの場合、900A定格の半導体モジュールでは2台を並列に接続して使う必要があるが、1800A定格の半導体モジュールでは1台で並列接続して使う必要がなくなるからである。
半導体モジュール1台当たりの定格電流を増やすには半導体素子の並列数を増やす必要がある。前提技術においては、1枚の絶縁基板1の上に、X方向に3個のスイッチング素子31,32,33が並列配置され、各スイッチング素子と直列にダイオード素子51,52,53が配置されている。スイッチング素子とダイオード素子それぞれを横方向6個並べる構造にすれば、定格電流も2倍にすることができる。しかしながら、絶縁基板1および半導体モジュール30の形状が著しく横長になり、半導体モジュール30使用時の温度の変化による応力の増加などにより、熱寿命が著しく短くなる等の不都合があった。以下の実施形態は、以上のような課題を解決するものである。
<実施の形態1>
図1は、本実施の形態1における半導体装置100の平面図である。本実施の形態1における半導体装置100は、前提技術で示した半導体装置10,10Aのそれぞれに代えて半導体モジュール30(図14)に搭載されるものである。
図1は、本実施の形態1における半導体装置100の平面図である。本実施の形態1における半導体装置100は、前提技術で示した半導体装置10,10Aのそれぞれに代えて半導体モジュール30(図14)に搭載されるものである。
半導体装置100は、絶縁基板1と、一続きの金属パターン2と、6個のスイッチング素子31,32,33,41,42,43と、3個のダイオード素子51,52,53とを備える。ここで、スイッチング素子31,32,33,41,42,43のそれぞれは例えばIGBTである。
絶縁基板1は、SiN、AlN等からなる。金属パターン2は銅、アルミ等からなる。
金属パターン2は、絶縁基板1上に接合されている。絶縁基板1は図示しないベース板(前提技術におけるベース板19)上に接合されている。金属パターン2の絶縁基板1とは反対側の面には、スイッチング素子31,32,33,41,42,43が、X方向(行方向)に3、Y方向(列方向)に2のマトリックス状に配置されている。各スイッチング素子と金属パターン2とは例えばはんだにより接合されている。
また、金属パターン2上には、X方向に一列にダイオード素子51,52,53が配置されている。各ダイオード素子と金属パターン2とは例えばはんだにより接合されている。また、金属パターン2には、コレクタ主電極28の下端部が例えばはんだにより接合されている。
スイッチング素子31の一方主面(絶縁基板1側の面)には第1主電極(コレクタ)が設けられる。第1主電極は金属パターン2に接合されている。スイッチング素子31の他方主面には第2主電極31a(エミッタ)が設けられる。また、第2主電極31aと同じ面にはゲート電極31bも設けられる。ゲート電極31bは、スイッチング素子31の他方主面の角に接するように設けられている。
同様に、スイッチング素子32には、第1主電極、第2主電極32a、ゲート電極32bが設けられる。スイッチング素子33には、第1主電極、第2主電極33a、ゲート電極33bが設けられる。スイッチング素子41には、第1主電極、第2主電極41a、ゲート電極41bが設けられる。スイッチング素子42には、第1主電極、第2主電極42a、ゲート電極42bが設けられる。スイッチング素子43には、第1主電極、第2主電極43a、ゲート電極43bが設けられる。
ダイオード素子51の一方主面(絶縁基板1側の面)にはカソード電極が設けられる。カソード電極は金属パターン2に接合されている。ダイオード素子51の他方主面にはアノード電極51aが設けられる。同様に、ダイオード素子52には、カソード電極とアノード電極52aが設けられる。ダイオード素子53には、カソード電極とアノード電極53aが設けられる。
本実施の形態では、Y方向(列方向)において、隣接する各素子の主電極が少なくとも1本のワイヤ(主電流用ワイヤ)により電気的に接続されている。つまり、図1に示すように、スイッチング素子31の第2主電極31aと、スイッチング素子41の第2主電極41aとが並列する2本の主電流用ワイヤ8aを介して電気的に接続されている。また、スイッチング素子41の第2主電極41aと、ダイオード素子51のアノード電極51aとが並列する2本の主電流用ワイヤ8bを介して電気的に接続されている。また、ダイオード素子51のアノード電極51aと、金属パターン26とが並列する2本の主電流用ワイヤ8cを介して電気的に接続されている。
以上で説明したY方向の主電流用ワイヤ8a,8b,8cの接続関係は、スイッチング素子32,42およびダイオード素子52の接続関係においても同様である。また、スイッチング素子33,43およびダイオード素子53の接続関係においても同様である。
図1に示すように、スイッチング素子31のゲート電極31bと金属パターン24とが、ゲート用ワイヤ9aを介して電気的に接続されている。また、スイッチング素子41のゲート電極41bと金属パターン24とが、ゲート用ワイヤ9bを介して電気的に接続されている。以上で説明したゲート用ワイヤ9a,9bの接続関係は、スイッチング素子32,42およびスイッチング素子33,43においても同様である。
<効果>
本実施の形態1における半導体装置100は、絶縁基板1と、絶縁基板1の一方主面に接合された一続きの金属パターン2と、金属パターン2上の絶縁基板1とは反対側の面に接合された複数のスイッチング素子31,32,33,41,42,43と、を備え、複数のスイッチング素子は、行および列の数がそれぞれ2以上となるマトリックス状に金属パターン2上に配置される。
本実施の形態1における半導体装置100は、絶縁基板1と、絶縁基板1の一方主面に接合された一続きの金属パターン2と、金属パターン2上の絶縁基板1とは反対側の面に接合された複数のスイッチング素子31,32,33,41,42,43と、を備え、複数のスイッチング素子は、行および列の数がそれぞれ2以上となるマトリックス状に金属パターン2上に配置される。
本実施の形態1の半導体装置100(図1)を前提技術(図14)と比較する。本実施の形態1の半導体装置100は、前提技術における半導体装置10に対して、スイッチング素子を3個増やした構成である。本実施の形態1では、前提技術における半導体装置10において絶縁基板1の長辺方向(X方向)にスイッチング素子を追加配置するのではなく、絶縁基板1の短辺方向(Y方向)にスイッチング素子を追加配置する。一般に、絶縁基板1が横長になると、モジュール使用時の温度の変化により絶縁基板にかかる応力が増加して、熱寿命が著しく短くなる等の不都合が起こる。本実施の形態1では、絶縁基板1の短手方向にスイッチング素子を追加配置したので、絶縁基板1が著しく横長になることを抑制することが可能である。よって、絶縁基板1が著しく横長になることを抑制しつつ、スイッチング素子の個数を増やして、定格電流の大きな半導体装置100を得ることが可能となる。
また、本実施の形態1における半導体装置100において、複数のスイッチング素子31,32,33,41,42,43のそれぞれは、金属パターン2に接合される側の一方主面に設けられた第1主電極と、一方主面と反対側の他方主面に設けられた第2主電極31a,32a,33a,41a,42a,43aと、他方主面に設けられた少なくとも1つのゲート電極31b,32b,33b,41b,42b,43bと、を備え、行方向又は列方向において、隣接して配置されたスイッチング素子間の第2主電極が少なくとも1本の主電流用ワイヤ8a,8bで電気的に接続されている。
本実施の形態1では列方向(Y方向)に隣接して配置されたスイッチング素子(例えばスイッチング素子31,41)間の第2主電極31a,41aが、並列する2本の主電流用ワイヤ8aで接続されている。このように、隣接して配置されたスイッチング素子の主電極を接続するようにワイヤを配置することで、主電流を流すワイヤの配線長さをより短くすることが可能である。
また、本実施の形態1における半導体モジュールは、半導体装置100の複数と、複数の半導体装置100が搭載されるベース板19と、を備える。従って、半導体モジュールのサイズが著しく横長になることを抑制しつつ、スイッチング素子の個数を増やして、定格電流の大きな半導体モジュールを得ることが可能となる。なお、半導体モジュールは、半導体装置100に代えて、後述する実施の形態2〜12の半導体装置を搭載してもよい。
<実施の形態2>
図2は、本実施の形態2における半導体装置200の平面図である。実施の形態1(図1)では、金属パターン24から個々のスイッチング素子31,32,33,41,42,43のゲート電極31b,32b,33b,41b,42b,43bに対して、ゲート用ワイヤ9a,9bが接続されていた。
図2は、本実施の形態2における半導体装置200の平面図である。実施の形態1(図1)では、金属パターン24から個々のスイッチング素子31,32,33,41,42,43のゲート電極31b,32b,33b,41b,42b,43bに対して、ゲート用ワイヤ9a,9bが接続されていた。
本実施の形態2における半導体装置200において、Y方向(列方向)において隣接して配置されたスイッチング素子間のゲート電極がゲート用ワイヤで接合されている。つまり、図2に示すように、Y方向において隣接して配置されたスイッチング素子31,41間のゲート電極31b,41bがゲート用ワイヤ9bで接合されている。同様に、Y方向において隣接して配置されたスイッチング素子32,42間のゲート電極32b,42bがゲート用ワイヤ9bで接合されている。同様に、Y方向において隣接して配置されたスイッチング素子33,43間のゲート電極33b,43bがゲート用ワイヤ9bで接合されている。なお、ゲート用ワイヤ9bは図2のようにゲート用ワイヤ9aと連続的にステッチボンディングしても良いし、ゲート電極31b,32b,33b上で打ち分けても良い。
半導体装置200のその他の構成は、実施の形態1における半導体装置100(図1)と同じであるため、説明を省略する。
<効果>
本実施の形態2における半導体装置200において、行方向又は列方向において、隣接して配置されたスイッチング素子間のゲート電極がゲート用ワイヤで接合されている。
本実施の形態2における半導体装置200において、行方向又は列方向において、隣接して配置されたスイッチング素子間のゲート電極がゲート用ワイヤで接合されている。
従って、本実施の形態2では、金属パターン24に接合されたゲート用ワイヤの本数を減らすことが可能である。また、ゲート用ワイヤの配線長さを短くすることが可能である。ゲート用ワイヤの本数が減り、長さが短くなることにより、ワイヤボンディングによりゲート用ワイヤを接合する際に、配線の方向等の制約が軽減される。また、金属パターン24に接合されたゲート用ワイヤの本数が減るので、金属パターン24の面積を小さくすることが可能である。これにより、金属パターン24が接合されている絶縁基板23の面積を小さくすることが可能であり、材料コストを抑制することが可能である。
<実施の形態3>
図3は、本実施の形態3における半導体装置300の平面図である。本実施の形態3では、スイッチング素子31のゲート電極31bが、主電流用ワイヤ8aの方向(Y方向)と平行な2辺からほぼ等しい距離に設けられる。つまり、ゲート電極31bは、X方向と直交する2辺の中央付近に設けられている。他のスイッチング素子32,33,41,42,43のゲート電極32b,33b,41b,42b,43bの位置についても同様である。
図3は、本実施の形態3における半導体装置300の平面図である。本実施の形態3では、スイッチング素子31のゲート電極31bが、主電流用ワイヤ8aの方向(Y方向)と平行な2辺からほぼ等しい距離に設けられる。つまり、ゲート電極31bは、X方向と直交する2辺の中央付近に設けられている。他のスイッチング素子32,33,41,42,43のゲート電極32b,33b,41b,42b,43bの位置についても同様である。
本実施の形態3では、Y方向(列方向)において隣接して配置されたスイッチング素子31,41間の第2主電極31a,41aが並列した4本の主電流用ワイヤ8aで接続されている。ここで、4本の主電流用ワイヤ8aは、スイッチング素子41のゲート電極41bの+X方向側に2本、−X方向側に2本来るように、ゲート電極41bに対して対称に配置されている。
また、Y方向(列方向)において隣接して配置されたスイッチング素子41の第2主電極41aと、ダイオード素子51のアノード電極51aとは、並列した4本の主電流用ワイヤ8bで接続されている。また、ダイオード素子51のアノード電極51aと金属パターン26とは、並列した4本の主電流用ワイヤ8cで接続されている。
以上で説明したY方向の主電流用ワイヤ8a,8b,8cの接続関係は、スイッチング素子32,42およびダイオード素子52の接続関係においても同様である。また、スイッチング素子33,43およびダイオード素子53の接続関係においても同様である。
半導体装置300のその他の構成は、実施の形態2における半導体装置200(図2)と同じであるため、説明を省略する。
<効果>
本実施の形態3における半導体装置300において、ゲート電極(例えばゲート電極31b)は、他方主面の対向する2辺から等距離の位置に設けられ、対向する2辺は、一方方向(即ち列方向(Y方向))に平行な2辺である。
本実施の形態3における半導体装置300において、ゲート電極(例えばゲート電極31b)は、他方主面の対向する2辺から等距離の位置に設けられ、対向する2辺は、一方方向(即ち列方向(Y方向))に平行な2辺である。
従って、本実施の形態3によれば、ゲート用ワイヤ9bに対して、主電流用ワイヤ8aを左右同一の本数、形状で構成することが可能となる。これにより、ゲート用ワイヤ9bへの、主電流の導通による電磁誘導および遮断時の電流変化による電磁誘導の影響がゲート用ワイヤ9bの左右で相殺される。よって、各スイッチング素子のゲート電極への供給電圧の変動およびスイッチング速度のばらつきを抑制することが可能である。従って、遮断耐量の低下、短絡電流の増大による素子破壊を抑制した半導体装置300およびこれを備えた半導体モジュールを得ることが可能である。
<実施の形態4>
図4は、本実施の形態4における半導体装置400の平面図である。本実施の形態4では、スイッチング素子31のゲート電極31bが、スイッチング素子31の他方主面のほぼ中央に設けられている。つまり、ゲート電極31bが、主電流用ワイヤ8a,8bの向きに直交するスイッチング素子31の一辺のほぼ中央領域、かつ主電流導通ワイヤの向きと平行なIGBT素子の一辺のほぼ中央領域に設けられている。
図4は、本実施の形態4における半導体装置400の平面図である。本実施の形態4では、スイッチング素子31のゲート電極31bが、スイッチング素子31の他方主面のほぼ中央に設けられている。つまり、ゲート電極31bが、主電流用ワイヤ8a,8bの向きに直交するスイッチング素子31の一辺のほぼ中央領域、かつ主電流導通ワイヤの向きと平行なIGBT素子の一辺のほぼ中央領域に設けられている。
他のスイッチング素子32,33,41,42,43のゲート電極32b,33b,41b,42b,43bの位置についても同様である。
半導体装置400のその他の構成は、実施の形態3における半導体装置300(図3)と同じであるため、説明を省略する。本実施の形態4でも、実施の形態3で説明した効果を得ることが可能である。
<実施の形態5>
図5は、本実施の形態5における半導体装置500の平面図である。本実施の形態5では、スイッチング素子31には、ゲート電極31bが2つ設けられる。2つのゲート電極31bは、対向する2辺のそれぞれに接して設けられる。ここで、対向する2辺とは、主電流用ワイヤ8a,8bの向き(Y方向)と直交する方向(X方向)の2辺である。他のスイッチング素子32,33,41,42,43のゲート電極32b,33b,41b,42b,43bの構成についても同様である。
図5は、本実施の形態5における半導体装置500の平面図である。本実施の形態5では、スイッチング素子31には、ゲート電極31bが2つ設けられる。2つのゲート電極31bは、対向する2辺のそれぞれに接して設けられる。ここで、対向する2辺とは、主電流用ワイヤ8a,8bの向き(Y方向)と直交する方向(X方向)の2辺である。他のスイッチング素子32,33,41,42,43のゲート電極32b,33b,41b,42b,43bの構成についても同様である。
本実施の形態5では、図5に示すように、Y方向(列方向)に隣接して配置されたスイッチング素子31,41間のゲート電極31b,41bが対向している。対向するゲート電極31b,41bはゲート用ワイヤ9bを介して電気的に接続されている。スイッチング素子32,42およびスイッチング素子33,43についても同様である。
本実施の形態5では、Y方向(列方向)において隣接して配置されたスイッチング素子31,41間の第2主電極31a,41aが並列した2本の主電流用ワイヤ8aで接続されている。ここで、2本の主電流用ワイヤ8aは、ゲート電極31bおよびゲート電極41bの+X方向側に1本、−X方向側に1本来るように、ゲート電極31bおよびゲート電極41bに対して対称に配置されている。
<効果>
本実施の形態5における半導体装置500において、各スイッチング素子に設けられるゲート電極は2個であり、それぞれのゲート電極は他方主面の対向する2辺にそれぞれ接して設けられ、行方向又は列方向の一方方向において、隣接して配置されたスイッチング素子間のゲート電極が対向するように複数のスイッチング素子が配置される。
本実施の形態5における半導体装置500において、各スイッチング素子に設けられるゲート電極は2個であり、それぞれのゲート電極は他方主面の対向する2辺にそれぞれ接して設けられ、行方向又は列方向の一方方向において、隣接して配置されたスイッチング素子間のゲート電極が対向するように複数のスイッチング素子が配置される。
従って、本実施の形態5では、隣接して配置されたスイッチング素子(例えばスイッチング素子31,41)間において、ゲート電極31b,41bが対向しているため、ゲート電極31b,41bを接続するゲート用ワイヤ9bの長さをより短くすることが可能である。
<実施の形態6>
図6は、本実施の形態6における半導体装置600の平面図である。また、図7は図6の線分AAにおける半導体装置600の断面図である。
図6は、本実施の形態6における半導体装置600の平面図である。また、図7は図6の線分AAにおける半導体装置600の断面図である。
図6に示すように、半導体装置600では、半導体装置500(図5)の構成に加えて、スイッチング素子31の2つのゲート電極31bの間の第2主電極31aと、スイッチング素子41の2つのゲート電極41bの間の第2主電極41aとが主電流用ワイヤ8aで接続されている。また、スイッチング素子41の2つのゲート電極41bの間の第2主電極41aと、ダイオード素子51のアノード電極51aとが主電流用ワイヤ8bで接続されている。スイッチング素子32,42、ダイオード素子52およびスイッチング素子33,43、ダイオード素子53についても同様である。
図7に示すように、ベース板19上に絶縁基板1の裏面側金属パターン21がはんだ20で接続され、表側の金属パターン2の上に、スイッチング素子31,41およびダイオード素子51がはんだ22により接合されている。図7に示すように、ゲート用ワイヤ9bの高さよりも主電流用ワイヤ8aの高さが大きい。これにより、ゲート用ワイヤ9bと主電流用ワイヤ8aを平面視で重なるように配置しても、ワイヤ同士が干渉することがない。
半導体装置600のその他の構成は、実施の形態5における半導体装置500(図5)と同じであるため、説明を省略する。
<効果>
本実施の形態6における半導体装置600において、他方主面において、2つのゲート電極の間に第2主電極が配置され、その第2主電極に主電流用ワイヤ8aと8bが接続される。
本実施の形態6における半導体装置600において、他方主面において、2つのゲート電極の間に第2主電極が配置され、その第2主電極に主電流用ワイヤ8aと8bが接続される。
本実施形態6の構成をとることにより、主電流用ワイヤ8aと8bの設置本数を増加させる事が可能となり、ワイヤ1本当たりの電流密度を下げることができる。よって、発熱増加によって生じるワイヤの熱寿命の低下を抑制することが可能である。
本実施の形態6における半導体装置600において、ゲート用ワイヤ9bの高さよりも前記主電流用ワイヤ8aの高さが大きい。
従って、ゲート用ワイヤ9bと主電流用ワイヤ8aを平面視で重なるように配置しても、ワイヤ同士が干渉することがない。よって、より多くの主電流用ワイヤ8aを配置することが可能となる。
<実施の形態7>
図8は、本実施の形態7における半導体装置700の平面図である。本実施の形態7において、金属パターン2上に接合されたスイッチング素子31,32,33,41,42,43およびダイオード素子51,52,53の配置は、実施の形態1〜6と同様である。本実施の形態7では、スイッチング素子のゲート電極を接続するゲート用ワイヤ9a,9b,9cの方向と、スイッチング素子の第2主電極を接続する主電流用ワイヤ8a,8b,8cの方向とが直交している。
図8は、本実施の形態7における半導体装置700の平面図である。本実施の形態7において、金属パターン2上に接合されたスイッチング素子31,32,33,41,42,43およびダイオード素子51,52,53の配置は、実施の形態1〜6と同様である。本実施の形態7では、スイッチング素子のゲート電極を接続するゲート用ワイヤ9a,9b,9cの方向と、スイッチング素子の第2主電極を接続する主電流用ワイヤ8a,8b,8cの方向とが直交している。
つまり、図8に示すように、Y方向(列方向)において、スイッチング素子31の第2主電極31aと、スイッチング素子41の第2主電極41aとが並列する4本の主電流用ワイヤ8aを介して電気的に接続されている。また、スイッチング素子41の第2主電極41aと、ダイオード素子51のアノード電極51aとが並列する4本の主電流用ワイヤ8bを介して電気的に接続されている。また、ダイオード素子51のアノード電極51aと、金属パターン26とが並列する3本の主電流用ワイヤ8cを介して電気的に接続されている。
以上で説明したY方向の主電流用ワイヤ8a,8b,8cの接続関係は、スイッチング素子32,42およびダイオード素子52の接続関係においても同様である。また、スイッチング素子33,43およびダイオード素子53の接続関係においても同様である。
図8に示すように、X方向(行方向)において、スイッチング素子31のゲート電極31bと金属パターン24とが、ゲート用ワイヤ9aを介して電気的に接続されている。ここで、金属パターン24は絶縁基板1の−X方向側に配置される。また、スイッチング素子31のゲート電極31bと、スイッチング素子32のゲート電極32bとがゲート用ワイヤ9bを介して電気的に接続されている。また、スイッチング素子32のゲート電極32bと、スイッチング素子33のゲート電極33bとがゲート用ワイヤ9cを介して電気的に接続されている。
以上で説明したX方向のゲート用ワイヤ9a,9b,9cの接続関係は、スイッチング素子41,42,43においても同様である。
図8に示すように、本実施の形態7ではゲート用ワイヤ9a,9b,9cと主電流用ワイヤ8aとが立体的に交差している。これは、ゲート用ワイヤ9a,9b,9cの高さよりも主電流用ワイヤ8aの高さを大きくすることにより可能となる。
また、本実施の形態7において、図8に示すように、スイッチング素子31のゲート電極31bは、平面視で長方形である。ゲート電極31bの長い方の辺が、スイッチング素子31の他方主面のX方向(即ち、ゲート用ワイヤ9a,9b,9cが接続される方向)に平行な1辺に接している。他のスイッチング素子32,33,41,42,43のゲート電極32b,33b,41b,42b,43bについても同様の構成である。
ゲート電極について上記構成を取ることにより、ゲート電極の無効領域(ゲート用ワイヤを接合できない領域)を少なくすることができる。つまり、第2主電極の領域を大きくすることができる。さらに、主電流用ワイヤ8a,8b,8cの無効領域(主電流用ワイヤを接合できない領域)をも少なくすることができる。つまり、1つの第2主電極に対して接合できる主電流用ワイヤの本数を増やすことが可能である。
なお、実施の形態1〜6においては、隣接する2個のスイッチング素子間のゲート電極をゲート用ワイヤで接続する例を説明したが、本実施の形態7の様に、連続して隣接する3個またはそれ以上のスイッチング素子間のゲート電極を接続してもよい。
なお、図8においては、金属パターン26は絶縁基板1の−Y方向側に配置されているが、金属パターン26を絶縁基板1の+Y方向側に配置してもよい。この場合、スイッチング素子31,32,33の第2主電極31a,32a,33aは、金属パターン26と主電流用ワイヤにより接続される。
<効果>
本実施の形態7における半導体装置700において、行方向又は列方向の一方方向において、隣接して配置されたスイッチング素子間のゲート電極がゲート用ワイヤで接合され、行方向又は列方向の他方方向において、隣接して配置されたスイッチング素子間の第2主電極が主電流用ワイヤで接合される。
本実施の形態7における半導体装置700において、行方向又は列方向の一方方向において、隣接して配置されたスイッチング素子間のゲート電極がゲート用ワイヤで接合され、行方向又は列方向の他方方向において、隣接して配置されたスイッチング素子間の第2主電極が主電流用ワイヤで接合される。
本実施の形態7では、ゲート用ワイヤ9a,9b,9cが接続される方向(行方向)と、主電流用ワイヤ8a,8b,8cが接続される方向(列方向)とが直交している。これにより、ゲート用ワイヤ9a,9b,9cへの、主電流の導通による電磁誘導および遮断時の電流変化による電磁誘導の影響が低減される。よって、各スイッチング素子のゲート電極への供給電圧の変動およびスイッチング速度のばらつきを抑制することが可能である。従って、遮断耐量の低下、短絡電流の増大による素子破壊を抑制した半導体装置700およびこれを備えた半導体モジュールを得ることが可能である。
また、本実施の形態7における半導体装置700において、各スイッチング素子のゲート電極は平面視で長方形であり、ゲート電極の長い方の辺がスイッチング素子の他方主面の一辺に接する。
従って、ゲート電極の長い方の辺が延在する方向(X方向)と、ゲート用ワイヤ9a,9b,9cが接続される方向(行方向)とを一致させることにより、ゲート電極の無効領域(ゲート用ワイヤを接合できない領域)を少なくすることができる。つまり、第2主電極の領域を大きくすることができる。さらに、主電流用ワイヤ8a,8b,8cの無効領域(主電流用ワイヤを接合できない領域)をも少なくすることができる。つまり、1つの第2主電極に対して接合できる主電流用ワイヤの本数を増やすことが可能である。
また、本実施の形態7における半導体装置700において、ゲート用ワイヤ9a,9b,9cと主電流用ワイヤ8aとが立体的に交差する。
従って、ゲート用ワイヤ9a,9b,9cの高さよりも主電流用ワイヤ8aの高さを大きくすることにより、ゲート用ワイヤ9a,9b,9cと主電流用ワイヤ8aとが立体的に交差する構成が可能となる。
<実施の形態8>
図9は、本実施の形態8における半導体装置800の平面図である。本実施の形態8において、スイッチング素子31のゲート電極31bは、−X方向側の辺に接して設けられている。他のスイッチング素子32,33,41,42,43のゲート電極32b,33b,41b,42b,43bについても同様の構成である。
図9は、本実施の形態8における半導体装置800の平面図である。本実施の形態8において、スイッチング素子31のゲート電極31bは、−X方向側の辺に接して設けられている。他のスイッチング素子32,33,41,42,43のゲート電極32b,33b,41b,42b,43bについても同様の構成である。
これにより、スイッチング素子31のゲート電極31bと金属パターン24とを接続するゲート用ワイヤ9aの長さをより短くすることが可能である。つまり、金属パターン24から、最も遠いゲート電極33b,43bのそれぞれまでのゲート用ワイヤ9a,9b,9cの累積長さをより短くすることが可能である。よって、ゲート用ワイヤの使用量が削減されるので、ゲート用ワイヤの材料コストの低減が可能である。
なお、半導体装置800のその他の構成は、実施の形態7における半導体装置700(図8)と同じであるため、説明を省略する。
<実施の形態9>
図10は、本実施の形態9における半導体装置900の平面図である。実施の形態1〜8においては、3×2のマトリックス状にスイッチング素子31,32,33,41,42,43が配置され、さらに、列方向に3×1のマトリックス状にダイオード素子51,52,53が配置されていた。一方、本実施の形態9においては、図10に示すように、2×3のマトリックス状にスイッチング素子31,32,33,41,42,43が配置され、さらに、行方向に1×3のマトリックス状にダイオード素子51,52,53が配置される。
図10は、本実施の形態9における半導体装置900の平面図である。実施の形態1〜8においては、3×2のマトリックス状にスイッチング素子31,32,33,41,42,43が配置され、さらに、列方向に3×1のマトリックス状にダイオード素子51,52,53が配置されていた。一方、本実施の形態9においては、図10に示すように、2×3のマトリックス状にスイッチング素子31,32,33,41,42,43が配置され、さらに、行方向に1×3のマトリックス状にダイオード素子51,52,53が配置される。
図10に示すように、Y方向(列方向)において、スイッチング素子33の第2主電極33aと、スイッチング素子32の第2主電極32aとが並列する4本の主電流用ワイヤ8aを介して電気的に接続されている。また、スイッチング素子32の第2主電極32aと、スイッチング素子31の第2主電極31aとが並列する4本の主電流用ワイヤ8bを介して電気的に接続されている。また、スイッチング素子31の第2主電極31aと、金属パターン26とが並列する3本の主電流用ワイヤ8cを介して電気的に接続されている。
以上で説明したY方向の主電流用ワイヤ8a,8b,8cの接続関係は、スイッチング素子41,42,43においても同様である。
また、Y方向(列方向)において、ダイオード素子53のアノード電極53aと、ダイオード素子52のアノード電極52aとが並列する4本の主電流用ワイヤ8aを介して電気的に接続されている。また、ダイオード素子52のアノード電極52aと、ダイオード素子51のアノード電極51aとが並列する4本の主電流用ワイヤ8bを介して電気的に接続されている。また、ダイオード素子51のアノード電極51aと、金属パターン26とが並列する3本の主電流用ワイヤ8cを介して電気的に接続されている。
図10に示すように、X方向(行方向)において、スイッチング素子33のゲート電極33bと金属パターン24とが、ゲート用ワイヤ9aを介して電気的に接続されている。ここで、金属パターン24は絶縁基板1の−X方向側に配置される。また、スイッチング素子33のゲート電極33bと、スイッチング素子43のゲート電極43bとがゲート用ワイヤ9bを介して電気的に接続されている。
以上で説明したX方向のゲート用ワイヤ9a,9bの接続関係は、スイッチング素子32,42およびスイッチング素子31,41においても同様である。
本実施の形態9では、2個の隣接したスイッチング素子のゲート電極を連続で配線する構成を、3段形成している事を特徴とする。実施の形態1〜8においては、金属パターン24から、最も遠いゲート電極33b,43bまでは、3本のゲート用ワイヤ9a,9b,9cを介していた。一方、本実施の形態9においては、金属パターン24から、最も遠いゲート電極41b,42b,43bまでは、2本のゲート用ワイヤ9a,9bを介する。よって、金属パターン24から最も遠いゲート電極までのゲート用ワイヤの累積長さが短くなるため、ゲートスイッチング時間の遅れ等の弊害が生じにくい半導体装置900を得ることが可能である。
<実施の形態10>
図11は、本実施の形態10における半導体装置1000の平面図である。本実施の形態10において、スイッチング素子31,32,33,41,42,43およびダイオード素子51,52,53の配置は、実施の形態9(図10)と同じである。また、本実施の形態10において、スイッチング素子31,32,33,41,42,43のゲート電極31b,32b,33b,41b,42b,43bの位置は、実施の形態8(図9)と同じである。その他の構成は、実施の形態8又は実施の形態9と同じであるため、説明を省略する。
図11は、本実施の形態10における半導体装置1000の平面図である。本実施の形態10において、スイッチング素子31,32,33,41,42,43およびダイオード素子51,52,53の配置は、実施の形態9(図10)と同じである。また、本実施の形態10において、スイッチング素子31,32,33,41,42,43のゲート電極31b,32b,33b,41b,42b,43bの位置は、実施の形態8(図9)と同じである。その他の構成は、実施の形態8又は実施の形態9と同じであるため、説明を省略する。
本実施の形態10では、実施の形態8で述べた効果と、実施の形態9で述べた効果の両方を得ることが可能である。
<実施の形態11>
図12は、本実施の形態11における半導体装置1100の平面図である。本実施の形態11において、スイッチング素子31,32,33,41,42,43およびダイオード素子51,52,53の配置は、実施の形態3(図3)と同じである。
図12は、本実施の形態11における半導体装置1100の平面図である。本実施の形態11において、スイッチング素子31,32,33,41,42,43およびダイオード素子51,52,53の配置は、実施の形態3(図3)と同じである。
本実施の形態11では、Y方向(列方向)において隣接して配置されたスイッチング素子31,41間の第2主電極31a,41aが並列した4本の主電流用ワイヤ8aで接続されている。ここで、4本の主電流用ワイヤ8aは、スイッチング素子41のゲート電極41bの+X方向側に2本、−X方向側に2本来るように、ゲート電極41bに対して対称に配置されている。
また、Y方向(列方向)において隣接して配置されたスイッチング素子41の第2主電極41aと、ダイオード素子51のアノード電極51aとは、並列した8本の主電流用ワイヤ8bで接続されている。また、ダイオード素子51のアノード電極51aと金属パターン26とは、並列した10本の主電流用ワイヤ8cで接続されている。
以上で説明したY方向の主電流用ワイヤ8a,8b,8cの接続関係は、スイッチング素子32,42およびダイオード素子52の接続関係においても同様である。また、スイッチング素子33,43およびダイオード素子53の接続関係においても同様である。
半導体装置1100のその他の構成は、実施の形態3における半導体装置300(図3)と同じであるため、説明を省略する。
本実施の形態11では、以上で述べたように、Y方向(列方向)に進むほど、隣接して配置されたスイッチング素子間の第2主電極を接合する主電流用ワイヤの本数が増大する。
主電流用ワイヤ8aはスイッチング素子31,32,33のみのエミッタ電流を導通するが、主電流用ワイヤ8bはスイッチング素子31,32,33とスイッチング素子41,42,43の2素子のエミッタ電流を導通する。主電流用ワイヤ8cはさらに、スイッチング素子31,32,33,41,42,43のエミッタ電流に加えて、ダイオード素子51,52,53のアノード電流も導通する。本実施の形態11では、大きな主電流の流れる部分の主電流用ワイヤの本数を多く設置する。
<効果>
本実施の形態11における半導体装置1100において、行方向又は列方向に進むほど、隣接して配置されたスイッチング素子間の第2主電極を接合する主電流用ワイヤの本数が増大する。
本実施の形態11における半導体装置1100において、行方向又は列方向に進むほど、隣接して配置されたスイッチング素子間の第2主電極を接合する主電流用ワイヤの本数が増大する。
本実施の形態11における半導体装置1100において、Y方向(列方向)に進むほど、主電流用ワイヤにはより大きな主電流が流れる。よって、主電流用ワイヤ8bの本数を主電流用ワイヤ8aの本数よりも多く、主電流用ワイヤ8cの本数を主電流用ワイヤ8bの本数よりも多くすることにより、全ての主電流用ワイヤ8a,8b,8c間において、電流密度を同程度にすることが可能である。つまり、発熱増加によって生じる主電流用ワイヤの熱寿命の低下を抑制することが可能である。
<実施の形態12>
図13は、本実施の形態12における半導体装置1200の平面図である。本実施の形態12では、実施の形態1〜11と異なり、金属パターン2上にスイッチング素子31,32,33,41,42,43のみが3×2のマトリックス状に配置されている。ここで、各スイッチング素子は、例えば逆導通機能を持ったIGBTである。逆導通機能を持ったIGBTとは、IGBTのチップ内に還流ダイオードを内蔵した素子である。また、各スイッチング素子がMOSFETである場合は、MOSFETのソース・ドレイン間に寄生ダイオード(ボディダイオード)が内蔵されている。
図13は、本実施の形態12における半導体装置1200の平面図である。本実施の形態12では、実施の形態1〜11と異なり、金属パターン2上にスイッチング素子31,32,33,41,42,43のみが3×2のマトリックス状に配置されている。ここで、各スイッチング素子は、例えば逆導通機能を持ったIGBTである。逆導通機能を持ったIGBTとは、IGBTのチップ内に還流ダイオードを内蔵した素子である。また、各スイッチング素子がMOSFETである場合は、MOSFETのソース・ドレイン間に寄生ダイオード(ボディダイオード)が内蔵されている。
本実施の形態12におけるゲート用ワイヤ9a,9bおよび主電流用ワイヤ8aの接続関係は実施の形態3(図3)と同じである。本実施の形態12の半導体装置1200はダイオード素子51,52,53を備えない。そのため、スイッチング素子41の第2主電極41aは、ダイオード素子51のアノード電極51aと接続されるのではなく、金属パターン26と主電流用ワイヤ8bを介して接続される。スイッチング素子42,43についても同様である。
<効果>
本実施の形態12における半導体装置1200において、金属パターン2上に配置される半導体素子は、スイッチング素子31,32,33,41,42,43のみであり、スイッチング素子31,32,33,41,42,43はダイオードを内蔵している。
本実施の形態12における半導体装置1200において、金属パターン2上に配置される半導体素子は、スイッチング素子31,32,33,41,42,43のみであり、スイッチング素子31,32,33,41,42,43はダイオードを内蔵している。
従って、本実施の形態12の半導体装置1200は、ダイオード素子を備えないため、主電流用ワイヤの長さを短くする事が可能である。よって、主電流用ワイヤ全体の抵抗が小さくなり、発熱増加によって生じる主電流用ワイヤの熱寿命の低下を抑制することが可能である。
なお、実施の形態1〜12において、ゲート用ワイヤ9a,9bの直径が、主電流用ワイヤ8a,8b,8cの直径よりも小さくてもよい。実施の形態1〜12において、電極間を接続するワイヤ、特に主電流用ワイヤ8a,8b,8cの材質、本数、形状は図示、説明したものに限定されない。主電流用ワイヤ8a,8b,8cの材質はアルミ以外の例えば銅ワイヤでも良い。また、ワイヤの形状も、細板状のリボンワイヤや、平板状のワイヤでもよい。また、ゲート配線ワイヤ9a,9bは大電流を流すことはないので、主電流用ワイヤ8a,8b,8cよりも直径の小さいワイヤを使う事で、ワイヤ間の干渉を避けやすくすることが可能である。
なお、実施の形態1〜12において、ゲート電極までのゲート用ワイヤの累積の長さが互いに等しいスイッチング素子同士において、それらのスイッチング速度に影響する電気的特性が、スイッチング速度が等しくなるように設定してもよい。例えば図1において、スイッチング素子31,32,33に関して、金属パターン24からゲート電極31b,32b,33bまでのワイヤの長さが等しい。同様に、スイッチング素子41,42,43に関して、金属パターン24からゲート電極41b,42b,43bまでのワイヤの長さが等しい。この場合、スイッチング素子31,32,33に関して、ゲート閾値電圧又は主電極間の飽和電圧の特性が互いに一致するように設定する。同様に、スイッチング素子41,42,43に関して、ゲート閾値電圧又は主電極間の飽和電圧の特性が互いに一致するように設定する。また、ダイオード素子51,52,53に関しては、順方向の降下電圧が一致するように設定する。
従って、ゲート用ワイヤ9a,9bの抵抗およびインダクタンス、主電流用ワイヤ8a,8bの抵抗およびインダクタンスが大きい場合であっても、ゲート電極までのゲート用ワイヤ9a,9bの累積の長さが互いに等しいスイッチング素子同士において、それらのスイッチング速度に影響する電気的特性を一致させることにより、複数のスイッチング素子間におけるスイッチングのタイミングのばらつきを抑制することが可能である。よって、破壊耐量の低下を抑制した半導体装置100を得ることが可能である。
また、ゲート電極までのゲート用ワイヤ9a,9bの累積の長さが互いに等しいスイッチング素子同士において、ゲート閾値電圧又は主電極間の飽和電圧の特性を一致させることにより、スイッチングのタイミングのばらつきを抑制することが可能である。さらに、主電流用ワイヤの累積の長さが長いスイッチング素子(図1のスイッチング素子31,32,33)の電気的特性(飽和電圧、ゲート閾値電圧)を、主電流用ワイヤの累積の長さが短いスイッチング素子(図1のスイッチング素子41,42,43)の電気的特性よりも小さくすることで、半導体装置全体のスイッチングのタイミングのばらつきをさらに抑制することができる。
なお、本実施形態1〜12において、複数のスイッチング素子を、3×2(又は2×3)のマトリックス状に配置したが、行および列の数がそれぞれ2以上であれば、スイッチング素子の個数および配置はこれらに限定されない。
また、本実施の形態1〜11における半導体装置は、マトリックスの行または列の数と同じ個数の複数のダイオード素子51,52,53を備え、複数のスイッチング素子31,32,33,41,42,43の他方主面の面積の合計が、複数のダイオード素子51,52,53の上面の面積の合計よりも大きい。
よって、スイッチング素子の電流密度よりも、ダイオード素子の電流密度を大きくすることにより、ダイオード素子の個数をスイッチング素子の個数より少なくできる。すなわち、複数のスイッチング素子の他方主面の面積の合計を、複数のダイオード素子の上面の面積の合計よりも大きくすることができる。
なお、本実施の形態1〜12において、スイッチング素子31,32,33,41,42,43はワイドバンドギャップ半導体を含んでもよい。
また、本実施の形態1〜11において、ダイオード素子51,52,53はワイドバンドギャップ半導体を含んでもよい。
一般にSiC、GaN等のワイドバンドギャップ半導体材料から成る半導体素子は、シリコン製半導体素子よりも高耐圧化や高温環境下での使用が可能であるものの、シリコン製半導体素子よりも製造時の不良率が高く、面積の大きい素子ほど指数関数的に不良率が高くなる。本実施の形態1〜12の構成によれば、小さい面積の半導体素子を多数個搭載することで不良率の低い半導体装置を得ることが可能である。よって、スイッチング素子31,32,33,41,42,43をワイドバンドギャップ半導体材料で形成する場合は、本実施の形態1〜12は特に有効となる。また、ワイドバンドギャップ半導体材料から成るスイッチング素子は高速にスイッチングする事が可能である。つまり、スイッチング速度のばらつきによる遮断耐量の低下、主電流通電時のばらつきにより主電流導通ワイヤの高温化を抑制することが可能である本実施の形態1〜12は、スイッチング素子31,32,33,41,42,43をワイドバンドギャップ半導体材料で形成する場合に特に有効であり、信頼性および寿命が向上した半導体装置を得ることが可能である。
なお、金属パターン24,26と絶縁基板1との位置関係に応じて、各実施形態の半導体装置の絶縁基板1をX、Y方向に反転させる、90度回転させるなどした配置構成としてもよい。
また、上述の各実施形態の説明では、スイッチング素子31,32,33,41,42,43がマトリックス状に配置される一続きの金属パターン2が、単純な長方形の場合を説明した。しかしながら、金属パターン2の形状はこれに限定されない。つまり、金属パターン2は、スイッチング素子31,32,33,41,42,43がマトリックス状に配置される領域において一続きであればよく、金属パターン2のその他の領域の形状は、各実施形態に限定されない。
また、実施の形態4を除く各実施形態の説明(図1〜3、図5、図6、図8〜13)において、ゲート電極31b,32b,33b,41b,42b,43bはスイッチング素子31,32,33,41,42,43のある辺に接するように設けられると説明され、図面においても、ゲート電極31b,32b,33b,41b,42b,43bがスイッチング素子31,32,33,41,42,43の外周の一部に平面視で接するように描かれている。これはゲート電極の配置を簡便に説明したものであり、実際のスイッチング素子の外周部には耐圧を得るための終端構造領域が存在し、その内側にゲート電極が設けられるのは言うまでもない。
さらに、各実施形態では、スイッチング素子31,32,33,41,42,43がマトリックス状に配置される場合について説明したが、ダイオード側の低い電圧降下が望まれる用途では、複数のダイオード素子をマトリックス状に配置してもよい。
この発明は詳細に説明されたが、上記した説明は、すべての局面において、例示であって、この発明がそれに限定されるものではない。例示されていない無数の変形例が、この発明の範囲から外れることなく想定され得るものと解される。
1,23,25 絶縁基板、2,24,26 金属パターン、8a,8b,8c 主電流用ワイヤ、9a,9b ゲート用ワイヤ、27 ゲート補助電極、28 コレクタ主電極、29 エミッタ主電極、30 半導体モジュール、31,32,33,41,42,43 スイッチング素子、31a,32a,33a,41a,42a,43a 第2主電極、31b,32b,33b,41b,42b,43b ゲート電極、51,52,53 ダイオード素子、51a,52a,53a アノード電極、10,10A,100,200,300,400,500,600,700,800,900,1000,1100,1200 半導体装置。
Claims (20)
- 絶縁基板と、
前記絶縁基板の一方主面に接合された一続きの金属パターンと、
前記金属パターン上の前記絶縁基板とは反対側の面に接合された複数のスイッチング素子と、
前記金属パターン上の前記絶縁基板とは反対側の面に接合された複数のダイオード素子と、
を備え、
前記複数のスイッチング素子は、行および列の数がそれぞれ2以上となるマトリックス状に前記金属パターン上に配置され、
前記複数のスイッチング素子のそれぞれは、
前記金属パターンに接合される側の一方主面に設けられた第1主電極と、
前記一方主面と反対側の他方主面に設けられた第2主電極と、
前記他方主面に設けられた少なくとも1つのゲート電極と、
を備え、
前記複数のダイオード素子は、行方向又は列方向の一方方向において、前記複数のスイッチング素子に隣接して配置され、
前記一方方向に隣接して配置された前記スイッチング素子間の前記第2主電極が少なくとも1本の主電流用ワイヤで電気的に接続されている、
半導体装置。 - 絶縁基板と、
前記絶縁基板の一方主面に接合された一続きの金属パターンと、
前記金属パターン上の前記絶縁基板とは反対側の面に接合された複数のスイッチング素子と、
前記金属パターン上の前記絶縁基板とは反対側の面に接合された複数のダイオード素子と、
前記金属パターン上の前記絶縁基板とは反対側の面に接合された主電極と、
を備え、
前記複数のスイッチング素子は、行および列の数がそれぞれ2以上となるマトリックス状に前記金属パターン上に配置され、
前記複数のスイッチング素子のそれぞれは、
前記金属パターンに接合される側の一方主面に設けられた第1主電極と、
前記一方主面と反対側の他方主面に設けられた第2主電極と、
前記他方主面に設けられた少なくとも1つのゲート電極と、
を備え、
行方向又は列方向の一方方向において、隣接して配置された前記スイッチング素子間の前記第2主電極が少なくとも1本の主電流用ワイヤで電気的に接続されており、
前記複数のダイオード素子は、前記一方方向と直交する他方方向において、前記複数のスイッチング素子に隣接して配置され、
前記主電極は、前記複数のダイオードと前記複数のスイッチング素子との間を除く、前記複数のダイオードに隣接する領域に配置されている、
半導体装置。 - 絶縁基板と、
前記絶縁基板の一方主面に接合された一続きの金属パターンと、
前記金属パターン上の前記絶縁基板とは反対側の面に接合された複数のスイッチング素子と、
を備え、
前記複数のスイッチング素子は、行および列の数がそれぞれ2以上となるマトリックス状に前記金属パターン上に配置され、
前記複数のスイッチング素子のそれぞれは、
前記金属パターンに接合される側の一方主面に設けられた第1主電極と、
前記一方主面と反対側の他方主面に設けられた第2主電極と、
前記他方主面に設けられた少なくとも1つのゲート電極と、
を備え、
前記複数のスイッチング素子は、行方向又は列方向の一方方向の数が前記一方方向と直交する他方方向の数より少なく、
前記一方方向において、隣接して配置された前記スイッチング素子間の前記第2主電極が少なくとも1本の主電流用ワイヤで電気的に接続されている、
半導体装置。 - 行方向又は列方向において、隣接して配置された前記スイッチング素子間の前記ゲート電極がゲート用ワイヤで接合されている、
請求項1から請求項3のうちのいずれか1項に記載の半導体装置。 - 前記ゲート電極は、前記他方主面の対向する2辺から等距離の位置に設けられ、
前記対向する2辺は、前記一方方向に平行な2辺である、
請求項1から請求項3のうちのいずれか1項に記載の半導体装置。 - 前記少なくとも1つのゲート電極は2個であり、それぞれの前記ゲート電極は前記他方主面の対向する2辺にそれぞれ接して設けられ、
前記一方方向において、隣接して配置された前記スイッチング素子間の前記ゲート電極が対向するように前記複数のスイッチング素子が配置される、
請求項4に記載の半導体装置。 - 前記他方主面において、2つの前記ゲート電極の間に前記第2主電極が配置され、その前記第2主電極に前記主電流用ワイヤが接続される、
請求項6に記載の半導体装置。 - 前記ゲート用ワイヤの高さよりも前記主電流用ワイヤの高さが大きい、
請求項7に記載の半導体装置。 - 行方向又は列方向の前記一方方向と直交する他方方向において、隣接して配置された前記スイッチング素子間の前記ゲート電極がゲート用ワイヤで接合され、
行方向又は列方向の前記一方方向において、隣接して配置された前記スイッチング素子間の前記第2主電極が主電流用ワイヤで接合される、
請求項4に記載の半導体装置。 - 前記ゲート電極は平面視で長方形であり、
前記ゲート電極の長い方の辺が前記他方主面の一辺に接する、
請求項4に記載の半導体装置。 - 前記ゲート用ワイヤと前記主電流用ワイヤとが立体的に交差する、
請求項9に記載の半導体装置。 - 複数の前記スイッチング素子のうち、前記ゲート電極までの前記ゲート用ワイヤの累積の長さが互いに等しい前記スイッチング素子同士において、それらのスイッチング速度に影響する電気的特性が、前記スイッチング速度が等しくなるように設定されている、
請求項4に記載の半導体装置。 - 前記電気的特性は、ゲート閾値電圧又は主電極間の飽和電圧である、
請求項12に記載の半導体装置。 - 行方向又は列方向に進むほど、隣接して配置された前記スイッチング素子間の前記第2主電極を接合する前記主電流用ワイヤの本数が増大する、
請求項4に記載の半導体装置。 - 前記ゲート用ワイヤの直径が、前記主電流用ワイヤの直径よりも小さい、
請求項4に記載の半導体装置。 - 前記複数のスイッチング素子の前記他方主面の面積の合計が、前記複数のダイオード素子の上面の面積の合計よりも大きい、
請求項1または請求項2に記載の半導体装置。 - 前記金属パターン上に配置される半導体素子は、前記スイッチング素子のみであり、
前記スイッチング素子はダイオードを内蔵している、
請求項3に記載の半導体装置。 - 前記スイッチング素子はワイドバンドギャップ半導体を含む、
請求項1から請求項3のうちのいずれか1項に記載の半導体装置。 - 前記ダイオード素子はワイドバンドギャップ半導体を含む、
請求項1,請求項2,請求項16のうちのいずれか1項に記載の半導体装置。 - 請求項1から請求項3のうちのいずれか1項に記載の半導体装置の複数と、
複数の前記半導体装置が搭載されるベース板と、
を備える、
半導体モジュール。
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