WO2022176675A1 - 半導体装置 - Google Patents

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WO2022176675A1
WO2022176675A1 PCT/JP2022/004703 JP2022004703W WO2022176675A1 WO 2022176675 A1 WO2022176675 A1 WO 2022176675A1 JP 2022004703 W JP2022004703 W JP 2022004703W WO 2022176675 A1 WO2022176675 A1 WO 2022176675A1
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洋 江草
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住友電気工業株式会社
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Definitions

  • the present disclosure relates to semiconductor devices.
  • Patent Document 1 As a semiconductor device used in a power module, a semiconductor device has been proposed in which two regions in a wiring connected to a plurality of transistors face each other in order to reduce variations in inductance among the plurality of transistors.
  • a semiconductor device of the present disclosure includes a P bus bar having a first main surface, an N bus bar having a second main surface, a plurality of first circuit patterns, a plurality of second circuit patterns, a plurality of first transistors, wherein each of the plurality of first circuit patterns includes a first connection portion connected to the P bus, and each of the plurality of second circuit patterns includes a second connection portion connected to the N bus.
  • each of the plurality of first transistors is electrically connected between the first connection portion and the second connection portion, and the first main surface and the second main surface are parallel to each other; , at least a portion of the first main surface and at least a portion of the second main surface face each other, and between the plurality of first transistors, from the first connecting portion via the first transistor , the inductance in the current path leading to the second connecting portion is equivalent.
  • FIG. 1 is a top view showing the semiconductor device according to the first embodiment.
  • FIG. 2 is a cross-sectional view (Part 1) showing the semiconductor device according to the first embodiment.
  • FIG. 3 is a cross-sectional view (part 2) showing the semiconductor device according to the first embodiment.
  • FIG. 4 is a circuit diagram showing the semiconductor device according to the first embodiment.
  • FIG. 5 is a diagram showing an example of current paths in the semiconductor device according to the first embodiment.
  • FIG. 6 is a top view showing the semiconductor device according to the second embodiment.
  • FIG. 7 is a top view showing the semiconductor device according to the third embodiment.
  • FIG. 8 is a top view showing the semiconductor device according to the fourth embodiment.
  • An object of the present disclosure is to provide a semiconductor device capable of reducing variations in inductance.
  • a semiconductor device includes a P busbar having a first main surface, an N busbar having a second main surface, a plurality of first circuit patterns, a plurality of second circuit patterns, and a plurality of first transistors, wherein the plurality of first circuit patterns each include a first connection portion connected to the P bus, and the plurality of second circuit patterns are each connected to the N bus.
  • each of the plurality of first transistors is electrically connected between the first connection portion and the second connection portion, and the first main surface and the second at least a portion of the first main surface and at least a portion of the second main surface face each other; between the plurality of first transistors, from the first connecting portion; The inductance in the current path through the first transistor to the second connection is equivalent.
  • the first main surface and the second main surface are parallel, and at least part of the first main surface and at least part of the second main surface face each other. Therefore, the current flowing through the P bus to the first connection and the current flowing from the second connection to the N bus are opposite to each other. magnetic fields cancel each other out. Therefore, the difference in inductance between the P bus and the N bus is almost eliminated. Therefore, the inductances on the P bus and the N bus are equivalent among the plurality of transistors. In addition, among the plurality of first transistors, the inductances in the current paths from the first connecting portion to the second connecting portion via the first transistors are equivalent. Therefore, variations in inductance among the plurality of first transistors can be reduced.
  • a plurality of second transistors are provided, and the plurality of second transistors are connected in series to the first transistor between the first connection section and the second connection section, respectively. and an inductance in a current path from the first connecting portion to the second connecting portion via the first transistor and the second transistor between the plurality of sets of the first transistors and the second transistors may be equivalent. In this case, variations in inductance among the plurality of second transistors can be reduced.
  • the first transistor is provided on the first circuit pattern
  • the second transistor is provided on the third circuit pattern.
  • the first transistor can easily dissipate heat through the first circuit pattern
  • the second transistor can easily dissipate heat through the third circuit pattern.
  • the first circuit pattern, the third circuit pattern and the second circuit extending from the first connection portion to the second connection portion via the first transistor and the second transistor A shape of a portion of a pattern through which current flows may be equivalent among a plurality of pairs of the first transistors and the second transistors.
  • the first circuit pattern and the second circuit pattern are provided between the plurality of sets.
  • the positions of the first transistor and the second transistor on the circuit pattern and the third circuit pattern are different. Therefore, the inductance tends to vary.
  • the inductance of the portion where the current flows is set between the plurality of sets of the first transistors and the second transistors. Easy to align.
  • a plurality of third transistors and a plurality of fourth transistors are provided, and the plurality of third transistors are connected between the first connection section and the second connection section, respectively.
  • the plurality of fourth transistors are electrically connected in parallel to the first transistor and the second transistor, and each of the plurality of fourth transistors is in series with the third transistor between the first connection and the second connection.
  • the current capacity can be increased while reducing variations in inductance among the plurality of second transistors and variations in inductance among the plurality of fourth transistors.
  • a set of the first transistor and the second transistor and a set of the third transistor and the fourth transistor can be provided between one first connection portion and one second connection portion. Therefore, if the total number of transistors is the same, the numbers of the first connecting portion and the second connecting portion can be reduced.
  • the first circuit pattern, the third circuit pattern and the second circuit extending from the first connection portion to the second connection portion via the first transistor and the second transistor a shape of a portion of a pattern through which current flows;
  • the shape of the portion through which the current flows in the two circuit patterns may be equivalent between the set of the plurality of first transistors and the second transistors and the set of the plurality of third transistors and the fourth transistor. good. In this case, it is easy to match the inductance of the portion through which the current flows among the sets of the plurality of third transistors and fourth transistors.
  • the first circuit pattern, the third circuit pattern, and the second circuit pattern are symmetrical about the straight line connecting the first connection portion and the second connection portion.
  • the shape of the portion through which the current flows is axisymmetric
  • the set of the first transistor and the second transistor is arranged on the first direction side of the axis of symmetry
  • the first direction of the axis of symmetry is opposite to the first direction
  • a set of the third transistor and the fourth transistor may be arranged on the second direction side of the . In this case, it is easy to make the inductance in the current path of the set of the first and second transistors equivalent to the inductance in the current path of the set of the third and fourth transistors.
  • a plurality of pairs of the third transistor and the fourth transistor may be connected between the first connection portion and the second connection portion.
  • the inductances can be uniform among the plurality of third transistors, and the inductances can be uniform among the plurality of fourth transistors.
  • the current capacity can be increased while reducing variations in inductance.
  • a plurality of said second transistors may be connected between said first connecting part and said second connecting part.
  • the inductances can be made uniform among the plurality of second transistors.
  • the current capacity can be increased while reducing variations in inductance.
  • a plurality of the first transistors may be connected between the first connecting portion and the second connecting portion.
  • the inductances can be made uniform among the plurality of first transistors.
  • the current capacity can be increased while reducing variations in inductance.
  • the first connecting portion and the second connecting portion have the first main surface of the P bus and the second main surface of the N bus facing each other. It may be placed within the section. Since the inductance between the P bus and the N bus is canceled, no difference in inductance occurs in the section where the first main surface and the second main surface face each other. Therefore, by arranging the first connection portion and the second connection portion within this section, it is possible to further reduce variations in inductance.
  • a diode may be connected in parallel to any one of the first transistor, the second transistor, the third transistor, or the fourth transistor.
  • the current can be circulated not only in the body diode of the transistor, but also in the diode.
  • an insulated gate bipolar transistor (IGBT) having no body diode or the like can be used as the transistor.
  • a plane including the X1-X2 direction and the Y1-Y2 direction is the XY plane
  • a plane including the Y1-Y2 direction and the Z1-Z2 direction is the YZ plane
  • a plane including the Z1-Z2 direction and the X1-X2 direction is the ZX plane.
  • the Z1 direction is defined as the upward direction
  • the Z2 direction is defined as the downward direction.
  • planar viewing means viewing an object from the Z1 side.
  • equivalent inductance means that one inductance is 50% or more and 150% or less of the other inductance. For example, if one inductance is 20 nH and the other inductance is 10 nH or more and 30 nH, it can be said that these inductances are equivalent.
  • equivalent current paths mean that the inductance of one current path is 50% or more and 150% or less of the inductance of the other current path.
  • FIG. 1 is a top view showing the semiconductor device according to the first embodiment.
  • 2 and 3 are cross-sectional views showing the semiconductor device according to the first embodiment. 2 shows a cross section along line II-II in FIG. 1, and
  • FIG. 3 shows a cross section along line III-III in FIG.
  • FIG. 4 is a circuit diagram showing the semiconductor device according to the first embodiment.
  • the semiconductor device 100 mainly includes an insulating substrate 1, an O bus 10, a P bus 11, an N bus 12, a first transistor Tr1, and a first transistor Tr1. It has two transistors Tr2, a third transistor Tr3, and a fourth transistor Tr4.
  • the O bus 10 is connected to the O terminal
  • the P bus 11 is connected to the P terminal
  • the N bus 12 is connected to the N terminal.
  • the semiconductor device 100 includes a first region 21, a second region 22, and a third region 23 arranged in the X1-X2 direction.
  • the second region 22 is arranged on the X1 side of the third region 23
  • the first region 21 is arranged on the X1 side of the second region 22 .
  • a first circuit pattern 31, a second circuit pattern 32, and a third circuit pattern 33 are formed on the Z1 side surface of the insulating substrate 1 in each of the first region 21, the second region 22, and the third region 23. It is
  • the first circuit pattern 31, the second circuit pattern 32, and the third circuit pattern 33 are symmetrical about a straight line extending in the Y1-Y2 direction in each of the first region 21, the second region 22, and the third region 23 in plan view.
  • the first circuit pattern 31 has a convex shape in plan view, and includes a convex portion 31A that protrudes toward the Y1 side.
  • the second circuit pattern 32 has a rectangular shape in plan view, and is arranged on the Y1 side of the convex portion 31A.
  • the third circuit pattern 33 has a concave shape in plan view, and includes a concave portion 33A that is concave from the Y2 side to the Y1 side.
  • a convex portion 31A and a second circuit pattern 32 are arranged inside the concave portion 33A.
  • the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33 have the same shape and size. Further, the positions of the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33 in the Y1-Y2 direction are the same among the first area 21, the second area 22 and the third area 23.
  • FIG. 1 is a diagrammatic representation of the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33 in the Y1-Y2 direction.
  • the first transistor Tr1, the second transistor Tr2, the third transistor Tr3, and the fourth transistor Tr4 are provided in the first area 21, the second area 22, and the third area 23, respectively.
  • the first transistor Tr 1 and the third transistor Tr 3 are provided on the first circuit pattern 31
  • the second transistor Tr 2 and the fourth transistor Tr 4 are provided on the third circuit pattern 33 .
  • Each drain of the first transistor Tr1 and the third transistor Tr3 is connected to the first circuit pattern 31 via a bonding material such as solder
  • each drain of the second transistor Tr2 and the fourth transistor Tr4 is connected to a bonding material such as solder.
  • Each drain may be bonded to each circuit pattern with a sintered material containing silver (Ag) or copper (Cu).
  • Each drain may be indirectly connected to each circuit pattern via a wire.
  • the first transistor Tr1 is arranged on the X1 side of the convex portion 31A, and the third transistor Tr3 is arranged on the X2 side of the convex portion 31A.
  • the first transistor Tr1 and the third transistor Tr3 are arranged symmetrically with respect to the straight line extending in the Y1-Y2 direction common to the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33.
  • the second transistor Tr2 is arranged on the X1 side of the recess 33A
  • the fourth transistor Tr4 is arranged on the X2 side of the recess 33A.
  • the second transistor Tr2 and the fourth transistor Tr4 are arranged symmetrically with respect to the straight line extending in the Y1-Y2 direction common to the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33.
  • the X1 side is an example of the first direction side
  • the X2 side is an example of the second direction side.
  • the first transistor Tr1 and the third transistor Tr3 are arranged on one straight line extending in the X1-X2 direction, and the second transistor Tr2 and the fourth transistor Tr4 are arranged on another straight line extending in the X1-X2 direction. It is
  • the semiconductor device 100 has multiple first wires 41 , multiple second wires 42 , multiple third wires 43 , and multiple fourth wires 44 .
  • a first wire 41 connects the source of the first transistor Tr1 and the third circuit pattern 33 .
  • a second wire 42 connects the source of the second transistor Tr2 and the second circuit pattern 32 .
  • a third wire 43 connects the source of the third transistor Tr3 and the third circuit pattern 33 .
  • a fourth wire 44 connects the source of the fourth transistor Tr4 and the second circuit pattern 32 .
  • a metal plate such as a copper (Cu) plate may be used instead of the wire.
  • the P busbar 11 has a flat plate portion 11A and three contact portions 11B.
  • the flat plate portion 11A has a first main surface 11C perpendicular to the Y1-Y2 direction and extends in the X1-X2 direction.
  • the flat plate portion 11A is arranged so as to overlap with the convex portion 31A in plan view.
  • the position of the flat plate portion 11A is preferably close to the Y1 side end of the convex portion 31A in plan view.
  • 11 C of 1st main surfaces are main surfaces by the side of Y1 of 11 A of flat plate parts.
  • the flat plate portion 11A is separated from the first circuit pattern 31 and the third circuit pattern 33 on the Z1 side.
  • the three contact portions 11B extend from the Z2 side end of the flat plate portion 11A and are bent toward the Y2 side.
  • the three contact portions 11B are connected to the convex portion 31A via a bonding material such as solder in the first region 21, the second region 22 and the third region 23, respectively.
  • a portion of the convex portion 31A to which the contact portion 11B is connected is an example of a first connection portion.
  • the N busbar 12 has a flat plate portion 12A and three contact portions 12B.
  • the flat plate portion 12A has a second major surface 12C perpendicular to the Y1-Y2 direction and extends in the X1-X2 direction.
  • the flat plate portion 12A is arranged so as to overlap the second circuit pattern 32 in plan view.
  • the position of the flat plate portion 12A is preferably close to the end of the second circuit pattern 32 on the Y2 side in plan view.
  • the second main surface 12C is the main surface on the Y2 side of the flat plate portion 12A.
  • the first main surface 11C and the second main surface 12C are parallel, and at least part of the first main surface 11C and at least part of the second main surface 12C face each other.
  • the flat plate portion 12A is separated from the second circuit pattern 32 and the third circuit pattern 33 on the Z1 side.
  • the three contact portions 12B extend from the Z2 side end of the flat plate portion 12A and are bent toward the Y1 side.
  • the three contact portions 12B are connected to the second circuit pattern 32 via a bonding material such as solder within the first region 21, the second region 22, and the third region 23, respectively.
  • a portion of the second circuit pattern 32 to which the contact portion 12B is connected is an example of a second connection portion.
  • the flat plate portion 11A and the flat plate portion 12A overlap above the insulating substrate 1 when viewed from the Y1-Y2 direction.
  • the distance between the first major surface 11C and the second major surface 12C is preferably 5 mm or less, more preferably 3 mm or less.
  • An insulating sheet 13 is arranged between the P bus 11 and the N bus 12 .
  • the O busbar 10 has a flat plate portion 10A and three contact portions 10B.
  • the flat plate portion 10A extends in the X1-X2 direction.
  • the flat plate portion 10A is arranged so as to overlap the third circuit pattern 33 in plan view.
  • the flat plate portion 10A is separated from the third circuit pattern 33 on the Z1 side.
  • the three contact portions 10B extend from the Z2 side end of the flat plate portion 10A and are bent toward the Y2 side.
  • the three contact portions 10B are connected to the third circuit pattern 33 via a bonding material such as solder in the first region 21, the second region 22 and the third region 23, respectively.
  • the first transistor Tr1 and the third transistor Tr3 are connected between the P bus 11 and the O bus 10
  • a second transistor Tr2 and a fourth transistor Tr4 are connected between the N bus 12 and the O bus 10 .
  • the first transistor Tr1, the second transistor Tr2, the third transistor Tr3, and the fourth transistor Tr4 are MOS (metal-oxide-semiconductor) field effect transistors (FETs) and include body diodes.
  • FIG. 5 is a diagram showing an example of current paths in the semiconductor device according to the first embodiment.
  • the transistor on one arm turns off, the current is commutated to the diode on the other arm (the body diode or the diode connected in parallel with the transistor), and the current decreases. Therefore, the change in current per unit time (di/dt) in the path from the P bus 11 to the N bus 12 and back to the capacitor (not shown) connected between the P bus 11 and the N bus 12 is become a big thing.
  • a first circuit pattern 31 In the first region 21, from the contact portion 11B of the P bus 11, a first circuit pattern 31, a first transistor Tr1, a first wire 41, a third circuit pattern 33, a second transistor Tr2, a second There is a current path 91 that reaches the contact portion 12B of the N bus 12 via the wire 42 and the second circuit pattern 32 .
  • a first circuit pattern 31 In the first region 21, from the contact portion 11B of the P bus 11, a first circuit pattern 31, a third transistor Tr3, a third wire 43, a third circuit pattern 33, a fourth transistor Tr4, a second There is also a current path 92 through wire 42 and second circuit pattern 32 to contact portion 12B of N busbar 12 . Similar current paths 91 and 92 are also present in the second region 22 and the third region 23 .
  • a first circuit pattern 31, a second circuit pattern 32, a third circuit pattern 33, a first transistor Tr1, a second transistor Tr2, a third A transistor Tr3 and a fourth transistor Tr4 are arranged. Therefore, the inductance in current path 91 and the inductance in current path 92 are equivalent to each other.
  • the inductance in the current path 91 and the inductance in the current path 92 are equivalent to each other, and in the third area 23 , the inductance in the current path 91 and the inductance in the current path 92 are equivalent to each other.
  • the inductances of the three current paths 91 and the inductances of the three current paths 92 are equivalent to each other also between the first region 21, the second region 22, and the third region 23.
  • the contact portion 11B and the contact portion 12B are provided in the section where the first main surface 11C of the P busbar 11 and the second main surface 12C of the N busbar 12 face each other. Since the inductance between the P bus 11 and the N bus 12 is canceled out, no difference in inductance occurs in the section where the first main surface 11C and the second main surface 12C face each other. Therefore, by arranging the contact portion 11B and the contact portion 12B within this section, it is possible to further reduce variations in inductance.
  • the first main surface 11C and the second main surface 12C are parallel, and at least a portion of the first main surface 11C and at least a portion of the second main surface 12C facing each other. Therefore, the inductances of the P bus 11 and the N bus 12 are equivalent among the first region 21 , the second region 22 and the third region 23 . Furthermore, the inductances in the three current paths 91 and the inductances in the three current paths 92 are equivalent to each other among the first region 21, the second region 22, and the third region 23. FIG. Therefore, the inductance can be made uniform among the plurality of first transistors Tr1.
  • the inductances can be uniform among the plurality of second transistors Tr2, the inductances can be uniform among the plurality of third transistors Tr3, and the inductances can be uniform among the plurality of fourth transistors Tr4. .
  • At least a portion of the first main surface 11C and at least a portion of the second main surface 12C are arranged between two sets positioned at both ends of the plurality of sets of the contact portions 11B and the contact portions 12B. They are preferably facing each other. Moreover, above the insulating substrate 1, it is more preferable that the first main surface 11C and the second main surface 12C are opposed to each other.
  • a first transistor Tr 1 and a third transistor Tr 3 are provided on the first circuit pattern 31
  • a second transistor Tr 2 and a fourth transistor Tr 4 are provided on the third circuit pattern 33 . Therefore, the first transistor Tr1 and the third transistor Tr3 easily release heat through the first circuit pattern 31, and the second transistor Tr2 and the fourth transistor Tr4 easily release heat through the third circuit pattern 33.
  • FIG. 1 A first transistor Tr 1 and a third transistor Tr 3 are provided on the first circuit pattern 31
  • a second transistor Tr 2 and a fourth transistor Tr 4 are provided on the third circuit pattern 33 . Therefore, the first transistor Tr1 and the third transistor Tr3 easily release heat through the first circuit pattern 31, and the second transistor Tr2 and the fourth transistor Tr4 easily release heat through the third circuit pattern 33.
  • the inductance in the current path 91 and the inductance in the current path 92 are equivalent between the set of the plurality of first transistors Tr1 and the second transistors Tr2 and the set of the plurality of the third transistors Tr3 and the fourth transistors Tr4. Therefore, the inductance can be made uniform between the first transistor Tr1 and the third transistor Tr3, and the inductance can be made uniform between the second transistor Tr2 and the fourth transistor Tr4.
  • a set of the first transistor Tr1 and the second transistor Tr2 and a set of the third transistor Tr3 and the fourth transistor Tr4 can be provided between one contact portion 11B and one contact portion 12B. Therefore, if the total number of transistors is the same, the number of contact portions 11B and contact portions 12B can be reduced.
  • the shape of the portion through which the current flows of the first circuit pattern 31, the second circuit pattern 32, and the third circuit pattern 33 from the contact portion 11B to the contact portion 12B via the first transistor Tr1 and the second transistor Tr2 is the shape of the first circuit pattern. Equivalent between the region 21, the second region 22, and the third region 23, that is, between a plurality of pairs of the first transistors Tr1 and the second transistors Tr2. When a plurality of pairs of the first transistor Tr1 and the second transistor Tr2 are provided electrically in parallel between one contact portion 11B and one contact portion 12B, the first circuit pattern 31 and the second transistor Tr2 are arranged between the plurality of pairs. The positions of the first transistor Tr1 and the second transistor Tr2 on the two circuit patterns 32 and the third circuit pattern 33 are different.
  • the inductance tends to vary.
  • a plurality of pairs of the first circuit pattern 31, the second circuit pattern 32, and the third circuit pattern 33, in which the shapes of the current-flowing portions are equivalent are provided, a plurality of the first transistors Tr1 and the It is easy to match the inductance of the portion where the current flows between the set of two transistors Tr2.
  • the shape of the portion through which the current flows of the first circuit pattern 31, the second circuit pattern 32, and the third circuit pattern 33 from the contact portion 11B to the contact portion 12B via the third transistor Tr3 and the fourth transistor Tr4 is , between the first region 21, the second region 22 and the third region 23, that is, between the sets of the plurality of third transistors Tr3 and fourth transistors Tr4.
  • the first circuit pattern 31 and the first circuit pattern 31 are arranged between the plurality of sets.
  • the positions of the third transistor Tr3 and the fourth transistor Tr4 on the two circuit patterns 32 and the third circuit pattern 33 are different.
  • the inductance tends to vary.
  • the plurality of the third transistors Tr3 and the third transistors Tr3 it is easy to match the inductance of the portion where the current flows between the set of four transistors Tr4.
  • the shapes of the portions of the first circuit pattern 31, the second circuit pattern 32, and the third circuit pattern where current flows are symmetrical, and the set of the first transistor Tr1 and the second transistor Tr2 is arranged on the X1 side of the axis of symmetry. , a third transistor Tr3 and a fourth transistor Tr4 are arranged on the X2 side of the axis of symmetry. Therefore, it is easy to make the inductance in the current path 91 and the inductance in the current path 92 equivalent.
  • FIG. 6 is a top view showing the semiconductor device according to the second embodiment.
  • the semiconductor device 200 mainly includes an insulating substrate 1, an O bus 10, a P bus 11, an N bus 12, a first transistor Tr1, and a second transistor Tr2. and
  • the semiconductor device 200 includes a first region 21, a second region 22, a third region 23, a fourth region 24, a fifth region 25, and a sixth region 26 arranged in the X1-X2 direction.
  • the fifth region 25 is arranged on the X1 side of the sixth region 26, the fourth region 24 is arranged on the X1 side of the fifth region 25, the third region 23 is arranged on the X1 side of the fourth region 24, and the second
  • the region 22 is arranged on the X1 side of the third region 23 , and the first region 21 is arranged on the X1 side of the second region 22 .
  • a first circuit pattern 31 and a A second circuit pattern 32 and a third circuit pattern 33 are formed.
  • the first circuit pattern 31, the second circuit pattern 32, and the third circuit pattern 33 in the second embodiment are the axes of symmetry of the first circuit pattern 31, the second circuit pattern 32, and the third circuit pattern 33 in the first embodiment. It has a shape similar to that of the portion on the X1 side.
  • the first transistor Tr1 and the second transistor Tr2 are provided in the first region 21, the second region 22, the third region 23, the fourth region 24, the fifth region 25 and the sixth region 26, respectively.
  • the first transistor Tr ⁇ b>1 is provided on the first circuit pattern 31 and the second transistor Tr ⁇ b>2 is provided on the third circuit pattern 33 .
  • the drain of the first transistor Tr1 is connected to the first circuit pattern 31 via a bonding material such as solder, and the drain of the second transistor Tr2 is connected to the third circuit pattern 33 via a bonding material such as solder.
  • the P busbar 11 has a flat plate portion 11A and six contact portions 11B.
  • the six contact portions 11B protrude in the first region 21, the second region 22, the third region 23, the fourth region 24, the fifth region 25 and the sixth region 26 via a bonding material such as solder. It is connected to the section 31A.
  • the N busbar 12 has a flat plate portion 12A and six contact portions 12B.
  • the six contact portions 12B are connected to the first region 21, the second region 22, the third region 23, the fourth region 24, the fifth region 25 and the sixth region 26 via a bonding material such as solder. 2 are connected to the circuit pattern 32 .
  • the O busbar 10 has a flat plate portion 10A and six contact portions 10B.
  • the six contact portions 12B are connected to the first region 21, the second region 22, the third region 23, the fourth region 24, the fifth region 25 and the sixth region 26 via a bonding material such as solder. 3 are connected to the circuit pattern 33 .
  • the inductances can be uniform among the plurality of first transistors Tr1, and the inductances can be uniform among the plurality of second transistors Tr2.
  • the first transistor Tr1 or the second transistor Tr2 may not be provided.
  • the second wire 42 connects the second circuit pattern 32 and the third circuit pattern 33, even if the second transistor Tr2 is not provided, from the contact portion 11B via the first transistor Tr1, A current path is configured to reach the contact portion 12B.
  • the first wire 41 connects the first circuit pattern 31 and the second circuit pattern 32
  • the second transistor Tr2 can be connected from the contact portion 11B even if the first transistor Tr1 is not provided.
  • a current path is configured to reach the contact portion 12B via.
  • FIG. 7 is a top view showing the semiconductor device according to the third embodiment.
  • a first transistor Tr1, a second transistor Tr2, a third transistor Tr3 and a third transistor Tr3 are provided in the first region 21, the second region 22 and the third region .
  • a fifth transistor Tr5, a sixth transistor Tr6, a seventh transistor Tr7 and an eighth transistor Tr8 are provided.
  • the fifth transistor Tr5 is arranged on the X1 side of the projection 31A and near the first transistor Tr1, and the seventh transistor Tr7 is arranged on the X2 side of the projection 31A and near the third transistor Tr3.
  • the fifth transistor Tr5 and the seventh transistor Tr7 are arranged symmetrically with respect to the straight line extending in the Y1-Y2 direction common to the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33.
  • the sixth transistor Tr6 is arranged on the X1 side of the recess 33A and near the second transistor Tr2, and the eighth transistor Tr8 is arranged on the X2 side of the recess 33A and near the fourth transistor Tr4.
  • the sixth transistor Tr6 and the eighth transistor Tr8 are arranged symmetrically with respect to the straight line extending in the Y1-Y2 direction common to the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33.
  • the fifth transistor Tr5 is an example of a plurality of first transistors
  • the sixth transistor Tr6 is an example of a plurality of second transistors
  • the seventh transistor Tr7 is an example of a plurality of third transistors
  • the eighth transistor Tr8 is It is an example of a plurality of fourth transistors.
  • the fifth transistor Tr5 and the seventh transistor Tr7 are arranged on one straight line extending in the X1-X2 direction, and the sixth transistor Tr6 and the eighth transistor Tr8 are arranged on another straight line extending in the X1-X2 direction. It is
  • the semiconductor device 300 has multiple fifth wires 45 , multiple sixth wires 46 , multiple seventh wires 47 , and multiple eighth wires 48 .
  • a fifth wire 45 connects the source of the fifth transistor Tr5 and the third circuit pattern 33 .
  • a sixth wire 46 connects the source of the sixth transistor Tr6 and the second circuit pattern 32 .
  • a seventh wire 47 connects the source of the seventh transistor Tr7 and the third circuit pattern 33 .
  • the eighth wire 48 connects the source of the eighth transistor Tr8 and the second circuit pattern 32 .
  • the lengths of the first wire 41 and the fifth wire 45 are different. Inductance in the current path from the contact portion 11B to the third circuit pattern 33 via the first circuit pattern 31 and the set of the first transistor Tr1 and the first wire 41 or the set of the fifth transistor Tr5 and the fifth wire 45 are equivalent.
  • the second wire 42 and the sixth wire 46 have different lengths. Inductance in the current path from the third circuit pattern 33 to the contact portion 12B via the set of the second transistor Tr2 and the second wire 42 or the set of the sixth transistor Tr6 and the sixth wire 46, and the second circuit pattern 32 are equivalent.
  • the third wire 43 and the seventh wire 47 have different lengths. Inductance in the current path from the contact portion 11B to the third circuit pattern 33 via the first circuit pattern 31 and the set of the third transistor Tr3 and the third wire 43 or the set of the seventh transistor Tr7 and the seventh wire 47 are equivalent.
  • the fourth wire 44 and the eighth wire 48 have different lengths. Inductance in the current path from the third circuit pattern 33 to the contact portion 12B via the set of the fourth transistor Tr4 and the fourth wire 44 or the set of the eighth transistor Tr8 and the eighth wire 48 and the second circuit pattern 32 are equivalent.
  • the inductance in the current path through the set of wires 46 is equivalent among the first region 21, the second region 22 and the third region 23.
  • the set of the third transistor Tr3 and the third wire 43 or the set of the seventh transistor Tr7 and the seventh wire 47 and the set of the fourth transistor Tr4 and the fourth wire 44 or the set of the eighth transistor Tr8 and the eighth wire 48 The inductance in the current path through and is equivalent among the first region 21 , the second region 22 and the third region 23 .
  • the inductances can be made uniform among the plurality of first transistors Tr1 and fifth transistors Tr5.
  • the inductances can be made uniform among the plurality of second transistors Tr2 and sixth transistors Tr6, the inductances can be made uniform among the plurality of third transistors Tr3 and seventh transistors Tr7, and the plurality of fourth transistors Tr3 and Tr7 can be made uniform in inductance.
  • Inductance can be made uniform between Tr4 and the eighth transistor Tr8.
  • FIG. 8 is a top view showing the semiconductor device according to the fourth embodiment.
  • a semiconductor device 400 includes a first diode D1, a second diode D2, and a third diode D3 in a first region 21, a second region 22, and a third region 23. and a fourth diode D4.
  • a first diode D ⁇ b>1 and a third diode D ⁇ b>3 are provided on the first circuit pattern 31
  • a second diode D ⁇ b>2 and a fourth diode D ⁇ b>4 are provided on the third circuit pattern 33 .
  • Each cathode of the first diode D1 and the third diode D3 is connected to the first circuit pattern 31 via a bonding material such as solder, and each cathode of the second diode D2 and the fourth diode D4 is connected to a bonding material such as solder. is connected to the third circuit pattern 33 via the .
  • the first diode D1 is arranged on the X1 side of the projection 31A and near the first transistor Tr1, and the third diode D3 is arranged on the X2 side of the projection 31A and near the third transistor Tr3.
  • the first diode D1 and the third diode D3 are arranged symmetrically with respect to the straight line extending in the Y1-Y2 direction common to the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33.
  • the second diode D2 is arranged on the X1 side of the recess 33A and near the second transistor Tr2, and the fourth diode D4 is arranged on the X2 side of the recess 33A and near the fourth transistor Tr4.
  • the second diode D2 and the fourth diode D4 are arranged symmetrically with respect to the straight line extending in the Y1-Y2 direction common to the first circuit pattern 31, the second circuit pattern 32 and the third circuit pattern 33.
  • the first diode D1 and the third diode D3 are arranged on one straight line extending in the X1-X2 direction, and the second diode D2 and the fourth diode D4 are arranged on another straight line extending in the X1-X2 direction. It is
  • the semiconductor device 400 has multiple ninth wires 61 , multiple tenth wires 62 , multiple eleventh wires 63 , and multiple twelfth wires 64 .
  • a ninth wire 61 connects the source of the first transistor Tr1 and the anode of the first diode D1.
  • a tenth wire 62 connects the source of the second transistor Tr2 and the anode of the second diode D2.
  • An eleventh wire 63 connects the source of the third transistor Tr3 and the anode of the third diode D3.
  • a twelfth wire 64 connects the source of the fourth transistor Tr4 and the anode of the fourth diode D4.
  • the fourth embodiment not only the body diodes of the first transistor Tr1, the second transistor Tr2, the third transistor Tr3, and the fourth transistor Tr4 are free-wheeling, but also the first diode D1, the second diode D2, The third diode D3 and the fourth diode D4 can also be circulated. Also, an insulated gate bipolar transistor (IGBT) having no body diode or the like can be used as the transistor.
  • IGBT insulated gate bipolar transistor
  • the transistors may be field effect transistors such as MOSFETs or IGBTs configured using silicon carbide.
  • the diode may be a Schottky barrier diode or a PN junction diode configured using silicon carbide. By using silicon carbide, excellent breakdown voltage can be obtained. For example, breakdown voltages of 750V, 1200V, 1700V and 3300V are obtained.
  • the main material of the transistor or diode may be silicon, gallium nitride or gallium oxide.
  • semiconductor devices using wide-gap semiconductors such as silicon carbide are capable of high withstand voltage due to high breakdown electric field, high-speed operation due to high saturation electron velocity, and high-temperature operation due to high thermal conductivity. . Therefore, by using a silicon carbide transistor, high-speed switching operation can be made possible while reducing variations in inductance.
  • the size of the semiconductor device tends to be larger than in a configuration in which a transistor including a body diode is used and a diode is not connected in parallel to the transistor. If the inductance between the P-bus and the N-bus is canceled, variations in inductance can be reduced even if the size of the semiconductor device increases.
  • Insulating substrate 10 O bus line 10A: Flat plate portion 10B: Contact portion 11: P bus line 11A: Flat plate portion 11B: Contact portion (first connecting portion) 11C: first main surface 12: N busbar 12A: flat plate portion 12B: contact portion (second connecting portion) 12C: Second main surface 13: Insulating sheet 21: First region 22: Second region 23: Third region 24: Fourth region 25: Fifth region 26: Sixth region 31: First circuit pattern 31A: Protrusion 32: Second circuit pattern 33: Third circuit pattern 33A: Recess 41: First wire 42: Second wire 43: Third wire 44: Fourth wire 45: Fifth wire 46: Sixth wire 47: Seventh wire 48: Eighth wire 61: Ninth wire 62: Tenth wire 63: Eleventh wire 64: Twelfth wire 91, 92: Current paths 100, 200, 300, 400: Semiconductor device Tr1: First transistor Tr2: Second Transistor Tr3: Third transistor Tr4: Fourth transistor Tr5: Fifth transistor Tr6: Sixth transistor Tr7: Seventh transistor Tr8

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Abstract

半導体装置は、第１主面を有するＰ母線と、第２主面を有するＮ母線と、複数の第１回路パターンと、複数の第２回路パターンと、複数の第１トランジスタと、を有し、前記複数の第１回路パターンは、それぞれ前記Ｐ母線に接続された第１接続部を含み、前記複数の第２回路パターンは、それぞれ前記Ｎ母線に接続された第２接続部を含み、前記複数の第１トランジスタは、それぞれ前記第１接続部と前記第２接続部との間に電気的に接続されており、前記第１主面と前記第２主面とが平行であり、前記第１主面の少なくとも一部と、前記第２主面の少なくとも一部とが互いに対向し、複数の前記第１トランジスタの間で、前記第１接続部から前記第１トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスが等価である。

Description

半導体装置
　本開示は、半導体装置に関する。
　本出願は、２０２１年２月１６日出願の日本出願第２０２１－０２２６１６号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　パワーモジュールに使用される半導体装置として、複数のトランジスタの間でのインダクタンスのばらつきの低減のために、複数のトランジスタに接続される配線内の２つの領域を互いに対向させた半導体装置が提案されている（特許文献１）。
日本国特開２０１５－１８９４３号公報
　本開示の半導体装置は、第１主面を有するＰ母線と、第２主面を有するＮ母線と、複数の第１回路パターンと、複数の第２回路パターンと、複数の第１トランジスタと、を有し、前記複数の第１回路パターンは、それぞれ前記Ｐ母線に接続された第１接続部を含み、前記複数の第２回路パターンは、それぞれ前記Ｎ母線に接続された第２接続部を含み、前記複数の第１トランジスタは、それぞれ前記第１接続部と前記第２接続部との間に電気的に接続されており、前記第１主面と前記第２主面とが平行であり、前記第１主面の少なくとも一部と、前記第２主面の少なくとも一部とが互いに対向し、複数の前記第１トランジスタの間で、前記第１接続部から前記第１トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスが等価である。
図１は、第１実施形態に係る半導体装置を示す上面図である。 図２は、第１実施形態に係る半導体装置を示す断面図（その１）である。 図３は、第１実施形態に係る半導体装置を示す断面図（その２）である。 図４は、第１実施形態に係る半導体装置を示す回路図である。 図５は、第１実施形態に係る半導体装置における電流経路の一例を示す図である。 図６は、第２実施形態に係る半導体装置を示す上面図である。 図７は、第３実施形態に係る半導体装置を示す上面図である。 図８は、第４実施形態に係る半導体装置を示す上面図である。
　［本開示が解決しようとする課題］
　従来の半導体装置によっても、複数のトランジスタの間でのインダクタンスのばらつきを十分に低減することは困難である。
　本開示は、インダクタンスのばらつきを低減できる半導体装置を提供することを目的とする。
　［本開示の効果］
　本開示によれば、インダクタンスのばらつきを低減できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一または対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
　〔１〕　本開示の一態様に係る半導体装置は、第１主面を有するＰ母線と、第２主面を有するＮ母線と、複数の第１回路パターンと、複数の第２回路パターンと、複数の第１トランジスタと、を有し、前記複数の第１回路パターンは、それぞれ前記Ｐ母線に接続された第１接続部を含み、前記複数の第２回路パターンは、それぞれ前記Ｎ母線に接続された第２接続部を含み、前記複数の第１トランジスタは、それぞれ前記第１接続部と前記第２接続部との間に電気的に接続されており、前記第１主面と前記第２主面とが平行であり、前記第１主面の少なくとも一部と、前記第２主面の少なくとも一部とが互いに対向し、複数の前記第１トランジスタの間で、前記第１接続部から前記第１トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスが等価である。
　第１主面と第２主面とが平行であり、第１主面の少なくとも一部と、第２主面の少なくとも一部とが互いに対向している。このため、Ｐ母線を通じて第１接続部に流れる電流と、第２接続部からＮ母線に流れる電流との間では、流れる方向が逆方向であり、Ｐ母線の周囲の磁界とＮ母線の周囲の磁界とが互いに相殺される。このため、Ｐ母線とＮ母線との間のインダクタンスの差がほとんどなくなる。従って、複数のトランジスタの間で、Ｐ母線、Ｎ母線におけるインダクタンスが等価である。また、複数の第１トランジスタの間で、第１接続部から第１トランジスタを経由して第２接続部に至る電流経路におけるインダクタンスが等価である。このため、複数の第１トランジスタの間でのインダクタンスのばらつきを低減できる。また、Ｐ母線とＮ母線との間でインダクタンスの差がほとんどなくなるため、第１トランジスタの数が増加し、Ｐ母線及びＮ母線が長くなったとしても、インダクタンスのばらつきを低減できる。更に、Ｐ母線及びＮ母線が長くなったとしても、Ｐ母線及びＮ母線の断面積を大きくすることで、配線抵抗の上昇を抑制できる。
　〔２〕　〔１〕において、複数の第２トランジスタを有し、前記複数の第２トランジスタは、それぞれ前記第１接続部と前記第２接続部との間で前記第１トランジスタに直列に接続されており、複数の前記第１トランジスタ及び前記第２トランジスタの組の間で、前記第１接続部から前記第１トランジスタ及び前記第２トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスが等価であってもよい。この場合、複数の第２トランジスタの間でのインダクタンスのばらつきを低減できる。
　〔３〕　〔２〕において、複数の第３回路パターンを有し、前記第１トランジスタは前記第１回路パターンの上に設けられ、前記第２トランジスタは前記第３回路パターンの上に設けられていてもよい。この場合、第１トランジスタは第１回路パターンを通じて放熱しやすく、第２トランジスタは第３回路パターンを通じて放熱しやすい。
　〔４〕　〔３〕において、前記第１接続部から前記第１トランジスタ及び前記第２トランジスタを経由して前記第２接続部に至る前記第１回路パターン、前記第３回路パターン及び前記第２回路パターンの電流が流れる部分の形状は、複数の前記第１トランジスタ及び前記第２トランジスタの組の間で等価であってもよい。１つの第１接続部と１つの第２接続部との間に第１トランジスタ及び第２トランジスタの組が複数電気的に並列に設けられる場合、複数の組の間で第１回路パターン、第２回路パターン及び第３回路パターン上での第１トランジスタ及び第２トランジスタの位置が相違することとなる。このため、インダクタンスがばらつきやすい。これに対し、各回路パターンの電流が流れる部分の形状が等価な組が複数設けられている場合には、複数の第１トランジスタ及び第２トランジスタの組の間で、電流が流れる部分のインダクタンスを揃えやすい。
　〔５〕　〔４〕において、複数の第３トランジスタと、複数の第４トランジスタと、を有し、前記複数の第３トランジスタは、それぞれ前記第１接続部と前記第２接続部との間で前記第１トランジスタ及び前記第２トランジスタに並列に電気的に接続されており、前記複数の第４トランジスタは、それぞれ前記第１接続部と前記第２接続部との間で前記第３トランジスタに直列に接続されており、複数の前記第１トランジスタ及び前記第２トランジスタの組と、複数の前記第３トランジスタ及び前記第４トランジスタの組との間で、前記第１接続部から前記第１トランジスタ及び前記第２トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスと、前記第１接続部から前記第３トランジスタ及び前記第４トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスとが等価であってもよい。この場合、複数の第２トランジスタの間でのインダクタンスのばらつき、及び複数の第４トランジスタの間でのインダクタンスのばらつきを低減しながら電流容量を増やすことができる。また、１つの第１接続部と１つの第２接続部との間に、第１トランジスタ及び第２トランジスタの組と、第３トランジスタ及び第４トランジスタの組とを設けることができる。このため、トランジスタの総数が共通であれば、第１接続部及び第２接続部の数を低減できる。
　〔６〕　〔５〕において、前記第１接続部から前記第１トランジスタ及び前記第２トランジスタを経由して前記第２接続部に至る前記第１回路パターン、前記第３回路パターン及び前記第２回路パターンの電流が流れる部分の形状と、前記第１接続部から前記第３トランジスタ及び前記第４トランジスタを経由して前記第２接続部に至る前記第１回路パターン、前記第３回路パターン及び前記第２回路パターンの電流が流れる部分の形状とは、複数の前記第１トランジスタ及び前記第２トランジスタの組と、複数の前記第３トランジスタ及び前記第４トランジスタの組との間で等価であってもよい。この場合、複数の第３トランジスタ及び第４トランジスタの組の間で、電流が流れる部分のインダクタンスを揃えやすい。
　〔７〕　〔５〕又は〔６〕において、前記第１接続部と前記第２接続部とを結ぶ直線を対称の軸として、前記第１回路パターン、前記第３回路パターン及び前記第２回路パターンの電流が流れる部分の形状が線対称であり、前記対称の軸の第１方向側に前記第１トランジスタ及び前記第２トランジスタの組が配置され、前記対称の軸の前記第１方向とは反対の第２方向側に前記第３トランジスタ及び前記第４トランジスタの組が配置されていてもよい。この場合、第１トランジスタ及び第２トランジスタの組の電流経路におけるインダクタンスと第３トランジスタ及び第４トランジスタの組の電流経路におけるインダクタンスとを等価にしやすい。
　〔８〕　〔５〕～〔７〕において、前記第１接続部と前記第２接続部との間に複数の前記第３トランジスタ及び前記第４トランジスタの組が接続されていてもよい。この場合、複数の第３トランジスタの間でインダクタンスを揃えることができ、複数の第４トランジスタの間でインダクタンスを揃えることができる。また、インダクタンスのばらつきを低減しながら電流容量を増やすことができる。
　〔９〕　〔２〕～〔８〕において、前記第１接続部と前記第２接続部との間に複数の前記第２トランジスタが接続されていてもよい。この場合、複数の第２トランジスタの間でインダクタンスを揃えることができる。また、インダクタンスのばらつきを低減しながら電流容量を増やすことができる。
　〔１０〕　〔１〕～〔９〕において、前記第１接続部と前記第２接続部との間に複数の前記第１トランジスタが接続されていてもよい。この場合、複数の第１トランジスタの間でインダクタンスを揃えることができる。また、インダクタンスのばらつきを低減しながら電流容量を増やすことができる。
　〔１１〕　〔１〕～〔１０〕において、前記第１接続部及び前記第２接続部は、前記Ｐ母線の前記第１主面と前記Ｎ母線の前記第２主面とが対向している区間内に配置されていてもよい。Ｐ母線とＮ母線との間のインダクタンスが相殺されるため、第１主面と第２主面とが対向する区間内ではインダクタンスの差が生じない。従って、この区間内に第１接続部及び第２接続部が配置されることで、よりインダクタンスのばらつきを低減できる。
　〔１２〕　〔１〕～〔１１〕において、前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ又は前記第４トランジスタのいずれかに並列に接続されたダイオードを有してもよい。この場合、トランジスタのボディダイオードで還流するだけでなく、ダイオードにも還流できる。また、トランジスタとして、ボディダイオードを持たない絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等を用いることができる。
　［本開示の実施形態の詳細］
　以下、本開示の実施形態について詳細に説明するが、本実施形態はこれらに限定されるものではない。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。本明細書及び図面において、Ｘ１－Ｘ２方向、Ｙ１－Ｙ２方向、Ｚ１－Ｚ２方向を相互に直交する方向とする。Ｘ１－Ｘ２方向及びＹ１－Ｙ２方向を含む面をＸＹ面とし、Ｙ１－Ｙ２方向及びＺ１－Ｚ２方向を含む面をＹＺ面とし、Ｚ１－Ｚ２方向及びＸ１－Ｘ２方向を含む面をＺＸ面とする。便宜上、Ｚ１方向を上方向、Ｚ２方向を下方向とする。また、本開示において平面視とは、Ｚ１側から対象物を視ることをいう。
　本開示において同一又は等価とは、完全な同一又は等価を意味するものではない。例えば、インダクタンスが等価とは、一方のインダクタンスが他方のインダクタンスの５０％以上１５０％以下であることを意味する。例えば、一方のインダクタンスが２０ｎＨである場合、他方のインダクタンスが１０ｎＨ以上３０ｎＨであれば、これらのインダクタンスが等価であるといえる。また、電流経路が等価とは、一方の電流経路のインダクタンスが他方の電流経路のインダクタンスの５０％以上１５０％以下であることを意味する。
　（第１実施形態）
　まず、第１実施形態について説明する。図１は、第１実施形態に係る半導体装置を示す上面図である。図２及び図３は、第１実施形態に係る半導体装置を示す断面図である。図２は、図１中のII-II線に沿った断面を示し、図３は、図１中のIII-III線に沿った断面を示す。図４は、第１実施形態に係る半導体装置を示す回路図である。
　図１～図３に示すように、第１実施形態に係る半導体装置１００は、主として、絶縁基板１と、Ｏ母線１０と、Ｐ母線１１と、Ｎ母線１２と、第１トランジスタＴｒ１と、第２トランジスタＴｒ２と、第３トランジスタＴｒ３と、第４トランジスタＴｒ４とを有する。例えば、Ｏ母線１０はＯ端子に接続され、Ｐ母線１１はＰ端子に接続され、Ｎ母線１２はＮ端子に接続される。
　半導体装置１００は、Ｘ１－Ｘ２方向に並ぶ第１領域２１と、第２領域２２と、第３領域２３とを含む。第２領域２２は第３領域２３のＸ１側に配置され、第１領域２１は第２領域２２のＸ１側に配置されている。第１領域２１、第２領域２２、第３領域２３のそれぞれにおいて、絶縁基板１のＺ１側の面に、第１回路パターン３１と、第２回路パターン３２と、第３回路パターン３３とが形成されている。第１回路パターン３１、第２回路パターン３２、第３回路パターン３３は、第１領域２１、第２領域２２、第３領域２３のそれぞれにおいて、平面視で、Ｙ１－Ｙ２方向に延びる直線を対称の軸にして線対称の形状を有する。第１回路パターン３１は、平面視で凸状の形状を有しており、Ｙ１側に突出する凸部３１Ａを含む。第２回路パターン３２は、平面視で長方形状の形状を有しており、凸部３１ＡのＹ１側に配置されている。第３回路パターン３３は、平面視で凹状の形状を有しており、Ｙ２側からＹ１側に凹む凹部３３Ａを含む。凹部３３Ａの内側に、凸部３１Ａと、第２回路パターン３２とが配置されている。
　第１領域２１、第２領域２２及び第３領域２３の間で、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３は、同一の形状及びサイズを有している。また、第１領域２１、第２領域２２及び第３領域２３の間で、Ｙ１－Ｙ２方向における第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３の位置は同一である。
　第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４は、第１領域２１、第２領域２２、第３領域２３に１つずつ設けられている。第１トランジスタＴｒ１及び第３トランジスタＴｒ３は第１回路パターン３１の上に設けられ、第２トランジスタＴｒ２及び第４トランジスタＴｒ４は第３回路パターン３３の上に設けられている。第１トランジスタＴｒ１及び第３トランジスタＴｒ３の各ドレインが、はんだ等の接合材を介して第１回路パターン３１に接続され、第２トランジスタＴｒ２及び第４トランジスタＴｒ４の各ドレインが、はんだ等の接合材を介して第３回路パターン３３に接続されている。各ドレインは、銀（Ａｇ）又は銅（Ｃｕ）を含む焼結材により各回路パターンに接合されていてもよい。各ドレインがワイヤを介して各回路パターンに間接的に接続されていてもよい。
　第１トランジスタＴｒ１は、凸部３１ＡよりもＸ１側に配置され、第３トランジスタＴｒ３は、凸部３１ＡよりもＸ２側に配置されている。第１トランジスタＴｒ１及び第３トランジスタＴｒ３は、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３と共通のＹ１－Ｙ２方向に延びる直線を対称の軸にして線対称に配置されている。第２トランジスタＴｒ２は、凹部３３ＡよりもＸ１側に配置され、第４トランジスタＴｒ４は、凹部３３ＡよりもＸ２側に配置されている。第２トランジスタＴｒ２及び第４トランジスタＴｒ４は、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３と共通のＹ１－Ｙ２方向に延びる直線を対称の軸にして線対称に配置されている。Ｘ１側は第１方向側の一例であり、Ｘ２側は第２方向側の一例である。
　第１トランジスタＴｒ１及び第３トランジスタＴｒ３は、Ｘ１－Ｘ２方向に延びる１つの直線上に配置され、第２トランジスタＴｒ２及び第４トランジスタＴｒ４は、Ｘ１－Ｘ２方向に延びる他の１つの直線上に配置されている。
　半導体装置１００は、複数本の第１ワイヤ４１と、複数本の第２ワイヤ４２と、複数本の第３ワイヤ４３と、複数本の第４ワイヤ４４とを有する。第１ワイヤ４１は、第１トランジスタＴｒ１のソースと第３回路パターン３３とを接続する。第２ワイヤ４２は、第２トランジスタＴｒ２のソースと第２回路パターン３２とを接続する。第３ワイヤ４３は、第３トランジスタＴｒ３のソースと第３回路パターン３３とを接続する。第４ワイヤ４４は、第４トランジスタＴｒ４のソースと第２回路パターン３２とを接続する。ワイヤに代えて銅（Ｃｕ）板等の金属板が用いられてもよい。
　Ｐ母線１１は、平板部１１Ａと、３つのコンタクト部１１Ｂとを有する。平板部１１Ａは、Ｙ１－Ｙ２方向に垂直な第１主面１１Ｃを有し、Ｘ１－Ｘ２方向に延びる。平板部１１Ａは、平面視で、凸部３１Ａと重なるように配置されている。平板部１１Ａの位置は、平面視で凸部３１ＡのＹ１側の端部に近いことが好ましい。第１主面１１Ｃは、平板部１１ＡのＹ１側の主面である。平板部１１Ａは、第１回路パターン３１及び第３回路パターン３３からＺ１側に離れている。３つのコンタクト部１１Ｂは、平板部１１ＡのＺ２側の端部から延び、Ｙ２側に屈曲されている。３つのコンタクト部１１Ｂは、それぞれ、第１領域２１、第２領域２２、第３領域２３内で、はんだ等の接合材を介して凸部３１Ａに接続されている。凸部３１Ａのコンタクト部１１Ｂが接続された部分は第１接続部の一例である。
　Ｎ母線１２は、平板部１２Ａと、３つのコンタクト部１２Ｂとを有する。平板部１２Ａは、Ｙ１－Ｙ２方向に垂直な第２主面１２Ｃを有し、Ｘ１－Ｘ２方向に延びる。平板部１２Ａは、平面視で、第２回路パターン３２と重なるように配置されている。平板部１２Ａの位置は、平面視で第２回路パターン３２のＹ２側の端部に近いことが好ましい。第２主面１２Ｃは、平板部１２ＡのＹ２側の主面である。第１主面１１Ｃと第２主面１２Ｃとは平行であり、第１主面１１Ｃの少なくとも一部と、第２主面１２Ｃの少なくとも一部とが互いに対向している。平板部１２Ａは、第２回路パターン３２及び第３回路パターン３３からＺ１側に離れている。３つのコンタクト部１２Ｂは、平板部１２ＡのＺ２側の端部から延び、Ｙ１側に屈曲されている。３つのコンタクト部１２Ｂは、それぞれ、第１領域２１、第２領域２２、第３領域２３内で、はんだ等の接合材を介して第２回路パターン３２に接続されている。第２回路パターン３２のコンタクト部１２Ｂが接続された部分は第２接続部の一例である。
　Ｙ１－Ｙ２方向から見たときに、絶縁基板１の上方において、平板部１１Ａと平板部１２Ａとが重なり合っている。第１主面１１Ｃと第２主面１２Ｃとの間の距離は、好ましくは５ｍｍ以下であり、より好ましくは３ｍｍ以下である。Ｐ母線１１とＮ母線１２との間に絶縁シート１３が配置されている。
　Ｏ母線１０は、平板部１０Ａと、３つのコンタクト部１０Ｂとを有する。平板部１０ＡはＸ１－Ｘ２方向に延びる。平板部１０Ａは、平面視で、第３回路パターン３３と重なるように配置されている。平板部１０Ａは、第３回路パターン３３からＺ１側に離れている。３つのコンタクト部１０Ｂは、平板部１０ＡのＺ２側の端部から延び、Ｙ２側に屈曲されている。３つのコンタクト部１０Ｂは、それぞれ、第１領域２１、第２領域２２、第３領域２３内で、はんだ等の接合材を介して第３回路パターン３３に接続されている。
　図４に示すように、第１領域２１、第２領域２２及び第３領域２３のそれぞれにおいて、第１トランジスタＴｒ１及び第３トランジスタＴｒ３がＰ母線１１とＯ母線１０との間に接続され、第２トランジスタＴｒ２及び第４トランジスタＴｒ４がＮ母線１２とＯ母線１０との間に接続されている。なお、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４はＭＯＳ（metal-oxide-semiconductor）電界効果トランジスタ（field effect transistor：ＦＥＴ）であり、ボディダイオードを含む。
　ここで、半導体装置１００の動作について説明する。図５は、第１実施形態に係る半導体装置における電流経路の一例を示す図である。
　半導体装置１００では、一方のアームのトランジスタがターンオフに転じると、電流は他方のアームのダイオード（ボディダイオード、又はトランジスタに並列にされたダイオード）に転流し、電流が減少する。そのため、Ｐ母線１１からＮ母線１２に至り、Ｐ母線１１とＮ母線１２との間に接続されたコンデンサ（図示せず）へと戻る経路における単位時間当たりの電流の変化（ｄｉ／ｄｔ）は大きなものとなる。Ｐ母線１１からＮ母線１２に至る経路において、複数の第１トランジスタＴｒ１及び第３トランジスタＴｒ３の間、又は複数の第２トランジスタＴｒ２及び第４トランジスタＴｒ４の間でインダクタンスのばらつきが大きいと、ΔＶ＝Ｌ・ｄｉ／ｄｔより各トランジスタで発生するサージ電圧にばらつきが生じてしまう。ここで、ΔＶはサージ電圧、Ｌはインダクタンス、ｉは電流、ｔは時間である。また、インダクタンスのばらつきが大きい場合、共振が生じる可能性もある。
　第１領域２１には、Ｐ母線１１のコンタクト部１１Ｂから、第１回路パターン３１と、第１トランジスタＴｒ１と、第１ワイヤ４１と、第３回路パターン３３と、第２トランジスタＴｒ２と、第２ワイヤ４２と、第２回路パターン３２とを経由してＮ母線１２のコンタクト部１２Ｂに至る電流経路９１がある。第１領域２１には、Ｐ母線１１のコンタクト部１１Ｂから、第１回路パターン３１と、第３トランジスタＴｒ３と、第３ワイヤ４３と、第３回路パターン３３と、第４トランジスタＴｒ４と、第２ワイヤ４２と、第２回路パターン３２とを経由してＮ母線１２のコンタクト部１２Ｂに至る電流経路９２もある。第２領域２２及び第３領域２３にも、同様の電流経路９１及び９２がある。
　第１領域２１内では、Ｙ１－Ｙ２方向に延びる直線を対称の軸にして第１回路パターン３１、第２回路パターン３２、第３回路パターン３３、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４が配置されている。このため、電流経路９１におけるインダクタンスと電流経路９２におけるインダクタンスとは互いに等価である。第２領域２２内でも、電流経路９１におけるインダクタンスと電流経路９２におけるインダクタンスとは互いに等価であり、第３領域２３内でも、電流経路９１におけるインダクタンスと電流経路９２におけるインダクタンスとは互いに等価である。更に、第１領域２１と、第２領域２２と、第３領域２３との間でも、３つの電流経路９１におけるインダクタンス及び３つの電流経路９２におけるインダクタンスとが互いに等価である。
　また、平板部１１Ａを通じて第１領域２１内のコンタクト部１１Ｂに流れる電流と、第１領域２１内のコンタクト部１２Ｂから平板部１２Ａを通じて流れる電流との間では、流れる方向が逆方向であるため、平板部１１Ａの周囲の磁界と平板部１２Ａの周囲の磁界とが互いに相殺される。同様に、平板部１１Ａを通じて第２領域２２内のコンタクト部１１Ｂに流れる電流と、第２領域２２内のコンタクト部１２Ｂから平板部１２Ａを通じて流れる電流との間では、流れる方向が逆方向であるため、平板部１１Ａの周囲の磁界と平板部１２Ａの周囲の磁界とが互いに相殺される。同様に、平板部１１Ａを通じて第３領域２３内のコンタクト部１１Ｂに流れる電流と、第３領域２３内のコンタクト部１２Ｂから平板部１２Ａを通じて流れる電流との間では、流れる方向が逆方向であるため、平板部１１Ａの周囲の磁界と平板部１２Ａの周囲の磁界とが互いに相殺される。従って、第１領域２１、第２領域２２及び第３領域２３の間で、Ｐ母線１１、Ｎ母線１２におけるインダクタンスは等価である。
　また、コンタクト部１１Ｂ及びコンタクト部１２ＢがＰ母線１１の第１主面１１ＣとＮ母線１２の第２主面１２Ｃとが対向する区間に設けられている。Ｐ母線１１とＮ母線１２との間のインダクタンスが相殺されるため、第１主面１１Ｃと第２主面１２Ｃとが対向する区間内ではインダクタンスの差が生じない。従って、この区間内にコンタクト部１１Ｂ及びコンタクト部１２Ｂが配置されることで、よりインダクタンスのばらつきを低減できる。
　このように、第１実施形態では、第１主面１１Ｃと第２主面１２Ｃとが平行であり、第１主面１１Ｃの少なくとも一部と、第２主面１２Ｃの少なくとも一部とが互いに対向している。このため、第１領域２１、第２領域２２及び第３領域２３の間で、Ｐ母線１１、Ｎ母線１２におけるインダクタンスは等価である。更に、第１領域２１と、第２領域２２と、第３領域２３との間で、３つの電流経路９１におけるインダクタンス及び３つの電流経路９２におけるインダクタンスとが互いに等価である。従って、複数の第１トランジスタＴｒ１の間でインダクタンスを揃えることができる。同様に、複数の第２トランジスタＴｒ２の間でインダクタンスを揃えることができ、複数の第３トランジスタＴｒ３の間でインダクタンスを揃えることができ、複数の第４トランジスタＴｒ４の間でインダクタンスを揃えることができる。そして、インダクタンスを揃えることで、各トランジスタのサージ電圧のばらつきや、共振の可能性を抑制することができる。
　なお、複数のコンタクト部１１Ｂとコンタクト部１２Ｂとの組のうち両端に位置する２つ組の間で、第１主面１１Ｃの少なくとも一部と、第２主面１２Ｃの少なくとも一部とが互いに対向していることが好ましい。また、絶縁基板１の上方では、第１主面１１Ｃと第２主面１２Ｃとが互いに対向していることがより好ましい。
　第１トランジスタＴｒ１及び第３トランジスタＴｒ３が第１回路パターン３１の上に設けられ、第２トランジスタＴｒ２及び第４トランジスタＴｒ４が第３回路パターン３３の上に設けられている。このため、第１トランジスタＴｒ１及び第３トランジスタＴｒ３は第１回路パターン３１を通じて放熱しやすく、第２トランジスタＴｒ２及び第４トランジスタＴｒ４は第３回路パターン３３を通じて放熱しやすい。
　複数の第１トランジスタＴｒ１及び第２トランジスタＴｒ２の組と、複数の第３トランジスタＴｒ３及び第４トランジスタＴｒ４の組との間で、電流経路９１におけるインダクタンスと電流経路９２におけるインダクタンスとが等価である。従って、第１トランジスタＴｒ１及び第３トランジスタＴｒ３の各々の間でインダクタンスを揃えることができ、第２トランジスタＴｒ２及び第４トランジスタＴｒ４の各々の間でインダクタンスを揃えることができる。また、１つのコンタクト部１１Ｂと１つのコンタクト部１２Ｂとの間に、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の組と、第３トランジスタＴｒ３及び第４トランジスタＴｒ４の組とを設けることができる。このため、トランジスタの総数が共通であれば、コンタクト部１１Ｂ及びコンタクト部１２Ｂの数を低減できる。
　コンタクト部１１Ｂから第１トランジスタＴｒ１及び第２トランジスタＴｒ２を経由してコンタクト部１２Ｂに至る第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３の電流が流れる部分の形状が、第１領域２１と、第２領域２２と、第３領域２３との間で、つまり、複数の第１トランジスタＴｒ１及び第２トランジスタＴｒ２の組の間で等価である。１つのコンタクト部１１Ｂと１つのコンタクト部１２Ｂとの間に第１トランジスタＴｒ１及び第２トランジスタＴｒ２の組が複数電気的に並列に設けられる場合、複数の組の間で第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３上での第１トランジスタＴｒ１及び第２トランジスタＴｒ２の位置が相違することとなる。このため、インダクタンスがばらつきやすい。これに対し、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３の電流が流れる部分の形状が等価な組が複数設けられている場合には、複数の第１トランジスタＴｒ１及び第２トランジスタＴｒ２の組の間で、電流が流れる部分のインダクタンスを揃えやすい。
　同様に、コンタクト部１１Ｂから第３トランジスタＴｒ３及び第４トランジスタＴｒ４を経由してコンタクト部１２Ｂに至る第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３の電流が流れる部分の形状が、第１領域２１と、第２領域２２と、第３領域２３との間で、つまり、複数の第３トランジスタＴｒ３及び第４トランジスタＴｒ４の組の間で等価である。１つのコンタクト部１１Ｂと１つのコンタクト部１２Ｂとの間に第３トランジスタＴｒ３及び第４トランジスタＴｒ４の組が複数電気的に並列に設けられる場合、複数の組の間で第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３上での第３トランジスタＴｒ３及び第４トランジスタＴｒ４の位置が相違することとなる。このため、インダクタンスがばらつきやすい。これに対し、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３の電流が流れる部分の形状が等価な組が複数設けられている場合には、複数の第３トランジスタＴｒ３及び第４トランジスタＴｒ４の組の間で、電流が流れる部分のインダクタンスを揃えやすい。
　なお、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３の電流が流れない部分の形状が等価でなくてもよい。
　第１回路パターン３１、第２回路パターン３２、第３回路パターンの電流が流れる部分の形状が線対称であり、第１トランジスタＴｒ１及び第２トランジスタＴｒ２の組が対称の軸のＸ１側に配置され、第３トランジスタＴｒ３及び第４トランジスタＴｒ４の組が対称の軸のＸ２側に配置されている。従って、電流経路９１におけるインダクタンスと電流経路９２におけるインダクタンスとを等価にしやすい。
　（第２実施形態）
　次に、第２実施形態について説明する。図６は、第２実施形態に係る半導体装置を示す上面図である。
　図６に示すように、第２実施形態に係る半導体装置２００は、主として、絶縁基板１と、Ｏ母線１０と、Ｐ母線１１と、Ｎ母線１２と、第１トランジスタＴｒ１と、第２トランジスタＴｒ２とを有する。
　半導体装置２００は、Ｘ１－Ｘ２方向に並ぶ第１領域２１と、第２領域２２と、第３領域２３と、第４領域２４と、第５領域２５と、第６領域２６とを含む。第５領域２５は第６領域２６のＸ１側に配置され、第４領域２４は第５領域２５のＸ１側に配置され、第３領域２３は第４領域２４のＸ１側に配置され、第２領域２２は第３領域２３のＸ１側に配置され、第１領域２１は第２領域２２のＸ１側に配置されている。第１領域２１、第２領域２２、第３領域２３、第４領域２４、第５領域２５、第６領域２６のそれぞれにおいて、絶縁基板１のＺ１側の面に、第１回路パターン３１と、第２回路パターン３２と、第３回路パターン３３とが形成されている。第２実施形態における第１回路パターン３１、第２回路パターン３２、第３回路パターン３３は、第１実施形態における第１回路パターン３１、第２回路パターン３２、第３回路パターン３３の対称の軸よりもＸ１側の部分と同様の形状を有する。
　第１トランジスタＴｒ１及び第２トランジスタＴｒ２は、第１領域２１、第２領域２２、第３領域２３、第４領域２４、第５領域２５及び第６領域２６に１つずつ設けられている。第１トランジスタＴｒ１は第１回路パターン３１の上に設けられ、第２トランジスタＴｒ２は第３回路パターン３３の上に設けられている。第１トランジスタＴｒ１のドレインが、はんだ等の接合材を介して第１回路パターン３１に接続され、第２トランジスタＴｒ２のドレインが、はんだ等の接合材を介して第３回路パターン３３に接続されている。
　Ｐ母線１１は、平板部１１Ａと、６つのコンタクト部１１Ｂとを有する。６つのコンタクト部１１Ｂは、それぞれ、第１領域２１、第２領域２２、第３領域２３、第４領域２４、第５領域２５及び第６領域２６内で、はんだ等の接合材を介して凸部３１Ａに接続されている。
　Ｎ母線１２は、平板部１２Ａと、６つのコンタクト部１２Ｂとを有する。６つのコンタクト部１２Ｂは、それぞれ、第１領域２１、第２領域２２、第３領域２３、第４領域２４、第５領域２５及び第６領域２６内で、はんだ等の接合材を介して第２回路パターン３２に接続されている。
　Ｏ母線１０は、平板部１０Ａと、６つのコンタクト部１０Ｂとを有する。６つのコンタクト部１２Ｂは、それぞれ、第１領域２１、第２領域２２、第３領域２３、第４領域２４、第５領域２５及び第６領域２６内で、はんだ等の接合材を介して第３回路パターン３３に接続されている。
　他の構成は第１実施形態と同様である。
　半導体装置２００では、第１領域２１と、第２領域２２と、第３領域２３と、第４領域２４と、第５領域２５と、第６領域２６との間で、６つの電流経路９１（図５参照）におけるインダクタンスが互いに等価である。また、第１領域２１、第２領域２２、第３領域２３、第４領域２４、第５領域２５及び第６領域２６の間で、Ｐ母線１１、Ｎ母線１２におけるインダクタンスは等価である。
　第２実施形態によっても、第１実施形態と同様に、複数の第１トランジスタＴｒ１の間でインダクタンスを揃えることができ、複数の第２トランジスタＴｒ２の間でインダクタンスを揃えることができる。
　なお、第１トランジスタＴｒ１又は第２トランジスタＴｒ２が設けられていなくてもよい。例えば、第２ワイヤ４２が第２回路パターン３２と第３回路パターン３３とを接続していれば、第２トランジスタＴｒ２が設けられていなくても、コンタクト部１１Ｂから第１トランジスタＴｒ１を経由してコンタクト部１２Ｂに至る電流経路が構成される。同様に、例えば、第１ワイヤ４１が第１回路パターン３１と第２回路パターン３２とを接続していれば、第１トランジスタＴｒ１が設けられていなくても、コンタクト部１１Ｂから第２トランジスタＴｒ２を経由してコンタクト部１２Ｂに至る電流経路が構成される。
　（第３実施形態）
　次に、第３実施形態について説明する。図７は、第３実施形態に係る半導体装置を示す上面図である。
　図７に示すように、第３実施形態に係る半導体装置３００では、第１領域２１、第２領域２２及び第３領域２３に、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４に加えて第５トランジスタＴｒ５、第６トランジスタＴｒ６、第７トランジスタＴｒ７及び第８トランジスタＴｒ８が設けられている。
　第５トランジスタＴｒ５は、凸部３１ＡよりもＸ１側で第１トランジスタＴｒ１の近傍に配置され、第７トランジスタＴｒ７は、凸部３１ＡよりもＸ２側で第３トランジスタＴｒ３の近傍に配置されている。第５トランジスタＴｒ５及び第７トランジスタＴｒ７は、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３と共通のＹ１－Ｙ２方向に延びる直線を対称の軸にして線対称に配置されている。第６トランジスタＴｒ６は、凹部３３ＡよりもＸ１側で第２トランジスタＴｒ２の近傍に配置され、第８トランジスタＴｒ８は、凹部３３ＡよりもＸ２側で第４トランジスタＴｒ４の近傍に配置されている。第６トランジスタＴｒ６及び第８トランジスタＴｒ８は、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３と共通のＹ１－Ｙ２方向に延びる直線を対称の軸にして線対称に配置されている。第５トランジスタＴｒ５は複数の第１トランジスタの一例であり、第６トランジスタＴｒ６は複数の第２トランジスタの一例であり、第７トランジスタＴｒ７は複数の第３トランジスタの一例であり、第８トランジスタＴｒ８は複数の第４トランジスタの一例である。
　第５トランジスタＴｒ５及び第７トランジスタＴｒ７は、Ｘ１－Ｘ２方向に延びる１つの直線上に配置され、第６トランジスタＴｒ６及び第８トランジスタＴｒ８は、Ｘ１－Ｘ２方向に延びる他の１つの直線上に配置されている。
　半導体装置３００は、複数本の第５ワイヤ４５と、複数本の第６ワイヤ４６と、複数本の第７ワイヤ４７と、複数本の第８ワイヤ４８とを有する。第５ワイヤ４５は、第５トランジスタＴｒ５のソースと第３回路パターン３３とを接続する。第６ワイヤ４６は、第６トランジスタＴｒ６のソースと第２回路パターン３２とを接続する。第７ワイヤ４７は、第７トランジスタＴｒ７のソースと第３回路パターン３３とを接続する。第８ワイヤ４８は、第８トランジスタＴｒ８のソースと第２回路パターン３２とを接続する。
　第１ワイヤ４１と第５ワイヤ４５とでは長さが相違している。コンタクト部１１Ｂから第１回路パターン３１と、第１トランジスタＴｒ１及び第１ワイヤ４１の組又は第５トランジスタＴｒ５及び第５ワイヤ４５の組とを経由して第３回路パターン３３に至る電流経路におけるインダクタンスが等価である。
　第２ワイヤ４２と第６ワイヤ４６とでは長さが相違している。第３回路パターン３３から第２トランジスタＴｒ２及び第２ワイヤ４２の組又は第６トランジスタＴｒ６及び第６ワイヤ４６の組と、第２回路パターン３２とを経由してコンタクト部１２Ｂに至る電流経路におけるインダクタンスが等価である。
　第３ワイヤ４３と第７ワイヤ４７とでは長さが相違している。コンタクト部１１Ｂから第１回路パターン３１と、第３トランジスタＴｒ３及び第３ワイヤ４３の組又は第７トランジスタＴｒ７及び第７ワイヤ４７の組とを経由して第３回路パターン３３に至る電流経路におけるインダクタンスが等価である。
　第４ワイヤ４４と第８ワイヤ４８とでは長さが相違している。第３回路パターン３３から第４トランジスタＴｒ４及び第４ワイヤ４４の組又は第８トランジスタＴｒ８及び第８ワイヤ４８の組と、第２回路パターン３２とを経由してコンタクト部１２Ｂに至る電流経路におけるインダクタンスが等価である。
　他の構成は第１実施形態と同様である。
　第３実施形態では、第１トランジスタＴｒ１及び第１ワイヤ４１の組又は第５トランジスタＴｒ５及び第５ワイヤ４５の組と、第２トランジスタＴｒ２及び第２ワイヤ４２の組又は第６トランジスタＴｒ６及び第６ワイヤ４６の組とを経由する電流経路におけるインダクタンスが、第１領域２１と、第２領域２２と、第３領域２３との間で等価である。また、第３トランジスタＴｒ３及び第３ワイヤ４３の組又は第７トランジスタＴｒ７及び第７ワイヤ４７の組と、第４トランジスタＴｒ４及び第４ワイヤ４４の組又は第８トランジスタＴｒ８及び第８ワイヤ４８の組とを経由する電流経路におけるインダクタンスが、第１領域２１と、第２領域２２と、第３領域２３との間で等価である。
　従って、第３実施形態によれば、複数の第１トランジスタＴｒ１及び第５トランジスタＴｒ５の間でインダクタンスを揃えることができる。同様に、複数の第２トランジスタＴｒ２及び第６トランジスタＴｒ６の間でインダクタンスを揃えることができ、複数の第３トランジスタＴｒ３及び第７トランジスタＴｒ７の間でインダクタンスを揃えることができ、複数の第４トランジスタＴｒ４及び第８トランジスタＴｒ８の間でインダクタンスを揃えることができる。
　また、第３実施形態によれば、インダクタンスのばらつきを低減しながら電流容量を増やすことができる。
　（第４実施形態）
　次に、第４実施形態について説明する。図８は、第４実施形態に係る半導体装置を示す上面図である。
　図８に示すように、第４実施形態に係る半導体装置４００は、第１領域２１、第２領域２２及び第３領域２３に、第１ダイオードＤ１と、第２ダイオードＤ２と、第３ダイオードＤ３と、第４ダイオードＤ４とを有する。第１ダイオードＤ１及び第３ダイオードＤ３は第１回路パターン３１の上に設けられ、第２ダイオードＤ２及び第４ダイオードＤ４は第３回路パターン３３の上に設けられている。第１ダイオードＤ１及び第３ダイオードＤ３の各カソードが、はんだ等の接合材を介して第１回路パターン３１に接続され、第２ダイオードＤ２及び第４ダイオードＤ４の各カソードが、はんだ等の接合材を介して第３回路パターン３３に接続されている。
　第１ダイオードＤ１は、凸部３１ＡよりもＸ１側で第１トランジスタＴｒ１の近傍に配置され、第３ダイオードＤ３は、凸部３１ＡよりもＸ２側で第３トランジスタＴｒ３の近傍に配置されている。第１ダイオードＤ１及び第３ダイオードＤ３は、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３と共通のＹ１－Ｙ２方向に延びる直線を対称の軸にして線対称に配置されている。第２ダイオードＤ２は、凹部３３ＡよりもＸ１側で第２トランジスタＴｒ２の近傍に配置され、第４ダイオードＤ４は、凹部３３ＡよりもＸ２側で第４トランジスタＴｒ４の近傍に配置されている。第２ダイオードＤ２及び第４ダイオードＤ４は、第１回路パターン３１、第２回路パターン３２及び第３回路パターン３３と共通のＹ１－Ｙ２方向に延びる直線を対称の軸にして線対称に配置されている。
　第１ダイオードＤ１及び第３ダイオードＤ３は、Ｘ１－Ｘ２方向に延びる１つの直線上に配置され、第２ダイオードＤ２及び第４ダイオードＤ４は、Ｘ１－Ｘ２方向に延びる他の１つの直線上に配置されている。
　半導体装置４００は、複数本の第９ワイヤ６１と、複数本の第１０ワイヤ６２と、複数本の第１１ワイヤ６３と、複数本の第１２ワイヤ６４とを有する。第９ワイヤ６１は、第１トランジスタＴｒ１のソースと第１ダイオードＤ１のアノードとを接続する。第１０ワイヤ６２は、第２トランジスタＴｒ２のソースと第２ダイオードＤ２のアノードとを接続する。第１１ワイヤ６３は、第３トランジスタＴｒ３のソースと第３ダイオードＤ３のアノードとを接続する。第１２ワイヤ６４は、第４トランジスタＴｒ４のソースと第４ダイオードＤ４のアノードとを接続する。
　他の構成は第１実施形態と同様である。
　第４実施形態によっても第１実施形態と同様の効果が得られる。また、第４実施形態によれば、第１トランジスタＴｒ１、第２トランジスタＴｒ２、第３トランジスタＴｒ３及び第４トランジスタＴｒ４の各ボディダイオードで還流するだけでなく、第１ダイオードＤ１、第２ダイオードＤ２、第３ダイオードＤ３及び第４ダイオードＤ４にも還流できる。また、トランジスタとして、ボディダイオードを持たない絶縁ゲート型バイポーラトランジスタ（ＩＧＢＴ）等を用いることができる。
　トランジスタは、炭化珪素を用いて構成されたＭＯＳＦＥＴ等の電界効果トランジスタ又はＩＧＢＴであってもよい。ダイオードは、炭化珪素を用いて構成されたショットキーバリアダイオード又はＰＮ接合ダイオードであってもよい。炭化珪素を用いることにより、優れた耐圧が得られる。例えば、７５０Ｖ、１２００Ｖ、１７００Ｖ、３３００Ｖの耐圧が得られる。トランジスタ又はダイオードの主材料がシリコン、窒化ガリウム又は酸化ガリウムであってもよい。
　炭化珪素等のワイドギャップ半導体を用いた半導体装置はシリコンを用いた半導体装置と比べて、高絶縁破壊電界による高耐圧化、高飽和電子速度による高速動作、高熱伝導度による高温動作が可能である。従って、炭化珪素トランジスタを用いることにより、インダクタンスのばらつきを低減しながら、高速スイッチング動作を可能にできる。
　また、トランジスタにダイオードを並列接続した構成では、ボディダイオードを含むトランジスタを用いつつトランジスタにダイオードを並列接続していない構成と比較して半導体装置のサイズが大きくなりやすい。Ｐ母線とＮ母線との間のインダクタンスが相殺されれば、半導体装置のサイズが大きくなったとしても、インダクタンスのばらつきを低減できる。
　そして、インダクタンスのばらつきが抑制されることで、トランジスタに並列接続されたダイオードのインダクタンスのばらつきも抑制される。例えば、モーターからの回生電流がダイオードを流れる場合に、一部のダイオードのみに電流が流れることが抑えられ、一部のダイオードのみの発熱を抑制し、信頼性を向上できる。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１：絶縁基板
１０：Ｏ母線
１０Ａ：平板部
１０Ｂ：コンタクト部
１１：Ｐ母線
１１Ａ：平板部
１１Ｂ：コンタクト部（第１接続部）
１１Ｃ：第１主面
１２：Ｎ母線
１２Ａ：平板部
１２Ｂ：コンタクト部（第２接続部）
１２Ｃ：第２主面
１３：絶縁シート
２１：第１領域
２２：第２領域
２３：第３領域
２４：第４領域
２５：第５領域
２６：第６領域
３１：第１回路パターン
３１Ａ：凸部
３２：第２回路パターン
３３：第３回路パターン
３３Ａ：凹部
４１：第１ワイヤ
４２：第２ワイヤ
４３：第３ワイヤ
４４：第４ワイヤ
４５：第５ワイヤ
４６：第６ワイヤ
４７：第７ワイヤ
４８：第８ワイヤ
６１：第９ワイヤ
６２：第１０ワイヤ
６３：第１１ワイヤ
６４：第１２ワイヤ
９１、９２：電流経路
１００、２００、３００、４００：半導体装置
Ｔｒ１：第１トランジスタ
Ｔｒ２：第２トランジスタ
Ｔｒ３：第３トランジスタ
Ｔｒ４：第４トランジスタ
Ｔｒ５：第５トランジスタ
Ｔｒ６：第６トランジスタ
Ｔｒ７：第７トランジスタ
Ｔｒ８：第８トランジスタ
Ｄ１：第１ダイオード
Ｄ２：第２ダイオード
Ｄ３：第３ダイオード
Ｄ４：第４ダイオード

Claims (12)

  1. 　第１主面を有するＰ母線と、
    　第２主面を有するＮ母線と、
    　複数の第１回路パターンと、
    　複数の第２回路パターンと、
    　複数の第１トランジスタと、
    　を有し、
    　前記複数の第１回路パターンは、それぞれ前記Ｐ母線に接続された第１接続部を含み、
    　前記複数の第２回路パターンは、それぞれ前記Ｎ母線に接続された第２接続部を含み、
    　前記複数の第１トランジスタは、それぞれ前記第１接続部と前記第２接続部との間に電気的に接続されており、
    　前記第１主面と前記第２主面とが平行であり、
    　前記第１主面の少なくとも一部と、前記第２主面の少なくとも一部とが互いに対向し、
    　複数の前記第１トランジスタの間で、前記第１接続部から前記第１トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスが等価である半導体装置。
  2. 　複数の第２トランジスタを有し、
    　前記複数の第２トランジスタは、それぞれ前記第１接続部と前記第２接続部との間で前記第１トランジスタに直列に接続されており、
    　複数の前記第１トランジスタ及び前記第２トランジスタの組の間で、前記第１接続部から前記第１トランジスタ及び前記第２トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスが等価である請求項１に記載の半導体装置。
  3. 　複数の第３回路パターンを有し、
    　前記第１トランジスタは前記第１回路パターンの上に設けられ、
    　前記第２トランジスタは前記第３回路パターンの上に設けられている請求項２に記載の半導体装置。
  4. 　前記第１接続部から前記第１トランジスタ及び前記第２トランジスタを経由して前記第２接続部に至る前記第１回路パターン、前記第３回路パターン及び前記第２回路パターンの電流が流れる部分の形状は、複数の前記第１トランジスタ及び前記第２トランジスタの組の間で等価である請求項３に記載の半導体装置。
  5. 　複数の第３トランジスタと、
    　複数の第４トランジスタと、
    　を有し、
    　前記複数の第３トランジスタは、それぞれ前記第１接続部と前記第２接続部との間で前記第１トランジスタ及び前記第２トランジスタに並列に電気的に接続されており、
    　前記複数の第４トランジスタは、それぞれ前記第１接続部と前記第２接続部との間で前記第３トランジスタに直列に接続されており、
    　複数の前記第１トランジスタ及び前記第２トランジスタの組と、複数の前記第３トランジスタ及び前記第４トランジスタの組との間で、
    　前記第１接続部から前記第１トランジスタ及び前記第２トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスと、前記第１接続部から前記第３トランジスタ及び前記第４トランジスタを経由して前記第２接続部に至る電流経路におけるインダクタンスとが等価である請求項４に記載の半導体装置。
  6. 　前記第１接続部から前記第１トランジスタ及び前記第２トランジスタを経由して前記第２接続部に至る前記第１回路パターン、前記第３回路パターン及び前記第２回路パターンの電流が流れる部分の形状と、
    　前記第１接続部から前記第３トランジスタ及び前記第４トランジスタを経由して前記第２接続部に至る前記第１回路パターン、前記第３回路パターン及び前記第２回路パターンの電流が流れる部分の形状とは、
    　複数の前記第１トランジスタ及び前記第２トランジスタの組と、複数の前記第３トランジスタ及び前記第４トランジスタの組との間で等価である請求項５に記載の半導体装置。
  7. 　前記第１接続部と前記第２接続部とを結ぶ直線を対称の軸として、前記第１回路パターン、前記第３回路パターン及び前記第２回路パターンの電流が流れる部分の形状が線対称であり、
    　前記対称の軸の第１方向側に前記第１トランジスタ及び前記第２トランジスタの組が配置され、
    　前記対称の軸の前記第１方向とは反対の第２方向側に前記第３トランジスタ及び前記第４トランジスタの組が配置されている請求項５または請求項６に記載の半導体装置。
  8. 　前記第１接続部と前記第２接続部との間に複数の前記第３トランジスタ及び前記第４トランジスタの組が接続されている請求項５から請求項７のいずれか１項に記載の半導体装置。
  9. 　前記第１接続部と前記第２接続部との間に複数の前記第２トランジスタが接続されている請求項２から請求項８のいずれか１項に記載の半導体装置。
  10. 　前記第１接続部と前記第２接続部との間に複数の前記第１トランジスタが接続されている請求項１から請求項９のいずれか１項に記載の半導体装置。
  11. 　前記第１接続部及び前記第２接続部は、前記Ｐ母線の前記第１主面と前記Ｎ母線の前記第２主面とが対向している区間内に配置されている請求項１から請求項１０のいずれか１項に記載の半導体装置。
  12. 　前記第１トランジスタ、前記第２トランジスタ、前記第３トランジスタ又は前記第４トランジスタのいずれかに並列に接続されたダイオードを有する請求項１から請求項１１のいずれか１項に記載の半導体装置。
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