JP7231109B2 - 電気回路及び半導体モジュール - Google Patents

電気回路及び半導体モジュール Download PDF

Info

Publication number
JP7231109B2
JP7231109B2 JP2022508094A JP2022508094A JP7231109B2 JP 7231109 B2 JP7231109 B2 JP 7231109B2 JP 2022508094 A JP2022508094 A JP 2022508094A JP 2022508094 A JP2022508094 A JP 2022508094A JP 7231109 B2 JP7231109 B2 JP 7231109B2
Authority
JP
Japan
Prior art keywords
circuit board
wiring member
gate
current
main current
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2022508094A
Other languages
English (en)
Other versions
JPWO2021186888A1 (ja
Inventor
秀夫 網
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Publication of JPWO2021186888A1 publication Critical patent/JPWO2021186888A1/ja
Application granted granted Critical
Publication of JP7231109B2 publication Critical patent/JP7231109B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/45124—Aluminium (Al) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45147—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4846—Connecting portions with multiple bonds on the same bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/4901—Structure
    • H01L2224/4903—Connectors having different sizes, e.g. different diameters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49113—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting different bonding areas on the semiconductor or solid-state body to a common bonding area outside the body, e.g. converging wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19107—Disposition of discrete passive components off-chip wires

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Inverter Devices (AREA)
  • Power Conversion In General (AREA)

Description

本発明は、電気回路及び半導体モジュールに関する。
半導体装置は、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、ＦＷＤ（Free Wheeling Diode）等の半導体素子が設けられた基板を有し、インバータ装置等に利用されている。
このような半導体素子を備えた半導体装置として、例えば特許文献１、２が提案されている。特許文献１では、ＩＧＢＴのゲート電流経路と主電流経路とが平行配置されて反対向きに電流が流れる構成が開示されている。特許文献１では、ターンオン時の主電流による相互誘導によってゲート電流を増大させる効果がある。
また、特許文献２では、ＭＯＳＦＥＴのゲート配線とソース配線を磁気結合させる構成が開示されている。特許文献２では、上下アームの一方のスイッチング素子がターンオンしたときに、他方のスイッチング素子のＦＷＤに短絡電流（逆方向電流）が流れて他方のスイッチング素子がセルフターンオンする現象を防止する効果がある。
国際公開第２０１７／１９９５８０号 特開２０１１－１８８５４０号公報
ところで、ＩＧＢＴ素子及びこれに逆並列に接続されたＦＷＤ素子の組み合わせ（アームと呼ばれてもよい）を２組直列に接続した構成（上アーム・下アームと呼ばれてもよい）においては、一般的にそれぞれのアームが互いに影響を及ぼしにくい電流経路で回路を形成し、互いに影響を及ぼしにくい位置に配置される。
このようなＩＧＢＴモジュールの基本動作として、先ず、
（１）一方のアームのＩＧＢＴ素子オンしたとき、電流は電源から当該ＩＧＢＴ素子を通り、負荷（Ｌ負荷）へ供給される。
（２）上記ＩＧＢＴ素子がオフしたとき、対向アーム側のＦＷＤ素子と負荷（Ｌ負荷）との間で電流が還流される。
（３）再度上記ＩＧＢＴ素子がオンしたとき、（１）の動作が再開されると同時に、対向アーム側のＦＷＤ素子と負荷（Ｌ負荷）との間にＦＷＤ素子のＰＮ接合部に空乏層として蓄えられたキャリアが放出され、瞬間的にＦＷＤ素子の逆方向（ＩＧＢＴ素子の順方向）に大きな電流（逆回復電流とも呼ばれる）が流れる。
以降、上記（１）－（３）の動作が繰り返される。
上記のスイッチング動作の際には、瞬間的に電位差がある状態で電流が流れるため、損失が発生し得る（スイッチング損失）。スイッチング素子の低損失化の為に、スイッチングスピードの高速化等が進められている。一方で、過剰な高速スイッチングによる急峻な電圧変動が起こると、電磁放射ノイズが発生し、周辺回路に誤動作等の悪影響を及ぼすことが懸念される。
上記の急峻な電圧変動は、大きなゲート抵抗（ＲＧ）にすることで低減できる。しかしながら、大きなＲＧにすると、電圧変動が急峻でない領域においてもスイッチングスピードが抑えられ、それによるスイッチング損失が増大してしまう。
本発明はかかる点に鑑みてなされたものであり、電圧変動が急峻となる電流領域においてスイッチングスピードを抑え、電圧変動が急峻でない電流領域においては過剰にスイッチングスピードを抑えないことで、スイッチング損失の増大を抑えつつ、電磁放射ノイズの抑制が可能な電気回路及び半導体モジュールを提供することを目的の１つとする。
本発明の一態様の電気回路は、上アームを形成する半導体素子と下アームを形成する他の半導体素子とを直列接続した電気回路であって、前記上アーム及び前記下アームのうち一方のアームのゲート電流経路と他方のアームの逆回復電流経路を並行に近接配置し、前記ゲート電流経路の向きと前記逆回復電流経路の向きが同一である。
本発明の一態様の半導体モジュールは、上アームを形成する半導体素子と下アームを形成する他の半導体素子とを直列接続した半導体モジュールであって、前記上アーム及び前記下アームのうち一方のアームのゲート電流経路を形成する制御配線部材と他方のアームの逆回復電流経路を形成する主電流配線部材とを並行に近接配置し、前記ゲート電流経路の向きと前記逆回復電流経路の向きが同一である。
本発明によれば、スイッチング時の損失の増大を抑えつつ、電磁放射ノイズを抑制することが可能である。
本実施の形態に係る半導体モジュールの模式図である。 従来構造におけるスイッチング動作を示す回路図である。 本実施の形態に係る電気回路を示す模式図である。 本実施の形態における電流の流れを示す半導体モジュールの平面図である。 電流に対する電圧サージ、電圧変化を示すグラフである。 第１変形例に係る半導体モジュールの模式図である。 第２変形例に係る半導体モジュールの模式図である。 第３変形例に係る半導体モジュールの模式図である。 第３変形例に係る半導体モジュールの模式図である。 第４変形例に係る半導体モジュールの模式図である。 第４変形例に係る半導体モジュールの模式図である。
以下、本発明を適用可能な半導体モジュールについて説明する。図１は、本実施の形態に係る半導体モジュールの模式図である。図１Ａは半導体モジュールの平面図であり、図１Ｂは図１Ａに示す半導体モジュールをＡ－Ａ線に沿って切断した断面図である。なお、以下に示す半導体モジュールはあくまで一例にすぎず、これに限定されることなく適宜変更が可能である。
また、以下の図において、並列接続されるスイッチング素子とダイオード素子の並び方向をＸ方向、直列接続される上アームと下アームの並び方向をＹ方向、半導体モジュールの高さ方向をＺ方向と定義することにする。図示されたＸ、Ｙ、Ｚの各軸は互いに直交し、右手系を成している。また、場合によっては、Ｘ方向を左右方向、Ｙ方向を前後方向、Ｚ方向を上下方向と呼ぶことがある。これらの方向（前後左右上下方向）は、説明の便宜上用いる文言であり、半導体装置の取付姿勢によっては、ＸＹＺ方向のそれぞれとの対応関係が変わることがある。例えば、半導体装置の放熱面側（冷却器側）を下面側とし、その反対側を上面側と呼ぶことにする。また、本明細書において、平面視は、半導体装置の上面をＺ方向正側からみた場合を意味する。
本実施の形態に係る半導体装置は、例えばパワーモジュール等の電力変換装置に適用されるものであり、インバータ回路を構成するパワーモジュールである。半導体装置は、半導体モジュール１を備えている。図１では、単一の半導体モジュール１について説明する。例えば、半導体装置が三相インバータ回路を構成する場合、図１の半導体モジュールがＵ相、Ｖ相、Ｗ相の順に３つ並べて配置される。
図１Ａ及び図１Ｂに示すように、半導体モジュール１は、積層基板２と、積層基板２上に配置される複数のスイッチング素子３ａ、３ｂ及び複数のダイオード素子４ａ、４ｂと、を含んで構成される。なお、図１では、上記構成を収容するケース部材、封止樹脂等は、説明の便宜上、省略する。
積層基板２は、金属層と絶縁層とを積層して形成され、例えば、ＤＣＢ（Direct Copper Bonding）基板やＡＭＢ（Active Metal Brazing）基板、あるいは金属ベース基板で構成される。具体的に積層基板２は、絶縁板２０と、絶縁板２０の下面に配置された放熱板２１と、絶縁板２０の上面に配置された複数の回路板２２と、を有する。積層基板２は、例えば平面視略方形状に形成される。
絶縁板２０は、Ｚ方向に所定の厚みを有し、上面と下面を有する平板状に形成される。絶縁板２０は、例えばアルミナ（Ａｌ２Ｏ３）、窒化アルミニウム（ＡｌＮ）、窒化珪素（Ｓｉ３Ｎ４）等のセラミックス材料、エポキシ等の樹脂材料、又はセラミックス材料をフィラーとして用いたエポキシ樹脂材料等の絶縁材料によって形成される。なお、絶縁板２０は、絶縁層又は絶縁フィルムと呼ばれてもよい。
放熱板２１は、Ｚ方向に所定の厚みを有し、絶縁板２０の下面全体を覆うように形成される。放熱板２１は、例えば銅やアルミニウム等の熱伝導性の良好な金属板によって形成される。
絶縁板２０の上面（主面）には、複数の回路板２２が、電気的に互いに絶縁された状態で、島状に形成されている。具体的に複数の回路板２２は、正電位点（Ｐ端子）に接続される第１回路板２３と、中間電位点（Ｍ端子）に接続される第２回路板２４と、負電位点（Ｎ端子）に接続される第３回路板２５と、一対のゲート配線用回路板２６、２７と、を含んで構成される。これらの回路板２２は、銅箔等によって形成される所定厚みの金属層で構成される。
第１回路板２３は、Ｘ方向へ延びた平面視矩形状を有している。第１回路板２３は、絶縁板２０のＹ方向中央より正側に偏って配置されている。詳細は後述するが、第１回路板２３の上面には、上アームを構成するスイッチング素子３ａ及びダイオード素子４ａが配置される。第１回路板２３のＸ方向正側の端部には、上アームのコレクタ電極が接続された外部接続用のパッド部Ｃ１が配置されている。パッド部Ｃ１は、外部の電源正電位点（Ｐ端子）に接続される。
第２回路板２４は、Ｙ方向中央より負側においてＸ方向へ延びた矩形部を有し、当該矩形部のＸ方向負側の端部がＹ方向正側に向かって直角に屈曲した平面視略Ｌ字状を成している。詳細は後述するが、第２回路板２４の矩形部の上面には、下アームを構成するスイッチング素子３ｂ及びダイオード素子４ａが配置される。また、Ｙ方向に延びる第２回路板２４の長尺部には、下アームのコレクタ電極と上アームのエミッタ電極が接続された外部接続用のパッド部Ｃ２Ｅ１が配置されている。当該長尺部は、第１回路板２３よりもＸ方向負側に位置している。パッド部Ｃ２Ｅ１は、中間電位点（Ｍ端子）として、外部の負荷に接続される。
第３回路板２５は、絶縁板２０のＸ方向正側でかつＹ方向負側の角部に配置されている。第３回路板２５は、第２回路板２４の矩形部よりもＸ方向負側に位置しており、当該矩形部と略同一幅でＹ方向に長い矩形状を有している。第３回路板２５には、下アームのエミッタ電極が接続された外部接続用のパッド部Ｅ２が配置されている。パッド部Ｅ２は、外部の電源正電位点（Ｎ端子）に接続される。
ゲート配線用回路板２６は、上アームを形成するスイッチング素子３ａのゲート電極３０ａと上アームのゲート信号入力用外部接続端子のパッド部Ｇ１とを電気的に接続する第１制御配線部材を構成している。ゲート配線用回路板２７は、下アームを形成するスイッチング素子３ｂのゲート電極３０ｂと下アームのゲート信号入力用外部接続端子のパッド部Ｇ２とを電気的に接続する第２制御配線部材を構成している。一対のゲート配線用回路板２６、２７は、絶縁板２０のＹ方向中央において、Ｘ方向に延びる長尺体で形成されている。ゲート配線用回路板２６は、スイッチング素子３ａとダイオード素子４ａの並び方向（Ｘ方向）に平行となるように延びている。ゲート配線用回路板２７は、スイッチング素子３ｂとダイオード素子４ｂの並び方向（Ｘ方向）に平行となるように延びている。
一対のゲート配線用回路板２６、２７は、第１回路板２３と第２回路板２４の矩形部との間に挟まれるように配置されている。また、一対のゲート配線用回路板２６、２７はＹ方向に並んで配置されている。一方のゲート配線用回路板２６はＹ方向負側に位置し、他方のゲート配線用回路板２７はＹ方向正側に位置している。
すなわち、ゲート配線用回路板２６は、下アーム側（第２回路板２４側）に偏って配置されており、スイッチング素子３ｂ及びダイオード素子４ｂに近接している。また、ゲート配線用回路板２７は、上アーム側（第１回路板２３側）に偏って配置されており、スイッチング素子３ａ及びダイオード素子４ａに近接している。
また、ゲート配線用回路板２６のＸ方向負側の端部には、外部接続用のパッド部Ｇ１が配置されている。詳細は後述するが、ゲート配線用回路板２６（パッド部Ｇ１）には、制御ワイヤＷ３を介して上アームのゲート電極３０ａが接続される。同様にゲート配線用回路板２７のＸ方向正側の端部には、外部接続用のパッド部Ｇ２が配置されている。ゲート配線用回路板２７（パッド部Ｇ２）には、制御ワイヤＷ４を介して下アームのゲート電極３０ｂが接続される。すなわち、ゲート配線用回路板２６は、上アーム用のゲート配線を構成し、ゲート配線用回路板２７は、下アーム用のゲート配線を構成する。
上記したように、回路板２２の上面の所定箇所には、半田等の接合材（不図示）を介して複数の半導体素子（スイッチング素子及びダイオード素子）が配置されている。半導体素子は、例えばシリコン（Ｓｉ）、炭化けい素（ＳｉＣ）、窒化ガリウム（ＧａＮ）等の半導体基板によって平面視方形状に形成される。本実施の形態では、スイッチング素子とダイオード素子とを逆並列接続して１つのアームを形成している。
具体的に第１回路板２３の上面には、スイッチング素子３ａとダイオード素子４ａとがＸ方向に並んで配置されている。スイッチング素子３ａがＸ方向負側に位置し、ダイオード素子４ａがＸ方向正側に位置している。スイッチング素子３ａとダイオード素子４ａは、逆並列接続され、上アームを構成する。
同様に、第２回路板２４の上面には、スイッチング素子３ｂとダイオード素子４ｂとがＸ方向に並んで配置されている。スイッチング素子３ｂがＸ方向正側に位置し、ダイオード素子４ｂがＸ方向負側に位置している。スイッチング素子３ｂとダイオード素子４ｂは、逆並列接続され、下アームを構成する。なお、スイッチング素子３ａ及びダイオード素子４ａの並び方向は、スイッチング素子３ｂ及びダイオード素子４ｂの並び方向と逆である。
スイッチング素子は、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴ、ＢＪＴ（Bipolar Junction Transistor）等で構成されてよい。ダイオード素子は、例えば、ＦＷＤ（Free Wheeling Diode）、ＳＢＤ（Schottky Barrier Diode）、ＪＢＳ（Junction Barrier Schottky）ダイオード、ＭＰＳ（Merged PN Schottky）ダイオード、ＰＮダイオード等で構成されてよい。
なお、本実施の形態では、上記のスイッチング素子とダイオード素子とを組み合わせて半導体素子を構成したが、これに限定されず適宜変更が可能である。半導体素子は、例えばＩＧＢＴ素子とＦＷＤ素子の機能を一体化したＲＣ（Reverse Conducting）－ＩＧＢＴ素子で構成されてもよい。また、ボディダイオードを備えたＭＯＳＦＥＴ素子で構成されてもよい。ＲＣ－ＩＧＢＴやボディダイオードを備えたＭＯＳＦＥＴ素子であれば、スイッチング素子とダイオード素子を１つの半導体素子で構成することができる。また、半導体素子の形状、配置数、配置箇所等は、これらに限らず適宜変更が可能である。例えば、スイッチング素子を複数並列に接続してもよい。また、ダイオード素子を複数並列に接続してもよい。
上記したように、第１回路板２３上に位置するスイッチング素子３ａ及びダイオード素子４ａは、上アームを構成し、第２回路板２４上に位置するスイッチング素子３ｂ及びダイオード素子４ｂは、下アームを構成する。すなわち、上アームと下アームは、Ｘ方向に並んで配置されている。
これらの半導体素子は、第１面及び第１面の反対側の第２面を有する半導体基板において、上面である第１面にエミッタ、ソース又はアノード電極を備え、下面である第２面にコレクタ、ドレイン又はカソード電極を備えてよい。スイッチング素子３ａ（３ｂ）は、第１面にゲート電極３０ａ（３０ｂ）を備えている。
各半導体素子の上面と所定の回路板２２とは、主電流配線部材によって電気的に接続される。具体的にスイッチング素子３ａ及びダイオード素子４ａは、主電流ワイヤＷ１を介して第２回路板２４の長尺部に電気的に接続される。主電流ワイヤＷ１は、上アームを形成するスイッチング素子３ａ及びダイオード素子４ａと下アームを形成するスイッチング素子３ｂ及びダイオード素子４ｂとを電気的に接続する第１主電流配線部材を構成している。具体的には、スイッチング素子３ａ及びダイオード素子４ａは、１つのボンディング点毎にワイヤを切断することなく、複数のボンディング点に連続的にボンディングを実施する、いわゆるステッチボンディングにより、スイッチング素子３ｂ及びダイオード素子４ｂが搭載された第２回路板２４に電気的に接続される。主電流ワイヤＷ２は、下アームを形成するスイッチング素子３ｂ及びダイオード素子４ｂと負極側の外部接続端子が接続されるパッド部Ｅ２とを電気的に接続する第２主電流配線部材を構成している。具体的には、スイッチング素子３ｂ及びダイオード素子４ｂは、ステッチボンディングにより、主電流ワイヤＷ２を介してパッド部Ｅ２が形成された第３回路板２５に電気的に接続される。
また、上アームの一部を構成するスイッチング素子３ａのゲート電極３０ａは、制御ワイヤＷ３を介してゲート配線用回路板２６に電気的に接続される。制御ワイヤＷ３の一端はゲート電極３０ａに接続され、制御ワイヤＷ３の他端はゲート配線用回路板２６のＸ方向正側の端部に接続される。同様に、下アームの一部を構成するスイッチング素子３ｂのゲート電極３０ｂは、制御ワイヤＷ４を介してゲート配線用回路板２７に電気的に接続される。制御ワイヤＷ４の一端はゲート電極３０ｂに接続され、制御ワイヤＷ４の他端はゲート配線用回路板２７のＸ方向負側の端部に接続される。
これらのワイヤには、導体ワイヤ（ボンディングワイヤ）が用いられる。導体ワイヤの材質は、金、銅、アルミニウム、金合金、銅合金、アルミニウム合金のいずれか１つ又はそれらの組み合わせを用いることができる。また、配線部材として導体ワイヤ以外の部材を用いることも可能である。例えば、ワイヤの代わりにリボンやリードフレームを用いることができる。また、詳細は後述するが、主電流配線部材は、金属配線板で構成されてもよい。
このように、上アームと下アームは、主電流ワイヤＷ１及び第２回路板２４により、直列に接続される。より具体的に上アーム（スイッチング素子３ａ）のエミッタ電極と下アーム（スイッチング素子３ｂ）のコレクタ電極とが第２回路板２４において直列に接続されている。
ここで、図２及び図３を参照して、スイッチング素子及びこれに逆並列に接続されたダイオード素子の組み合わせを２組直列に接続した構成（上アーム・下アーム）を備えた半導体モジュールの基本動作について説明する。図２は、従来構造におけるスイッチング動作を示す回路図である。図２Ａは上下アームのスイッチング素子３ａ、３ｂが共にオフした初期の状態を示し、図２Ｂは下アームのスイッチング素子３ｂがオンした状態を示している。図２Ｃは下アームのスイッチング素子３ｂがオフされた直後の状態を示し、図２Ｄは再度下アームのスイッチング素子３ｂがオンした直後の状態を示している。図２Ｅは下アームのスイッチング素子３ｂがオンして所定時間経過した定常状態を示している。図３は、本実施の形態に係る電気回路を示す模式図である。図３Ａは下アーム駆動時の電流経路を示しており、図２Ｄと同様に、下アームのスイッチング素子３ｂがオンした直後の状態を示している。図３Ｂは上アーム駆動時の電流経路を示しており、図３Ａと同様（対称）に、上アームのスイッチング素子３ａがオンした直後の状態を示している。なお、図２、３に示す回路構成は図１の構成と対応しているため、既出の構成は同一の符号を付して説明は省略する。また、図２では下アームがオンオフされる場合の例について説明するが、上アームにおいても同様（対称）の挙動を示すものとする。
図２Ａに示すように、Ｐ端子（パッド部Ｃ１）とＮ端子（パッド部Ｅ２）との間には、電源Ｖが配置されている。またＰ端子とＭ端子（パッド部Ｃ２Ｅ１）との間には負荷としてインダクタンスＬ（以下、負荷Ｌと呼ぶ）が存在している。
図２Ｂに示すように、外部の制御ドライバからゲート信号入力用外部接続端子のパッド部Ｇ２を介して下アームのスイッチング素子３ｂのゲートにゲート電流が流れて、下アームのスイッチング素子３ｂがオンされると、電流は負荷Ｌに流れると共に当該スイッチング素子３ｂにも流れる。
そして、図２Ｃに示すように、外部の制御ドライバからのゲート電流が止まって、スイッチング素子３ｂがオフされると、上アームのダイオード素子４ａと負荷Ｌの間で電流が還流される。
その後、図２Ｄに示すように、再び外部の制御ドライバからスイッチング素子３ｂのゲートにゲート電流が流れて、再度スイッチング素子３ｂがオンされると、負荷Ｌとスイッチング素子３ｂに電流が流れるだけでなく、上アームのダイオード素子４ａに逆向きの電流（逆回復電流）が流れる。
そして、図２Ｅに示すように、所定時間経過して定常状態になると、図２Ｂと同様に負荷Ｌとスイッチング素子３ｂにのみ電流が流れる。
このように、図２Ｄで上アームのダイオード素子４ａに逆回復電流が発生することにより、電流が負荷Ｌだけでなく、上アーム側にも流れるため、損失となってしまう。更に、急激な電圧変動が生じて放射ノイズが発生し得る。
そこで、本件発明者は、上アームと下アームを接続する配線又は下アームと電源Ｖを接続する配線と、下アーム又は上アームのゲート配線との向き及び位置関係に着目し、本発明に想到した。具体的に本実施の形態に係る電気回路は、図３に示すように、スイッチング素子３ａ（第１のスイッチング素子）とダイオード素子４ａ（第１のダイオード素子）とを逆並列接続して上アームを形成し、スイッチング素子３ｂ（第２のスイッチング素子）とダイオード素子４ｂ（第２のダイオード素子）とを逆並列接続して下アームを形成し、上アームと下アームとを直列接続した電気回路である。
特に、図３Ａに示すように、上アームと下アームとを接続する配線Ｆ１と下アームのゲート配線Ｆ２とが並行に近接配置され、相互インダクタンスによる電磁誘導が発生されている。また、下アームのゲート配線Ｆ２を流れる電流の向きと、上アームのダイオード素子４ａから下アームに向かって流れる逆回復電流の向きが同一である。
この構成によれば、上アームのダイオード素子４ａに電流が還流している状態で下アームのスイッチング素子３ｂがオンされた場合（図２Ｃから図２Ｄの状態）、図３Ａに示すように、上アームのダイオード素子４ａによる逆回復電流が、逆回復電流経路である配線Ｆ１を紙面の右から左の向きに流れる。このとき、ゲート電流が、逆回復電流経路である配線Ｆ１に近接する位置で、ゲート電流経路である配線Ｆ２を当該逆回復電流と同一の向き（右から左の向き）に流れる。
これにより、配線Ｆ１と配線Ｆ２の間で、相互インダクタンスによる電磁誘導が発生し、下アームのゲート電流は、上アームの逆回復電流で生じる誘導起電力によって抑制される。この結果、スイッチングスピードが緩やかになることで逆回復電流が収まり、定常状態になるまでの急激な電圧変動が抑えられる。すなわち、逆回復電流による損失を抑制することができる。更に、過度に急峻なスイッチング動作を抑えることができ、放射ノイズの発生を抑えることが可能である。
同様に、図３Ｂに示すように、下アームと電源Ｖとを接続する配線Ｆ３と上アームのゲート配線Ｆ４とが並行に近接配置され、相互インダクタンスによる電磁誘導が発生している。また、上アームのゲート配線Ｆ４を流れる電流の向きと、下アームのダイオード素子４ｂから電源Ｖに向かって流れる逆回復電流の向きが同一である。
この構成によれば、下アームのダイオード素子４ｂに電流が還流している状態で上アームのスイッチング素子３ａがオンされた場合、図３Ｂに示すように、下アームのダイオード素子４ｂによる逆回復電流が、逆回復電流経路である配線Ｆ３を紙面の左から右の向きに流れる。このとき、ゲート電流が、逆回復電流経路である配線Ｆ３に近接する位置で、ゲート電流経路である配線Ｆ４を当該逆回復電流と同一の向き（左から右の向き）に流れる。
これにより、配線Ｆ３と配線Ｆ４の間で、相互インダクタンスによる電磁誘導が発生し、上アームのゲート電流は、下アームの逆回復電流で生じる誘導起電力によって抑制される。この結果、スイッチングスピードが緩やかになることで逆回復電流が収まり、定常状態になるまでの急激な電圧変動が抑えられる。すなわち、逆回復電流による損失を抑制することができる。更に、過度に急峻なスイッチング動作を抑えることができ、放射ノイズの発生を抑えることが可能である。
次に、図４を参照して、本実施の形態に係る電気回路が適用された半導体モジュールにおける電流の流れについて説明する。図４は、本実施の形態における電流の流れを示す半導体モジュールの平面図である。なお、図４では、便宜上、図１の主電流配線部材を省略して説明する。
図４に示すように、上アームを構成するスイッチング素子３ａ及びダイオード素子４ａは、第１回路板２３上でＸ方向に並んで配置されている。下アームを構成するスイッチング素子３ｂ及びダイオード素子４ｂは、第２回路板２４上でＸ方向に並んで配置されている。また、スイッチング素子３ｂ及びダイオード素子４ｂを電気的に接続する主電流ワイヤＷ２（第２主電流配線部材：図１参照）が、スイッチング素子３ｂ及びダイオード素子４ｂの並び方向に対して並行に延びている。更に、スイッチング素子３ａのゲート電極３０ａに電気的に接続されたゲート配線用回路板２６（第１ゲート配線用回路板）が、主電流ワイヤＷ２に対して並行に延びて隣接配置されている。ゲート配線用回路板２６を流れるゲート電流Ｉ１は、主電流ワイヤＷ２を流れる逆回復電流Ｉ２の向きと同一である。
この構成によれば、下アームのダイオード素子４ｂに電流が還流している状態で上アームのスイッチング素子３ａがオンされた場合、外部の制御ドライバから、ゲート電流Ｉ１がゲート信号入力用外部接続端子のパッド部Ｇ１に入り、パッド部Ｇ１からゲート配線用回路板２６及び制御ワイヤＷ３を介して、上アームのスイッチング素子３ａのゲート電極３０ａに流れる。同時に、下アームのダイオード素子４ｂによる逆回復電流Ｉ２が、中間端子接続用のパッド部Ｃ２Ｅ１から第２回路板２４、ダイオード素子４ｂ及び主電流ワイヤＷ２（図１Ａ参照）を介して負極側外部接続端子接続用のパット部Ｅ２に流れる。ここで、ゲート電流経路であるゲート配線用回路板２６と逆回復電流経路である主電流ワイヤＷ２とは、並行に延びて隣接配置されている（図１Ａ参照）。また、ゲート電流Ｉ１と逆回復電流Ｉ２は、同一の向き（Ｘ方向正の向き）に流れる。これら２つの電流経路が同一向きで近接配置されていることにより、相互インダクタンスによる電磁誘導が発生し、上アームのゲート電流Ｉ１は、逆回復電流Ｉ２で生じる誘導起電力によって抑制される。この結果、スイッチングスピードが緩やかになることで逆回復電流が収まり、定常状態になるまでの急激な電圧変動が抑えられる。
また、スイッチング素子３ａ及びダイオード素子４ａを電気的に接続する主電流ワイヤＷ１（第１主電流配線部材：図１参照）が、スイッチング素子３ａ及びダイオード素子４ａの並び方向に対して並行に延びている。更に、スイッチング素子３ｂのゲート電極３０ｂに電気的に接続されたゲート配線用回路板２７（第２ゲート配線用回路板）が、主電流ワイヤＷ１に対して並行に延びて隣接配置されている。ゲート配線用回路板２７を流れるゲート電流Ｉ３は、主電流ワイヤＷ１を流れる逆回復電流Ｉ４の向きと同一である。
この構成によれば、上アームのダイオード素子４ａに電流が還流している状態で下アームのスイッチング素子３ｂがオンされた場合、外部の制御ドライバから、ゲート電流Ｉ３がゲート信号入力用外部接続端子のパッド部Ｇ２に入り、パッド部Ｇ２からゲート配線用回路板２７及び制御ワイヤＷ４を介して、下アームのスイッチング素子３ｂのゲート電極３０ｂに流れる。同時に、上アームのダイオード素子４ａによる逆回復電流Ｉ４が、正極側外部接続端子接続用のパット部Ｃ１から、第１回路板２３、ダイオード素子４ａ及び主電流ワイヤＷ１（図１Ａ参照）を介して中間端子接続用のパッド部Ｃ２Ｅ１に流れる。ここで、ゲート電流経路であるゲート配線用回路板２７と逆回復電流経路である主電流ワイヤＷ１とは、並行に延びて隣接配置されている（図１Ａ参照）。また、ゲート電流Ｉ３と逆回復電流Ｉ４は、同一の向き（Ｘ方向負の向き）に流れる。これら２つの電流経路が同一向きで近接配置されていることにより、相互インダクタンスによる電磁誘導が発生し、下アームのゲート電流Ｉ３は、逆回復電流Ｉ４で生じる誘導起電力によって抑制される。この結果、スイッチングスピードが緩やかになることで逆回復電流が収まり、定常状態になるまでの急激な電圧変動が抑えられる。この構成によれば、上下アームのゲート電流Ｉ１、Ｉ３は互いに逆向きに流れ、上下アームの逆回復電流Ｉ２，Ｉ４は互いに逆向きに流れる。
また、本実施の形態では、第１回路板２３及び第２回路板２４の矩形部が、ゲート配線用回路板２６、２７を延在方向（Ｘ方向）に対して交差する方向（Ｙ方向）で挟むように配置されている。ゲート配線用回路板２６は、第２回路板２４側に偏って配置され、ゲート配線用回路板２７は、第１回路板２３側に偏って配置されている。
また、ゲート配線用回路板２６は、スイッチング素子３ｂ及びダイオード素子４ｂの並び方向における幅以上の長さを有していることが好ましい。同様に、ゲート配線用回路板２７は、スイッチング素子３ａ及びダイオード素子４ａの並び方向における幅以上の長さを有していることが好ましい。
この構成によれば、逆回復電流Ｉ２（Ｉ４）の誘導起電力によるゲート電流Ｉ１（Ｉ３）の抑制効果をより高めることが可能である。すなわち、スイッチング素子とダイオードを組み合わせた構成において、これら２種類の素子の幅に対応した長さのゲート電流経路を設けることで、より効果的にゲート電流を抑制することが可能である。
ここで、図５を参照して、逆回復による電圧サージ・電圧変化の電流依存性について説明する。図５は、電流に対する電圧サージ、電圧変化を示すグラフである。より具体的に図５Ａは電流Ｉｒ（横軸）に対する電圧サージＶｒｐ（縦軸）を示しており、図５Ｂは電流Ｉｒ（横軸）に対する電圧変化率ｄＶ／ｄｔ（縦軸）を示している。また、図５において、破線のグラフは従来の例を示しており、実線のグラフは本願の例を示している。
図５Ａ及び図５Ｂに示すように、従来では、半導体モジュールのスイッチングの高速化が可能になることに伴い、特に所定の低電流領域において電圧サージＶｒｐ、電流変化率ｄＶ／ｄｔが急変する性質がある。これにより、放射ノイズが発生し、周辺回路に誤動作等の影響を及ぼすおそれがあった。この放射ノイズを抑えるために、ゲート抵抗ＲＧによってスイッチングスピードを抑えることが考えられる。しかしながら、ゲート抵抗ＲＧを大きくすると、スイッチング損失が大幅に増大してしまうという問題がある。
すなわち、ゲート抵抗ＲＧは、モジュール全体に影響を与え得る抵抗であるため、従来のゲート抵抗ＲＧによるスイッチングスピードの制御では、電流の全領域に対して影響を及ぼしてしまう。例えば、低電流領域においてスイッチングスピードを抑えるためにゲート抵抗ＲＧを大きくした場合、電流の全領域でのスイッチングスピードが遅くなり、スイッチング損失が大幅に増大してしまう。
本願発明では、上記の構成を採用したことにより、スイッチングスピードが急峻なほど損失の抑制効果が発揮される。このため、ゲート抵抗ＲＧを変えることなく、所定領域（低電流領域）のみを狙って損失の抑制効果を高めることができ、低電流領域以外の比較的高電流領域におけるスイッチングスピードの鈍化や損失増大を抑制することが可能である。ここで、上記した低電流領域とは、モジュールの定格電流の２０％以下であることが好ましい。
以上説明したように、本実施の形態では、対向アームのダイオード素子における逆回復電流経路と駆動側のスイッチング素子におけるゲート電流経路が同一向きで近接配置されることで、電圧変動が急峻となる電流領域においてスイッチングスピードを抑えることができる。そして、電圧変動が急峻でない電流領域においては、過剰にスイッチングスピードを遅くすることなく、スイッチング時の損失を抑えることが可能である。
次に、図６から図１１を参照して変形例について説明する。図６は、第１変形例に係る半導体モジュールの模式図である。図７は、第２変形例に係る半導体モジュールの模式図である。図８及び図９は、第３変形例に係る半導体モジュールの模式図である。図１０及び図１１は、第４変形例に係る半導体モジュールの模式図である。以下のいずれの変形例においても、上記実施の形態と同様に、対向アームのダイオード素子における逆回復電流経路と駆動側のスイッチング素子におけるゲート電流経路が同一向きで近接配置される。すなわち、下アームの逆回復電流経路に近接する位置で逆回復電流Ｉ２と同一向きにゲート電流Ｉ１が流れ、上アームの逆回復電流経路に近接する位置で逆回復電流Ｉ４と同一向きにゲート電流Ｉ３が流れる。これにより、電圧変動が急峻となる電流領域においてスイッチングスピードを抑えることができる。そして、電圧変動が急峻でない電流領域においては、過剰にスイッチングスピードを遅くすることなく、スイッチング時の損失を抑えることが可能である。なお、以下の変形例では、主に相違点についてのみ説明し、既出の構成は同じ符号で示し、その説明は適宜省略する。
上記実施の形態では、Ｘ方向におけるスイッチング素子３ａ及びダイオード素子４ａの並び順は、スイッチング素子３ｂ及びダイオード素子４ｂの並び順と逆である場合について説明したが、この構成に限定されない。例えば、図６Ａ及び図６Ｂに示す構成であってもよい。
図６Ａ及び図６Ｂに示すように、Ｘ方向におけるスイッチング素子３ａ及びダイオード素子４ａの並び順は、スイッチング素子３ｂ及びダイオード素子４ｂの並び順と同じである。より具体的に平面視Ｌ字状の第２回路板２４の角部の一部は切欠かれている。その切欠かれた部分に第３回路板２５が配置されている。第２回路板２４上には、Ｘ方向負側にスイッチング素子３ｂが配置され、Ｘ方向正側にダイオード素子４ｂが配置されている。また、制御ワイヤＷ３の他端は、ゲート配線用回路板２６のＸ方向負側の端部に接続されている。また、パッド部Ｇ１は、ゲート配線用回路板２６のＸ方向正側の端部に配置されている。この構成によれば、ゲート信号入力用外部接続端子のパッド部Ｇ１とパッド部Ｇ２は、共に同じ側の端部（図６ＡではＸ方向正側の端部）に配置されていることで、外部の制御ドライバからの配線を簡便に行うことができる。
この構成によれば、上アームのゲート電流経路であるゲート配線用回路板２６と下アームの逆回復電流経路である主電流ワイヤＷ２とは、並行に延びて隣接配置されている。そして、下アームのダイオード素子４ｂに電流が還流している状態で上アームのスイッチング素子３ａがオンされた場合、上アームのゲート電流Ｉ１と下アームの逆回復電流Ｉ２は、同一の向き（Ｘ方向負の向き）に流れる。そのため、相互インダクタンスによる電磁誘導が発生し、電圧変動が急峻となる電流領域においてスイッチングスピードを抑えることができる。そして、電圧変動が急峻でない電流領域においては、過剰にスイッチングスピードを遅くすることなく、スイッチング時の損失を抑えることが可能である。
また、この構成によれば、下アームのゲート電流経路であるゲート配線用回路板２７と上アームの逆回復電流経路である主電流ワイヤＷ１とは、並行に延びて隣接配置されている。そして、上アームのダイオード素子４ａに電流が還流している状態で下アームのスイッチング素子３ｂがオンされた場合、下アームのゲート電流Ｉ３と上アームの逆回復電流Ｉ４は、同一の向き（Ｘ方向負の向き）に流れる。そのため、相互インダクタンスによる電磁誘導が発生し、電圧変動が急峻となる電流領域においてスイッチングスピードを抑えることができる。そして、電圧変動が急峻でない電流領域においては、過剰にスイッチングスピードを遅くすることなく、スイッチング時の損失を抑えることが可能である。この構成によれば、図６のように上下アームのゲート電流Ｉ１、Ｉ３及び、上下アームの逆回復電流Ｉ２、Ｉ４が全て同じ向き（Ｘ方向負の向き）に流れる。
また、上記実施の形態では、第１回路板２３と第２回路板２４がＹ方向に並ぶ場合について説明したが、これに限定されない。例えば、図７Ａ及び図７Ｂに示す構成であってもよい。
図７Ａ及び図７Ｂに示すように、第１回路板２３及び第２回路板２４は、スイッチング素子３ａ及びダイオード素子４ａの並び方向、又はスイッチング素子３ｂ及びダイオード素子４ｂの並び方向（Ｘ方向）に沿って並んで配置されている。第１回路板２３上において、スイッチング素子３ａはＸ方向負側に位置し、ダイオード素子４ａはＸ方向正側に位置している。第２回路板２４上において、スイッチング素子３ｂはＸ方向正側に位置し、ダイオード素子４ｂはＸ方向負側に位置している。すなわち、スイッチング素子３ａ、３ｂは、モジュールの内側に位置しており、ダイオード素子４ａ、４ｂに挟まれるように配置されている。
ゲート配線用回路板２６、２７は、Ｘ方向に延びる長尺体で形成され、第１回路板２３及び第２回路板２４をＹ方向で挟むように配置されている。ゲート配線用回路板２６は、Ｙ方向正側に位置しており、ゲート配線用回路板２７は、Ｙ方向負側に位置している。
また、図７では、主電流配線部材としての主電流配線用回路板２８、２９が絶縁板２０上に配置されている。主電流配線用回路板２８、２９は、Ｘ方向に延びる長尺体で形成され、ゲート配線用回路板２６、２７をＹ方向で挟むように配置されている。主電流配線用回路板２８は、ゲート配線用回路板２７よりもＹ方向負側において、ゲート配線用回路板２７に沿って隣接配置されている。主電流配線用回路板２９は、ゲート配線用回路板２６よりもＹ方向正側において、ゲート配線用回路板２６に沿って隣接配置されている。
主電流配線用回路板２８は、スイッチング素子３ａ及びダイオード素子４ａと主電流ワイヤＷ１を介して電気的に接続される。主電流配線用回路板２９は、スイッチング素子３ｂ及びダイオード素子４ｂと主電流ワイヤＷ２を介して電気的に接続される。
この構成によれば、上アームのゲート電流経路であるゲート配線用回路板２６と下アームの逆回復電流経路である主電流配線用回路板２９とは、並行に延びて隣接配置されている。そして、下アームのダイオード素子４ｂに電流が還流している状態で上アームのスイッチング素子３ａがオンされた場合、上アームのゲート電流Ｉ１と下アームの逆回復電流Ｉ２は、同一の向き（Ｘ方向正の向き）に流れる。そのため、相互インダクタンスによる電磁誘導が発生し、電圧変動が急峻となる電流領域においてスイッチングスピードを抑えることができる。そして、電圧変動が急峻でない電流領域においては、過剰にスイッチングスピードを遅くすることなく、スイッチング時の損失を抑えることが可能である。
また、この構成によれば、下アームのゲート電流経路であるゲート配線用回路板２７と上アームの逆回復電流経路である主電流配線用回路板２８とは、並行に延びて隣接配置されている。そして、上アームのダイオード素子４ａに電流が還流している状態で下アームのスイッチング素子３ｂがオンされた場合、下アームのゲート電流Ｉ３と上アームの逆回復電流Ｉ４は、同一の向き（Ｘ方向負の向き）に流れる。そのため、相互インダクタンスによる電磁誘導が発生し、電圧変動が急峻となる電流領域においてスイッチングスピードを抑えることができる。そして、電圧変動が急峻でない電流領域においては、過剰にスイッチングスピードを遅くすることなく、スイッチング時の損失を抑えることが可能である。この構成によれば、上下アームのゲート電流Ｉ１、Ｉ３は互いに逆向きに流れ、上下アームの逆回復電流Ｉ２，Ｉ４は互いに逆向きに流れる。
また、上記実施の形態では、単一の絶縁板２０上にゲート配線用回路板２６、２７や主電流配線用回路板２８、２９が形成される場合について説明したが、この構成に限定されない。例えば、図８及び図９に示す構成であってもよい。図８及び図９の構成では、配線用の副基板５を積層基板２（主基板）の上方に設けた点で上記と相違する。
図８Ａは半導体モジュール１００の平面図であり、図８Ｂは図８ＡのＸ－Ｘ線に沿って切断した断面図であり、図８Ｃは図８ＡのＹ－Ｙ線に沿って切断した断面図である。図９Ａは主基板上に半導体素子が配置された状態の平面図であり、図９Ｂは副基板の下面（Ｂ面）を上方からみた平面図であり、図９Ｃは副基板の上面（Ａ面）を上方からみた平面図である。なお、図８及び図９において、パッド部は、外部接続端子と読み替えることにする。
図８及び図９に示すように、半導体モジュール１００は、積層基板２の上方に電流配線用の副基板５が配置されている。積層基板２に配置された半導体素子及び副基板５は、封止樹脂１０によって封止されている。絶縁板２０の上面には、第１回路板２３、第２回路板２４、及び第３回路板２５が形成されている。
副基板５は、絶縁板５０と、絶縁板２０の上面に形成されたゲート配線用回路板２６、２７と、絶縁板２０の下面に形成された主電流配線用回路板２８、２９（主電流配線部材）と、を有する。副基板５は、積層基板に対応した平面視略矩形状に形成される。副基板５は、例えばプリント基板で形成されてもよい。
スイッチング素子３ａ及びダイオード素子４ａは、Ｚ方向に延びる円柱状の接続ピンＰ１を介して主電流配線用回路板２８に電気的に接続される。スイッチング素子３ｂ及びダイオード素子４ｂは、Ｚ方向に延びる円柱状の接続ピンＰ２を介して主電流配線用回路板２９に電気的に接続される。
スイッチング素子３ａのゲート電極３０ａは、Ｚ方向に延びる円柱状の接続ピンＰ３を介してゲート配線用回路板２６に電気的に接続される。スイッチング素子３ｂのゲート電極３０ｂは、Ｚ方向に延びる円柱状の接続ピンＰ４を介してゲート配線用回路板２７に電気的に接続される。
外部接続端子Ｃ２Ｅ１、Ｃ１、Ｅ２は、Ｚ方向に延びる円柱形状を有している。外部接続端子Ｃ２Ｅ１は、下端が第２回路板２４に電気的に接続され、上端が主電流配線用回路板２８を貫通して上方に突出している。外部接続端子Ｃ１は、下端が第１回路板２３に電気的に接続され、上端が絶縁板５０を貫通して上方に突出している。外部接続端子Ｅ２は、下端が第３回路板２５に電気的に接続され、上端が主電流配線用回路板２９を貫通して上方に突出している。
図８Ｃに示すように、この構成によれば、上アームのゲート電流経路であるゲート配線用回路板２６と下アームの逆回復電流経路である主電流配線用回路板２９とは、副基板５において絶縁板５０を介して並行に延びて隣接配置されている。そして、下アームのダイオード素子４ｂに電流が還流している状態で上アームのスイッチング素子３ａがオンされた場合、上アームのゲート電流Ｉ１と下アームの逆回復電流Ｉ２は、同一の向き（Ｘ方向正の向き）に流れる。
また、図８Ｂに示すように、この構成によれば、下アームのゲート電流経路であるゲート配線用回路板２７と上アームの逆回復電流経路である主電流配線用回路板２８とは、副基板５において絶縁板５０を介して並行に延びて隣接配置されている。そして、上アームのダイオード素子４ａに電流が還流している状態で下アームのスイッチング素子３ｂがオンされた場合、下アームのゲート電流Ｉ３と上アームの逆回復電流Ｉ４は、同一の向き（Ｘ方向負の向き）に流れる。
上記の様に、図８及び図９の構成によれば、一方のアームのゲート電流経路と他方のアームの逆回復電流経路が、副基板５において絶縁板５０を介して並行に延びて隣接配置されている。このため、一方のアームのゲート電流経路と他方のアームの逆回復電流経路を対向する平面で隣接配置でき、また、最適な絶縁距離で近接させることができる。そのため、大きな相互インダクタンスによる電磁誘導が発生し、電圧変動が急峻となる電流領域において、より効果的にスイッチングスピードを抑えることができる。そして、電圧変動が急峻でない電流領域においては、過剰にスイッチングスピードを遅くすることなく、スイッチング時の損失を抑えることが可能である。
また、図１０及び図１１の構成であってもよい。図１１Ａは図１０のα－α線に沿って切断した断面図であり、図１１Ｂは図１０のβ－β線に沿って切断した断面図である。図１０及び図１１では、ゲート配線用回路板２６、２７、及び主電流配線用回路板２８、２９が、それぞれ積層基板２に対して独立して形成された金属配線板６０－６３（リードフレームと呼ばれてもよい）で構成される点で上記実施の形態と相違する。
金属配線板６０－６３は、例えば、銅素材、銅合金系素材、アルミニウム合金系素材、鉄合金系素材等の金属素材を用いて、プレス加工等によって形成される。なお、図１０及び図１１に示す金属配線板の形状はあくまで一例を示すものであり、適宜変更が可能である。
金属配線板６０、６１は、Ｘ方向で水平に延びる水平部６０ａ、６１ａと、第１端部６０ｂ、６１ｂと、第２端部６０ｃ、６１ｃと、を有している。第１端部６０ｂは、ゲート配線用回路板２６に電気的に接続される。第２端部６０ｃは、外部接続端子Ｇ１に電気的に接続される。第１端部６１ｂは、ゲート配線用回路板２７に電気的に接続される。第２端部６１ｃは、外部接続端子Ｇ２に電気的に接続される。
金属配線板６２、６３は、Ｘ方向で水平に延びる水平部６２ａ、６３ａと、第１接続部６２ｂ、６３ｂと、第２接続部６２ｃ、６３ｃと、第３接続部６２ｄ、６３ｄと、を有している。第１接続部６２ｂは、スイッチング素子３ａに電気的に接続される。第２接続部６２ｃは、ダイオード素子４ａに電気的に接続される。第３接続部６２ｄは、第２回路板２４に電気的に接続される。第１接続部６３ｂは、スイッチング素子３ｂに電気的に接続される。第２接続部６３ｃは、ダイオード素子４ｂに電気的に接続される。第３接続部６３ｄは、外部接続端子Ｅ２に電気的に接続される。
図１１Ｂに示すように、この構成によれば、上アームのゲート電流経路である金属配線板６０の水平部６０ａと下アームの逆回復電流経路である金属配線板６３の水平部６３ａとは、Ｘ方向で並行に延びてＺ方向で隣接配置されている。そして、下アームのダイオード素子４ｂに電流が還流している状態で上アームのスイッチング素子３ａがオンされた場合、上アームのゲート電流Ｉ１と下アームの逆回復電流Ｉ２は、同一の向き（Ｘ方向正の向き）に流れる。
また、図１１Ａに示すように、この構成によれば、下アームのゲート電流経路である金属配線板６１の水平部６１ａと上アームの逆回復電流経路である金属配線板６２の水平部６２ａとは、Ｘ方向で並行に延びてＺ方向で隣接配置されている。そして、上アームのダイオード素子４ａに電流が還流している状態で下アームのスイッチング素子３ｂがオンされた場合、下アームのゲート電流Ｉ３と上アームの逆回復電流Ｉ４は、同一の向き（Ｘ方向負の向き）に流れる。
上記の様に、図１０及び図１１の構成によれば、一方のアームのゲート電流経路と他方のアームの逆回復電流経路が、Ｘ方向で並行に延びてＺ方向で隣接配置されている。このため、一方のアームのゲート電流経路と他方のアームの逆回復電流経路を対向する平面で隣接配置できる。そのため、大きな相互インダクタンスによる電磁誘導が発生し、電圧変動が急峻となる電流領域において、より効果的にスイッチングスピードを抑えることができる。そして、電圧変動が急峻でない電流領域においては、過剰にスイッチングスピードを遅くすることなく、スイッチング時の損失を抑えることが可能である。
また、上記実施の形態において、半導体素子の個数及び配置箇所は、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態において、回路板の個数及びレイアウトは、上記構成に限定されず、適宜変更が可能である。
また、上記実施の形態では、積層基板２や半導体素子が平面視矩形状又は方形状に形成される構成としたが、この構成に限定されない。積層基板２や半導体素子は、上記以外の多角形状に形成されてもよい。
また、本実施の形態及び変形例を説明したが、他の実施の形態として、上記実施の形態及び変形例を全体的又は部分的に組み合わせたものでもよい。
また、本実施の形態は上記の実施の形態及び変形例に限定されるものではなく、技術的思想の趣旨を逸脱しない範囲において様々に変更、置換、変形されてもよい。さらに、技術の進歩又は派生する別技術によって、技術的思想を別の仕方で実現することができれば、その方法を用いて実施されてもよい。したがって、特許請求の範囲は、技術的思想の範囲内に含まれ得る全ての実施態様をカバーしている。
下記に、上記実施の形態における特徴点を整理する。
上記実施の形態に記載の電気回路は、上アームを形成する半導体素子と下アームを形成する他の半導体素子とを直列接続した電気回路であって、前記上アーム及び前記下アームのうち一方のアームのゲート電流経路と他方のアームの逆回復電流経路を並行に近接配置し、前記ゲート電流経路の向きと前記逆回復電流経路の向きが同一である。
また、上記実施の形態に記載の電気回路は、前記上アームと前記下アームとを接続する配線と、前記下アームのゲート配線と、を並行に近接配置し、前記下アームのゲート配線を流れる電流の向きと、前記上アームの前記第１のダイオード素子から前記下アームに向かって流れる逆回復電流の向きが同一である。
また、上記実施の形態に記載の電気回路は、前記下アームと電源とを接続する配線と、前記上アームのゲート配線と、を並行に近接配置し、前記上アームのゲート配線を流れる電流の向きと、前記下アームの前記第２のダイオード素子から前記電源に向かって流れる逆回復電流の向きが同一である。
また、上記実施の形態に記載の半導体モジュールは、上アームを形成する半導体素子と下アームを形成する他の半導体素子とを直列接続した半導体モジュールであって、前記上アーム及び前記下アームのうち一方のアームのゲート電流経路を形成する制御配線部材と他方のアームの逆回復電流経路を形成する主電流配線部材とを並行に近接配置し、前記ゲート電流経路の向きと前記逆回復電流経路の向きが同一である。
また、上記実施の形態に記載の半導体モジュールは、前記上アームを形成する半導体素子のゲート電極と前記上アームのゲート信号入力用外部接続端子とを電気的に接続する第１制御配線部材と、前記下アームを形成する半導体素子と負極側外部接続端子とを電気的に接続する第２主電流配線部材と、を備え、前記第１制御配線部材は、前記第２主電流配線部材に対して並行に延びて隣接配置されており、前記第１制御配線部材を流れる電流の向きは、前記第２主電流配線部材を流れる逆回復電流の向きと同一である。
また、上記実施の形態に記載の半導体モジュールは、前記上アームを形成する半導体素子と前記下アームを形成する他の半導体素子とを電気的に接続する第１主電流配線部材と、前記下アームを形成する他の半導体素子のゲート電極と前記下アームのゲート信号入力用外部接続端子とを電気的に接続する第２制御配線部材と、を備え、前記第２制御配線部材は、前記第１主電流配線部材に対して並行に延びて隣接配置されており、前記第２制御配線部材を流れる電流の向きは、前記第１主電流配線部材を流れる逆回復電流の向きと同一である。
また、上記実施の形態に記載の半導体モジュールにおいて、前記上アームのゲート信号入力用外部接続端子から前記上アームのゲート電極に向けて延在する第１制御配線部材の向きは、前記下アームから負極側外部接続端子に向けて延在する第２主電流配線部材の向きと同じであり、前記下アームのゲート信号入力用外部接続端子から前記下アームのゲート電極に向けて延在する第２制御配線部材の向きは、前記上アームを形成する半導体素子から前記下アームを形成する他の半導体素子に向けて延在する第１主電流配線部材の向きと同じである。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１主電流配線部材及び前記第２主電流配線部材は、前記第１制御配線部材及び前記第２制御配線部材を延在方向に対して交差する方向で挟むように配置され、前記第１制御配線部材は、前記第２主電流配線部材に偏って配置され、前記第２制御配線部材は、前記第１主電流配線部材に偏って配置されている。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１主電流配線部材は、導体ワイヤ、積層基板上に形成された回路板、又は金属配線板で構成され、前記第２主電流配線部材は、導体ワイヤ、積層基板上に形成された回路板、又は金属配線板で構成され、前記第１制御配線部材は、積層基板上に形成された第１ゲート配線用回路板であり、前記第２制御配線部材は、積層基板上に形成された第２ゲート配線用回路板である。
また、上記実施の形態に記載の半導体モジュールにおいて、前記上アームは、第１のスイッチング素子と第１のダイオード素子とを並列接続して形成され、前記下アームは、第２のスイッチング素子と第２のダイオード素子とを並列接続して形成され、前記第１のスイッチング素子及び前記第１のダイオード素子が並んで配置された第１回路板と、前記第２のスイッチング素子及び前記第２のダイオード素子が並んで配置された第２回路板と、を備え、前記第１回路板及び前記第２回路板は、前記第１ゲート配線用回路板及び前記第２ゲート配線用回路板を延在方向に対して交差する方向で挟むように配置され、前記第１ゲート配線用回路板は、前記第２回路板側に偏って配置され、前記第２ゲート配線用回路板は、前記第１回路板側に偏って配置されている。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１ゲート配線用回路板は、前記第２のスイッチング素子及び前記第２のダイオード素子の並び方向における幅以上の長さを有しており、前記第２ゲート配線用回路板は、前記第１のスイッチング素子及び前記第１のダイオード素子の並び方向における幅以上の長さを有している。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１制御配線部材を流れる電流の向きは、前記第２制御配線部材を流れる電流の向きと逆であり、前記第２主電流配線部材を流れる電流の向きは、前記第１主電流配線部材を流れる電流の向きと逆である。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１のスイッチング素子及び前記第１のダイオード素子の並び順は、前記第２のスイッチング素子及び前記第２のダイオード素子の並び順と逆である。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１制御配線部材を流れる電流の向きは、前記第２制御配線部材を流れる電流の向きと同じであり、前記第２主電流配線部材を流れる電流）の向きは、前記第１主電流配線部材を流れる電流の向きと同じである。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１のスイッチング素子及び前記第１のダイオード素子の並び順は、前記第２のスイッチング素子及び前記第２のダイオード素子の並び順と同じである。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１主電流配線部材は、積層基板上に形成された第１主電流回路板であり、前記第２主電流配線部材は、積層基板上に形成された第２主電流回路板である。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第１回路板及び前記第２回路板は、前記第１のスイッチング素子及び前記第１のダイオード素子の並び方向、又は前記第２のスイッチング素子及び前記第２のダイオード素子の並び方向に沿って並んで配置され、前記第１ゲート配線用回路板及び前記第２ゲート配線用回路板は、前記第１回路板及び前記第２回路板を挟むように配置され、前記第１主電流配線部材及び前記第２主電流配線部材は、前記第１ゲート配線用回路板及び前記第２ゲート配線用回路板を挟むように配置される。
また、上記実施の形態に記載の半導体モジュールにおいて、前記第２のダイオード素子、前記第２のスイッチング素子、前記第１のスイッチング素子、前記第１のダイオード素子はこの順に並んで配置されている。
また、上記実施の形態に記載の半導体モジュールは、前記上アームを形成する半導体素子と下アームを形成する他の半導体素子が配置された積層基板と、一方の面に前記第１ゲート配線用回路板及び前記第２ゲート配線用回路板が形成され、絶縁板を介して他方の面に前記第１主電流配線部材及び前記第２主電流配線部材が形成された副基板と、を更に備え、前記副基板は、前記積層基板の上方に配置されている。
また、上記実施の形態に記載の半導体モジュールは、前記上アームを形成する半導体素子と下アームを形成する他の半導体素子が配置された積層基板を更に備え、前記第１主電流配線部材、前記第２主電流配線部材、前記第１ゲート配線用回路板、及び前記第２ゲート配線用回路板は、それぞれ前記積層基板に対して独立して形成された金属配線板で構成される。
以上説明したように、本発明は、電圧変動が急峻となる電流領域においてスイッチングスピードを抑え、電圧変動が急峻でない電流領域においては過剰にスイッチングスピードを遅くすることがない。そのため、スイッチング時の損失の増大を抑えつつ、電磁放射ノイズを抑制することができるという効果を有し、特に、電気回路及び半導体モジュールに有用である。
本出願は、２０２０年３月１８日出願の特願２０２０－０４８３２９に基づく。この内容は、すべてここに含めておく。

Claims (20)

  1. 上アームを形成する半導体素子と下アームを形成する他の半導体素子とを直列接続した電気回路であって、
    前記上アーム及び前記下アームのうち一方のアームのゲート電流経路と他方のアームの逆回復電流経路を並行に近接配置し、
    前記ゲート電流経路の向きと前記逆回復電流経路の向きが同一である、電気回路。
  2. 前記上アームと前記下アームとを接続する配線と、前記下アームのゲート配線と、を並行に近接配置し、
    前記下アームのゲート配線を流れる電流の向きと、前記上アームから前記下アームに向かって流れる逆回復電流の向きが同一である、請求項１に記載の電気回路。
  3. 前記下アームと電源とを接続する配線と、前記上アームのゲート配線と、を並行に近接配置し、
    前記上アームのゲート配線を流れる電流の向きと、前記下アームから前記電源に向かって流れる逆回復電流の向きが同一である、請求項１又は請求項２に記載の電気回路。
  4. 上アームを形成する半導体素子と下アームを形成する他の半導体素子とを直列接続した半導体モジュールであって、
    前記上アーム及び前記下アームのうち一方のアームのゲート電流経路を形成する制御配線部材と他方のアームの逆回復電流経路を形成する主電流配線部材とを並行に近接配置し、
    前記ゲート電流経路の向きと前記逆回復電流経路の向きが同一である、半導体モジュール。
  5. 前記上アームを形成する半導体素子のゲート電極と前記上アームのゲート信号入力用外部接続端子とを電気的に接続する第１制御配線部材と、
    前記下アームを形成する半導体素子と負極側外部接続端子とを電気的に接続する第２主電流配線部材と、を備え、
    前記第１制御配線部材は、前記第２主電流配線部材に対して並行に延びて隣接配置されており、
    前記第１制御配線部材を流れる電流の向きは、前記第２主電流配線部材を流れる逆回復電流の向きと同一である、請求項４に記載の半導体モジュール。
  6. 前記上アームを形成する半導体素子と前記下アームを形成する他の半導体素子とを電気的に接続する第１主電流配線部材と、
    前記下アームを形成する他の半導体素子のゲート電極と前記下アームのゲート信号入力用外部接続端子とを電気的に接続する第２制御配線部材と、を備え、
    前記第２制御配線部材は、前記第１主電流配線部材に対して並行に延びて隣接配置されており、
    前記第２制御配線部材を流れる電流の向きは、前記第１主電流配線部材を流れる逆回復電流の向きと同一である、請求項４又は請求項５に記載の半導体モジュール。
  7. 前記上アームのゲート信号入力用外部接続端子から前記上アームのゲート電極に向けて延在する第１制御配線部材の向きは、前記下アームから負極側外部接続端子に向けて延在する第２主電流配線部材の向きと同じであり、
    前記下アームのゲート信号入力用外部接続端子から前記下アームのゲート電極に向けて延在する第２制御配線部材の向きは、前記上アームを形成する半導体素子から前記下アームを形成する他の半導体素子に向けて延在する第１主電流配線部材の向きと同じである、請求項４から請求項６のいずれかに記載の半導体モジュール。
  8. 前記第１主電流配線部材及び前記第２主電流配線部材は、前記第１制御配線部材及び前記第２制御配線部材を延在方向に対して交差する方向で挟むように配置され、
    前記第１制御配線部材は、前記第２主電流配線部材に偏って配置され、
    前記第２制御配線部材は、前記第１主電流配線部材に偏って配置されている、請求項７に記載の半導体モジュール。
  9. 前記第１主電流配線部材は、導体ワイヤ、積層基板上に形成された回路板、又は金属配線板で構成され、
    前記第２主電流配線部材は、導体ワイヤ、積層基板上に形成された回路板、又は金属配線板で構成され、
    前記第１制御配線部材は、積層基板上に形成された第１ゲート配線用回路板であり、
    前記第２制御配線部材は、積層基板上に形成された第２ゲート配線用回路板である、請求項７又は請求項８に記載の半導体モジュール。
  10. 前記上アームは、第１のスイッチング素子と第１のダイオード素子とを並列接続して形成され、
    前記下アームは、第２のスイッチング素子と第２のダイオード素子とを並列接続して形成され、
    前記第１のスイッチング素子及び前記第１のダイオード素子が並んで配置された第１回路板と、
    前記第２のスイッチング素子及び前記第２のダイオード素子が並んで配置された第２回路板と、を備え、
    前記第１回路板及び前記第２回路板は、前記第１ゲート配線用回路板及び前記第２ゲート配線用回路板を延在方向に対して交差する方向で挟むように配置され、
    前記第１ゲート配線用回路板は、前記第２回路板側に偏って配置され、
    前記第２ゲート配線用回路板は、前記第１回路板側に偏って配置されている、請求項９に記載の半導体モジュール。
  11. 前記第１ゲート配線用回路板は、前記第２のスイッチング素子及び前記第２のダイオード素子の並び方向における幅以上の長さを有しており、
    前記第２ゲート配線用回路板は、前記第１のスイッチング素子及び前記第１のダイオード素子の並び方向における幅以上の長さを有している、請求項１０に記載の半導体モジュール。
  12. 前記第１制御配線部材を流れる電流の向きは、前記第２制御配線部材を流れる電流の向きと逆であり、
    前記第２主電流配線部材を流れる電流の向きは、前記第１主電流配線部材を流れる電流の向きと逆である、請求項１０又は請求項１１に記載の半導体モジュール。
  13. 前記第１のスイッチング素子及び前記第１のダイオード素子の並び順は、前記第２のスイッチング素子及び前記第２のダイオード素子の並び順と逆である、請求項１０から請求項１２のいずれかに記載の半導体モジュール。
  14. 前記第１制御配線部材を流れる電流の向きは、前記第２制御配線部材を流れる電流の向きと同じであり、
    前記第２主電流配線部材を流れる電流の向きは、前記第１主電流配線部材を流れる電流の向きと同じである、請求項１０又は請求項１１に記載の半導体モジュール。
  15. 前記第１のスイッチング素子及び前記第１のダイオード素子の並び順は、前記第２のスイッチング素子及び前記第２のダイオード素子の並び順と同じである、請求項１４に記載の半導体モジュール。
  16. 前記第１主電流配線部材は、積層基板上に形成された第１主電流回路板であり、
    前記第２主電流配線部材は、積層基板上に形成された第２主電流回路板である、請求項１０に記載の半導体モジュール。
  17. 前記第１回路板及び前記第２回路板は、前記第１のスイッチング素子及び前記第１のダイオード素子の並び方向、又は前記第２のスイッチング素子及び前記第２のダイオード素子の並び方向に沿って並んで配置され、
    前記第１ゲート配線用回路板及び前記第２ゲート配線用回路板は、前記第１回路板及び前記第２回路板を挟むように配置され、
    前記第１主電流配線部材及び前記第２主電流配線部材は、前記第１ゲート配線用回路板及び前記第２ゲート配線用回路板を挟むように配置される、請求項１６に記載の半導体モジュール。
  18. 前記第２のダイオード素子、前記第２のスイッチング素子、前記第１のスイッチング素子、前記第１のダイオード素子はこの順に並んで配置されている、請求項１７に記載の半導体モジュール。
  19. 前記上アームを形成する半導体素子と下アームを形成する他の半導体素子が配置された積層基板と、
    一方の面に第１ゲート配線用回路板及び第２ゲート配線用回路板が形成され、絶縁板を介して他方の面に前記第１主電流配線部材及び前記第２主電流配線部材が形成された副基板と、を更に備え、
    前記副基板は、前記積層基板の上方に配置されている、請求項７に記載の半導体モジュール。
  20. 前記上アームを形成する半導体素子と下アームを形成する他の半導体素子が配置された積層基板を更に備え、
    前記第１主電流配線部材、前記第２主電流配線部材、第１ゲート配線用回路板、及び第２ゲート配線用回路板は、それぞれ前記積層基板に対して独立して形成された金属配線板で構成される、請求項７に記載の半導体モジュール。
JP2022508094A 2020-03-18 2021-01-21 電気回路及び半導体モジュール Active JP7231109B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2020048329 2020-03-18
JP2020048329 2020-03-18
PCT/JP2021/002005 WO2021186888A1 (ja) 2020-03-18 2021-01-21 電気回路及び半導体モジュール

Publications (2)

Publication Number Publication Date
JPWO2021186888A1 JPWO2021186888A1 (ja) 2021-09-23
JP7231109B2 true JP7231109B2 (ja) 2023-03-01

Family

ID=77770793

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2022508094A Active JP7231109B2 (ja) 2020-03-18 2021-01-21 電気回路及び半導体モジュール

Country Status (5)

Country Link
US (1) US20220189930A1 (ja)
JP (1) JP7231109B2 (ja)
CN (1) CN114365281A (ja)
DE (1) DE112021000083T5 (ja)
WO (1) WO2021186888A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2023139720A1 (ja) * 2022-01-20 2023-07-27

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005268649A (ja) 2004-03-19 2005-09-29 Sony Corp 基板、光ピックアップ及び光ディスクドライブ
JP4133670B2 (ja) 2003-08-08 2008-08-13 和廣 岡田 角速度センサ
JP2016103887A (ja) 2014-11-27 2016-06-02 日立オートモティブシステムズ株式会社 パワー半導体モジュール
WO2017199580A1 (ja) 2016-05-19 2017-11-23 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2712799B2 (ja) * 1990-09-25 1998-02-16 富士電機株式会社 電力変換装置の駆動回路
JPH10285950A (ja) * 1997-04-03 1998-10-23 Fuji Electric Co Ltd ３レベル電力変換装置の主回路
JP2004056984A (ja) * 2002-07-24 2004-02-19 Mitsubishi Electric Corp 電力変換装置
JP2007006584A (ja) * 2005-06-22 2007-01-11 Mitsubishi Electric Corp 電力変換装置
JP2008005636A (ja) * 2006-06-23 2008-01-10 Hitachi Ltd 電力変換装置
JP5125269B2 (ja) * 2007-07-11 2013-01-23 三菱電機株式会社 パワー半導体モジュール
JP5407940B2 (ja) 2010-03-04 2014-02-05 株式会社デンソー スイッチング素子の駆動回路
JP6740306B2 (ja) 2018-09-19 2020-08-12 本田技研工業株式会社 ステータ

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4133670B2 (ja) 2003-08-08 2008-08-13 和廣 岡田 角速度センサ
JP2005268649A (ja) 2004-03-19 2005-09-29 Sony Corp 基板、光ピックアップ及び光ディスクドライブ
JP2016103887A (ja) 2014-11-27 2016-06-02 日立オートモティブシステムズ株式会社 パワー半導体モジュール
WO2017199580A1 (ja) 2016-05-19 2017-11-23 富士電機株式会社 絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法

Also Published As

Publication number Publication date
WO2021186888A1 (ja) 2021-09-23
US20220189930A1 (en) 2022-06-16
DE112021000083T5 (de) 2022-04-21
CN114365281A (zh) 2022-04-15
JPWO2021186888A1 (ja) 2021-09-23

Similar Documents

Publication Publication Date Title
JP7428018B2 (ja) 半導体モジュール
EP2814059A1 (en) Semiconductor device
US11605613B2 (en) Semiconductor device
JP6750620B2 (ja) 半導体モジュール
JP7532813B2 (ja) 半導体モジュール
JP7428017B2 (ja) 半導体モジュール
JP6907931B2 (ja) 半導体モジュール
US20230282622A1 (en) Semiconductor device
JP7136355B2 (ja) 半導体モジュールの回路構造
US11335660B2 (en) Semiconductor module
JP7231109B2 (ja) 電気回路及び半導体モジュール
CN113748509B (zh) 半导体装置
JP2024008998A (ja) 電子回路、半導体モジュール及び半導体装置
CN110504255B (zh) 反向导通型半导体装置
JP2021158232A (ja) 半導体モジュール
WO2022075003A1 (ja) 半導体装置
JP7491043B2 (ja) 半導体モジュール
JP4243043B2 (ja) 半導体モジュール
WO2022176675A1 (ja) 半導体装置
JP7113936B1 (ja) 電力用半導体モジュール
JP7542511B2 (ja) 半導体装置
US20240321834A1 (en) Semiconductor device
US20230207418A1 (en) Semiconductor module
JP2023081134A (ja) 半導体モジュール、半導体装置、及び車両

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20220225

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20230117

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20230130

R150 Certificate of patent or registration of utility model

Ref document number: 7231109

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150