JP4243043B2 - 半導体モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体モジュールに関し、より詳細には、絶縁ゲート型トランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）や電子注入促進型ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）などのスイッチング素子と、還流ダイオード（ＦＷＤ：Free Wheeling Diode）とを同一のパッケージ内に搭載した電力用半導体モジュールに関する。
【０００２】
【従来の技術】
スイッチング素子と還流ダイオードとを組み合わせたインバータをはじめとする電力変換装置は、モータの回転制御などの用途において幅広く実用化が進められている。通常、これらのインバータは、実装基板の上に半導体素子をマウントした電力用半導体モジュールから構成される。
【０００３】
図１２は、従来の電力用半導体モジュールの要部構成を模式的に表す平面図である。
【０００４】
また、図１３は、このような電力半導体モジュールを用いて構成される電力変換装置の要部構成を表す回路図である。
【０００５】
すなわち、図１２に表したように、従来の電力用半導体モジュールにおいては、セラミックからなる絶縁基板１００の上に銅（Ｃｕ）などからなる電極配線層１１０Ａ〜Ｃが接合され、これらのうちの主電極配線層１１０Ａの上に複数の半導体素子１２０、１３０が半田付けなどによりマウントされている。
【０００６】
図１２に表した例の場合、半導体素子として、ＩＧＢＴ１２０とＦＷＤ１３０がマウントされている。この要部構成を組み合わせて、図１３に例示したインバータ回路に含まれる１対、あるいは、複数対のＩＧＢＴ−ＦＷＤペアに対応するモジュールが形成される。
【０００７】
ＩＧＢＴ１２０は、半導体基板の下面に第１の主電極であるコレクタ電極１２０Ｃを有し、上面に第２の主電極であるエミッタ電極１２０Ｅと制御電極であるゲート電極１２０Ｇを有する。ＦＷＤ１３０は、半導体基板の下面にカソード電極１３０Ｃ、上面にアノード電極１３０Ａをそれぞれ有する。
【０００８】
ＩＧＢＴ１２０のコレクタ電極１２０Ｃと、ＦＷＤのカソード電極１３０Ｃは、絶縁基板１００上の第１の主電極配線層１１０Ａに半田付けされている。ＩＧＢＴのエミッタ電極１２０Ｅと、ＦＷＤのアノード電極１３０Ａは、アルミニウム（Ａｌ）などからなる金属ワイヤー１５０によって、絶縁基板１００上の第２の主電極配線層１１０Ｂにボンディング接続されている。ＩＧＢＴのゲート電極１２０Ｇは、絶縁基板１００上の制御電極配線層１１０Ｃにボンディング接続されている。
【０００９】
電極配線層１１０Ａ〜Ｃのそれぞれには引き出し端子１６０Ａ〜Ｃが接続され、モジュール外に取り出されている。
【００１０】
この電力用半導体モジュールの動作について説明すると以下の如くである。
【００１１】
図１４は、図１３に例示した３相インバータ回路の１相分のＩＧＢＴ−ＦＷＤペアを表す回路図である。
【００１２】
すなわち、同図には、ＩＧＢＴ１２０１とＦＷＤ１３０１のペアと、ＩＧＢＴ１２０２とＦＷＤ１３０２のペアが直列に接続されている回路が表されている。
【００１３】
まず、ＩＧＢＴ１２０１のゲート電極にターンオン信号を入力することによりＩＧＢＴ１２０１が通電状態となり負荷電流ＩＬが供給されるが、この状態からターンオフ信号を入力するとＩＧＢＴ１２０１は非通電状態となり、負荷電流はＦＷＤ１３０２へと還流される。そして、再びＩＧＢＴ１２０１のゲート電極にターンオン信号を入力すると、ＩＧＢＴ１２０１が通電状態となり、ＦＷＤ１３０２がリバースリカバリー動作を行い、負荷電流ＩＬは再度ＩＧＢＴ１２０１を経由して供給される。
【００１４】
一方、ＩＧＢＴ１２０２とＦＷＤ１３０１とが同様の動作を行うことにより、負荷Ｌに逆方向の電流を供給することができる。
【００１５】
このようにして、ＩＧＢＴへの制御信号のパルス幅などを制御することにより、負荷に交流電力を供給できる。
【００１６】
【発明が解決しようとする課題】
ところで、電力用半導体素子の高性能化により、近年、インバータ装置などの電力変換効率は向上してきているが、素子の電力損失を完全になくすことは困難である。
【００１７】
電力損失は、ＩＧＢＴおよびＦＷＤそれぞれにおける「通電損失」と、「スイッチング損失」に分類できる。さらにスイッチング損失は、ＩＧＢＴのターンオン時に発生する損失「Ｅｏｎ」と、それと同時にリバースリカバリーを行う逆アームのＦＷＤの損失「Ｅｄｓｗ」と、ＩＧＢＴのターンオフ時に発生する損失「Ｅｏｆｆ」の３つに分類することができる。
【００１８】
電力用半導体モジュールにおいては、これらの電力損失により発生する熱を効率的に放出させることが必要であり、図１０に例示したようなモジュールの場合、セラミック基板１００の裏面側（図面の背面側）は図示しないヒートシンクに接合されるのが一般的である。
【００１９】
近年、電力用半導体素子の低損失化と高破壊耐量化および制御回路の高性能化が進み、半導体素子を高速動作させることが可能となった。ここで言う「高速動作」とは、スイッチング時の電圧変化率ｄＶ／ｄｔや電流変化率ｄＩ／ｄｔを大きくすることを意味する。このような高速動作により、電力損失を更に低減することが可能である。
【００２０】
図１５は、ＩＧＢＴのターンオン損失Ｅｏｎと、ＦＷＤのリバースリカバリ損失Ｅｄｓｗの電流変化率ｄＩ／ｄｔに対する依存性を表すグラフ図である。同図に表したように、電流変化率ｄＩ／ｄｔを大きくすると、トータル損失（Ｅｏｎ＋Ｅｄｓｗ）は低下する傾向にある。つまり、電流変化率を大きくすることにより、損失を低減し、効率を改善することができる。
【００２１】
ところが、個々の損失について見ると、電流変化率ｄＩ／ｄｔが大きくなるとターンオン損失Ｅｏｎは低下するのに対して、リバースリカバリ損失Ｅｄｓｗは上昇する傾向が認められる。そして、電流変化率ｄＩ／ｄｔが、同図に点線で表したクロスオーバ点よりも高くなると、両者の関係は逆転し、ターンオン損失Eｏｎよりもリバースリカバリ損失Eｄｓｗのほうが大きくなる。
【００２２】
このようなリバースリカバリ損失Ｅｄｓｗは、ＦＷＤにおける発熱として表れる。そして、この発熱が大きくなると、ＦＷＤの動作が不安定となったり、故障が生ずる虞がある。
【００２３】
従って、電流変化率ｄＩ／ｄｔがクロスオーバ点よりも高い条件において、トータル損失（Ｅｏｎ＋Ｅｄｓｗ）を低減するためには、ＦＷＤのリバースリカバリ損失Ｅｄｓｗによる発熱を効率的に放散させることが重要となる。
【００２４】
ここで一般に、電力用半導体モジュールに搭載されるＩＧＢＴとＦＷＤのチップ面積を比較するとＩＧＢＴの方が大きい。このため、電流変化率ｄＩ／ｄｔを大きくした場合、リバースリカバリ損失ＥｄｓｗによるＦＷＤの発生熱密度はかなり大きくなる。つまり、ＦＷＤに対する熱抵抗の低減が極めて重要となる。
【００２５】
しかしながら、従来の電力用半導体モジュールでは、ＦＷＤに対する熱抵抗はＩＧＢＴに対するそれと同等あるいはそれ以下であり、電流変化率ｄＩ／ｄｔを大きくした場合のリバースリカバリ損失Ｅｄｓｗによる発熱を十分に放出することが困難であった。
【００２６】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、ＦＷＤにおける発熱を効率的に放出することにより、トータル損失が低くなるような高い電流変化率の条件においても安定動作する電力用半導体モジュールを提供することにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体モジュールは、絶縁基板と、前記絶縁基板の一方の主面上に設けられた電極配線層と、前記電極配線層の上にマウントされたスイッチング素子と、前記電極配線層の上にマウントされた還流ダイオードと、平板状電極と、前記平板状電極に接続された絶縁体と、前記絶縁体に接続されモジュールの外部に延出した熱伝導板と、前記モジュールの外部に延出した前記熱伝導板に接続されたヒートシンクと、を備えた電力変換用の半導体モジュールであって、前記還流ダイオードの前記電極配線層とは反対側の主面に放熱リードが接続され、前記放熱リードを介して前記還流ダイオードからの電流と発熱とが外部に導出されるものとして構成され、前記還流ダイオードと前記放熱リードは、それぞれ複数設けられ、前記複数の放熱リードが前記平板状電極に共通接続され前記複数の還流ダイオードからの発熱が前記平板状電極を介してモジュールの外部に放出されることを特徴とする。
【００２８】
上記構成によれば、還流ダイオードにおける発熱を効率的に放散させ、リバースリカバリ損失が高い条件においても安定した動作を可能とすることができる。
ここで、前記還流ダイオードは、前記電極配線層の上において前記スイッチング素子よりも中央寄りにマウントされてなるものとすることにより、電極配線層を介した熱の放散を促進することができる。
【００２９】
また、前記還流ダイオードの前記電極配線層とは反対側の主面に放熱リードが接続され、前記放熱リードを介して前記ダイオードからの電流と発熱とが外部に導出されるものとすれば、放熱リードを介して熱の放散も実現できる。
【００３０】
その結果として、ダイオードをさらに効率的に放熱でき、また、スイッチング素子の第２の主電極のための電極配線層を基板上に形成する必要がなくなるので、半導体モジュールを従来よりも小型化することができる。
【００３１】
また、半導体モジュールを従来と同様のサイズとした場合には、電極配線層の面積を拡大し、ダイオードからの熱の放散をさらに促進することができる。
【００３２】
ここで、前記還流ダイオードと前記放熱リードとの間に介設された緩衝体をさらに備え、前記還流ダイオードを構成する半導体の熱膨張率と前記緩衝体を構成する材料の熱膨張率との差は、前記放熱リードを構成する材料の熱膨張率と前記緩衝体を構成する材料の熱膨張率の差よりも小さいものとすれば、還流ダイオードと放熱リードとの熱膨張率の差に起因する熱歪みを緩和することができる。
【００３３】
例えば、還流ダイオードがシリコン（Ｓｉ）により構成され、放熱リードとして銅（Ｃｕ）を用いる場合には、緩衝体の材料としては、モリブデン（Ｍｏ）やタングステン（Ｗ）などを用いることができる。
【００３４】
また、複数の前記放熱リードを備え、前記複数の放熱リードが平板状電極に共通接続され前記ダイオードからの発熱が前記平板状電極を介してモジュールの外部に放出されるものとすれば、平板状電極がヒートシンクの作用を有し、放熱リードを介したダイオードからの放熱を促進できる。
【００３５】
ここで、前記平板状電極は、モジュールの外部に露出した露出部を有し、前記露出部にヒートシンクが接続されたものとすれば、ダイオードからの放熱をさらに促進できる。
【００３６】
または、前記平板状電極に接続された絶縁体と、前記絶縁体に接続されモジュールの外部に延出した熱伝導板と、前記モジュールの外部に延出した前記熱伝導板に接続されたヒートシンクと、をさらに備えたものとすれば、ヒートシンクよるダイオードからの放熱を確保しつつ、ヒートシンクを電気的に絶縁しててモジュールの取り扱いを容易にすることもできる。
【００３７】
また、前記スイッチング素子は、半導体の一方の主面に第１の主電極、他方の主面に第２の主電極と制御電極が設けられた縦型スイッチング素子であり、前記還流ダイオードは、半導体の一方の主面にアノード電極、他方の主面にカソード電極が設けられた縦型ダイオードであるものとすることにより、電力損失の低いインバータを実現できる。
【００３８】
具体的には、例えば、スイッチング素子としてＩＧＢＴを用いることができる。
【００３９】
また、本発明は、前記スイッチング素子のターンオン損失よりも前記還流ダイオードのリバースリカバリ損失の方が大きくなるような条件において適用した場合に、トータル損失を低く抑えつつ、ダイオードにおける発熱を抑制して安定動作が可能とすることができる。
【００４１】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００４２】
図１は、本発明の実施の形態にかかる半導体モジュールの要部構成を模式的に例示する平面図である。
【００４３】
すなわち、本実施形態の電力用半導体モジュールにおいては、セラミック基板１０の上に主電極配線層１１Ａと制御電極配線層１１Ｂが設けられ、主電極配線層１１Ａの上には、スイッチング素子（ＩＧＢＴ）１２とダイオード（ＦＷＤ）１３がそれぞれマウントされている。
【００４４】
セラミック基板１０の裏面側には、図示しないヒートシンクが接続され、スイッチング素子１２やダイオード１３において発生した熱を放熱するようにされている。
【００４５】
スイッチング素子１２は、半導体基板の下面に第１の主電極であるコレクタ電極１２Ｃを有し、上面に第２の主電極であるエミッタ電極１２Ｅと制御電極であるゲート電極１２Ｇとを有する。
【００４６】
ダイオード１３は、半導体基板の下面にカソード電極１３Ｃ、上面にアノード電極１３Ａをそれぞれ有する。
【００４７】
スイッチング素子１２のコレクタ電極１２Ｃと、ダイオードのカソード電極１３Ｃは、第１の主電極配線層１１Ａに半田付けされている。また、スイッチング素子のエミッタ電極１２Ｅと、ダイオードのアノード電極１３Ａとは、アルミニウム（Ａｌ）などからなる金属ワイヤー１５によって互いにボンディング接続されている。さらに、スイッチング素子のゲート電極１２Ｇは、制御電極配線層１１Ｂにボンディング接続されている。
【００４８】
電極配線層１１Ａ及び１１Ｂには、それぞれ引き出し端子１６Ａ、Ｂが接続され、モジュール外に取り出されている。
【００４９】
一方、ダイオードのアノード電極１３Ａには、放熱リード１８が接続され、モジュール外に取り出されている。放熱リード１８は、電極の導出と放熱経路の確保の両方の役割を有する。
【００５０】
またここで、引き出し端子１６Ａは、ダイオード１３にできるだけ近接させて設けることが望ましい。このようにすれば、放熱リード１８と同様にダイオード１３の近傍の熱抵抗を下げて作用放熱をさらに良好にすることができる。また同時に、引き出し端子１６Ａをダイオード１３に近接して設ければ、放熱リード１８と引き出し端子１６Ａとが近接するので、電極配線の相互インダクタンスが低減され、モジュール内部でのサージ電圧が低減される。
【００５１】
図２は、放熱リード１８を模式的に表す斜視図である。放熱リードは、例えば、板状の金属により構成され、その下端がダイオードのアノード電極１３Ａに半田付けあるいは圧接などの方法により接続されている。放熱リードの上端は、モジュールの外部に導出され、外部回路に適宜接続されている。放熱リードの上端を、図示しない放熱機構に接続してもよい。放熱リードの材料としては、熱伝導性の良好な金属が望ましく、例えば、銅（Ｃｕ）を用いることができる。
【００５２】
本実施形態によれば、ダイオード１３における発生損失熱の一部は、チップが搭載された主電極配線層１１Ａからセラミック絶縁基板１０を介して、図示しないヒートシンクに放出される。但し、金属板からなる主電極配線層１１Ａはセラミックに較べて熱抵抗が小さく、熱は横方向にも拡散される。そこで、ダイオード１３を主電極配線層１１Ａの中心付近に配置することにより、ダイオード１３における発熱をチップの四方に拡散させることができる。
【００５３】
つまり、スイッチング素子１２は、主電極配線層１１Ａの端に設けられているため、発生した熱は、主に矢印Ａの方向にしか拡散されないのに対し、ダイオード１３の発生熱は、矢印Ｂ及びＣの両方向に拡散するようになっている。主電極配線層１１Ａを拡散した熱は、基板１０を介して図示しないヒートシンクにより外部に放散される。
【００５４】
以上説明したように、本実施形態によれば、ダイオード１３を主電極配線層１１Ａの中央付近に配置することにより、発生熱を四方に拡散させ、発熱を効率的に抑制することができる。
【００５５】
さらに、本実施形態においては、ダイオード１３のアノード電極１３Ａに放熱リード１８を接続することにより、上方向にも熱を放出することができる。その結果として、ダイオード１３からの放熱効率はさらに改善され、リバースリカバリ損失Ｅｄｓｗによる発熱量が大きいような動作条件においても安定な動作を確保できる。つまり、図１５に例示した如く、トータル損失（Ｅｏｎ＋Ｅｄｓｗ）を従来よりもさらに低減することができる。
【００５６】
さらに、本実施形態によれば、放熱リード１８をアノード電極１３Ａの上に設けることにより、図１０と比較して絶縁基板上の第２の主電極配線１１０Ｂが不要となる。その結果として、モジュールのサイズを従来よりも小型化することが可能となる。または、モジュールサイズを従来と同様とした場合には、主電極配線層１１Ａの面積をより大きくすることができるので、ダイオード１３からの横方向への熱の拡散をさらに促進することができる。
【００５７】
ここで、スイッチング素子１２として例えばＩＧＢＴを用いる場合は、図３（ａ）に例示したように、エミッタ電極１２Ｅは通常はゲート配線ＧＷによって複数に分割されている。このため、放熱リード１８をダイオード１３ではなく、スイッチング素子１２のエミッタ電極に直接半田付け、あるいは圧接するとゲート・エミッタ間が短絡する可能性があり、歩留まりや信頼性の低下につながる。これに対して、ダイオード１３の表面は、図３（ｂ）に例示したように、接合終端部を除いてアノード電極が形成されているため、歩留まりを下げることなく、放熱リード１８を半田付け、あるいは圧接により接合させることができる。
【００５８】
次に、本発明における放熱リード部の変形例について説明する。
【００５９】
図４に例示した構成においては、ダイオード１３と放熱リード１８との間に、緩衝体２０が挿入されている。放熱リード１８の材料が銅などの場合、熱膨張係数がダイオード１３を構成するシリコン（Ｓｉ）のそれと異なるために、熱歪みが生ずることも考えられる。そこで、ダイオード１３と放熱リード１８との間にダイオード１８を構成する材料に近い熱膨張係数を有する緩衝体２０を挿入することにより、熱膨張係数の違いを緩和し、熱歪みを低減することができる。例えば、ダイオード１３からシリコンからなる場合には、緩衝体２０の材料としてモリブデン（Ｍｏ）やタングステン（Ｗ）を用いることができる。
【００６０】
一方、図５に例示した構成においては、ダイオード１３の上に緩衝体２０が設けられ、その上に円柱状の放熱リード１８が設けられている。本発明における放熱リード１８は、熱の放出の観点から、アノード電極１３Ａとの接合面積、並びに放熱リード自身の断面積も大きいことが望ましい。図５に例示した如く、放熱リードを円柱乃至ロッド状とすれば、断面積もアノード電極１３Ａとの接触面積も大きくすることができる点で有利である。なお、図示した具体例の他にも、放熱リードは、例えば角柱状などの形状としても良い。
【００６１】
次に、本発明の第２の具体例について説明する。
【００６２】
図６は、本具体例の電力用半導体モジュールの要部構成を模式的に表す平面図である。同図については、図１乃至図５に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００６３】
本具体例のモジュールにおいては、主電極配線層１１Ａが略L字状のパターンを有し、その中央付近にダイオード１３が設けられている。このように配置しても、ダイオード１３の発熱は、矢印Ｂ及びＣで表した方向を主要成分としてチップの周囲に拡散され、放熱効率を改善することができる。
【００６４】
またここでも、引き出し端子１６Ａは、ダイオード１３にできるだけ近接させて設けることにより、放熱リード１８と同様にダイオード１３の近傍の熱抵抗を下げて作用放熱をさらに良好にすることができる。また同時に、引き出し端子１６Ａをダイオード１３に近接して設ければ、放熱リード１８と引き出し端子１６Ａとが近接するので、電極配線の相互インダクタンスが低減され、モジュール内部でのサージ電圧が低減される。
【００６５】
また、本具体例の場合、主電極配線層１１Ａを略Ｌ字状に形成することにより、図１の具体例と比較して、モジュールのサイズをコンパクトに抑えることが可能となる。
【００６６】
図７は、本発明の第３の具体例としての電力用半導体モジュールの要部構成を表す平面図である。同図についても、図１乃至図６に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００６７】
本具体例においては、基板１０の上に第２の主電極配線層１１Ｃを設け、エミッタ電極１２Ｅ及びアノード電極１３Ａからワイア１５によりそれぞれボンディング接続されている。そして、第２の主電極配線層１１Ｃに電極端子１６Ｃが接続され、外部に導出されている。
【００６８】
本発明によれば、このように放熱リードを設けない構造においても、ダイオード１３の発熱は主電極配線層１１Ａを四方に拡散するので、放熱効率を従来よりも高くすることが可能である。
【００６９】
またここでも、引き出し端子１６Ａは、ダイオード１３にできるだけ近接させて設けることにより、ダイオード１３の近傍の熱抵抗を下げて作用放熱をさらに良好にすることができる。
【００７０】
図８は、本発明の第４の具体例としての電力用半導体モジュールの要部構成を表す平面図である。同図についても、図１乃至図７に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００７１】
本具体例においては、ひとつのダイオード１３に対して、２つのスイッチング素子１２Ａ、１２Ｂが並列接続されている。本発明においては、スイッチング素子とダイオードの電流容量に応じて、このような並列接続の構成を適宜採ることができる。
【００７２】
本具体例においても、主電極配線層１１Ａの中央付近にダイオード１３を配することにより、ダイオード１３からの熱を四方に拡散させることができる。特に、図８の具体例の場合は、ダイオード１３からの熱は、主に矢印Ａ、Ｂ、Ｃの方向に拡散し、基板１０を介して図示しないヒートシンクにより放散される。また同時の発熱の一部は、ダイオード１３に接続された放熱リード１８を介して上方に放出される。このようにダイオード１３からの放熱を確保することにより、ダイオードのリバースリカバリ損失Ｅｄｓｗによる発熱量が大きいような動作条件においても安定な動作を確保でき、図１５に例示したように、トータル損失（Ｅｏｎ＋Ｅｄｓｗ）を従来よりもさらに低減することができる。
【００７３】
またここでも、引き出し端子１６Ａは、ダイオード１３にできるだけ近接させて設けることにより、放熱リード１８と同様にダイオード１３の近傍の熱抵抗を下げて作用放熱をさらに良好にすることができる。また同時に、引き出し端子１６Ａをダイオード１３に近接して設ければ、放熱リード１８と引き出し端子１６Ａとが近接するので、電極配線の相互インダクタンスが低減され、モジュール内部でのサージ電圧が低減される。
【００７４】
図９は、本発明の第５の具体例としての電力用半導体モジュールの要部構成を表す説明図である。すなわち、同図（ａ）はその内部の要部斜視図、同図（ｂ）はその平面図、同図（ｃ）及び（ｄ）は、その主電極端子を表す斜視図である。
【００７５】
これらの図についても、図１乃至図８に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００７６】
本具体例のモジュールにおいては、ベース板３０の上に４枚の基板１０が設けられている。基板１０のそれぞれには、本発明の第４具体例（図８）として表したモジュール構成要素が形成されている。これら４つのモジュール構成要素は、並列に接続されてひとつのモジュールを構成している。
【００７７】
そして、４枚の基板１０のそれぞれに接続される放熱リード１８は、同図（ｃ）に例示したように平板状電極Ｐ１に共通接続されて主電極端子としてモジュールの外部に導出される。また、同図に例示したように、平板状電極Ｐ１は、モジュールの外部に導出される端子部Ｆ１を有する。
【００７８】
同様に、４枚の基板１０のそれぞれに接続される引き出し端子１６Ａも、同図（ｄ）に例示したように平板状電極Ｐ２に共通接続されて主電極端子としてモジュールの外部に導出される。また、同図に例示したように、平板状電極Ｐ２は、モジュールの外部に導出される端子部Ｆ２を有する。
【００７９】
このように、放熱リード１８や引き出し端子１６Ａを平板状電極に接続することにより、主電極端子を大面積化してヒートシンクの作用を付加し、ダイオード１３などからの放熱を促進することができる。
【００８０】
またさらに、モジュールの外部に導出される端子部Ｆ１、Ｆ２を設けることにより、これら端子部が放熱板としても作用し、放熱効果をさらに高くすることができる。
【００８１】
図１０は、本発明の第６の具体例としての電力用半導体モジュールの要部構成を表す説明図である。すなわち、同図（ａ）はその主電極端子を表す斜視図、同図（ｂ）はモジュールの外観を表す斜視図である。
【００８２】
これらの図についても、図１乃至図９に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００８３】
本具体例のモジュールの場合、第５具体例（図９）の放熱リード１８の主電極端子（図９（ｃ））における平板状電極Ｐ１を両側に延出させてモジュールの外部に導出する。そして、この露出部にヒートシンクＨ１を接続した構造を有する。
このようにすれば、ダイオード１３から放熱リード１８を介した放熱をさらに促進することができる。なお、図１０（ｂ）は、ベース板３０の裏面側にもヒートシンクＨ２が設けられている状態を例示している。
但しここで、平板状電極Ｐ１をそのままモジュールの側面に露出させると電気的にも接続されたままの状態となってしまう。
【００８４】
そこで、図１１（ａ）に例示した如く、熱抵抗の低い絶縁体Ｉを介して平板状電極Ｐ１に熱伝導板Ｔを接続する。そして、この熱伝導板ＴをモジュールのケースＣの外部に導出してヒートシンクＨ１を接続する。このようにすれば、モジュールの外部に露出したヒートシンクＨ１や熱伝導板Ｔは、ダイオード１３とは電気的に絶縁されるので、取り扱いが容易となる。
【００８５】
絶縁体Ｉの材料としては、電気抵抗が高く、且つ熱抵抗が低いものが望ましく、例えば、窒化アルミニウムなどを用いることが可能である。
【００８６】
また、図１１（ｂ）に例示した如く、熱伝導板Ｔをモジュールの側面で折り曲げてヒートシンクＨ１を接続しても良い。
【００８７】
以上図１乃至図１１を参照しつつ説明した本発明の電力半導体モジュールは、例えば、図１３に例示したようなインバータ構成を有する電力変換装置に用いることができる。
【００８８】
このようにして構成された本発明の電力変換装置は、図１５に関して前述したように、電力損失が低くなるようなｄｌ／ｄｔの条件において動作させた場合にも、ダイオードからの良好な放熱を確保して安定な動作をさせることができる。
【００８９】
つまり、本発明の電力変換装置は、従来よりも電力損失が低くなる条件において、確実且つ安定した動作をさせることができる点で優れる。
る
以上具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、本発明の電力用半導体モジュールに搭載する半導体素子は、ＩＧＢＴやＦＷＤに限定されず、ＩＥＧＴや、パワーＭＯＳＦＥＴ、整流素子、サイリスタ、ＧＴＯなどの各種の素子を用いて同様の効果を得ることができる。
【００９０】
また、その配置関係についても、図示した具体例には限定されず、放熱を促す半導体素子を、そうでない素子よりも相対的に配線層の中央寄りに配置したものは本発明の範囲に包含される。より望ましくは、スイッチング素子とダイオードとの組み合わせにおいて、ダイオードを配線層の中央寄りに配置することにより、損失のクロスオーバ点よりも電流変化率が大きくなる動作条件において、トータル損失をさらに低減することができる点で、有利である。
【００９１】
【発明の効果】
以上詳述したように、本発明によれば、複数の半導体素子を搭載した電力用半導体モジュール、例えば、スイッチング素子とダイオードとの組み合わせにおいて、ダイオードを配線層の中央寄りに配置することにより、効率的な放熱を実現し、損失のクロスオーバ点よりも電流変化率が大きくなる動作条件において、トータル損失をさらに低減することができる。
【００９２】
さらに、本発明によれば、このようなダイオードに放熱リードを接続することにより、上方にも熱を放散することができ、さらに放熱効率を高くすることができる。
【００９３】
その結果として、従来よりもトータル損失が低くなる条件において、ダイオードのリバースリカバリ損失Ｅｄｓｗによる発熱を効率的に放散し、安定した動作を可能とすることができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体モジュールの要部構成を模式的に例示する平面図である。
【図２】放熱リード１８を模式的に表す斜視図である。
【図３】スイッチング素子とダイオードの電極配置を例示する模式図である。
【図４】ダイオード１３と放熱リード１８との間に、緩衝体２０が挿入された状態を表す模式図である。
【図５】ダイオード１３の上に緩衝体２０が設けられ、その上に円柱状の放熱リード１８が設けられている状態を表す模式図である。
【図６】本発明の第２の具体例の電力用半導体モジュールの要部構成を模式的に表す平面図である。
【図７】本発明の第３の具体例としての電力用半導体モジュールの要部構成を表す平面図である。
【図８】本発明の第４の具体例としての電力用半導体モジュールの要部構成を表す平面図である。
【図９】本発明の第５の具体例としての電力用半導体モジュールの要部構成を表す説明図である。すなわち、同図（ａ）はその内部の要部斜視図、同図（ｂ）はその平面図、同図（ｃ）及び（ｄ）は、その主電極端子を表す斜視図である。
【図１０】本発明の第６の具体例としての電力用半導体モジュールの要部構成を表す説明図である。すなわち、同図（ａ）はその主電極端子を表す斜視図、同図（ｂ）はモジュールの外観を表す斜視図である。
【図１１】熱抵抗の低い絶縁体Ｉを介して平板状電極Ｐ１に熱伝導板Ｔを接続したモジュールの要部断面図である。
【図１２】従来の電力用半導体モジュールの要部構成を模式的に表す平面図である。
【図１３】電力変換装置の一例としてのインバータ回路を例示する概念図である。
【図１４】図１３に例示したインバータ回路の１アーム分のＩＧＢＴ−ＦＷＤペアを表す回路図である。
【図１５】ＩＧＢＴのターンオン損失Ｅｏｎと、ＦＷＤのリバースリカバリ損失Ｅｄｓｗの電流変化率ｄＩ／ｄｔに対する依存性を表すグラフ図である。
【符号の説明】
１０ 基板
１１Ａ 主電極配線層
１１Ｂ 制御電極配線層
１１Ｃ 主電極配線層
１２ スイッチング素子
１２Ａ スイッチング素子
１２Ｃ コレクタ電極
１２Ｅ エミッタ電極
１２Ｇ ゲート電極
１３ ダイオード
１３Ａ アノード電極
１３Ｃ カソード電極
１５ ワイア
１６Ａ、１６Ｂ、１６Ｃ 電極端子
１８ 放熱リード
２０ 緩衝体
３０ ベース板
１００ セラミック基板
１００ 絶縁基板
１１０Ａ 主電極配線層
１１０Ａ〜Ｃ 電極配線層
１１０Ｂ 主電極配線
１１０Ｂ 主電極配線層
１１０Ｃ 制御電極配線層
１２０ 半導体素子
１２０Ｃ コレクタ電極
１２０Ｅ エミッタ電極
１２０Ｇ ゲート電極
１３０Ａ アノード電極
１３０Ｃ カソード電極
１５０ 金属ワイヤー
１６０Ａ〜Ｃ 端子
Ｃ ケース
Eｄｓｗ リバースリカバリ損失
Eｏｎ ターンオン損失
Ｆ１、Ｆ２ 端子部
Ｈ１、Ｈ２ ヒートシンク
Ｐ１、Ｐ２ 平板状電極
Ｔ 熱伝導板
【発明の属する技術分野】
本発明は、半導体モジュールに関し、より詳細には、絶縁ゲート型トランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）や電子注入促進型ゲートトランジスタ（ＩＥＧＴ：Injection Enhanced Gate Transistor）などのスイッチング素子と、還流ダイオード（ＦＷＤ：Free Wheeling Diode）とを同一のパッケージ内に搭載した電力用半導体モジュールに関する。
【０００２】
【従来の技術】
スイッチング素子と還流ダイオードとを組み合わせたインバータをはじめとする電力変換装置は、モータの回転制御などの用途において幅広く実用化が進められている。通常、これらのインバータは、実装基板の上に半導体素子をマウントした電力用半導体モジュールから構成される。
【０００３】
図１２は、従来の電力用半導体モジュールの要部構成を模式的に表す平面図である。
【０００４】
また、図１３は、このような電力半導体モジュールを用いて構成される電力変換装置の要部構成を表す回路図である。
【０００５】
すなわち、図１２に表したように、従来の電力用半導体モジュールにおいては、セラミックからなる絶縁基板１００の上に銅（Ｃｕ）などからなる電極配線層１１０Ａ〜Ｃが接合され、これらのうちの主電極配線層１１０Ａの上に複数の半導体素子１２０、１３０が半田付けなどによりマウントされている。
【０００６】
図１２に表した例の場合、半導体素子として、ＩＧＢＴ１２０とＦＷＤ１３０がマウントされている。この要部構成を組み合わせて、図１３に例示したインバータ回路に含まれる１対、あるいは、複数対のＩＧＢＴ−ＦＷＤペアに対応するモジュールが形成される。
【０００７】
ＩＧＢＴ１２０は、半導体基板の下面に第１の主電極であるコレクタ電極１２０Ｃを有し、上面に第２の主電極であるエミッタ電極１２０Ｅと制御電極であるゲート電極１２０Ｇを有する。ＦＷＤ１３０は、半導体基板の下面にカソード電極１３０Ｃ、上面にアノード電極１３０Ａをそれぞれ有する。
【０００８】
ＩＧＢＴ１２０のコレクタ電極１２０Ｃと、ＦＷＤのカソード電極１３０Ｃは、絶縁基板１００上の第１の主電極配線層１１０Ａに半田付けされている。ＩＧＢＴのエミッタ電極１２０Ｅと、ＦＷＤのアノード電極１３０Ａは、アルミニウム（Ａｌ）などからなる金属ワイヤー１５０によって、絶縁基板１００上の第２の主電極配線層１１０Ｂにボンディング接続されている。ＩＧＢＴのゲート電極１２０Ｇは、絶縁基板１００上の制御電極配線層１１０Ｃにボンディング接続されている。
【０００９】
電極配線層１１０Ａ〜Ｃのそれぞれには引き出し端子１６０Ａ〜Ｃが接続され、モジュール外に取り出されている。
【００１０】
この電力用半導体モジュールの動作について説明すると以下の如くである。
【００１１】
図１４は、図１３に例示した３相インバータ回路の１相分のＩＧＢＴ−ＦＷＤペアを表す回路図である。
【００１２】
すなわち、同図には、ＩＧＢＴ１２０１とＦＷＤ１３０１のペアと、ＩＧＢＴ１２０２とＦＷＤ１３０２のペアが直列に接続されている回路が表されている。
【００１３】
まず、ＩＧＢＴ１２０１のゲート電極にターンオン信号を入力することによりＩＧＢＴ１２０１が通電状態となり負荷電流ＩＬが供給されるが、この状態からターンオフ信号を入力するとＩＧＢＴ１２０１は非通電状態となり、負荷電流はＦＷＤ１３０２へと還流される。そして、再びＩＧＢＴ１２０１のゲート電極にターンオン信号を入力すると、ＩＧＢＴ１２０１が通電状態となり、ＦＷＤ１３０２がリバースリカバリー動作を行い、負荷電流ＩＬは再度ＩＧＢＴ１２０１を経由して供給される。
【００１４】
一方、ＩＧＢＴ１２０２とＦＷＤ１３０１とが同様の動作を行うことにより、負荷Ｌに逆方向の電流を供給することができる。
【００１５】
このようにして、ＩＧＢＴへの制御信号のパルス幅などを制御することにより、負荷に交流電力を供給できる。
【００１６】
【発明が解決しようとする課題】
ところで、電力用半導体素子の高性能化により、近年、インバータ装置などの電力変換効率は向上してきているが、素子の電力損失を完全になくすことは困難である。
【００１７】
電力損失は、ＩＧＢＴおよびＦＷＤそれぞれにおける「通電損失」と、「スイッチング損失」に分類できる。さらにスイッチング損失は、ＩＧＢＴのターンオン時に発生する損失「Ｅｏｎ」と、それと同時にリバースリカバリーを行う逆アームのＦＷＤの損失「Ｅｄｓｗ」と、ＩＧＢＴのターンオフ時に発生する損失「Ｅｏｆｆ」の３つに分類することができる。
【００１８】
電力用半導体モジュールにおいては、これらの電力損失により発生する熱を効率的に放出させることが必要であり、図１０に例示したようなモジュールの場合、セラミック基板１００の裏面側（図面の背面側）は図示しないヒートシンクに接合されるのが一般的である。
【００１９】
近年、電力用半導体素子の低損失化と高破壊耐量化および制御回路の高性能化が進み、半導体素子を高速動作させることが可能となった。ここで言う「高速動作」とは、スイッチング時の電圧変化率ｄＶ／ｄｔや電流変化率ｄＩ／ｄｔを大きくすることを意味する。このような高速動作により、電力損失を更に低減することが可能である。
【００２０】
図１５は、ＩＧＢＴのターンオン損失Ｅｏｎと、ＦＷＤのリバースリカバリ損失Ｅｄｓｗの電流変化率ｄＩ／ｄｔに対する依存性を表すグラフ図である。同図に表したように、電流変化率ｄＩ／ｄｔを大きくすると、トータル損失（Ｅｏｎ＋Ｅｄｓｗ）は低下する傾向にある。つまり、電流変化率を大きくすることにより、損失を低減し、効率を改善することができる。
【００２１】
ところが、個々の損失について見ると、電流変化率ｄＩ／ｄｔが大きくなるとターンオン損失Ｅｏｎは低下するのに対して、リバースリカバリ損失Ｅｄｓｗは上昇する傾向が認められる。そして、電流変化率ｄＩ／ｄｔが、同図に点線で表したクロスオーバ点よりも高くなると、両者の関係は逆転し、ターンオン損失Eｏｎよりもリバースリカバリ損失Eｄｓｗのほうが大きくなる。
【００２２】
このようなリバースリカバリ損失Ｅｄｓｗは、ＦＷＤにおける発熱として表れる。そして、この発熱が大きくなると、ＦＷＤの動作が不安定となったり、故障が生ずる虞がある。
【００２３】
従って、電流変化率ｄＩ／ｄｔがクロスオーバ点よりも高い条件において、トータル損失（Ｅｏｎ＋Ｅｄｓｗ）を低減するためには、ＦＷＤのリバースリカバリ損失Ｅｄｓｗによる発熱を効率的に放散させることが重要となる。
【００２４】
ここで一般に、電力用半導体モジュールに搭載されるＩＧＢＴとＦＷＤのチップ面積を比較するとＩＧＢＴの方が大きい。このため、電流変化率ｄＩ／ｄｔを大きくした場合、リバースリカバリ損失ＥｄｓｗによるＦＷＤの発生熱密度はかなり大きくなる。つまり、ＦＷＤに対する熱抵抗の低減が極めて重要となる。
【００２５】
しかしながら、従来の電力用半導体モジュールでは、ＦＷＤに対する熱抵抗はＩＧＢＴに対するそれと同等あるいはそれ以下であり、電流変化率ｄＩ／ｄｔを大きくした場合のリバースリカバリ損失Ｅｄｓｗによる発熱を十分に放出することが困難であった。
【００２６】
本発明は、かかる課題の認識に基づいてなされたものであり、その目的は、ＦＷＤにおける発熱を効率的に放出することにより、トータル損失が低くなるような高い電流変化率の条件においても安定動作する電力用半導体モジュールを提供することにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するために、本発明の半導体モジュールは、絶縁基板と、前記絶縁基板の一方の主面上に設けられた電極配線層と、前記電極配線層の上にマウントされたスイッチング素子と、前記電極配線層の上にマウントされた還流ダイオードと、平板状電極と、前記平板状電極に接続された絶縁体と、前記絶縁体に接続されモジュールの外部に延出した熱伝導板と、前記モジュールの外部に延出した前記熱伝導板に接続されたヒートシンクと、を備えた電力変換用の半導体モジュールであって、前記還流ダイオードの前記電極配線層とは反対側の主面に放熱リードが接続され、前記放熱リードを介して前記還流ダイオードからの電流と発熱とが外部に導出されるものとして構成され、前記還流ダイオードと前記放熱リードは、それぞれ複数設けられ、前記複数の放熱リードが前記平板状電極に共通接続され前記複数の還流ダイオードからの発熱が前記平板状電極を介してモジュールの外部に放出されることを特徴とする。
【００２８】
上記構成によれば、還流ダイオードにおける発熱を効率的に放散させ、リバースリカバリ損失が高い条件においても安定した動作を可能とすることができる。
ここで、前記還流ダイオードは、前記電極配線層の上において前記スイッチング素子よりも中央寄りにマウントされてなるものとすることにより、電極配線層を介した熱の放散を促進することができる。
【００２９】
また、前記還流ダイオードの前記電極配線層とは反対側の主面に放熱リードが接続され、前記放熱リードを介して前記ダイオードからの電流と発熱とが外部に導出されるものとすれば、放熱リードを介して熱の放散も実現できる。
【００３０】
その結果として、ダイオードをさらに効率的に放熱でき、また、スイッチング素子の第２の主電極のための電極配線層を基板上に形成する必要がなくなるので、半導体モジュールを従来よりも小型化することができる。
【００３１】
また、半導体モジュールを従来と同様のサイズとした場合には、電極配線層の面積を拡大し、ダイオードからの熱の放散をさらに促進することができる。
【００３２】
ここで、前記還流ダイオードと前記放熱リードとの間に介設された緩衝体をさらに備え、前記還流ダイオードを構成する半導体の熱膨張率と前記緩衝体を構成する材料の熱膨張率との差は、前記放熱リードを構成する材料の熱膨張率と前記緩衝体を構成する材料の熱膨張率の差よりも小さいものとすれば、還流ダイオードと放熱リードとの熱膨張率の差に起因する熱歪みを緩和することができる。
【００３３】
例えば、還流ダイオードがシリコン（Ｓｉ）により構成され、放熱リードとして銅（Ｃｕ）を用いる場合には、緩衝体の材料としては、モリブデン（Ｍｏ）やタングステン（Ｗ）などを用いることができる。
【００３４】
また、複数の前記放熱リードを備え、前記複数の放熱リードが平板状電極に共通接続され前記ダイオードからの発熱が前記平板状電極を介してモジュールの外部に放出されるものとすれば、平板状電極がヒートシンクの作用を有し、放熱リードを介したダイオードからの放熱を促進できる。
【００３５】
ここで、前記平板状電極は、モジュールの外部に露出した露出部を有し、前記露出部にヒートシンクが接続されたものとすれば、ダイオードからの放熱をさらに促進できる。
【００３６】
または、前記平板状電極に接続された絶縁体と、前記絶縁体に接続されモジュールの外部に延出した熱伝導板と、前記モジュールの外部に延出した前記熱伝導板に接続されたヒートシンクと、をさらに備えたものとすれば、ヒートシンクよるダイオードからの放熱を確保しつつ、ヒートシンクを電気的に絶縁しててモジュールの取り扱いを容易にすることもできる。
【００３７】
また、前記スイッチング素子は、半導体の一方の主面に第１の主電極、他方の主面に第２の主電極と制御電極が設けられた縦型スイッチング素子であり、前記還流ダイオードは、半導体の一方の主面にアノード電極、他方の主面にカソード電極が設けられた縦型ダイオードであるものとすることにより、電力損失の低いインバータを実現できる。
【００３８】
具体的には、例えば、スイッチング素子としてＩＧＢＴを用いることができる。
【００３９】
また、本発明は、前記スイッチング素子のターンオン損失よりも前記還流ダイオードのリバースリカバリ損失の方が大きくなるような条件において適用した場合に、トータル損失を低く抑えつつ、ダイオードにおける発熱を抑制して安定動作が可能とすることができる。
【００４１】
【発明の実施の形態】
以下、図面を参照しつつ本発明の実施の形態について説明する。
【００４２】
図１は、本発明の実施の形態にかかる半導体モジュールの要部構成を模式的に例示する平面図である。
【００４３】
すなわち、本実施形態の電力用半導体モジュールにおいては、セラミック基板１０の上に主電極配線層１１Ａと制御電極配線層１１Ｂが設けられ、主電極配線層１１Ａの上には、スイッチング素子（ＩＧＢＴ）１２とダイオード（ＦＷＤ）１３がそれぞれマウントされている。
【００４４】
セラミック基板１０の裏面側には、図示しないヒートシンクが接続され、スイッチング素子１２やダイオード１３において発生した熱を放熱するようにされている。
【００４５】
スイッチング素子１２は、半導体基板の下面に第１の主電極であるコレクタ電極１２Ｃを有し、上面に第２の主電極であるエミッタ電極１２Ｅと制御電極であるゲート電極１２Ｇとを有する。
【００４６】
ダイオード１３は、半導体基板の下面にカソード電極１３Ｃ、上面にアノード電極１３Ａをそれぞれ有する。
【００４７】
スイッチング素子１２のコレクタ電極１２Ｃと、ダイオードのカソード電極１３Ｃは、第１の主電極配線層１１Ａに半田付けされている。また、スイッチング素子のエミッタ電極１２Ｅと、ダイオードのアノード電極１３Ａとは、アルミニウム（Ａｌ）などからなる金属ワイヤー１５によって互いにボンディング接続されている。さらに、スイッチング素子のゲート電極１２Ｇは、制御電極配線層１１Ｂにボンディング接続されている。
【００４８】
電極配線層１１Ａ及び１１Ｂには、それぞれ引き出し端子１６Ａ、Ｂが接続され、モジュール外に取り出されている。
【００４９】
一方、ダイオードのアノード電極１３Ａには、放熱リード１８が接続され、モジュール外に取り出されている。放熱リード１８は、電極の導出と放熱経路の確保の両方の役割を有する。
【００５０】
またここで、引き出し端子１６Ａは、ダイオード１３にできるだけ近接させて設けることが望ましい。このようにすれば、放熱リード１８と同様にダイオード１３の近傍の熱抵抗を下げて作用放熱をさらに良好にすることができる。また同時に、引き出し端子１６Ａをダイオード１３に近接して設ければ、放熱リード１８と引き出し端子１６Ａとが近接するので、電極配線の相互インダクタンスが低減され、モジュール内部でのサージ電圧が低減される。
【００５１】
図２は、放熱リード１８を模式的に表す斜視図である。放熱リードは、例えば、板状の金属により構成され、その下端がダイオードのアノード電極１３Ａに半田付けあるいは圧接などの方法により接続されている。放熱リードの上端は、モジュールの外部に導出され、外部回路に適宜接続されている。放熱リードの上端を、図示しない放熱機構に接続してもよい。放熱リードの材料としては、熱伝導性の良好な金属が望ましく、例えば、銅（Ｃｕ）を用いることができる。
【００５２】
本実施形態によれば、ダイオード１３における発生損失熱の一部は、チップが搭載された主電極配線層１１Ａからセラミック絶縁基板１０を介して、図示しないヒートシンクに放出される。但し、金属板からなる主電極配線層１１Ａはセラミックに較べて熱抵抗が小さく、熱は横方向にも拡散される。そこで、ダイオード１３を主電極配線層１１Ａの中心付近に配置することにより、ダイオード１３における発熱をチップの四方に拡散させることができる。
【００５３】
つまり、スイッチング素子１２は、主電極配線層１１Ａの端に設けられているため、発生した熱は、主に矢印Ａの方向にしか拡散されないのに対し、ダイオード１３の発生熱は、矢印Ｂ及びＣの両方向に拡散するようになっている。主電極配線層１１Ａを拡散した熱は、基板１０を介して図示しないヒートシンクにより外部に放散される。
【００５４】
以上説明したように、本実施形態によれば、ダイオード１３を主電極配線層１１Ａの中央付近に配置することにより、発生熱を四方に拡散させ、発熱を効率的に抑制することができる。
【００５５】
さらに、本実施形態においては、ダイオード１３のアノード電極１３Ａに放熱リード１８を接続することにより、上方向にも熱を放出することができる。その結果として、ダイオード１３からの放熱効率はさらに改善され、リバースリカバリ損失Ｅｄｓｗによる発熱量が大きいような動作条件においても安定な動作を確保できる。つまり、図１５に例示した如く、トータル損失（Ｅｏｎ＋Ｅｄｓｗ）を従来よりもさらに低減することができる。
【００５６】
さらに、本実施形態によれば、放熱リード１８をアノード電極１３Ａの上に設けることにより、図１０と比較して絶縁基板上の第２の主電極配線１１０Ｂが不要となる。その結果として、モジュールのサイズを従来よりも小型化することが可能となる。または、モジュールサイズを従来と同様とした場合には、主電極配線層１１Ａの面積をより大きくすることができるので、ダイオード１３からの横方向への熱の拡散をさらに促進することができる。
【００５７】
ここで、スイッチング素子１２として例えばＩＧＢＴを用いる場合は、図３（ａ）に例示したように、エミッタ電極１２Ｅは通常はゲート配線ＧＷによって複数に分割されている。このため、放熱リード１８をダイオード１３ではなく、スイッチング素子１２のエミッタ電極に直接半田付け、あるいは圧接するとゲート・エミッタ間が短絡する可能性があり、歩留まりや信頼性の低下につながる。これに対して、ダイオード１３の表面は、図３（ｂ）に例示したように、接合終端部を除いてアノード電極が形成されているため、歩留まりを下げることなく、放熱リード１８を半田付け、あるいは圧接により接合させることができる。
【００５８】
次に、本発明における放熱リード部の変形例について説明する。
【００５９】
図４に例示した構成においては、ダイオード１３と放熱リード１８との間に、緩衝体２０が挿入されている。放熱リード１８の材料が銅などの場合、熱膨張係数がダイオード１３を構成するシリコン（Ｓｉ）のそれと異なるために、熱歪みが生ずることも考えられる。そこで、ダイオード１３と放熱リード１８との間にダイオード１８を構成する材料に近い熱膨張係数を有する緩衝体２０を挿入することにより、熱膨張係数の違いを緩和し、熱歪みを低減することができる。例えば、ダイオード１３からシリコンからなる場合には、緩衝体２０の材料としてモリブデン（Ｍｏ）やタングステン（Ｗ）を用いることができる。
【００６０】
一方、図５に例示した構成においては、ダイオード１３の上に緩衝体２０が設けられ、その上に円柱状の放熱リード１８が設けられている。本発明における放熱リード１８は、熱の放出の観点から、アノード電極１３Ａとの接合面積、並びに放熱リード自身の断面積も大きいことが望ましい。図５に例示した如く、放熱リードを円柱乃至ロッド状とすれば、断面積もアノード電極１３Ａとの接触面積も大きくすることができる点で有利である。なお、図示した具体例の他にも、放熱リードは、例えば角柱状などの形状としても良い。
【００６１】
次に、本発明の第２の具体例について説明する。
【００６２】
図６は、本具体例の電力用半導体モジュールの要部構成を模式的に表す平面図である。同図については、図１乃至図５に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００６３】
本具体例のモジュールにおいては、主電極配線層１１Ａが略L字状のパターンを有し、その中央付近にダイオード１３が設けられている。このように配置しても、ダイオード１３の発熱は、矢印Ｂ及びＣで表した方向を主要成分としてチップの周囲に拡散され、放熱効率を改善することができる。
【００６４】
またここでも、引き出し端子１６Ａは、ダイオード１３にできるだけ近接させて設けることにより、放熱リード１８と同様にダイオード１３の近傍の熱抵抗を下げて作用放熱をさらに良好にすることができる。また同時に、引き出し端子１６Ａをダイオード１３に近接して設ければ、放熱リード１８と引き出し端子１６Ａとが近接するので、電極配線の相互インダクタンスが低減され、モジュール内部でのサージ電圧が低減される。
【００６５】
また、本具体例の場合、主電極配線層１１Ａを略Ｌ字状に形成することにより、図１の具体例と比較して、モジュールのサイズをコンパクトに抑えることが可能となる。
【００６６】
図７は、本発明の第３の具体例としての電力用半導体モジュールの要部構成を表す平面図である。同図についても、図１乃至図６に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００６７】
本具体例においては、基板１０の上に第２の主電極配線層１１Ｃを設け、エミッタ電極１２Ｅ及びアノード電極１３Ａからワイア１５によりそれぞれボンディング接続されている。そして、第２の主電極配線層１１Ｃに電極端子１６Ｃが接続され、外部に導出されている。
【００６８】
本発明によれば、このように放熱リードを設けない構造においても、ダイオード１３の発熱は主電極配線層１１Ａを四方に拡散するので、放熱効率を従来よりも高くすることが可能である。
【００６９】
またここでも、引き出し端子１６Ａは、ダイオード１３にできるだけ近接させて設けることにより、ダイオード１３の近傍の熱抵抗を下げて作用放熱をさらに良好にすることができる。
【００７０】
図８は、本発明の第４の具体例としての電力用半導体モジュールの要部構成を表す平面図である。同図についても、図１乃至図７に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００７１】
本具体例においては、ひとつのダイオード１３に対して、２つのスイッチング素子１２Ａ、１２Ｂが並列接続されている。本発明においては、スイッチング素子とダイオードの電流容量に応じて、このような並列接続の構成を適宜採ることができる。
【００７２】
本具体例においても、主電極配線層１１Ａの中央付近にダイオード１３を配することにより、ダイオード１３からの熱を四方に拡散させることができる。特に、図８の具体例の場合は、ダイオード１３からの熱は、主に矢印Ａ、Ｂ、Ｃの方向に拡散し、基板１０を介して図示しないヒートシンクにより放散される。また同時の発熱の一部は、ダイオード１３に接続された放熱リード１８を介して上方に放出される。このようにダイオード１３からの放熱を確保することにより、ダイオードのリバースリカバリ損失Ｅｄｓｗによる発熱量が大きいような動作条件においても安定な動作を確保でき、図１５に例示したように、トータル損失（Ｅｏｎ＋Ｅｄｓｗ）を従来よりもさらに低減することができる。
【００７３】
またここでも、引き出し端子１６Ａは、ダイオード１３にできるだけ近接させて設けることにより、放熱リード１８と同様にダイオード１３の近傍の熱抵抗を下げて作用放熱をさらに良好にすることができる。また同時に、引き出し端子１６Ａをダイオード１３に近接して設ければ、放熱リード１８と引き出し端子１６Ａとが近接するので、電極配線の相互インダクタンスが低減され、モジュール内部でのサージ電圧が低減される。
【００７４】
図９は、本発明の第５の具体例としての電力用半導体モジュールの要部構成を表す説明図である。すなわち、同図（ａ）はその内部の要部斜視図、同図（ｂ）はその平面図、同図（ｃ）及び（ｄ）は、その主電極端子を表す斜視図である。
【００７５】
これらの図についても、図１乃至図８に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００７６】
本具体例のモジュールにおいては、ベース板３０の上に４枚の基板１０が設けられている。基板１０のそれぞれには、本発明の第４具体例（図８）として表したモジュール構成要素が形成されている。これら４つのモジュール構成要素は、並列に接続されてひとつのモジュールを構成している。
【００７７】
そして、４枚の基板１０のそれぞれに接続される放熱リード１８は、同図（ｃ）に例示したように平板状電極Ｐ１に共通接続されて主電極端子としてモジュールの外部に導出される。また、同図に例示したように、平板状電極Ｐ１は、モジュールの外部に導出される端子部Ｆ１を有する。
【００７８】
同様に、４枚の基板１０のそれぞれに接続される引き出し端子１６Ａも、同図（ｄ）に例示したように平板状電極Ｐ２に共通接続されて主電極端子としてモジュールの外部に導出される。また、同図に例示したように、平板状電極Ｐ２は、モジュールの外部に導出される端子部Ｆ２を有する。
【００７９】
このように、放熱リード１８や引き出し端子１６Ａを平板状電極に接続することにより、主電極端子を大面積化してヒートシンクの作用を付加し、ダイオード１３などからの放熱を促進することができる。
【００８０】
またさらに、モジュールの外部に導出される端子部Ｆ１、Ｆ２を設けることにより、これら端子部が放熱板としても作用し、放熱効果をさらに高くすることができる。
【００８１】
図１０は、本発明の第６の具体例としての電力用半導体モジュールの要部構成を表す説明図である。すなわち、同図（ａ）はその主電極端子を表す斜視図、同図（ｂ）はモジュールの外観を表す斜視図である。
【００８２】
これらの図についても、図１乃至図９に関して前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。
【００８３】
本具体例のモジュールの場合、第５具体例（図９）の放熱リード１８の主電極端子（図９（ｃ））における平板状電極Ｐ１を両側に延出させてモジュールの外部に導出する。そして、この露出部にヒートシンクＨ１を接続した構造を有する。
このようにすれば、ダイオード１３から放熱リード１８を介した放熱をさらに促進することができる。なお、図１０（ｂ）は、ベース板３０の裏面側にもヒートシンクＨ２が設けられている状態を例示している。
但しここで、平板状電極Ｐ１をそのままモジュールの側面に露出させると電気的にも接続されたままの状態となってしまう。
【００８４】
そこで、図１１（ａ）に例示した如く、熱抵抗の低い絶縁体Ｉを介して平板状電極Ｐ１に熱伝導板Ｔを接続する。そして、この熱伝導板ＴをモジュールのケースＣの外部に導出してヒートシンクＨ１を接続する。このようにすれば、モジュールの外部に露出したヒートシンクＨ１や熱伝導板Ｔは、ダイオード１３とは電気的に絶縁されるので、取り扱いが容易となる。
【００８５】
絶縁体Ｉの材料としては、電気抵抗が高く、且つ熱抵抗が低いものが望ましく、例えば、窒化アルミニウムなどを用いることが可能である。
【００８６】
また、図１１（ｂ）に例示した如く、熱伝導板Ｔをモジュールの側面で折り曲げてヒートシンクＨ１を接続しても良い。
【００８７】
以上図１乃至図１１を参照しつつ説明した本発明の電力半導体モジュールは、例えば、図１３に例示したようなインバータ構成を有する電力変換装置に用いることができる。
【００８８】
このようにして構成された本発明の電力変換装置は、図１５に関して前述したように、電力損失が低くなるようなｄｌ／ｄｔの条件において動作させた場合にも、ダイオードからの良好な放熱を確保して安定な動作をさせることができる。
【００８９】
つまり、本発明の電力変換装置は、従来よりも電力損失が低くなる条件において、確実且つ安定した動作をさせることができる点で優れる。
る
以上具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、これらの具体例に限定されるものではない。例えば、本発明の電力用半導体モジュールに搭載する半導体素子は、ＩＧＢＴやＦＷＤに限定されず、ＩＥＧＴや、パワーＭＯＳＦＥＴ、整流素子、サイリスタ、ＧＴＯなどの各種の素子を用いて同様の効果を得ることができる。
【００９０】
また、その配置関係についても、図示した具体例には限定されず、放熱を促す半導体素子を、そうでない素子よりも相対的に配線層の中央寄りに配置したものは本発明の範囲に包含される。より望ましくは、スイッチング素子とダイオードとの組み合わせにおいて、ダイオードを配線層の中央寄りに配置することにより、損失のクロスオーバ点よりも電流変化率が大きくなる動作条件において、トータル損失をさらに低減することができる点で、有利である。
【００９１】
【発明の効果】
以上詳述したように、本発明によれば、複数の半導体素子を搭載した電力用半導体モジュール、例えば、スイッチング素子とダイオードとの組み合わせにおいて、ダイオードを配線層の中央寄りに配置することにより、効率的な放熱を実現し、損失のクロスオーバ点よりも電流変化率が大きくなる動作条件において、トータル損失をさらに低減することができる。
【００９２】
さらに、本発明によれば、このようなダイオードに放熱リードを接続することにより、上方にも熱を放散することができ、さらに放熱効率を高くすることができる。
【００９３】
その結果として、従来よりもトータル損失が低くなる条件において、ダイオードのリバースリカバリ損失Ｅｄｓｗによる発熱を効率的に放散し、安定した動作を可能とすることができ、産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体モジュールの要部構成を模式的に例示する平面図である。
【図２】放熱リード１８を模式的に表す斜視図である。
【図３】スイッチング素子とダイオードの電極配置を例示する模式図である。
【図４】ダイオード１３と放熱リード１８との間に、緩衝体２０が挿入された状態を表す模式図である。
【図５】ダイオード１３の上に緩衝体２０が設けられ、その上に円柱状の放熱リード１８が設けられている状態を表す模式図である。
【図６】本発明の第２の具体例の電力用半導体モジュールの要部構成を模式的に表す平面図である。
【図７】本発明の第３の具体例としての電力用半導体モジュールの要部構成を表す平面図である。
【図８】本発明の第４の具体例としての電力用半導体モジュールの要部構成を表す平面図である。
【図９】本発明の第５の具体例としての電力用半導体モジュールの要部構成を表す説明図である。すなわち、同図（ａ）はその内部の要部斜視図、同図（ｂ）はその平面図、同図（ｃ）及び（ｄ）は、その主電極端子を表す斜視図である。
【図１０】本発明の第６の具体例としての電力用半導体モジュールの要部構成を表す説明図である。すなわち、同図（ａ）はその主電極端子を表す斜視図、同図（ｂ）はモジュールの外観を表す斜視図である。
【図１１】熱抵抗の低い絶縁体Ｉを介して平板状電極Ｐ１に熱伝導板Ｔを接続したモジュールの要部断面図である。
【図１２】従来の電力用半導体モジュールの要部構成を模式的に表す平面図である。
【図１３】電力変換装置の一例としてのインバータ回路を例示する概念図である。
【図１４】図１３に例示したインバータ回路の１アーム分のＩＧＢＴ−ＦＷＤペアを表す回路図である。
【図１５】ＩＧＢＴのターンオン損失Ｅｏｎと、ＦＷＤのリバースリカバリ損失Ｅｄｓｗの電流変化率ｄＩ／ｄｔに対する依存性を表すグラフ図である。
【符号の説明】
１０ 基板
１１Ａ 主電極配線層
１１Ｂ 制御電極配線層
１１Ｃ 主電極配線層
１２ スイッチング素子
１２Ａ スイッチング素子
１２Ｃ コレクタ電極
１２Ｅ エミッタ電極
１２Ｇ ゲート電極
１３ ダイオード
１３Ａ アノード電極
１３Ｃ カソード電極
１５ ワイア
１６Ａ、１６Ｂ、１６Ｃ 電極端子
１８ 放熱リード
２０ 緩衝体
３０ ベース板
１００ セラミック基板
１００ 絶縁基板
１１０Ａ 主電極配線層
１１０Ａ〜Ｃ 電極配線層
１１０Ｂ 主電極配線
１１０Ｂ 主電極配線層
１１０Ｃ 制御電極配線層
１２０ 半導体素子
１２０Ｃ コレクタ電極
１２０Ｅ エミッタ電極
１２０Ｇ ゲート電極
１３０Ａ アノード電極
１３０Ｃ カソード電極
１５０ 金属ワイヤー
１６０Ａ〜Ｃ 端子
Ｃ ケース
Eｄｓｗ リバースリカバリ損失
Eｏｎ ターンオン損失
Ｆ１、Ｆ２ 端子部
Ｈ１、Ｈ２ ヒートシンク
Ｐ１、Ｐ２ 平板状電極
Ｔ 熱伝導板
Claims (4)
- 絶縁基板と、
前記絶縁基板の一方の主面上に設けられた電極配線層と、
前記電極配線層の上にマウントされたスイッチング素子と、
前記電極配線層の上にマウントされた還流ダイオードと、
平板状電極と、
前記平板状電極に接続された絶縁体と、
前記絶縁体に接続されモジュールの外部に延出した熱伝導板と、
前記モジュールの外部に延出した前記熱伝導板に接続されたヒートシンクと、
を備えた電力変換用の半導体モジュールであって、
前記還流ダイオードの前記電極配線層とは反対側の主面に放熱リードが接続され、前記放熱リードを介して前記還流ダイオードからの電流と発熱とが外部に導出されるものとして構成され、
前記還流ダイオードと前記放熱リードは、それぞれ複数設けられ、
前記複数の放熱リードが前記平板状電極に共通接続され前記複数の還流ダイオードからの発熱が前記平板状電極を介してモジュールの外部に放出されることを特徴とする半導体モジュール。 - 前記還流ダイオードと前記放熱リードとの間に介設された緩衝体をさらに備え、
前記還流ダイオードを構成する半導体の熱膨張率と前記緩衝体を構成する材料の熱膨張率との差は、前記放熱リードを構成する材料の熱膨張率と前記緩衝体を構成する材料の熱膨張率の差よりも小さいことを特徴とする請求項１記載の半導体モジュール。 - 前記スイッチング素子は、半導体の一方の主面に第１の主電極、他方の主面に第２の主電極と制御電極が設けられた縦型スイッチング素子であり、
前記還流ダイオードは、半導体の一方の主面にアノード電極、他方の主面にカソード電極が設けられた縦型ダイオードであることを特徴とする請求項１または２に記載の半導体モジュール。 - 前記スイッチング素子に設けられた電極と、前記環流ダイオードに設けられた電極と、が金属ワイヤーにより接続されたことを特徴とする請求項１〜３のいずれか１つに記載の半導体モジュール。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194226A JP4243043B2 (ja) | 2001-06-27 | 2001-06-27 | 半導体モジュール |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001194226A JP4243043B2 (ja) | 2001-06-27 | 2001-06-27 | 半導体モジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003007969A JP2003007969A (ja) | 2003-01-10 |
| JP4243043B2 true JP4243043B2 (ja) | 2009-03-25 |
Family
ID=19032397
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001194226A Expired - Fee Related JP4243043B2 (ja) | 2001-06-27 | 2001-06-27 | 半導体モジュール |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4243043B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4506848B2 (ja) | 2008-02-08 | 2010-07-21 | 株式会社デンソー | 半導体モジュール |
| CN103295920B (zh) * | 2012-02-22 | 2016-04-27 | 江苏宏微科技有限公司 | 非绝缘型功率模块及其封装工艺 |
| EP3376538B1 (en) * | 2017-03-15 | 2020-09-09 | Infineon Technologies AG | Semiconductor arrangement with controllable semiconductor elements |
| JP7155990B2 (ja) * | 2018-12-17 | 2022-10-19 | 株式会社デンソー | 半導体モジュール |
-
2001
- 2001-06-27 JP JP2001194226A patent/JP4243043B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2003007969A (ja) | 2003-01-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20040528 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050309 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070221 |
|
| A131 | Notification of reasons for refusal |
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|
| A521 | Request for written amendment filed |
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|
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|
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| TRDD | Decision of grant or rejection written | ||
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20081226 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120109 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130109 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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