JP2017055610A - パワー半導体装置 - Google Patents
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Abstract
Description
ΔVCE=Ls・diC/dt ・・・(1)
分のサージ電圧が発生する。システムの設計上,IGBTが必要とする耐圧は、上記サージ電圧値を考慮して、Ed+ΔVCEの最高到達値以上のものとする必要がある。つまり、要求されるIGBTの耐圧を必要以上に上げないためには、配線インダクタンスLsを小さくする必要がある。
2 3相インバータ回路
3 配線インダクタンス
4 負荷
5 IGBT
6 ダイオード
7 ゲート駆動回路
8 オンオフ指令信号
9 交流出力端子
10 モジュールもしくはパッケージ、又は回路基板
21 第1相ブロック(U相ブロック)
22 第2相ブロック(V相ブロック)
23 第3相ブロック(W相ブロック)
31 P電位パターン
32 N電位パターン
33 相電位パターン
34 上アームIGBTチップ
35 上アームダイオードチップ
36 下アームIGBTチップ
37 下アームダイオードチップ
51,52 外部接続の直流コンデンサ
53〜56 接続用導体片
P1〜P3,P23 正側直流端子
N1〜N3,N12 負側直流端子
U,U1,U2 U相交流端子
V,V1,V2 V相交流端子
W,W1,W2 W相交流端子
Claims (7)
- パワー半導体素子を6アームで構成する3相インバータを、1つのモジュールもしくはパッケージ内に収めた、又は1枚の回路基板上に搭載したパワー半導体装置において、第1相ブロック、第2相ブロック、第3相ブロックをこの順に並べて配置し、外側の第1相ブロックおよび第3相ブロックは互いに同じ方向に向けて配置し、第1相ブロックと第3相ブロックとの間にある第2相ブロックは、第1相ブロックおよび第3相ブロックのいずれに対してもそれぞれ互いに概略線対称になるように反転配置したことを特徴とするパワー半導体装置。
- 直流端子として2つの正側直流端子と2つの負側直流端子とを設け、第1相ブロックに第1の正側直流端子および第1の負側直流端子を割り当て、第2相ブロックに第1の負側直流端子および第2の正側直流端子を割り当て、第3相ブロックに第2の正側直流端子および第2の負側直流端子を割り当てたことを特徴とする請求項1記載のパワー半導体装置.
- 第1の正側直流端子と第1の負側直流端子、第1の負側直流端子と第2の正側直流端子、ならびに第2の正側直流端子と第2の負側直流端子をそれぞれ互いに近接させて配置し、かつ前記4端子をモジュールもしくはパッケージ又は回路基板の1辺をなす縁部に沿って並べて配置したことを特徴とする請求項2記載のパワー半導体装置。
- モジュール内の各相ブロックが、それぞれ正電位パターンと負電位パターンと相電位パターンとを含み、第1相ブロックの正電位パターンが第1の正側直流端子に接続され、第1相ブロックの負電位パターンと第2相ブロックの負電位パターンとが第1の負側直流端子に接続され、第2相ブロックの正電位パターンと第3相ブロックの正電位パターンとが第2の正側直流端子に接続され、第3相ブロックの負電位パターンが第2の負側直流端子に接続され、各相の相電位パターンが該当相の交流端子に接続されていることを特徴とする請求項2又は3記載のパワー半導体装置。
- 第1相ブロックの負電位パターンと第2相ブロックの負電位パターンとが1つの共通な負電位パターンに一体形成され、第2相ブロックの正電位パターンと第3相ブロックの正電位パターンとが1つの共通な正電位パターンに一体形成されていることを特徴とする請求項4記載のパワー半導体装置。
- モジュール内の各相ブロックにおいてそれぞれ上アームおよび下アームをなすパワー半導体チッブのうち、一方のパワー半導体チップが該当する相ブロック内の正電位パターン又は負電位パターン上に搭載され、他方のパワー半導体チップが該当する相ブロック内の相電位パターン上に搭載され、パワー半導体チップと各電位パターンとの間の必要な配線がワイヤ配線によって行われていることを特徴とする請求項4又は5記載のパワー半導体装置。
- パワー半導体チップがIGBTチップとダイオードチップとからなることを特徴とする請求項4乃至6の1つに記載のパワー半導体装置。
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