JP6610018B2 - パワー半導体回路及びパワー半導体素子の実装方法 - Google Patents
パワー半導体回路及びパワー半導体素子の実装方法 Download PDFInfo
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図3において、1は、直流電源回路(交流電源入力の場合は、整流器1aと大容量コンデンサ1bとで構成される)、2は、直流から交流に変換するMOSFETにより構成する3相インバータ回路、3は、MOSFETの各ゲートに接続されるゲート駆動回路、4は、MOSFET(本来必要な環流ダイオードについては図示省略しているが、ボディダイオードで代用するか又は外付けのダイオードを接続する)、5は、直流からインバータ回路2により変換した交流が印加されるモータなどの負荷である。
半導体パッケージの表面側は樹脂材料で封止され、裏面側にドレイン電極6、ソース電極及びゲート電極8(以後に説明する実施例では、ゲート電極8は本質的ではないので図示を省略している)が設けられ、主回路基板(不図示)に半田実装される。
なお以後では、パッケージ化されている表面実装型MOSFETのことを、単にMOSFET又は半導体素子として簡略化して説明する。
図5において、(a)は、MOSFET(T2)がスイッチオフされる前の状態を示し、(b)は、MOSFET(T2)がスイッチオフされた後の状態を示している。すなわち、
図5(a)の回路状態において、図3の3相インバータ回路2の1相分の下アームであるMOSFET(T2)がオン状態からオフ状態に遷移することを想定する。
その際、電源電圧Edを供給する直流電源部とMOSFET間には配線パターンによるインダクタンス成分9があるため、MOSFET(T2)の遮断時にはその遮断時の電流変化(di/dt)によって、
VDS(peak)=Ed+L1・di/dt・・・(1)
L1:配線インダクタンス
Ed:直流電源電圧
のピーク電圧VDS(ドレインD−ソースS間電圧)がMOSFET(T2)のドレイン・ソース間に印加されることとなる。
前記回路基板に形成された前記複数の配線パターンは、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを含み、前記第2の配線パターン上に少なくとも部分的に重なり合うように前記第1及び第3の配線パターンが積層配置されており、
前記第1のパワー半導体素子は、そのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装され、一方、前記第2のパワー半導体素子は、そのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装され、
前記第1及び第2のパワー半導体素子は、互いに隣接し、且つ、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とする。
前記回路基板上において、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを、前記第2の配線パターン上に少なくとも部分的に前記第1及び第3の配線パターンが重なり合うように積層形成することと、
前記第1のパワー半導体素子を、そのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装することと、
前記第2のパワー半導体素子を、そのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装することと、を含み、
前記第1及び第2のパワー半導体素子は、互いに隣接し、且つ、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とする。
前記回路基板に形成された前記複数の配線パターンは、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを含み、前記第2の配線パターン上に少なくとも部分的に重なり合うように前記第1及び第3の配線パターンが積層配置されており、
前記第1のパワー半導体素子群に含まれる各パワー半導体素子は、順に隣接するように一列に並べて配置されると共に、それらのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装され、一方、前記第2のパワー半導体素子群に含まれる各パワー半導体素子は、順に隣接するように一列に並べて配置されると共に、それらのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装され、
前記第1及び第2のパワー半導体素子群は、互いに隣接し、且つ、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とする。
前記回路基板上において、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを、前記第2の配線パターン上に少なくとも部分的に前記第1及び第3の配線パターンが重なり合うように積層形成することと、
前記第1のパワー半導体素子群に含まれる各パワー半導体素子を、順に隣接するように一列に並べて配置すると共に、それらのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装することと、
前記第2のパワー半導体素子群に含まれる各パワー半導体素子を、順に隣接するように一列に並べて配置すると共に、それらのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装することと、を含み、
前記第1及び第2のパワー半導体素子群は、互いに隣接し、且つ、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とする。
前記回路基板に形成された前記複数の配線パターンは、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを含み、前記第2の配線パターン上に少なくとも部分的に重なり合うように前記第1及び第3の配線パターンが積層配置されており、
前記第1のパワー半導体素子群に含まれる各パワー半導体素子と前記第2のパワー半導体素子群に含まれる各パワー半導体素子とは、順に隣接するように交互に並べて配置され、前記第1のパワー半導体素子群に含まれる各パワー半導体素子は、それらのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装され、一方、前記第2のパワー半導体素子群に含まれる各パワー半導体素子は、それらのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装され、
前記第1及び第2のパワー半導体素子群は、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とする。
前記回路基板上において、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを、前記第2の配線パターン上に少なくとも部分的に前記第1及び第3の配線パターンが重なり合うように積層形成することと、
前記第1のパワー半導体素子群に含まれる各パワー半導体素子と前記第2のパワー半導体素子群に含まれる各パワー半導体素子とを、順に隣接するように交互に並べて配置すると共に、前記第1のパワー半導体素子群に含まれる各パワー半導体素子を、それらのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装し、且つ、前記第2のパワー半導体素子群に含まれる各パワー半導体素子を、それらのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装することと、を含み、
前記第1及び第2のパワー半導体素子群は、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とする。
また、従来構成例に比べて基板パターン部の低インダクタンス化が可能となるため、スイッチング時に発生するサージ電圧の低圧化を図ることが可能となる。
[実施形態1]
図1は、本発明の実施形態1に係るパワー半導体回路の構成を示す図である。
図2Aは、本発明の実施形態2に係るパワー半導体パワー半導体回路の構成を示す図である。
図2Aに示すように、直流正電位側入力電極(P)側のパターン(第1の配線パターン)、直流負電位側入力電極)(N)側のパターン(第2の配線パターン)、および、交流出力電極(U)側のパターン(第3の配線パターン)を積層化した主回路基板上に、上アーム側MOSFET14,15,16、並びに、下アーム側MOSFET17,18,19を3並列となるように纏め且つ上アーム側MOSFETと下アーム側MOSFETそれぞれのドレイン(D)とソース(S)の向きを反転させ、更に、それらを一直線上に並べて実装するよう構成したものである。これにより、基板パターン部の低インダクタンス化を図ることができる。また基板パターン部の低インダクタンス化が可能となるため、スイッチング時に発生するサージ電圧の低圧化を図ることができる。
図2Bは、本発明の実施形態3に係るパワー半導体パワー半導体回路の構成を示す図である。
図2Bに示すように、直流正電位側入力電極(P)側のパターン(第1の配線パターン)、直流負電位側入力電極(N)側のパターン(第2の配線パターン)、および、交流出力電極(U)側のパターン(第3の配線パターン)を積層化した主回路基板上に、上アーム側MOSFET14,15,16、並びに、下アーム側MOSFET17,18,19を3並列化し、対となる上下アームのMOSFETのドレイン(D)とソース(S)の向きを反転させながら一直線上になるよう実装化する構成としたものである。
上述した実施形態1ないし3では、パワー半導体素子をMOSFETであるとした場合の例についてもっぱら説明したが、パワー半導体素子をIGBTなどの他のパワー半導体素子であるとした場合の例であっても構わない。また並列数も2以上であれば何並列にしても構わない。
13 下アーム側パワー半導体素子
14〜16 上アーム側パワー半導体素子
17〜19 下アーム側パワー半導体素子
D ドレイン
N 直流負電位側入力電極
P 直流正電位側入力電極
S ソース
U 交流出力電極
Claims (6)
- 複数の配線パターンが形成された回路基板と、該回路基板上に実装された少なくとも第1及び第2の表面実装型のパワー半導体素子とを備え、前記第1及び第2のパワー半導体素子が、直流電源の正電位側と負電位側との間に直列に接続されて、上アーム及び下アームからなる上下アーム対を構成するパワー半導体回路であって、
前記回路基板に形成された前記複数の配線パターンは、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを含み、前記第2の配線パターン上に少なくとも部分的に重なり合うように前記第1及び第3の配線パターンが積層配置されており、
前記第1のパワー半導体素子は、そのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装され、一方、前記第2のパワー半導体素子は、そのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装され、
前記第1及び第2のパワー半導体素子は、互いに隣接し、且つ、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とするパワー半導体回路。 - 複数の配線パターンが形成された回路基板上に、少なくとも第1及び第2の表面実装型のパワー半導体素子を実装する方法であって、前記第1及び第2のパワー半導体素子が、直流電源の正電位側と負電位側との間に直列に接続されて、上アーム及び下アームからなる上下アーム対を構成し、前記方法は、
前記回路基板上において、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを、前記第2の配線パターン上に少なくとも部分的に前記第1及び第3の配線パターンが重なり合うように積層形成することと、
前記第1のパワー半導体素子を、そのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装することと、
前記第2のパワー半導体素子を、そのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装することと、
を含み、
前記第1及び第2のパワー半導体素子は、互いに隣接し、且つ、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とするパワー半導体素子の実装方法。 - 複数の配線パターンが形成された回路基板と、該回路基板上に実装された少なくとも第1及び第2の表面実装型のパワー半導体素子群とを備え、前記第1及び第2のパワー半導体素子群の各々が、互いに並列接続された複数のパワー半導体素子を含み、前記第1及び第2のパワー半導体素子群が、直流電源の正電位側と負電位側との間に直列に接続されて、上アーム及び下アームからなる上下アーム対の群を構成するパワー半導体回路であって、
前記回路基板に形成された前記複数の配線パターンは、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを含み、前記第2の配線パターン上に少なくとも部分的に重なり合うように前記第1及び第3の配線パターンが積層配置されており、
前記第1のパワー半導体素子群に含まれる各パワー半導体素子は、順に隣接するように一列に並べて配置されると共に、それらのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装され、一方、前記第2のパワー半導体素子群に含まれる各パワー半導体素子は、順に隣接するように一列に並べて配置されると共に、それらのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装され、
前記第1及び第2のパワー半導体素子群は、互いに隣接し、且つ、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とするパワー半導体回路。 - 複数の配線パターンが形成された回路基板上に、少なくとも第1及び第2の表面実装型のパワー半導体素子群を実装する方法であって、前記第1及び第2のパワー半導体素子群の各々が、互いに並列接続された複数のパワー半導体素子を含み、前記第1及び第2のパワー半導体素子群が、直流電源の正電位側と負電位側との間に直列に接続されて、上アーム及び下アームからなる上下アーム対の群を構成し、前記方法は、
前記回路基板上において、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを、前記第2の配線パターン上に少なくとも部分的に前記第1及び第3の配線パターンが重なり合うように積層形成することと、
前記第1のパワー半導体素子群に含まれる各パワー半導体素子を、順に隣接するように一列に並べて配置すると共に、それらのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装することと、
前記第2のパワー半導体素子群に含まれる各パワー半導体素子を、順に隣接するように一列に並べて配置すると共に、それらのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装することと、
を含み、
前記第1及び第2のパワー半導体素子群は、互いに隣接し、且つ、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とするパワー半導体素子の実装方法。 - 複数の配線パターンが形成された回路基板と、該回路基板上に実装された少なくとも第1及び第2の表面実装型のパワー半導体素子群とを備え、前記第1及び第2のパワー半導体素子群の各々が、互いに並列接続された複数のパワー半導体素子を含み、前記第1及び第2のパワー半導体素子群が、直流電源の正電位側と負電位側との間に直列に接続されて、上アーム及び下アームからなる上下アーム対の群を構成するパワー半導体回路であって、
前記回路基板に形成された前記複数の配線パターンは、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを含み、前記第2の配線パターン上に少なくとも部分的に重なり合うように前記第1及び第3の配線パターンが積層配置されており、
前記第1のパワー半導体素子群に含まれる各パワー半導体素子と前記第2のパワー半導体素子群に含まれる各パワー半導体素子とは、順に隣接するように交互に並べて配置され、前記第1のパワー半導体素子群に含まれる各パワー半導体素子は、それらのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装され、一方、前記第2のパワー半導体素子群に含まれる各パワー半導体素子は、それらのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装され、
前記第1及び第2のパワー半導体素子群は、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とするパワー半導体回路。 - 複数の配線パターンが形成された回路基板上に、少なくとも第1及び第2の表面実装型のパワー半導体素子群を実装する方法であって、前記第1及び第2のパワー半導体素子群の各々が、互いに並列接続された複数のパワー半導体素子を含み、前記第1及び第2のパワー半導体素子群が、直流電源の正電位側と負電位側との間に直列に接続されて、上アーム及び下アームからなる上下アーム対の群を構成し、前記方法は、
前記回路基板上において、前記直流電源の正電位側入力電極側の第1の配線パターンと、前記直流電源の負電位側入力電極側の第2の配線パターンと、交流出力電極側の第3の配線パターンとを、前記第2の配線パターン上に少なくとも部分的に前記第1及び第3の配線パターンが重なり合うように積層形成することと、
前記第1のパワー半導体素子群に含まれる各パワー半導体素子と前記第2のパワー半導体素子群に含まれる各パワー半導体素子とを、順に隣接するように交互に並べて配置すると共に、前記第1のパワー半導体素子群に含まれる各パワー半導体素子を、それらのドレインが前記第1の配線パターンに接続され且つソースが前記第3の配線パターンに接続されるように、前記第1の配線パターン上から前記第3の配線パターン上にかけて実装し、且つ、前記第2のパワー半導体素子群に含まれる各パワー半導体素子を、それらのドレインが前記第3の配線パターンに接続され且つソースが前記第2の配線パターンに接続されるように、前記第3の配線パターン上から前記第2の配線パターン上にかけて実装することと、
を含み、
前記第1及び第2のパワー半導体素子群は、それらのドレインとソースの位置関係が互いに反転するように配置されることを特徴とするパワー半導体素子の実装方法。
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