JP6638477B2 - 半導体装置 - Google Patents

Description

本明細書は、複数のスイッチング素子が並列に接続されており、同一の駆動信号が供給されることによって複数のスイッチング素子があたかもひとつのスイッチング素子のごとく動作する半導体装置に関する。

コンバータやインバータなどでは、電力の大容量化を目指して、複数のスイッチング素子を並列に接続することがある。複数のスイッチング素子には同一の駆動信号が供給され、それら複数のスイッチング素子はあたかも一つのスイッチング素子のごとく動作する。複数のスイッチング素子で電力を分担することで、全体で大電力を扱うことが可能となる。特許文献１、２に、スイッチング素子を並列に接続した半導体装置の例が開示されている。

並列に接続される複数のスイッチングには、同一性能の素子が使われる。しかしながら、スイッチング素子の製造誤差により、同一の駆動信号が供給されても複数のスイッチング素子の間でスイッチングのタイミングにわずかなずれが生じ得る。スイッチングのタイミングのずれは、電流のアンバランスを生じ、そのアンバランスによってスイッチング素子の発振現象が生じることがある。スイッチング素子と他のデバイスや端子を接続する導体の製造誤差によっても電流のアンバランスが生じることがある。

図４を参照して発振現象を説明する。半導体装置１０２は、第１接続点１２１と第２接続点１２２の間に、同一性能の２個のスイッチング素子１０４、１１４が並列に接続されている。なお、各スイッチング素子には、還流ダイオード５が逆並列に接続されている。スイッチング素子１０４、１１４は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、コレクタ端子１０４ｃ、１１４ｃが主電流の入力端に相当し、エミッタ端子１０４ｅ、１１４ｅが、主電流の出力端に相当する。夫々のスイッチング素子１０４、１１４は、ゲート端子１０４ｇ、１１４ｇを備えており、駆動回路１２３から同一の駆動信号が供給される。

夫々のスイッチング素子１０４、１１４のコレクタ端子１０４ｃ、１１４ｃは、第１接続点１２１に接続されている。夫々のスイッチング素子１０４、１１４のエミッタ端子１０４ｅ、１１４ｅは、第１インダクタンスＬ１を有する導体１０６、１１６を介して第２接続点１２２に接続されている。また、一方のスイッチング素子１０４のエミッタ端子１０４ｅは、第２インダクタンスＬ２を有する導体１０７を介して他方のスイッチング素子１１４のエミッタ端子１１４ｅに接続されている。導体１０６、１１６は、物理的には、スイッチング素子のチップのエミッタ端子と出力端子とを接続する金属導体である。導体１０７は、物理的には、スイッチング素子のチップを搭載する基板などである。導体１０６、１１６、１０７は、わずかなインダクタンスを有するので、インダクタ要素と称することができる。第１接続点１２１は、例えば、２個のスイッチング素子を封止したＩＰＭ（Intelligent Power Module）の本体から外部へと延びる入力端子１２５であり、第２接続点１２２は、ＩＰＭの本体から外部へと延びる出力端子１２４である。なお、スイッチング素子１０４、１１４のコレクタ端子１０４ｃ、１１４ｃと第１接続点１２１の間をつなぐ導体にもインダクタンスが存在するが、以下では、エミッタ側（出力端側）の電流に着目して説明する。

並列に接続された２個のスイッチング素子１０４、１１４は、同一性能を有しており、同一の駆動信号が供給されるので、理論的には同一のタイミングでスイッチングする。それゆえ、並列に接続された２個のスイッチング素子１０４、１１４は、あたかも一つのスイッチング素子のごとく振る舞う。しかしながら、スイッチング素子１０４、１１４は、製造誤差などにより固体差があり、同一の駆動信号に対してスイッチングのタイミングにわずかなずれが生じ得る。

今、スイッチング素子１０４、１１４が共にオンしており、導体１０６、１１６には同一の大きさの主電流が流れている状態を想定する。スイッチング素子をオンからオフに切り換える同一の駆動信号が同時にスイッチング素子１０４、１１４に供給されるが、固体差により、スイッチング素子１１４がスイッチング素子１０４よりも先にオフした場合を想定する。スイッチング素子１１４がオフすると、導体１１６を流れる主電流が減少するので、導体１１６が有するインダクタンスＬ１により誘導電流Ｉｄ１が生じる。誘導電流Ｉｄ１は、導体１１６、導体１０６、導体１０７のループを回る（図４の実線矢印曲線Ｉｄ１参照）。この誘導電流Ｉｄ１により、スイッチング素子１０４のエミッタ端子１０４ｅの電位が上昇し、逆に、スイッチング素子１１４のエミッタ端子１１４ｅの電位が下がる。スイッチング素子１０４ではゲート／エミッタ間の電位差が小さくなり、スイッチング素子１０４はオフする。逆に、スイッチング素子１１４ではゲート／エミッタ間の電位差が大きくなり、一旦オフしたスイッチング素子１１４は再度オンする。そうすると、導体１０６を流れる主電流が減少し、導体１１６を流れる主電流が増大する。このときの電流変化に応じて導体１０６、１１６のインダクタンスＬ１により、先ほどの誘導電流Ｉｄ１とは逆回りの誘導電流Ｉｄ２が生じる（図４の実線矢印曲線Ｉｄ２参照）。この誘導電流Ｉｄ２により、先程とは逆に、スイッチング素子１０４のエミッタ端子１０４ｅの電位が下がり、スイッチング素子１１４のエミッタ端子１１４ｅの電位が上がる。スイッチング素子１０４ではゲート／エミッタ間の電位差が大きくなり、スイッチング素子１０４はオンする。スイッチング素子１１４ではゲート／エミッタ間の電位差が小さくなり、スイッチング素子１１４は再びオフする。こうして、先にスイッチング素子１１４がオフすることにより、スイッチング素子１０４、１１４はオンとオフを繰り返す。先にスイッチング素子１０４がオフしても同じ現象が生じ得る。また、両方のスイッチング素子がオフしており、いずれかのスイッチング素子が先にオンしても同様の現象が生じ得る。この現象は、ＰＮＰ型のスイッチング素子であってもＮＰＮ型のスイッチング素子であっても生じ得る。

発振現象は、スイッチングスピードが速いほど生じ易くなる。特許文献１には、ゲートに供給する駆動信号のパルスの立ち上がり（立下り）を緩やかにして発振現象を抑制する技術が開示されている。

特開平０８−１８６９７６号公報 特開２００９−２７８７７２号公報

特許文献１の技術は、駆動信号のパルス立ち上がりを緩やかにすることで発振現象を抑制する。特許文献１の技術では、発振現象は抑制できるが、スイッチングスピードが犠牲になる。本明細書が開示は、駆動信号を調整するのではなく、スイッチング素子のエミッタ端子（出力端）側の接続関係を工夫することで、スイッチングスピードを犠牲にすることなく発振現象を抑制する技術を提供する。

本明細書が開示する半導体装置は、主電流の入力端と出力端を備える複数のスイッチング素子が第１接続点と第２接続点の間に並列に接続されており、当該複数のスイッチング素子に同一の駆動信号が供給されるデバイスである。この半導体装置では、複数のスイッチング素子の入力端が第１接続点に接続されている。夫々のスイッチング素子に対して第１インダクタンスを有する第１インダクタ要素が備えられおり、各スイッチング素子の出力端が対応する第１インダクタ要素を介して第２接続点に接続されている。複数のスイッチング素子の一のスイッチング素子の出力端が第２インダクタンスを有する第２インダクタ要素を介して複数のスイッチング素子の他の夫々のスイッチング素子の出力端に接続されている。本明細書が開示する半導体装置では、さらに、夫々のスイッチング素子に対して第３インダクタンスを有する第３インダクタ要素が備えられており、各スイッチング素子の出力端と第２接続点との間で第１インダクタ要素と並列に、対応する第３インダクタ要素が接続されている。そして、第１インダクタンスと第３インダクタンスのいずれも第２インダクタンスよりも小さい。

上記した半導体装置では、各スイッチング素子の出力端と第２接続点の間に第１インダクタ要素と第３インダクタ要素のループが構成される。第１インダクタンスと第３インダクタンスのいずれもが第２インダクタンスよりも小さいので、各スイッチング素子の出力端と第２接続点の間のループの総インダクタンスが、第２インダクタ要素を含むループの総インダクタンスよりも小さくなる。それゆえ、スイッチングのタイミングのずれにより生じた誘導電流は、主に第１インダクタ要素と第３インダクタ要素のループを流れ、第２インダクタ要素を流れる電流成分が減少する。先に説明したように、発振現象は、複数のスイッチング素子の出力端の電位に差が生じることに起因する。出力端間の電位差は、出力端間を電流（誘導電流）が流れることによって生じる。本明細書が開示する半導体装置では、スイッチング素子の出力端同士を接続する第２インダクタ要素を流れる電流が減少するので、複数のスイッチング素子の出力端の間に生じる電位差が小さくなり、その結果、発振現象が抑制される。

第１〜第３インダクタ要素は、スイッチング素子や端子を接続する導体であってよい。典型的には、複数のスイッチング素子が封止されたＩＰＭ（Intelligent Power Module）において、パッケージ内部の配線導体や基板が、第１〜第３インダクタ要素であってよい。なお、第２インダクタ要素は、２個の導体が物理的に接触していなくとも近接していることによって生じる寄生インダクタであってもよい。すなわち、一のスイッチング素子の出力端と別のスイッチング素子の出力端は、近接している導体間の寄生インダクタンスを通じてスイッチング時の電流高周波成分が伝達されればよい。一のスイッチング素子の出力端が第２インダクタ要素を介して別のスイッチング素子の出力端に接続されている、とは、それら出力端同士が必ずしも導体で物理的に接続されていることを要せず、寄生インダクタンスを介して電流高周波成分が伝達可能であればよい。本明細書が開示する技術の詳細とさらなる改良は以下の「発明を実施するための形態」にて説明する。

実施例の半導体装置を含むインバータの回路図である。 実施例の半導体装置の回路図である。 実施例の半導体装置のハードウエアの平面図である。 従来の半導体装置の回路図である。

図面を参照して実施例の半導体装置２を説明する。図１に、半導体装置２が適用されたインバータ９０の回路図を示す。インバータ９０は、バッテリ９１の直流電力を交流に変換して負荷９５へ供給するデバイスである。負荷９５は、例えばモータである。インバータ９０の直流端には、平滑コンデンサ９２が並列に接続されている。また、インバータ９０の直流端の正極と負極の間に、２個のスイッチング素子９３ａ、９３ｂの直列接続が３組並列に接続されている。各スイッチング素子９３ａ、９３ｂには、還流ダイオード９４が逆並列に接続されている。各スイッチング素子９３ａ、９３ｂに与える駆動信号を適宜に調整すると、２個のスイッチング素子９３ａ、９３ｂの直列接続の中点から交流が出力される。図１の回路図においては、スイッチング素子９３ａは一つのデバイスであるが、その実体は２個のスイッチング素子の並列接続で実現されている。その２個のスイッチング素子の並列接続が、実施例の半導体装置２に相当する。なお、半導体装置２は、スイッチング素子９３ａに逆並列に接続されている還流ダイオード９４も含んでいる。図１のスイッチング素子９３ｂも同様であり、並列に接続された２個のスイッチング素子で実現されている。図１には６個のスイッチング素子９３ａ、９３ｂが描かれているが、そのいずれもが半導体装置２で構成されている。

図２に、半導体装置２の回路図を示す。なお、駆動回路２３（ゲートドライバ）は、半導体装置２には含まれない。半導体装置２では、第１接続点２１と第２接続点２２の間に、同一性能の２個のスイッチング素子４、１４が並列に接続されている。各スイッチング素子４、１４には、還流ダイオード５が逆並列に接続されている。スイッチング素子４、１４は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であり、コレクタ端子４ｃ、１４ｃが主電流の入力端に相当し、エミッタ端子４ｅ、１４ｅが、主電流の出力端に相当する。夫々のスイッチング素子４、１４は、ゲート端子４ｇ、１４ｇを備えており、駆動回路２３から同一の駆動信号が供給される。同一の駆動信号により、２個のスイッチング素子４、１４は、同じタイミングでスイッチングする。従って、第１接続点２１と第２接続点２２の間には、理論上、電流容量がスイッチング素子４の２倍の一つのスイッチング素子が存在しているようにみえる。その理論上の一つのスイッチング素子が、図１に示したスイッチング素子９３ａ（９３ｂ）に相当する。

夫々のスイッチング素子４、１４のコレクタ端子４ｃ、１４ｃは、第１接続点２１に接続されている。スイッチング素子４のエミッタ端子４ｅは、第１インダクタンスＬ１を有する主導体６を介して第２接続点２２に接続されている。スイッチング素子１４のエミッタ端子１４ｅは、第１インダクタンスＬ１を有する主導体１６を介して第２接続点２２に接続されている。即ち、半導体装置２は、スイッチング素子４、１４の夫々に対して主導体６、１６を備えており、スイッチング素子４のエミッタ端子４ｅが主導体６を介して第２接続点２２に接続されている。また、スイッチング素子１４のエミッタ端子１４ｅが主導体１６を介して第２接続点２２に接続されている。

また、一方のスイッチング素子４のエミッタ端子４ｅは、第２インダクタンスＬ２を有する基板７を介して他方のスイッチング素子１４のエミッタ端子１４ｅに接続されている。スイッチング素子４のエミッタ端子４ｅと第２接続点２２の間で主導体６と並列に副導体８が接続されている。スイッチング素子１４のエミッタ端子１４ｅと第２接続点２２の間で主導体１６と並列に副導体１８が接続されている。副導体８、１８は、夫々、インダクタンスＬ３を有している。図２の回路図では、主導体６、１６、副導体８、１８、基板７、入力端子２５、出力端子２４などのハードウエアは、破線で描いてある。

主導体６、１６は、スイッチング素子のチップに設けられたエミッタ端子（エミッタ電極）と半導体装置２の出力端子を接続するバスバ（金属板）である。副導体８、１８も、スイッチング素子のチップに設けられたエミッタ端子（エミッタ電極）と半導体装置２の出力端子との間を接続するバスバ（金属板）である。主導体６、１６、副導体８、１８は、導体ではあるが、わずかなインダクタンスを有するので、インダクタ要素と称することができる。

スイッチング素子４のエミッタ端子４ｅとスイッチング素子１４のエミッタ端子１４ｅは、実際に第２インダクタンスＬ２を備える基板７で直接に接続されていてもよく、あるいは、以下の構造で電気的に接続されていてもよい。即ち、スイッチング素子４のエミッタ端子４ｅとスイッチング素子１４のエミッタ端子１４ｅは、基板７を介して物理的に接続されているのではなく、基板７と、それに近接している別の導体との間に生じる寄生インダクタンスを介して導通していてもよい。別言すれば、スイッチング素子４のエミッタ端子４ｅとスイッチング素子１４のエミッタ端子１４ｅの間では、基板７とその近傍に位置する別の導体に生じる寄生インダクタンスを介してスイッチング時に生じる電流高周波成分が伝達される。本明細書では、寄生インダクタンスを介して電流高周波成分が伝達されることも、（電気的に）接続されている、と表現する。以下では、基板７と、それに近接している別の導体との間に生じる寄生インダクタンスを単純に基板７の寄生インダクタンスと称する場合がある。基板７の寄生インダクタンスが第２インダクタンスＬ２に相当する。第２インダクタンスＬ２（寄生インダクタンス）を有する基板７も、インダクタ要素と称することができる。

第１接続点２１と第２接続点２２は、それぞれ、２個のスイッチング素子４、１４と還流ダイオード５を封止したＩＰＭ（Intelligent Power Module）の入力端子２５と出力端子２４に相当する。スイッチング素子４、１４のコレクタ端子４ｃ、１４ｃと第１接続点２１（入力端子２５）の間をつなぐ導体にもインダクタンスが存在するが、以下では、エミッタ側（出力端側）の電流に着目して説明する。

主導体６、１６のインダクタンスＬ１、副導体８、１８のインダクタンスＬ３は、いずれも、基板７のインダクタンスＬ２よりも小さい。主導体６（主導体１６）に並列に接続された副導体８（副導体１８）と、上記したインダクタンスＬ１、Ｌ２、Ｌ３の関係により、半導体装置２では発振現象が抑制される。以下、発振現象が抑制される原理を説明する。

例えば、スイッチング素子１４がオンからオフに変化すると、主導体１６を流れる主電流が減少する。そうすると、インダクタンスＬ１により、主導体１６には誘導電流Ｉｄ３が生じる。誘導電流Ｉｄ３が流れ得る経路には、次の３種類がある。即ち、主導体１６と副導体１８のループ、主導体１６、主導体６、及び、基板７のループ、及び、主導体１６、副導体８、基板７のループである。主導体６、１６のインダクタンスＬ１と副導体８、１８のインダクタンスＬ３がいずれも基板７のインダクタンスＬ２よりも小さいので、３種類のループのうち、主導体１６と副導体１８のループの総インダクタンスが最も小さくなる。電流はインダクタンスの小さい方へ流れるので、スイッチング素子１４のスイッチングに起因して主導体１６に発生した誘導電流Ｉｄ３は、主に、主導体１６と副導体１８のループに流れる。図２において、実線矢印曲線Ｉｄ３が、誘導電流Ｉｄ３の主な電流成分の経路を表している。その結果、スイッチング素子１４のスイッチングに起因して主導体１６に発生した誘導電流Ｉｄ３のうち、基板７を流れる電流成分は小さくなる。同様に、スイッチング素子４で発生した誘導電流Ｉｄ４は、主に主導体６と副導体８のループに流れ、基板７に流れる電流成分は小さくなる。図２において実線矢印曲線Ｉｄ４が、誘導電流Ｉｄ４の主な電流成分の経路を表している。

上記の現象は、スイッチング素子がオフからオンに変化する場合にも同様に生じる。前述したように、同一の駆動信号で並列動作するスイッチング素子４、１４の発振現象は、２個のスイッチング素子のエミッタ端子４ｅ、１４ｅ（出力端）の間の電位差に起因する。主導体６（主導体１６）に副導体８（副導体１８）を並列に接続することで、スイッチング時に基板７を流れる誘導電流が抑制され、エミッタ端子４ｅ、１４ｅの間の電位差が小さくなり、発振現象が抑制される。

次に、半導体装置２のハードウエア構成の一例を説明する。図３に半導体装置２のハードウエアの平面図を示す。半導体装置２は、図２のスイッチング素子４（スイッチング素子１４）に相当するトランジスタチップ３４（トランジスタチップ４４）と、還流ダイオード５に相当するダイオードチップ３５（ダイオードチップ４５）を樹脂で封止したＩＰＭ（Intelligent Power Module）である。図３では、トランジスタチップ３４、４４とダイオードチップ３５、４５を樹脂する樹脂パッケージ３０は仮想線で描いてある。説明の都合上、図中の座標系のＺ軸正方向を「上方」に対応させ、Ｚ軸負方向を「下方」に対応させる。

トランジスタチップ３４、４４は、平板状のチップであり、下面にコレクタ端子が露出しており、上面にエミッタ端子４ｅ、１４ｅが露出している。エミッタ端子４ｅ、１４ｅが、図２のエミッタ端子４ｅ、１４ｅに対応する。ダイオードチップ３５、４５も平板状であり、下面にアノード電極が露出しており、上面にカソード電極が露出している。トランジスタチップ３４とダイオードチップ３５の下面には、コレクタ電極とアノード電極に接するように金属平板の正極バスバ５１が取り付けられている。トランジスタチップ４４とダイオードチップ４５の下面には、コレクタ電極とアノード電極に接するように金属平板の正極バスバ６１が取り付けられている。正極バスバ５１、６１は、半導体装置２の入力端子２５に接続している、入力端子２５の一部は樹脂パッケージ３０から露出しており、他のデバイスあるいは直流電源の正極が接続される。先に述べたように、入力端子２５は、図１の第１接続点２１に相当する。

トランジスタチップ３４とダイオードチップ３５の上面には、エミッタ端子４ｅとカソード電極に接するように金属平板の主負極バスバ６が取り付けられている。トランジスタチップ４４とダイオードチップ４５の上面には、エミッタ端子１４ｅとカソード電極に接するように、金属平板の主負極バスバ１６が取り付けられている。主負極バスバ６、１６は、半導体装置２の出力端子２４に接続している、出力端子２４の一部は樹脂パッケージ３０から露出しており、他のデバイスあるいは直流電源の負極が接続される。主負極バスバ６、１６が図１の主導体６、１６に相当し、第１インダクタンスＬ１を有している。出力端子２４は、図１の第２接続点２２に相当する。

トランジスタチップ３４のエミッタ端子４ｅには、ボンディングワイヤ３１を介して副エミッタ端子３３が接続されている。副エミッタ端子３３と出力端子２４は、副負極バスバ８で接続されている。副負極バスバ８は、主負極バスバ６と並列に接続されることになり、ループを形成する。トランジスタチップ４４のエミッタ端子１４ｅには、ボンディングワイヤ４１を介して副エミッタ端子４３が接続されている。副エミッタ端子４３と出力端子２４は、副負極バスバ１８で接続されている。副負極バスバ１８は、主負極バスバ１６と並列に接続されることになり、ループを形成する。副負極バスバ８、１８が図１の副導体８、１８に相当し、第３インダクタンスＬ３を有している。

符号５２が示す端子群は、トランジスタチップ３４のゲート端子や内蔵温度センサ電極に接続されている制御端子群である。符号６２が示す端子は、トランジスタチップ４４のゲート端子や内蔵温度センサ電極に接続されている制御端子群である。

トランジスタチップ３４、４４、主負極バスバ６、１６、副負極バスバ８、１８の上には不図示の基板７が配置されている。トランジスタチップ３４、４４と基板７は近接しており、両者の間には寄生インダクタンスが発生する。その寄生インダクタンスが図１の第２インダクタンスＬ２に相当する。図３では、基板７とそのインダクタンスＬ２を模式的に点線で描いてある。

主負極バスバ６、１６の第１インダクタンスＬ１と副負極バスバ８、１８の第３インダクタンスＬ３は、いずれも基板７の第２インダクタンスＬ２よりも小さい。

トランジスタチップ３４のエミッタ端子４ｅと出力端子２４は、インダクタンスＬ１を有する主負極バスバ６とインダクタンスＬ３を有する副負極バスバ８で接続されており、主負極バスバ６と副負極バスバ８がループを構成する。トランジスタチップ３４（スイッチング素子４）のスイッチング時の電流変化に起因する誘導電流は主に主負極バスバ６と副負極バスバ８のループに流れるため、誘導電流の基板７を通して流れる電流成分は小さくなる。また、トランジスタチップ４４のエミッタ端子１４ｅと出力端子２４の間は、インダクタンスＬ１を有する主負極バスバ１６とインダクタンスＬ３を有する副負極バスバ１８で接続されており、主負極バスバ１６と副負極バスバ１８がループを構成する。トランジスタチップ４４（スイッチング素子１４）のスイッチング時の電流変化に起因する誘導電流は主に主負極バスバ１６と副負極バスバ１８のループに流れるため、誘導電流の基板７を通して流れる電流成分は小さくなる。従って、スイッチング時の誘導電流に起因するエミッタ端子４ｅと１４ｅの間の電位差が小さくなり、発振現象が抑制される。

実施例で説明した技術に関する留意点を述べる。図３の半導体装置２において、副負極バスバ８のかわりに、導電性ワイヤでエミッタ端子４ｅと出力端子２４を接続してもよい。同様に、副負極バスバ１８のかわりに、導電性ワイヤでエミッタ端子１４ｅと出力端子２４を接続してもよい。即ち、副導体８、１８は、インダクタンスＬ３が基板７のインダクタンスＬ２よりも小さければ、金属板で実現されてもよいし、導電性ワイヤで実現されてもよい。

実施例の半導体装置２は、第１接続点２１と第２接続点２２の間に２個のスイッチング素子が並列に接続されている構成を備えている。本明細書が開示する技術は、第１接続点２１と第２接続点２２の間に、同じ特性を有する３個以上のスイッチング素子が並列に接続されている半導体装置に適用することも好適である。そのような半導体装置は、次の構成を備えている。複数のスイッチング素子の入力端が第１接続点に接続されている。夫々のスイッチング素子に対して第１インダクタンスを有する第１インダクタ要素が備えられており、各スイッチング素子の出力端が当該第１インダクタ要素で第２接続点に接続されている。複数のスイッチング素子の一のスイッチング素子の出力端が第２インダクタンスＬ２を有する第２インダクタ要素を介して別のいずれかのスイッチング素子の出力端に接続されている。一のスイッチング素子の出力端と別のスイッチング素子の出力端は寄生インダクタを介して高周波成分が伝搬するように導通していればよい。夫々のスイッチング素子に対して第３インダクタンスを有する第３インダクタ要素が備えられており、各スイッチング素子の出力端と第２接続点との間を第１インダクタ要素と並列に、前記第３インダクタ要素が接続している。そして、第１インダクタンスＬ１と第３インダクタンスＬ３のいずれも第２インダクタンスＬ２よりも小さい。

実施例では、スイッチング素子として、コレクタ端子からエミッタ端子へ主電流が流れるＩＧＢＴを想定した。本明細書が開示する技術は、ＩＧＢＴにかぎらず、他のタイプのスイッチング素子（例えばＭＯＳＦＥＴ）に適用することも可能である。スイッチング素子はＰＮＰ型でもＮＰＮ型でもよい。即ち、本明細書が開示する技術は、エミッタ端子からコレクタ端子へ主電流が流れるタイプのスイッチング素子に適用することもできる。

実施例の主負極バスバ（主導体）６、１６が請求項の「第１インダクタ要素」の一例に相当し、副負極バスバ（副導体）８、１８が請求項の「第３インダクタ要素」の一例に相当する。また、実施例の基板７が、請求項の「第２インダクタ要素」の一例に相当する。実施例のコレクタ端子４ｃ、１４ｃが請求項の「入力端」の一例に相当する。実施例のエミッタ端子４ｅ、１４ｅが請求項の「出力端」の一例に相当する。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：半導体装置
４、１４：スイッチング素子
４ｃ、１４ｃ：コレクタ端子
４ｅ、１４ｅ：エミッタ端子
４ｇ、１４ｇ：ゲート端子
５：還流ダイオード
６、１６：主負極バスバ（主導体）
７：基板
８、１８：副負極バスバ（副導体）
２１：第１接続点
２２：第２接続点
２３：駆動回路
２４：出力端子
２５：入力端子
３０：樹脂パッケージ
３３、４３：副エミッタ端子
３４、４４：トランジスタチップ
３５、４５：ダイオードチップ
５１、６１：正極バスバ
９０：インバータ
９１：バッテリ
９２：平滑コンデンサ
９３ａ、９３ｂ：スイッチング素子
９４：還流ダイオード
９５：負荷

Claims (1)

1. 主電流の入力端と出力端を備える複数のスイッチング素子が第１接続点と第２接続点の間に並列に接続されており、当該複数のスイッチング素子に同一の駆動信号が供給される半導体装置であり、
   前記複数のスイッチング素子の前記入力端が前記第１接続点に接続されており、
   夫々の前記スイッチング素子に対して第１インダクタンスを有する第１インダクタ要素が備えられており、各スイッチング素子の前記出力端が対応する第１インダクタ要素を介して前記第２接続点に接続されており、
   前記複数のスイッチング素子の一のスイッチング素子の前記出力端が第２インダクタンスを有する第２インダクタ要素を介して他の夫々の前記スイッチング素子の前記出力端に接続されており、
   夫々の前記スイッチング素子に対して第３インダクタンスを有する第３インダクタ要素が備えられており、各スイッチング素子の前記出力端と前記第２接続点との間で前記第１インダクタ要素と並列に、対応する前記第３インダクタ要素が接続されており、
   前記第１インダクタンスと前記第３インダクタンスのいずれも前記第２インダクタンスよりも小さい、半導体装置。

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