JP2019149882A - ３レベルｉタイプインバータおよび半導体モジュール - Google Patents

３レベルｉタイプインバータおよび半導体モジュール Download PDF

Info

Publication number
JP2019149882A
JP2019149882A JP2018033003A JP2018033003A JP2019149882A JP 2019149882 A JP2019149882 A JP 2019149882A JP 2018033003 A JP2018033003 A JP 2018033003A JP 2018033003 A JP2018033003 A JP 2018033003A JP 2019149882 A JP2019149882 A JP 2019149882A
Authority
JP
Japan
Prior art keywords
transistor
igbt
level
transistors
diodes
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2018033003A
Other languages
English (en)
Other versions
JP6934823B2 (ja
Inventor
雅章 石野
Masaaki Ishino
雅章 石野
西田　信也
Shinya Nishida
信也 西田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP2018033003A priority Critical patent/JP6934823B2/ja
Priority to US16/184,254 priority patent/US10541624B2/en
Priority to DE102019201726.6A priority patent/DE102019201726A1/de
Priority to CN201910139296.8A priority patent/CN110198128B/zh
Publication of JP2019149882A publication Critical patent/JP2019149882A/ja
Application granted granted Critical
Publication of JP6934823B2 publication Critical patent/JP6934823B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4911—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain
    • H01L2224/49111—Disposition the connectors being bonded to at least one common bonding area, e.g. daisy chain the connectors connecting two common bonding areas, e.g. Litz or braid wires
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/1425—Converter
    • H01L2924/14252—Voltage converter

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Inverter Devices (AREA)

Abstract

【課題】チップ温度の上昇を抑制した３レベルＩタイプインバータを提供する。【解決手段】第１、第２の電位間に接続された、第１〜第４のスイッチングデバイスと、第１〜第４のスイッチングデバイスに、それぞれ逆並列に接続された、第１〜第４のダイオードと、第１、第２のスイッチングデバイスの接続ノードと、第３、第４のスイッチングデバイスの接続ノードとの間に、第２、第３のスイッチングデバイスの直列接続に対して逆並列に直列接続された第５、第６のダイオードと、を備え、第５、第６のダイオードの接続ノードは、第１、第２の電位との中間電位の入力ノードに接続され、第２、第３のスイッチングデバイスの接続ノードは出力ノードに接続され、第２のスイッチングデバイスおよびダイオードは、第１の逆導通ＩＧＢＴで構成され、第３のスイッチングデバイスおよびダイオードは、第２の逆導通ＩＧＢＴで構成される。【選択図】図１

Description

本発明は３レベルＩタイプインバータに関し、特に、温度上昇を抑制した３レベルインバータに関する。
従来の３レベルＩタイプインバータにおいては、例えば、特許文献１に、スイッチングデバイスとスイッチングデバイスに逆並列に接続されたダイオードを、逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ：Reverse Conducting insulated gate bipolar transistor）で構成する技術が開示されている。
ＲＣ−ＩＧＢＴは、ＩＧＢＴとフリーホイールダイオードとして機能するダイオードとが１チップに集約されており、ＩＧＢＴとフリーホイールダイオードとをそれぞれ個別のチップとする場合に比べて、半導体装置におけるチップ占有面積を小さくできると言う利点があり、従来は、この利点に着目して、ＲＣ−ＩＧＢＴを使用していた。
特開２００３−７０２６２号公報
ＲＣ−ＩＧＢＴのスイッチング特性は、単体のＩＧＢＴのスイッチング特性に劣るという問題があり、半導体装置の大きさに余裕がある場合など、チップ占有面積を低減する必要性が少ない場合にはＲＣ−ＩＧＢＴを使用するメリットが小さく、費用対効果の関係で、ＲＣ−ＩＧＢＴを積極的には使用しないと言う選択もなされていた。ここで、ＩＧＢＴとダイオードとが１チップに集約されたＲＣ−ＩＧＢＴは、単体のＩＧＢＴよりもチップ全体の面積は大きくなり、それに伴って放熱面積も大きくなるため、単体のＩＧＢＴよりもＩＧＢＴ領域で発生する熱を放熱しやすく、冷却効果が高いと言う利点もある。
しかし、ＲＣ−ＩＧＢＴの利用が促進されない現状にあっては、このようなＲＣ−ＩＧＢＴの利点を充分に活用されていないと言う問題があった。
本発明は上記のような問題を解決するためになされたものであり、チップ温度の上昇を抑制した３レベルＩタイプインバータを提供することを目的とする。
本発明に係る３レベルＩタイプインバータは、第１の電位が与えられる第１の主電源ノードと、前記第１の電位よりも低い第２の電位が与えられる第２の主電源ノードとの間に、前記第１の電位側から順に直列に接続された、第１、第２、第３および第４のスイッチングデバイスと、前記第１〜第４のスイッチングデバイスに、それぞれ逆並列に接続された、第１、第２、第３および第４のダイオードと、前記第１および第２のスイッチングデバイスの接続ノードと、前記第３および第４のスイッチングデバイスの接続ノードとの間に、前記第２および第３のスイッチングデバイスの直列接続に対して逆並列に直列接続された第５および第６のダイオードと、を備え、前記第５および第６のダイオードの接続ノードは、前記第１の電位と前記第２の電位との中間電位が与えられる入力ノードに接続され、前記第２および第３のスイッチングデバイスの接続ノードは出力ノードに接続され、前記第２のスイッチングデバイスおよび前記第２のダイオードは、第１の逆導通ＩＧＢＴに含まれるＩＧＢＴおよびダイオードで構成され、前記第３のスイッチングデバイスおよび前記第３のダイオードは、第２の逆導通ＩＧＢＴに含まれるＩＧＢＴおよびダイオードで構成される。
本発明に係る３レベルＩタイプインバータによれば、第２のスイッチングデバイスおよび第２のダイオードを、第１の逆導通ＩＧＢＴに含まれるＩＧＢＴおよびダイオードで構成し、第３のスイッチングデバイスおよび第３のダイオードを、第２の逆導通ＩＧＢＴに含まれるＩＧＢＴおよびダイオードで構成することで、定常損失により発生する熱の放熱面積を拡大することができ、チップ温度の上昇を抑制することができる。
本発明に係る実施の形態１の３レベルＩタイプインバータのハーフブリッジ回路を示す回路図である。 本発明に係る実施の形態１の３レベルＩタイプインバータのハーフブリッジ回路を収納した半導体モジュールの平面レイアウトを示す図である。 本発明に係る実施の形態１の３レベルＩタイプインバータのハーフブリッジ回路を収納した半導体モジュールの断面図である。 本発明に係る実施の形態１の３レベルＩタイプインバータのハーフブリッジ回路の平面レイアウトに対応させて表記した回路図である。 ２相の３レベルＩタイプインバータの動作を説明する回路図である。 ２相の３レベルＩタイプインバータの動作を説明する回路図である。 ２相の３レベルＩタイプインバータの動作を説明する回路図である。 ２相の３レベルＩタイプインバータの動作を説明する回路図である。 ２相の３レベルＩタイプインバータの動作を説明する回路図である。 ２相の３レベルＩタイプインバータの動作を説明する回路図である。 ２相の３レベルＩタイプインバータの動作を説明する回路図である。 ２相の３レベルＩタイプインバータの動作を説明する回路図である。 ２相の３レベルＩタイプインバータの動作を説明するタイミングチャートである。 ダイオードにフリーホイール電流が流れる場合の電流経路を示す図である。 ダイオードにフリーホイール電流が流れる場合の電流経路を示す図である。 本発明を適用した２相の３レベルＩタイプインバータの回路図である。 本発明を適用した３相の３レベルＩタイプインバータの回路図である。 本発明に係る実施の形態２の３レベルＩタイプインバータのハーフブリッジ回路を示す回路図である。
＜実施の形態１＞
＜装置構成＞
図１は本発明に係る実施の形態１の３レベルＩタイプインバータのハーフブリッジ回路９０を示す回路図である。
図１に示すように、３レベルＩタイプインバータのハーフブリッジ回路９０は、直列に接続された電源ＰＷ１およびＰＷ２によって電力が供給され、電源ＰＷ１の正極に接続された高電位（第１の電位）の主電源ノードＰ（第１の主電源ノード）と、電源ＰＷ２の負極に接続された低電位（第２の電位）の主電源ノードＮ（第２の主電源ノード）との間に、トランジスタＴ１、Ｑ１、Ｑ２およびＴ２（第１、第２、第３、第４のスイッチングデバイス）が高電位側から順に直列に接続されている。
トランジスタＴ１およびＴ２はＩＧＢＴ（insulated gate bipolar transistor）であり、トランジスタＱ１およびＱ２は逆導通ＩＧＢＴ（ＲＣ−ＩＧＢＴ）である。
トランジスタＴ１のコレクタは主電源ノードＰに接続され、エミッタはトランジスタＱ１（第１の逆導通ＩＧＢＴ）のコレクタに接続され、トランジスタＱ１のエミッタは、トランジスタＱ２（第２の逆導通ＩＧＢＴ）のコレクタに接続され、トランジスタＱ２のエミッタは、トランジスタＴ４のコレクタに接続され、トランジスタＴ４のエミッタは、主電源ノードＮに接続されている。
トランジスタＴ１とトランジスタＱ１の接続ノードＭ１と、トランジスタＱ２とトランジスタＴ４の接続ノードＭ２との間には、トランジスタＱ１およびＱ２の直列接続に対して逆並列にダイオードＤ５およびＤ６（第５および第６のダイオード）が接続されている。なお、ダイオードＤ５およびＤ６はクランプダイオードとして機能する。
ダイオードＤ５およびＤ６の接続ノードは、電源ＰＷ１と電源ＰＷ２との接続ノードであって、高電位と低電位との間の中間電位が与えられる入力ノードＩＮに接続されている。また、トランジスタＱ１とトランジスタＱ２の接続ノードＭ３がハーフブリッジ回路９０の出力ノードＯＵＴに接続される。
トランジスタＴ１およびＴ４には、それぞれ逆並列にダイオードＤ１およびＤ４（第１および第４のダイオード）が接続されており、これらは外付けダイオードとしてトランジスタＴ１およびＴ４に接続される。
一方、トランジスタＱ１およびＱ２は、それぞれＩＧＢＴであるトランジスタＴ２およびＴ３を有し、トランジスタＴ２およびＴ３には、それぞれ逆並列にダイオードＤ２およびＤ３（第２および第３のダイオード）が接続されているが、これらは、それぞれトランジスタＴ２およびＴ３と同じチップ内に作り込まれた内蔵ダイオードである。このように、ＲＣ−ＩＧＢＴは、１つのチップ内にＩＧＢＴとダイオードの機能を有したデバイスである。
トランジスタＴ１からＴ４のそれぞれのエミッタにはエミッタ端子が接続され、エミッタ電流をモニタすることができるようになっている。
図２は、図１に示した３レベルＩタイプインバータのハーフブリッジ回路９０を１つのパッケージ内に収納した半導体モジュールの平面レイアウトを示す図であり、パッケージなどを取り除いた状態を示している。また、図２におけるＡ−Ｂ線での矢視断面図を図３に示す。また、図４は、図２に示したハーフブリッジ回路９０の平面レイアウトに対応させて表記した回路図である。
図２および図３に示すように、ハーフブリッジ回路９０は、金属板等のベース板ＳＢ上に設けられた絶縁基板ＺＢ１およびＺＢ２上に配置される。より具体的には、矩形状のベース板ＳＢの平面視で左辺よりの位置に縦長の絶縁基板ＺＢ２上に、矩形の導体パターンＣＰ１１およびＣＰ１２が互いに離間して設けられ、導体パターンＣＰ１１およびＣＰ１２上に、それぞれダイオードＤ５およびＤ６が配置されている。
ベース板ＳＢのほぼ中央部には矩形の絶縁基板ＺＢ１が設けられ、絶縁基板ＺＢ１の平面視で左寄りの領域には、矩形の導体パターンＣＰ１およびＣＰ２が、平面視で縦に並ぶように設けられている。また、導体パターンＣＰ１の平面視で右隣には、矩形の導体パターンＣＰ３が設けられ、導体パターンＣＰ２の平面視で右隣には、矩形の導体パターンＣＰ４が設けられている。なお、導体パターンＣＰ１〜ＣＰ４は、互いに離間して設けられている。
導体パターンＣＰ１の平面視で左寄りの領域にはダイオードＤ１が配置され、その右隣にはトランジスタＴ１が配置されている。導体パターンＣＰ２の平面視で上寄りの領域にはダイオードＤ４が配置され、その下隣にはトランジスタＴ４が配置されている。
ダイオードＤ１、Ｄ４、Ｄ５およびＤ６は表面にアノードが設けられ、裏面にカソードが設けられ、トランジスタＴ１およびＴ２は表面にエミッタが設けられ、裏面にドレインが設けられている。また、トランジスタＱ１およびＱ２は、表面にトランジスタＴ２およびＴ３のエミッタが設けられ、裏面にドレインが設けられている。また、トランジスタＱ１およびＱ２の表面には、ダイオードＤ２およびＤ３のアノードが設けられ、裏面にカソードが設けられている。
導体パターンＣＰ３にはトランジスタＱ１が配置され、導体パターンＣＰ４にはトランジスタＱ２が配置されている。
また、導体パターンＣＰ１２には、平面視で上寄りの領域に入力ノードＩＮと電気的に接続されるパッド（パッドＩＮと呼称）が設けられており、当該パッドＩＮは、ダイオードＤ５のアノードとワイヤボンディングされるボンディングパッドとしても機能する。
導体パターンＣＰ１の左隣には、導体パターンＣＰ１とは離間し、電気的に分離されたボンディングパッドＰＤ１が設けられ、導体パターンＣＰ１１は、ボンディングパッドＰＤ１を介して、ダイオードＤ１のアノードとワイヤボンディングにより電気的に接続されている。また、ダイオードＤ１のアノードは、トランジスタＴ１のエミッタにワイヤボンディングにより電気的に接続されている。
導体パターンＣＰ１の平面視で下寄りの領域には、導体パターンＣＰ２側に向けて突出し、主電源ノードＰと電気的に接続されるパッド（パッドＰと呼称）が設けられている。また、導体パターンＣＰ１は、導体パターンＣＰ３とワイヤボンディングにより電気的に接続されている。
導体パターンＣＰ２の上隣には、導体パターンＣＰ２とは離間し、電気的に分離され、主電源ノードＮと電気的に接続されるパッド（パッドＮと呼称）が設けられている。パッドＮは、その一部が導体パターンＣＰ２側に向け突出し、当該部分が主電源ノードＮと電気的に接続されると共に、ダイオードＤ４のアノードとワイヤボンディングされるボンディングパッドとしても機能する。また、ダイオードＤ４のアノードは、トランジスタＴ４のエミッタにワイヤボンディングにより電気的に接続されている。
導体パターンＣＰ２は、ダイオードＤ６のアノードとワイヤボンディングにより電気的に接続されると共に、トランジスタＱ２のトランジスタＴ３およびダイオードＤ３の、エミッタおよびアノードと、ワイヤボンディングにより電気的に接続されている。
導体パターンＣＰ３の平面視で下寄りの領域には、導体パターンＣＰ４側に向けて突出する突出部となっており、トランジスタＱ１のトランジスタＴ２およびダイオードＤ２の、エミッタおよびアノードは、突出部にワイヤボンディングにより電気的に接続されると共に、導体パターンＣＰ４にワイヤボンディングにより電気的に接続されている。
導体パターンＣＰ４の平面視で上下寄りの領域には、導体パターンＣＰ３側に向けて突出し、出力ノードＯＵＴと電気的に接続されるパッド（パッドＯＵＴと呼称）が設けられている。
このように、３レベルＩタイプインバータのハーフブリッジ回路９０を１つのパッケージ内に収納した半導体モジュールの平面レイアウトにおいては、パッドＩＮ、パッドＮ、パッドＰおよびパッドＯＵＴが、パッケージの中央においてほぼ一列に並ぶように、トランジスタおよびダイオードが配置されている。これにより、１つのハーフブリッジ回路９０を含む半導体モジュールを複数使用して、２相の３レベルＩタイプインバータおよび３相の３レベルＩタイプインバータを構成する際に、各主電源ノードおよび入力ノードおよび出力ノードを外部結線により接続しやすくなる。
なお、パッドＩＮ、パッドＯＵＴ、パッドＮおよびパッドＰは、それぞれ図示されない内部配線を介して、図示を省略した樹脂ケースの表面に露出する入力端子、出力端子、主電源端子に電気的に接続される。また、トランジスタＴ１およびＴ４の表面、トランジスタＱ１のトランジスタＴ２およびトランジスタＱ２のトランジスタＴ３の表面には、何れもゲートパッドＧＴが設けられている。各ゲートパッドＧＴは、パッドＩＮ、パッドＯＵＴ、パッドＮおよびパッドＰが設けられた側とは反対側、すなわちパッケージの外縁側に設けられており、パッケージの側面部に設けた図示されない端子板にワイヤボンディングにより接続される。
また、図２において図示は省略したが、図１に示した各トランジスタのエミッタ端子ＥＴは、ダイオードＤ１およびＤ４のアノード、トランジスタＱ１およびＱ２のそれぞれのダイオードＤ２およびＤ３のアノードに設けられており、ゲートパッドＧＴと同様に、パッケージの側面部に設けた図示されない端子板にワイヤボンディングにより接続される。
また、ＲＣ−ＩＧＢＴであるトランジスタＱ１とＱ２とは、互いに９０°回転した位置関係となるように配置されている。これは、ＲＣ−ＩＧＢＴが、ＩＧＢＴとダイオードとが交互に配列された構造を有しており、ワイヤボンディングに際しては、エミッタおよびカソードの延在方向に沿ってボンディング位置を設ける方が、ボンディングワイヤが交差せず、ワイヤボンディングしやすく、かつ、導体パターンＣＰ３およびＣＰ４の面積増加を抑制できるためである。
また、トランジスタＴ４およびダイオードＤ４を平面視で縦配列となるように配置することで、トランジスタＴ４およびダイオードＤ４を平面視で横配列とする場合に比べて、導体パターンＣＰ１２の長さを短くでき、絶縁基板ＺＢ２の長さも短くできる。
＜動作＞
ここで、ＲＣ−ＩＧＢＴであるトランジスタＱ１およびＱ２は、１つのチップにＩＧＢＴとダイオードとを作り込むため、ＩＧＢＴおよびダイオードを別個のチップとする場合に比べて、総面積を小さくできる。すなわち、ＲＣ−ＩＧＢＴは、単体のＩＧＢＴよりも平面視でのチップ面積を大きくしているが、単体のＩＧＢＴと単体のダイオードとのチップ面積の合計よりも、チップ面積は小さくなる。このため、トランジスタＱ１およびＱ２をＲＣ−ＩＧＢＴとすることで、半導体モジュール全体の面積を小さくできる。
このように、トランジスタＱ１およびＱ２をＲＣ−ＩＧＢＴとすることで半導体モジュール全体の面積を小さくできるが、トランジスタＱ１およびＱ２にＲＣ−ＩＧＢＴを用いるという技術思想に想到するには、以下に説明する３レベルＩタイプインバータの動作に対する検討が必要であった。
すなわち、ＲＣ−ＩＧＢＴは、単体のＩＧＢＴに比べてスイッチング損失が大きいと言う傾向が知られている。従って、特許文献１に開示されるように、３レベルＩタイプインバータを構成する全てのトランジスタにＲＣ−ＩＧＢＴを用いると、チップ占有面積は小さくできても、スイッチング損失が大きくなると言う問題がある。
ここで、３レベルＩタイプインバータの動作について、２相の３レベルＩタイプインバータを例に採って説明する。
図５〜図８は、２相の３レベルＩタイプインバータの動作を説明する回路図であり、何れも同じ回路構成を示している。まず、図５を用いて回路構成を説明する。
図５に示すように、２相の３レベルＩタイプインバータは、直列に接続された電源ＰＷ１およびＰＷ２によって電力が供給されるハーフブリッジ回路９１および９２を有している。なお、電源ＰＷ１は、入力ノードＩＮを基準とするＶｃｃ／２の電源であり、電源ＰＷ１は主電源ノードＮを基準とするＶｃｃ／２の電源である。
ハーフブリッジ回路９１は、高電位の主電源ノードＰと低電位の主電源ノードＮとの間に、トランジスタＴ１、Ｔ２、Ｔ３およびＴ４が高電位側から順に直列に接続されている。
トランジスタＴ１〜Ｔ４はＩＧＢＴであり、トランジスタＴ１のコレクタは主電源ノードＰに接続され、エミッタはトランジスタＴ２のコレクタに接続され、トランジスタＴ２のエミッタは、トランジスタＴ３のコレクタに接続され、トランジスタＴ３のエミッタは、トランジスタＴ４のコレクタに接続され、トランジスタＴ４のエミッタは、主電源ノードＮに接続されている。
トランジスタＴ１とトランジスタＴ２の接続ノードＭ１と、トランジスタＴ３とトランジスタＴ４の接続ノードＭ２との間には、トランジスタＴ２およびＴ３の直列接続に対して逆並列にダイオードＤ５およびＤ６が接続されている。なお、ダイオードＤ５およびＤ６はクランプダイオードとして機能する。
ダイオードＤ５およびＤ６の接続ノードは、電源ＰＷ１と電源ＰＷ２との接続ノードである入力ノードＩＮに接続されている。また、トランジスタＴ２とトランジスタＴ３の接続ノードＭ３がハーフブリッジ回路９１の出力ノードＯＵＴに接続される。
トランジスタＴ１〜Ｔ４には、それぞれ逆並列にダイオードＤ１〜Ｄ４が接続されている。
また、ハーフブリッジ回路９２は、主電源ノードＰと主電源ノードＮとの間に、トランジスタＴ５、Ｔ６、Ｔ７およびＴ８が高電位側から順に直列に接続されている。
トランジスタＴ５〜Ｔ７はＩＧＢＴであり、トランジスタＴ５のコレクタは主電源ノードＰに接続され、エミッタはトランジスタＴ６のコレクタに接続され、トランジスタＴ６のエミッタは、トランジスタＴ７のコレクタに接続され、トランジスタＴ７のエミッタは、トランジスタＴ８のコレクタに接続され、トランジスタＴ８のエミッタは、主電源ノードＮに接続されている。
トランジスタＴ５とトランジスタＴ６の接続ノードＭ４と、トランジスタＴ７とトランジスタＴ８の接続ノードＭ５との間には、トランジスタＴ６およびＴ７の直列接続に対して逆並列にダイオードＤ７およびＤ８が接続されている。なお、ダイオードＤ７およびＤ８はクランプダイオードとして機能する。
ダイオードＤ７およびＤ８の接続ノードは、電源ＰＷ１と電源ＰＷ２との接続ノードである入力ノードＩＮに接続されている。また、トランジスタＴ６とトランジスタＴ７の接続ノードＭ６がハーフブリッジ回路９２の出力ノードＯＵＴ１に接続される。
トランジスタＴ５〜Ｔ８には、それぞれ逆並列にダイオードＤ９〜Ｄ１２が接続されている。
また、ハーフブリッジ回路９１の出力ノードＯＵＴとハーフブリッジ回路９２の出力ノードＯＵＴ１との間には誘導性の負荷ＬＤが接続されている。
このような２相の３レベルＩタイプインバータにおけるスイッチング動作について、図５〜図１２および図１３に示すタイミングチャートを用いて説明する。図５〜図１２は、それぞれスイッチングモードＭＤ１〜ＭＤ８における各トランジスタのＯＮ、ＯＦＦ状態を模式的に示しており、図１３には、スイッチングモードＭＤ１〜ＭＤ８のそれぞれにおけるＯＮ、ＯＦＦのタイミングチャートと、負荷ＬＤにかかる電圧Ｖｏｕｔの電圧値を示している。
図５に示すスイッチングモードＭＤ１は、負荷ＬＤにかかる電圧Ｖｏｕｔが０となるモードであり、トランジスタＴ２、Ｔ３、Ｔ６およびＴ７は全てＯＮ状態にあるが、トランジスタＴ１、Ｔ４、Ｔ５およびＴ８は全てＯＦＦ状態にあるので、トランジスタＴ２、およびＴ３には電流が殆ど流れていない。なお、図５に示すハッチングを付した線は、スイッチングモードＭＤ１に関連する各デバイスおよび配線を示している。
図６に示すスイッチングモードＭＤ２は、負荷ＬＤにかかる電圧ＶｏｕｔがＶｃｃ／２となるモードであり、トランジスタＴ８がＯＮ状態となることで、電流がダイオードＤ５、トランジスタＴ２、負荷ＬＤ、トランジスタＴ７およびＴ８を流れる。なお、図６に示すハッチングを付した線は、スイッチングモードＭＤ２に関連する各デバイスおよび配線を示している。
図７に示すスイッチングモードＭＤ３は、負荷ＬＤにかかる電圧ＶｏｕｔがＶｃｃとなるモードであり、トランジスタＴ１がＯＮ状態となることで、電流がトランジスタＴ１、トランジスタＴ２、負荷ＬＤ、トランジスタＴ７およびＴ８を流れる。なお、図７に示すハッチングを付した線は、スイッチングモードＭＤ３に関連する各デバイスおよび配線を示している。
図８に示すスイッチングモードＭＤ４は、負荷ＬＤにかかる電圧ＶｏｕｔがＶｃｃ／２となるモードであり、トランジスタＴ８がＯＦＦ状態となることで、電流がトランジスタＴ１、トランジスタＴ２、負荷ＬＤ、トランジスタＴ７およびダイオードＤ８を流れる。なお、図８に示すハッチングを付した線は、スイッチングモードＭＤ４に関連する各デバイスおよび配線を示している。
図９に示すスイッチングモードＭＤ５は、負荷ＬＤにかかる電圧Ｖｏｕｔが０となるモードであり、トランジスタＴ２、Ｔ３、Ｔ６およびＴ７は全てＯＮ状態にあるが、トランジスタＴ１、Ｔ４、Ｔ５およびＴ８は全てＯＦＦ状態にあるので、トランジスタＴ２、およびＴ３には電流が殆ど流れていない。なお、図９に示すハッチングを付した線は、スイッチングモードＭＤ５に関連する各デバイスおよび配線を示している。
図１０に示すスイッチングモードＭＤ６は、負荷ＬＤにかかる電圧Ｖｏｕｔが−Ｖｃｃ／２となるモードであり、トランジスタＴ５がＯＮ状態となることで、電流がトランジスタＴ５、トランジスタＴ６、負荷ＬＤ、トランジスタＴ３およびダイオードＤ２を流れる。なお、図１０に示すハッチングを付した線は、スイッチングモードＭＤ６に関連する各デバイスおよび配線を示している。
図１１に示すスイッチングモードＭＤ７は、負荷ＬＤにかかる電圧Ｖｏｕｔが−Ｖｃｃとなるモードであり、トランジスタＴ４がＯＮ状態となることで、電流がトランジスタＴ５、トランジスタＴ６、負荷ＬＤ、トランジスタＴ３およびＴ４を流れる。なお、図１１に示すハッチングを付した線は、スイッチングモードＭＤ７に関連する各デバイスおよび配線を示している。
図１２に示すスイッチングモードＭＤ８は、負荷ＬＤにかかる電圧Ｖｏｕｔが−Ｖｃｃ／２となるモードであり、トランジスタＴ５がＯＦＦ状態となることで、電流がダイオードＤ３、トランジスタＴ６、負荷ＬＤ、トランジスタＴ３およびＴ４を流れる。なお、図１２に示すハッチングを付した線は、スイッチングモードＭＤ８に関連する各デバイスおよび配線を示している。
ここで、トランジスタＴ２がＯＮするタイミングは、スイッチングモードＭＤ８からスイッチングモードＭＤ１に変化する場合であるが、スイッチングモードＭＤ１で負荷ＬＤにかかる電圧は０Ｖであり、トランジスタＴ２に電流は殆ど流れていない。スイッチングデバイスに発生するスイッチング損失は、同時に流れる電流と電圧の積分で発生するので、スイッチングデバイス、すなわちトランジスタＴ２をＯＮした後に流れる電流が殆どなければ、トランジスタＴ２のスイッチング損失も小さくなる。
同様に、トランジスタＴ３がＯＮするタイミングは、スイッチングモードＭＤ４からスイッチングモードＭＤ５に変化する場合であるが、スイッチングモードＭＤ５で負荷ＬＤにかかる電圧は０Ｖであり、トランジスタＴ３に電流は殆ど流れていない。スイッチングデバイスに発生するスイッチング損失は、同時に流れる電流と電圧の積分で発生するので、スイッチングデバイス、すなわちトランジスタＴ３をＯＮした後に流れる電流が殆どなければ、トランジスタＴ３のスイッチング損失も小さくなる。
また、トランジスタＴ２がＯＦＦするタイミングは、スイッチングモードＭＤ６からスイッチングモードＭＤ７に変化する場合であるが、スイッチングモードＭＤ６では負荷ＬＤにかかる電圧は−Ｖｃｃ／２であるが、トランジスタＴ２には電流が殆ど流れていない。この殆ど電流が流れていない状態からスイッチングオフし、トランジスタＴ２に電圧がかかったとしても、トランジスタＴ２に流れる電流が小さいため、電流と電圧の積分で発生するトランジスタＴ２のスイッチング損失は小さい。
同様に、トランジスタＴ３がＯＦＦするタイミングは、スイッチングモードＭＤ２からスイッチングモードＭＤ３に変化する場合であるが、スイッチングモードＭＤ２で負荷ＬＤにかかる電圧はＶｃｃ／２であるが、トランジスタＴ３には電流が殆ど流れていない。この殆ど電流が流れていない状態からスイッチングオフし、トランジスタＴ３に電圧がかかったとしても、トランジスタＴ３に流れる電流が小さいため、電流と電圧の積分で発生するトランジスタＴ３のスイッチング損失は小さい。
一方、トランジスタＴ１がＯＮするタイミングは、スイッチングモードＭＤ２からスイッチングモードＭＤ３に変化する場合であるが、スイッチングモードＭＤ２では負荷ＬＤにかかる電圧はＶｃｃ／２であり、トランジスタＴ１がＯＮすることで、トランジスタＴ１にさらに大きな負荷電流が流れ始めるので、電流と電圧の積分で発生するトランジスタＴ１のスイッチング損失は大きい。
同様に、トランジスタＴ４がＯＮするタイミングは、スイッチングモードＭＤ６からスイッチングモードＭＤ７に変化する場合であるが、スイッチングモードＭＤ６では負荷ＬＤにかかる電圧は−Ｖｃｃ／２であり、トランジスタＴ４がＯＮすることで、トランジスタＴ４にさらに大きな負荷電流が流れ始めるので、電流と電圧の積分で発生するトランジスタＴ４のスイッチング損失は大きい。
また、トランジスタＴ１がＯＦＦするタイミングは、スイッチングモードＭＤ４からスイッチングモードＭＤ５に変化する場合であるが、スイッチングモードＭＤ４では負荷ＬＤにかかる電圧はＶｃｃ／２であり、トランジスタＴ１がＯＦＦする際には負荷電流が流れているので、電流と電圧の積分で発生するトランジスタＴ１のスイッチング損失は大きい。
同様に、トランジスタＴ４がＯＦＦするタイミングは、スイッチングモードＭＤ８からスイッチングモードＭＤ１に変化する場合であるが、スイッチングモードＭＤ８では負荷ＬＤにかかる電圧は−Ｖｃｃ／２であり、トランジスタＴ４がＯＦＦする際には負荷電流が流れているので、電流と電圧の積分で発生するトランジスタＴ４のスイッチング損失は大きい。
このように、３レベルＩタイプインバータにおけるトランジスタＴ１およびＴ４が、ＯＮまたはＯＦＦする場合のスイッチング損失は、トランジスタＴ２およびＴ３が、ＯＮまたはＯＦＦする場合のスイッチング損失に比べて大きいので、トランジスタＴ１およびＴ４まで単体のＩＧＢＴに比べてスイッチング損失が大きいとされるＲＣ−ＩＧＢＴで置き換えると、さらにスイッチング損失が大きくなってしまう。
一方、上述したように、３レベルＩタイプインバータにおけるトランジスタＴ２およびＴ３がＯＮまたはＯＦＦする場合のスイッチング損失は、トランジスタＴ１およびＴ４が、ＯＮまたはＯＦＦする場合のスイッチング損失に比べて小さいことに着目した発明者は、トランジスタＴ２およびＴ３をＲＣ−ＩＧＢＴで置き換えても、スイッチング損失は大きくならず、ＲＣ−ＩＧＢＴで置き換えることによりチップ占有面積を小さくできるとの結論に達した。
また、ダイオードＤ２およびＤ３については、定常損失が殆どを占めており、スイッチング損失の割合は小さい。すなわち、ダイオードＤ２およびＤ３は、フリーホイールダイオードとして機能するダイオードであり、図６に示したスイッチングモードＭＤ２の状態から、図５に示したスイッチングモードＭＤ１の状態となるに際して、ダイオードＤ３にフリーホイール電流が流れる。図１４には、その電流経路を示している。
図１４に示すように、ダイオードＤ４、Ｄ３、負荷ＬＤ、トランジスタＴ７、ダイオードＤ８を通って入力ノードＩＮにフリーホイール電流が流れ込む。しかし、ダイオードＤ３に通電している状態から、図５に示したスイッチングモードＭＤ１の状態となって、ダイオードＤ３に電流が流れなくなったときには、トランジスタＴ３がＯＮしているため、ダイオードＤ３に電流が流れ終わった後に発生するリカバリー電流は、ダイオードＤ３には流れず、トランジスタＴ３に流れるので、ダイオードＤ３にはリカバリー損失、すなわちスイッチング損失は殆ど発生しない。
ダイオードＤ２も同様であり、図１０に示したスイッチングモードＭＤ６の状態から、図９に示したスイッチングモードＭＤ５の状態となるに際して、ダイオードＤ２にフリーホイール電流が流れる。図１５には、その電流経路を示している。
図１５に示すように、入力ノードＩＮからダイオードＤ７、トランジスタＴ６、負荷ＬＤ、ダイオードＤ２およびＤ８を通って電源ＰＷ１にフリーホイール電流が流れ込む。しかし、ダイオードＤ２に通電している状態から、図９に示したスイッチングモードＭＤ５の状態となって、ダイオードＤ２に電流が流れなくなったときには、トランジスタＴ２がＯＮしているため、ダイオードＤ２に電流が流れ終わった後に発生するリカバリー電流は、ダイオードＤ２には流れず、トランジスタＴ２に流れるので、ダイオードＤ２にはリカバリー損失、すなわちスイッチング損失は殆ど発生しない。
このように、ダイオードＤ２およびＤ３については、定常損失が殆どを占めており、スイッチング損失の割合は小さいことに着目した発明者は、ダイオードＤ２およびＤ３をＲＣ−ＩＧＢＴで置き換えても、スイッチング損失は大きくならず、ＲＣ−ＩＧＢＴで置き換えることによりチップ占有面積を小さくできるとの結論に達した。
以上のような３レベルＩタイプインバータの動作に対する検討を経ることで、トランジスタＴ２およびダイオードＤ２、トランジスタＴ３およびダイオードＤ３をＲＣ−ＩＧＢＴで構成するという技術思想に想到した。
ここで、ＲＣ−ＩＧＢＴは、単体のＩＧＢＴよりも平面視でのチップ面積を大きくしているが、単体のＩＧＢＴと単体のダイオードとのチップ面積の合計よりも、チップ面積は小さくなるので、トランジスタＱ１およびＱ２をＲＣ−ＩＧＢＴとすることで、半導体モジュール全体の面積を小さくできることは先に説明した。また、ＲＣ−ＩＧＢＴ内でのトランジスタの活性領域の面積は、ＲＣ−ＩＧＢＴのチップ面積に依存し、単体のＩＧＢＴのチップ面積よりも小さくなる。しかし、放熱自体はＲＣ−ＩＧＢＴのチップ全体からされるので、放熱面積はＲＣ−ＩＧＢＴ内のトランジスタの活性領域の面積ではなく、ＲＣ−ＩＧＢＴのチップ面積で規定される。そして、ＲＣ−ＩＧＢＴのチップ面積は、単体のＩＧＢＴのチップ面積よりも大きいので、単体のＩＧＢＴに比べてＲＣ−ＩＧＢＴの放熱面積は大きくなる。このように、トランジスタＱ１およびＱ２をＲＣ−ＩＧＢＴとすることで、定常損失により発生する熱の放熱面積を拡大することができ、チップ温度の上昇を抑制することができる。
＜２相の３レベルＩタイプインバータへの適用＞
図１６は、２相の３レベルＩタイプインバータに本実施の形態を適用した場合の回路図である。なお、図５を用いて説明した１相の３レベルＩタイプインバータと同一の構成については同一の符号を付し、重複する説明は省略する。
図１６に示すように、２相の３レベルＩタイプインバータ１００のハーフブリッジ回路９１においては、トランジスタＴ２およびダイオードＤ２をＲＣ−ＩＧＢＴで構成されるトランジスタＱ１とし、トランジスタＴ３およびダイオードＤ３をＲＣ−ＩＧＢＴで構成されるトランジスタＱ２としている。また、ハーフブリッジ回路９２においては、トランジスタＴ６およびダイオードＤ１０をＲＣ−ＩＧＢＴで構成されるトランジスタＱ３とし、トランジスタＴ７およびダイオードＤ１１をＲＣ−ＩＧＢＴで構成されるトランジスタＱ４としている。
このような２相の３レベルＩタイプインバータ１００を１つのパッケージ内に収納することで、図１に示した１相の３レベルＩタイプインバータの半導体モジュール２つを、外部配線で結線して２相の３レベルＩタイプインバータとする場合に比べて、取り付け面積を小さくすることができる。
＜３相の３レベルＩタイプインバータへの適用＞
図１７は、２相の３レベルＩタイプインバータに本実施の形態を適用した場合の回路図である。なお、図１６を用いて説明した２相の３レベルＩタイプインバータと同一の構成については同一の符号を付し、重複する説明は省略する。
図１７に示すように、３相の３レベルＩタイプインバータ２００においては、直列に接続された電源ＰＷ１およびＰＷ２によって電力が供給されるハーフブリッジ回路９１、９２および９３を有している。
ハーフブリッジ回路９３においては、電源ＰＷ１の正極に接続された高電位の主電源ノードＰと、電源ＰＷ２の負極に接続された低電位の主電源ノードＮとの間に、トランジスタＴ９、Ｑ５、Ｑ６およびＴ１２が高電位側から順に直列に接続されている。
トランジスタＴ９およびＴ１２はＩＧＢＴであり、トランジスタＱ５およびＱ６はＲＣ−ＩＧＢＴである。
トランジスタＴ９のコレクタは主電源ノードＰに接続され、エミッタはトランジスタＱ５のコレクタに接続され、トランジスタＱ５のエミッタは、トランジスタＱ６のコレクタに接続され、トランジスタＱ６のエミッタは、トランジスタＴ１２のコレクタに接続され、トランジスタＴ１２のエミッタは、主電源ノードＮに接続されている。
トランジスタＴ９とトランジスタＱ５の接続ノードＭ７、トランジスタＱ６とトランジスタＴ１２の接続ノードＭ８との間には、トランジスタＱ５およびＱ６の直列接続に対して逆並列にダイオードＤ１３およびＤ１４が接続されている。なお、ダイオードＤ１３およびＤ１４はクランプダイオードとして機能する。
ダイオードＤ１３およびＤ１４の接続ノードは、電源ＰＷ１と電源ＰＷ２との接続ノードである入力ノードＩＮに接続されている。また、トランジスタＱ５とトランジスタＱ６の接続ノードＭ６がハーフブリッジ回路９３の出力ノードＯＵＴ２に接続される。
トランジスタＴ９およびＴ１２には、それぞれ逆並列にダイオードＤ１５およびＤ１８が接続されており、これらは外付けダイオードとしてトランジスタＴ９およびＴ１２に接続される。
一方、トランジスタＱ５およびＱ６は、それぞれＩＧＢＴであるトランジスタＴ１０およびＴ１１を有し、トランジスタＴ１０およびＴ１１には、それぞれ逆並列にダイオードＤ１６およびＤ１７が接続されているが、これらは、それぞれトランジスタＴ５およびＴ９と同じチップ内に作り込まれた内蔵ダイオードである。
また、ハーフブリッジ回路９１の出力ノードＯＵＴ、ハーフブリッジ回路９２の出力ノードＯＵＴ１およびハーフブリッジ回路９２の出力ノードＯＵＴ２は、誘導性の負荷ＬＤに接続されている。
このような２相の３レベルＩタイプインバータ２００を１つのパッケージ内に収納することで、図１に示した１相の３レベルＩタイプインバータの半導体モジュール３つを、外部配線で結線して２相の３レベルＩタイプインバータとする場合に比べて、取り付け面積を小さくすることができる。
＜実施の形態２＞
図１８は本発明に係る実施の形態２の３レベルＩタイプインバータのハーフブリッジ回路９０Ａを示す回路図である。
図１８に示すように、３レベルＩタイプインバータのハーフブリッジ回路９０Ａは、直列に接続された電源ＰＷ１およびＰＷ２によって電力が供給され、電源ＰＷ１の正極に接続された高電位の主電源ノードＰと、電源ＰＷ２の負極に接続された低電位の主電源ノードＮとの間に、トランジスタＴ１、Ｑ１、Ｑ２およびＴ２が高電位側から順に直列に接続されている。
トランジスタＴ１およびＴ２は、シリコンカーバイド（ＳｉＣ）を半導体材料としたＮチャネル型のＳｉＣＭＯＳ（Metal Oxide Semiconductor）トランジスタであり、トランジスタＱ１およびＱ２はＲＣ−ＩＧＢＴである。
トランジスタＴ１のドレインは主電源ノードＰに接続され、ソースはトランジスタＱ１のコレクタに接続され、トランジスタＱ１のエミッタは、トランジスタＱ２のコレクタに接続され、トランジスタＱ２のエミッタは、トランジスタＴ４のドレインに接続され、トランジスタＴ４のソースは、主電源ノードＮに接続されている。
トランジスタＴ１とトランジスタＱ１の接続ノードＭ１と、トランジスタＱ２とトランジスタＴ４の接続ノードＭ２との間には、トランジスタＱ１およびＱ２の直列接続に対して逆並列にダイオードＤ５およびＤ６が接続されている。なお、ダイオードＤ５およびＤ６は、ＳｉＣを半導体材料としたＳｉＣショットキーバリアダイオードであり、クランプダイオードとして機能する。
ダイオードＤ５およびＤ６の接続ノードは、電源ＰＷ１と電源ＰＷ２との接続ノードである入力ノードＩＮに接続されている。また、トランジスタＱ１とトランジスタＱ２の接続ノードＭ３がハーフブリッジ回路９０Ａの出力ノードＯＵＴに接続される。
トランジスタＴ１およびＴ４には、それぞれ逆並列にダイオードＤ１およびＤ４が接続されている。なお、ダイオードＤ１およびＤ４は、ＳｉＣショットキーバリアダイオードであり、これらは外付けダイオードとしてトランジスタＴ１およびＴ４に接続される。
一方、トランジスタＱ１およびＱ２は、それぞれＩＧＢＴであるトランジスタＴ２およびＴ３を有し、トランジスタＴ２およびＴ３には、それぞれ逆並列にダイオードＤ２およびＤ３が接続されているが、これらは、それぞれトランジスタＴ２およびＴ３と同じチップ内に作り込まれた内蔵ダイオードである。
先に説明したように、３レベルＩタイプインバータにおけるトランジスタＴ１およびＴ４が、ＯＮまたはＯＦＦする場合のスイッチング損失は、トランジスタＴ２およびＴ３が、ＯＮまたはＯＦＦする場合のスイッチング損失に比べて大きいので、トランジスタＴ１およびＴ４を、シリコン（Ｓｉ）を半導体材料とするＳｉスイッチングデバイスに比べてスイッチング損失が小さいとされるＳｉＣＭＯＳトランジスタで構成することで、トランジスタＴ１およびＴ４のスイッチング損失を低減できる。
また、ＳｉＣショットキーバリアダイオードは、リカバリー損失がほぼないので、ダイオードＤ１、Ｄ４、Ｄ５およびＤ６をＳｉＣショットキーバリアダイオードで構成することで、スイッチング損失を低減することが可能となる。
このように、トランジスタＴ１およびＴ４をＳｉＣＭＯＳトランジスタで構成し、ダイオードＤ１、Ｄ４、Ｄ５およびＤ６をＳｉＣショットキーバリアダイオードで構成することで、さらにスイッチング損失を低減することができ、各チップの温度上昇を抑制することができる。
なお、実施の形態２の３レベルＩタイプインバータのハーフブリッジ回路９０Ａにおいても、ＲＣ−ＩＧＢＴは、単体のＭＯＳトランジスタよりも平面視でのチップ面積が大きく形成されており、単体のＭＯＳトランジスタに比べてＲＣ−ＩＧＢＴの放熱面積は大きくなる。従って、トランジスタＱ１およびＱ２をＲＣ−ＩＧＢＴとすることで、定常損失により発生する熱の放熱面積を拡大することができ、チップ温度の上昇を抑制することができる。
なお、本発明は、その発明の範囲内において、各実施の形態を自由に組み合わせたり、各実施の形態を適宜、変形、省略することが可能である。
Ｔ１，Ｑ１，Ｑ２，Ｔ２ トランジスタ、Ｄ１〜Ｄ６ ダイオード、ＩＮ 入力ノード、ＯＵＴ 出力ノード。

Claims (5)

  1. 第１の電位が与えられる第１の主電源ノードと、前記第１の電位よりも低い第２の電位が与えられる第２の主電源ノードとの間に、前記第１の電位側から順に直列に接続された、第１、第２、第３および第４のスイッチングデバイスと、
    前記第１〜第４のスイッチングデバイスに、それぞれ逆並列に接続された、第１、第２、第３および第４のダイオードと、
    前記第１および第２のスイッチングデバイスの接続ノードと、前記第３および第４のスイッチングデバイスの接続ノードとの間に、前記第２および第３のスイッチングデバイスの直列接続に対して逆並列に直列接続された第５および第６のダイオードと、を備え、
    前記第５および第６のダイオードの接続ノードは、前記第１の電位と前記第２の電位との中間電位が与えられる入力ノードに接続され、
    前記第２および第３のスイッチングデバイスの接続ノードは出力ノードに接続され、
    前記第２のスイッチングデバイスおよび前記第２のダイオードは、第１の逆導通ＩＧＢＴに含まれるＩＧＢＴおよびダイオードで構成され、
    前記第３のスイッチングデバイスおよび前記第３のダイオードは、第２の逆導通ＩＧＢＴに含まれるＩＧＢＴおよびダイオードで構成される、３レベルＩタイプインバータ。
  2. 前記第１のスイッチングデバイスは、ＩＧＢＴであって、
    前記第１の逆導通ＩＧＢＴのチップ面積は、前記第１のスイッチングデバイスのチップ面積よりも大きく、
    前記第４のスイッチングデバイスは、ＩＧＢＴであって、
    前記第２の逆導通ＩＧＢＴのチップ面積は、前記第４のスイッチングデバイスのチップ面積よりも大きい、請求項１記載の３レベルＩタイプインバータ。
  3. 前記第１および第２のスイッチングデバイスは、シリコンカーバイドを半導体材料とするＭＯＳトランジスタで構成し、
    前記第１、第２、第５および第６のダイオードは、シリコンカーバイドを半導体材料とするショットキーバリアダイオードで構成する、請求項１記載の３レベルＩタイプインバータ。
  4. 前記第１の逆導通ＩＧＢＴのチップ面積は、前記第１のスイッチングデバイスのチップ面積よりも大きく、
    前記第２の逆導通ＩＧＢＴのチップ面積は、前記第４のスイッチングデバイスのチップ面積よりも大きい、請求項２記載の３レベルＩタイプインバータ。
  5. 請求項１記載の３レベルＩタイプインバータが１つのパッケージ内に収納された半導体モジュールであって、
    前記第１の主電源ノード、前記第２の主電源ノード、前記入力ノードおよび前記出力ノードは、前記パッケージの中央部に一列に配置される、半導体モジュール。
JP2018033003A 2018-02-27 2018-02-27 ３レベルｉタイプインバータおよび半導体モジュール Active JP6934823B2 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
JP2018033003A JP6934823B2 (ja) 2018-02-27 2018-02-27 ３レベルｉタイプインバータおよび半導体モジュール
US16/184,254 US10541624B2 (en) 2018-02-27 2018-11-08 Three-level I-type inverter and semiconductor module
DE102019201726.6A DE102019201726A1 (de) 2018-02-27 2019-02-11 Inverter vom I-Typ mit drei Niveaus und Halbleitermodul
CN201910139296.8A CN110198128B (zh) 2018-02-27 2019-02-22 3电平i型逆变器及半导体模块

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2018033003A JP6934823B2 (ja) 2018-02-27 2018-02-27 ３レベルｉタイプインバータおよび半導体モジュール

Publications (2)

Publication Number Publication Date
JP2019149882A true JP2019149882A (ja) 2019-09-05
JP6934823B2 JP6934823B2 (ja) 2021-09-15

Family

ID=67550604

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018033003A Active JP6934823B2 (ja) 2018-02-27 2018-02-27 ３レベルｉタイプインバータおよび半導体モジュール

Country Status (4)

Country Link
US (1) US10541624B2 (ja)
JP (1) JP6934823B2 (ja)
CN (1) CN110198128B (ja)
DE (1) DE102019201726A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN110649831B (zh) * 2019-05-10 2021-04-13 阳光电源股份有限公司 多电平逆变电路的关机封波控制方法及其应用装置
CN212324008U (zh) * 2020-04-20 2021-01-08 阳光电源股份有限公司 一种逆变器及其功率单元和功率模块
EP3955717A1 (de) * 2020-08-14 2022-02-16 Siemens Aktiengesellschaft Multilevel-stromrichter mit optimierter topologie
JP2023007652A (ja) * 2021-07-02 2023-01-19 三菱電機株式会社 半導体装置、半導体モジュール、及び、電力変換装置

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014155287A (ja) * 2013-02-06 2014-08-25 Fuji Electric Co Ltd 半導体装置
US20150016169A1 (en) * 2013-07-09 2015-01-15 Transphorm Inc. Multilevel inverters and their components
US20150124505A1 (en) * 2013-10-11 2015-05-07 University Of Tennessee Research Foundation Three-phase current source rectifier for power supplies
JP2016163442A (ja) * 2015-03-03 2016-09-05 三菱電機株式会社 電力用半導体装置および電力変換装置
JP2017112746A (ja) * 2015-12-17 2017-06-22 株式会社日立製作所 電力変換装置
JP2017118771A (ja) * 2015-12-25 2017-06-29 富士電機株式会社 ３レベル電力変換回路
US20170324353A1 (en) * 2016-05-03 2017-11-09 Abb Technology Oy Method for monitoring change in capacitance in electric system and electric sytem

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003070262A (ja) 2001-08-23 2003-03-07 Toshiba Corp 電力変換装置
JP2011223763A (ja) * 2010-04-12 2011-11-04 Fuji Electric Co Ltd 直流機制御用電力変換装置
JP2012060735A (ja) * 2010-09-07 2012-03-22 Sharp Corp マルチレベルインバータ
JP5783997B2 (ja) * 2012-12-28 2015-09-24 三菱電機株式会社 電力用半導体装置
JP2014236530A (ja) * 2013-05-30 2014-12-15 富士電機株式会社 電力変換装置
DE102016109235B4 (de) * 2016-05-19 2019-02-14 Infineon Technologies Ag Elektrische baugruppe, die eine rückwärts leitende schaltvorrichtung und eine gleichrichtende vorrichtung enthält

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014155287A (ja) * 2013-02-06 2014-08-25 Fuji Electric Co Ltd 半導体装置
US20150016169A1 (en) * 2013-07-09 2015-01-15 Transphorm Inc. Multilevel inverters and their components
US20150124505A1 (en) * 2013-10-11 2015-05-07 University Of Tennessee Research Foundation Three-phase current source rectifier for power supplies
JP2016163442A (ja) * 2015-03-03 2016-09-05 三菱電機株式会社 電力用半導体装置および電力変換装置
JP2017112746A (ja) * 2015-12-17 2017-06-22 株式会社日立製作所 電力変換装置
JP2017118771A (ja) * 2015-12-25 2017-06-29 富士電機株式会社 ３レベル電力変換回路
US20170324353A1 (en) * 2016-05-03 2017-11-09 Abb Technology Oy Method for monitoring change in capacitance in electric system and electric sytem

Also Published As

Publication number Publication date
CN110198128A (zh) 2019-09-03
DE102019201726A1 (de) 2019-08-29
US10541624B2 (en) 2020-01-21
US20190267912A1 (en) 2019-08-29
JP6934823B2 (ja) 2021-09-15
CN110198128B (zh) 2021-10-29

Similar Documents

Publication Publication Date Title
CN110198128B (zh) 3电平i型逆变器及半导体模块
JP5841500B2 (ja) スタック型ハーフブリッジ電力モジュール
JP6717270B2 (ja) 半導体モジュール
JPWO2015121899A1 (ja) 電力用半導体モジュール
JP2014036509A (ja) ３レベル電力変換装置
WO2020059285A1 (ja) 半導体装置
JPWO2017006809A1 (ja) パワー半導体モジュール
WO2020021843A1 (ja) 半導体装置
JP7337711B2 (ja) 半導体装置
JP2014217270A (ja) ３レベル電力変換装置用ハーフブリッジ
CN113707625A (zh) 电力用半导体模块
JP2024008998A (ja) 電子回路、半導体モジュール及び半導体装置
JP2018207044A (ja) 半導体モジュール
JP3896940B2 (ja) 半導体装置
JP2008306872A (ja) 半導体装置
JP6723469B2 (ja) ２ｉｎ１型チョッパモジュール
JP5716702B2 (ja) 半導体装置
JP6638477B2 (ja) 半導体装置
WO2024111190A1 (ja) パワー半導体装置
JP2019140175A (ja) 半導体モジュール
US20230170292A1 (en) Semiconductor device
JP2023044095A (ja) 双方向スイッチ回路および電力変換装置
CN117438412A (zh) 半导体模块
JP2023014524A (ja) パワー半導体モジュール及びそれを用いた電力変換装置
JP2002199745A (ja) 電力用半導体装置、電力用アームおよびインバータ回路

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200630

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20210520

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210601

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210712

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210727

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20210824

R150 Certificate of patent or registration of utility model

Ref document number: 6934823

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150