JP2012060735A - マルチレベルインバータ - Google Patents

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Abstract

【課題】従来のマルチレベルインバータよりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベルインバータを提供する。
【解決手段】マルチレベルインバータ１は、インバータアーム６０００，６００１を備え、インバータアーム６０００は、最高電位点と最低電位点との間に設けられ、ダイオード６１１ｂ〜６１４ｂが逆並列に接続されたスイッチング素子６１１ａ〜６１４ａが直列に接続されて成る第２のスイッチング素子群を備えるとともに、ダイオード６２１を電源接続点毎に備え、ダイオード６２２を前記電源接続点毎に備え、前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数と、前記最低電位点との間に設けられたスイッチング素子の個数とが同じとなる接続点と、Ｕ相出力端子６０６とが接続されている。
【選択図】図１

Description

本発明は、マルチレベルインバータに関するものである。
従来、マルチレベルインバータとして、例えば特許文献１に示されるもののように種々のものが提案されている。図２５は、従来の単相３レベルインバータの一方の相（Ｕ相と称する）の構成を示す回路図である。
参照符号１０１，１０２で示される構成要素は、直流電源である。直流電源１０１は、プラス極が直流電圧端子１０１ａに接続され、マイナス極が直流電圧端子１０２ａに接続されており、直流電圧端子１０１ａと直流電圧端子１０２ａとの間に、１／２Ｖボルトの電圧を印加する。直流電源１０２は、プラス極が直流電圧端子１０２ａに接続され、マイナス極が直流電圧端子１０３ａに接続されており、直流電圧端子１０２ａと直流電圧端子１０３ａとの間に。１／２Ｖボルトの電圧を印加する。これにより、直流電圧端子１０１ａ〜１０３ａには、電圧レベルの異なる直流電圧が、それぞれ発生する。
直流電圧端子１０１ａ〜１０３ａと、Ｕ相出力端子１０６との間には、インバータアーム１３１が設けられている。インバータアーム１３１は、直列に接続されているスイッチング素子１１１ａ〜１１４ａと、それぞれのスイッチング素子に逆並列接続されているダイオード１１１ｂ〜１１４ｂと、直流分圧点である直流電圧端子１０２ａにアノードが接続されているダイオード１２１と、上記直流分圧点にカソードが接続されているダイオード１２２とにより構成されている。そして、スイッチング素子１１１ａ〜１１４ａを選択的にＰＷＭ（Pulse Width Modulation：パルス幅変調）制御することにより、Ｕ相出力端子１０６からＵ相電圧が出力される。
なお、逆並列接続されているダイオード１１１ｂ〜１１４ｂは、線間電圧ｖｕｗの位相と出力電流ｉｏの位相とが異なる場合に導通する。
図２６は、従来の単相３レベルインバータの他方の相（Ｗ相と称する）の構成を示す回路図である。直流電源１０１,１０２を、Ｕ相と共通使用し、直流電圧端子１０１ａ〜１０３ａと、Ｗ相出力端子１０７との間に、インバータアーム１３２が設けられている。インバータアーム１３２は、上述したＵ相のインバータアーム１３１と同様に、直列に接続されているスイッチング素子１１５ａ〜１１８ａと、それぞれのスイッチング素子に逆並列接続されているダイオード１１５ｂ〜１１８ｂと、直流分圧点である直流電圧端子１０２ａにアノードが接続されているダイオード１２３と、上記直流分圧点にカソードが接続されているダイオード１２４とにより構成されている。そして、スイッチング素子１１５ａ〜１１８ａを選択的にＰＷＭ制御することにより、Ｗ相出力端子１０７からＷ相電圧が出力される。
図２７は、従来の単相３レベルインバータの回路図である。図２７の従来の単相３レベルインバータは、図２５のＵ相の回路と、図２６のＷ相の回路とを組み合わせて構成されている。
図２７の単相３レベルインバータでは、Ｕ相出力端子１０６から出力されるＵ相電圧と、Ｗ相出力端子１０７から出力されるＷ相電圧との差の電圧である線間電圧ｖｕｗが、Ｕ相出力端子１０６とＷ相出力端子１０７との間に接続される負荷に供給される。
図２７のｉｏは、出力電流である。図２８の波形図において、線間電圧ｖｕｗ１周期分の波形を示し、図２９〜図３２の回路図において、スイッチング素子の状態を示す。
図２９〜図３２について、具体的に説明する。図２９は、図２７の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。また、図３０は、図２７の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。さらに、図３１は、図２７の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。そして、図３２は、図２７の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。
なお、図２９〜図３２は、線間電圧ｖｕｗと出力電流ｉｏとが同位相となる負荷が接続されている系統連系インバータにおけるスイッチング素子の状態を示している。
図２７の従来の単相３レベルインバータの動作を、以下に説明する。
まず、図２８の時刻ｔ１から時刻ｔ４までの期間において、Ｕ相のインバータアーム１３１では、スイッチング素子１１２ａをオンし、スイッチング素子１１４ａをオフする。また、スイッチング素子１１１ａおよびスイッチング素子１１３ａを、互いに逆極性でＰＷＭ制御する。
一方、Ｗ相のインバータアーム１３２では、スイッチング素子１１５ａをオフし、スイッチング素子１１７ａオンする。また、スイッチング素子１１６ａおよびスイッチング素子１１８ａを、互いに逆極性でＰＷＭ制御する。
このようなスイッチング制御を行うことにより、時刻ｔ１から時刻ｔ２までの期間、および、時刻ｔ３から時刻ｔ４までの期間では、図２９に示されるような状態の繰り返しが生じる。また、時刻ｔ２から時刻ｔ３までの期間では、図３０に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、図２８の時刻ｔ１から時刻ｔ４までの期間に示される波形となる。
次に、図２８の時刻ｔ４から時刻ｔ７までの期間において、Ｕ相のインバータアーム１３１では、スイッチング素子１１１ａをオフし、スイッチング素子１１３ａをオンする。また、スイッチング素子１１２ａおよびスイッチング素子１１４ａを、互いに逆極性でＰＷＭ制御する。
一方、Ｗ相のインバータアーム１３２では、スイッチング素子１１６ａをオンし、スイッチング素子１１８ａをオフする。また、スイッチング素子１１５ａおよびスイッチング素子１１７ａを、互いに逆極性でＰＷＭ制御する。
このようなスイッチング制御を行うことにより、時刻ｔ４から時刻ｔ５までの期間、および、時刻ｔ６から時刻ｔ７までの期間では、図３１に示されるような状態の繰り返しが生じる。また、時刻ｔ５から時刻ｔ６までの期間では、図３２に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、図２８の時刻ｔ４から時刻ｔ７までの期間に示される波形となる。
このようにして、図２７の従来の単相３レベルインバータにおいて、時刻ｔ１から時刻ｔ７まで１周期の制御を行う。１周期の制御が終了すると、時刻ｔ１に戻る。
マルチレベルインバータ関連の従来例としては、特許文献１のマルチレベルインバータや、図２７の従来の単相３レベルインバータ以外に、特許文献２の、中性点がクランプされている方式のマルチレベル形電力変換器が開示されている。また、特許文献３では、中性点がクランプされているインバータにおいて使用される双方向スイッチが開示されている。
特開平５−３０８７７８号公報（１９９３年１１月１９日公開） 特開平１１−２２０８８６公報（１９９９年８月１０日公開） 特表昭６３−５０２９５３公報（１９８８年１０月２７日公表）
図２７の従来の単相３レベルインバータ（従来のマルチレベルインバータ）においては、Ｕ相出力端子１０６から出力されるＵ相電圧と、Ｗ相出力端子１０７から出力されるＷ相電圧とを、多レベルに切り換える必要がある。このため、スイッチング素子の数やダイオードの数が多くなるという問題がある。
また、スイッチング素子のゲート−ソース間の数に対応した数だけ、それぞれのスイッチング素子を駆動するためのフローティング電源が必要になるという問題がある。
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、従来のマルチレベルインバータよりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベルインバータを提供することにある。
本発明のマルチレベルインバータは、上記課題を解決するために、直列に接続されている複数の直流電源と、交流電圧を出力するための第１の出力端子および第２の出力端子と、前記複数の直流電源における最高電位点に印加される直流電圧、および、前記複数の直流電源における最低電位点に印加される直流電圧のいずれかを、前記第１の出力端子に出力する第１のインバータアームと、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、隣り合う前記直流電源同士の接続点である電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力する第２のインバータアームとを備えたマルチレベルインバータであって、前記第１のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が２つ直列に接続されて成る第１のスイッチング素子群を備えるとともに、前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点と、前記第１の出力端子とが接続されており、前記第２のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が偶数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、アノードが、前記電源接続点と接続され、かつ、カソードが、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、カソードが、前記電源接続点と接続され、かつ、アノードが、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数と、前記最低電位点との間に設けられたスイッチング素子の個数とが同じとなる接続点と、前記第２の出力端子とが接続されていることを特徴とする。
上記発明によれば、前記第２のインバータアームが有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力できる。また、前記第１のインバータアームが有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、および、前記最低電位点に印加される直流電圧のいずれかを、前記第１の出力端子に出力できる。これにより、前記交流電圧を出力することが可能となる。
一例として、前記第２の出力端子から、正の出力電流を出力するとともに、前記第１の出力端子からみた前記第２の出力端子の電圧を、最高電位の電圧とする場合は、前記最高電位点と前記第２の出力端子との間の全てのスイッチング素子をオンするとともに、前記最低電位点と前記第１の出力端子との間のスイッチング素子をオンすればよい。
また、他の一例として、前記第２の出力端子から、負の出力電流を出力するとともに、前記第１の出力端子からみた前記第２の出力端子の電圧を、最高電位の電圧とする場合は、前記第１のスイッチング素子群が備える全てのスイッチング素子をオフするとともに、前記第２のスイッチング素子群が備える全てのスイッチング素子をオフすればよい。この場合、前記最低電位点と前記第１の出力端子との間に設けられている、逆並列接続されたダイオードと、前記最高電位点と前記第２の出力端子との間に設けられている、逆並列接続されたダイオードとに電流を流すことにより、前記第２の出力端子から、負の出力電流を出力することができる。
さらに、前記第１のインバータアームは、背景技術の欄にて説明した従来の単相３レベルインバータが有し、かつ、スイッチング素子を４つ、ダイオードを６つ有しているインバータアームを簡略化したものであり、スイッチング素子を２つ、ダイオードを４つ削減できている。また、スイッチング素子を２つ削減できているので、それに伴い、フローティング電源も２系統削減できる。
従って、従来のマルチレベルインバータよりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベルインバータを提供することができる。
前記マルチレベルインバータでは、前記第１のスイッチング素子群に含まれるスイッチング素子、および、前記第２のスイッチング素子群に含まれるスイッチング素子のオンまたはオフを制御する信号を、それぞれのスイッチング素子に出力する制御手段をさらに備え、前記制御手段は、前記第１のスイッチング素子群に含まれるスイッチング素子が同時にオンされないように制御し、前記第２のスイッチング素子群に含まれるスイッチング素子が全て同時にオンされないように制御するとともに、前記第２のスイッチング素子群に含まれるスイッチング素子の内、任意の個数のスイッチング素子を、パルス幅変調制御し、他のスイッチング素子を、オンまたはオフを維持するように制御し、かつ、前記第１のスイッチング素子群に含まれるスイッチング素子の内のいずれかを前記第２の出力端子から出力される出力電流の極性に応じてオンまたはオフするよう制御してもよい。
これにより、前記交流電圧として、パルス幅変調された電圧を出力することができる。
また、出力電流が正である必要が有る負荷と、出力電流が負である必要が有る負荷との両方に、前記マルチレベルインバータを適用できる。
前記マルチレベルインバータでは、前記第１のスイッチング素子群が備えるスイッチング素子、および、前記第２のスイッチング素子群が備えるスイッチング素子は、半導体スイッチであってもよい。
これにより、機械式スイッチを用いることなく前記マルチレベルインバータを構成することができる。
本発明のマルチレベルインバータは、上記課題を解決するために、直列に接続されている複数の直流電源と、交流電圧を出力するための第１の出力端子および第２の出力端子と、前記複数の直流電源における最高電位点に印加される直流電圧、前記複数の直流電源における最低電位点に印加される直流電圧、および、隣り合う前記直流電源同士の接続点である電源接続点に印加される直流電圧のいずれかを、前記第１の出力端子に出力する第１のインバータアームと、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力する第２のインバータアームとを備えたマルチレベルインバータであって、前記第１のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第１のスイッチング素子群を備えるとともに、一端が、前記電源接続点と接続され、かつ、他端が前記第１のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続される第１のスイッチング素子を、前記電源接続点毎に備え、カソードが、前記電源接続点と接続され、かつ、アノードが、前記第１のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ少なくなる接続点と、前記第１の出力端子とが接続されており、前記第２のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、一端が、前記電源接続点と接続され、かつ、他端が、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続される第２のスイッチング素子を、前記電源接続点毎に備え、カソードが、前記電源接続点と接続され、かつ、アノードが、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ少なくなる接続点と、前記第２の出力端子とが接続されていることを特徴とする。
上記発明によれば、前記第２のインバータアームが有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力できる。また、前記第１のインバータアームが有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第１の出力端子に出力できる。これにより、前記交流電圧を出力することが可能となる。
一例として、前記第２の出力端子から、負の出力電流を出力するとともに、前記第１の出力端子からみた前記第２の出力端子の電圧を、最低電位の電圧とする場合は、前記最高電位点と前記第１の出力端子との間の全てのスイッチング素子をオンするとともに、前記最低電位点と前記第２の出力端子との間の全てのスイッチング素子をオンすればよい。
また、他の一例として、前記第２の出力端子から、正の出力電流を出力するとともに、前記第１の出力端子からみた前記第２の出力端子の電圧を、最低電位の電圧とする場合は、前記第２のインバータアームが備える全てのスイッチング素子をオフするとともに、前記第１のインバータアームが備える全てのスイッチング素子をオフすればよい。この場合、前記最低電位点と前記第２の出力端子との間に設けられている、逆並列接続されたダイオードと、前記最高電位点と前記第１の出力端子との間に設けられている、逆並列接続されたダイオードとに電流を流すことにより、前記第２の出力端子から、正の出力電流を出力することができる。
また、前記マルチレベルインバータ、特に３レベルインバータでは、従来の単相３レベルインバータに比べ、ダイオードを４つ削減できている。また、スイッチング素子は削減されていないが、前記第１のスイッチング素子および前記第２のスイッチング素子、ならびに、前記第１のスイッチング素子群に含まれ、一端が前記最高電位点と接続される第３のスイッチング素子および前記第２のスイッチング素子群に含まれ、一端が前記最高電位点と接続される第４のスイッチング素子は、ＭＯＳＦＥＴで構成すると、それぞれソースが共通とすることが出来る。このため、フローティング電源を２系統削減できる。
従って、従来のマルチレベルインバータよりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベルインバータを提供することができる。
本発明のマルチレベルインバータは、上記課題を解決するために、直列に接続されている複数の直流電源と、交流電圧を出力するための第１の出力端子および第２の出力端子とを備え、前記複数の直流電源における最高電位点に印加される直流電圧、前記複数の直流電源における最低電位点に印加される直流電圧、および、隣り合う前記直流電源同士の接続点である電源接続点に印加される直流電圧のいずれかを、前記第１の出力端子に出力する第１のインバータアームと、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力する第２のインバータアームとを備えたマルチレベルインバータであって、前記第１のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第１のスイッチング素子群を備えるとともに、アノードが、前記電源接続点と接続され、かつ、カソードが、前記第１のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、一端が、前記電源接続点と接続され、かつ、他端が、前記第１のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続される第１のスイッチング素子を、前記電源接続点毎に備え、前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ多くなる接続点と、前記第１の出力端子とが接続されており、前記第２のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、アノードが、前記電源接続点と接続され、かつ、カソードが、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、一端が、前記電源接続点と接続され、かつ、他端が、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続される第２のスイッチング素子を、前記電源接続点毎に備え、前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ多くなる接続点と、前記第２の出力端子とが接続されていることを特徴とする。
上記発明によれば、前記第２のインバータアームが有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力できる。また、前記第１のインバータアームが有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第１の出力端子に出力できる。これにより、前記交流電圧を出力することが可能となる。
一例として、前記第２の出力端子から、負の出力電流を出力するとともに、前記第１の出力端子からみた前記第２の出力端子の電圧を、最低電位の電圧とする場合は、前記最高電位点と前記第１の出力端子との間の全てのスイッチング素子をオンするとともに、前記最低電位点と前記第２の出力端子との間の全てのスイッチング素子をオンすればよい。
また、他の一例として、前記第２の出力端子から、負の出力電流を出力するとともに、前記第１の出力端子からみた前記第２の出力端子の電圧を、最高電位の電圧とする場合は、前記第１のインバータアームが備える全てのスイッチング素子をオフするとともに、前記第２のインバータアームが備える全てのスイッチング素子をオフすればよい。この場合、前記最低電位点と前記第１の出力端子との間に設けられている、逆並列接続されたダイオードと、前記最高電位点と前記第２の出力端子との間に設けられている、逆並列接続されたダイオードとに電流を流すことにより、前記第２の出力端子から、負の出力電流を出力することができる。
また、前記マルチレベルインバータ、特に３レベルインバータでは、従来の単相３レベルインバータに比べ、ダイオードを４つ削減できている。
従って、従来のマルチレベルインバータよりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベルインバータを提供することができる。
前記いずれかのマルチレベルインバータでは、前記第１のスイッチング素子群に含まれるスイッチング素子、および、前記第２のスイッチング素子群に含まれるスイッチング素子、および、前記第１のスイッチング素子、および、前記第２のスイッチング素子のオンまたはオフを制御する信号を、それぞれのスイッチング素子に出力する制御手段をさらに備え、前記制御手段は、前記第１のスイッチング素子群に含まれるスイッチング素子が全て同時にオンされないように制御し、前記第２のスイッチング素子群に含まれるスイッチング素子が全て同時にオンされないように制御するとともに、前記最低電位点または前記最高電位点と、前記第１の出力端子との間のスイッチング素子の内、任意の個数のスイッチング素子、前記最低電位点または前記最高電位点と、前記第２の出力端子との間のスイッチング素子の内、任意の個数のスイッチング素子のいずれかを、パルス幅変調制御し、他のスイッチング素子の内、前記最低電位点または前記最高電位点と、前記第１及び第２の出力端子との間のスイッチング素子を、オンまたはオフを維持するように制御し、かつ、前記最高電位点または前記最低電位点と前記第１の出力端子との間のスイッチング素子、前記最高電位点または前記最低電位点と前記第２の出力端子との間のスイッチング素子、前記第１のスイッチング素子、および、第２のスイッチング素子を、前記第２の出力端子から出力される出力電流の極性に応じて、オンまたはオフするよう制御してもよい。
これにより、前記交流電圧として、パルス幅変調された電圧を出力することができる。
さらに、出力電流が正である必要が有る負荷と、出力電流が負である必要が有る負荷との両方に、前記マルチレベルインバータを適用できる。
前記いずれかのマルチレベルインバータでは、前記第１のスイッチング素子群が備えるスイッチング素子、および、前記第２のスイッチング素子群が備えるスイッチング素子、前記第１のスイッチング素子、および、前記第２のスイッチング素子は、半導体スイッチであってもよい。
これにより、機械式スイッチを用いることなく前記マルチレベルインバータを構成することができる。
本発明のマルチレベルインバータは、以上のように、第１のインバータアームは、最高電位点と最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が２つ直列に接続されて成る第１のスイッチング素子群を備えるとともに、前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点と、第１の出力端子とが接続されており、第２のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が偶数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、アノードが、電源接続点と接続され、かつ、カソードが、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、カソードが、前記電源接続点と接続され、かつ、アノードが、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数と、前記最低電位点との間に設けられたスイッチング素子の個数とが同じとなる接続点と、第２の出力端子とが接続されているものである。
また、本発明のマルチレベルインバータは、以上のように、第１のインバータアームは、最高電位点と最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第１のスイッチング素子群を備えるとともに、一端が、電源接続点と接続され、かつ、他端が前記第１のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている直流電源と同数のスイッチング素子を介して、前記最高電位点と接続される第１のスイッチング素子を、前記電源接続点毎に備え、カソードが、前記電源接続点と接続され、かつ、アノードが、前記第１のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ少なくなる接続点と、第１の出力端子とが接続されており、第２のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、一端が、前記電源接続点と接続され、かつ、他端が、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続される第２のスイッチング素子を、前記電源接続点毎に備え、カソードが、前記電源接続点と接続され、かつ、アノードが、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ少なくなる接続点と、第２の出力端子とが接続されているものである。
さらに、本発明のマルチレベルインバータは、以上のように、第１のインバータアームは、最高電位点と最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第１のスイッチング素子群を備えるとともに、アノードが、電源接続点と接続され、かつ、カソードが、前記第１のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、一端が、前記電源接続点と接続され、かつ、他端が、前記第１のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続される第１のスイッチング素子を、前記電源接続点毎に備え、前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ多くなる接続点と、第１の出力端子とが接続されており、第２のインバータアームは、前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、アノードが、前記電源接続点と接続され、かつ、カソードが、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、一端が、前記電源接続点と接続され、かつ、他端が、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続される第２のスイッチング素子を、前記電源接続点毎に備え、前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ多くなる接続点と、第２の出力端子とが接続されているものである。
それゆえ、従来のマルチレベルインバータよりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベルインバータを提供するという効果を奏する。
本発明の実施例に係るマルチレベルインバータの回路図である。 図１の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。 図１の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。 図１の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。 図１の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。 図１の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。 図１の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。 図１の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。 図１の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。 本発明の他の実施例に係るマルチレベルインバータの回路図である。 図１０の回路において出力電流ｉｏが正である場合、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。 図１０の回路において出力電流ｉｏが負である場合、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。 図１０の回路において出力電流ｉｏが正である場合、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。 図１０の回路において出力電流ｉｏが負である場合、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。 図１０の回路において出力電流ｉｏが負である場合、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。 図１０の回路において出力電流ｉｏが正である場合、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。 図１０の回路において出力電流ｉｏが負である場合、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。 図１０の回路において出力電流ｉｏが正である場合、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。 図１０のマルチレベルインバータにおけるＵ相、Ｗ相のインバータアームのハイサイドとローサイドとを入れ換えたマルチレベルインバータの回路図である。 図１０のマルチレベルインバータ２において、Ｕ相、Ｗ相のインバータアームと同一の構成を有するＶ相のインバータアームを追加した３相３レベルインバータの回路図である。 本発明の実施例、および、本発明の他の実施例において、スイッチング素子としてＭＯＳＦＥＴを使用する場合を示す図である。 本発明の実施例、および、本発明の他の実施例において、スイッチング素子としてＩＧＢＴを使用する場合を示す図である。 図１のインバータアーム代わりに適用される特許文献２のインバータアームを示す回路図である。 本発明の実施形態に係る４レベルインバータの回路図である。 従来の単相３レベルインバータの一方の相（Ｕ相）の構成を示す回路図である。 従来の単相３レベルインバータの他方の相（Ｗ相）の構成を示す回路図である。 従来の単相３レベルインバータの回路図である。 線間電圧１周期分の波形を示す波形図である。 図２７の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。 図２７の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。 図２７の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。 図２７の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。
本発明の一実施形態について図１〜図２４に基づいて説明すれば、以下の通りである。まずは、本発明の一実施例について、図１〜図９および図２３に基づいて説明する。
〔実施例１〕
図１は、本実施例１に係るマルチレベルインバータ１の回路図である。
図１のマルチレベルインバータ１では、Ｕ相出力端子６０６から出力されるＵ相電圧と、Ｗ相出力端子６０７から出力されるＷ相電圧との差の電圧である線間電圧ｖｕｗ（交流電圧）が、Ｕ相出力端子６０６とＷ相出力端子６０７との間に接続される負荷に供給される。図１のｉｏは、出力電流である。
マルチレベルインバータ１は、大略的には、直流電源６０１，６０２（複数の直流電源）と、インバータアーム６０００（第２のインバータアーム）と、インバータアーム６００１（第１のインバータアーム）とを備えている。
直流電源６０１は、プラス極が直流電圧端子６０１ａに接続され、マイナス極が直流電圧端子６０２ａに接続されており、直流電圧端子６０１ａと直流電圧端子６０２ａとの間に、１／２Ｖボルトの電圧を印加する。直流電源６０２は、プラス極が直流電圧端子６０２ａに接続され、マイナス極が直流電圧端子６０３ａに接続されており、直流電圧端子６０２ａと直流電圧端子６０３ａとの間に。１／２Ｖボルトの電圧を印加する。これにより、直流電圧端子６０１ａ〜６０３ａには、電圧レベルの異なる直流電圧が、それぞれ発生する。
直流電圧端子６０１ａ〜６０３ａと、Ｕ相出力端子６０６（第２の出力端子）との間には、インバータアーム６０００が設けられている。インバータアーム６０００は、直列に接続されているスイッチング素子６１１ａ〜６１４ａ（偶数個のスイッチング素子）と、それぞれのスイッチング素子に逆並列接続されているダイオード６１１ｂ〜６１４ｂと、直流分圧点である直流電圧端子６０２ａにアノードが接続されているダイオード６２１と、上記直流分圧点にカソードが接続されているダイオード６２２とを有している。そして、スイッチング素子６１１ａ〜６１４ａから２つ選択してＰＷＭ（Pulse Width Modulation：パルス幅変調）制御するとともに、他の２つのスイッチング素子のオン・オフを設定することにより、Ｕ相出力端子６０６からＵ相電圧が出力される。
直流電圧端子６０１ａ，６０３ａと、Ｗ相出力端子６０７（第１の出力端子）との間には、インバータアーム６００１が設けられている。インバータアーム６００１は、直列に接続されているスイッチング素子６１５ａ，６１６ａと、それぞれのスイッチング素子に逆並列接続されているダイオード６１５ｂ，６１６ｂを有している。そして、インバータから出力される出力電流ｉｏの方向（出力電流ｉｏが正であるか負であるか）に応じて、スイッチング素子６１５ａ，６１６ａのオン・オフを制御することにより、Ｗ相出力端子６０７からＷ相電圧が出力される。
図１のマルチレベルインバータ１において、直流電圧端子６０１ａは、スイッチング素子６１１ａの一端と、ダイオード６１１ｂのカソードと、スイッチング素子６１５ａの一端と、ダイオード６１５ｂのカソードとに接続されている。
スイッチング素子６１１ａの他端と、ダイオード６１１ｂのアノードと、スイッチング素子６１２ａの一端と、ダイオード６１２ｂのカソードと、ダイオード６２１のカソードとは、互いに接続されている。
スイッチング素子６１２ａの他端と、ダイオード６１２ｂのアノードと、スイッチング素子６１３ａの一端と、ダイオード６１３ｂのカソードと、Ｕ相出力端子６０６とは、互いに接続されている。
スイッチング素子６１５ａの他端と、ダイオード６１５ｂのアノードと、スイッチング素子６１６ａの一端と、ダイオード６１６ｂのカソードと、Ｗ相出力端子６０７とは、互いに接続されている。
スイッチング素子６１３ａの他端と、ダイオード６１３ｂのアノードと、スイッチング素子６１４ａの一端と、ダイオード６１４ｂのカソードと、ダイオード６２２のアノードとは、互いに接続されている。
ダイオード６２１のアノードと、ダイオード６２２のカソードと、直流電圧端子６０２ａとは、互いに接続されている。
そして、スイッチング素子６１４ａの他端と、ダイオード６１４ｂのアノードと、スイッチング素子６１６ａの他端と、ダイオード６１６ｂのアノードと、直流電圧端子６０３ａとは、互いに接続されている。
なお、スイッチング素子とダイオードとが逆並列接続されている状態とは、以下の状態を示す。即ち、スイッチの一端とダイオードのカソードとが接続されているとともに、スイッチの他端とダイオードのアノードとが接続されており、スイッチが導通した時に、スイッチの一端からスイッチの他端へ電流が流れても、ダイオードが導通しない状態を示す。
図１に示す本実施例１のマルチレベルインバータ１において、インバータアーム６００１は、背景技術の欄にて説明した従来の単相３レベルインバータが有し、かつ、スイッチング素子を４つ、ダイオードを６つ有しているインバータアーム１３２を簡略化したものである。よって、図１に示す本実施例１のマルチレベルインバータ１では、図２７に示す従来の単相３レベルインバータに比べ、スイッチング素子を２つ、ダイオードを４つ削減できている。また、スイッチング素子を２つ削減できているので、それに伴い、フローティング電源も２系統削減できる。
従って、従来の単相３レベルインバータ（図２７）よりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベル（単相３レベル）インバータを提供することができる。
（線間電圧ｖｕｗと出力電流ｉｏとが同位相となる負荷）
図２〜図５は、それぞれ、図１のマルチレベルインバータ１におけるスイッチング素子の状態を示す回路図である。より具体的には、図２〜図５は、線間電圧ｖｕｗと出力電流ｉｏとが同位相となる負荷の場合（例えば、本発明を系統連系インバータに適用し、これを連系運転させた場合）におけるスイッチング素子の状態を示す回路図である。線間電圧ｖｕｗ１周期分の波形は、従来例と同様に、図２８の波形図において示される。
なお、系統連系インバータとは、商用系統に接続して交流電力を供給するインバータであり、商用系統が負荷である。
図２〜図５について、具体的に説明する。図２は、図１の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。また、図３は、図１の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。さらに、図４は、図１の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。そして、図５は、図１の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。
まず、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間において、Ｕ相のインバータアーム６０００では、スイッチング素子６１１ａをオフし、スイッチング素子６１４ａをオフする。また、スイッチング素子６１２ａおよびスイッチング素子６１３ａを、同極性でＰＷＭ制御する。同極性でＰＷＭ制御する場合、一方のスイッチング素子をオンする時は、他方のスイッチング素子もオンする。オフの場合も同様である。
一方、Ｗ相のインバータアーム６００１では、スイッチング素子６１５ａをオフし、スイッチング素子６１６ａをオンする。
このようなスイッチング制御を行うことにより、図２に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間に示される波形となる。線間電圧ｖｕｗが０の時は、逆並列に接続されているダイオード６１３ｂ，６１４ｂが導通する。
次に、図２８の時刻ｔ２から時刻ｔ３までの期間おいて、Ｕ相のインバータアーム６０００では、スイッチング素子６１２ａをオンし、スイッチング素子６１４ａをオフする。また、スイッチング素子６１１ａおよびスイッチング素子６１３ａを、互いに逆極性でＰＷＭ制御する。互いに逆極性でＰＷＭ制御する場合、一方のスイッチング素子をオンする時に、他方のスイッチング素子をオフする。
一方、Ｗ相のインバータアーム６００１では、スイッチング素子６１５ａをオフし、スイッチング素子６１６ａをオンする。
このようなスイッチング制御を行うことにより、図３に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、図２８の時刻ｔ２から時刻ｔ３までの期間に示される波形となる。
さらに、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間において、Ｕ相のインバータアーム６０００では、スイッチング素子６１１ａをオフし、スイッチング素子６１４ａをオフする。また、スイッチング素子６１２ａおよびスイッチング素子６１３ａを、同極性でＰＷＭ制御する。
一方、Ｗ相のインバータアーム６００１では、スイッチング素子６１５ａをオンし、スイッチング素子６１６ａをオフする。
このようなスイッチング制御を行うことにより、図４に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間に示される波形となる。線間電圧ｖｕｗが０の時は、逆並列に接続されているダイオード６１１ｂ，６１２ｂが導通する。
そして、図２８の時刻ｔ５から時刻ｔ６までの期間において、Ｕ相のインバータアーム６０００では、スイッチング素子６１１ａをオフし、スイッチング素子６１３ａをオンする。また、スイッチング素子６１２ａおよびスイッチング素子６１４ａを、互いに逆極性でＰＷＭ制御する。
一方、Ｗ相のインバータアーム６００１では、スイッチング素子６１５ａをオンし、スイッチング素子６１６ａをオフする。
このようなスイッチング制御をすることにより、図５に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、図２８の時刻ｔ５から時刻ｔ６までの期間に示される波形となる。
このようにして、図１のマルチレベルインバータ１において、時刻ｔ１から時刻ｔ７まで１周期の制御を行う。１周期の制御が終了すると、時刻ｔ１に戻る。
（線間電圧ｖｕｗの位相と出力電流ｉｏの位相とが異なる負荷）
図６〜図９は、線間電圧ｖｕｗの位相と出力電流ｉｏの位相とが異なる負荷の場合（例えば、本発明を系統連系インバータに適用し、これを自立運転させ、負荷をＬ負荷とした場合（系統連系インバータ自立運転Ｌ負荷、後述する））におけるスイッチング素子の状態を示す回路図である。
ここで、系統連系インバータの運転状態について説明する。系統連系インバータには、基本的に２つの運転状態が存在する、即ち、連系運転および自立運転である。連系運転は、“商用系統に接続して交流電力を供給する”運転である。一方、自立運転は、商用系統には接続せず、商用系統ではない種々の負荷に交流電力を供給する運転である。この自立運転時に接続する負荷を、モーター等のＬ負荷とした状態を、上述するように「系統連系インバータ自立運転Ｌ負荷」と称することにする。
以下の記載において、図６〜図９について具体的に説明する。図６は、図１の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。また、図７は、図１の回路において出力電流ｉｏが負である場合に、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。さらに、図８は、図１の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。そして、図９は、図１の回路において出力電流ｉｏが正である場合に、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。
まず、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間において、出力電流ｉｏが正である場合だが、この場合、マルチレベルインバータ１では、図２に示すように各スイッチをオン・オフすればよい。
一方、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間において、出力電流ｉｏが負である場合、Ｕ相のインバータアーム６０００では、スイッチング素子６１１ａをオフし、スイッチング素子６１３ａをオンする。また、スイッチング素子６１２ａおよびスイッチング素子６１４ａを、互いに逆極性でＰＷＭ制御する。これに対して、Ｗ相のインバータアーム６００１では、スイッチング素子６１５ａをオフし、スイッチング素子６１６ａをオフする。
このようなスイッチング制御を行うことにより、図６に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが負の状態で、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間に示される波形となる。図６に示される状態では、逆並列に接続されているダイオード６１６ｂが導通する。
次に、図２８の時刻ｔ２から時刻ｔ３までの期間において、出力電流ｉｏが正である場合だが、この場合、マルチレベルインバータ１では、図３に示すように各スイッチをオン・オフすればよい。
一方、図２８の時刻ｔ２から時刻ｔ３までの期間において、出力電流ｉｏが負である場合、Ｕ相のインバータアーム６０００では、スイッチング素子６１１ａをオフし、スイッチング素子６１４ａをオフする。また、スイッチング素子６１２ａおよびスイッチング素子６１３ａを、同極性でＰＷＭ制御する。これに対して、Ｗ相のインバータアーム６００１では、スイッチング素子６１５ａをオフし、スイッチング素子６１６ａをオフする。
このようなスイッチング制御を行うことにより、図７に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが負の状態で、図２８の時刻ｔ２から時刻ｔ３までの期間に示される波形となる。図７に示される状態では、逆並列に接続されているダイオード６１６ｂが導通する。また、線間電圧ｖｕｗがＶの時は、逆並列に接続されているダイオード６１１ｂ，６１２ｂが導通する。
次に、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間において、出力電流ｉｏが負である場合だが、この場合、マルチレベルインバータ１では、図４に示すように各スイッチをオン・オフすればよい。
一方、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間において、出力電流ｉｏが正である場合、Ｕ相のインバータアーム６０００では、スイッチング素子６１２ａをオンし、スイッチング素子６１４ａをオフする。また、スイッチング素子６１１ａおよびスイッチング素子６１３ａを、互いに逆極性でＰＷＭ制御する。これに対して、Ｗ相のインバータアーム６００１では、スイッチング素子６１５ａをオフし、スイッチング素子６１６ａをオフする。
このようなスイッチング制御を行うことにより、図８に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが正の状態で、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間に示される波形となる。図８に示される状態では、逆並列に接続されているダイオード６１５ｂが導通する。
次に、図２８の時刻ｔ５から時刻ｔ６までの期間において、出力電流ｉｏが負である場合だが、この場合、マルチレベルインバータ１では、図５に示すように各スイッチをオン・オフすればよい。
一方、図２８の時刻ｔ５から時刻ｔ６までの期間において、出力電流ｉｏが正である場合、Ｕ相のインバータアーム６０００では、スイッチング素子６１１ａをオフし、スイッチング素子６１４ａをオフする。また、スイッチング素子６１２ａおよびスイッチング素子６１３ａを、同極性でＰＷＭ制御する。これに対して、Ｗ相のインバータアーム６００１では、スイッチング素子６１５ａをオフし、スイッチング素子６１６ａをオフする。
このようなスイッチング制御を行うことにより、図９に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが正の状態で、図２８の時刻ｔ５から時刻ｔ６までの期間に示される波形となる。図９に示される状態では、逆並列に接続されているダイオード６１５ｂが導通する。また、線間電圧ｖｕｗが−Ｖの時は、逆並列に接続されているダイオード６１３ｂ，６１４ｂが導通する。
このようにして、図１のマルチレベルインバータ１において、時刻ｔ１から時刻ｔ７まで１周期の制御を行う。１周期の制御が終了すると、時刻ｔ１に戻る。
以上のように、本実施例１に係るマルチレベルインバータ１によれば、インバータアーム６０００が有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、Ｕ相出力端子６０６に出力できる。また、インバータアーム６００１が有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、および、前記最低電位点に印加される直流電圧のいずれかを、Ｗ相出力端子６０７に出力できる。これにより、線間電圧ｖｕｗを出力することが可能となる。
マルチレベルインバータ１では、第１のスイッチング素子群に含まれるスイッチング素子６１５ａ，６１６ａ、および、第２のスイッチング素子群に含まれるスイッチング素子６１１ａ〜６１４ａのオンまたはオフを制御する信号を、それぞれのスイッチング素子に出力する制御回路５０（制御手段）をさらに備え、制御回路５０は、第１のスイッチング素子群に含まれるスイッチング素子６１５ａ，６１６ａが同時にオンされないように制御し、第２のスイッチング素子群に含まれるスイッチング素子６１１ａ〜６１４ａが全て同時にオンされないように制御するとともに、図２〜図９に示したスイッチング制御をしてもよい。すなわち、制御回路５０は、前記第２のスイッチング素子群に含まれるスイッチング素子の内、任意の個数のスイッチング素子を、パルス幅変調制御し、他のスイッチング素子を、オンまたはオフを維持するように制御し、かつ、前記第１のスイッチング素子群に含まれるスイッチング素子の内のいずれかを前記第２の出力端子から出力される出力電流の極性に応じてオンまたはオフするよう制御してもよい。
これにより、線間電圧ｖｕｗとして、パルス幅変調された電圧を出力することができる。
また、出力電流ｉｏが正である必要が有る負荷と、出力電流ｉｏが負である必要が有る負荷との両方に、マルチレベルインバータ１を適用できる。
なお、本実施例１の変形例として、図１のインバータアーム６０００の代わりに、図２３に示す特許文献２のインバータアーム６０００’を適用することも可能である。特許文献２に係る発明の効果により、ダイオードとフローティング電源との数は、さらに削減される。
〔実施例２〕
本発明の他の実施例について、図１０〜図２０に基づいて説明すれば、以下の通りである。なお、本実施例２において説明すること以外の構成は、前記実施例１と同じである。また、説明の便宜上、前記実施例１の図面に示した部材と同一の機能を有する部材については、同一の符号を付し、その説明を省略する。
図１０は、本実施例２に係るマルチレベルインバータ２の回路図である。
図１０のマルチレベルインバータ２では、Ｕ相出力端子９０６から出力されるＵ相電圧と、Ｗ相出力端子９０７から出力されるＷ相電圧との差の電圧である線間電圧ｖｕｗが、Ｕ相出力端子９０６とＷ相出力端子９０７との間に接続される負荷に供給される。図１０のｉｏは、出力電流である。また、線間電圧ｖｕｗ１周期分の波形は、従来例と同様に、図２８の波形図において示される。
マルチレベルインバータ２は、大略的には、直流電源９０１，９０２（複数の直流電源）と、インバータアーム９０００（第２のインバータアーム）と、インバータアーム９００１（第１のインバータアーム）とを備えている。
直流電源９０１は、プラス極が直流電圧端子９０１ａに接続され、マイナス極が直流電圧端子９０２ａに接続されており、直流電圧端子９０１ａと直流電圧端子９０２ａとの間に、１／２Ｖボルトの電圧を印加する。直流電源９０２は、プラス極が直流電圧端子９０２ａに接続され、マイナス極が直流電圧端子９０３ａに接続されており、直流電圧端子９０２ａと直流電圧端子９０３ａとの間に。１／２Ｖボルトの電圧を印加する。これにより、直流電圧端子９０１ａ〜９０３ａには、電圧レベルの異なる直流電圧が、それぞれ発生する。
直流電圧端子９０１ａ〜９０３ａと、Ｕ相出力端子９０６（第２の出力端子）との間には、インバータアーム９０００が設けられている。インバータアーム９０００は、直列に接続されているスイッチング素子９１１ａ〜９１３ａ（第２のスイッチング素子群）と、それぞれのスイッチング素子に逆並列接続されているダイオード９１１ｂ〜９１３ｂと、直流分圧点である直流電圧端子９０２ａに一端が接続されているスイッチング素子９３１（第２のスイッチング素子）と、上記直流分圧点にカソードが接続されているダイオード９２１とを有している。そして、スイッチング素子９１１ａ，９３１のオン・オフを、マルチレベルインバータ２の出力電流ｉｏの方向（出力電流ｉｏが正であるか負であるか）に応じて制御し、スイッチング素子９１２ａ，９１３ａを選択的にＰＷＭ制御することにより、Ｕ相出力端子９０６からＵ相電圧が出力される。
直流電圧端子９０１ａ〜９０３ａと、Ｗ相出力端子９０７（第１の出力端子）との間には、インバータアーム９００１が設けられている。インバータアーム９００１は、直列に接続されているスイッチング素子９１４ａ〜９１６ａ（第１のスイッチング素子群）と、それぞれのスイッチング素子に逆並列接続されているダイオード９１４ｂ〜９１６ｂと、直流分圧点である直流電圧端子９０２ａに一端が接続されているスイッチング素子９３２（第１のスイッチング素子）と、上記直流分圧点にカソードが接続されているダイオード９２２とを有している。そして、スイッチング素子９１４ａ，９３２のオン・オフを、マルチレベルインバータ２の出力電流ｉｏの方向に応じて制御し、スイッチング素子９１５ａ，９１６ａを選択的にＰＷＭ制御することにより、Ｗ相出力端子９０７からＷ相電圧が出力される。
図１０のマルチレベルインバータ２において、直流電圧端子９０１ａは、スイッチング素子９１１ａの一端と、ダイオード９１１ｂのカソードと、スイッチング素子９１４ａの一端と、ダイオード９１４ｂのカソードとに接続されている。
スイッチング素子９１１ａの他端と、ダイオード９１１ｂのアノードと、スイッチング素子９１２ａの一端と、ダイオード９１２ｂのカソードと、スイッチング素子９３１の他端と、Ｕ相出力端子９０６とは、互いに接続されている。
スイッチング素子９１２ａの他端と、ダイオード９１２ｂのアノードと、スイッチング素子９１３ａの一端と、ダイオード９１３ｂのカソードと、ダイオード９２１のアノードとは、互いに接続されている。
スイッチング素子９１４ａの他端と、ダイオード９１４ｂのアノードと、スイッチング素子９１５ａの一端と、ダイオード９１５ｂのカソードと、スイッチング素子９３２の他端と、Ｗ相出力端子９０７とは、互いに接続されている。
スイッチング素子９１５ａの他端と、ダイオード９１５ｂのアノードと、スイッチング素子９１６ａの一端と、ダイオード９１６ｂのカソードと、ダイオード９２２のアノードとは、互いに接続されている。
スイッチング素子９３１の一端と、ダイオード９２１のカソードと、スイッチング素子９３２の一端と、ダイオード９２２のカソードと、直流電圧端子９０２ａとは、互いに接続されている。
そして、スイッチング素子９１３ａの他端と、ダイオード９１３ｂのアノードと、スイッチング素子９１６ａの他端と、ダイオード９１６ｂのアノードと、直流電圧端子９０３ａとは、互いに接続されている。
図１０に示す本実施例２のマルチレベルインバータ２では、図２７に示す従来の単相３レベルインバータに比べ、ダイオードを４つ削減できている。また、スイッチング素子は削減されていないが、図１０におけるスイッチング素子９１１ａ，９３１、および、スイッチング素子９１４ａ，９３２は、ＭＯＳＦＥＴで構成すると、それぞれソースが共通とすることが出来る。このため、フローティング電源を２系統削減できる。
従って、従来の単相３レベルインバータ（図２７）よりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベル（単相３レベル）インバータを提供することができる。
図１１〜図１８は、それぞれ、図１０のマルチレベルインバータ２におけるスイッチング素子の状態を示す回路図である。
図１１〜図１８について、具体的に説明する。図１１は、図１０の回路において出力電流ｉｏが正である場合、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。また、図１２は、図１０の回路において出力電流ｉｏが負である場合、図２８の時刻ｔ１から時刻ｔ２までの期間と、図２８の時刻ｔ３から時刻ｔ４までの期間とにおけるスイッチング素子の状態を示す回路図である。さらに、図１３は、図１０の回路において出力電流ｉｏが正である場合、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。さらに、図１４は、図１０の回路において出力電流ｉｏが負である場合、図２８の時刻ｔ２から時刻ｔ３までの期間におけるスイッチング素子の状態を示す回路図である。さらに、図１５は、図１０の回路において出力電流ｉｏが負である場合、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。さらに、図１６は、図１０の回路において出力電流ｉｏが正である場合、図２８の時刻ｔ４から時刻ｔ５までの期間と、図２８の時刻ｔ６から時刻ｔ７までの期間とにおけるスイッチング素子の状態を示す回路図である。さらに、図１７は、図１０の回路において出力電流ｉｏが負である場合、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。そして、図１８は、図１０の回路において出力電流ｉｏが正である場合、図２８の時刻ｔ５から時刻ｔ６までの期間におけるスイッチング素子の状態を示す回路図である。
まず、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間において、出力電流ｉｏが正である場合、Ｕ相のインバータアーム９０００では、スイッチング素子９１１ａをオンし、スイッチング素子９１２ａをオフし、スイッチング素子９１３ａをオフし、スイッチング素子９３１をオフする。これに対して、Ｗ相のインバータアーム９００１では、スイッチング素子９１４ａをオフし、スイッチング素子９１６ａをオフし、スイッチング素子９３２をオフする。また、スイッチング素子９１５ａをＰＷＭ制御する。
このようなスイッチング制御を行うことにより、図１１に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが正の状態で、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間に示される波形となる。線間電圧ｖｕｗが０の時は、逆並列に接続されているダイオード９１４ｂが導通する。
一方、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間において、出力電流ｉｏが負である場合、Ｕ相のインバータアーム９０００では、スイッチング素子９１１ａをオフし、スイッチング素子９１３ａをオフし、スイッチング素子９３１をオフする。また、スイッチング素子９１２ａをＰＷＭ制御する。これに対して、Ｗ相のインバータアーム９００１では、スイッチング素子９１４ａをオフし、スイッチング素子９１５ａをオフし、スイッチング素子９１６ａをオフし、スイッチング素子９３２をオンする。
このようなスイッチング制御を行うことにより、図１２に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが負の状態で、図２８の時刻ｔ１から時刻ｔ２までの期間、および、図２８の時刻ｔ３から時刻ｔ４までの期間に示される波形となる。線間電圧ｖｕｗが１／２Ｖの時は、逆並列に接続されているダイオード９１１ｂが導通する。
次に、図２８の時刻ｔ２から時刻ｔ３までの期間において、出力電流ｉｏが正である場合、Ｕ相のインバータアーム９０００では、スイッチング素子９１１ａをオンし、スイッチング素子９１２ａをオフし、スイッチング素子９１３ａをオフし、スイッチング素子９３１をオフする。これに対して、Ｗ相のインバータアーム９００１では、スイッチング素子９１４ａをオフし、スイッチング素子９１５ａをオンし、スイッチング素子９３２をオフする。また、スイッチング素子９１６ａをＰＷＭ制御する。
このようなスイッチング制御を行うことにより、図１３に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが正の状態で、図２８の時刻ｔ２から時刻ｔ３までの期間に示される波形となる。
一方、図２８の時刻ｔ２から時刻ｔ３までの期間において、出力電流ｉｏが負である場合、Ｕ相のインバータアーム９０００では、スイッチング素子９１１ａをオフし、スイッチング素子９１３ａをオフし、スイッチング素子９３１をオフする。また、スイッチング素子９１２ａをＰＷＭ制御する。これに対して、Ｗ相のインバータアーム９００１では、スイッチング素子９１４ａをオフし、スイッチング素子９１５ａをオフし、スイッチング素子９１６ａをオフし、スイッチング素子９３２をオフする。
このようなスイッチング制御を行うことにより、図１４に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが負の状態で、図２８の時刻ｔ２から時刻ｔ３までの期間に示される波形となる。図１４に示される状態では、逆並列に接続されているダイオード９１５ｂ，９１６ｂが導通する。線間電圧ｖｕｗがＶの時は、逆並列に接続されているダイオード９１１ｂが導通する。
次に、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間において、出力電流ｉｏが負である場合、Ｕ相のインバータアーム９０００では、スイッチング素子９１１ａをオフし、スイッチング素子９１３ａをオフし、スイッチング素子９３１をオフする。また、スイッチング素子９１２ａをＰＷＭ制御する。これに対して、Ｗ相のインバータアーム９００１では、スイッチング素子９１４ａをオンし、スイッチング素子９１５ａをオフし、スイッチング素子９１６ａをオフし、スイッチング素子９３２をオフする。
このようなスイッチング制御を行うことにより、図１５に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが負の状態で、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間に示される波形となる。線間電圧ｖｕｗが０の時は、逆並列に接続されているダイオード９１１ｂが導通する。
一方、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間において、出力電流ｉｏが正である場合、Ｕ相のインバータアーム９０００では、スイッチング素子９１１ａをオフし、スイッチング素子９１２ａをオフし、スイッチング素子９１３ａをオフし、スイッチング素子９３１をオンする。これに対して、Ｗ相のインバータアーム９００１では、スイッチング素子９１４ａをオフし、スイッチング素子９１６ａをオフし、スイッチング素子９３２をオフする。また、スイッチング素子９１５ａをＰＷＭ制御する。
このようなスイッチング制御を行うことにより、図１６に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが正の状態で、図２８の時刻ｔ４から時刻ｔ５までの期間、および、図２８の時刻ｔ６から時刻ｔ７までの期間に示される波形となる。線間電圧ｖｕｗが−１／２Ｖの時は、逆並列に接続されているダイオード９１４ｂが導通する。
次に、図２８の時刻ｔ５から時刻ｔ６までの期間において、出力電流ｉｏが負である場合、Ｕ相のインバータアーム９０００では、スイッチング素子９１１ａをオフし、スイッチング素子９１２ａをオンし、スイッチング素子９３１をオフする。また、スイッチング素子９１３ａをＰＷＭ制御する。これに対して、Ｗ相のインバータアーム９００１では、スイッチング素子９１４ａをオンし、スイッチング素子９１５ａをオフし、スイッチング素子９１６ａをオフし、スイッチング素子９３２をオフする。
このようなスイッチング制御を行うことにより、図１７に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが負の状態で、図２８の時刻ｔ５から時刻ｔ６までの期間に示される波形となる。
一方、図２８の時刻ｔ５から時刻ｔ６までの期間において、出力電流ｉｏが正である場合、Ｕ相のインバータアーム９０００では、スイッチング素子９１１ａをオフし、スイッチング素子９１２ａをオフし、スイッチング素子９１３ａをオフし、スイッチング素子９３１をオフする。これに対して、Ｗ相のインバータアーム９００１では、スイッチング素子９１４ａをオフし、スイッチング素子９１６ａをオフし、スイッチング素子９３２をオフする。また、スイッチング素子９１５ａをＰＷＭ制御する。
このようなスイッチング制御を行うことにより、図１８に示されるような状態の繰り返しが生じる。従って、線間電圧ｖｕｗは、出力電流ｉｏが正の状態で、図２８の時刻ｔ５から時刻ｔ６までの期間に示される波形となる。図１８に示される状態では、逆並列に接続されているダイオード９１２ｂ，９１３ｂが導通する。線間電圧ｖｕｗが−Ｖの時は、逆並列に接続されているダイオード９１４ｂが導通する。
このようにして、図１０のマルチレベルインバータ２において、時刻ｔ１から時刻ｔ７まで１周期の制御を行う。１周期の制御が終了すると、時刻ｔ１に戻る。
以上のように、本実施例２に係るマルチレベルインバータ２によれば、インバータアーム９０００が有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、Ｕ相出力端子９０６に出力できる。また、インバータアーム９００１が有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、Ｗ相出力端子９０７に出力できる。これにより、線間電圧ｖｕｗを出力することが可能となる。
マルチレベルインバータ２では、第１のスイッチング素子群に含まれるスイッチング素子９１４ａ，９１５ａ，９１６ａ、および、第２のスイッチング素子群に含まれるスイッチング素子９１１ａ，９１２ａ，９１３ａのオンまたはオフを制御する信号を、それぞれのスイッチング素子に出力する制御回路５０（制御手段）をさらに備え、制御回路５０は、第１のスイッチング素子群に含まれるスイッチング素子９１４ａ，９１５ａ，９１６ａが全て同時にオンされないように制御し、第２のスイッチング素子群に含まれるスイッチング素子９１１ａ，９１２ａ，９１３ａが全て同時にオンされないように制御するとともに、図１１〜図１８に示したスイッチング制御をしてもよい。すなわち、制御回路５０は、前記最低電位点９０３ａと、Ｗ相出力端子９０７との間のスイッチング素子の内、任意の個数のスイッチング素子、前記最低電位点９０３ａと、Ｕ相出力端子９０６との間のスイッチング素子の内、任意の個数のスイッチング素子のいずれかを、パルス幅変調制御し、他のスイッチング素子の内、前記最低電位点９０１ａと、Ｗ相出力端子９０７及びＵ相出力端子９０６との間のスイッチング素子を、オンまたはオフを維持するように制御し、かつ、前記最高電位点９０１ａとＷ相出力端子９０７との間のスイッチング素子、前記最高電位点９０１ａとＵ相出力端子９０６との間のスイッチング素子、前記第１のスイッチング素子９３２、および、第２のスイッチング素子９３１を、Ｕ相出力端子９０６から出力される出力電流ｉｏの極性に応じて、オンまたはオフするよう制御してもよい。
これにより、線間電圧ｖｕｗとして、パルス幅変調された電圧を出力することができる。
さらに、出力電流ｉｏが正である必要が有る負荷と、出力電流ｉｏが負である必要が有る負荷との両方に、マルチレベルインバータ２を適用できる。
（実施例２の変形例）
本実施例２の変形例として、図１０のマルチレベルインバータ２におけるＵ相、Ｗ相のインバータアーム９０００，９００１のハイサイドとローサイドとを入れ換えて、図１９のマルチレベルインバータ２’とすることも可能である。図１９は、マルチレベルインバータ２’の回路図である。
図１９のマルチレベルインバータ２’において、Ｕ相のインバータアーム９０００’は、図１０のマルチレベルインバータ２におけるＵ相のインバータアーム９０００のハイサイドとローサイドとを入れ換えた構成である。同様に、図１９のマルチレベルインバータ２’において、Ｗ相のインバータアーム９００１’は、図１０のマルチレベルインバータ２におけるＷ相のインバータアーム９００１のハイサイドとローサイドとを入れ換えた構成である。
本変形例に係るマルチレベルインバータ２’は、直列に接続されている直流電源９０１，９０２と、線間電圧ｖｕｗを出力するための、Ｕ相出力端子９０６およびＷ相出力端子９０７とを備え、前記直流電源９０１，９０２における最高電位点９０１ａに印加される直流電圧、前記直流電源９０１，９０２における最低電位点９０３ａに印加される直流電圧、および、隣り合う直流電源９０１，９０２同士の接続点である電源接続点９０２ａに印加される直流電圧のいずれかを、Ｗ相出力端子９０７に出力するインバータアーム９００１’と、前記最高電位点９０１ａに印加される直流電圧、前記最低電位点９０３ａに印加される直流電圧、および、前記電源接続点９０２ａに印加される直流電圧のいずれかを、Ｕ相出力端子９０６に出力するインバータアーム９０００’とを備えたマルチレベルインバータであって、インバータアーム９００１’は、前記最高電位点９０１ａと前記最低電位点９０３ａとの間に設けられ、ダイオード９１４ｂ’，９１５ｂ’，９１６ｂ’が逆並列に接続されたスイッチング素子９１４ａ’，９１５ａ’，９１６ａ’が奇数個（この例では３個）直列に接続されて成る第１のスイッチング素子群を備えるとともに、アノードが、前記電源接続点９０２ａと接続され、かつ、カソードが、前記第１のスイッチング素子群に含まれる、前記最高電位点９０１ａと前記電源接続点９０２ａとの間に設けられている直流電源９０１と同数（この例では１個）のスイッチング素子９１６ａ’を介して、前記最高電位点９０１ａと接続されるダイオード９２２’を、前記電源接続点毎（ただしこの例では電源接続点は９０２ａのみ）に備え、一端が、前記電源接続点９０２ａと接続され、かつ、他端が、前記第１のスイッチング素子群に含まれる、前記最低電位点９０３ａと前記電源接続点９０２ａとの間に設けられている直流電源９０２と同数（この例では１個）のスイッチング素子９１４ａ’を介して、前記最低電位点９０３ａと接続されるスイッチング素子９３２’（第１のスイッチング素子）を、前記電源接続点毎（ただしこの例では電源接続点は９０２ａのみ）に備え、前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点９０１ａとの間に設けられたスイッチング素子の個数が、前記最低電位点９０３ａとの間に設けられたスイッチング素子の個数より１つ多くなる接続点（この例ではスイッチング素子９１４ａ’とスイッチング素子９１５ａ’との接続点）と、Ｗ相出力端子９０７とが接続されており、インバータアーム９０００’は、前記最高電位点９０１ａと前記最低電位点９０３ａとの間に設けられ、ダイオード９１１ｂ’，９１２ｂ’，９１３ｂ’が逆並列に接続されたスイッチング素子９１１ａ’，９１２ａ’，９１３ａ’が奇数個（この例では３個）直列に接続されて成る第２のスイッチング素子群を備えるとともに、アノードが、前記電源接続点９０２ａと接続され、かつ、カソードが、前記第２のスイッチング素子群に含まれる、前記最高電位点９０１ａと前記電源接続点９０２ａとの間に設けられている直流電源９０１と同数（この例では１個）のスイッチング素子９１３ａ’を介して、前記最高電位点９０１ａと接続されるダイオード９２１’を、前記電源接続点毎（ただしこの例では電源接続点は９０２ａのみ）に備え、一端が、前記電源接続点９０２ａと接続され、かつ、他端が、前記第２のスイッチング素子群に含まれる、前記最低電位点９０３ａと前記電源接続点９０２ａとの間に設けられている直流電源９０２と同数（この例では１個）のスイッチング素子９１１ａ’を介して、前記最低電位点９０３ａと接続されるスイッチング素子９３１’（第２のスイッチング素子）を、前記電源接続点毎（ただしこの例では電源接続点は９０２ａのみ）に備え、前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点９０１ａとの間に設けられたスイッチング素子の個数が、前記最低電位点９０３ａとの間に設けられたスイッチング素子の個数より１つ多くなる接続点（この例ではスイッチング素子９１１ａ’とスイッチング素子９１２ａ’との接続点）と、Ｕ相出力端子９０６とが接続されている。
上記構成によれば、インバータアーム９０００’が有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点９０１ａに印加される直流電圧、前記最低電位点９０３ａに印加される直流電圧、および、前記電源接続点９０２ａに印加される直流電圧のいずれかを、Ｕ相出力端子９０６に出力できる。また、インバータアーム９００１’が有するスイッチング素子のオン・オフを、適切に制御することにより、前記最高電位点９０１ａに印加される直流電圧、前記最低電位点９０３ａに印加される直流電圧、および、前記電源接続点９０２ａに印加される直流電圧のいずれかを、Ｗ相出力端子９０７に出力できる。これにより、線間電圧ｖｕｗを出力することが可能となる。
一例として、Ｕ相出力端子９０６から、負の出力電流ｉｏを出力するとともに、Ｗ相出力端子９０７からみたＵ相出力端子９０６の電圧（線間電圧ｖｕｗ）を、−Ｖとする場合は、前記最高電位点９０１ａとＷ相出力端子９０７との間の全てのスイッチング素子９１５ａ’，９１６ａ’をオンするとともに、前記最低電位点９０３ａとＵ相出力端子９０６との間の全てのスイッチング素子９１１ａ’をオンすればよい。
また、他の一例として、Ｕ相出力端子９０６から、負の出力電流ｉｏを出力するとともに、Ｗ相出力端子９０７からみたＵ相出力端子９０６の電圧を、Ｖとする場合は、前記最低電位点９０３ａとＷ相出力端子９０７との間のスイッチング素子９１４ａ’をオフするとともに、前記最高電位点９０１ａとＵ相出力端子９０６との間の全てのスイッチング素子９１２ａ’，９１３ａ’をオフすればよい。この場合、前記最低電位点９０３ａとＷ相出力端子９０７との間に設けられている、逆並列接続されたダイオード９１４ｂ’と、前記最高電位点９０１ａとＵ相出力端子９０６との間に設けられている、逆並列接続されたダイオード９１２ｂ’，９１３ｂ’とに電流を流すことにより、Ｕ相出力端子９０６から、負の出力電流ｉｏを出力することができる。
また、マルチレベルインバータ２’では、従来の単相３レベルインバータ（図２７）に比べ、ダイオードを４つ削減できている。
従って、前記従来の単相３レベルインバータよりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させたマルチレベル（単相３レベル）インバータを提供することができる。
（実施例２の拡張変形例）
また、本実施例２の拡張変形形として、図１０のマルチレベルインバータ２において、Ｕ相、Ｗ相のインバータアーム９０００，９００１と同一の構成を有するＶ相のインバータアーム９００２を追加することにより、３相３レベルインバータ２’’を構成することも可能である。図２０は、３相３レベルインバータ２’’の回路図である。
なお、マルチレベルインバータ２では、インバータアーム９０００とインバータアーム９００１とが同一の構成であり、マルチレベルインバータ２’では、インバータアーム９０００’とインバータアーム９００１’とが同一の構成である。ここで、例えば、インバータアーム９０００とインバータアーム９００１’とを組み合わせてマルチレベルインバータを構成することは出来ない。その理由として、出力電圧ｖｕｗが正または負のどちらかの場合はマルチレベル出力となるが、他方は２レベル出力しかできなくなってしまうためである。
〔スイッチング素子〕
実施例１，２におけるスイッチング素子としては、半導体スイッチが使用できる。半導体スイッチを使用することにより、機械式スイッチを用いることなくマルチレベルインバータ１，２，２’を構成することができる。
ただし、図１０のスイッチング素子９３１，９３２として、例えばＭＯＳＦＥＴ（metal-oxide-semiconductor field-effect transistor：金属・酸化物・半導体電界効果トランジスタ）等の、寄生逆並列ダイオードをもつ半導体スイッチは使用できない。
これに対して、図１のスイッチング素子６１１ａ，６１２ａ，６１３ａ，６１４ａ，６１５ａ，６１６ａ、および、図１０のスイッチング素子９１１ａ，９１２ａ，９１３ａ，９１４ａ，９１５ａ，９１６ａとして、例えば上述したＭＯＳＦＥＴ等の、寄生逆並列ダイオードをもつ半導体スイッチを使用してもよい。これにより、図１のダイオード６１１ｂ，６１２ｂ，６１３ｂ，６１４ｂ，６１５ｂ，６１６ｂ、および、図１０のダイオード９１１ｂ，９１２ｂ，９１３ｂ，９１４ｂ，９１５ｂ，９１６ｂを省略することが可能である。
スイッチング素子としてＭＯＳＦＥＴを使用する場合は、図１のスイッチング素子６１１ａ，６１２ａ，６１３ａ，６１４ａ，６１５ａ，６１６ａ、および、図１０のスイッチング素子９１１ａ，９１２ａ，９１３ａ，９１４ａ，９１５ａ，９１６ａの箇所に、図２１に示す極性で挿入すればよい。
また、スイッチング素子としてＩＧＢＴ（Insulated Gate Bipolar Transistor：絶縁ゲートバイポーラトランジスタ）を使用する場合は、図１のスイッチング素子６１１ａ，６１２ａ，６１３ａ，６１４ａ，６１５ａ，６１６ａ、および、図１０のスイッチング素子９１１ａ，９１２ａ，９１３ａ，９１４ａ，９１５ａ，９１６ａ，９３１，９３２の箇所に、図２２に示す極性で挿入すればよい。
〔マルチレベルインバータのレベル数〕
上記実施形態では、３レベルインバータについて述べたが、本発明は３レベルインバータに限定されず、４レベル、５レベル・・・といったあらゆるレベル数のマルチレベルインバータに適用可能である。一例として、図２４に、本発明の実施形態に係る４レベルインバータの回路図を示す。
なお、本実施形態では、主に系統連系インバータについて述べたが、本発明の対象は系統連系インバータに限らない。本発明は、系統連系インバータの他に、モータドライブ用インバータにも適用できる。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明のマルチレベルインバータは、従来のマルチレベルインバータよりも、スイッチング素子の数、ダイオードの数、フローティング電源の数の少なくとも１つを減少させることができるので、回路規模およびコストの低減が求められるマルチレベルインバータに好適に用いることが出来る。
１，２，２’ マルチレベルインバータ
２’’ ３相３レベルインバータ
６０００ インバータアーム（第２のインバータアーム）
６００１ インバータアーム（第１のインバータアーム）
６０００’ インバータアーム
６０１，６０２ 直流電源（複数の直流電源）
６０１ａ〜６０３ａ 直流電圧端子
６０６ Ｕ相出力端子（第２の出力端子）
６０７ Ｗ相出力端子（第１の出力端子）
６１１ａ，６１２ａ，６１３ａ，６１４ａ スイッチング素子（第２のスイッチング素子群）
６１５ａ，６１６ａ スイッチング素子（第１のスイッチング素子群）
６１１ｂ，６１２ｂ，６１３ｂ，６１４ｂ ダイオード
６１５ｂ，６１６ｂ ダイオード
６２１ ダイオード
６２２ ダイオード
９０００，９０００’ インバータアーム（第２のインバータアーム）
９００１，９００１’ インバータアーム（第１のインバータアーム）
９００２ インバータアーム
９０１，９０２ 直流電源（複数の直流電源）
９０１ａ〜９０３ａ 直流電圧端子
９０６ Ｕ相出力端子（第２の出力端子）
９０７ Ｗ相出力端子（第１の出力端子）
９１１ａ，９１２ａ，９１３ａ スイッチング素子（第２のスイッチング素子群）
９１１ａ’，９１２ａ’９１３ａ’ スイッチング素子（第２のスイッチング素子群）
９１４ａ，９１５ａ，９１６ａ スイッチング素子（第１のスイッチング素子群）
９１４ａ’，９１５ａ’，９１６ａ’ スイッチング素子（第１のスイッチング素子群）
９３１，９３１’ スイッチング素子（第２のスイッチング素子）
９３２，９３２’ スイッチング素子（第１のスイッチング素子）
９１１ｂ，９１２ｂ，９１３ｂ ダイオード
９１１ｂ’，９１２ｂ’，９１３ｂ’ ダイオード
９１４ｂ，９１５ｂ，９１６ｂ ダイオード
９１４ｂ’，９１５ｂ’，９１６ｂ’ ダイオード
９２１，９２１’ ダイオード
９２２，９２２’ ダイオード
５０ 制御回路（制御手段）
ｉｏ 出力電流
ｖｕｗ 線間電圧（交流電圧）

Claims (7)

  1. 直列に接続されている複数の直流電源と、
    交流電圧を出力するための第１の出力端子および第２の出力端子と、
    前記複数の直流電源における最高電位点に印加される直流電圧、および、前記複数の直流電源における最低電位点に印加される直流電圧のいずれかを、前記第１の出力端子に出力する第１のインバータアームと、
    前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、隣り合う前記直流電源同士の接続点である電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力する第２のインバータアームとを備えたマルチレベルインバータであって、
    前記第１のインバータアームは、
    前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が２つ直列に接続されて成る第１のスイッチング素子群を備えるとともに、
    前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点と、前記第１の出力端子とが接続されており、
    前記第２のインバータアームは、
    前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が偶数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、
    アノードが、前記電源接続点と接続され、かつ、カソードが、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、
    カソードが、前記電源接続点と接続され、かつ、アノードが、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、
    前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数と、前記最低電位点との間に設けられたスイッチング素子の個数とが同じとなる接続点と、前記第２の出力端子とが接続されていることを特徴とするマルチレベルインバータ。
  2. 直列に接続されている複数の直流電源と、
    交流電圧を出力するための第１の出力端子および第２の出力端子と、
    前記複数の直流電源における最高電位点に印加される直流電圧、前記複数の直流電源における最低電位点に印加される直流電圧、および、隣り合う前記直流電源同士の接続点である電源接続点に印加される直流電圧のいずれかを、前記第１の出力端子に出力する第１のインバータアームと、
    前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力する第２のインバータアームとを備えたマルチレベルインバータであって、
    前記第１のインバータアームは、
    前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第１のスイッチング素子群を備えるとともに、
    一端が、前記電源接続点と接続され、かつ、他端が前記第１のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続される第１のスイッチング素子を、前記電源接続点毎に備え、
    カソードが、前記電源接続点と接続され、かつ、アノードが、前記第１のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、
    前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ少なくなる接続点と、前記第１の出力端子とが接続されており、
    前記第２のインバータアームは、
    前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、
    一端が、前記電源接続点と接続され、かつ、他端が、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続される第２のスイッチング素子を、前記電源接続点毎に備え、
    カソードが、前記電源接続点と接続され、かつ、アノードが、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続されるダイオードを、前記電源接続点毎に備え、
    前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ少なくなる接続点と、前記第２の出力端子とが接続されていることを特徴とするマルチレベルインバータ。
  3. 直列に接続されている複数の直流電源と、
    交流電圧を出力するための第１の出力端子および第２の出力端子とを備え、
    前記複数の直流電源における最高電位点に印加される直流電圧、前記複数の直流電源における最低電位点に印加される直流電圧、および、隣り合う前記直流電源同士の接続点である電源接続点に印加される直流電圧のいずれかを、前記第１の出力端子に出力する第１のインバータアームと、
    前記最高電位点に印加される直流電圧、前記最低電位点に印加される直流電圧、および、前記電源接続点に印加される直流電圧のいずれかを、前記第２の出力端子に出力する第２のインバータアームとを備えたマルチレベルインバータであって、
    前記第１のインバータアームは、
    前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第１のスイッチング素子群を備えるとともに、
    アノードが、前記電源接続点と接続され、かつ、カソードが、前記第１のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、
    一端が、前記電源接続点と接続され、かつ、他端が、前記第１のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続される第１のスイッチング素子を、前記電源接続点毎に備え、
    前記第１のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ多くなる接続点と、前記第１の出力端子とが接続されており、
    前記第２のインバータアームは、
    前記最高電位点と前記最低電位点との間に設けられ、ダイオードが逆並列に接続されたスイッチング素子が奇数個直列に接続されて成る第２のスイッチング素子群を備えるとともに、
    アノードが、前記電源接続点と接続され、かつ、カソードが、前記第２のスイッチング素子群に含まれる、前記最高電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最高電位点と接続されるダイオードを、前記電源接続点毎に備え、
    一端が、前記電源接続点と接続され、かつ、他端が、前記第２のスイッチング素子群に含まれる、前記最低電位点と前記電源接続点との間に設けられている前記直流電源と同数のスイッチング素子を介して、前記最低電位点と接続される第２のスイッチング素子を、前記電源接続点毎に備え、
    前記第２のスイッチング素子群に含まれるスイッチング素子同士の接続点のうち、前記最高電位点との間に設けられたスイッチング素子の個数が、前記最低電位点との間に設けられたスイッチング素子の個数より１つ多くなる接続点と、前記第２の出力端子とが接続されていることを特徴とするマルチレベルインバータ。
  4. 前記第１のスイッチング素子群に含まれるスイッチング素子、および、前記第２のスイッチング素子群に含まれるスイッチング素子のオンまたはオフを制御する信号を、それぞれのスイッチング素子に出力する制御手段をさらに備え、
    前記制御手段は、
    前記第１のスイッチング素子群に含まれるスイッチング素子が同時にオンされないように制御し、
    前記第２のスイッチング素子群に含まれるスイッチング素子が全て同時にオンされないように制御するとともに、
    前記第２のスイッチング素子群に含まれるスイッチング素子の内、任意の個数のスイッチング素子を、パルス幅変調制御し、他のスイッチング素子を、オンまたはオフを維持するように制御し、かつ、
    前記第１のスイッチング素子群に含まれるスイッチング素子の内のいずれかを前記第２の出力端子から出力される出力電流の極性に応じてオンまたはオフするよう制御することを特徴とする請求項１に記載のマルチレベルインバータ。
  5. 前記第１のスイッチング素子群に含まれるスイッチング素子、および、前記第２のスイッチング素子群に含まれるスイッチング素子、および、前記第１のスイッチング素子、および、前記第２のスイッチング素子のオンまたはオフを制御する信号を、それぞれのスイッチング素子に出力する制御手段をさらに備え、
    前記制御手段は、
    前記第１のスイッチング素子群に含まれるスイッチング素子が全て同時にオンされないように制御し、
    前記第２のスイッチング素子群に含まれるスイッチング素子が全て同時にオンされないように制御するとともに、
    前記最低電位点または前記最高電位点と、前記第１の出力端子との間のスイッチング素子の内、任意の個数のスイッチング素子、前記最低電位点または前記最高電位点と、前記第２の出力端子との間のスイッチング素子の内、任意の個数のスイッチング素子のいずれかを、パルス幅変調制御し、他のスイッチング素子の内、前記最低電位点または前記最高電位点と、前記第１及び第２の出力端子との間のスイッチング素子を、オンまたはオフを維持するように制御し、かつ、
    前記最高電位点または前記最低電位点と前記第１の出力端子との間のスイッチング素子、前記最高電位点または前記最低電位点と前記第２の出力端子との間のスイッチング素子、前記第１のスイッチング素子、および、第２のスイッチング素子を、前記第２の出力端子から出力される出力電流の極性に応じて、オンまたはオフするよう制御することを特徴とする請求項２または３記載のマルチレベルインバータ。
  6. 前記第１のスイッチング素子群が備えるスイッチング素子、および、前記第２のスイッチング素子群が備えるスイッチング素子は、半導体スイッチであることを特徴とする請求項１に記載のマルチレベルインバータ。
  7. 前記第１のスイッチング素子群が備えるスイッチング素子、および、前記第２のスイッチング素子群が備えるスイッチング素子、前記第１のスイッチング素子、および、前記第２のスイッチング素子は、半導体スイッチであることを特徴とする請求項２または３に記載のマルチレベルインバータ。
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