WO2013080465A1 - インバータ装置の制御方法及びインバータ装置 - Google Patents

インバータ装置の制御方法及びインバータ装置 Download PDF

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output voltage
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和憲 木寺
真理子 西
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パナソニック 株式会社
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Definitions

  • the present invention relates to an inverter device control method and an inverter device.
  • inverter devices including multi-level inverters are increasingly being used for power conditioners in inverter motors and solar power generation systems (for example, Patent Document 1).
  • the three-level inverter has attracted attention because it can use a switching element having a lower withstand voltage than the two-level inverter.
  • the 3-level inverter includes four switching elements connected in series and two clamp diodes connected in series.
  • the series circuit composed of four switching elements is connected in parallel to two capacitors connected in series that share the voltage of the DC power supply.
  • two positive-side switching elements are referred to as upper-arm switching elements
  • two negative-side switching elements are referred to as lower-arm switching elements.
  • connection point of the two clamp diodes is connected to the connection point of the two capacitors.
  • the cathode terminal of the positive clamp diode is connected to the connection point of the two switching elements of the upper arm.
  • the anode terminal of the negative clamp diode is connected to the connection point of the two switching elements of the lower arm.
  • the inverter device generates a three-level output voltage at the connection point between the upper arm and the lower arm.
  • an inverter device including two three-level inverters connected in parallel has also been proposed.
  • This inverter device supplies two three-level output voltages output from the connection points of the upper and lower arms of two three-level inverters to a filter circuit, and the filter circuit supplies two three-level output voltages.
  • the output voltage can be combined to create a sine wave.
  • this type of three-level inverter receives a voltage divided equally by two capacitors connected in series that share the voltage of the DC power supply, and generates a three-level output voltage from the voltage. Therefore, the capacitance of the capacitor needs to have a sufficiently large value with respect to the output power. As a result, there has been a problem that the capacitor becomes larger and the inverter device becomes larger.
  • an inverter device including a plurality of three-level inverters connected in parallel, one of the three-level inverters is operated at a high frequency, the other three-level inverter is operated at a low frequency, and the difference between the outputs is used as an output voltage. Increase the output voltage.
  • the present invention has been made to solve the above problems, and an object of the present invention is to provide an inverter device control method and an inverter device that can reduce the distortion of the output waveform and that can achieve high efficiency and downsizing. There is to do.
  • a control method for an inverter device comprising: a first inverter capable of generating a plurality of levels of first output voltages; A second inverter connected in parallel with the first inverter and capable of generating a plurality of levels of second output voltage, and an output having a sine waveform by combining the first output voltage and the second output voltage A filter circuit for generating a voltage, and controlling the first inverter and the second inverter so that the filter circuit generates an output voltage having a predetermined sine waveform.
  • Controlling the inverter includes providing a control method for the inverter device, including performing duty control of the second inverter at a high frequency when the second inverter switches the level of the second output voltage.
  • the method may further include stopping duty control of the first inverter that is duty controlled at the high frequency while the second inverter is duty controlled at the high frequency by the control circuit. preferable.
  • each of the first and second inverters is a three-level inverter, and is connected in series, and is a connection point between a first capacitor and a second capacitor that share a DC voltage equally.
  • the first and second inverters comprise generating the first and second output voltages of three levels using the voltage at the connection point.
  • a first inverter capable of generating a plurality of levels of first output voltage in parallel with the first inverter.
  • a second inverter capable of generating a plurality of levels of the second output voltage, and connected to the first inverter and the second inverter to combine the first output voltage and the second output voltage.
  • a filter circuit for generating an output voltage having a sine waveform, and controlling the first inverter and the second inverter to generate an output voltage having a predetermined sine waveform in the filter circuit
  • a control circuit for causing the first inverter to generate a plurality of levels of first output voltages and causing the second inverter to generate a plurality of levels of second output voltages,
  • the control circuit duty-controls the first inverter at a high frequency so as to switch the level of the first output voltage, and controls the second inverter so as to switch the level of the second output voltage.
  • the circuit is provided with an inverter device that duty-controls the second inverter at a high frequency when the second inverter switches the level of the second output voltage.
  • control circuit stops the duty control of the first inverter that is duty-controlled at the high frequency while the second inverter is duty-controlled at the high frequency.
  • the control circuit controls a first control mode in which the first inverter is duty-controlled at a high frequency while the second inverter is duty-controlled at a high frequency, and the second inverter is controlled. It is preferable to have a second control mode in which the duty control of the first inverter is stopped during duty control at a high frequency.
  • the inverter device further includes a first capacitor and a second capacitor that are connected in series and share the DC voltage equally, and each of the first and second inverters is a three-level inverter, and The first and second inverters are connected to a connection point between the first capacitor and the second capacitor, and the first and second inverters use the voltage at the connection point to generate the first and second output voltages of three levels. It is preferable to produce.
  • the inverter device further includes a first capacitor and a second capacitor that are connected in series and share the DC voltage equally, and the control circuit is connected between the first capacitor and the second capacitor. It is preferable to switch the control mode to either the first control mode or the second control mode based on the voltage at the point.
  • the control circuit starts duty control at a high frequency of the second inverter based on a voltage at a connection point between the first capacitor and the second capacitor, Preferably, the duty control of the first inverter is stopped while the second inverter is duty controlled at a high frequency.
  • each of the first and second inverters includes a first series circuit including four switching elements connected in series, and two clamp diodes connected in series.
  • a second series circuit wherein the four switching elements include two switching elements on the upper arm side and two switching elements on the lower arm side, and the two clamp diodes are An upper arm side clamping diode and a lower arm side clamping diode, the upper arm side clamping diode having a cathode terminal connected to a connection point between the two switchings on the upper arm side;
  • the clamp arm on the lower arm side has an anode terminal connected to a connection point between the two switching elements on the lower arm side.
  • a connection point between the first capacitor and the second capacitor is connected to a connection point between the two clamp diodes, and two switching elements on the upper arm side and two on the lower arm side. It is preferable that the filter circuit is connected to a connection point between the switching elements.
  • the distortion of the output waveform can be reduced, and the size can be reduced with high efficiency.
  • the electric circuit diagram of the inverter apparatus of 1st Embodiment of this invention is a wave form chart for explaining an operation of the inverter device of a 1st embodiment of the present invention, (a) is a wave form figure of the 1st output voltage of the 1st inverter, and (b) is the 2nd wave form of the 2nd inverter. 2 is a waveform diagram of the output voltage, and FIG. 5C is a waveform diagram of the output voltage of the inverter device.
  • the inverter device 1 includes a first inverter 10 and a second inverter 20.
  • the first inverter 10 and the second inverter 20 are connected in parallel to form a parallel circuit, and the parallel circuit includes a positive output terminal P1 and a negative output terminal P2 of the DC power supply 2 that generates the power supply voltage Vin. Connected between and.
  • a series circuit of a first capacitor C1 and a second capacitor C2 having the same capacitance value is connected between the positive electrode output terminal P1 and the negative electrode output terminal P2.
  • one terminal of the first capacitor C1 is connected to the positive output terminal P1
  • one terminal of the second capacitor C2 is connected to the negative output terminal P2.
  • half of the power supply voltage Vin is referred to as the input voltage Vc.
  • the first inverter 10 is a three-level inverter and includes first, second, third, and fourth switching elements Q11, Q12, Q13, and Q14.
  • Each switching element Q11 to Q14 is formed of an N-channel MOS transistor, and a body diode D is connected between the source and drain of each MOS transistor.
  • each of the switching elements Q11 to Q14 is embodied as a MOS transistor, but other elements such as an IGBT (Insulated Gate Bipolar Transistor) connected in parallel with a diode so as to allow a commutation current to flow.
  • the switching element may be used.
  • the first to fourth switching elements Q11 to Q14 are connected in series in the order of the first switching element Q11, the second switching element Q12, the third switching element Q13, and the fourth switching element Q14. It is connected to the positive output terminal P1.
  • the first to fourth switching elements Q11 to Q14 are connected in series so that their drain terminals are arranged on the positive electrode output terminal P1 side and their source terminals are arranged on the negative electrode output terminal P2 side.
  • the first and second switching elements Q11 and Q12 on the positive side are referred to as switching elements of the upper arm.
  • the third and fourth switching elements Q13 and Q14 on the negative electrode side are referred to as lower arm switching elements.
  • a connection point (node N1) between the second switching element Q12 of the upper arm and the third switching element Q13 of the lower arm is formed as an output terminal, and the output terminal (node N1) is connected to the filter circuit 30.
  • the first drive signal CT11 is supplied to the gate terminal of the first switching element Q11.
  • the first switching element Q11 is turned on by the high-level first drive signal CT11 and turned off by the low-level first drive signal CT11.
  • the second drive signal CT12 is supplied to the gate terminal of the second switching element Q12.
  • the second switching element Q12 is turned on by the high-level second drive signal CT12 and turned off by the low-level second drive signal CT12.
  • the third drive signal CT13 is supplied to the gate terminal of the third switching element Q13.
  • the third switching element Q13 is turned on by the high-level third drive signal CT13 and turned off by the low-level third drive signal CT13.
  • the fourth drive signal CT14 is supplied to the gate terminal of the fourth switching element Q14.
  • the fourth switching element Q14 is turned on by the high-level fourth drive signal CT14 and turned off by the low-level fourth drive signal CT14.
  • the first inverter 10 includes a first clamp diode D11 and a second clamp diode D12.
  • the first clamp diode D11 and the second clamp diode D12 are connected in series with each other.
  • the first clamp diode D11 includes a cathode terminal connected to a connection point (node N2) between the first switching element Q11 and the second switching element Q12 of the upper arm, and an anode terminal connected to the cathode terminal of the second clamp diode D12. And have.
  • the second clamp diode D12 has a cathode terminal connected to the anode terminal of the first clamp diode D11, and an anode connected to the connection point (node N3) of the third switching element Q13 and the fourth switching element Q14 of the lower arm. Terminal.
  • the first inverter 10 has a first output voltage V1 in three stages of 0 volt, input voltage Vc, and power supply voltage Vin by appropriately switching on / off of the first to fourth switching elements Q11 to Q14. Can be generated at the output terminal (node N1).
  • the first output voltage V1 generated at the output terminal (node N1) is 0 volts. is there.
  • the first output voltage V1 generated at the output terminal (node N1) is the input voltage Vc. Is the same.
  • the first output voltage V1 generated at the output terminal (node N1) is the power supply voltage Vin. The same.
  • the second inverter 20 is a three-level inverter and includes fifth, sixth, seventh, and eighth switching elements Q21, Q22, Q23, Q24.
  • Each switching element Q21 to Q24 is formed of an N-channel MOS transistor, and a body diode D is connected between the source and drain of each MOS transistor.
  • each of the switching elements Q21 to Q24 is embodied as a MOS transistor, but other elements such as an IGBT (Insulated Gate Bipolar Transistor) connected in parallel with a diode so that a commutation current can flow.
  • the switching element may be used.
  • the fifth to eighth switching elements Q21 to Q24 are connected in series in the order of the fifth switching element Q21, the sixth switching element Q22, the seventh switching element Q23, and the eighth switching element Q24. It is connected to the positive output terminal P1.
  • the fifth to eighth switching elements Q21 to Q24 are connected in series so that their drain terminals are arranged on the positive electrode output terminal P1 side and their source terminals are arranged on the negative electrode output terminal P2 side.
  • the fifth and sixth switching elements Q21 and Q22 on the positive electrode side are referred to as upper arm switching elements.
  • the negative-side seventh and eighth switching elements Q23 and Q24 are referred to as lower-arm switching elements.
  • a connection point (node N4) between the sixth switching element Q22 of the upper arm and the seventh switching element Q23 of the lower arm is formed as an output terminal, and the output terminal (node N4) is connected to the filter circuit 30.
  • the fifth drive signal CT21 is supplied to the gate terminal of the fifth switching element Q21.
  • the fifth switching element Q21 is turned on by a high-level fifth drive signal CT21 and turned off by a low-level fifth drive signal CT21.
  • the sixth drive signal CT22 is supplied to the gate terminal of the sixth switching element Q22.
  • the sixth switching element Q22 is turned on by a high level sixth drive signal CT22 and turned off by a low level sixth drive signal CT22.
  • the seventh drive signal CT23 is supplied to the gate terminal of the seventh switching element Q23.
  • the seventh switching element Q23 is turned on by the high level seventh drive signal CT23 and turned off by the low level seventh drive signal CT23.
  • the eighth drive signal CT24 is supplied to the gate terminal of the eighth switching element Q24.
  • the eighth switching element Q24 is turned on by the high-level eighth drive signal CT24 and turned off by the low-level eighth drive signal CT24.
  • the second inverter 20 includes a third clamp diode D21 and a fourth clamp diode D22.
  • the third clamp diode D21 and the fourth clamp diode D22 are connected in series with each other.
  • the third clamp diode D21 includes a cathode terminal connected to the connection point (node N5) of the fifth switching element Q21 and the sixth switching element Q22 of the upper arm, and an anode terminal connected to the cathode terminal of the fourth clamp diode D22. And have.
  • the fourth clamp diode D22 has a cathode terminal connected to the anode terminal of the third clamp diode D21 and an anode connected to the connection point (node N6) of the seventh switching element Q23 and the eighth switching element Q24 of the lower arm. Terminal.
  • the second inverter 20 has a three-stage second output voltage V2 of 0 volt, input voltage Vc, and power supply voltage Vin by appropriately switching on / off of the fifth to eighth switching elements Q21 to Q24. Can be generated at the output terminal (node N4).
  • the second output voltage V2 generated at the output terminal (node N4) is 0 volts. .
  • the second output voltage V2 generated at the output terminal (node N4) is the input voltage Vc. The same.
  • the second output voltage V2 generated at the output terminal (node N4) is the power supply voltage Vin. The same.
  • the first output voltage V 1 generated by the first inverter 10 and the second output voltage V 2 generated by the second inverter 20 are supplied to the filter circuit 30.
  • the filter circuit 30 includes a first output voltage V1 supplied from the first inverter 10 shown in FIG. 2A and a second output voltage supplied from the second inverter 20 shown in FIG. V2 is synthesized to generate the output voltage Vt shown in FIG.
  • the filter circuit 30 filters the combined waveform W1 that is the difference between the first output voltage V1 and the second output voltage V2 and is shown by a solid line in FIG. 2C.
  • the filter circuit 30 includes a first AC reactor L1, a second AC reactor L2, and a smoothing capacitor Cx.
  • the first AC reactor L1 is connected between the output terminal (node N1) of the first inverter 10 and the first output terminal P3.
  • the second AC reactor L2 is connected between the output terminal (node N4) of the second inverter 20 and the second output terminal P4.
  • the smoothing capacitor Cx is connected between the first output terminal P3 and the second output terminal P4.
  • the filter circuit 30 synthesizes the first output voltage V1 and the second output voltage V2, and outputs between the first and second output terminals P3 and P4 and has a sine waveform W2 shown in FIG. A voltage Vt is supplied.
  • the inverter device 1 includes a control circuit 40.
  • the control circuit 40 supplies the first to eighth drive signals CT11 for supplying the output voltage Vt having the sine waveform W2 shown in FIG. 2C from between the first and second output terminals P3 and P4 of the filter circuit 30. ⁇ CT14 and CT21 ⁇ CT24 are generated.
  • the control circuit 40 causes the first to fourth switching elements Q11 to Q14 of the first inverter 10 to be turned on / off at a high frequency so that the first output voltage V1 of three levels from the first inverter 10 is obtained.
  • First to fourth drive signals CT11 to CT14 to be supplied are generated.
  • the control circuit 40 generates a voltage between the input voltage Vc and the power supply voltage Vin in the first half period of one period T in order to generate the output voltage Vt of the sine waveform W2.
  • the first to fourth drive signals CT11 to CT14 are generated so that the first output voltage V1 is duty-controlled.
  • the control circuit 40 generates the output voltage Vt of the sine waveform W2, so that the first output voltage V1 is duty-controlled between 0 volt and the input voltage Vc in the remaining second half cycle.
  • First to fourth drive signals CT11 to CT14 are generated.
  • the time t0 to the time t6 which is one cycle T of the output voltage Vt of the sine waveform W2, are determined in advance. These times t0 to t6 are theoretical or experimental in advance from the sine waveform W2 shown in FIG. 2C of the output voltage Vt supplied to the load (not shown) connected to the filter circuit 30. Required by testing.
  • the control circuit 40 combines the first output voltage V1 of the first inverter 10 with the second output voltage V2 of the second inverter 20 to generate an output voltage Vt having a predetermined sine waveform W2.
  • the first inverter 10 is controlled so that the first output voltage V1 is duty-controlled at a high frequency. Therefore, as shown in FIG. 2A, the control circuit 40 performs the first control so that the first output voltage V1 is duty-controlled between the input voltage Vc and the power supply voltage Vin during the period of time t0 to t3.
  • the inverter 10 is controlled.
  • the control circuit 40 controls the first inverter 10 so that the first output voltage V1 is duty-controlled between 0 volt and the input voltage Vc during the period from time t3 to t6.
  • the duty control of the first inverter 10 in the period from time t0 to t6 is high-frequency duty control.
  • the pattern of duty control for the first inverter 10 is determined from time to time. This pattern is theoretically obtained in advance or experimentally or experimentally so that the output voltage Vt supplied to the load connected to the filter circuit 30 has a sine waveform W2 shown in FIG.
  • the pattern data is stored in the memory of the control circuit 40.
  • the duty control is performed in a predetermined pattern. Duty control is performed by monitoring and feeding back the output voltage Vt at that time so that the output voltage Vt becomes a predetermined sine waveform W2 indicated by a solid line in FIG. It may be.
  • control circuit 40 outputs the output voltage Vt of the sine waveform W2 by synthesizing the first output voltage V1 of the first inverter 10 and the second output voltage V2 of the second inverter 20, so that one cycle T
  • the second inverter 20 is controlled so that the level of the second output voltage V2 is switched in three stages at a predetermined timing.
  • the control circuit 40 controls the second inverter 20 so as to generate three types of second output voltages V2 of 0 volt, input voltage Vc, and power supply voltage Vin.
  • the level of the second output voltage V2 is switched at a timing when the output voltage Vt having the sine waveform W2 approaches (passes) + Vc and ⁇ Vc.
  • the output voltage Vt of the sine waveform W2 passes through the level of the input voltage Vc toward the maximum value.
  • the output voltage Vt of the sine waveform W2 passes through the level of the input voltage Vc toward 0 volts.
  • the output voltage Vt of the sine waveform W2 passes through the level of the negative input voltage ⁇ Vc toward the minimum value.
  • the output voltage Vt of the sine waveform W2 passes through the level of the negative input voltage ⁇ Vc toward 0 volts.
  • the output voltage Vt of the sine waveform W2 cannot be generated just by the duty control of the first inverter 10 immediately before or after the times t1, t2, t4, and t5. Therefore, when the level of the second output voltage V2 is switched, the output voltage Vt of the sine waveform W2 is generated by performing duty control also in the second inverter 20.
  • the duty control of the second inverter 20 is high-frequency duty control.
  • control circuit 40 combines the second output voltage V2 of the second inverter 20 with the first output voltage V1 of the first inverter 10, so that the output voltage Vt supplied from the filter circuit 30 is previously
  • the second inverter 20 is duty-controlled at a high frequency so as to have a predetermined sine waveform W2.
  • the pattern of duty control at a high frequency of the second inverter 20 is determined. This pattern is theoretically obtained in advance or experimentally or experimentally so that the output voltage Vt supplied to the load connected to the filter circuit 30 has a sine waveform W2 shown in FIG.
  • the pattern data is stored in the memory of the control circuit 40.
  • the control circuit 40 at each time of time t1, time t2, time t4, and time t5 in one cycle T set at time t0 to t6, Is set to a predetermined time width ⁇ t.
  • the control circuit 40 operates the fifth to eighth switching elements Q21 to Q24 at a high frequency with a predetermined time width ⁇ t with reference to the times t1, t2, t4, and t5, and then outputs the second output. Switches the level of the voltage V2.
  • This time width ⁇ t is theoretical or experimental in advance so that the output voltage Vt of the filter circuit 30 has the sine waveform W2 shown in FIG. 2C with respect to the load connected to the filter circuit 30. It is required by testing.
  • the second switching element Q12 is held on and the fourth switching element Q14 is held off. Then, the first switching element Q11 and the third switching element Q13 are complementarily turned on / off.
  • the first output voltage V1 is the same as the input voltage Vc. Conversely, when the first switching element Q11 is turned on and the third switching element Q13 is turned off, the first output voltage V1 is the same as the power supply voltage Vin.
  • the control circuit 40 duty-controls the first to fourth switching elements Q11 to Q14 at a high frequency with respect to the first inverter 10 to obtain a voltage between 0 volt and the input voltage Vc.
  • a first output voltage V1 duty-controlled by level is generated.
  • the first switching element Q11 is held off and the third switching element Q13 is held on. Then, the second switching element Q12 and the fourth switching element Q14 are turned on / off complementarily.
  • the first output voltage V1 is 0 volt.
  • the first output voltage V1 is the same as the input voltage Vc.
  • control circuit 40 repeatedly drives and controls the first to fourth switching elements Q11 to Q14 of the first inverter 10 with the time t0 to t6 as one cycle T, and the waveform shown in FIG.
  • the first output voltage V1 is repeatedly supplied to the filter circuit 30.
  • the control circuit 40 fixes the fifth and eighth switching elements Q21, Q24 to OFF and fixes the sixth and seventh switching elements Q22, Q23 to ON.
  • the control circuit 40 performs duty control on the fifth to eighth switching elements Q21 to Q24 of the second inverter 20 at a high frequency. Then, the second output voltage V2 duty-controlled at a level between 0 volt and the input voltage Vc is generated.
  • the fifth switching element Q21 is held off and the seventh switching element Q23 is held on.
  • the sixth switching element Q22 and the eighth switching element Q24 are complementarily turned on / off.
  • the second output voltage V2 is 0 volt.
  • the sixth switching element Q22 is turned off and the eighth switching element Q24 is turned off, the second output voltage V2 is the same as the input voltage Vc.
  • the duty control is also performed in the second inverter 20, so that the output voltage Vt is the sine of the output voltage Vt even when the second output voltage V 2 is switched.
  • the waveform W2 passes the input voltage Vc gently without distortion.
  • the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 that is 0 volts. In other words, from time t1a to time t2a, the control circuit 40 fixes the fifth and sixth switching elements Q21 and Q22 off and fixes the seventh and eighth switching elements Q23 and Q24 on.
  • the fifth switching element Q21 is held off and the seventh switching element Q23 is held on.
  • the sixth switching element Q22 and the eighth switching element Q24 are complementarily turned on / off.
  • the second output voltage V2 is 0 volt.
  • the sixth switching element Q22 is turned off and the eighth switching element Q24 is turned off, the second output voltage V2 is the same as the input voltage Vc.
  • the duty control is also performed in the second inverter 20, so that the output voltage Vt is the sine of the output voltage Vt even when the second output voltage V 2 is switched.
  • the waveform W2 passes the input voltage Vc gently without distortion.
  • the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 that is the same as the input voltage Vc. That is, from time t2 to t4a, the control circuit 40 fixes the fifth and eighth switching elements Q21, Q24 to OFF and fixes the sixth and seventh switching elements Q22, Q23 to ON.
  • time t4 to t4a (Time t4 to t4a)
  • the control circuit 40 performs duty control on the fifth to eighth switching elements Q21 to Q24 of the second inverter 20 at a high frequency. Then, the second output voltage V2 duty-controlled at a level between the input voltage Vc and the power supply voltage Vin is generated.
  • the sixth switching element Q22 is held on and the eighth switching element Q24 is held off.
  • the fifth switching element Q21 and the seventh switching element Q23 are complementarily turned on / off.
  • the second output voltage V2 is the same as the input voltage Vc. Conversely, when the fifth switching element Q21 is turned on and the seventh switching element Q23 is turned off, the second output voltage V2 is the same as the power supply voltage Vin.
  • the duty control is also performed in the second inverter 20, so that the output voltage Vt is the sine of the output voltage Vt even when the second output voltage V 2 is switched.
  • the waveform W2 gently passes through the negative input voltage ⁇ Vc without distortion.
  • the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 that is the same as the power supply voltage Vin. That is, from time t4 to t5a, the control circuit 40 fixes the fifth and sixth switching elements Q21, Q22 on and fixes the seventh and eighth switching elements Q23, Q24 off.
  • the sixth switching element Q22 is held on and the eighth switching element Q24 is held off.
  • the fifth switching element Q21 and the seventh switching element Q23 are complementarily turned on / off.
  • the second output voltage V2 is the same as the input voltage Vc. Conversely, when the fifth switching element Q21 is turned on and the seventh switching element Q23 is turned off, the second output voltage V2 is the same as the power supply voltage Vin.
  • the duty control is also performed in the second inverter 20, so that the output voltage Vt is the sine of the output voltage Vt even when the second output voltage V 2 is switched.
  • the waveform W2 gently passes through the negative input voltage ⁇ Vc without distortion.
  • the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 that is the same as the input voltage Vc. That is, from time t5 to time t6, the control circuit 40 fixes the fifth and eighth switching elements Q21, Q24 off and fixes the sixth and seventh switching elements Q22, Q23 on.
  • control circuit 40 repeatedly drives and controls the fifth to eighth switching elements Q21 to Q24 of the second inverter 20 with the time t0 to t6 as one cycle T, and the waveform shown in FIG. Is repeatedly supplied to the filter circuit 30.
  • the filter circuit 30 receives and combines the first output voltage V1 and the second output voltage V2, and generates the output voltage Vt. Then, the filter circuit 30 filters the combined waveform W1 that is the difference between the first output voltage V1 and the second output voltage V2 indicated by the broken line in FIG. 2C, and is indicated by the solid line in FIG. An output voltage Vt having a sine waveform W2 is generated.
  • control circuit 40 operates the fifth to eighth switching elements Q21 to Q24 at a high frequency when switching the level of the second output voltage V2 from one level to another level.
  • distortion of the sine waveform W2 of the output voltage Vt generated in this way is suppressed.
  • the second inverter 20 in order to generate the output voltage Vt having a predetermined sine waveform W2, the second inverter 20 has the second inverter 20 that is duty-controlled at a high frequency. 2
  • the output voltage V2 is switched among three types of 0 volts, input voltage Vc, and power supply voltage Vin. Therefore, the switching frequency of the fifth to eighth switching elements Q21 to Q24 of the second inverter 20 can be reduced, the switching loss can be reduced, and the highly efficient inverter device 1 can be realized.
  • the second inverter 20 High frequency operation.
  • the distortion of the sine waveform W2 of the output voltage Vt caused by the level of the second output voltage V2 changing greatly in steps can be suppressed.
  • the inverter device of the second embodiment is the first implementation in the drive control of the first to fourth switching elements Q11 to Q14 of the first inverter 10 and the fifth to eighth switching elements Q21 to Q24 of the second inverter 20. This is different from the inverter device of the embodiment.
  • the input voltage Vc at the connection point between the first capacitor C1 and the second capacitor C2 fluctuates with respect to the fluctuations of the first and second output voltages V1, V2.
  • the first to eighth switching elements Q11 to Q14 and Q21 to Q24 are driven and controlled so that the distortion of the output voltage Vt is suppressed.
  • the control circuit 40 controls the first to fourth switching elements Q11 to Q14 of the first inverter 10 and the fifth to eighth switching elements Q21 to Q24 of the second inverter 20. Only in the first embodiment, different from the first embodiment, the other configuration is basically the same. Therefore, for convenience of explanation, only the control method of the different control circuit 40 will be described in detail, and description of common parts will be omitted.
  • the control circuit 40 performs duty control on the first to fourth switching elements Q11 to Q14 of the first inverter 10 at a high frequency. Then, the control circuit 40 causes the first inverter 10 to generate the first output voltage V1 that is duty-controlled at a level between the input voltage Vc and the power supply voltage Vin. On the other hand, as in the first embodiment, the control circuit 40 fixes the fifth and eighth switching elements Q21, Q24 to OFF and fixes the sixth and seventh switching elements Q22, Q23 to ON. Then, the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 that is the same as the input voltage Vc.
  • the amplitude of the first output voltage V1 of the duty-controlled first inverter 10 gradually decreases, and conversely, the second output voltage V2 of the second inverter 20 The level gradually increases.
  • the input voltage Vc at the connection point between the first capacitor C1 and the second capacitor C2 does not become a half of the power supply voltage Vin and becomes higher than that.
  • the control circuit 40 fixes the first and fourth switching elements Q11, Q14 to OFF, the second and third switching elements Q12, Q13 to ON, and applies the input voltage to the first inverter 10.
  • a first output voltage V1 that is the same as Vc is generated.
  • the control circuit 40 duty-controls the fifth to eighth switching elements Q21 to Q24 of the second inverter 20 at a high frequency, and sets the duty to the second inverter 20 at a level between 0 volt and the input voltage Vc.
  • a controlled second output voltage V2 is generated.
  • the control circuit 40 duty-controls the first to fourth switching elements Q11 to Q14 at a high frequency with respect to the first inverter 10 as in the first embodiment. Then, the control circuit 40 causes the first inverter 10 to generate the first output voltage V1 that is duty-controlled at a level between the input voltage Vc and the power supply voltage Vin. On the other hand, similarly to the first embodiment, the control circuit 40 fixes the fifth and sixth switching elements Q21 and Q22 to OFF and fixes the seventh and eighth switching elements Q23 and Q24 to ON. Then, the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 of 0 volts.
  • the amplitude of the first output voltage V1 of the duty-controlled first inverter 10 gradually decreases, and conversely, the second output voltage V2 of the second inverter 20 The level gradually increases.
  • the input voltage Vc at the connection point between the first capacitor C1 and the second capacitor C2 does not become a half of the power supply voltage Vin and becomes higher than that.
  • the control circuit 40 fixes the first and fourth switching elements Q11, Q14 off and fixes the second and third switching elements Q12, Q13 on. Then, the control circuit 40 causes the first inverter 10 to generate the first output voltage V1 that is the same as the input voltage Vc. This control is executed until time t2. On the other hand, the control circuit 40 performs duty control on the fifth to eighth switching elements Q21 to Q24 of the second inverter 20 at a high frequency. Then, the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 that is duty-controlled at a level between 0 volt and the input voltage Vc.
  • the control circuit 40 duty-controls the first to fourth switching elements Q11 to Q14 with respect to the first inverter 10 at a high frequency from time t3 to t4. Then, the first output voltage V1 duty-controlled at a level between 0 volt and the input voltage Vc is generated.
  • the control circuit 40 fixes the fifth and eighth switching elements Q21 and Q24 to OFF and fixes the sixth and seventh switching elements Q22 and Q23 to ON. Then, the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 that is the same as the input voltage Vc.
  • the amplitude of the first output voltage V1 of the duty-controlled first inverter 10 is gradually reduced, and conversely, the second output voltage V2 of the second inverter 20 is reduced.
  • the level gradually increases.
  • the input voltage Vc at the connection point between the first capacitor C1 and the second capacitor C2 does not become a half of the power supply voltage Vin and becomes higher than that.
  • the control circuit 40 fixes the first and second switching elements Q11, Q12 off and fixes the third and fourth switching elements Q13, Q14 on. Then, the control circuit 40 causes the first inverter 10 to generate the first output voltage V1 of 0 volts. This control is executed until time t4. On the other hand, the control circuit 40 duty-controls the fifth to eighth switching elements Q21 to Q24 of the second inverter 20 at a high frequency, and causes the second inverter 20 to have a level between the input voltage Vc and the power supply voltage Vin. A duty-controlled second output voltage V2 is generated.
  • the control circuit 40 duty-controls the first to fourth switching elements Q11 to Q14 at a high frequency for the first inverter 10 at time t4a to t5a, as in the first embodiment. Then, the first output voltage V1 duty-controlled at a level between 0 volt and the input voltage Vc is generated.
  • the control circuit 40 fixes the fifth and sixth switching elements Q21 and Q22 to OFF and fixes the seventh and eighth switching elements Q23 and Q24 to ON. Then, the control circuit 40 causes the second inverter 20 to generate the second output voltage V2 that is the same as the power supply voltage Vin.
  • the amplitude of the first output voltage V1 of the duty-controlled first inverter 10 gradually decreases, and conversely, the second output voltage V2 of the second inverter 20 The level value increases gradually.
  • the input voltage Vc at the connection point between the first capacitor C1 and the second capacitor C2 does not become a half of the power supply voltage Vin and becomes higher than that.
  • the control circuit 40 fixes the first and second switching elements Q11, Q12 off and fixes the third and fourth switching elements Q13, Q14 on. Then, the control circuit 40 causes the first inverter 10 to generate the first output voltage V1 of 0 volts. This control is executed until time t5.
  • the control circuit 40 duty-controls the fifth to eighth switching elements Q21 to Q24 of the second inverter 20 at a high frequency, and supplies the input voltage Vc to the second inverter 20. A second output voltage V2 duty-controlled at a level between the power supply voltages Vin is generated.
  • the duty control at a high frequency of the first inverter 10 is stopped.
  • the second inverter 20 was duty controlled at a high frequency.
  • the voltage Vch1 between the first terminals of the first capacitor C1 and the voltage Vch2 between the second terminals of the second capacitor C2 can be made equal during the short-time switching in which the second inverter 20 is duty controlled at a high frequency. .
  • the capacitance values of the first capacitor C1 and the second capacitor C2 that share the power supply voltage Vin of the DC power supply 2 by half can be reduced.
  • the inverter device 1 that can be further reduced in size can be realized.
  • control circuit 40 performs duty control on the first and second inverters 10 and 20 based on a predetermined pattern.
  • the output voltage Vt shown in FIG. 2C is not dependent on the time width ⁇ t when the second output voltage V2 of the second inverter 20 is switched.
  • a sinusoidal waveform W2 is generated. That is, in the inverter device of the third embodiment, the first and second inverters 10 and 20 are duty-controlled according to the state of the inverter device 1 from time to time.
  • a first voltage detector DV1 is connected in parallel to the first capacitor C1.
  • the first voltage detector DV1 detects the current first terminal voltage Vch1 of the first capacitor C1, and supplies the first voltage detection signal SV1 indicating the detected first terminal voltage Vch1 to the control circuit 40. .
  • the second voltage detector DV2 is connected in parallel to the second capacitor C2.
  • the second voltage detector DV2 detects the current second terminal voltage Vch2 of the second capacitor C2, and supplies the second voltage detection signal SV2 indicating the detected second terminal voltage Vch2 to the control circuit 40. .
  • the third voltage detector DV3 is connected between the first and second output terminals P3 and P4 of the filter circuit 30.
  • the third voltage detector DV3 detects the current output voltage Vt supplied from the filter circuit 30, and supplies a third voltage detection signal SV3 indicating the detected output voltage Vt to the control circuit 40.
  • a current detector DI1 is connected between the second AC reactor L2 of the filter circuit 30 and the second output terminal P4.
  • the current detector DI1 detects a current flowing from a filter circuit 30 to a load (not shown), and outputs a current detection signal SI1 indicating the detected current to the control circuit 40.
  • the control circuit 40 receives the first to third voltage detection signals SV1 to SV3 from the first to third voltage detectors DV1 to DV3 and also receives the current detection signal SI1 from the current detector DI1. Then, the control circuit 40 calculates the first inter-terminal voltage Vch1 of the first capacitor C1 based on the first voltage detection signal SV1 of the first voltage detector DV1. Further, the control circuit 40 calculates the second inter-terminal voltage Vch2 of the second capacitor C2 based on the second voltage detection signal SV2 of the second voltage detector DV2.
  • the control circuit 40 generates the first inverter 10 and the second inverter based on the first terminal voltage Vch1, the second terminal voltage Vch2, the output voltage Vt, the output current It, and the output power PW that are obtained from time to time. 20 can be controlled in various ways.
  • Example 1 In the first embodiment, when the level of the second output voltage V2 is switched, the control circuit 40 controls the second inverter 20 with the fifth to eighth switching elements Q21 to Q24 within a predetermined time width ⁇ t. The duty is controlled at high frequency.
  • the control circuit 40 starts the duty control at a high frequency of the second inverter 20 when the output power PW becomes a predetermined value. Further, the control circuit 40 ends the duty control at a high frequency of the second inverter 20 when the output power PW reaches a predetermined value.
  • duty control at a high frequency of the second inverter 20 is performed using a comparator provided in the control circuit 40.
  • the control circuit 40 determines the duty ratio (%) by comparing the output voltage Vt at that time with a predetermined reference value (for example, a predetermined triangular waveform). Then, the control circuit 40 duty-controls the second inverter 20 at a high frequency based on the determined duty ratio (%).
  • the high-frequency duty control of the first inverter 10 during the period from time t0 to t6 is performed using a predetermined duty control pattern.
  • the control circuit 40 determines the duty ratio based on the output power PW at each time during the period from time t0 to time t6, and sets the first inverter 10 based on the determined duty ratio. Duty control at high frequency.
  • the duty control at a high frequency of the first inverter 10 during the period from time t0 to time t6 is similarly performed using a comparator provided in the control circuit 40.
  • the control circuit 40 determines the duty ratio (%) by comparing the output voltage Vt at that time with a predetermined reference value (for example, a predetermined triangular waveform). Then, the control circuit 40 performs duty control of the first inverter 10 at a high frequency based on the determined duty ratio (%).
  • the start and end of the high frequency duty control of the second inverter 20 is determined based on the actual output power PW supplied from the filter circuit 30 at that time, and the high frequency duty is determined based on the output voltage Vt.
  • the duty ratio in the control is determined.
  • the control according to the reality can be performed, so that the output voltage Vt having the sine waveform W2 with less distortion can be generated.
  • Example 2 In Example 1 (the same applies to the second embodiment), when the level of the second output voltage V2 is switched, the control circuit 40 controls the second inverter 20 with the fifth time width ⁇ t in advance. -Eighth switching elements Q21-Q24 are duty controlled at a high frequency.
  • the first inverter 10 is duty-controlled at a high frequency.
  • the second inverter 20 is duty controlled at a high frequency, the first inverter 10 is controlled so that the first output voltage V1 is maintained at a constant voltage value.
  • the control circuit 40 controls the first inverter 10 based on the voltage Vch1 between the first terminals of the first capacitor C1 and the voltage Vch2 between the second terminals of the second capacitor C2 obtained at that time.
  • the first output voltage V1 is maintained at a constant voltage value.
  • the first capacitor C1 and the second capacitor C2 may not be able to share the power supply voltage Vin equally.
  • the control circuit 40 The inverter 10 is controlled to maintain the first output voltage V1 at a constant voltage value.
  • the control circuit 40 causes the second inverter 20 to start duty control at a high frequency.
  • the duty control of the second inverter 20 at a high frequency is performed based on the duty ratio obtained by using the comparator in the control circuit 40 as in the first embodiment.
  • the control circuit 40 causes the first inverter 10 to perform duty control at a high frequency when the duty control by the high frequency of the second inverter 20 ends, as in the first embodiment.
  • the first output voltage V1 of the first inverter 10 is calculated based on the actual first-terminal voltage Vch1 of the first capacitor C1 and the second-terminal voltage Vch2 of the second capacitor C2.
  • the start timing of control to maintain a constant voltage value is determined.
  • the control according to the reality can be performed, so that the output voltage Vt having the sine waveform W2 with less distortion can be generated.
  • Example 3 In the first embodiment, when the level of the second output voltage of the second inverter 20 is switched, the control circuit 40 switches the level of the second output voltage after duty-controlling the second inverter 20 at a high frequency.
  • the first inverter 10 was duty-controlled at high frequency even while the second inverter 20 was duty-controlled at high frequency.
  • the control circuit 40 switches the level of the second output voltage after duty-controlling the second inverter 20 at a high frequency. It was.
  • the second inverter 20 is duty-controlled at a high frequency
  • the first inverter 10 is controlled to maintain the first output voltage V1 at a constant voltage value.
  • this can be switched between the control mode of the first embodiment (referred to as first control) and the control mode of the second embodiment (referred to as second control) depending on the situation.
  • control circuit 40 connects the first capacitor C1 and the second capacitor C2 based on the voltage Vch1 between the first terminals of the first capacitor C1 and the voltage Vch2 between the second terminals of the second capacitor C2.
  • the first control is executed when the voltage is within the range of a predetermined value that is predetermined with respect to 1/2 of the power supply voltage Vin.
  • control circuit 40 connects the first capacitor C1 and the second capacitor C2 based on the voltage Vch1 between the first terminals of the first capacitor C1 and the voltage Vch2 between the second terminals of the second capacitor C2 at that time.
  • the second control is executed when the voltage at the point exceeds a predetermined value determined in advance with reference to 1/2 of the power supply voltage Vin.
  • the optimum control is selected from the first control and the second control in accordance with the load fluctuation at that time. Moreover, in this inverter apparatus 1, it can respond even if the capacitance value of 1st and 2nd capacitor
  • the first and second inverters 10 and 20 in the above embodiments are three-level inverters, but may be embodied using, for example, a four-level inverter and a five-level inverter.

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Abstract

インバータ装置（１）は、第１のインバータ（１０）と、第１のインバータと並列に接続された第２のインバータ（２０）とを含む。第１及び第２のインバータ（１０，２０）の各々は、３レベルインバータである。第１及び第２のインバータ（１０，２０）は、電源電圧（Ｖｉｎ）を等分に分担する直列接続された第１コンデンサ（Ｃ１）と第２コンデンサ（Ｃ２）との間の接続点における電圧（Ｖｃ）を用いて第１及び第２出力電圧（Ｖ１，Ｖ２）を生成する。制御回路（４０）は、第２のインバータ（２０）が第２出力電圧（Ｖ２）のレベルを切り替える時に、第２のインバータを高周波でデューティー制御する。

Description

インバータ装置の制御方法及びインバータ装置
　本発明は、インバータ装置の制御方法及びインバータ装置に関するものである。
　近年、マルチレベルインバータを含むインバータ装置は、インバータモータや太陽光発電システムおけるパワーコンディショナーに益々利用されている（例えば、特許文献１）。殊に、３レベルインバータは、２レベルインバータに比べて低い耐圧のスイッチング素子を用いることができることから、注目されている。
　３レベルインバータは、直列に接続された４個のスイッチング素子と、直列接続された２個のクランプダイオードとを含む。４個のスイッチング素子からなる直列回路は、直流電源の電圧を分担する直列に接続された２個のコンデンサに対して並列に接続されている。そして、４個のスイッチング素子の内、正極側の２個のスイッチング素子を上側アームのスイッチング素子といい、負極側の２個のスイッチング素子を下側アームのスイッチング素子という。
　また、２個のクランプダイオードの接続点は、２個のコンデンサの接続点と接続されている。一方、正極側のクランプダイオードのカソード端子は、上側アームの２個のスイッチング素子の接続点に接続されている。負極側のクランプダイオードのアノード端子は、下側アームの２個のスイッチング素子の接続点に接続されている。
　そして、４個のスイッチング素子のオン・オフを切り替えることによって、インバータ装置は、上側アームと下側アームとの接続点において、３レベルの出力電圧を生成する。
　ところで、並列に接続された２個の３レベルインバータを含むインバータ装置も提案されている。このインバータ装置は、２個の３レベルインバータの上側アームと下側アームの接続点から出力された２つの３レベルの出力電圧を、フィルター回路に供給し、そのフィルター回路にて２つの３レベルの出力電圧を合成して正弦波を作ることができる。
特開２００２－１９９７３８号公報
　ところで、この種の３レベルインバータは、直流電源の電圧を分担する直列に接続された２個のコンデンサにて等分に分割された電圧を受信し、該電圧から３レベルの出力電圧を生成することから、コンデンサの容量が出力電力に対して、十分に大きな値を有する必要があった。その結果、コンデンサが大型化しインバータ装置が大型化する問題があった。
　また、出力レベルを段階的に切り替える時に生じる出力波形の歪みを抑えるために、フィルター回路に設けられているＡＣ（交流）リアクトルを大きくする必要があった。その結果、ＡＣリアクトルが大型化しインバータ装置が大型化する問題があった。
　複数個の並列に接続された３レベルインバータを含むインバータ装置においては、一方の３レベルインバータを高周波動作させ、他方の３レベルインバータを低周波動作させて、その出力の差分を出力電圧として用いて出力電圧を増加させる。この方法によって、電流を平滑化するＡＣリアクトルを小型化したり、低周波動作する３レベルインバータのスイッチング回数を減らしたりして、スイッチングロスを少なくしインバータ装置の動作を高効率化することができる。
　しかし、上記インバータ装置において、出力レベルを段階的に切り替える時には、その出力波形に歪みが発生していた。また、この種のインバータ装置においても、直流電源の電圧を分担する２個のコンデンサの値を大きくする必要があり、コンデンサの大型化、ひいては、インバータ装置の大型化につながっていた。
　本発明は、上記問題を解決するためになされたものであり、その目的は、出力波形の歪みを小さくでき、しかも、高効率で、小型化を実現できるインバータ装置の制御方法及びインバータ装置を提供することにある。
　上記課題を解決するために、本発明の第１の側面によれば、インバータ装置の制御方法であって、該インバータ装置は、複数のレベルの第１出力電圧を生成可能な第１のインバータと、前記第１のインバータと並列に接続され、複数のレベルの第２出力電圧を生成可能な第２のインバータと、前記第１出力電圧及び前記第２出力電圧を合成して正弦波形を有する出力電圧を生成するフィルター回路と、前記第１のインバータ及び前記第２のインバータを制御して、前記フィルター回路にて予め定められた正弦波形を有する出力電圧が生成されるように、前記第１のインバータに複数のレベルの第１出力電圧を生成させ、前記第２のインバータに複数のレベルの第２出力電圧を生成させる制御回路とを含み、前記制御回路により、第１出力電圧のレベルを切り替えるように前記第１のインバータを高周波でデューティー制御すること、前記制御回路により、第２出力電圧のレベルを切り替えるように前記第２のインバータを制御することを備え、前記第２のインバータを制御することは、前記第２のインバータが前記第２出力電圧のレベルを切り替える時に、前記第２のインバータを高周波でデューティー制御することを含む、インバータ装置の制御方法が提供される。
　また、上記方法は、前記制御回路により、前記第２のインバータを高周波でデューティー制御している間、前記高周波でデューティー制御されている前記第１のインバータのデューティー制御を停止させることを備えることが好ましい。
　また、上記方法において、前記第１及び第２のインバータの各々は、３レベルインバータであり、直列接続され、かつ直流電圧を等分に分担する第１コンデンサと第２コンデンサとの間の接続点に接続されており、前記第１及び第２のインバータが、前記接続点における電圧を用いて、３レベルの前記第１及び第２出力電圧を生成することを備えることが好ましい。
　上記課題を解決するために、本発明の第２の側面によれば、インバータ装置であって、複数のレベルの第１出力電圧を生成可能な第１のインバータと、前記第１のインバータと並列に接続され、複数のレベルの第２出力電圧を生成可能な第２のインバータと、前記第１のインバータ及び前記第２のインバータに接続され、前記第１出力電圧及び前記第２出力電圧を合成して正弦波形を有する出力電圧を生成するフィルター回路と、前記第１のインバータ及び前記第２のインバータを制御して、前記フィルター回路にて予め定められた正弦波形を有する出力電圧が生成されるように、前記第１のインバータに複数のレベルの第１出力電圧を生成指せ、前記第２のインバータに複数のレベルの第２出力電圧を生成させる制御回路とを備え、前記制御回路は、前記第１出力電圧のレベルを切り替えるように前記第１のインバータを高周波でデューティー制御するとともに、前記第２出力電圧のレベルを切り替えるように前記第２のインバータを制御し、前記制御回路は、前記第２のインバータが前記第２出力電圧のレベルを切り替える時に、前記第２のインバータを高周波でデューティー制御する、インバータ装置が提供される。
　また、上記インバータ装置において、前記制御回路は、前記第２のインバータを高周波でデューティー制御している間、前記高周波でデューティー制御させている前記第１のインバータのデューティー制御を停止させることが好ましい。
　また、上記インバータ装置において、前記制御回路は、前記第２のインバータを高周波でデューティー制御している間、前記第１のインバータを高周波でデューティー制御する第１制御モードと、前記第２のインバータを高周波でデューティー制御している間、前記第１のインバータのデューティー制御を停止させる第２制御モードとを有していることが好ましい。
　また、上記インバータ装置において、直列接続され、かつ直流電圧を等分に分担する第１コンデンサと第２コンデンサとを備え、前記第１及び第２のインバータの各々は、３レベルインバータであり、かつ前記第１コンデンサと前記第２コンデンサとの間の接続点に接続され、前記第１及び第２のインバータは、前記接続点における電圧を用いて、３レベルの前記第１及び第２出力電圧を生成することが好ましい。
　また、上記インバータ装置において、直列接続され、かつ直流電圧を等分に分担する第１コンデンサと第２コンデンサとを備え、前記制御回路は、前記第１コンデンサと前記第２コンデンサとの間の接続点における電圧に基づいて、制御モードを前記第１制御モード及び前記第２制御モードのいずれかに切り替えることが好ましい。
　また、上記インバータ装置において、前記制御回路は、前記第１コンデンサと前記第２コンデンサとの間の接続点の電圧に基づいて、前記第２のインバータの高周波でのデューティー制御を開始し、前記第２のインバータを高周波でデューティー制御している間、前記第１のインバータのデューティー制御を停止させることが好ましい。
　また、上記インバータ装置において、前記第１及び第２のインバータの各々は、直列に接続された４個のスイッチング素子を含む第１の直列回路と、直列に接続された２個のクランプダイオードを含む第２の直列回路とを含み、前記４個のスイッチング素子は、上側アーム側の２個のスイッチング素子と、下側アーム側の２個のスイッチング素子とを含み、前記２個のクランプダイオードは、上側アーム側のクランプダイオードと、下側アーム側のクランプダイオードとを含み、上側アーム側のクランプダイオードは、前記上側アーム側の２個のスイッチング間の接続点に接続されたカソード端子を有し、前記下側アーム側のクランプダイオードは、前記下側アーム側の２個のスイッチング素子間の接続点に接続されたアノード端子を有し、前記２個のクランプダイオード間の接続点に、前記第１コンデンサと前記第２コンデンサとの間の接続点が接続され、前記上側アーム側の２個のスイッチング素子と前記下側アーム側の２個のスイッチング素子との間の接続点に前記フィルター回路が接続されることが好ましい。
　本発明によれば、インバータ装置において、出力波形の歪みを小さくでき、しかも、高効率で、小型化を実現できる。
本発明の第１実施形態のインバータ装置の電気回路図。 本発明の第１実施形態のインバータ装置の作用を説明するための波形図であって、（ａ）は第１のインバータの第１出力電圧の波形図、（ｂ）は第２のインバータの第２出力電圧の波形図、（ｃ）はインバータ装置の出力電圧の波形図を示す。 本発明の第２実施形態のインバータ装置の作用を説明するための波形図であって、（ａ）は時刻ｔ１付近の電圧波形図、（ｂ）は時刻ｔ２付近の電圧波形図、（ｃ）は時刻ｔ４付近の電圧波形図、（ｄ）は時刻ｔ５付近の電圧波形図を示す。 本発明の第３実施形態のインバータ装置の電気回路図。
　（第１実施形態）
　以下、本発明の第１実施形態によるインバータ装置を図面に従って説明する。
　図１に示すように、インバータ装置１は、第１のインバータ１０と第２のインバータ２０とを含む。第１のインバータ１０と第２のインバータ２０とは、並列に接続されて、並列回路を形成し、その並列回路は、電源電圧Ｖｉｎを生成する直流電源２の正極出力端子Ｐ１と負極出力端子Ｐ２との間に接続されている。
　また、正極出力端子Ｐ１と負極出力端子Ｐ２との間には、同じ容量値を有する第１コンデンサＣ１及び第２コンデンサＣ２の直列回路が接続されている。第１及び第２コンデンサＣ１，Ｃ２の直列回路は、第１コンデンサＣ１の一方の端子が正極出力端子Ｐ１に接続され、第２コンデンサＣ２の一方の端子が負極出力端子Ｐ２に接続されるように、直流電源２と直列に接続されている。第１コンデンサＣ１及び第２コンデンサＣ２は、同じ容量値を有するので、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１及び第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２の各々は、直流電源２の電源電圧Ｖｉｎの半分（＝Ｖｉｎ／２）に等しい。
　つまり、第１コンデンサＣ１と第２コンデンサＣ２との接続点を基準として、第１コンデンサＣ１及び第２コンデンサＣ２の各々は、直流電源２の電源電圧Ｖｉｎを半分（＝Ｖｉｎ／２）ずつ分担している。以下、電源電圧Ｖｉｎの半分を、入力電圧Ｖｃという。
　（第１のインバータ１０）
　第１のインバータ１０は、３レベルインバータであって、第１、第２、第３、及び第４スイッチング素子Ｑ１１，Ｑ１２，Ｑ１３，Ｑ１４を有している。各スイッチング素子Ｑ１１～Ｑ１４は、ＮチャネルのＭＯＳトランジスタにて形成され、各ＭＯＳトランジスタのソース・ドレイン間にボディーダイオードＤが接続されている。なお、第１実施形態では、各スイッチング素子Ｑ１１～Ｑ１４は、ＭＯＳトランジスタに具体化されているが、転流電流を流せるようにダイオードと並列に接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）等、他のスイッチング素子で実施してもよい。
　第１～第４スイッチング素子Ｑ１１～Ｑ１４は、第１スイッチング素子Ｑ１１、第２スイッチング素子Ｑ１２、第３スイッチング素子Ｑ１３、第４スイッチング素子Ｑ１４の順で直列に接続され、第１スイッチング素子Ｑ１１は、正極出力端子Ｐ１に接続されている。そして、第１～第４スイッチング素子Ｑ１１～Ｑ１４は、それらのドレイン端子が正極出力端子Ｐ１側に、また、ソース端子が負極出力端子Ｐ２側に配置されるように直列接続されている。
　ちなみに、４個の第１～第４スイッチング素子Ｑ１１～Ｑ１４の内、正極側の第１及び第２スイッチング素子Ｑ１１，Ｑ１２を上側アームのスイッチング素子という。また、負極側の第３及び第４スイッチング素子Ｑ１３，Ｑ１４を下側アームのスイッチング素子という。そして、上側アームの第２スイッチング素子Ｑ１２と下側アームの第３スイッチング素子Ｑ１３の接続点（ノードＮ１）が出力端子として形成され、出力端子（ノードＮ１）がフィルター回路３０に接続されている。
　第１スイッチング素子Ｑ１１のゲート端子には、第１駆動信号ＣＴ１１が供給される。第１スイッチング素子Ｑ１１は、ハイ・レベルの第１駆動信号ＣＴ１１でオンし、ロウ・レベルの第１駆動信号ＣＴ１１でオフする。
　第２スイッチング素子Ｑ１２のゲート端子には、第２駆動信号ＣＴ１２が供給される。第２スイッチング素子Ｑ１２は、ハイ・レベルの第２駆動信号ＣＴ１２でオンし、ロウ・レベルの第２駆動信号ＣＴ１２でオフする。
　第３スイッチング素子Ｑ１３のゲート端子には、第３駆動信号ＣＴ１３が供給される。第３スイッチング素子Ｑ１３は、ハイ・レベルの第３駆動信号ＣＴ１３でオンし、ロウ・レベルの第３駆動信号ＣＴ１３でオフする。
　第４スイッチング素子Ｑ１４のゲート端子には、第４駆動信号ＣＴ１４が供給される。第４スイッチング素子Ｑ１４は、ハイ・レベルの第４駆動信号ＣＴ１４でオンし、ロウ・レベルの第４駆動信号ＣＴ１４でオフする。
　第１のインバータ１０は、第１クランプダイオードＤ１１と第２クランプダイオードＤ１２とを含む。第１クランプダイオードＤ１１と第２クランプダイオードＤ１２とは、互いに直列に接続されている。
　第１クランプダイオードＤ１１は、上側アームの第１スイッチング素子Ｑ１１と第２スイッチング素子Ｑ１２の接続点（ノードＮ２）に接続されたカソード端子と、第２クランプダイオードＤ１２のカソード端子に接続されたアノード端子とを有する。第２クランプダイオードＤ１２は、第１クランプダイオードＤ１１のアノード端子と接続されたカソード端子と、下側アームの第３スイッチング素子Ｑ１３と第４スイッチング素子Ｑ１４の接続点（ノードＮ３）に接続されたアノード端子とを有する。
　第１クランプダイオードＤ１１と第２クランプダイオードＤ１２の接続点は、第１コンデンサＣ１と第２コンデンサＣ２との接続点に接続されている。従って、第１クランプダイオードＤ１１と第２クランプダイオードＤ１２の接続点には、第１コンデンサＣ１と第２コンデンサＣ２との接続点からの入力電圧Ｖｃ（＝Ｖｉｎ／２）が印加される。
　第１のインバータ１０は、第１～第４スイッチング素子Ｑ１１～Ｑ１４のオン・オフが、適宜、切り替えられることにより、０ボルト、入力電圧Ｖｃ、及び電源電圧Ｖｉｎの３段階の第１出力電圧Ｖ１を、出力端子（ノードＮ１）において生成することができる。
　つまり、第１及び第２スイッチング素子Ｑ１１，Ｑ１２がオフ、第３及び第４スイッチング素子Ｑ１３，Ｑ１４がオンの時には、出力端子（ノードＮ１）において生成される第１出力電圧Ｖ１は、０ボルトである。
　また、第１及び第４スイッチング素子Ｑ１１，Ｑ１４がオフ、第２及び第３スイッチング素子Ｑ１２，Ｑ１３がオンの時には、出力端子（ノードＮ１）において生成される第１出力電圧Ｖ１は、入力電圧Ｖｃと同じである。
　さらに、第１及び第２スイッチング素子Ｑ１１，Ｑ１２がオン、第３及び第４スイッチング素子Ｑ１３，Ｑ１４がオフの時には、出力端子（ノードＮ１）において生成される第１出力電圧Ｖ１は電源電圧Ｖｉｎと同じである。
　（第２のインバータ２０）
　第２のインバータ２０は、３レベルインバータであって、第５、第６、第７、及び第８スイッチング素子Ｑ２１，Ｑ２２，Ｑ２３，Ｑ２４を含む。各スイッチング素子Ｑ２１～Ｑ２４は、ＮチャネルのＭＯＳトランジスタにて形成され、各ＭＯＳトランジスタのソース・ドレイン間にボディーダイオードＤが接続されている。なお、第１実施形態では、各スイッチング素子Ｑ２１～Ｑ２４は、ＭＯＳトランジスタに具体化されているが、転流電流を流せるようにダイオードと並列に接続されたＩＧＢＴ（Insulated Gate Bipolar Transistor）等、他のスイッチング素子で実施してもよい。
　第５～第８スイッチング素子Ｑ２１～Ｑ２４は、第５スイッチング素子Ｑ２１、第６スイッチング素子Ｑ２２、第７スイッチング素子Ｑ２３、第８スイッチング素子Ｑ２４の順で直列に接続され、第５スイッチング素子Ｑ２１は、正極出力端子Ｐ１に接続されている。そして、第５～第８スイッチング素子Ｑ２１～Ｑ２４は、それらのドレイン端子が正極出力端子Ｐ１側に、また、ソース端子が負極出力端子Ｐ２側に配置されるように直列接続されている。
　ちなみに、４個の第５～第８スイッチング素子Ｑ２１～Ｑ２４の内、正極側の第５及び第６スイッチング素子Ｑ２１，Ｑ２２を上側アームのスイッチング素子という。また、負極側の第７及び第８スイッチング素子Ｑ２３，Ｑ２４を下側アームのスイッチング素子という。そして、上側アームの第６スイッチング素子Ｑ２２と下側アームの第７スイッチング素子Ｑ２３の接続点（ノードＮ４）が出力端子として形成され、出力端子（ノードＮ４）がフィルター回路３０に接続されている。
　第５スイッチング素子Ｑ２１のゲート端子には、第５駆動信号ＣＴ２１が供給される。第５スイッチング素子Ｑ２１は、ハイ・レベルの第５駆動信号ＣＴ２１でオンし、ロウ・レベルの第５駆動信号ＣＴ２１でオフする。
　第６スイッチング素子Ｑ２２のゲート端子には、第６駆動信号ＣＴ２２が供給される。第６スイッチング素子Ｑ２２は、ハイ・レベルの第６駆動信号ＣＴ２２でオンし、ロウ・レベルの第６駆動信号ＣＴ２２でオフする。
　第７スイッチング素子Ｑ２３のゲート端子には、第７駆動信号ＣＴ２３が供給される。第７スイッチング素子Ｑ２３は、ハイ・レベルの第７駆動信号ＣＴ２３でオンし、ロウ・レベルの第７駆動信号ＣＴ２３でオフする。
　第８スイッチング素子Ｑ２４のゲート端子には、第８駆動信号ＣＴ２４が供給される。第８スイッチング素子Ｑ２４は、ハイ・レベルの第８駆動信号ＣＴ２４でオンし、ロウ・レベルの第８駆動信号ＣＴ２４でオフする。
　第２のインバータ２０は、第３クランプダイオードＤ２１と第４クランプダイオードＤ２２とを含む。第３クランプダイオードＤ２１と第４クランプダイオードＤ２２とは、互いに直列に接続されている。
　第３クランプダイオードＤ２１は、上側アームの第５スイッチング素子Ｑ２１と第６スイッチング素子Ｑ２２の接続点（ノードＮ５）に接続されたカソード端子と、第４クランプダイオードＤ２２のカソード端子に接続されたアノード端子とを有する。第４クランプダイオードＤ２２は、第３クランプダイオードＤ２１のアノード端子と接続されたカソード端子と、下側アームの第７スイッチング素子Ｑ２３と第８スイッチング素子Ｑ２４の接続点（ノードＮ６）に接続されたアノード端子とを有する。
　第３クランプダイオードＤ２１と第４クランプダイオードＤ２２の接続点は、第１コンデンサＣ１と第２コンデンサＣ２との接続点に接続されている。従って、第３クランプダイオードＤ２１と第４クランプダイオードＤ２２の接続点には、第１コンデンサＣ１と第２コンデンサＣ２との接続点からの入力電圧Ｖｃ（＝Ｖｉｎ／２）が印加される。
　第２のインバータ２０は、第５～第８スイッチング素子Ｑ２１～Ｑ２４のオン・オフが、適宜、切り替えられることにより、０ボルト、入力電圧Ｖｃ、及び電源電圧Ｖｉｎの３段階の第２出力電圧Ｖ２を、出力端子（ノードＮ４）において生成することができる。
　つまり、第５及び第６スイッチング素子Ｑ２１，Ｑ２２がオフ、第７及び第８スイッチング素子Ｑ２３，Ｑ２４がオンの時には、出力端子（ノードＮ４）において生成される第２出力電圧Ｖ２は０ボルトである。
　また、第５及び第８スイッチング素子Ｑ２１，Ｑ２４がオフ、第６及び第７スイッチング素子Ｑ２２，Ｑ２３がオンの時には、出力端子（ノードＮ４）において生成される第２出力電圧Ｖ２は入力電圧Ｖｃと同じである。
　さらに、第５及び第６スイッチング素子Ｑ２１，Ｑ２２がオン、第７及び第８スイッチング素子Ｑ２３，Ｑ２４がオフの時には、出力端子（ノードＮ４）において生成される第２出力電圧Ｖ２は電源電圧Ｖｉｎと同じである。
　そして、第１のインバータ１０にて生成された第１出力電圧Ｖ１と、第２のインバータ２０にて生成された第２出力電圧Ｖ２とがフィルター回路３０に供給される。
　（フィルター回路３０）
　フィルター回路３０は、図２（ａ）に示される第１のインバータ１０から供給される第１出力電圧Ｖ１と、図２（ｂ）に示される第２のインバータ２０から供給される第２出力電圧Ｖ２を合成し、図２（ｃ）に示される出力電圧Ｖｔを生成する。フィルター回路３０は、図２（ｃ）に１点鎖線で示される、第１出力電圧Ｖ１と第２出力電圧Ｖ２との差分である合成波形Ｗ１をフィルタリングして、図２（ｃ）に実線で示される正弦波形Ｗ２の出力電圧Ｖｔ（＝Ｖ１－Ｖ２）を供給する。
　フィルター回路３０は、第１交流リアクトルＬ１、第２交流リアクトルＬ２及び平滑用コンデンサＣｘを含む。第１交流リアクトルＬ１は、第１のインバータ１０の出力端子（ノードＮ１）と、第１出力端子Ｐ３との間に接続されている。第２交流リアクトルＬ２は、第２のインバータ２０の出力端子（ノードＮ４）と、第２出力端子Ｐ４との間に接続されている。平滑用コンデンサＣｘは、第１出力端子Ｐ３と第２出力端子Ｐ４との間に接続されている。
　そして、第１交流リアクトルＬ１に第１のインバータ１０からの第１出力電圧Ｖ１が印加され、第２交流リアクトルＬ２に第２のインバータ２０からの第２出力電圧Ｖ２が印加される。そして、フィルター回路３０は、第１出力電圧Ｖ１と第２出力電圧Ｖ２とを合成し、第１及び第２出力端子Ｐ３，Ｐ４間から、図２（ｃ）に示される正弦波形Ｗ２を有する出力電圧Ｖｔを供給する。
　インバータ装置１は、制御回路４０を含む。
　制御回路４０は、フィルター回路３０の第１及び第２出力端子Ｐ３，Ｐ４間から、図２（ｃ）に示される正弦波形Ｗ２の出力電圧Ｖｔを供給するための第１～第８駆動信号ＣＴ１１～ＣＴ１４，ＣＴ２１～ＣＴ２４を生成する。
　制御回路４０は、第１のインバータ１０の第１～第４スイッチング素子Ｑ１１～Ｑ１４を、高周波にてオン・オフ動作させて、第１のインバータ１０から３段階のレベルの第１出力電圧Ｖ１を供給するための第１～第４駆動信号ＣＴ１１～ＣＴ１４を生成する。
　詳述すると、図２（ａ）に示すように、制御回路４０は、正弦波形Ｗ２の出力電圧Ｖｔを生成するために、１周期Ｔの前半周期において、入力電圧Ｖｃと電源電圧Ｖｉｎとの間で、第１出力電圧Ｖ１がデューティー制御されるように、第１～第４駆動信号ＣＴ１１～ＣＴ１４を生成する。また、制御回路４０は、正弦波形Ｗ２の出力電圧Ｖｔを生成するために、残り後半周期において、０ボルトと入力電圧Ｖｃとの間で、第１出力電圧Ｖ１がデューティー制御されるように、第１～第４駆動信号ＣＴ１１～ＣＴ１４を生成する。
　そして、第１実施形態では、正弦波形Ｗ２の出力電圧Ｖｔの１周期Ｔである時刻ｔ０から時刻ｔ６は予め決められている。この時刻ｔ０～ｔ６は、フィルター回路３０に接続された負荷（図示せず）に対して供給される出力電圧Ｖｔの図２（ｃ）に示される正弦波形Ｗ２から予め理論的に、又は実験、試験等により求められる。ここで、正弦波形Ｗ２の半周期の時刻は、時刻ｔ３（＝ｔ６／２）である。
　制御回路４０は、第１のインバータ１０の第１出力電圧Ｖ１が、第２のインバータ２０の第２出力電圧Ｖ２と合成されて、予め定められた正弦波形Ｗ２の出力電圧Ｖｔを生成すべく、第１出力電圧Ｖ１が高周波でデューティー制御されるように第１のインバータ１０を制御する。そこで、制御回路４０は、図２（ａ）に示すように、時刻ｔ０～ｔ３の期間では、第１出力電圧Ｖ１が入力電圧Ｖｃと電源電圧Ｖｉｎの間でデューティー制御されるように第１のインバータ１０を制御する。また、制御回路４０は、時刻ｔ３～ｔ６の期間では、第１出力電圧Ｖ１が０ボルトと入力電圧Ｖｃの間でデューティー制御されるように第１のインバータ１０を制御する。
　ここで、時刻ｔ０～ｔ６の期間での、第１のインバータ１０のデューティー制御は、高周波のデューティー制御である。
　第１実施形態では、その時々の、第１のインバータ１０に対するデューティー制御のパターンが決められている。このパターンは、フィルター回路３０に接続された負荷に供給される出力電圧Ｖｔが、図２（ｃ）に示す正弦波形Ｗ２を有するように、予め理論的に、又は実験、試験等により求められる。そして、そのパターンのデータが制御回路４０のメモリに記憶されている。
　第１実施形態では、予め定められたパターンにてデューティー制御が行なわれている。これを、出力電圧Ｖｔが、図２（ｃ）に実線で示される予め定められた正弦波形Ｗ２となるように、その時々の出力電圧Ｖｔをモニタし、フィードバックすることにより、デューティー制御を行うようにしてもよい。
　一方、制御回路４０は、第１のインバータ１０の第１出力電圧Ｖ１と第２のインバータ２０の第２出力電圧Ｖ２との合成により正弦波形Ｗ２の出力電圧Ｖｔを出力するために、１周期Ｔ中の所定のタイミングで、第２出力電圧Ｖ２のレベルを３段階に切り替えるように第２のインバータ２０を制御する。
　制御回路４０は、０ボルト、入力電圧Ｖｃ、電源電圧Ｖｉｎの３種類の第２出力電圧Ｖ２を生成するように第２のインバータ２０を制御する。ここで、第２出力電圧Ｖ２のレベルの切り替えは、正弦波形Ｗ２を有する出力電圧Ｖｔが、＋Ｖｃ及び－Ｖｃに近づく（通過する）タイミングで行なわれる。
　第２出力電圧Ｖ２のレベルの切り替えのタイミングは、以下のように設定する。図２（ｃ）に示されるように、出力電圧Ｖｔの正弦波形Ｗ２について、時刻ｔ０から時刻ｔ６で１周期Ｔが設定され（すなわち、Ｔ＝ｔ６－ｔ０）、時刻ｔ０から時刻ｔ３で半周期が設定される（すなわち、Ｔ／２＝ｔ３－ｔ０）。
　そして、時刻ｔ１において、正弦波形Ｗ２の出力電圧Ｖｔが、最大値に向かって入力電圧Ｖｃのレベルを通過する。
　また、時刻ｔ２において、正弦波形Ｗ２の出力電圧Ｖｔが、０ボルトに向かって入力電圧Ｖｃのレベルを通過する。
　さらに、時刻ｔ４において、正弦波形Ｗ２の出力電圧Ｖｔが、最小値に向かって負の入力電圧－Ｖｃのレベルを通過する。
　さらにまた、時刻ｔ５において、正弦波形Ｗ２の出力電圧Ｖｔが、０ボルトに向かって負の入力電圧－Ｖｃのレベルを通過する。
　この時刻ｔ１、ｔ２、ｔ４、ｔ５の直前又は直後では、第１のインバータ１０のデューティー制御だけでは、正弦波形Ｗ２の出力電圧Ｖｔを生成できない。そのため、第２出力電圧Ｖ２のレベルを切り替える時、第２のインバータ２０においてもデューティー制御を行うことにより、正弦波形Ｗ２の出力電圧Ｖｔが生成される。ここでの、第２のインバータ２０のデューティー制御は、高周波のデューティー制御である。
　つまり、制御回路４０は、第２のインバータ２０の第２出力電圧Ｖ２が、第１のインバータ１０の第１出力電圧Ｖ１と合成されることにより、フィルター回路３０から供給される出力電圧Ｖｔが予め定められた正弦波形Ｗ２を有するように、第２のインバータ２０を高周波でデューティー制御する。
　第１実施形態では、第２のインバータ２０の、高周波でのデューティー制御のパターンが決められている。このパターンは、フィルター回路３０に接続された負荷に供給される出力電圧Ｖｔが、図２（ｃ）に示す正弦波形Ｗ２を有するように、予め理論的に、又は実験、試験等により求められる。そして、そのパターンのデータが、制御回路４０のメモリに記憶されている。
　詳述すると、図２（ｂ）に示すように、制御回路４０は、時刻ｔ０～ｔ６で設定された１周期Ｔにおける、時刻ｔ１、時刻ｔ２、時刻ｔ４、時刻ｔ５の各時刻において、該時刻を基準に予め定められた時間幅Δｔを設定している。そして、制御回路４０は、その各時刻ｔ１，ｔ２，ｔ４，ｔ５を基準に予め定められた時間幅Δｔで、第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波で動作させた後に、第２出力電圧Ｖ２のレベルを切り替える。
　この時間幅Δｔは、フィルター回路３０に接続された負荷に対して、フィルター回路３０の出力電圧Ｖｔが、図２（ｃ）に示される正弦波形Ｗ２を有するように、予め理論的に、又は実験、試験等により求められる。
　そして、制御回路４０は、時刻ｔ０～ｔ１までの間、第２出力電圧Ｖ２が入力電圧Ｖｃに維持されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。続いて、制御回路４０は、時刻ｔ１～ｔ１ａ（＝ｔ１＋Δｔ）までの間、０ボルトと入力電圧Ｖｃの間で、第２出力電圧Ｖ２が高周波でデューティー制御されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。
　次に、制御回路４０は、時刻ｔ１ａ～ｔ２ａ（＝ｔ２－Δｔ）までの間、第２出力電圧Ｖ２が０ボルトに維持されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。続いて、制御回路４０は、時刻ｔ２ａ～ｔ２までの間、０ボルトと入力電圧Ｖｃの間で、第２出力電圧Ｖ２が高周波でデューティー制御されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。
　次に、制御回路４０は、時刻ｔ２～ｔ４ａ（＝ｔ４－Δｔ）までの間、第２出力電圧Ｖ２が入力電圧Ｖｃに維持されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。続いて、制御回路４０は、時刻ｔ４ａ～ｔ４までの間、入力電圧Ｖｃと電源電圧Ｖｉｎの間で、第２出力電圧Ｖ２が高周波でデューティー制御されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。
　次に、制御回路４０は、時刻ｔ４～ｔ５ａ（＝ｔ５－Δｔ）までの間、第２出力電圧Ｖ２が電源電圧Ｖｉｎに維持されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。続いて、制御回路４０は、時刻ｔ５ａ～ｔ５までの間、入力電圧Ｖｃと電源電圧Ｖｉｎの間で、第２出力電圧Ｖ２が高周波でデューティー制御されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。
　最後に、制御回路４０は、時刻ｔ５～ｔ６（＝ｔ０）の間、第２出力電圧Ｖ２が入力電圧Ｖｃに維持されるように、第５～第８駆動信号ＣＴ２１～ＣＴ２４を生成する。
　そして、第１のインバータ１０の第１出力電圧Ｖ１と第２のインバータ２０の第２出力電圧Ｖ２とが、フィルター回路３０に供給される。これによって、フィルター回路３０の第１及び第２出力端子Ｐ３，Ｐ４の間に生成される出力電圧Ｖｔは、第１出力電圧Ｖ１と第２出力電圧Ｖ２の差分に等しい。その結果、図２（ｃ）に示されるように、出力電圧Ｖｔ（＝Ｖ１－Ｖ２）は、正弦波形Ｗ２を有する。
　次に、上記のように構成されたインバータ装置１の作用について説明する。
　（第１のインバータ１０）
　（時刻ｔ０～ｔ３）
　今、時刻ｔ０～ｔ３の間、制御回路４０は、第１のインバータ１０に対して高周波で第１～第４スイッチング素子Ｑ１１～Ｑ１４をデューティー制御して、入力電圧Ｖｃと電源電圧Ｖｉｎの間のレベルでデューティー制御された第１出力電圧Ｖ１を生成する。
　つまり、時刻ｔ０～ｔ３間においては、第２スイッチング素子Ｑ１２がオンに保持され、第４スイッチング素子Ｑ１４がオフに保持されている。そして、第１スイッチング素子Ｑ１１と第３スイッチング素子Ｑ１３が、相補的にオン・オフされる。
　ちなみに、第１スイッチング素子Ｑ１１がオフされ、第３スイッチング素子Ｑ１３がオンされた時、第１出力電圧Ｖ１は入力電圧Ｖｃと同じである。反対に、第１スイッチング素子Ｑ１１がオンされ、第３スイッチング素子Ｑ１３がオフされた時、第１出力電圧Ｖ１は電源電圧Ｖｉｎと同じである。
　（時刻ｔ３～ｔ６）
　そして、時刻ｔ３～ｔ６間、制御回路４０は、第１のインバータ１０に対しては、高周波で第１～第４スイッチング素子Ｑ１１～Ｑ１４をデューティー制御して、０ボルトと入力電圧Ｖｃの間のレベルでデューティー制御された第１出力電圧Ｖ１を生成する。
　つまり、時刻ｔ３～ｔ６間においては、第１スイッチング素子Ｑ１１がオフに保持され、第３スイッチング素子Ｑ１３がオンに保持されている。そして、第２スイッチング素子Ｑ１２と第４スイッチング素子Ｑ１４が、相補的にオン・オフされる。
　ちなみに、第２スイッチング素子Ｑ１２がオフされ、第４スイッチング素子Ｑ１４がオンされた時、第１出力電圧Ｖ１は０ボルトである。反対に、第２スイッチング素子Ｑ１２がオンされ、第４スイッチング素子Ｑ１４がオフされた時、第１出力電圧Ｖ１は入力電圧Ｖｃと同じである。
　このように、制御回路４０は、時刻ｔ０～ｔ６を１周期Ｔとして、第１のインバータ１０の第１～第４スイッチング素子Ｑ１１～Ｑ１４を繰り返し駆動制御し、図２（ａ）に示される波形の第１出力電圧Ｖ１を繰り返し、フィルター回路３０に供給する。
　（第２のインバータ２０）
　（時刻ｔ０～ｔ１）
　一方、時刻ｔ０～ｔ１の間、制御回路４０は、第２のインバータ２０に、入力電圧Ｖｃと同じ第２出力電圧Ｖ２を生成させる。
　つまり、時刻ｔ０～ｔ１においては、制御回路４０は、第５及び第８スイッチング素子Ｑ２１，Ｑ２４をオフに固定し、第６及び第７スイッチング素子Ｑ２２，Ｑ２３をオンに固定する。
　（時刻ｔ１～ｔ１ａ）
　時刻ｔ１～ｔ１ａの間（ｔ１ａ－ｔ１＝Δｔ）、制御回路４０は、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御する。そして、０ボルトと入力電圧Ｖｃの間のレベルでデューティー制御された第２出力電圧Ｖ２が生成される。
　つまり、時刻ｔ１～ｔ１ａにおいては、第５スイッチング素子Ｑ２１がオフに保持され、第７スイッチング素子Ｑ２３がオンに保持される。一方、第６スイッチング素子Ｑ２２と第８スイッチング素子Ｑ２４とが、相補的にオン・オフされる。
　ちなみに、第６スイッチング素子Ｑ２２がオフされ、第８スイッチング素子Ｑ２４がオンされた時、第２出力電圧Ｖ２は０ボルトである。反対に、第６スイッチング素子Ｑ２２がオンされ、第８スイッチング素子Ｑ２４がオフされた時、第２出力電圧Ｖ２は入力電圧Ｖｃと同じである。
　これによって、第１のインバータ１０のデューティー制御に加えて、第２のインバータ２０においてもデューティー制御が行なわれることから、第２出力電圧Ｖ２が切り替わっても、出力電圧Ｖｔは、出力電圧Ｖｔの正弦波形Ｗ２が歪むことなく、緩やかに入力電圧Ｖｃを通過する。
　（時刻ｔ１ａ～ｔ２ａ）
　時刻ｔ１ａ～ｔ２ａの間、制御回路４０は、第２のインバータ２０に、０ボルトである第２出力電圧Ｖ２を生成させる。つまり、時刻ｔ１ａ～ｔ２ａにおいては、制御回路４０は、第５及び第６スイッチング素子Ｑ２１，Ｑ２２をオフに固定し、第７及び第８スイッチング素子Ｑ２３，Ｑ２４をオンに固定する。
　（時刻ｔ２ａ～ｔ２）
　時刻ｔ２ａ～ｔ２の間（ｔ２－ｔ２ａ＝Δｔ）、制御回路４０は、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御する。そして、０ボルトと入力電圧Ｖｃの間のレベルでデューティー制御された第２出力電圧Ｖ２が生成される。
　つまり、時刻ｔ２ａ～ｔ２においては、第５スイッチング素子Ｑ２１がオフに保持され、第７スイッチング素子Ｑ２３がオンに保持されている。一方、第６スイッチング素子Ｑ２２と第８スイッチング素子Ｑ２４とが、相補的にオン・オフされる。
　ちなみに、第６スイッチング素子Ｑ２２がオフされ、第８スイッチング素子Ｑ２４がオンされた時、第２出力電圧Ｖ２は０ボルトである。反対に、第６スイッチング素子Ｑ２２がオンされ、第８スイッチング素子Ｑ２４がオフされた時、第２出力電圧Ｖ２は入力電圧Ｖｃと同じである。
　これによって、第１のインバータ１０のデューティー制御に加えて、第２のインバータ２０においてもデューティー制御が行なわれることから、第２出力電圧Ｖ２が切り替わっても、出力電圧Ｖｔは、出力電圧Ｖｔの正弦波形Ｗ２が歪むことなく、緩やかに入力電圧Ｖｃを通過する。
　（時刻ｔ２～ｔ４）
　時刻ｔ２～ｔ４の間、制御回路４０は、第２のインバータ２０に、入力電圧Ｖｃと同じ第２出力電圧Ｖ２を生成させる。つまり、時刻ｔ２～ｔ４ａにおいては、制御回路４０は、第５及び第８スイッチング素子Ｑ２１，Ｑ２４をオフに固定し、第６及び第７スイッチング素子Ｑ２２，Ｑ２３をオンに固定する。
　（時刻ｔ４～ｔ４ａ）
　時刻ｔ４～ｔ４ａの間（ｔ４ａ－ｔ４＝Δｔ）、制御回路４０は、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御する。そして、入力電圧Ｖｃと電源電圧Ｖｉｎの間のレベルでデューティー制御された第２出力電圧Ｖ２が生成される。
　つまり、時刻ｔ４～ｔ４ａにおいては、第６スイッチング素子Ｑ２２がオンに保持され、第８スイッチング素子Ｑ２４がオフに保持されている。一方、第５スイッチング素子Ｑ２１と第７スイッチング素子Ｑ２３とが、相補的にオン・オフされる。
　ちなみに、第５スイッチング素子Ｑ２１がオフされ、第７スイッチング素子Ｑ２３がオンされた時、第２出力電圧Ｖ２は入力電圧Ｖｃと同じである。反対に、第５スイッチング素子Ｑ２１がオンされ、第７スイッチング素子Ｑ２３がオフされた時、第２出力電圧Ｖ２は電源電圧Ｖｉｎと同じである。
　これによって、第１のインバータ１０のデューティー制御に加えて、第２のインバータ２０においてもデューティー制御が行なわれることから、第２出力電圧Ｖ２が切り替わっても、出力電圧Ｖｔは、出力電圧Ｖｔの正弦波形Ｗ２が歪むことなく、緩やかに負の入力電圧－Ｖｃを通過する。
　（時刻ｔ４ａ～ｔ５ａ）
　時刻ｔ４ａ～ｔ５ａの間、制御回路４０は、第２のインバータ２０に、電源電圧Ｖｉｎと同じ第２出力電圧Ｖ２を生成させる。つまり、時刻ｔ４～ｔ５ａにおいては、制御回路４０は、第５及び第６スイッチング素子Ｑ２１，Ｑ２２をオンに固定し、第７及び第８スイッチング素子Ｑ２３，Ｑ２４をオフに固定する。
　（時刻ｔ５ａ～ｔ５）
　時刻ｔ５ａ～ｔ５の間（ｔ５－ｔ５ａ＝Δｔ）、制御回路４０は、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御する。そして、入力電圧Ｖｃと電源電圧Ｖｉｎの間のレベルでデューティー制御された第２出力電圧Ｖ２が生成される。
　つまり、時刻ｔ５ａ～ｔ５においては、第６スイッチング素子Ｑ２２がオンに保持され、第８スイッチング素子Ｑ２４がオフに保持されている。一方、第５スイッチング素子Ｑ２１と第７スイッチング素子Ｑ２３とが、相補的にオン・オフされる。
　ちなみに、第５スイッチング素子Ｑ２１がオフされ、第７スイッチング素子Ｑ２３がオンされた時、第２出力電圧Ｖ２は入力電圧Ｖｃと同じである。反対に、第５スイッチング素子Ｑ２１がオンされ、第７スイッチング素子Ｑ２３がオフされた時、第２出力電圧Ｖ２は電源電圧Ｖｉｎと同じである。
　これによって、第１のインバータ１０のデューティー制御に加えて、第２のインバータ２０においてもデューティー制御が行なわれることから、第２出力電圧Ｖ２が切り替わっても、出力電圧Ｖｔは、出力電圧Ｖｔの正弦波形Ｗ２が歪むことなく、緩やかに負の入力電圧－Ｖｃを通過する。
　（時刻ｔ５～ｔ６）
　時刻ｔ５～ｔ６（＝ｔ０）の間、制御回路４０は、第２のインバータ２０に、入力電圧Ｖｃと同じ第２出力電圧Ｖ２を生成させる。つまり、時刻ｔ５～ｔ６においては、制御回路４０は、第５及び第８スイッチング素子Ｑ２１，Ｑ２４をオフに固定し、第６及び第７スイッチング素子Ｑ２２，Ｑ２３をオンに固定する。
　このように、制御回路４０は、時刻ｔ０～ｔ６を１周期Ｔとして、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を繰り返し駆動制御し、図２（ｂ）に示される波形を有する第２出力電圧Ｖ２を繰り返し、フィルター回路３０に供給する。
　フィルター回路３０は、第１出力電圧Ｖ１と第２出力電圧Ｖ２を受信して合成し、出力電圧Ｖｔを生成する。そして、フィルター回路３０は、図２（ｃ）に破線で示される第１出力電圧Ｖ１と第２出力電圧Ｖ２との差分である合成波形Ｗ１をフィルタリングして、図２（ｃ）に実線で示される正弦波形Ｗ２を有する出力電圧Ｖｔを生成する。
　この時、制御回路４０は、第２出力電圧Ｖ２のレベルをあるレベルから別のレベルに切り替える時に、第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波で動作させたので、このレベルの切り替えに起因して発生する出力電圧Ｖｔの正弦波形Ｗ２の歪みが抑えられる。
　次に、上記のように構成されたインバータ装置１の効果について以下に記載する。
　（１）第１実施形態によれば、予め定められた正弦波形Ｗ２の出力電圧Ｖｔを生成するために、高周波でデューティー制御される第１のインバータ１０に対して、第２のインバータ２０の第２出力電圧Ｖ２が、０ボルト、入力電圧Ｖｃ、電源電圧Ｖｉｎの３種類の間で切り替えられる。そのため、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４のスイッチング回数を少なくでき、スイッチングロスを低減させることができ、高効率のインバータ装置１を実現できる。
　（２）第１実施形態によれば、第２出力電圧Ｖ２のレベルの切り替えが行なわれる時刻ｔ１～ｔ１ａ、時刻ｔ２ａ～ｔ２、時刻ｔ４～ｔ４ａ、時刻ｔ５ａ～ｔ５に、第２のインバータ２０が高周波動作させられる。その結果、第２出力電圧Ｖ２のレベルが段階的に大きく変化することに起因して生じる出力電圧Ｖｔの正弦波形Ｗ２の歪を小さく抑えることができる。
　（３）第１実施形態によれば、第１のインバータ１０の第１出力電圧Ｖ１と第２のインバータ２０の出力電圧Ｖ２とを合成することで、５種類のレベルの出力電圧Ｖｔ（＝Ｖ１－Ｖ２）が生成された。つまり、電源電圧Ｖｉｎ、入力電圧Ｖｃ、０ボルト、負の入力電圧－Ｖｃ、負の電源電圧－Ｖｉｎを含む５つの出力レベルの出力電圧Ｖｔを生成することにより正弦波形Ｗ２を形成するようにしたので、フィルター回路３０の第１及び第２交流リアクトルＬ１，Ｌ２を小さくできる。その結果、インバータ装置１を小型化することができる。
　（第２実施形態）
　次に、本発明の第２実施形態のインバータ装置について図３に従って説明する。
　第２実施形態のインバータ装置は、第１のインバータ１０の第１～第４スイッチング素子Ｑ１１～Ｑ１４と第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４の駆動制御において、第１実施形態のインバータ装置と相違している。
　第２実施形態のインバータ装置においては、第１及び第２出力電圧Ｖ１，Ｖ２のその時々の変動に対して、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃが変動しても、出力電圧Ｖｔの歪みが抑えられるように、第１～第８スイッチング素子Ｑ１１～Ｑ１４，Ｑ２１～Ｑ２４が駆動制御される。
　従って、第２実施形態は、制御回路４０による、第１のインバータ１０の第１～第４スイッチング素子Ｑ１１～Ｑ１４、及び第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４の制御方法においてのみ、第１実施形態と相違し、他の構成は基本的に同じである。そのため、説明の便宜上、異なる制御回路４０の制御方法のみ詳細に説明し、共通する部分の説明は省略する。
　（時刻ｔ０～ｔ１ｂ（＝ｔ１－Δｔ））（図３（ａ）参照）
　制御回路４０は、第１実施形態と同様に、第１のインバータ１０の第１～第４スイッチング素子Ｑ１１～Ｑ１４を高周波でデューティー制御する。そして、制御回路４０は、第１のインバータ１０に、入力電圧Ｖｃと電源電圧Ｖｉｎの間のレベルでデューティー制御された第１出力電圧Ｖ１を生成させる。一方、制御回路４０は、第１実施形態と同様に、第５及び第８スイッチング素子Ｑ２１，Ｑ２４をオフに固定し、第６及び第７スイッチング素子Ｑ２２，Ｑ２３をオンに固定する。そして、制御回路４０は、第２のインバータ２０に、入力電圧Ｖｃと同じ第２出力電圧Ｖ２を生成させる。
　この時、第１コンデンサＣ１と第２コンデンサＣ２の容量値が小さいと、第１コンデンサＣ１の電荷が放電され、時刻ｔ１に近づくにつれて、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１が下がり、第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２が上がる。
　これによって、図３（ａ）に示すように、デューティー制御された第１のインバータ１０の第１出力電圧Ｖ１の振幅は次第に小さくなり、反対に、第２のインバータ２０の第２出力電圧Ｖ２のレベルは次第に大きくなる。その結果、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃは、電源電圧Ｖｉｎの２分の１にならなくなり、それ以上に高くなる。
　（時刻ｔ１ｂ～ｔ１）
　制御回路４０は、時刻ｔ１ｂに到達すると、第１及び第４スイッチング素子Ｑ１１，Ｑ１４をオフ、第２及び第３スイッチング素子Ｑ１２，Ｑ１３をオンに固定して、第１のインバータ１０に、入力電圧Ｖｃと同じ第１出力電圧Ｖ１を生成させる。この制御は、時刻ｔ１になるまで実行される。一方、制御回路４０は、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御して、第２のインバータ２０に、０ボルトと入力電圧Ｖｃの間のレベルでデューティー制御された第２出力電圧Ｖ２を生成させる。
　これによって、第１コンデンサＣ１の電荷の放電が停止され、第２コンデンサＣ２の電荷が放電されて、第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２が下がり、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１が上がる。その結果、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃは、電源電圧Ｖｉｎの２分の１（＝Ｖｉｎ／２）に戻る。
　（時刻ｔ１～ｔ２ａ（図３（ｂ）参照））
　制御回路４０は、第１のインバータ１０に対して、第１実施形態と同様に、高周波で第１～第４スイッチング素子Ｑ１１～Ｑ１４をデューティー制御する。そして、制御回路４０は、第１のインバータ１０に、入力電圧Ｖｃと電源電圧Ｖｉｎの間のレベルでデューティー制御された第１出力電圧Ｖ１を生成させる。一方、制御回路４０は、第１実施形態と同様に、第５及び第６スイッチング素子Ｑ２１，Ｑ２２をオフに固定し、第７及び第８スイッチング素子Ｑ２３，Ｑ２４をオンに固定する。そして、制御回路４０は、第２のインバータ２０に、０ボルトの第２出力電圧Ｖ２を生成させる。
　この時、第１コンデンサＣ１と第２コンデンサＣ２の容量値が小さいと、第１コンデンサＣ１の電荷が放電され、時刻ｔ２ａに近づくにつれて、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１が下がり、第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２が上がる。
　これによって、図３（ｂ）に示すように、デューティー制御された第１のインバータ１０の第１出力電圧Ｖ１の振幅は次第に小さくなり、反対に、第２のインバータ２０の第２出力電圧Ｖ２のレベルは次第に大きくなる。その結果、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃは、電源電圧Ｖｉｎの２分の１にならなくなり、それ以上に高くなる。
　（時刻ｔ２ａ～ｔ２）
　制御回路４０は、時刻ｔ２ａに到達すると、第１及び第４スイッチング素子Ｑ１１，Ｑ１４をオフ、第２及び第３スイッチング素子Ｑ１２，Ｑ１３をオンに固定する。そして、制御回路４０は、第１のインバータ１０に、入力電圧Ｖｃと同じ第１出力電圧Ｖ１を生成させる。この制御は、時刻ｔ２になるまで実行される。一方、制御回路４０は、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御する。そして、制御回路４０は、第２のインバータ２０に、０ボルトと入力電圧Ｖｃの間のレベルでデューティー制御された第２出力電圧Ｖ２を生成させる。
　これによって、第１コンデンサＣ１の電荷の放電が停止され、第２コンデンサＣ２の電荷が放電されて、第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２が下がり、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１が上がる。その結果、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃは、電源電圧Ｖｉｎの２分の１（＝Ｖｉｎ／２）に戻る。
　（時刻ｔ３～ｔ４（図３（ｃ）参照））
　制御回路４０は、時刻ｔ３～ｔ４において、第１のインバータ１０に対して、高周波で第１～第４スイッチング素子Ｑ１１～Ｑ１４をデューティー制御する。そして、０ボルトと入力電圧Ｖｃの間のレベルでデューティー制御された第１出力電圧Ｖ１が生成される。一方、制御回路４０は、第１実施形態と同様に、第５及び第８スイッチング素子Ｑ２１，Ｑ２４をオフに固定し、第６及び第７スイッチング素子Ｑ２２，Ｑ２３をオンに固定する。そして、制御回路４０は、第２のインバータ２０に、入力電圧Ｖｃと同じ第２出力電圧Ｖ２を生成させる。
　この時、第１コンデンサＣ１と第２コンデンサＣ２の容量値が小さいと、第１コンデンサＣ１の電荷が放電され、時刻ｔ２ａに近づくにつれて、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１が下がり、第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２が上がる。
　これによって、図３（ｃ）に示すように、デューティー制御された第１のインバータ１０の第１出力電圧Ｖ１の振幅も次第に小さくなり、反対に、第２のインバータ２０の第２出力電圧Ｖ２のレベルは次第に大きくなる。その結果、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃは、電源電圧Ｖｉｎの２分の１にならなくなり、それ以上に高くなる。
　（時刻ｔ４～ｔ４ａ）
　制御回路４０は、時刻ｔ４に到達すると、第１及び第２スイッチング素子Ｑ１１，Ｑ１２をオフ、第３及び第４スイッチング素子Ｑ１３，Ｑ１４をオンに固定する。そして、制御回路４０は、第１のインバータ１０に、０ボルトの第１出力電圧Ｖ１を生成させる。この制御は、時刻ｔ４になるまで実行される。一方、制御回路４０は、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御して、第２のインバータ２０に、入力電圧Ｖｃと電源電圧Ｖｉｎの間のレベルでデューティー制御された第２出力電圧Ｖ２を生成させる。
　これによって、第１コンデンサＣ１の電荷の放電が停止され、第２コンデンサＣ２の電荷が放電されて、第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２が下がり、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１が上がる。その結果、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃは、電源電圧Ｖｉｎの２分の１（＝Ｖｉｎ／２）に戻る。
　（時刻ｔ４ａ～ｔ５ａ（図３（ｄ）参照））
　制御回路４０は、時刻ｔ４ａ～ｔ５ａにおいて、第１のインバータ１０に対して、第１実施形態と同様に、高周波で第１～第４スイッチング素子Ｑ１１～Ｑ１４をデューティー制御する。そして、０ボルトと入力電圧Ｖｃの間のレベルでデューティー制御された第１出力電圧Ｖ１が生成される。一方、制御回路４０は、第１実施形態と同様に、第５及び第６スイッチング素子Ｑ２１，Ｑ２２をオフに固定し、第７及び第８スイッチング素子Ｑ２３，Ｑ２４をオンに固定する。そして、制御回路４０は、第２のインバータ２０に、電源電圧Ｖｉｎと同じ第２出力電圧Ｖ２を生成させる。
　この時、第１コンデンサＣ１と第２コンデンサＣ２の容量値が小さいと、第１コンデンサＣ１の電荷が放電され、時刻ｔ５ａに近づくにつれて、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１が下がり、第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２が上がる。
　これによって、図３（ｄ）に示すように、デューティー制御された第１のインバータ１０の第１出力電圧Ｖ１の振幅は次第に小さくなり、反対に、第２のインバータ２０の第２出力電圧Ｖ２のレベル値は次第に大きくなる。その結果、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃは、電源電圧Ｖｉｎの２分の１にならなくなり、それ以上に高くなる。
　（時刻ｔ５ａ～ｔ５）
　制御回路４０は、時刻ｔ５ａに到達すると、第１及び第２スイッチング素子Ｑ１１，Ｑ１２をオフ、第３及び第４スイッチング素子Ｑ１３，Ｑ１４をオンに固定する。そして、制御回路４０は、第１のインバータ１０に、０ボルトの第１出力電圧Ｖ１を生成させる。この制御は、時刻ｔ５になるまで実行される。一方、制御回路４０は、第１実施形態と同様に、第２のインバータ２０の第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御して、第２のインバータ２０に、入力電圧Ｖｃと電源電圧Ｖｉｎの間のレベルでデューティー制御された第２出力電圧Ｖ２を生成させる。
　これによって、第１コンデンサＣ１の電荷の放電が停止され、第２コンデンサＣ２の電荷が放電されて、第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２が下がり、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１が上がる。その結果、第１コンデンサＣ１と第２コンデンサＣ２との接続点の入力電圧Ｖｃは、電源電圧Ｖｉｎの２分の１（＝Ｖｉｎ／２）に戻る。
　このように、第２実施形態では、第２のインバータ２０のレベルを切り替えるとき、第１のインバータ１０の高周波でのデューティー制御を停止させた。そして、第２のインバータ２０が高周波でデューティー制御された。第２のインバータ２０が高周波でデューティー制御されている短時間の切り替えの間において、第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１と第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２を等しくすることができる。
　従って、第２実施形態によれば、第１実施形態の効果に加えて、直流電源２の電源電圧Ｖｉｎを半分ずつ分担している第１コンデンサＣ１と第２コンデンサＣ２の容量値を小さくできる。その結果、より小型化が図れるインバータ装置１を実現することができる。
　（第３実施形態）
　次に、本発明の第３実施形態のインバータ装置について図４に従って説明する。
　第１及び第２実施形態のインバータ装置では、制御回路４０が予め定められたパターンに基づいて第１及び第２のインバータ１０，２０に対してデューティー制御を行なう。
　これに対して、第３実施形態のインバータ装置では、第２のインバータ２０の第２出力電圧Ｖ２の切り替え時における時間幅Δｔに依存せずに、図２（ｃ）に示される出力電圧Ｖｔの正弦波形Ｗ２が生成される。つまり、第３実施形態のインバータ装置では、インバータ装置１のその時々の状態に応じて第１及び第２のインバータ１０，２０がデューティー制御される。
　従って、説明の便宜上、第１及び第２実施形態と相違する点を詳細に説明し、同じ構成部分の詳細な説明は省略する。
　図４において、第１コンデンサＣ１には、第１電圧検出器ＤＶ１が並列に接続されている。第１電圧検出器ＤＶ１は、第１コンデンサＣ１のその時々の第１端子間電圧Ｖｃｈ１を検出し、検出された第１端子間電圧Ｖｃｈ１を示す第１電圧検出信号ＳＶ１を制御回路４０に供給する。
　また、第２コンデンサＣ２には、第２電圧検出器ＤＶ２が並列に接続されている。第２電圧検出器ＤＶ２は、第２コンデンサＣ２のその時々の第２端子間電圧Ｖｃｈ２を検出し、検出された第２端子間電圧Ｖｃｈ２を示す第２電圧検出信号ＳＶ２を制御回路４０に供給する。
　フィルター回路３０の第１及び第２出力端子Ｐ３，Ｐ４間には、第３電圧検出器ＤＶ３が接続されている。第３電圧検出器ＤＶ３は、フィルター回路３０から供給されるその時々の出力電圧Ｖｔを検出し、検出された出力電圧Ｖｔを示す第３電圧検出信号ＳＶ３を制御回路４０に供給する。
　また、フィルター回路３０の第２交流リアクトルＬ２と第２出力端子Ｐ４との間には、電流検出器ＤＩ１が接続されている。電流検出器ＤＩ１は、フィルター回路３０から図示しない負荷に流れる電流を検出し、検出された電流を示す電流検出信号ＳＩ１を制御回路４０に出力する。
　制御回路４０は、第１～第３電圧検出器ＤＶ１～ＤＶ３から第１～第３電圧検出信号ＳＶ１～ＳＶ３を受信するとともに、電流検出器ＤＩ１から電流検出信号ＳＩ１を受信する。そして、制御回路４０は、第１電圧検出器ＤＶ１の第１電圧検出信号ＳＶ１に基づいて、その時々の第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１を算出する。また、制御回路４０は、第２電圧検出器ＤＶ２の第２電圧検出信号ＳＶ２に基づいて、その時々の第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２を算出する。
　さらに、制御回路４０は、第３電圧検出器ＤＶ３の第３電圧検出信号ＳＶ３及び電流検出器ＤＩ１の電流検出信号ＳＩ１に基づいて、その時々のフィルター回路３０から供給される出力電圧Ｖｔ、出力電流Ｉｔ及び出力電力ＰＷ（＝Ｖｔ×Ｉｔ）を算出する。
　制御回路４０は、その時々に求められた第１端子間電圧Ｖｃｈ１、第２端子間電圧Ｖｃｈ２、出力電圧Ｖｔ、出力電流Ｉｔ及び出力電力ＰＷに基づいて、第１のインバータ１０及び第２のインバータ２０を、種々の態様で制御することができる。
　以下、その制御態様の実施例について記載する。
　（実施例１）
　第１実施形態では、第２出力電圧Ｖ２のレベルを切り替える時に、制御回路４０は、第２のインバータ２０に対して、予め定められた時間幅Δｔにて第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御する。
　一方、実施例１では、制御回路４０は、第２のインバータ２０の高周波でのデューティー制御を、出力電力ＰＷが予め定められた値になった時に開始させる。また、制御回路４０は、第２のインバータ２０の高周波でのデューティー制御を、出力電力ＰＷが予め定められた値になった時に終了させる。
　この時、この第２のインバータ２０の高周波でのデューティー制御は、制御回路４０内に設けられた比較器を使って行われる。制御回路４０は、その時々の出力電圧Ｖｔと予め定められた基準値（例えば、予め定められた三角波形）とを比較することによってデューティー比（％）を決定する。そして、制御回路４０は、決定されたデューティー比（％）に基づいて第２のインバータ２０を高周波でデューティー制御する。
　また、第１実施形態では、時刻ｔ０～ｔ６の期間での、第１のインバータ１０の高周波のデューティー制御は、予め決められたデューティー制御のパターンを用いて行なわれる。
　一方、実施例１では、制御回路４０は、時刻ｔ０～ｔ６の期間でのその時々の出力電力ＰＷに基づいてデューティー比を決定し、その決定されたデューティー比に基づいて第１のインバータ１０を高周波でデューティー制御する。
　この時刻ｔ０～ｔ６の期間での、第１のインバータ１０の高周波でのデューティー制御は、同様に、制御回路４０内に設けられた比較器を使って行われる。制御回路４０は、その時々の出力電圧Ｖｔと予め定められた基準値（例えば、予め定められた三角波形）とを比較することによってデューティー比（％）を決定する。そして、制御回路４０は、決定されたデューティー比（％）に基づいて第１のインバータ１０を高周波でデューティー制御する。
　従って、この場合、その時々にフィルター回路３０から供給される実際の出力電力ＰＷに基づいて第２のインバータ２０の高周波のデューティー制御の開始と終了が決定され、出力電圧Ｖｔに基づいて高周波のデューティー制御におけるデューティー比が決定される。
　その結果、本実施例１では、第１実施形態の効果に加えて、現実に即した制御が行えるため、より歪みの少ない正弦波形Ｗ２を有する出力電圧Ｖｔを生成することができる。
　（実施例２）
　上記実施例１（第２実施形態も同様）では、第２出力電圧Ｖ２のレベルを切り替える時に、制御回路４０は、第２のインバータ２０に対して、予め定められた時間幅Δｔにて第５～第８スイッチング素子Ｑ２１～Ｑ２４を高周波でデューティー制御する。
　これに対して、第１実施形態では、第１のインバータ１０は、高周波でデューティー制御されていた。これを、第２実施形態のように、第２のインバータ２０が高周波でデューティー制御されている間、第１のインバータ１０を第１出力電圧Ｖ１が一定の電圧値に維持されるよう制御させる。
　実施例２では、制御回路４０は、その時々に求めた第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１と第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２に基づいて、第１のインバータ１０を制御して、第１出力電圧Ｖ１が一定の電圧値に維持されるようにする。制御回路４０は、第１コンデンサＣ１と第２コンデンサＣ２とが電源電圧Ｖｉｎを等分に分担できない場合がある。そして、第１コンデンサＣ１と第２コンデンサＣ２との接続点の電圧が、電源電圧Ｖｉｎの１／２である基準から予め定められた規定値を超えて変動する時、制御回路４０は、第１のインバータ１０に対して、第１出力電圧Ｖ１を一定の電圧値に維持する制御を開始させる。
　この時、制御回路４０は、第２のインバータ２０に対して、高周波でのデューティー制御を開始させる。この時、高周波での第２のインバータ２０のデューティー制御は、実施例１と同様に、制御回路４０内の比較器を使って得られたデューティー比に基づいて行なわれる。そして、制御回路４０は、実施例１と同様に、第２のインバータ２０の高周波によるデューティー制御が終了すると、第１のインバータ１０を高周波でデューティー制御させる。
　従って、この場合、その時々の実際の第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１と第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２とに基づいて、第１のインバータ１０の第１出力電圧Ｖ１を一定の電圧値に維持する制御の開始タイミングが決定される。
　その結果、本実施例２では、第２実施形態の効果に加えて、現実に即した制御が行えるため、より歪みの少ない正弦波形Ｗ２を有する出力電圧Ｖｔを生成することができる。
　（実施例３）
　上記実施例１では、第２のインバータ２０の第２出力電圧のレベルを切り替える時、制御回路４０は、第２のインバータ２０を高周波でデューティー制御してから第２出力電圧のレベルを切り替えた。そして、その第２のインバータ２０が高周波でデューティー制御されている間においても、第１のインバータ１０は、高周波でデューティー制御された。
　一方、上記実施例２では、第２のインバータ２０の第２出力電圧のレベルを切り替える時、制御回路４０は、第２のインバータ２０を高周波でデューティー制御してから第２出力電圧のレベルを切り替えた。そして、第２のインバータ２０が高周波でデューティー制御される時、第１のインバータ１０は、第１出力電圧Ｖ１を一定の電圧値に維持するように制御された。
　これを、実施例３では、実施例１の制御態様（第１制御という）と、実施例２の制御態様（第２制御という）とが、状況に応じて切り替え可能である。
　つまり、制御回路４０は、その時々の第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１と第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２に基づいて、第１コンデンサＣ１と第２コンデンサＣ２との接続点の電圧が、電源電圧Ｖｉｎの１／２を基準として予め定められた規定値の範囲内にある時、第１制御を実行する。
　反対に、制御回路４０は、その時々の第１コンデンサＣ１の第１端子間電圧Ｖｃｈ１と第２コンデンサＣ２の第２端子間電圧Ｖｃｈ２に基づいて、第１コンデンサＣ１と第２コンデンサＣ２との接続点の電圧が、電源電圧Ｖｉｎの１／２を基準として予め定められた規定値を超えた時に、第２制御を実行する。
　従って、この実施例３の場合、その時々の負荷の変動に応じて、第１制御及び第２制御の中から最適な制御が選択される。また、このインバータ装置１においては、用途に応じて、第１及び第２コンデンサＣ１，Ｃ２の容量値が変更されても対応することができる。
　その結果、本実施例３では、実施例１及び実施例２の効果に加えて、より現実に即した制御が行えるため、より歪みの少ない正弦波形Ｗ２を有する出力電圧Ｖｔを生成することができる。
　尚、上記実施形態は以下のように変更してもよい。
　上記各実施形態の第１及び第２インバータ１０，２０は、３レベルインバータであったが、これを、例えば４レベルインバータ、５レベルインバータを用いて具体化してもよい。

Claims (10)

  1. 　インバータ装置の制御方法であって、
    　該インバータ装置は、複数のレベルの第１出力電圧を生成可能な第１のインバータと、前記第１のインバータと並列に接続され、複数のレベルの第２出力電圧を生成可能な第２のインバータと、前記第１出力電圧及び前記第２出力電圧を合成して正弦波形を有する出力電圧を生成するフィルター回路と、前記第１のインバータ及び前記第２のインバータを制御して、前記フィルター回路にて予め定められた正弦波形を有する出力電圧が生成されるように、前記第１のインバータに複数のレベルの第１出力電圧を生成させ、前記第２のインバータに複数のレベルの第２出力電圧を生成させる制御回路とを含み、
    　前記制御回路により、第１出力電圧のレベルを切り替えるように前記第１のインバータを高周波でデューティー制御すること、
    　前記制御回路により、第２出力電圧のレベルを切り替えるように前記第２のインバータを制御すること
    を備え、
    　前記第２のインバータを制御することは、前記第２のインバータが前記第２出力電圧のレベルを切り替える時に、前記第２のインバータを高周波でデューティー制御することを含む、インバータ装置の制御方法。
  2. 　請求項１に記載のインバータ装置の制御方法において、
    　前記制御回路により、前記第２のインバータを高周波でデューティー制御している間、前記高周波でデューティー制御されている前記第１のインバータのデューティー制御を停止させることを備える、インバータ装置の制御方法。
  3. 　請求項１又は２に記載のインバータ装置の制御方法において、
    　前記第１及び第２のインバータの各々は、３レベルインバータであり、直列接続され、かつ直流電圧を等分に分担する第１コンデンサと第２コンデンサとの間の接続点に接続されており、
    　前記第１及び第２のインバータが、前記接続点における電圧を用いて、３レベルの前記第１及び第２出力電圧を生成することを備える、インバータ装置の制御方法。
  4. 　インバータ装置であって、
    　複数のレベルの第１出力電圧を生成可能な第１のインバータと、
    　前記第１のインバータと並列に接続され、複数のレベルの第２出力電圧を生成可能な第２のインバータと、
    　前記第１のインバータ及び前記第２のインバータに接続され、前記第１出力電圧及び前記第２出力電圧を合成して正弦波形を有する出力電圧を生成するフィルター回路と、
    　前記第１のインバータ及び前記第２のインバータを制御して、前記フィルター回路にて予め定められた正弦波形を有する出力電圧が生成されるように、前記第１のインバータに複数のレベルの第１出力電圧を生成指せ、前記第２のインバータに複数のレベルの第２出力電圧を生成させる制御回路と
    を備え、
    　前記制御回路は、前記第１出力電圧のレベルを切り替えるように前記第１のインバータを高周波でデューティー制御するとともに、前記第２出力電圧のレベルを切り替えるように前記第２のインバータを制御し、
    　前記制御回路は、前記第２のインバータが前記第２出力電圧のレベルを切り替える時に、前記第２のインバータを高周波でデューティー制御する、インバータ装置。
  5. 　請求項４に記載のインバータ装置において、
    　前記制御回路は、前記第２のインバータを高周波でデューティー制御している間、前記高周波でデューティー制御させている前記第１のインバータのデューティー制御を停止させる、インバータ装置。
  6. 　請求項４又は５に記載のインバータ装置において、
    　前記制御回路は、
    　前記第２のインバータを高周波でデューティー制御している間、前記第１のインバータを高周波でデューティー制御する第１制御モードと、
    　前記第２のインバータを高周波でデューティー制御している間、前記第１のインバータのデューティー制御を停止させる第２制御モードと
    を有している、インバータ装置。
  7. 　請求項４～６のいずれか１つに記載のインバータ装置において、
    　直列接続され、かつ直流電圧を等分に分担する第１コンデンサと第２コンデンサとを備え、前記第１及び第２のインバータの各々は、３レベルインバータであり、かつ前記第１コンデンサと前記第２コンデンサとの間の接続点に接続され、前記第１及び第２のインバータは、前記接続点における電圧を用いて、３レベルの前記第１及び第２出力電圧を生成する、インバータ装置。
  8. 　請求項６に記載のインバータ装置において、
    　直列接続され、かつ直流電圧を等分に分担する第１コンデンサと第２コンデンサとを備え、前記制御回路は、前記第１コンデンサと前記第２コンデンサとの間の接続点における電圧に基づいて、制御モードを前記第１制御モード及び前記第２制御モードのいずれかに切り替える、インバータ装置。
  9. 　請求項７又は８に記載のインバータ装置において、
    　前記制御回路は、前記第１コンデンサと前記第２コンデンサとの間の接続点の電圧に基づいて、前記第２のインバータの高周波でのデューティー制御を開始し、前記第２のインバータを高周波でデューティー制御している間、前記第１のインバータのデューティー制御を停止させる、インバータ装置。
  10. 　請求項７～９のいずれか１つに記載のインバータ装置において、
    　前記第１及び第２のインバータの各々は、
    　直列に接続された４個のスイッチング素子を含む第１の直列回路と、
    　直列に接続された２個のクランプダイオードを含む第２の直列回路と
    を含み、
    　前記４個のスイッチング素子は、上側アーム側の２個のスイッチング素子と、下側アーム側の２個のスイッチング素子とを含み、前記２個のクランプダイオードは、上側アーム側のクランプダイオードと、下側アーム側のクランプダイオードとを含み、
    　上側アーム側のクランプダイオードは、前記上側アーム側の２個のスイッチング間の接続点に接続されたカソード端子を有し、前記下側アーム側のクランプダイオードは、前記下側アーム側の２個のスイッチング素子間の接続点に接続されたアノード端子を有し、
    　前記２個のクランプダイオード間の接続点に、前記第１コンデンサと前記第２コンデンサとの間の接続点が接続され、前記上側アーム側の２個のスイッチング素子と前記下側アーム側の２個のスイッチング素子との間の接続点に前記フィルター回路が接続される、インバータ装置。
     
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