WO2022059218A1 - モータ駆動回路およびモータモジュール - Google Patents

モータ駆動回路およびモータモジュール Download PDF

Info

Publication number
WO2022059218A1
WO2022059218A1 PCT/JP2020/048416 JP2020048416W WO2022059218A1 WO 2022059218 A1 WO2022059218 A1 WO 2022059218A1 JP 2020048416 W JP2020048416 W JP 2020048416W WO 2022059218 A1 WO2022059218 A1 WO 2022059218A1
Authority
WO
WIPO (PCT)
Prior art keywords
phase
semiconductor switching
switching element
current
output
Prior art date
Application number
PCT/JP2020/048416
Other languages
English (en)
French (fr)
Inventor
耕太郎 片岡
Original Assignee
日本電産株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本電産株式会社 filed Critical 日本電産株式会社
Priority to CN202080105234.6A priority Critical patent/CN116157992A/zh
Publication of WO2022059218A1 publication Critical patent/WO2022059218A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters
    • H02P27/08—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters with pulse width modulation

Definitions

  • the present invention relates to a motor drive circuit and a motor module.
  • This application claims priority based on Japanese Patent Application No. 2020-157374 filed in Japan on September 18, 2020, the contents of which are incorporated herein by reference.
  • Patent Document 1 a motor drive circuit for driving a three-phase motor is known (for example, Patent Document 1).
  • Patent Document 1 a motor drive circuit for driving a three-phase motor is known (for example, Patent Document 1).
  • Patent Document 1 it is suppressed that the on-sticking abnormality of the power supply relay circuit is erroneously detected due to the influence of the electric charge accumulated in the capacitor.
  • the present invention has been made in view of the above problems, and an object thereof is a motor drive circuit and a motor module capable of reducing the ripple current of the capacitor provided in the motor drive circuit, and realizing miniaturization and cost reduction of the capacitor. Is to provide.
  • the exemplary motor drive circuit of the present invention controls the drive of a three-phase motor.
  • the motor drive circuit includes three output terminals, a first input terminal, a second input terminal, a capacitor, and three series bodies.
  • the three output terminals output a three-phase output voltage and a three-phase output current to the three-phase motor.
  • a first voltage is applied to the first input terminal.
  • a second voltage lower than the first voltage is applied to the second input terminal.
  • the capacitor is connected between the first input terminal and the second input terminal.
  • two semiconductor switching elements are connected in series.
  • the three series are connected in parallel to each other. One end of each of the three series is connected to the first input terminal, and the other end is connected to the second input terminal.
  • Each of the three series has a first semiconductor switching element and a second semiconductor switching element.
  • the first semiconductor switching element is connected to the first input terminal.
  • the second semiconductor switching element is connected to the second input terminal.
  • the first semiconductor switching element and the second semiconductor switching element are connected at a connection point.
  • the connection points in each of the three series are connected to the three output terminals.
  • the first semiconductor switching element is switched on and off in a predetermined PWM cycle.
  • the second semiconductor switching element is switched on and off in a predetermined PWM cycle.
  • the output current of the phase in which the output current is positive at every predetermined PWM cycle for at least a part of the period when the output current of two phases is a positive current and the output current of one phase is a negative current.
  • the first semiconductor switching element corresponding to one of the phases is on, and the first semiconductor switching element corresponding to the remaining two phases is off.
  • the first semiconductor switching element corresponding to the other phase of a certain phase is on, and the first semiconductor switching element corresponding to the remaining two phases is off.
  • the waveform of the three-phase output voltage is a waveform in which the voltage is uniformly lowered with respect to the three-phase sinusoidal voltage waveform. It was
  • the exemplary motor drive circuit of the present invention controls the drive of a three-phase motor.
  • the motor drive circuit includes three output terminals, a first input terminal, a second input terminal, a capacitor, and three series bodies.
  • the three output terminals output a three-phase output voltage and a three-phase output current to the three-phase motor.
  • a first voltage is applied to the first input terminal.
  • a second voltage lower than the first voltage is applied to the second input terminal.
  • the capacitor is connected between the first input terminal and the second input terminal.
  • two semiconductor switching elements are connected in series.
  • the three series are connected in parallel to each other. One end of each of the three series is connected to the first input terminal, and the other end is connected to the second input terminal.
  • Each of the three series has a first semiconductor switching element and a second semiconductor switching element.
  • the first semiconductor switching element is connected to the first input terminal.
  • the second semiconductor switching element is connected to the second input terminal.
  • the first semiconductor switching element and the second semiconductor switching element are connected at a connection point.
  • the connection points in each of the three series are connected to the three output terminals.
  • the first semiconductor switching element is switched on and off in a predetermined PWM cycle.
  • the second semiconductor switching element is switched on and off in a predetermined PWM cycle.
  • the output current of the phase in which the output current is negative at every predetermined PWM cycle for at least a part of the period when the output current of two phases is a negative current and the output current of one phase is a positive current.
  • the second semiconductor switching element corresponding to one of the phases is on, and the second semiconductor switching element corresponding to the remaining two phases is off. It includes a negative other 1 on 2 off period in which the second semiconductor switching element corresponding to the other phase of one phase is on and the second semiconductor switching element corresponding to the remaining two phases is off.
  • the waveform of the three-phase output voltage is a waveform in which the voltage is uniformly increased with respect to the three-phase sinusoidal voltage waveform. It was
  • the exemplary motor drive circuit of the present invention controls the drive of a three-phase motor.
  • the motor drive circuit includes three output terminals, a first input terminal, a second input terminal, a capacitor, and three series bodies.
  • the three output terminals output a three-phase output voltage and a three-phase output current to the three-phase motor.
  • a first voltage is applied to the first input terminal.
  • a second voltage lower than the first voltage is applied to the second input terminal.
  • the capacitor is connected between the first input terminal and the second input terminal.
  • two semiconductor switching elements are connected in series.
  • the three series are connected in parallel to each other. One end of each of the three series is connected to the first input terminal, and the other end is connected to the second input terminal.
  • Each of the three series has a first semiconductor switching element and a second semiconductor switching element.
  • the first semiconductor switching element is connected to the first input terminal.
  • the second semiconductor switching element is connected to the second input terminal.
  • the first semiconductor switching element and the second semiconductor switching element are connected at a connection point.
  • the connection points in each of the three series are connected to the three output terminals.
  • the first semiconductor switching element is switched on and off in a predetermined PWM cycle.
  • the second semiconductor switching element is switched on and off in a predetermined PWM cycle.
  • the output current of the phase in which the output current is positive at every predetermined PWM cycle for at least a part of the period when the output current of two phases is a positive current and the output current of one phase is a negative current.
  • the first semiconductor switching element corresponding to one of the phases is on, and the first semiconductor switching element corresponding to the remaining two phases is off.
  • the first semiconductor switching element corresponding to the other phase of a certain phase is on, and the first semiconductor switching element corresponding to the remaining two phases is off.
  • the waveform of the three-phase output voltage is a waveform in which the voltage is uniformly lowered with respect to the three-phase sinusoidal voltage waveform.
  • the second semiconductor switching element corresponding to one of the phases is on, and the second semiconductor switching element corresponding to the remaining two phases is off. It includes a negative other 1 on 2 off period in which the second semiconductor switching element corresponding to the other phase of one phase is on and the second semiconductor switching element corresponding to the remaining two phases is off.
  • the waveform of the three-phase output voltage is a waveform in which the voltage is uniformly increased with respect to the three-phase sinusoidal voltage waveform. It was
  • the exemplary motor drive circuit of the present invention controls the drive of a three-phase motor.
  • the motor drive circuit includes three output terminals, a first input terminal, a second input terminal, a capacitor, and three series bodies.
  • the three output terminals output a three-phase output voltage and a three-phase output current to the three-phase motor.
  • a first voltage is applied to the first input terminal.
  • a second voltage lower than the first voltage is applied to the second input terminal.
  • the capacitor is connected between the first input terminal and the second input terminal.
  • two semiconductor switching elements are connected in series.
  • the three series are connected in parallel to each other. One end of each of the three series is connected to the first input terminal, and the other end is connected to the second input terminal.
  • Each of the three series has a first semiconductor switching element and a second semiconductor switching element.
  • the first semiconductor switching element is connected to the first input terminal.
  • the second semiconductor switching element is connected to the second input terminal.
  • the first semiconductor switching element and the second semiconductor switching element are connected at a connection point.
  • the connection points in each of the three series are connected to the three output terminals.
  • the first semiconductor switching element is switched on and off in a predetermined PWM cycle.
  • the second semiconductor switching element is switched on and off in a predetermined PWM cycle. For at least a part of the period when the output current of two phases is a positive current and the output current of one phase is a negative current among the output currents of the three phases, the output current becomes a negative current every predetermined PWM cycle.
  • the first semiconductor switching element corresponding to the phase in which the output current is a positive current is on and includes the negative off positive on period in which the corresponding second semiconductor switching element is off.
  • the waveform of the output voltage of the three phases is a waveform in which the voltage is uniformly lowered with respect to the three-phase sinusoidal voltage waveform. For at least a part of the period when the output current of two phases is a negative current and the output current of one phase is a positive current among the output currents of the three phases, the output current becomes a positive current every predetermined PWM cycle.
  • the second semiconductor switching element corresponding to the phase in which the output current is a negative current is on, including the positive / off / negative on period in which the corresponding first semiconductor switching element is off.
  • the waveform of the output voltage of the three phases is a waveform in which the voltage is uniformly increased with respect to the three-phase sinusoidal voltage waveform. It was
  • An exemplary motor module of the present invention comprises the motor drive circuit described above and a three-phase motor.
  • the three-phase motor is driven by the motor drive circuit.
  • the ripple current of the capacitor included in the motor drive circuit can be reduced.
  • FIG. 1 is a block diagram of a motor module according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an inverter unit.
  • FIG. 3 is a diagram for explaining the generation of the gate signal of the comparison unit.
  • FIG. 4A is a diagram showing a general output voltage.
  • FIG. 4B is a diagram showing an output current.
  • FIG. 5 is a timing chart showing a gate signal in a general center-aligned system.
  • FIG. 6A is a diagram for explaining the ripple current of the capacitor in a general center-aligned system.
  • FIG. 6B is a diagram for explaining the ripple current of the capacitor in a general center-aligned system.
  • FIG. 7A is a diagram for explaining the ripple current of the capacitor in a general center-aligned system.
  • FIG. 1 is a block diagram of a motor module according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an inverter unit.
  • FIG. 3 is
  • FIG. 7B is a diagram for explaining the ripple current of the capacitor in a general center-aligned system.
  • FIG. 8A is a timing chart showing a gate signal.
  • FIG. 8B is a timing chart showing a gate signal.
  • FIG. 9A is a diagram for explaining the ripple current of the capacitor.
  • FIG. 9B is a diagram for explaining the ripple current of the capacitor.
  • FIG. 10A is a diagram for explaining the ripple current of the capacitor.
  • FIG. 10B is a diagram for explaining the ripple current of the capacitor.
  • FIG. 11A is a timing chart showing a gate signal.
  • FIG. 11B is a timing chart showing a gate signal.
  • FIG. 12A is a diagram for explaining the ripple current of the capacitor.
  • FIG. 12B is a diagram for explaining the ripple current of the capacitor.
  • FIG. 13A is a diagram for explaining the ripple current of the capacitor.
  • FIG. 13B is a diagram for explaining the ripple current of the capacitor.
  • FIG. 14 is a diagram showing an output voltage.
  • FIG. 15A is a time chart showing a gate signal.
  • FIG. 15B is a time chart showing a gate signal.
  • FIG. 16A is a time chart showing a gate signal.
  • FIG. 16B is a time chart showing a gate signal.
  • FIG. 17A is a diagram showing a sinusoidal voltage waveform.
  • FIG. 17B is a diagram showing a sinusoidal voltage waveform and an inverse third harmonic waveform.
  • FIG. 17C is a diagram showing a waveform of an output voltage in which a sinusoidal voltage waveform and an inverse third harmonic are superimposed.
  • FIG. 17A is a diagram showing a sinusoidal voltage waveform.
  • FIG. 17B is a diagram showing a sinusoidal voltage waveform and an inverse third harmonic waveform.
  • FIG. 17C
  • FIG. 18A is a diagram showing a waveform of an output voltage in which a sinusoidal voltage waveform and an inverse third harmonic are superimposed.
  • FIG. 18B is a diagram showing an output current.
  • FIG. 19A is a diagram showing a sinusoidal voltage waveform and an inverse third harmonic waveform.
  • FIG. 19B is a diagram showing an output current.
  • FIG. 19C is a diagram showing a waveform of an output voltage in which a sinusoidal voltage waveform and an inverse third harmonic are superimposed.
  • FIG. 19D is a diagram showing an output current.
  • FIG. 20A is a diagram showing a sinusoidal voltage waveform and an inverse third harmonic waveform.
  • FIG. 20B is a diagram showing an output current.
  • FIG. 20C is a diagram showing a waveform of an output voltage in which a sinusoidal voltage waveform and an inverse third harmonic are superimposed.
  • FIG. 20D is a diagram showing an output current.
  • FIG. 1 is a block diagram of a motor module 200 according to an embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing the inverter unit 110. It was
  • the motor module 200 includes a motor drive circuit 100 and a three-phase motor M.
  • the three-phase motor M is driven by the motor drive circuit 100.
  • the three-phase motor M is, for example, a brushless DC motor.
  • the three-phase motor M has a U phase, a V phase and a W phase. It was
  • the motor drive circuit 100 controls the drive of the three-phase motor M.
  • the motor drive circuit 100 includes an inverter unit 110 and an inverter control unit 120. It was
  • the motor drive circuit 100 includes three output terminals 102.
  • the three output terminals 102 include an output terminal 102u, an output terminal 102v, and an output terminal 102w.
  • the three output terminals 102 output the three-phase output voltage and the three-phase output current to the three-phase motor M.
  • the output terminal 102u outputs the U-phase output voltage Vu and the U-phase output current Iu to the three-phase motor M.
  • the output terminal 102v outputs the V-phase output voltage Vv and the V-phase output current Iv to the three-phase motor M.
  • the output terminal 102w outputs the W-phase output voltage Vw and the W-phase output current Iw to the three-phase motor M.
  • the motor drive circuit 100 includes a first input terminal P, a second input terminal N, a capacitor C, and three series bodies 112. More specifically, in the present embodiment, the motor drive circuit 100 includes an inverter unit 110, and the inverter unit 110 includes a first input terminal P, a second input terminal N, a capacitor C, and three series. It is equipped with 112.
  • the inverter unit 110 further includes a DC voltage source B.
  • the DC voltage source B may be outside the inverter unit 110. It was
  • a first voltage V1 is applied to the first input terminal P.
  • the first input terminal P is connected to the DC voltage source B. It was
  • a second voltage V2 is applied to the second input terminal N.
  • the second input terminal N is connected to the DC voltage source B.
  • the second voltage V2 is lower than the first voltage V1. It was
  • the capacitor C is connected between the first input terminal P and the second input terminal N. It was
  • the semiconductor switching element is, for example, an IGBT (Insulated Gate Bipolar Transistor).
  • the semiconductor switching element may be another transistor such as a field effect transistor.
  • the three series 112u includes a series 112u, a series 112v, and a series 112w.
  • the three series 112 are connected in parallel to each other. One end of each of the three series 112 is connected to the first input terminal P. The other end of each of the three series 112 is connected to the second input terminal N.
  • a rectifying element D is connected in parallel to each of these semiconductor switching elements, with the first input terminal P side (upper side of the paper surface) as the cathode and the second input terminal N side (lower side of the paper surface) as the anode.
  • a parasitic diode may be used as this rectifying element.
  • Each of the three series 112 has a first semiconductor switching element and a second semiconductor switching element.
  • the series 112u has a first semiconductor switching element Up and a second semiconductor switching element Un.
  • the series 112v has a first semiconductor switching element Vp and a second semiconductor switching element Vn.
  • the series 112w has a first semiconductor switching element Wp and a second semiconductor switching element Wn. It was
  • the first semiconductor switching element Up, the first semiconductor switching element Vp, and the first semiconductor switching element Wp are connected to the first input terminal P.
  • the first semiconductor switching element Up, the first semiconductor switching element Vp, and the first semiconductor switching element Wp are semiconductor switching elements on the high voltage side. It was
  • the second semiconductor switching element Un, the second semiconductor switching element Vn, and the second semiconductor switching element Wn are connected to the second input terminal N.
  • the second semiconductor switching element Un, the second semiconductor switching element Vn, and the second semiconductor switching element Wn are semiconductor switching elements on the low voltage side. It was
  • the first semiconductor switching element and the second semiconductor switching element are connected at the connection point 114. Specifically, the first semiconductor switching element Up and the second semiconductor switching element Un are connected at the connection point 114u. The first semiconductor switching element Vp and the second semiconductor switching element Vn are connected at the connection point 114v. The first semiconductor switching element Wp and the second semiconductor switching element Wn are connected at the connection point 114w. It was
  • connection points 114 in each of the three series 112 are connected to the three output terminals 102. Specifically, the connection point 114u in the series 112u is connected to the output terminal 102u. The connection point 114v in the series 112v is connected to the output terminal 102v. The connection point 114w in the series 112w is connected to the output terminal 102w. It was
  • a gate signal is input to the first semiconductor switching element Up, the first semiconductor switching element Vp, and the first semiconductor switching element Wp.
  • the gate signal is output from the inverter control unit 120.
  • the gate signal input to the first semiconductor switching element Up may be referred to as “Up gate signal”.
  • the gate signal input to the first semiconductor switching element Vp may be described as "Vp gate signal”.
  • the gate signal input to the first semiconductor switching element Wp may be described as "Wp gate signal”.
  • the first semiconductor switching element Up, the first semiconductor switching element Vp, and the first semiconductor switching element Wp are switched on and off in a predetermined PWM cycle.
  • the first semiconductor switching element Up, the first semiconductor switching element Vp, and the first semiconductor switching element Wp are turned on when the Up gate signal, Vp gate signal, and Wp gate signal are at HIGH level, respectively.
  • the first semiconductor switching element Up, the first semiconductor switching element Vp, and the first semiconductor switching element Wp are turned off when the Up gate signal, the Vp gate signal, and the Wp gate signal are at the LOW level, respectively.
  • a gate signal is input to the second semiconductor switching element Un, the second semiconductor switching element Vn, and the second semiconductor switching element Wn.
  • the gate signal is output from the inverter control unit 120.
  • the gate signal input to the second semiconductor switching element Un may be referred to as “Un gate signal”.
  • the gate signal input to the second semiconductor switching element Vn may be described as "Vn gate signal”.
  • the gate signal input to the second semiconductor switching element Wn may be described as "Wn gate signal”.
  • the second semiconductor switching element Un, the second semiconductor switching element Vn, and the second semiconductor switching element Wn are switched on and off in a predetermined PWM cycle.
  • the second semiconductor switching element Un, the second semiconductor switching element Vn, and the second semiconductor switching element Wn are turned on when the Un gate signal, the Vn gate signal, and the Wn gate signal are at HIGH level, respectively.
  • the second semiconductor switching element Un, the second semiconductor switching element Vn, and the second semiconductor switching element Wn are turned off when the Un gate signal, the Vn gate signal, and the Wn gate signal are at the LOW level, respectively.
  • the inverter control unit 120 includes a carrier generation unit 122, a voltage command value generation unit 124, a comparison unit 126, and a pulse change unit 128.
  • the inverter control unit 120 is a hardware circuit composed of a processor such as a CPU (Central Processing Unit), an ASIC (Application Specific Integrated Circuit), and the like. Then, the processor of the inverter control unit 120 functions as a carrier generation unit 122, a voltage command value generation unit 124, a comparison unit 126, and a pulse change unit 128 by executing a computer program stored in the storage device. .. It was
  • Inverter control unit 12 0 controls the inverter unit 110. Specifically, the inverter control unit 120 controls the inverter unit 110 by generating a gate signal and outputting the gate signal.
  • the carrier generation unit 122 generates a carrier signal.
  • the carrier signal is, for example, a triangular wave.
  • the carrier signal may be a sawtooth wave. It was
  • the voltage command value generation unit 124 generates a voltage command value.
  • the voltage command value corresponds to the voltage value output from the motor drive circuit 100. That is, the voltage command value generation unit 124 generates a voltage value corresponding to the output voltage Vu, the output voltage Vv, and the output voltage Vw as the voltage command value. It was
  • the comparison unit 126 generates a gate signal by comparing the carrier signal with the voltage command value. The generation of the gate signal of the comparison unit 126 will be described later with reference to FIG. It was
  • the pulse changing unit 128 changes the timing of the gate signal output from the comparison unit 126.
  • a gate signal whose timing has been changed by the pulse changing unit 128 is input to the inverter unit 110.
  • the change of the timing of the gate signal of the pulse changing unit 128 will be described later with reference to FIGS. 8A to 13B.
  • the pulse change unit 128 changes the timing of the gate signal output from the comparison unit 126, but the present invention is not limited to this, and for example, the voltage.
  • the command value generation unit 124 changes the voltage command value in synchronization with the carrier of the carrier generation unit 122
  • the comparison unit 126 directly outputs the gate signal whose timing has been changed and controls the inverter unit 110. May be good.
  • the carrier waveform generated by the carrier generation unit 122 may be common to all three phases, or another carrier having a different phase for each phase may be used. It was
  • FIG. 3 is a diagram for explaining the generation of the gate signal of the comparison unit 126.
  • FIG. 3 shows the generation of the gate signal of the comparison unit 126 when the U-phase voltage command value is the largest, the V-phase voltage command value is the second largest, and the W-phase voltage command value is the third largest.
  • FIG. 3 shows only the gate signals of the first semiconductor switching element Up, the first semiconductor switching element Vp, and the first semiconductor switching element Wp, and shows the second semiconductor switching element Un, the second semiconductor switching element Vn, and the second semiconductor.
  • the gate signal of the switching element Wn is omitted. It was
  • the carrier signal is a triangular wave.
  • the carrier signal cycle is equal to the PWM cycle.
  • the PWM cycle is, for example, 50 ⁇ s. It was
  • the comparison unit 126 generates a gate signal by comparing the voltage command value with the carrier signal. Specifically, the comparison unit 126 compares the U-phase voltage command value with the carrier signal, and turns off the Up gate signal when the carrier signal is equal to or higher than the U-phase voltage command value. On the other hand, the comparison unit 126 compares the U-phase voltage command value with the carrier signal, and turns on the Up gate signal when the carrier signal is less than the U-phase voltage command value. It was
  • the comparison unit 126 compares the V-phase voltage command value with the carrier signal, and turns off the Vp gate signal when the carrier signal is equal to or higher than the V-phase voltage command value. On the other hand, the comparison unit 126 compares the V-phase voltage command value with the carrier signal, and turns on the Vp gate signal when the carrier signal is less than the V-phase voltage command value. It was
  • the comparison unit 126 compares the W-phase voltage command value with the carrier signal, and turns off the Wp gate signal when the carrier signal is equal to or higher than the W-phase voltage command value. On the other hand, the comparison unit 126 compares the W phase voltage command value with the carrier signal, and turns on the Wp gate signal when the carrier signal is less than the W phase voltage command value. It was
  • the Un gate signal which is the gate signal of the second semiconductor switching element Un
  • the Vn gate signal which is the gate signal of the second semiconductor switching element Vn
  • the Wn gate signal which is the gate signal of the second semiconductor switching element Wn
  • a dead time period in which both gate signals are in the off state may be provided for several hundred n seconds to several ⁇ seconds, and this dead time may be provided.
  • FIG. 4A is a diagram showing a general output voltage Vu, output voltage Vv, and output voltage Vw.
  • FIG. 4B is a diagram showing an output current Iu, an output current Iv, and an output current Iw.
  • the output voltage Vu is shown by a solid line
  • the output voltage Vv is shown by a broken line
  • the output voltage Vw is shown by a alternate long and short dash line.
  • the output current Iu is shown by a solid line
  • the output current Iv is shown by a broken line
  • the output current Iw is shown by a alternate long and short dash line.
  • FIGS. 4A and 4B represent the voltage value standardized by the input voltage V1-V2, and the output voltage of each phase takes a value in the range of 0 to 1. This value also represents a duty value, which is the ratio of the on-time of the first semiconductor switching element of each phase to the PWM cycle.
  • the horizontal axis of FIGS. 4A and 4B represents the electric rotation angle of the motor, and the unit is degrees. It was
  • the general output voltage Vu, output voltage Vv, and output voltage Vw are sinusoidal.
  • the output voltage Vv is 120 degrees out of phase with respect to the output voltage Vu.
  • the output voltage Vw is 120 degrees out of phase with respect to the output voltage Vv.
  • the output voltage Vu is 120 degrees out of phase with respect to the output voltage Vw. It was
  • the output current Iu, the output current Iv, and the output current Iw are sinusoidal.
  • the phase of the output current Iv is 120 degrees out of phase with respect to the output current Iu.
  • the phase of the output current Iw is 120 degrees out of phase with respect to the output current Iv.
  • the phase of the output current Iu is 120 degrees out of phase with respect to the output current Iw.
  • the output current Iu, the output current Iv, and the output current Iw are out of phase by 30 degrees with respect to the output voltage Vu, the output voltage Vv, and the output voltage Vw. It was
  • FIG. 5 is a timing chart showing a gate signal in a general center-aligned system (dead time is not shown).
  • 6A to 7B are diagrams for explaining the ripple current of the capacitor C in a general center-aligned system.
  • the rectifying element D connected in parallel to each semiconductor switching element is not shown.
  • the input current Iin is an input current input from the DC voltage source B.
  • the capacitor current Ic is the current flowing through the capacitor C. 5 to 7B correspond to the period P1 shown in FIGS. 4A and 4B.
  • the gate signal has a symmetrical waveform centered on the center of the PWM cycle. It was
  • the Up gate signal becomes the HIGH level, and the Vp gate signal and the Wp gate signal become the LOW level. Further, the Un gate signal becomes the LOW level, and the Vn gate signal and the Wn gate signal become the HIGH level. Therefore, in the period t2 and the period t6, as shown in FIG. 6B, the first semiconductor switching element Up is turned on, and the first semiconductor switching element Vp and the first semiconductor switching element Wp are turned off. On the other hand, the second semiconductor switching element Un is turned off, and the second semiconductor switching element Vn and the second semiconductor switching element Wn are turned on. Therefore, among the first semiconductor switching elements on the high potential side, the current flows only in the first semiconductor switching element Up.
  • the Up gate signal and the Vp gate signal become the HIGH level, and the Wp gate signal becomes the LOW level. Further, the Un gate signal and the Vn gate signal become the LOW level, and the Wn gate signal becomes the HIGH level. Therefore, in the period t3 and the period t5, as shown in FIG. 7A, the first semiconductor switching element Up and the first semiconductor switching element Vp are turned on, and the first semiconductor switching element Wp is turned off. On the other hand, the second semiconductor switching element Un and the second semiconductor switching element Vn are turned off, and the second semiconductor switching element Wn is turned on.
  • the period t1, the period t7, and the period t4 are the capacitors because all the input currents Iin flow into the capacitor C.
  • the ripple current increases. Therefore, it is preferable to shorten the time between the period t1 and the period t7 and the period t4. In other words, it is preferable to shorten the period during which all of the first semiconductor switching element Up, the first semiconductor switching element Vp, and the first semiconductor switching element Wp are turned on. Further, it is preferable to shorten the period during which all of the first semiconductor switching element Up, the first semiconductor switching element Vp and the first semiconductor switching element Wp are turned off. Therefore, the motor drive circuit 100 of the present embodiment changes the timing of the gate signal output from the comparison unit 126 in the pulse change unit 128.
  • FIGS. 4A and 4B and FIGS. 8A to 10B are timing charts showing gate signals.
  • FIG. 8A shows the gate signal output by the comparison unit 126. That is, the gate signal before the timing is changed by the pulse changing unit 128 is shown.
  • FIG. 8B shows the gate signal after the timing is changed by the pulse changing unit 128.
  • 9A to 10B are diagrams for explaining the ripple current of the capacitor C. It was
  • the gate signal output by the comparison unit 126 is output in a center-aligned manner. It was
  • the pulse changing unit 128 changes the timing of the gate signal. It was
  • the Un gate signal and the Vn gate signal are at the LOW level, and the Wn gate signal is at the HIGH level. Therefore, in the period t11 and the period t15, as shown in FIG. 9A, the second semiconductor switching element Wn corresponding to one of the phases (V phase, W phase) in which the output current is a negative current (W phase) is It is on, and the second semiconductor switching element (second semiconductor switching element Un and second semiconductor switching element Vn) corresponding to the remaining two phases (U phase and V phase) is off.
  • the Un gate signal, the Vn gate signal, and the Wn gate signal are HIGH levels. Therefore, in the period t12, as shown in FIG. 9B, the first semiconductor switching element Up corresponding to the phase (U phase) in which the output current is a positive current is off, and the phase (V phase) in which the output current is a negative current. , W phase), the second semiconductor switching elements Vn and Wn are on.
  • the period t12 corresponds to an example of a "positive off negative on period".
  • Ic Iin only during this period t12, and all of the input current Iin flows into the capacitor C.
  • the Un gate signal and the Wn gate signal are at the LOW level, and the Vn gate signal is at the HIGH level. Therefore, in the period t13, as shown in FIG. 10A, the second semiconductor switching element Vn corresponding to the other phase (V phase) of the phases (V phase, W phase) in which the output current is a negative current is on.
  • the second semiconductor switching element (second semiconductor switching element Un and second semiconductor switching element Wn) corresponding to the remaining two phases (U phase and W phase) is off.
  • the output currents (output current Iv and output current Iw) of two phases (V phase and W phase) among the output currents of the three phases are negative currents.
  • the negative one is 1 on 2 off period (period t11 and period t15) for each predetermined PWM cycle.
  • Negative other 1 on 2 off period (period t13).
  • the second semiconductor switching element Vn corresponding to the other phase (V phase) of the phases (V phase, W phase) in which the output current is a negative current is on.
  • the second semiconductor switching element (second semiconductor switching element Un and second semiconductor switching element Wn) corresponding to the remaining two phases (U phase and W phase) is off. It was
  • FIGS. 4A and 4B and FIGS. 11A to 13B are timing charts showing gate signals.
  • FIG. 11A shows the gate signal output by the comparison unit 126. That is, the gate signal before the timing is changed by the pulse changing unit 128 is shown.
  • FIG. 11B shows a gate signal after the timing is changed by the pulse changing unit 128.
  • 12A to 13B are diagrams for explaining the ripple current of the capacitor C. It was
  • 11A and 11B show gate signals during period P2 shown in FIGS. 4A and 4B.
  • the output currents of two phases (output current Iu and output current Iv) of the three phase output currents (output current Iu, output current Iv and output current Iw) are positive currents and the output current of one phase (output currents). Iw) indicates the period during which the negative current is. It was
  • the gate signal output by the comparison unit 126 is output in a center-aligned manner. It was
  • the pulse changing unit 128 changes the timing of the gate signal. It was
  • the Up gate signal and the Wp gate signal are at the LOW level, and the Vp gate signal is at the HIGH level. Therefore, in the period t21 and the period t25, as shown in FIG. 12A, the first semiconductor switching element Vp corresponding to one of the phases (U phase, V phase) whose output current is a positive current (V phase) is It is on, and the first semiconductor switching element (first semiconductor switching element Up and first semiconductor switching element Wp) corresponding to the remaining two phases (U phase and W phase) is off.
  • the Up gate signal, the Vp gate signal, and the Wp gate signal are HIGH levels. Therefore, in the period t22, as shown in FIG. 12B, the second semiconductor switching element Wn corresponding to the phase (W phase) in which the output current is a negative current is off, and the phase (U phase) in which the output current is a positive current. , V phase), the first semiconductor switching elements Up and Vp are on.
  • the period t22 corresponds to an example of a "negative off positive on period".
  • Ic Iin only during this period t22, and all of the input current Iin flows into the capacitor C.
  • the Vp gate signal and the Wp gate signal are at the LOW level, and the Up gate signal is at the HIGH level. Therefore, in the period t23, as shown in FIG. 13A, the first semiconductor switching element Up corresponding to the other phase (U phase) of the phases (U phase, V phase) whose output current is a positive current is on.
  • the first semiconductor switching element (first semiconductor switching element Vp and first semiconductor switching element Wp) corresponding to the remaining two phases (V phase and W phase) is off.
  • the output currents (output currents Iu and output currents Iv) of two phases (U phase and V phase) among the output currents of the three phases are positive currents.
  • one positive one-on-two off period (period t21 and period t25) is used for each predetermined PWM cycle.
  • the first semiconductor switching element Vp corresponding to the other phase (U phase) of the phases (U phase, V phase) whose output current is positive current is on.
  • the first semiconductor switching element (first semiconductor switching element Vp and first semiconductor switching element Wp) corresponding to the remaining two phases (V phase and W phase) is off. It was
  • FIG. 14 is a diagram showing an output voltage. It was
  • the output of the three phases is output in at least a part of the period when the output current of the two phases is a positive current and the output current of the one phase is a negative current.
  • the voltage waveform is a waveform in which the voltage is uniformly lowered with respect to the three-phase sinusoidal voltage waveform. Even if the voltage is uniformly increased for the three-phase sinusoidal voltage waveform, the voltage between the phases does not change. Therefore, it does not affect the motor control. It is not necessary to reduce the voltage having exactly the same value with respect to the three-phase sinusoidal voltage waveform.
  • the waveform of the 3-phase output voltage is a 3-phase sine wave for at least a part of the period when the 2-phase output current is a negative current and the 1-phase output current is a positive current among the 3-phase output currents. It becomes a waveform in which the voltage is uniformly increased with respect to the voltage waveform. Even if the voltage is uniformly increased for the three-phase sinusoidal voltage waveform, the voltage between the phases does not change. Therefore, it does not affect the motor control. It is not necessary to increase the voltage having exactly the same value for the three-phase sinusoidal voltage waveform. It was
  • the three-phase output voltage waveform (output voltage Vu, output voltage Vv, and output voltage Vw) is, for example, a waveform obtained by superimposing one or more harmonics on the three-phase sinusoidal voltage waveform.
  • the waveform of the output voltage of the three phases is a waveform obtained by superimposing a third harmonic having a different sign of the amplitude value on the sine wave voltage waveform of the three phases. Therefore, the waveform of the three-phase output voltage can be made into a waveform having the same shape with only the phase shifted by 120 °, and can be smoothly changed. Therefore, torque unevenness can be suppressed. It was
  • the plurality of harmonics further include a waveform of the 3Nth order (N is an integer of 2 or more) with respect to the waveform of the output voltage of each phase. Therefore, the waveform of the three-phase output voltage can be made into a waveform having the same shape with only the phase shifted by 120 °, and can be smoothly changed. Therefore, torque unevenness can be suppressed. It was
  • N is an odd number.
  • N is an odd number, the symmetry of the waveform of the three-phase output voltage can be increased. Therefore, torque unevenness can be suppressed.
  • the output voltage of the three-phase is at least a part of the time when the output current of the two-phase is a negative current and the output current of the one-phase is a positive current.
  • the effect of uniformly increasing the voltage of the waveform with respect to the three-phase sinusoidal voltage waveform will be described.
  • 15A and 15B are time charts showing gate signals. It was
  • the period t14 is shortened. Therefore, it is possible to shorten the period during which two of the second semiconductor switches (second semiconductor switching element Un, second semiconductor switching element Vn, and second semiconductor switching element Wn) on the low potential side are turned on. can. As a result, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • the output voltage of the three-phase is at least a part of the time when the output current of the two-phase is a positive current and the output current of the one-phase is a negative current.
  • the effect of uniformly lowering the voltage of the waveform with respect to the three-phase sinusoidal voltage waveform will be described.
  • 16A and 16B are time charts showing gate signals. It was
  • the period t24 is shortened. Therefore, it is possible to shorten the period during which two of the first semiconductor switches (first semiconductor switching element Up, first semiconductor switching element Vp, and first semiconductor switching element Wp) on the high potential side are turned on. can. As a result, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • FIG. 17A is a diagram showing a sinusoidal voltage waveform.
  • FIG. 17B is a diagram showing a sinusoidal voltage waveform and an inverse third harmonic waveform.
  • 17C and 18A are diagrams showing a waveform of an output voltage in which a sinusoidal voltage waveform and an inverse third harmonic are superimposed.
  • FIG. 18B is a diagram showing an output current.
  • the vertical axis of FIGS. 17A, 17B, 17C and 18A represents a voltage value normalized by the input voltage V1-V2, and the output voltage of each phase takes a value in the range of 0 to 1.
  • This value also represents a duty value, which is the ratio of the on-time of the first semiconductor switching element of each phase to the PWM cycle.
  • the horizontal axis of FIGS. 17A to 18B represents the electric rotation angle of the motor, and the unit is degrees. It was
  • the amplitude of the output voltage can be widened.
  • the period t12 shown in FIG. 15B and the period t22 shown in FIG. 16B can be shortened. Therefore, the ripple current of the capacitor C can be reduced. It was
  • the phase of the three-phase output current is the phase of the three-phase output voltage (output voltage Vu, output voltage Vv and output voltage Vw). It is delayed by 30 degrees from the phase. It was
  • FIG. 19A is a diagram showing a sinusoidal voltage waveform and an inverse third harmonic waveform.
  • FIG. 19B is a diagram showing an output current.
  • FIG. 19C is a diagram showing a waveform of an output voltage in which a sinusoidal voltage waveform and an inverse third harmonic are superimposed.
  • FIG. 19D is a diagram showing an output current. The vertical axis of FIGS.
  • FIGS. 19A and 19C represents a voltage value normalized by the input voltage V1-V2, and the output voltage of each phase takes a value in the range of 0 to 1. This value also represents a duty value, which is the ratio of the on-time of the first semiconductor switching element of each phase to the PWM cycle.
  • the horizontal axis of FIGS. 19A to 19D represents the electric rotation angle of the motor, and the unit is degrees. It was
  • the phase of the inverse third harmonic is the same as the phase of the output current of the three phases. It should be noted that the phases may not be exactly the same and may be slightly out of phase.
  • the waveform of the output voltage in which the sinusoidal voltage waveform and the inverse third harmonic are superimposed is shown in FIG. 19C. .. It was
  • phase of the inverse third harmonic By making the phase of the inverse third harmonic the same as the phase of the output current of the three phases, when one phase is a negative current and the other two phases are a positive current, the current curves of the two phases of the positive current intersect.
  • the on period of the first semiconductor switching element on the high potential side of the negative current phase can be shortened near the point (the point where the current of the negative current phase peaks). As a result, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • phase of the inverse third harmonic the same as the phase of the output current of the three phases, when one phase is a positive current and the other two phases are a negative current, the current curve of the two phases of the positive current.
  • the on-period of the first semiconductor switching element on the high potential side of the positive current phase can be shortened near the point where the currents intersect (the point where the current of the positive current phase peaks). As a result, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • FIG. 20A is a diagram showing a sinusoidal voltage waveform and an inverse third harmonic waveform.
  • FIG. 20B is a diagram showing an output current.
  • FIG. 20C is a diagram showing a waveform of an output voltage in which a sinusoidal voltage waveform and an inverse third harmonic are superimposed.
  • FIG. 20D is a diagram showing an output current. The vertical axis of FIGS.
  • FIGS. 20A to 20D represents the voltage value standardized by the input voltage V1-V2, and the output voltage of each phase takes a value in the range of 0 to 1. This value also represents a duty value, which is the ratio of the on-time of the first semiconductor switching element of each phase to the PWM cycle.
  • the horizontal axis of FIGS. 20A to 20D represents the electric rotation angle of the motor, and the unit is degrees. It was
  • the phases of the inverse third harmonics have a phase difference with respect to the phase of the output current of the three phases within a range of an electric angle of 30 degrees or less.
  • the phase of the inverse third harmonic has a phase difference in the range of an electric angle of 20 degrees with respect to the phase of the output current of the three phases.
  • the peak of the waveform of the output voltage can be set in a predetermined range, for example, 5% to 95%.
  • the peak of the waveform of the output voltage near the current peak can be brought close to a predetermined range, for example, 5% to 95%.
  • phase of the harmonic (inverse third harmonic) is adjusted according to the phase of the output current of the three phases.
  • ripple current of the capacitor C included in the motor drive circuit 100 can be reduced.
  • phase of the harmonic (inverse third harmonic) is further adjusted according to the amplitude value of the three-phase sinusoidal voltage waveform. As a result, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • the first semiconductor switching element corresponding to one of the phases having a positive output current is on, and the first semiconductor switching element corresponding to the remaining two phases is off.
  • the first semiconductor switching element corresponding to the other phase of the phases whose output current is positive current is on, and the first semiconductor switching element corresponding to the remaining two phases is off.
  • the waveform of the output voltage of the three-phase is a waveform in which the voltage is uniformly lowered with respect to the sine-wave voltage waveform of the three-phase, including the one-on-two-off period. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • the negative off positive on period in which the second semiconductor switching element corresponding to the phase in which the output current is negative current is off is further included, and in the negative off positive on period, the output current is a positive current.
  • the first semiconductor switching element corresponding to the phase is on. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced.
  • the waveform of the three-phase output voltage is a three-phase sine in the majority of the three-phase output currents in which the two-phase output current is positive and the one-phase output current is negative.
  • the waveform is a waveform in which the voltage is uniformly lowered with respect to the wave voltage waveform. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • the output current is a negative current every predetermined PWM cycle in at least a part of the period when the output current of two phases is a negative current and the output current of one phase is a positive current among the output currents of the three phases.
  • the second semiconductor switching element corresponding to one of the phases is on, and the second semiconductor switching element corresponding to the remaining two phases is off. It includes a negative other 1 on 2 off period in which the second semiconductor switching element corresponding to the other phase of one phase is on and the second semiconductor switching element corresponding to the remaining two phases is off, and three phases.
  • the waveform of the output current of is a waveform in which the voltage is uniformly increased with respect to the three-phase sinusoidal voltage waveform. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced.
  • the positive / off / negative on period in which the first semiconductor switching element corresponding to the phase in which the output current is positive is off is further included, and the output current is negative current in the positive / off / negative on period.
  • the second semiconductor switching element corresponding to the phase is on. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced.
  • the waveform of the three-phase output voltage is a three-phase sine in the majority of the three-phase output currents in which the two-phase output current is a negative current and the one-phase output current is a positive current.
  • the waveform is a waveform in which the voltage is uniformly increased with respect to the wave voltage waveform. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • the output current is a positive current every predetermined PWM cycle in at least a part of the period when the output current of two phases is a positive current and the output current of one phase is a negative current among the output currents of the three phases.
  • the first semiconductor switching element corresponding to one of the phases is on, and the first semiconductor switching element corresponding to the remaining two phases is off.
  • the first semiconductor switching element corresponding to the other phase of a certain phase is on, and the first semiconductor switching element corresponding to the remaining two phases is off.
  • the waveform of the output current of is a waveform in which the voltage is uniformly lowered with respect to the three-phase sinusoidal voltage waveform.
  • the second semiconductor switching element corresponding to one of the phases is on, the second semiconductor switching element corresponding to the remaining two phases is off, and the negative one is 1 on 2 off period, and the output current is negative current.
  • the negative other 1 on 2 off period in which the second semiconductor switching element corresponding to the other phase is on and the second semiconductor switching element corresponding to the remaining two phases is off is included, and the output of the three phases is included.
  • the voltage waveform is a waveform in which the voltage is uniformly increased with respect to the three-phase sinusoidal voltage waveform. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • the output current is a negative current every predetermined PWM cycle in at least a part of the period when the output current of two phases is a positive current and the output current of one phase is a negative current among the output currents of the three phases.
  • the first semiconductor switching element corresponding to the phase in which the output current is positive is on, and the waveform of the output voltage of the three phases is uniformly compared to the waveform of the sinusoidal voltage of the three phases. The waveform becomes a voltage-lowered waveform.
  • the output current becomes a positive current every predetermined PWM cycle.
  • the second semiconductor switching element corresponding to the phase in which the output current is negative current is on, and the waveform of the output voltage of the three phases is uniformly compared to the waveform of the sinusoidal voltage of the three phases.
  • the waveform becomes a voltage-increased waveform. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced.
  • the waveform of the three-phase output voltage is a three-phase sine in the majority of the three-phase output currents in which the two-phase output current is positive and the one-phase output current is negative.
  • the waveform is a waveform in which the voltage is uniformly lowered with respect to the wave voltage waveform.
  • the waveform of the three-phase output voltage is the three-phase sinusoidal voltage in the majority of the three-phase output currents in which the two-phase output current is the positive current and the one-phase output current is the negative current.
  • the voltage is uniformly lowered with respect to the waveform. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • the motor module 200 includes a motor drive circuit 100 and a three-phase motor M driven by the motor drive circuit 100. Therefore, the ripple current of the capacitor C included in the motor drive circuit 100 can be reduced. It was
  • FIGS. 1 to 20D The embodiments of the present invention have been described above with reference to the drawings (FIGS. 1 to 20D).
  • the present invention is not limited to the above embodiment, and can be implemented in various embodiments without departing from the gist thereof.
  • the drawings are schematically shown mainly for each component for easy understanding, and the thickness, length, number, etc. of each of the illustrated components are different from the actual ones for the convenience of drawing creation. ..
  • the material, shape, dimensions, etc. of each component shown in the above embodiment are merely examples, and are not particularly limited, and various changes can be made without substantially deviating from the effects of the present invention. be.
  • the present invention can be suitably used for motor drive circuits and motor modules.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)

Abstract

コンデンサのリプル電流を低減することができるモータ駆動回路を提供する。モータ駆動回路１００は、３つの出力端子１０２と、第１入力端子Ｐと、第２入力端子Ｎと、コンデンサＣと、３つの直列体１１２とを備える。３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が正電流である相のうち一方の相に対応する第１半導体スイッチング素子がオンであり、残り２つの相に対応する第１半導体スイッチング素子がオフである正一方１オン２オフ期間と、出力電流が正電流である相のうち他方の相に対応する第１半導体スイッチング素子がオンであり、残り２つの相に対応する第１半導体スイッチング素子がオフである正他方１オン２オフ期間とを含むとともに、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。

Description

モータ駆動回路およびモータモジュール
本発明は、モータ駆動回路およびモータモジュールに関する。本願は、２０２０年９月１８日に日本に出願された特願２０２０－１５７３７４号に基づき優先権を主張し、その内容をここに援用する。
従来、３相のモータを駆動するモータ駆動回路が知られている（例えば特許文献１）。特許文献１に記載のモータ駆動回路では、コンデンサに蓄積された電荷に影響されて電源リレー回路のオン固着異常が誤って検出されることを抑制している。
特開２０１８－１６０９７２号公報
しかしながら、特許文献１に記載のモータ駆動回路では、インバータ部のスイッチングに伴って、モータ駆動回路が備えるコンデンサに出入りする高周波電流、いわゆるリプル電流が発生し、コンデンサの発熱を招くため、これに応じた大容量のコンデンサを使用する必要があり、モータ駆動回路の大型化や高コスト化の原因となっていた。　
本発明は上記課題に鑑みてなされたものであり、その目的はモータ駆動回路が備えるコンデンサのリプル電流を低減し、コンデンサの小型化および低コスト化を実現することができるモータ駆動回路およびモータモジュールを提供することにある。
本発明の例示的なモータ駆動回路は、３相モータの駆動を制御する。前記モータ駆動回路は、３つの出力端子と、第１入力端子と、第２入力端子と、コンデンサと、３つの直列体とを備える。前記３つの出力端子は、３相の出力電圧と３相の出力電流とを前記３相モータへ出力する。前記第１入力端子には、第１の電圧が印加される。前記第２入力端子には、前記第１の電圧よりも低い第２の電圧が印加される。前記コンデンサは、前記第１入力端子と前記第２入力端子との間に接続される。前記３つの直列体は、２つの半導体スイッチング素子が直列に接続されている。前記３つの直列体は、互いに並列に接続されている。前記３つの直列体の各々は、一端が前記第１入力端子に接続されており、他端が前記第２入力端子に接続されている。前記３つの直列体の各々は、第１半導体スイッチング素子と、第２半導体スイッチング素子とを有する。前記第１半導体スイッチング素子は、前記第１入力端子に接続される。前記第２半導体スイッチング素子は、前記第２入力端子に接続される。前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とは接続点において接続されている。前記３つの直列体の各々における前記接続点が、前記３つの出力端子に接続されている。前記第１半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられる。前記第２半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられる。３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が正電流である相のうち一方の相に対応する前記第１半導体スイッチング素子がオンであり、残り２つの相に対応する前記第１半導体スイッチング素子がオフである正一方１オン２オフ期間と、出力電流が正電流である相のうち他方の相に対応する前記第１半導体スイッチング素子がオンであり、残り２つの相に対応する前記第１半導体スイッチング素子がオフである正他方１オン２オフ期間とを含むとともに、前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。　
本発明の例示的なモータ駆動回路は、３相モータの駆動を制御する。前記モータ駆動回路は、３つの出力端子と、第１入力端子と、第２入力端子と、コンデンサと、３つの直列体とを備える。前記３つの出力端子は、３相の出力電圧と３相の出力電流とを前記３相モータへ出力する。前記第１入力端子には、第１の電圧が印加される。前記第２入力端子には、前記第１の電圧よりも低い第２の電圧が印加される。前記コンデンサは、前記第１入力端子と前記第２入力端子との間に接続される。前記３つの直列体は、２つの半導体スイッチング素子が直列に接続されている。前記３つの直列体は、互いに並列に接続されている。前記３つの直列体の各々は、一端が前記第１入力端子に接続されており、他端が前記第２入力端子に接続されている。前記３つの直列体の各々は、第１半導体スイッチング素子と、第２半導体スイッチング素子とを有する。前記第１半導体スイッチング素子は、前記第１入力端子に接続される。前記第２半導体スイッチング素子は、前記第２入力端子に接続される。前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とは接続点において接続されている。前記３つの直列体の各々における前記接続点が、前記３つの出力端子に接続されている。前記第１半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられる。前記第２半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられる。３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が負電流である相のうち一方の相に対応する前記第２半導体スイッチング素子がオンであり、残り２つの相に対応する前記第２半導体スイッチング素子がオフである負一方１オン２オフ期間と、出力電流が負電流である相のうち他方の相に対応する前記第２半導体スイッチング素子がオンであり、残り２つの相に対応する前記第２半導体スイッチング素子がオフである負他方１オン２オフ期間とを含むとともに、前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる。　
本発明の例示的なモータ駆動回路は、３相モータの駆動を制御する。前記モータ駆動回路は、３つの出力端子と、第１入力端子と、第２入力端子と、コンデンサと、３つの直列体とを備える。前記３つの出力端子は、３相の出力電圧と３相の出力電流とを前記３相モータへ出力する。前記第１入力端子には、第１の電圧が印加される。前記第２入力端子には、前記第１の電圧よりも低い第２の電圧が印加される。前記コンデンサは、前記第１入力端子と前記第２入力端子との間に接続される。前記３つの直列体は、２つの半導体スイッチング素子が直列に接続されている。前記３つの直列体は、互いに並列に接続されている。前記３つの直列体の各々は、一端が前記第１入力端子に接続されており、他端が前記第２入力端子に接続されている。前記３つの直列体の各々は、第１半導体スイッチング素子と、第２半導体スイッチング素子とを有する。前記第１半導体スイッチング素子は、前記第１入力端子に接続される。前記第２半導体スイッチング素子は、前記第２入力端子に接続される。前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とは接続点において接続されている。前記３つの直列体の各々における前記接続点が、前記３つの出力端子に接続されている。前記第１半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられる。前記第２半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられる。３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が正電流である相のうち一方の相に対応する前記第１半導体スイッチング素子がオンであり、残り２つの相に対応する前記第１半導体スイッチング素子がオフである正一方１オン２オフ期間と、出力電流が正電流である相のうち他方の相に対応する前記第１半導体スイッチング素子がオンであり、残り２つの相に対応する前記第１半導体スイッチング素子がオフである正他方１オン２オフ期間とを含むとともに、前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が負電流である相のうち一方の相に対応する前記第２半導体スイッチング素子がオンであり、残り２つの相に対応する前記第２半導体スイッチング素子がオフである負一方１オン２オフ期間と、出力電流が負電流である相のうち他方の相に対応する前記第２半導体スイッチング素子がオンであり、残り２つの相に対応する前記第２半導体スイッチング素子がオフである負他方１オン２オフ期間とを含むとともに、前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる。　
本発明の例示的なモータ駆動回路は、３相モータの駆動を制御する。前記モータ駆動回路は、３つの出力端子と、第１入力端子と、第２入力端子と、コンデンサと、３つの直列体とを備える。前記３つの出力端子は、３相の出力電圧と３相の出力電流とを前記３相モータへ出力する。前記第１入力端子には、第１の電圧が印加される。前記第２入力端子には、前記第１の電圧よりも低い第２の電圧が印加される。前記コンデンサは、前記第１入力端子と前記第２入力端子との間に接続される。前記３つの直列体は、２つの半導体スイッチング素子が直列に接続されている。前記３つの直列体は、互いに並列に接続されている。前記３つの直列体の各々は、一端が前記第１入力端子に接続されており、他端が前記第２入力端子に接続されている。前記３つの直列体の各々は、第１半導体スイッチング素子と、第２半導体スイッチング素子とを有する。前記第１半導体スイッチング素子は、前記第１入力端子に接続される。前記第２半導体スイッチング素子は、前記第２入力端子に接続される。前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とは接続点において接続されている。前記３つの直列体の各々における前記接続点が、前記３つの出力端子に接続されている。前記第１半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられる。前記第２半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられる。３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が負電流である相に対応する前記第２半導体スイッチング素子がオフである負オフ正オン期間を含み、前記負オフ正オン期間において、出力電流が正電流である相に対応する前記第１半導体スイッチング素子がオンであるとともに、前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が正電流である相に対応する前記第１半導体スイッチング素子がオフである正オフ負オン期間を含み、前記正オフ負オン期間において、出力電流が負電流である相に対応する前記第２半導体スイッチング素子がオンであるとともに、前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる。　
本発明の例示的なモータモジュールは、上記に記載のモータ駆動回路と、３相モータとを備える。前記３相モータは、前記モータ駆動回路によって駆動される。
例示的な本発明によれば、モータ駆動回路が備えるコンデンサのリプル電流を低減することができる。
図１は、本発明の実施形態に係るモータモジュールのブロック図である。 図２は、インバータ部を示す回路図である。 図３は、比較部のゲート信号の生成を説明するための図である。 図４Ａは、一般的な出力電圧を示す図である。 図４Ｂは、出力電流を示す図である。 図５は、一般的なセンターアライン方式におけるゲート信号を示すタイミングチャートである。 図６Ａは、一般的なセンターアライン方式におけるコンデンサのリプル電流を説明するための図である。 図６Ｂは、一般的なセンターアライン方式におけるコンデンサのリプル電流を説明するための図である。 図７Ａは、一般的なセンターアライン方式におけるコンデンサのリプル電流を説明するための図である。 図７Ｂは、一般的なセンターアライン方式におけるコンデンサのリプル電流を説明するための図である。 図８Ａは、ゲート信号を示すタイミングチャートである。 図８Ｂは、ゲート信号を示すタイミングチャートである。 図９Ａは、コンデンサのリプル電流を説明するための図である。 図９Ｂは、コンデンサのリプル電流を説明するための図である。 図１０Ａは、コンデンサのリプル電流を説明するための図である。 図１０Ｂは、コンデンサのリプル電流を説明するための図である。 図１１Ａは、ゲート信号を示すタイミングチャートである。 図１１Ｂは、ゲート信号を示すタイミングチャートである。 図１２Ａは、コンデンサのリプル電流を説明するための図である。 図１２Ｂは、コンデンサのリプル電流を説明するための図である。 図１３Ａは、コンデンサのリプル電流を説明するための図である。 図１３Ｂは、コンデンサのリプル電流を説明するための図である。 図１４は、出力電圧を示す図である。 図１５Ａは、ゲート信号を示すタイムチャートである。 図１５Ｂは、ゲート信号を示すタイムチャートである。 図１６Ａは、ゲート信号を示すタイムチャートである。 図１６Ｂは、ゲート信号を示すタイムチャートである。 図１７Ａは、正弦波電圧波形を示す図である。 図１７Ｂは、正弦波電圧波形と逆３次高調波波形とを示す図である。 図１７Ｃは、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形を示す図である。 図１８Ａは、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形を示す図である。 図１８Ｂは、出力電流を示す図である。 図１９Ａは、正弦波電圧波形と逆３次高調波波形とを示す図である。 図１９Ｂは、出力電流を示す図である。 図１９Ｃは、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形を示す図である。 図１９Ｄは、出力電流を示す図である。 図２０Ａは、正弦波電圧波形と逆３次高調波波形とを示す図である。 図２０Ｂは、出力電流を示す図である。 図２０Ｃは、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形を示す図である。 図２０Ｄは、出力電流を示す図である。
以下、本発明の実施形態について、図面を参照しながら説明する。なお、図中、同一または相当部分については同一の参照符号を付して説明を繰り返さない。　
図１および図２を参照して、本発明の実施形態に係るモータについて説明する。図１は、本発明の実施形態に係るモータモジュール２００のブロック図である。図２は、インバータ部１１０を示す回路図である。　
図１に示すように、モータモジュール２００は、モータ駆動回路１００と、３相モータＭとを備える。３相モータＭは、モータ駆動回路１００によって駆動される。３相モータＭは、例えば、ブラシレスＤＣモータである。３相モータＭは、Ｕ相、Ｖ相およびＷ相を有する。　
モータ駆動回路１００は、３相モータＭの駆動を制御する。モータ駆動回路１００は、インバータ部１１０と、インバータ制御部１２０とを備える。　
モータ駆動回路１００は、３つの出力端子１０２を備える。３つの出力端子１０２は、出力端子１０２ｕと、出力端子１０２ｖと、出力端子１０２ｗとを含む。３つの出力端子１０２は、３相の出力電圧と３相の出力電流とを３相モータＭへ出力する。詳しくは、出力端子１０２ｕは、Ｕ相の出力電圧Ｖｕと、Ｕ相の出力電流Ｉｕとを３相モータＭへ出力する。出力端子１０２ｖは、Ｖ相の出力電圧Ｖｖと、Ｖ相の出力電流Ｉｖとを３相モータＭへ出力する。出力端子１０２ｗは、Ｗ相の出力電圧Ｖｗと、Ｗ相の出力電流Ｉｗとを３相モータＭへ出力する。なお、出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗが、モータ駆動回路１００から３相モータＭへ流れる場合を正電流と記載し、出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗが、３相モータＭからモータ駆動回路１００へ流れる場合を負電流と記載することがある。　
図２に示すように、モータ駆動回路１００は、第１入力端子Ｐと、第２入力端子Ｎと、コンデンサＣと、３つの直列体１１２とを備える。より具体的には、本実施形態では、モータ駆動回路１００は、インバータ部１１０を備え、インバータ部１１０は、第１入力端子Ｐと、第２入力端子Ｎと、コンデンサＣと、３つの直列体１１２とを備える。インバータ部１１０は、直流電圧源Ｂをさらに備える。なお、直流電圧源Ｂは、インバータ部１１０の外部にあってもよい。　
第１入力端子Ｐには、第１の電圧Ｖ１が印加される。第１入力端子Ｐは、直流電圧源Ｂに接続されている。　
第２入力端子Ｎには、第２の電圧Ｖ２が印加される。第２入力端子Ｎは、直流電圧源Ｂに接続されている。第２の電圧Ｖ２は、第１の電圧Ｖ１よりも低い。　
コンデンサＣは、第１入力端子Ｐと第２入力端子Ｎとの間に接続される。　
３つの直列体１１２には、２つの半導体スイッチング素子が直列に接続されている。半導体スイッチング素子は、例えば、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）である。なお、半導体スイッチング素子は、電界効果トランジスタのような他のトランジスタであってもよい。３つの直列体１１２は、直列体１１２ｕと、直列体１１２ｖと、直列体１１２ｗとを含む。３つの直列体１１２は、互いに並列に接続されている。３つの直列体１１２の各々は、一端が第１入力端子Ｐに接続されている。３つの直列体１１２の各々は、他端が第２入力端子Ｎに接続されている。これらの半導体スイッチング素子にはそれぞれ、第１入力端子Ｐ側（紙面上側）をカソード、第２入力端子Ｎ側（紙面下側）をアノードとして、整流素子Ｄが並列に接続される。半導体スイッチング素子として電界効果トランジスタを用いる場合には、寄生ダイオードをこの整流素子として用いてもよい。　
３つの直列体１１２の各々は、第１半導体スイッチング素子と、第２半導体スイッチング素子とを有する。詳しくは、直列体１１２ｕは、第１半導体スイッチング素子Ｕｐと、第２半導体スイッチング素子Ｕｎとを有する。直列体１１２ｖは、第１半導体スイッチング素子Ｖｐと、第２半導体スイッチング素子Ｖｎとを有する。直列体１１２ｗは、第１半導体スイッチング素子Ｗｐと、第２半導体スイッチング素子Ｗｎとを有する。　
第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐは、第１入力端子Ｐに接続される。換言すると、第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐは、高電圧側の半導体スイッチング素子である。　
第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎは、第２入力端子Ｎに接続される。換言すると、第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎは、低電圧側の半導体スイッチング素子である。　
第１半導体スイッチング素子と第２半導体スイッチング素子とは接続点１１４において接続されている。詳しくは、第１半導体スイッチング素子Ｕｐと、第２半導体スイッチング素子Ｕｎとは、接続点１１４ｕにおいて接続されている。第１半導体スイッチング素子Ｖｐと、第２半導体スイッチング素子Ｖｎとは、接続点１１４ｖにおいて接続されている。第１半導体スイッチング素子Ｗｐと、第２半導体スイッチング素子Ｗｎとは、接続点１１４ｗにおいて接続されている。　
３つの直列体１１２の各々における接続点１１４が、３つの出力端子１０２に接続されている。詳しくは、直列体１１２ｕにおける接続点１１４ｕが、出力端子１０２ｕに接続されている。直列体１１２ｖにおける接続点１１４ｖが、出力端子１０２ｖに接続されている。直列体１１２ｗにおける接続点１１４ｗが、出力端子１０２ｗに接続されている。　
第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐには、ゲート信号が入力される。ゲート信号は、インバータ制御部１２０から出力される。以下、本明細書において、第１半導体スイッチング素子Ｕｐに入力されるゲート信号を「Ｕｐゲート信号」と記載することがある。また、第１半導体スイッチング素子Ｖｐに入力されるゲート信号を「Ｖｐゲート信号」と記載することがある。第１半導体スイッチング素子Ｗｐに入力されるゲート信号を「Ｗｐゲート信号」と記載することがある。第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐは、所定のＰＷＭ周期でオンとオフとが切り替えられる。例えば、第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐは、それぞれ、Ｕｐゲート信号、Ｖｐゲート信号およびＷｐゲート信号がＨＩＧＨレベルの場合に、オンとなる。一方、第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐは、それぞれ、Ｕｐゲート信号、Ｖｐゲート信号およびＷｐゲート信号がＬＯＷレベルの場合に、オフとなる。　
第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎには、ゲート信号が入力される。ゲート信号は、インバータ制御部１２０から出力される。以下、本明細書において、第２半導体スイッチング素子Ｕｎに入力されるゲート信号を「Ｕｎゲート信号」と記載することがある。また、第２半導体スイッチング素子Ｖｎに入力されるゲート信号を「Ｖｎゲート信号」と記載することがある。第２半導体スイッチング素子Ｗｎに入力されるゲート信号を「Ｗｎゲート信号」と記載することがある。第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎは、所定のＰＷＭ周期でオンとオフとが切り替えられる。例えば、第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎは、それぞれ、Ｕｎゲート信号、Ｖｎゲート信号およびＷｎゲート信号がＨＩＧＨレベルの場合に、オンとなる。一方、第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎは、それぞれ、Ｕｎゲート信号、Ｖｎゲート信号およびＷｎゲート信号がＬＯＷレベルの場合に、オフとなる。　
図１に示すように、インバータ制御部１２０は、キャリア生成部１２２と、電圧指令値生成部１２４と、比較部１２６と、パルス変更部１２８とを有する。インバータ制御部１２０は、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）のようなプロセッサー、およびＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）等によって構成されるハードウェア回路である。そして、インバータ制御部１２０のプロセッサーは、記憶装置に記憶されたコンピュータープログラムを実行することによって、キャリア生成部１２２と、電圧指令値生成部１２４と、比較部１２６と、パルス変更部１２８として機能する。　
インバータ制御部１２
０は、インバータ部１１０を制御する。具体的には、インバータ制御部１２０は、ゲート信号を生成してゲート信号を出力することによって、インバータ部１１０を制御する。　
キャリア生成部１２２は、キャリア信号を生成する。キャリア信号は、例えば、三角波である。なお、キャリア信号は、鋸波であってもよい。　
電圧指令値生成部１２４は、電圧指令値を生成する。電圧指令値は、モータ駆動回路１００から出力する電圧値に相当する。すなわち、電圧指令値生成部１２４は、出力電圧Ｖｕ、出力電圧Ｖｖおよび出力電圧Ｖｗに応じた電圧値を電圧指令値として生成する。　
比較部１２６は、キャリア信号と、電圧指令値とを比較することによってゲート信号を生成する。比較部１２６のゲート信号の生成については、図３を参照して後述する。　
パルス変更部１２８は、比較部１２６から出力されたゲート信号のタイミングを変更する。インバータ部１１０には、パルス変更部１２８でタイミングが変更されたゲート信号が入力される。パルス変更部１２８のゲート信号のタイミングの変更については、図８Ａ～図１３Ｂを参照して後述する。なお、図１の例では比較部１２６がゲート信号を生成した後、比較部１２６から出力されたゲート信号をパルス変更部１２８がタイミング変更する構成としているが、これに限るものではなく、例えば電圧指令値生成部１２４がキャリア生成部１２２のキャリアに同期して電圧指令値に変更を加えることにより、比較部１２６より直接、タイミングが変更されたゲート信号を出力し、インバータ部１１０を制御してもよい。また、キャリア生成部１２２で生成されるキャリア波形は、３相共通であってもよいし、相ごとに位相が異なる別のキャリアを用いてもよい。　
図１～図３を参照して、比較部１２６のゲート信号の生成について説明する。図３は、比較部１２６のゲート信号の生成を説明するための図である。図３では、Ｕ相電圧指令値が１番大きく、Ｖ相電圧指令値が２番目に大きく、Ｗ相電圧指令値が３番目に大きい場合の比較部１２６のゲート信号の生成について示している。図３では、第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐのゲート信号のみを示しており、第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎのゲート信号は省略している。　
図３に示すように、キャリア信号は、三角波である。例えば、キャリア信号の周期は、ＰＷＭ周期に等しい。ＰＷＭ周期は、例えば、５０μｓである。　
比較部１２６は、電圧指令値とキャリア信号とを比較することによって、ゲート信号を生成する。詳しくは、比較部１２６は、Ｕ相電圧指令値とキャリア信号とを比較し、キャリア信号がＵ相電圧指令値以上の場合に、Ｕｐゲート信号をオフにする。一方、比較部１２６は、Ｕ相電圧指令値とキャリア信号とを比較し、キャリア信号がＵ相電圧指令値未満の場合に、Ｕｐゲート信号をオンにする。　
同様に、比較部１２６は、Ｖ相電圧指令値とキャリア信号とを比較し、キャリア信号がＶ相電圧指令値以上の場合に、Ｖｐゲート信号をオフにする。一方、比較部１２６は、Ｖ相電圧指令値とキャリア信号とを比較し、キャリア信号がＶ相電圧指令値未満の場合に、Ｖｐゲート信号をオンにする。　
また、同様に、比較部１２６は、Ｗ相電圧指令値とキャリア信号とを比較し、キャリア信号がＷ相電圧指令値以上の場合に、Ｗｐゲート信号をオフにする。一方、比較部１２６は、Ｗ相電圧指令値とキャリア信号とを比較し、キャリア信号がＷ相電圧指令値未満の場合に、Ｗｐゲート信号をオンにする。　
なお、図３では省略しているが、第２半導体スイッチング素子Ｕｎのゲート信号であるＵｎゲート信号は、Ｕｐゲート信号を反転した信号となる。同様に、第２半導体スイッチング素子Ｖｎのゲート信号であるＶｎゲート信号は、Ｖｐゲート信号を反転した信号となる。また同様に、第２半導体スイッチング素子Ｗｎのゲート信号であるＷｎゲート信号は、Ｗｐゲート信号を反転した信号となる。Ｕｐゲート信号のオン期間とＵｎゲート信号のオン期間との間には、両ゲート信号がオフ状態となるデッドタイム期間が数百ｎ秒～数μ秒程度、設けられる場合があり、このデッドタイム期間を設けることによって、第１半導体スイッチング素子Ｕｐと第２半導体スイッチング素子Ｕｎとが同時にオンして貫通電流が発生することを、防ぐことができる。同様の理由により、Ｖｐゲート信号のオン期間とＶｎゲート信号のオン期間との間には、両ゲート信号がオフ状態となるデッドタイム期間が数百ｎ秒～数μ秒程度、設けられる場合があり、Ｗｐゲート信号のオン期間とＷｎゲート信号のオン期間との間には、両ゲート信号がオフ状態となるデッドタイム期間が数百ｎ秒～数μ秒程度、設けられる場合がある。　
図４Ａおよび図４Ｂを参照して、出力電圧および出力電流について説明する。図４Ａは、一般的な出力電圧Ｖｕ、出力電圧Ｖｖおよび出力電圧Ｖｗを示す図である。図４Ｂは、出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗを示す図である。図４Ａにおいて、出力電圧Ｖｕを実線で示しており、出力電圧Ｖｖを破線で示しており、出力電圧Ｖｗを一点鎖線で示している。図４Ｂにおいて、出力電流Ｉｕを実線で示しており、出力電流Ｉｖを破線で示しており、出力電流Ｉｗを一点鎖線で示している。図４Ａの縦軸は入力電圧Ｖ１－Ｖ２で規格化した電圧値を表しており、各相の出力電圧は０～１の範囲の値をとる。またこの値は、ＰＷＭ周期に対する各相の第１半導体スイッチング素子のオン時間の比率であるデューティ値も表している。図４Ａおよび図４Ｂの横軸は、モータの電気回転角を表しており、単位は度である。　
図４Ａに示すように、一般的な出力電圧Ｖｕ、出力電圧Ｖｖおよび出力電圧Ｖｗは、正弦波状である。出力電圧Ｖｖは、出力電圧Ｖｕに対して位相が１２０度ずれている。出力電圧Ｖｗは、出力電圧Ｖｖに対して位相が１２０度ずれている。出力電圧Ｖｕは、出力電圧Ｖｗに対して位相が１２０度ずれている。　
図４Ｂに示すように、出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗは、正弦波状である。出力電流Ｉｖは、出力電流Ｉｕに対して位相が１２０度ずれている。出力電流Ｉｗは、出力電流Ｉｖに対して位相が１２０度ずれている。出力電流Ｉｕは、出力電流Ｉｗに対して位相が１２０度ずれている。また、図４Ｂに示す例では、出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗは、出力電圧Ｖｕ、出力電圧Ｖｖおよび出力電圧Ｖｗに対して位相が３０度ずれている。　
図５～図７Ｂを参照して、一般的なセンターアライン方式におけるゲート信号の場合のコンデンサＣのリプル電流について説明する。図５は、一般的なセンターアライン方式におけるゲート信号を示すタイミングチャートである（デッドタイムは図示略）。図６Ａ～図７Ｂは、一般的なセンターアライン方式におけるコンデンサＣのリプル電流を説明するための図である。各半導体スイッチング素子に並列して接続される整流素子Ｄは図示を省略している。図６Ａから図７Ｂにおいて、入力電流Ｉｉｎは、直流電圧源Ｂから入力される入力電流である。コンデンサ電流Ｉｃは、コンデンサＣに流れる電流である。図５～図７Ｂは、図４Ａ及び図４Ｂに示す期間Ｐ１に対応する。期間Ｐ１は、３相の出力電流（出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗ）のうち２相の出力電流（出力電流Ｉｖおよび出力電流Ｉｗ）が負電流かつ１相の出力電流（出力電流Ｉｕ）が正電流である期間を示す。　
図５に示すように、一般的なセンターアライン方式では、ゲート信号は、ＰＷＭ周期のセンターを中心にして対称な波形となる。　
図５に示すように、期間ｔ１および期間ｔ７において、Ｕｐゲート信号と、Ｖｐゲート信号と、Ｗｐゲート信号とはＬＯＷレベルになる。また、Ｕｎゲート信号と、Ｖｎゲート信号と、Ｗｎゲート信号とはＨＩＧＨレベルになる。したがって、期間ｔ１および期間ｔ７において、図６Ａに示すように、第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐがオフになる。一方、第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎがオンになる。したがって、高電位側である第１半導体スイッチング素子のいずれもが電流を受け付けない。その結果、入力電流Ｉｉｎの全てコンデンサＣに流入する。すなわち、Ｉｃ＝Ｉｉｎとなる。　
図５に示すように、期間ｔ２および期間ｔ６において、Ｕｐゲート信号がＨＩＧＨレベルとなり、Ｖｐゲート信号とＷｐゲート信号とはＬＯＷレベルになる。また、Ｕｎゲート信号がＬＯＷレベルとなり、Ｖｎゲート信号とＷｎゲート信号とはＨＩＧＨレベルになる。したがって、期間ｔ２および期間ｔ６において、図６Ｂに示すように、第１半導体スイッチング素子Ｕｐがオンとなり、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐがオフになる。一方、第２半導体スイッチング素子Ｕｎがオフとなり、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎがオンになる。したがって、高電位側である第１半導体スイッチング素子のうち、第１半導体スイッチング素子Ｕｐのみに電流が流れる。また、低電位側である第２半導体スイッチング素子のうち、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎに電流が流れる。したがって、コンデンサＣの下流側に流れていく電流はＵ相のみになる。その結果、Ｉｃ＝Ｉｉｎ－｜Ｉｕ｜となる。　
図５に示すように、期間ｔ３および期間ｔ５において、Ｕｐゲート信号とＶｐゲート信号とがＨＩＧＨレベルとなり、Ｗｐゲート信号はＬＯＷレベルになる。また、Ｕｎゲート信号とＶｎゲート信号とがＬＯＷレベルとなり、Ｗｎゲート信号はＨＩＧＨレベルになる。したがって、期間ｔ３および期間ｔ５おいて、図７Ａに示すように、第１半導体スイッチング素子Ｕｐと第１半導体スイッチング素子Ｖｐとがオンとなり、第１半導体スイッチング素子Ｗｐがオフになる。一方、第２半導体スイッチング素子Ｕｎと第２半導体スイッチング素子Ｖｎとがオフとなり、第２半導体スイッチング素子Ｗｎがオンになる。したがって、高電位側である第１半導体スイッチング素子のうち、第１半導体スイッチング素子Ｕｐおよび第１半導体スイッチング素子Ｖｐに電流が流れる。また、低電位側である第２半導体スイッチング素子のうち、第２半導体スイッチング素子Ｗｎのみ電流が流れる。したがって、Ｉｃ＝Ｉｉｎ－｜Ｉｗ｜となる。　
図５に示すように、期間ｔ４において、Ｕｐゲート信号と、Ｖｐゲート信号と、Ｗｐゲート信号とはＨＩＧＨレベルになる。また、Ｕｎゲート信号と、Ｖｎゲート信号と、Ｗｎゲート信号とはＬＯＷレベルになる。したがって、期間ｔ４において、図７Ｂに示すように、第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐがオンになる。一方、第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎがオフになる。このため、Ｕ相、Ｖ相およびＷ相の電流が還流する。したがって、高電位側である第１半導体スイッチング素子のいずれもが電流を受け付けない。その結果、入力電流Ｉｉｎの全てコンデンサＣに流入する。すなわち、Ｉｃ＝Ｉｉｎとなる。　
以上、図５～図７Ｂを参照して説明したように、一般的なセンターアライン方式では、期間ｔ１および期間ｔ７と、期間ｔ４とは、コンデンサＣに全ての入力電流Ｉｉｎが流れ込むため、コンデンサのリプル電流が大きくなる。このため、期間ｔ１および期間ｔ７と、期間ｔ４との時間を短くすることが好ましい。換言すると、第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐの全てがオンとなる期間を短くすること
が好ましい。また、第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐの全てがオフとなる期間を短くすることが好ましい。したがって、本実施形態のモータ駆動回路１００は、パルス変更部１２８において、比較部１２６から出力されたゲート信号のタイミングを変更する。　
図４Ａおよび図４Ｂおよび図８Ａ～図１０Ｂを参照して、パルス変更部１２８のゲート信号のタイミングの変更について説明する。図８Ａおよび図８Ｂは、ゲート信号を示すタイミングチャートである。図８Ａは、比較部１２６が出力したゲート信号を示す。すなわち、パルス変更部１２８によってタイミングが変更される前のゲート信号を示す。図８Ｂは、パルス変更部１２８によってタイミングを変更した後のゲート信号を示す。図９Ａ～図１０Ｂは、コンデンサＣのリプル電流を説明するための図である。　
図８Ａおよび図８Ｂは、図４Ａおよび図４Ｂに示す期間Ｐ１におけるゲート信号を示す。期間Ｐ１は、３相の出力電流（出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗ）のうち２相の出力電流（出力電流Ｉｖおよび出力電流Ｉｗ）が負電流かつ１相の出力電流（出力電流Ｉｕ）が正電流である期間を示す。　
図８Ａに示すように、比較部１２６が出力したゲート信号は、センターアライン方式で出力される。　
図８Ｂに示すように、パルス変更部１２８は、ゲート信号のタイミングを変更する。　
図８Ｂに示すように、期間ｔ１１および期間ｔ１５において、Ｕｎゲート信号およびＶｎゲート信号がＬＯＷレベルであり、Ｗｎゲート信号がＨＩＧＨレベルである。したがって、期間ｔ１１および期間ｔ１５において、図９Ａに示すように、出力電流が負電流である相（Ｖ相、Ｗ相）のうち一方の相（Ｗ相）に対応する第２半導体スイッチング素子Ｗｎがオンであり、残り２つの相（Ｕ相、Ｖ相）に対応する第２半導体スイッチング素子（第２半導体スイッチング素子Ｕｎおよび第２半導体スイッチング素子Ｖｎ）がオフである。期間ｔ１１および期間ｔ１５は、「負一方１オン２オフ期間」の一例に相当する。期間ｔ１１では、Ｉｃ＝Ｉｉｎ－｜Ｉｗ｜となる。　
図８Ｂに示すように、期間ｔ１２において、Ｕｎゲート信号、Ｖｎゲート信号およびＷｎゲート信号がＨＩＧＨレベルである。したがって、期間ｔ１２において、図９Ｂに示すように、出力電流が正電流である相（Ｕ相）に対応する第１半導体スイッチング素子Ｕｐがオフであり、出力電流が負電流である相（Ｖ相、Ｗ相）に対応する第２半導体スイッチング素子Ｖｎ、Ｗｎがオンである。期間ｔ１２は、「正オフ負オン期間」の一例に相当する。図８Ｂでは、この期間ｔ１２においてのみ、Ｉｃ＝Ｉｉｎとなり、入力電流Ｉｉｎの全てがコンデンサＣに流入する。なお、期間ｔ１２においては上述の通り、出力電流が正電流である相（Ｕ相）に対応する第１半導体スイッチング素子Ｕｐがオフであることから、第１半導体スイッチング素子Ｕｐには電流が流れない。この時もし、出力電流が負電流である相（Ｖ相、Ｗ相）に対応する第１半導体スイッチング素子Ｖｐ、Ｗｐの少なくともどちらかをオンすると、オンした素子に紙面下から上方向の電流が流れることになり、第１半導体スイッチング素子Ｕｐがオフであることからこの電流はコンデンサＣへ流れ込んで、コンデンサＣの充電電流を増加させることになる。しかし上述のように、期間ｔ１２においては第２半導体スイッチング素子Ｖｎ、Ｗｎがオンであり、第１半導体スイッチング素子Ｖｐ、Ｗｐには電流が流れないため、コンデンサＣの充電電流を抑えることができる。　
図８Ｂに示すように、期間ｔ１３において、Ｕｎゲート信号およびＷｎゲート信号がＬＯＷレベルであり、Ｖｎゲート信号がＨＩＧＨレベルである。したがって、期間ｔ１３において、図１０Ａに示すように、出力電流が負電流である相（Ｖ相、Ｗ相）のうち他方の相（Ｖ相）に対応する第２半導体スイッチング素子Ｖｎがオンであり、残り２つの相（Ｕ相、Ｗ相）に対応する第２半導体スイッチング素子（第２半導体スイッチング素子Ｕｎおよび第２半導体スイッチング素子Ｗｎ）がオフである。期間ｔ１３は、「負他方１オン２オフ期間」の一例に相当する。期間ｔ１３では、Ｉｃ＝Ｉｉｎ－｜Ｉｖ｜となる。　
図８Ｂに示すように、期間ｔ１４において、Ｕｎゲート信号がＬＯＷレベルであり、Ｖｎゲート信号およびＷｎゲート信号がＨＩＧＨレベルである。したがって、期間ｔ１４において、図１０Ｂに示すように、第１半導体スイッチング素子Ｕｐがオンであり、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎがオンである。期間ｔ１４では、Ｉｃ＝Ｉｉｎ－｜Ｉｕ｜となる。　
以上、図４Ａおよび図４Ｂおよび図８Ａ～図１０Ｂを参照したように、３相の出力電流のうち２相（Ｖ相、Ｗ相）の出力電流（出力電流Ｉｖおよび出力電流Ｉｗ）が負電流かつ１相（Ｕ相）の出力電流（出力電流Ｉｕ）が正電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、負一方１オン２オフ期間（期間ｔ１１および期間ｔ１５）と、負他方１オン２オフ期間（期間ｔ１３）とを含む。負一方１オン２オフ期間（期間ｔ１１および期間ｔ１５）は、出力電流が負電流である相（Ｖ相、Ｗ相）のうち一方の相（Ｗ相）に対応する第２半導体スイッチング素子Ｗｎがオンであり、残り２つの相（Ｕ相、Ｖ相）に対応する第２半導体スイッチング素子（第２半導体スイッチング素子Ｕｎおよび第２半導体スイッチング素子Ｖｎ）がオフである。負他方１オン２オフ期間（期間ｔ１３）は、出力電流が負電流である相（Ｖ相、Ｗ相）のうち他方の相（Ｖ相）に対応する第２半導体スイッチング素子Ｖｎがオンであり、残り２つの相（Ｕ相、Ｗ相）に対応する第２半導体スイッチング素子（第２半導体スイッチング素子Ｕｎおよび第２半導体スイッチング素子Ｗｎ）がオフである。　
図４Ａおよび図４Ｂおよび図１１Ａ～図１３Ｂを参照して、パルス変更部１２８のゲート信号のタイミングの変更について説明する。図１１Ａおよび図１１Ｂは、ゲート信号を示すタイミングチャートである。図１１Ａは、比較部１２６が出力したゲート信号を示す。すなわち、パルス変更部１２８によってタイミングが変更される前のゲート信号を示す。図１１Ｂは、パルス変更部１２８によってタイミングを変更した後のゲート信号を示す。図１２Ａ～図１３Ｂは、コンデンサＣのリプル電流を説明するための図である。　
図１１Ａおよび図１１Ｂは、図４Ａおよび図４Ｂに示す期間Ｐ２におけるゲート信号を示す。期間Ｐ２は、３相の出力電流（出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗ）のうち２相の出力電流（出力電流Ｉｕおよび出力電流Ｉｖ）が正電流かつ１相の出力電流（出力電流Ｉｗ）が負電流である期間を示す。　
図１１Ａに示すように、比較部１２６が出力したゲート信号は、センターアライン方式で出力される。　
図１１Ｂに示すように、パルス変更部１２８は、ゲート信号のタイミングを変更する。　
図１１Ｂに示すように、期間ｔ２１および期間ｔ２５において、Ｕｐゲート信号およびＷｐゲート信号がＬＯＷレベルであり、Ｖｐゲート信号がＨＩＧＨレベルである。したがって、期間ｔ２１および期間ｔ２５において、図１２Ａに示すように、出力電流が正電流である相（Ｕ相、Ｖ相）のうち一方の相（Ｖ相）に対応する第１半導体スイッチング素子Ｖｐがオンであり、残り２つの相（Ｕ相、Ｗ相）に対応する第１半導体スイッチング素子（第１半導体スイッチング素子Ｕｐおよび第１半導体スイッチング素子Ｗｐ）がオフである。期間ｔ２１および期間ｔ２５は、「正一方１オン２オフ期間」の一例に相当する。期間ｔ２１では、Ｉｃ＝Ｉｉｎ－｜Ｉｖ｜となる。　
図１１Ｂに示すように、期間ｔ２２において、Ｕｐゲート信号、Ｖｐゲート信号およびＷｐゲート信号がＨＩＧＨレベルである。したがって、期間ｔ２２において、図１２Ｂに示すように、出力電流が負電流である相（Ｗ相）に対応する第２半導体スイッチング素子Ｗｎがオフであり、出力電流が正電流である相（Ｕ相、Ｖ相）に対応する第１半導体スイッチング素子Ｕｐ、Ｖｐがオンである。期間ｔ２２は、「負オフ正オン期間」の一例に相当する。図１１Ｂでは、この期間ｔ２２においてのみ、Ｉｃ＝Ｉｉｎとなり、入力電流Ｉｉｎの全てがコンデンサＣに流入する。なお、期間ｔ２２においては上述の通り、出力電流が負電流である相（Ｗ相）に対応する第２半導体スイッチング素子Ｗｎがオフであることから、第２半導体スイッチング素子Ｗｎには電流が流れない。この時もし、出力電流が正電流である相（Ｕ相、Ｖ相）に対応する第２半導体スイッチング素子Ｖｎ、Ｗｎの少なくともどちらかをオンすると、オンした素子に紙面上から下方向の電流が流れることになり、第２半導体スイッチング素子Ｗｎがオフであることからこの電流はコンデンサＣへ流れ込んで、コンデンサＣの充電電流を増加させることになる。しかし上述のように、期間ｔ２２においては第１半導体スイッチング素子Ｕｐ、Ｖｐがオンであり、第２半導体スイッチング素子Ｖｎ、Ｗｎには電流が流れないため、コンデンサＣの充電電流を抑えることができる。　
図１１Ｂに示すように、期間ｔ２３において、Ｖｐゲート信号およびＷｐゲート信号がＬＯＷレベルであり、Ｕｐゲート信号がＨＩＧＨレベルである。したがって、期間ｔ２３において、図１３Ａに示すように、出力電流が正電流である相（Ｕ相、Ｖ相）のうち他方の相（Ｕ相）に対応する第１半導体スイッチング素子Ｕｐがオンであり、残り２つの相（Ｖ相、Ｗ相）に対応する第１半導体スイッチング素子（第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐ）がオフである。期間ｔ２３は、「正他方１オン２オフ期間」の一例に相当する。期間ｔ２３では、Ｉｃ＝Ｉｉｎ－｜Ｉｕ｜となる。　
図１１Ｂに示すように、期間ｔ２４において、Ｗｐゲート信号がＬＯＷレベルであり、Ｕｐゲート信号およびＶｐゲート信号がＨＩＧＨレベルである。したがって、期間ｔ２４において、図１３Ｂに示すように、第２半導体スイッチング素子Ｗｎがオンであり、第１半導体スイッチング素子Ｕｐおよび第１半導体スイッチング素子Ｖｐがオンである。期間ｔ２４では、Ｉｃ＝Ｉｉｎ－｜Ｉｗ｜となる。　
以上、図４Ａおよび図４Ｂおよび図１１Ａ～図１３Ｂを参照したように、３相の出力電流のうち２相（Ｕ相、Ｖ相）の出力電流（出力電流Ｉｕおよび出力電流Ｉｖ）が正電流かつ１相（Ｗ相）の出力電流（出力電流Ｉｗ）が負電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、正一方１オン２オフ期間（期間ｔ２１および期間ｔ２５）と、正他方１オン２オフ期間（期間ｔ２３）とを含む。正一方１オン２オフ期間（期間ｔ２１および期間ｔ２５）は、出力電流が正電流である相（Ｕ相、Ｖ相）のうち一方の相（Ｖ相）に対応する第１半導体スイッチング素子Ｖｐがオンであり、残り２つの相（Ｕ相、Ｗ相）に対応する第１半導体スイッチング素子（第１半導体スイッチング素子Ｕｐおよび第１半導体スイッチング素子Ｗｐ）がオフである。正他方１オン２オフ期間（期間ｔ２３）は、出力電流が正電流である相（Ｕ相、Ｖ相）のうち他方の相（Ｕ相）に対応する第１半導体スイッチング素子Ｖｐがオンであり、残り２つの相（Ｖ相、Ｗ相）に対応する第１半導体スイッチング素子（第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐ）がオフである。　
図１４を参照して、出力電圧についてさらに説明する。図１４は、出力電圧を示す図である。　
図１４に示すように、本実施形態では、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。３相の正弦波電圧波形に対して一律に電圧を上げても相間の電圧は変化しない。したがって、モ
ータ制御に影響はしない。なお、３相の正弦波電圧波形に対して完全に同一の値の電圧を下げなくてもよい。　
一方、３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる。３相の正弦波電圧波形に対して一律に電圧を上げても相間の電圧は変化しない。したがって、モータ制御に影響はしない。なお、３相の正弦波電圧波形に対して完全に同一の値の電圧を上げなくてもよい。　
例えば、３相の出力電圧の波形（出力電圧Ｖｕ、出力電圧Ｖｖおよび出力電圧Ｖｗ）は、例えば、３相の正弦波電圧波形に対して１つまたは複数の高調波を重畳した波形となる。３相の出力電圧の波形は、３相の正弦波電圧波形に対して、振幅値の符号が異なる３次高調波を重畳した波形となる。したがって、３相の出力電圧の波形を、位相のみ１２０°ずつずれた同形の波形とし、滑らかに変化させることができる。したがって、トルクむらを抑制することができる。　
また、複数の高調波は、各相の出力電圧の波形に対してさらに３Ｎ次（Ｎは２以上の整数）の波形を含むことが好ましい。したがって、３相の出力電圧の波形を、位相のみ１２０°ずつずれた同形の波形とし、滑らかに変化させることができる。したがって、トルクむらを抑制することができる。　
なお、Ｎは、奇数であることが好ましい。Ｎが奇数である場合、３相の出力電圧の波形の対称性を高くすることができる。したがって、トルクむらを抑制することができる。　
図１５Ａおよび図１５Ｂを参照して、３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、３相の出力電圧の波形を、３相の正弦波電圧波形に対して一律に電圧を上げた場合の効果について説明する。図１５Ａおよび図１５Ｂは、ゲート信号を示すタイムチャートである。　
図１５Ａおよび図１５Ｂに示すように、３相の正弦波電圧波形に対して一律に電圧を上げることによって、Ｕｎゲート信号、Ｖｎゲート信号およびＷｎゲート信号のＨＩＧＨ区間が短くなる。このため、期間ｔ１２が短くなる。したがって、低電位側の第２半導体スイッチの全て（第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎ）がオンとなる期間を短くすることができる。その結果、入力電流Ｉｉｎの全てがコンデンサＣに流入する期間を短くすることができる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
さらに、期間ｔ１４が短くなる。したがって、低電位側の第２半導体スイッチ（第２半導体スイッチング素子Ｕｎ、第２半導体スイッチング素子Ｖｎおよび第２半導体スイッチング素子Ｗｎ）のうち２つの第２半導体スイッチがオンとなる期間を短くすることができる。その結果、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
図１６Ａおよび図１６Ｂを参照して、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、３相の出力電圧の波形を、３相の正弦波電圧波形に対して一律に電圧を下げた場合の効果について説明する。図１６Ａおよび図１６Ｂは、ゲート信号を示すタイムチャートである。　
図１６Ａおよび図１６Ｂに示すように、３相の正弦波電圧波形に対して一律に電圧を下げることによって、Ｕｐゲート信号、Ｖｐゲート信号およびＷｐゲート信号のＨＩＧＨ区間が短くなる。このため、期間ｔ２２が短くなる。したがって、高電位側の第１半導体スイッチの全て（第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐ）がオンとなる期間を短くすることができる。その結果、入力電流Ｉｉｎの全てがコンデンサＣに流入する期間を短くすることができる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
さらに、期間ｔ２４が短くなる。したがって、高電位側の第１半導体スイッチ（第１半導体スイッチング素子Ｕｐ、第１半導体スイッチング素子Ｖｐおよび第１半導体スイッチング素子Ｗｐ）のうち２つの第１半導体スイッチがオンとなる期間を短くすることができる。その結果、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
図１７Ａ～図１８Ｂを参照して逆３次高調波の重畳について説明する。図１７Ａは、正弦波電圧波形を示す図である。図１７Ｂは、正弦波電圧波形と逆３次高調波波形とを示す図である。図１７Ｃおよび図１８Ａは、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形を示す図である。図１８Ｂは、出力電流を示す図である。図１７Ａ、図１７Ｂ、図１７Ｃおよび図１８Ａの縦軸は入力電圧Ｖ１－Ｖ２で規格化した電圧値を表しており、各相の出力電圧は０～１の範囲の値をとる。またこの値は、ＰＷＭ周期に対する各相の第１半導体スイッチング素子のオン時間の比率であるデューティ値も表している。図１７Ａ～図１８Ｂの横軸は、モータの電気回転角を表しており、単位は度である。　
図１７Ｂに示すように、ここでは、正弦波と同位相の逆３次高調波を重畳している。各相の正弦波は１２０度ずつずれた正弦波のため、逆３次高調波は共通になる。　
図１７Ｃに示すように、出力電圧の振幅を広げることができる。その結果、図１５Ｂに示した期間ｔ１２および図１６Ｂに示した期間ｔ２２を短くすることができる。したがって、コンデンサＣのリプル電流を低減することができる。　
図１８Ａおよび図１８Ｂに示す例では、３相の出力電流（出力電流Ｉｕ、出力電流Ｉｖおよび出力電流Ｉｗ）の位相は、３相出力電圧（出力電圧Ｖｕ、出力電圧Ｖｖおよび出力電圧Ｖｗ）の位相よりも３０度遅延している。　
なお、図１７Ａ～図１８Ｂを参照して説明した例では、逆３次高調波は、正弦波と同位相であったが、逆３次高調波の位相は、３相の出力電流の位相と同じであることが好ましい。図１９Ａは、正弦波電圧波形と逆３次高調波波形とを示す図である。図１９Ｂは、出力電流を示す図である。図１９Ｃは、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形を示す図である。図１９Ｄは、出力電流を示す図である。図１９Ａおよび図１９Ｃの縦軸は入力電圧Ｖ１－Ｖ２で規格化した電圧値を表しており、各相の出力電圧は０～１の範囲の値をとる。またこの値は、ＰＷＭ周期に対する各相の第１半導体スイッチング素子のオン時間の比率であるデューティ値も表している。図１９Ａ～図１９Ｄの横軸は、モータの電気回転角を表しており、単位は度である。　
図１９Ａおよび図１９Ｂに示すように、逆３次高調波の位相は、３相の出力電流の位相と同じである。なお、完全に同一の位相ではなく、僅かに位相がずれていてもよい。逆３次高調波の位相を、３相の出力電流の位相と同じにすることによって、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形は、図１９Ｃに示すようになる。　
逆３次高調波の位相を、３相の出力電流の位相と同じにすることによって、１つの相が負電流、残りの２相が正電流の時、正電流の２相の電流カーブが交わる点（負電流の相の電流がピークになる点）の付近で、負電流の相の高電位側の第１半導体スイッチング素子のオン期間を短くすることができる。その結果、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、逆３次高調波の位相を、３相の出力電流の位相と同じにすることによって、１つの相が正電流、残りの２相が負電流の時、正電流の２相の電流カーブが交わる点（正電流の相の電流がピークになる点）の付近で、正電流の相の高電位側の第１半導体スイッチング素子のオン期間を短くすることができる。その結果、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
なお、図１９Ａ～図１９Ｄを参照して説明した例では、逆３次高調波の位相は、３相の出力電流の位相と同じであったが、逆３次高調波の位相は、３相の出力電流の位相と同じでなくてもよい。図２０Ａは、正弦波電圧波形と逆３次高調波波形とを示す図である。図２０Ｂは、出力電流を示す図である。図２０Ｃは、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形を示す図である。図２０Ｄは、出力電流を示す図である。図２０Ａおよび図２０Ｃの縦軸は入力電圧Ｖ１－Ｖ２で規格化した電圧値を表しており、各相の出力電圧は０～１の範囲の値をとる。またこの値は、ＰＷＭ周期に対する各相の第１半導体スイッチング素子のオン時間の比率であるデューティ値も表している。図２０Ａ～図２０Ｄの横軸は、モータの電気回転角を表しており、単位は度である。　
図２０Ａおよび図２０Ｂに示すように、逆３次高調波の位相は、３相の出力電流の位相に対し、電気角３０度以内の範囲で位相差を有する。ここでは、逆３次高調波の位相は、３相の出力電流の位相に対し、電気角２０度の範囲で位相差を有する。その結果、正弦波電圧波形と逆３次高調波とを重畳した出力電圧の波形は、図２０Ｃに示すようになる。　
逆３次高調波の位相が、３相の出力電流の位相に対し、電気角２０度の範囲で位相差を有することによって、出力電圧の波形のピークを所定の範囲、例えば５％から９５％の範囲に収めつつ、電流ピーク付近の出力電圧の波形のピークを所定の範囲、例えば５％から９５％に近づけることができる。その結果、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
以上、図１９Ａ～図２０Ｄを参照して説明したように、高調波（逆３次高調波）の位相は、３相の出力電流の位相に応じて調整されていることが好ましい。その結果、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
なお、高調波（逆３次高調波）の位相は、さらに３相の正弦波電圧波形の振幅値に応じて調整されることが好ましい。その結果、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
以上、図１～図２０Ｂを参照して説明したように、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が正電流である相のうち一方の相に対応する第１半導体スイッチング素子がオンであり、残り２つの相に対応する第１半導体スイッチング素子がオフである正一方１オン２オフ期間と、出力電流が正電流である相のうち他方の相に対応する第１半導体スイッチング素子がオンであり、残り２つの相に対応する第１半導体スイッチング素子がオフである正他方１オン２オフ期間と含むとともに、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、少なくとも一部の期間において、出力電流が負電流である相に対応する第２半導体スイッチング素子がオフである負オフ正オン期間をさらに含み、負オフ正オン期間において、出力電流が正電流である相に対応する第１半導体スイッチング素子がオンである。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、３相の出力電圧の波形は、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の期間の内の、過半の期間において、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において
、所定のＰＷＭ周期ごとに、出力電流が負電流である相のうち一方の相に対応する第２半導体スイッチング素子がオンであり、残り２つの相に対応する第２半導体スイッチング素子がオフである負一方１オン２オフ期間と、出力電流が負電流である相のうち他方の相に対応する第２半導体スイッチング素子がオンであり、残り２つの相に対応する第２半導体スイッチング素子がオフである負他方１オン２オフ期間とを含むとともに、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、少なくとも一部の期間において、出力電流が正電流である相に対応する第１半導体スイッチング素子がオフである正オフ負オン期間をさらに含み、正オフ負オン期間において、出力電流が負電流である相に対応する第２半導体スイッチング素子がオンである。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、３相の出力電圧の波形は、３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の期間の内の、過半の期間において、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が正電流である相のうち一方の相に対応する第１半導体スイッチング素子がオンであり、残り２つの相に対応する第１半導体スイッチング素子がオフである正一方１オン２オフ期間と、出力電流が正電流である相のうち他方の相に対応する第１半導体スイッチング素子がオンであり、残り２つの相に対応する第１半導体スイッチング素子がオフである正他方１オン２オフ期間とを含むとともに、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が負電流である相のうち一方の相に対応する第２半導体スイッチング素子がオンであり、残り２つの相に対応する第２半導体スイッチング素子がオフである負一方１オン２オフ期間と、出力電流が負電流である相のうち他方の相に対応する第２半導体スイッチング素子がオンであり、残り２つの相に対応する第２半導体スイッチング素子がオフである負他方１オン２オフ期間とを含むとともに、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、出力電流が負電流である相に対応する第２半導体スイッチング素子がオフである負オフ正オン期間をさらに含む。負オフ正オン期間において、出力電流が正電流である相に対応する第１半導体スイッチング素子がオンである。３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、出力電流が正電流である相に対応する第１半導体スイッチング素子がオフである正オフ負オン期間をさらに含む。正オフ負オン期間において、出力電流が負電流である相に対応する第２半導体スイッチング素子がオンである。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が負電流である相に対応する第２半導体スイッチング素子がオフである負オフ正オン期間を含む。負オフ正オン期間において、出力電流が正電流である相に対応する第１半導体スイッチング素子がオンであるとともに、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、所定のＰＷＭ周期ごとに、出力電流が正電流である相に対応する第１半導体スイッチング素子がオフである正オフ負オン期間を含む。正オフ負オン期間において、出力電流が負電流である相に対応する第２半導体スイッチング素子がオンであるとともに、３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
また、３相の出力電圧の波形は、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の期間の内の、過半の期間において、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。３相の出力電圧の波形は、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の期間の内の、過半の期間において、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
モータモジュール２００は、モータ駆動回路１００と、モータ駆動回路１００によって駆動される３相モータＭとを備える。したがって、モータ駆動回路１００が備えるコンデンサＣのリプル電流を低減することができる。　
以上、図面（図１～図２０Ｄ）を参照しながら本発明の実施形態を説明した。但し、本発明は、上記の実施形態に限られるものではなく、その要旨を逸脱しない範囲で種々の態様において実施することが可能である。図面は、理解しやすくするために、それぞれの構成要素を主体に模式的に示しており、図示された各構成要素の厚み、長さ、個数等は、図面作成の都合上から実際とは異なる。また、上記の実施形態で示す各構成要素の材質や形状、寸法等は一例であって、特に限定されるものではなく、本発明の効果から実質的に逸脱しない範囲で種々の変更が可能である。
本発明は、モータ駆動回路およびモータモジュールに好適に利用できる。
１００・・・モータ駆動回路、　１０２、１０２ｕ、１０２ｖ、１０２ｗ・・・出力端子、　１１２、１１２ｕ、１１２ｖ、１１２ｗ・・・直列体、　１１４、１１４ｕ、１１４ｖ、１１４ｗ・・・接続点、　２００・・・モータモジュール、　Ｃ・・・コンデンサ、　Ｉｕ、Ｉｖ、Ｉｗ・・・出力電流、　Ｐ・・・第１入力端子、　Ｎ・・・第２入力端子、　Ｕｐ、Ｖｐ、Ｗｐ・・・第１半導体スイッチング素子、　Ｕｎ、Ｖｎ、Ｗｎ・・・第２半導体スイッチング素子、　Ｖｕ、Ｖｖ、Ｖｗ・・・出力電圧、　ｔ１１、ｔ１５・・・期間（負一方１オン２オフ期間）、　ｔ１２・・・期間（正オフ負オン期間）、　ｔ１３・・・期間（負他方１オン２オフ期間）、　ｔ２１、ｔ２５・・・期間（正一方１オン２オフ期間）、　ｔ２２・・・　期間（負オフ正オン期間）、　ｔ２３・・・期間（正他方１オン２オフ期間）

Claims (18)


  1. 　３相モータの駆動を制御するモータ駆動回路であって、

    　３相の出力電圧と３相の出力電流とを前記３相モータへ出力する３つの出力端子と、

    　第１の電圧が印加される第１入力端子と、

    　前記第１の電圧よりも低い第２の電圧が印加される第２入力端子と、

    　前記第１入力端子と前記第２入力端子との間に接続されるコンデンサと、

    　２つの半導体スイッチング素子が直列に接続されている３つの直列体とを備え、

    　前記３つの直列体は、互いに並列に接続されており、

    　前記３つの直列体の各々は、一端が前記第１入力端子に接続されており、他端が前記第２入力端子に接続されており、

    　前記３つの直列体の各々は、

    　前記第１入力端子に接続される第１半導体スイッチング素子と、

    　前記第２入力端子に接続される第２半導体スイッチング素子とを有し、

    　前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とは接続点において接続されており、

    　前記３つの直列体の各々における前記接続点が、前記３つの出力端子に接続されており、

    　前記第１半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられ、

    　前記第２半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられ、

    　３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、

    　所定のＰＷＭ周期ごとに、

    　出力電流が正電流である相のうち一方の相に対応する前記第１半導体スイッチング素子がオンであり、残り２つの相に対応する前記第１半導体スイッチング素子がオフである正一方１オン２オフ期間と、

    　出力電流が正電流である相のうち他方の相に対応する前記第１半導体スイッチング素子がオンであり、残り２つの相に対応する前記第１半導体スイッチング素子がオフである正他方１オン２オフ期間とを含むとともに、

    　前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる、モータ駆動回路。

  2. 　前記少なくとも一部の期間において、

    　出力電流が負電流である相に対応する前記第２半導体スイッチング素子がオフである負オフ正オン期間をさらに含み、

    　前記負オフ正オン期間において、出力電流が正電流である相に対応する前記第１半導体スイッチング素子がオンである、請求項１に記載のモータ駆動回路。

  3. 　前記３相の出力電圧の波形は、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の期間の内の、過半の期間において、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる、請求項１または請求項２に記載のモータ駆動回路。

  4. 　３相モータの駆動を制御するモータ駆動回路であって、

    　３相の出力電圧と３相の出力電流とを前記３相モータへ出力する３つの出力端子と、

    　第１の電圧が印加される第１入力端子と、

    　前記第１の電圧よりも低い第２の電圧が印加される第２入力端子と、

    　前記第１入力端子と前記第２入力端子との間に接続されるコンデンサと、

    　２つの半導体スイッチング素子が直列に接続されている３つの直列体とを備え、

    　前記３つの直列体は、互いに並列に接続されており、

    　前記３つの直列体の各々は、一端が前記第１入力端子に接続されており、他端が前記第２入力端子に接続されており、

    　前記３つの直列体の各々は、

    　前記第１入力端子に接続される第１半導体スイッチング素子と、

    　前記第２入力端子に接続される第２半導体スイッチング素子とを有し、

    　前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とは接続点において接続されており、

    　前記３つの直列体の各々における前記接続点が、前記３つの出力端子に接続されており、

    　前記第１半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられ、

    　前記第２半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられ、

    　３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、

    　所定のＰＷＭ周期ごとに、

    　出力電流が負電流である相のうち一方の相に対応する前記第２半導体スイッチング素子がオンであり、残り２つの相に対応する前記第２半導体スイッチング素子がオフである負一方１オン２オフ期間と、

    　出力電流が負電流である相のうち他方の相に対応する前記第２半導体スイッチング素子がオンであり、残り２つの相に対応する前記第２半導体スイッチング素子がオフである負他方１オン２オフ期間とを含むとともに、

    　前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる、モータ駆動回路。

  5. 　前記少なくとも一部の期間において、

    　出力電流が正電流である相に対応する前記第１半導体スイッチング素子がオフである正オフ負オン期間をさらに含み、

    　前記正オフ負オン期間において、出力電流が負電流である相に対応する前記第２半導体スイッチング素子がオンである、請求項４に記載のモータ駆動回路。

  6. 　前記３相の出力電圧の波形は、３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の期間の内の、過半の期間において、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる、請求項４または請求項５に記載のモータ駆動回路。

  7. 　３相モータの駆動を制御するモータ駆動回路であって、

    　３相の出力電圧と３相の出力電流とを前記３相モータへ出力する３つの出力端子と、

    　第１の電圧が印加される第１入力端子と、

    　前記第１の電圧よりも低い第２の電圧が印加される第２入力端子と、

    　前記第１入力端子と前記第２入力端子との間に接続されるコンデンサと、

    　２つの半導体スイッチング素子が直列に接続されている３つの直列体とを備え、

    　前記３つの直列体は、互いに並列に接続されており、

    　前記３つの直列体の各々は、一端が前記第１入力端子に接続されており、他端が前記第２入力端子に接続されており、

    　前記３つの直列体の各々は、

    　前記第１入力端子に接続される第１半導体スイッチング素子と、

    　前記第２入力端子に接続される第２半導体スイッチング素子とを有し、

    　前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とは接続点において接続されており、

    　前記３つの直列体の各々における前記接続点が、前記３つの出力端子に接続されており、

    　前記第１半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられ、

    　前記第２半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられ、

    　３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、

    　所定のＰＷＭ周期ごとに、

    　出力電流が正電流である相のうち一方の相に対応する前記第１半導体スイッチング素子がオンであり、残り２つの相に対応する前記第１半導体スイッチング素子がオフである正一方１オン２オフ期間と、

    　出力電流が正電流である相のうち他方の相に対応する前記第１半導体スイッチング素子がオンであり、残り２つの相に対応する前記第１半導体スイッチング素子がオフである正他方１オン２オフ期間とを含むとともに、

    　前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となり、

    　３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、

    　所定のＰＷＭ周期ごとに、

    　出力電流が負電流である相のうち一方の相に対応する前記第２半導体スイッチング素子がオンであり、残り２つの相に対応する前記第２半導体スイッチング素子がオフである負一方１オン２オフ期間と、

    　出力電流が負電流である相のうち他方の相に対応する前記第２半導体スイッチング素子がオンであり、残り２つの相に対応する前記第２半導体スイッチング素子がオフである負他方１オン２オフ期間とを含むとともに、　前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる、モータ駆動回路。

  8. 　３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、

    　出力電流が負電流である相に対応する前記第２半導体スイッチング素子がオフである負オフ正オン期間をさらに含み、

    　前記負オフ正オン期間において、出力電流が正電流である相に対応する前記第１半導体スイッチング素子がオンであり、

    　３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の前記少なくとも一部の期間において、

    出力電流が正電流である相に対応する前記第１半導体スイッチング素子がオフである正オフ負オン期間をさらに含み、

    　前記正オフ負オン期間において、出力電流が負電流である相に対応する前記第２半導体スイッチング素子がオンである、請求項７に記載のモータ駆動回路。

  9. 　３相モータの駆動を制御するモータ駆動回路であって、

    　３相の出力電圧と３相の出力電流とを前記３相モータへ出力する３つの出力端子と、

    　第１の電圧が印加される第１入力端子と、

    　前記第１の電圧よりも低い第２の電圧が印加される第２入力端子と、

    　前記第１入力端子と前記第２入力端子との間に接続されるコンデンサと、

    　２つの半導体スイッチング素子が直列に接続されている３つの直列体とを備え、

    　前記３つの直列体は、互いに並列に接続されており、

    　前記３つの直列体の各々は、一端が前記第１入力端子に接続されており、他端が前記第２入力端子に接続されており、

    　前記３つの直列体の各々は、

    　前記第１入力端子に接続される第１半導体スイッチング素子と、

    　前記第２入力端子に接続される第２半導体スイッチング素子とを有し、

    　前記第１半導体スイッチング素子と前記第２半導体スイッチング素子とは接続点において接続されており、

    　前記３つの直列体の各々における前記接続点が、前記３つの出力端子に接続されており、

    　前記第１半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられ、

    　前記第２半導体スイッチング素子は、所定のＰＷＭ周期でオンとオフとが切り替えられ、

    　３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の場合の少なくとも一部の期間において、

    　所定のＰＷＭ周期ごとに、

    　出力電流が負電流である相に対応する前記第２半導体スイッチング素子がオフである負オフ正オン期間を含み、

    　前記負オフ正オン期間において、出力電流が正電流である相に対応する前記第１半導体スイッチング素子がオンであるとともに、

    　前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を下げた波形となり、

    　３相の出力電流のうち２相の出力電流が負電流かつ１相の出力電流が正電流の場合の少なくとも一部の期間において、

    　所定のＰＷＭ周期ごとに、

    　出力電流が正電流である相に対応する前記第１半導体スイッチング素子がオフである正オフ負オン期間を含み、

    　前記正オフ負オン期間において、出力電流が負電流である相に対応する前記第２半導体スイッチング素子がオンであるとともに、

    　前記３相の出力電圧の波形は、３相の正弦波電圧波形に対して一律に電圧を上げた波形となる、モータ駆動回路。

  10. 　前記３相の出力電圧の波形は、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の期間の内の、過半の期間において、３相の正弦波電圧波形に対して一律に電圧を下げた波形となり、

    　前記３相の出力電圧の波形は、３相の出力電流のうち２相の出力電流が正電流かつ１相の出力電流が負電流の期間の内の、過半の期間において、３相の正弦波電圧波形に対して一律に電圧を下げた波形となる、請求項７から請求項９のいずれか１項に記載のモータ駆動回路。

  11. 　前記３相の出力電圧の波形は、前記３相の正弦波電圧波形に対して１つまたは複数の高調波を重畳した波形となり、

    　前記３相の出力電圧の波形は、前記３相の正弦波電圧波形に対して、振幅値の符号が異なる３次高調波を重畳した波形となる、請求項７から請求項１０のいずれか１項に記載のモータ駆動回路。

  12. 　前記高調波の位相は、前記３相の出力電流の位相に応じて調整されている、請求項１１に記載のモータ駆動回路。

  13. 　前記高調波の位相は、前記３相の出力電流の位相と同じである、請求項１２に記載のモータ駆動回路。

  14. 　前記高調波の位相は、前記３相の出力電流の位相に対し、電気角３０度以内の範囲で位相差を有する、請求項１２に記載のモータ駆動回路。

  15. 　前記高調波の位相は、さらに前記３相の正弦波電圧波形の振幅値に応じて調整される、請求項１４に記載のモータ駆動回路。

  16. 　前記複数の高調波は、各相の出力電圧の波形に対してさらに３Ｎ次（Ｎは２以上の整数）の波形を含む、請求項１１から請求項１５のいずれか１項に記載のモータ駆動回路。

  17. 　前記Ｎは奇数である、請求項１６に記載のモータ駆動回路。

  18. 　請求項１から請求項１７のいずれか１項に記載のモータ駆動回路と、

    　前記モータ駆動回路によって駆動される３相モータとを備える、モータモジュール。
PCT/JP2020/048416 2020-09-18 2020-12-24 モータ駆動回路およびモータモジュール WO2022059218A1 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202080105234.6A CN116157992A (zh) 2020-09-18 2020-12-24 马达驱动电路和马达模块

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020-157374 2020-09-18
JP2020157374 2020-09-18

Publications (1)

Publication Number Publication Date
WO2022059218A1 true WO2022059218A1 (ja) 2022-03-24

Family

ID=80776793

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/048416 WO2022059218A1 (ja) 2020-09-18 2020-12-24 モータ駆動回路およびモータモジュール

Country Status (3)

Country Link
CN (1) CN116157992A (ja)
TW (1) TW202224301A (ja)
WO (1) WO2022059218A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014168332A (ja) * 2013-02-28 2014-09-11 Hitachi Automotive Systems Ltd モータ装置およびモータ駆動装置
WO2018066087A1 (ja) * 2016-10-05 2018-04-12 株式会社日立製作所 電力変換装置および電力変換装置の制御方法
JP2020527324A (ja) * 2017-07-21 2020-09-03 ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ 電動式の機械

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014168332A (ja) * 2013-02-28 2014-09-11 Hitachi Automotive Systems Ltd モータ装置およびモータ駆動装置
WO2018066087A1 (ja) * 2016-10-05 2018-04-12 株式会社日立製作所 電力変換装置および電力変換装置の制御方法
JP2020527324A (ja) * 2017-07-21 2020-09-03 ロベルト・ボッシュ・ゲゼルシャフト・ミト・ベシュレンクテル・ハフツングＲｏｂｅｒｔ Ｂｏｓｃｈ Ｇｍｂｈ 電動式の機械

Also Published As

Publication number Publication date
TW202224301A (zh) 2022-06-16
CN116157992A (zh) 2023-05-23

Similar Documents

Publication Publication Date Title
JP6206502B2 (ja) 電力変換装置及び電力変換方法
US8773870B2 (en) Power converter and method for controlling same
US9001542B2 (en) Current-source power converting apparatus
JP6402828B2 (ja) 充電共用インバータ
US20060114623A1 (en) Switching type power source device and magnetio resonance imaging device using the same
JP5459304B2 (ja) 電流形電力変換装置
RU2516872C1 (ru) Устройство преобразования мощности
JP2011120349A (ja) ３相インバータ装置
US11165359B2 (en) Power conversion system configured to perform power conversion between direct current and three-phase alternating current
WO2022059218A1 (ja) モータ駆動回路およびモータモジュール
JP2006230035A (ja) 電力変換装置とその駆動方法
CN110063009B (zh) 电力变换装置以及使用该装置的电动机驱动装置
WO2014141398A1 (ja) Ｐｗｍ制御方法とそれを用いた電力変換装置
JP2011160529A (ja) 回転電機制御装置
JP2016149913A (ja) 電力変換装置
JP4752736B2 (ja) 電力変換装置
TWI782878B (zh) 逆變器電路及馬達模組
WO2022181037A1 (ja) インバータ制御装置、インバータ回路、モータモジュールおよびインバータ制御方法
JP6175946B2 (ja) 共振型インバータ装置
JP2006014532A (ja) ３レベル電力変換装置
Dixon et al. Traction Drive System for Electric Vehicles, Using Multilevel Converters
JP6546131B2 (ja) 電流形電力変換装置の制御装置
JP2023010134A (ja) 電力変換装置
CN117337541A (zh) 电力变换装置以及电力变换方法
JP2005137166A (ja) 電力変換装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20954202

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20954202

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: JP