WO2010058536A1 - 電力変換装置 - Google Patents

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WO2010058536A1
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voltage
output
inverter
power
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PCT/JP2009/006015
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岩田明彦
伊藤寛
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三菱電機株式会社
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    • H02M1/00Details of apparatus for conversion
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Definitions

  • the present invention relates to a power conversion device that converts DC power into AC power, and in particular, power conversion that converts DC power of a DC power source having a floating capacitance such as a solar battery into AC power of three-phase output and outputs it to a load. It relates to the device.
  • a conventional power conversion device that converts DC power from solar cells into three-phase output AC power, and connects to a three-phase system with one phase grounded to send AC power to the system. Some conversion devices are shown below. Connected between the output terminals of the solar cell, three sets of half-bridge inverters composed of two series switching elements, a single-phase inverter connected in series to each AC output line, and two series of voltage dividers for the voltage of the solar cell A capacitor, and each output terminal of each single-phase inverter is connected to each phase of the three-phase system.
  • the half-bridge inverter is operated for one pulse in a half cycle, and each single-phase inverter performs PWM control so as to compensate for the shortage from the system voltage, and outputs to the system by the output sum of the half-bridge inverter and the single-phase inverter. .
  • the input DC voltage of the half-bridge inverter can be reduced, PWM control with a large voltage is not required, switching loss can be reduced, and the capacity of the output filter can also be reduced (see, for example, Patent Document 1).
  • a three-phase two-level inverter is used as the inverter connected to the solar cell, and the DC power supply bus potential fluctuates during the inverter operation.
  • the system has wiring with the V phase and midpoint grounded, and when the fluctuation of the DC power supply bus potential occurs, the floating capacitance of the DC power supply and the fluctuation of the potential cause the floating capacitance and the path of the grounding point of the system. Zero phase current is generated. This zero-phase current causes a problem that the earth leakage circuit breaker operates to stop the apparatus.
  • the present invention has been made to solve the above-described problems, and is a power conversion device having a small device configuration, a low cost, and a high conversion efficiency, and a floating capacitance of a DC power supply.
  • the purpose of this is to suppress the zero-phase current passing through and prevent malfunction of the earth leakage breaker.
  • a power converter includes a three-phase three-level inverter connected between the positive and negative terminals of a first DC power source, and one or a plurality of single-phase connected in series to each phase AC output line of the three-phase three-level inverter.
  • a phase inverter and a control device are provided, and the sum of the output voltage of the three-phase three-level inverter and the output voltage of each single-phase inverter is output to a load via a smoothing filter.
  • the voltage of the second DC power source that is the DC input power source of the single-phase inverter is smaller than the one-level voltage of the three-phase three-level inverter.
  • control device includes the three-phase three-level inverter so that each phase of the three-phase three-level inverter outputs one pulse voltage as a main voltage pulse with respect to a half cycle of each phase output voltage to the load. And controlling each single-phase inverter by PWM so that each phase output voltage to the load has a zero or constant DC potential from the reference potential of the first DC power supply, Each phase is controlled to be a sine wave having the same peak value with a phase different by 2 ⁇ / 3.
  • the power conversion device has high accuracy in controlling the output voltage to be a sine wave having the same peak value, with each phase being different by 2 ⁇ / 3 with respect to a predetermined DC potential point of the first DC power supply. And the fluctuation of the bus potential of the first DC power supply can be eliminated. For this reason, it can be set as the apparatus structure which does not have an alternating current component between the neutral potential of a three-phase output, and one electric potential of a 1st DC power supply, and the zero phase which flows through the floating electrostatic capacitance of a 1st DC power supply Current can be suppressed, and malfunction of the earth leakage breaker can be prevented.
  • the input DC voltage of the three-phase three-level inverter may be low, and there is no need for PWM control with a large voltage. For this reason, it becomes a power converter device with high conversion efficiency with a small device configuration and low cost.
  • FIG. 1 It is a figure which shows the structure of the power converter device by Embodiment 1 of this invention. It is a voltage waveform diagram explaining the operation
  • Embodiment 1 is a diagram showing a configuration of a power conversion device according to Embodiment 1 of the present invention.
  • the power conversion device includes a three-phase inverter circuit 1 and an output control device 13 which are main circuits.
  • the three-phase inverter circuit 1 converts the DC power from the first DC power source 2 into three-phase AC power and outputs it to the load 7.
  • the first DC power source 2 It is a direct current power source such as a solar battery having a capacity 17.
  • the load 7 is grounded at a load ground point 16.
  • the three-phase inverter circuit 1 includes a three-phase three-level inverter 3 that uses the voltage of the first DC power supply 2 as a bus voltage, and a single-phase inverter 4 that is connected in series to each phase AC output line of the three-phase three-level inverter 3. And a three-phase smoothing filter 6 that is connected to the subsequent stage of the single-phase inverter 4 and includes a reactor and a capacitor (not shown).
  • Each phase of the three-phase three-level inverter 3 is composed of four semiconductor switching elements 8 made of IGBT or the like each having a diode connected in antiparallel, and two clamp diodes 9.
  • the three-phase three-level inverter 3 includes a first series capacitor 10 and a second series capacitor 11 as two series capacitors that divide the first DC power supply 2, and includes the first series capacitor 10 and the second series capacitor 10.
  • the connection point with the series capacitor 11 is connected to the connection point between the two clamp diodes 9 of each phase. That is, the connection point between the first series capacitor 10 and the second series capacitor 11 is a neutral point that is a potential point that divides the voltage of the first DC power supply 2 into two, and constitutes the upper and lower arms of each phase.
  • the connection point between the two semiconductor switching elements 8 is clamped at the neutral point potential.
  • Each single-phase inverter 4 includes a full-bridge inverter 12 composed of four semiconductor switching elements, and a DC capacitor 5 as a second DC power source that holds a voltage.
  • the output voltage of the single-phase inverter 4 of each phase is superimposed on the output voltage of each phase of the three-phase three-level inverter 3, and the voltage sum of the output voltage of the three-phase three-level inverter 3 and the output voltage of each single-phase inverter 4 Is output to the load 7 through the smoothing filter 6.
  • the voltage of the DC capacitor 5 of each single-phase inverter 4 is set to be smaller than 1/2 of the voltage of the first DC power supply 2 (or the voltage of the first and second series capacitors 10 and 11). Yes.
  • the voltage of the DC capacitor 5 is smaller than the one-level voltage of the three-phase three-level inverter 3.
  • FIG. 1 for convenience, among the three single-phase inverters 4, only one phase of the circuit configuration is illustrated and the other phases are omitted.
  • the three-phase three-level inverter 3 and each single-phase inverter 4 are driven by a three-phase three-level inverter control signal 14 and a single-phase inverter control signal 15 output from an output control device 13 that can be operated by a CPU, DSP, FPGA, or the like. Be controlled.
  • FIG. 2 shows a voltage waveform (three-phase three-level inverter) output by one phase output from the three-phase inverter circuit 1, for example, a phase voltage command 20 that is a U-phase voltage command, and a U-phase of the three-phase three-level inverter 3. Voltage 21). Note that the phase voltage command 20 is a sine wave in which each phase is different by 2 ⁇ / 3 and has the same peak value.
  • the DC voltage output from the first DC power supply 2 is charged in the series body of the first series capacitor 10 and the second series capacitor 11.
  • the voltages of the first DC power supply 2, the first series capacitor 10, and the second series capacitor 11 are detected, and each detected voltage value is transmitted to the output control device 13.
  • each phase of the three-phase three-level inverter 3 takes the DC voltage of the first series capacitor 10 and the second series capacitor 11 as input voltage,
  • the peak value corresponding to each voltage value of the series capacitor 10 and the voltage value of the second series capacitor 11 (or a voltage value that is half the voltage of the first DC power supply 2), in this case, a voltage of 200V Pulses are output at a rate of one pulse per half cycle with respect to the phase voltage command 20.
  • the voltage pulse of one pulse in this half cycle is referred to as a main voltage pulse 21a.
  • one pulse of the main voltage pulse 21a is output on the positive side and one pulse on the negative side of the phase voltage command 20.
  • the main voltage pulse 21a is output so that the power balance of the half cycle (or one cycle) of the single-phase inverter 4 becomes 0. Details of this control will be described later.
  • FIG. 3 shows an output voltage command (single-phase inverter voltage command 22) of the single-phase inverter 4.
  • This single-phase inverter voltage command 22 is obtained by subtracting the three-phase three-level inverter voltage 21 of each phase from the phase voltage command 20 of the three-phase inverter circuit 1.
  • Each single-phase inverter 4 has a difference between a phase voltage command 20 required for the three-phase inverter circuit 1 and an output voltage of each phase of the three-phase three-level inverter 3 by a single-phase inverter control signal 15 from the output control device 13.
  • the output is controlled by high frequency PWM so as to compensate.
  • each single-phase inverter 4 is controlled so that each phase output current to the load 7 becomes a sine wave in this PWM control.
  • FIG. 4 shows a single-phase inverter voltage command of the single-phase inverter 4 for each phase
  • 22a is a U-phase single-phase inverter voltage command
  • 22b is a V-phase single-phase inverter voltage command
  • 22c is a W-phase single-phase inverter voltage command.
  • the waveform peak value is ⁇ 125V
  • the bus voltage of each single-phase inverter 4 is required to be 125V or more in order to output the voltage command voltage.
  • FIG. 5 shows each phase output voltage of the three-phase inverter circuit 1 which is the voltage sum of the output voltage of the three-phase three-level inverter 3 and the output voltage of each single-phase inverter 4.
  • Reference numeral 23 denotes each phase output voltage
  • 24 denotes an average voltage waveform of each phase output voltage 23.
  • Each phase output voltage waveform 24 to the load 7 is the same voltage waveform as the phase voltage command 20 of each phase, that is, a neutral point that is a connection point between the first series capacitor 10 and the second series capacitor 11.
  • Each phase is a sine wave having the same peak value, with each phase being different by 2 ⁇ / 3 with respect to the potential.
  • the main voltage pulse 21a of the three-phase three-level inverter 3 and the power balance of the single-phase inverter 4 will be described below with reference to FIG.
  • the main voltage pulse 21a is output so that the half-cycle or single-cycle power balance of the single-phase inverter 4 becomes zero. Since the single-phase inverter 4 outputs so as to compensate for the difference between the phase voltage command 20 and the output voltage of each phase of the three-phase three-level inverter 3, the three-phase three-level inverter 3 outputs the power output by the phase voltage command 20 It is sufficient to output the same power as the main voltage pulse 21a.
  • the peak voltage of the phase voltage command 20 is Vp
  • the DC voltage here, the first voltage input to the three-phase inverter circuit 1
  • Ed is 1/2 of the voltage of the DC power supply 2 or the sum of the voltage of the first series capacitor 10 and the voltage of the second series capacitor 11
  • ⁇ 1 (0 ⁇ 1 ⁇ / 2) is a phase in which the main voltage pulse 21a rises.
  • the output control device 13 performs the above calculation, sends a three-phase three-level inverter control signal 14 based on the calculation result to the three-phase three-level inverter 3, and controls the output of the three-phase three-level inverter 3.
  • the phase ⁇ 1 at which the main voltage pulse 21a rises is calculated. Determining this phase ⁇ 1 is the same as determining the pulse width ( ⁇ 2 ⁇ 1).
  • a three-phase three-level inverter 3 is used as an inverter connected to the first DC power supply 2, and the entire three-phase inverter circuit 1 is connected to the first series capacitor 10 and the second series capacitor 11.
  • the neutral point which is a point
  • each phase was controlled to be a sine wave having the same peak value with a phase different by 2 ⁇ / 3.
  • the neutral point potential becomes stable
  • the bus potential of the first DC power supply 2 does not fluctuate
  • the output voltage control that can obtain a desired voltage waveform can be realized with high accuracy
  • the three-phase output voltage total Becomes 0.
  • a zero-phase current that flows through the floating capacitance 17 of the first DC power supply 2 without having an AC component between the neutral potential of the three-phase output and one potential of the first DC power supply 2. Can be suppressed.
  • the zero-phase current is normally detected as a leakage current in the leakage breaker arranged in the front stage of the load 7, but the zero-phase current can be suppressed, so that the malfunction of the leakage breaker can be prevented and the leakage current is reduced. Therefore, the power conversion efficiency of the three-phase inverter circuit 1 is improved.
  • the three-phase inverter circuit 1 outputs a voltage that is the sum of the output voltage of the three-phase three-level inverter 3 and the output voltage of each single-phase inverter 4, the three-phase inverter circuit 1 is the first DC input voltage of the three-phase inverter circuit 1. A voltage higher than the voltage of the DC power source 2 can be output. Further, each phase of the three-phase three-level inverter 3 is operated by one pulse in a half cycle, so that almost no switching loss occurs. Since the DC voltage of the single-phase inverter 4 that is PWM controlled at a high frequency is selected to be a relatively small value, the switching loss due to PWM control is small, and the capacity of the smoothing filter 6 may be small. For this reason, the three-phase inverter circuit 1 has a small, low-cost and high conversion efficiency device configuration.
  • the three-phase inverter circuit 1 is controlled so that the half-cycle or one-cycle power balance of each single-phase inverter 4 becomes 0, the DC capacitor 5 of each single-phase inverter 4 is externally connected. It is possible to make a simple configuration without a DC power source for transmitting and receiving power.
  • the three-phase, three-level inverter 3 has the pulse width (or rising phase) of the main voltage pulse 21a so that the power equivalent to the power output by the phase voltage command 20 is output by the main voltage pulse 21a.
  • the pulse width can be determined by other methods.
  • the half-cycle or one-cycle power integrated value of the single-phase inverter 4 is calculated, and the pulse width of the main voltage pulse 21a is obtained so that the power integrated value becomes zero. The relationship between the pulse width of the main voltage pulse 21a of the three-phase three-level inverter 3 and the output power of the single-phase inverter 4 will be described below with reference to FIGS. FIG.
  • FIG. 6 is a comparative example in which the half-cycle integrated power value of the single-phase inverter 4 is positive.
  • FIG. 7 shows that the main voltage pulse 21a has a wider pulse width than the case of FIG. The case where the electric power integration value of a period is set to 0 is shown. For convenience, only a half-cycle waveform is shown.
  • the three-phase three-level inverter 3 For each phase output voltage waveform 24 of the three-phase inverter circuit 1, the three-phase three-level inverter 3 generates one main voltage pulse 21a in a half cycle. Output. Then, as shown in FIGS. 6 (b) and 7 (b), a single phase is obtained so that a voltage waveform of the difference between the main voltage pulse 21a of the three-phase three-level inverter 3 and each phase output voltage waveform 24 is obtained.
  • the inverter 4 outputs an average voltage 22d by PWM control. For example, when the three-phase three-level inverter 3 is a solar power conditioner, the output current to the load 7 is often a power factor of 1. When the power factor is 1, the current waveform of the output current 25 is a sine wave having the same phase as each phase output voltage waveform 24.
  • the output power 26 of the single-phase inverter 4 that is the product of the output voltage 22d and the output current 25 has the waveforms shown in FIGS. 6 (c) and 7 (c).
  • FIG. 6C since the integrated value of the half cycle of the output power 26 of the single phase inverter 4 is positive, the DC capacitor 5 of the single phase inverter 4 requires an external power source.
  • FIG.7 (c) the pulse width of the main voltage pulse 21a is expanded, In this case, the negative output power 26 of the single phase inverter 4 increases, and the half-cycle integrated power value becomes zero.
  • the pulse width of the main voltage pulse 21a is determined so that the half-cycle or single-cycle power integrated value of the single-phase inverter 4 becomes zero. Since the power balance of each single-phase inverter 4 is controlled so that the half-cycle or one-cycle power balance becomes zero, the DC capacitor 5 of each single-phase inverter 4 can have a simple configuration that does not have a DC power supply for transmitting and receiving power from the outside. .
  • Embodiment 3 the pulse width of the main voltage pulse 21a is determined so that the half-cycle or one-cycle power balance of the single-phase inverter 4 is zero.
  • a fine adjustment of the pulse width of the main voltage pulse 21a is shown.
  • each voltage detector 32 (see FIG. 10) is provided to measure the voltage of each DC capacitor 5 of each single-phase inverter 4.
  • the three-phase inverter circuit 1 is output by determining the pulse width of the main voltage pulse 21a so that the half-cycle or single-cycle power balance of the single-phase inverter 4 becomes zero. Control.
  • Each voltage detector 32 detects the voltage of each DC capacitor 5 of each single-phase inverter 4, and the detected voltage value of each DC capacitor 5 is transmitted to the output control device 13.
  • the pulse width of the main voltage pulse 21a of the corresponding phase is shortened, and when the voltage value is larger than the reference value, the pulse width is increased.
  • the three-phase three-level inverter 3 is controlled so that the voltage value of the DC capacitor 5 becomes longer and approaches the reference value.
  • the half-cycle or single-cycle integrated power value of the single-phase inverter 4 increases when the pulse width of the main voltage pulse 21a is shortened and when the pulse width of the main voltage pulse 21a is increased. To reduce. For this reason, when the voltage value of the DC capacitor 5 is larger than the reference value, the pulse width of the main voltage pulse 21a of the corresponding phase is shortened, thereby increasing the power integrated value of the single-phase inverter 4 and Reduce the voltage. Further, when the voltage value of the DC capacitor 5 is smaller than the reference value, the integrated value of the main voltage pulse 21a of the corresponding phase is lengthened, thereby reducing the integrated power value of the single-phase inverter 4 and the voltage of the DC capacitor 5 Increase
  • FIG. 8 is a diagram showing a configuration of a power conversion device according to Embodiment 4 of the present invention.
  • a plurality of (two in this case) single-phase inverters 4, 4 a are connected in series to each phase AC output line of the three-phase three-level inverter 3.
  • the two single-phase inverters 4 and 4a in each phase have the same configuration, and for convenience, only one single-phase inverter 4 is illustrated as a circuit configuration, and the others are omitted.
  • the three-phase three-level inverter 3 and each single-phase inverter 4, 4 a are a three-phase three-level inverter control signal 14 output from an output control device 13 a that can be operated by a CPU, DSP, FPGA, etc., and single-phase inverter control.
  • the drive is controlled by signals 15 and 15a.
  • Other configurations are the same as those shown in FIG. 1 of the first embodiment.
  • Each phase of the three-phase three-level inverter 3 outputs the main voltage pulse 21a at a rate of one pulse per half cycle with respect to the phase voltage command 20 as in the first embodiment.
  • the main voltage pulse 21a is output with a pulse width determined so that the power balance of the half cycle (or one cycle) of the single-phase inverter 4 becomes zero.
  • Each single-phase inverter 4, 4 a is output under high-frequency PWM control so as to compensate for the difference between the phase voltage command 20 required for the three-phase inverter circuit 1 and the output voltage of each phase of the three-phase three-level inverter 3.
  • the difference between the phase voltage command 20 and the output voltage of each phase of the three-phase three-level inverter 3 is compensated by the sum of the output voltages of the two single-phase inverters 4 and 4a in each phase.
  • Each single-phase inverter 4, 4 a is controlled so that the output current becomes a sine wave in this PWM control.
  • FIG. 9 shows each phase output voltage of the three-phase inverter circuit 1 which is the voltage sum of the output voltage of the three-phase three-level inverter 3 and the output voltages of the two single-phase inverters 4 and 4a.
  • Reference numeral 23a denotes each phase output voltage
  • 24 denotes an average voltage waveform of each phase output voltage 23.
  • each phase output voltage waveform 24 to the load 7 has the same voltage waveform as the phase voltage command 20 of each phase, that is, the first series capacitor 10 and the second series capacitor 11.
  • Each phase becomes a sine wave having the same peak value with a phase that is different by 2 ⁇ / 3 with respect to the potential of the neutral point that is a connection point with the reference point.
  • the neutral point potential is stable, the bus potential of the first DC power supply 2 does not fluctuate, and the output voltage control for obtaining a desired voltage waveform is highly accurate.
  • the total output voltage of the three phases becomes zero. Therefore, a zero-phase current that flows through the floating capacitance 17 of the first DC power supply 2 without having an AC component between the neutral potential of the three-phase output and one potential of the first DC power supply 2. Can be suppressed.
  • a plurality of (two in this case) single-phase inverters 4 and 4a are connected in series to each phase AC output line of the three-phase three-level inverter 3, the voltage output from each single-phase inverter 4 and 4a is reduced. And switching loss is reduced. Further, when the number of series of single-phase inverters 4 and 4a is increased, the frequency of the carrier wave may be lowered, and the switching loss is further reduced.
  • one single-phase inverter 4 has an output of a few pulses or less in a half cycle, and only the other single-phase inverter 4a is output by high-frequency PWM control. Also good. At this time, the DC voltage of the single-phase inverter 4a to be PWM controlled may be lower than the DC voltage of the single-phase inverter 4.
  • FIG. 10 is a diagram showing a configuration of a power conversion device according to Embodiment 5 of the present invention.
  • the voltage detector 30 provided in parallel to measure the voltage of the first series capacitor 10 and the voltage detection provided in parallel to measure the voltage of the second series capacitor 11 are measured.
  • a voltage detector 32 provided for measuring the voltage of each DC capacitor 5 of each single-phase inverter 4.
  • the voltage values 30a to 32a detected by these voltage detectors 30 to 32 are transmitted to the output control device 13, and the output control device 13 performs a three-phase three-level inverter based on the detected voltage values 30a to 32a. 3 and each single-phase inverter 4 are controlled.
  • Other configurations are the same as those shown in FIG. 1 of the first embodiment.
  • the three-phase three-level inverter 3 outputs only one main voltage pulse 21a in a half cycle, but in the fifth embodiment, the three-phase three-level inverter 3 operates differently.
  • 11 to 14 are voltage waveforms for explaining the operation of the three-phase inverter circuit 1 according to the fifth embodiment.
  • the waveform potential is a potential with reference to a neutral point, which is a connection point between the first series capacitor 10 and the second series capacitor 11.
  • 11 and 12 show a comparative example
  • FIGS. 13 and 14 show voltage waveforms of the three-phase inverter circuit 1 according to the fifth embodiment.
  • phase voltage command 20 (each phase output voltage waveform 24) of the three-phase inverter circuit 1 and the voltage waveform output by each phase of the three-phase three-level inverter 3 (three The phase 3 level inverter voltage 21) is shown in FIG.
  • the voltage of the main voltage pulse 21a output to the positive side of the phase voltage command 20 is the voltage value 30a of the first series capacitor 10
  • the voltage of the main voltage pulse 21a output to the negative side of the phase voltage command 20 (Absolute value) is the voltage value 31 a of the second series capacitor 11.
  • the voltage of the first DC power supply 2 is higher than the normal case shown in FIG.
  • the pulse width of the main voltage pulse 21a is determined so that the half-cycle or one-cycle power balance of the single-phase inverter 4 becomes 0. Therefore, the DC input voltage of the three-phase three-level inverter 3 is large. Then, as shown in the figure, the pulse width becomes shorter.
  • the output voltage command (single-phase inverter voltage command 22) of the single-phase inverter 4 is shown in FIG. Show.
  • the single-phase inverter voltage command 22 is obtained by subtracting the three-phase three-level inverter voltage 21 from the phase voltage command 20 of the three-phase inverter circuit 1.
  • the single-phase inverter 4 needs to generate a difference voltage between the phase voltage command 20 of the three-phase inverter circuit 1 and the three-phase three-level inverter voltage 21, and this difference voltage is generated by the first and second series capacitors 10. , 11 increases and the pulse width of the main voltage pulse 21a becomes shorter.
  • a voltage 36 exceeding the output voltage limit value 35 of the single-phase inverter 4 is required in the vicinity of the rising portion and the falling portion of the main voltage pulse 21a.
  • the magnitude of the output voltage limit value 35 is the voltage value 32 a of the DC capacitor 5 of the single-phase inverter 4.
  • FIG. 13 is a diagram showing an output voltage command (single-phase inverter voltage command 37) of the single-phase inverter 4 according to this embodiment
  • FIG. 14 shows each phase of the three-phase three-level inverter 3 according to this embodiment.
  • the output voltage waveform (three-phase three-level inverter voltage) is shown. Since the single-phase inverter 4 cannot output the voltage 36 exceeding the output voltage limit value 35 as shown in FIG. 12, during the period when the voltage 36 exceeding the output voltage limit value 35 is required, as shown in FIG. The shortage of the output voltage of the single-phase inverter 4 is borne by the three-phase three-level inverter 3.
  • the three-phase three-level inverter 3 outputs a partial PWM voltage 38, which is a voltage by PWM control, in the vicinity of the rising portion and the falling portion of the main voltage pulse 21a, and the output voltage of the single-phase inverter 4 Then output the insufficient voltage.
  • the partial PWM voltage 38 is output according to the voltage values 30 a and 31 a of the first and second series capacitors 10 and 11 and the voltage value 32 a of the DC capacitor 5. That is, when the voltage of the first and second series capacitors 10 and 11 is not so high or the voltage of the DC capacitor 5 is sufficiently high, the main voltage pulse 21a of the three-phase three-level inverter 3 and the output of the single-phase inverter 4 When a sinusoidal voltage waveform can be obtained only by a combination with the voltage, the same control as in the first embodiment is adopted, and the control is switched to the control for outputting the partial PWM voltage 38 when necessary.
  • the partial PWM voltage 38 is in the vicinity of the rising portion and the vicinity of the falling portion of the main voltage pulse 21a in which each phase of the three-phase three-level inverter 3 outputs one pulse in a half cycle. Can be output. Therefore, even if the voltage of the first DC power supply 2 increases and the voltages of the first and second series capacitors 10 and 11 increase, a sine wave voltage waveform similar to the phase voltage command 20 is obtained. For this reason, the neutral point potential becomes stable, there is no fluctuation of the bus potential of the first DC power supply 2, and a desired voltage waveform can be obtained more stably and with high accuracy. For this reason, the suppression of the zero-phase current flowing through the floating capacitance 17 of the first DC power supply 2 can be realized stably and reliably.
  • the period in which the three-phase three-level inverter 3 outputs the partial PWM voltage 38 is described as the period in which the single-phase inverter 4 is required to have the voltage 36 exceeding the output voltage limit value 35. Is controlled as follows with a margin. That is, the value obtained by subtracting the absolute value of the differential voltage between the phase voltage command 20 (each phase output voltage waveform) and the three-phase three-level inverter voltage 21 composed only of the main voltage pulse 21 a from the voltage value 32 a of the DC capacitor 5 is The partial PWM voltage 38 is output during a period that is less than or equal to the predetermined value.
  • the differential voltage between the phase voltage command 20 (each phase output voltage waveform) and the three-phase three-level inverter voltage 21 composed only of the main voltage pulse 21a can be reliably output from the single-phase inverter 4, and the phase voltage command A sinusoidal voltage waveform similar to 20 is obtained.
  • the pulse width and part of the main voltage pulse 21a output by the three-phase three-level inverter 3 are set so that the half-cycle or one-cycle output power balance of each single-phase inverter becomes zero.
  • the output period of the PWM voltage 38 is controlled.
  • the voltage output period of the three-phase three-level inverter 3 is finely adjusted, and feedback control is performed so that the voltage of the DC capacitor 5 of each single-phase inverter 4 becomes the reference value. good.
  • the voltage output period of the three-phase three-level inverter 3 consists of the pulse width of the main voltage pulse 21a and the output period of the partial PWM voltage 38, and when the voltage value of the DC capacitor 5 is larger than the reference value, the three-phase The voltage output period of the corresponding phase of the three-level inverter 3 is shortened, and when it is larger than the reference value, the voltage output period is lengthened.
  • each single-phase inverter 4 is deviated from 0, for example, when switching between the control of only the main voltage pulse 21a and the control of generating the partial PWM voltage 38, etc.
  • the control to return to 0 becomes possible. For this reason, shortage of output voltage of the single-phase inverter 4, overcharge of the DC capacitor 5, and insulation breakdown of the single-phase inverter 4 due to overcharge can be prevented, and the three-phase inverter circuit 1 with stable output can be obtained. Can do.
  • FIG. 15 is a diagram showing a configuration of a power conversion device according to Embodiment 6 of the present invention.
  • a booster circuit 40 that boosts the voltage of the first DC power supply 2 is provided in the three-phase inverter circuit 1, and the output voltage of the booster circuit 40 is used as the DC input voltage of the three-phase three-level inverter 3.
  • the step-up circuit 40 includes, for example, a reactor 41, a switch 42 connected between the high-voltage side bus and the low-voltage side bus of the first DC power supply 2, and first and second series capacitors that pass a one-way current.
  • the output voltage When the first DC power source 2 is a power source using natural energy such as a solar cell, the output voltage always changes due to a change in weather or the like. In a solar cell, the output voltage decreases when it is cloudy in the morning and evening.
  • the AC voltage that can be output from the three-phase three-level inverter 3 is determined by the voltage value 30 a of the first series capacitor 10 and the voltage value 31 a of the second series capacitor 11, which are bus voltage values of the three-phase three-level inverter 3. .
  • FIG. 16 is a diagram showing the relationship between the voltage of the first DC power supply 2 and the pulse width of the main voltage pulse 21 a output from the three-phase three-level inverter 3.
  • the output voltage to the load 7 was three-phase, 200 Vrms.
  • the booster circuit 40 boosts the voltage to 256.51V.
  • the pulse width of the main voltage pulse 21 a is shortened, and when it becomes 362.7 V or higher, the control is switched to output the partial PWM voltage 38.
  • the voltage of the first DC power supply 2 is boosted by the booster circuit 40, and the voltage value 30a of the first series capacitor 10 that becomes the DC input voltage of the three-phase three-level inverter 3 and the second series.
  • the voltage value 31a of the capacitor 11 is increased to a voltage at which a desired AC voltage can be output. For this reason, the first DC power supply 2 can output the waveform of the three-phase inverter circuit 1 from a low voltage, and the operable range of the three-phase inverter circuit 1 is expanded.
  • control shown in the fifth embodiment is used, but each of the first to fourth embodiments may be applied.
  • Embodiment 7 FIG. Next, a power converter according to Embodiment 7 of the present invention will be described with reference to FIG. As shown in FIG. 17, a capacitor 44 having a capacitance greater than or equal to the amount of charge output by the three-phase inverter circuit 1 is connected in series between each phase output of the three-phase inverter circuit 1 and the load 7. The low voltage side of the output terminal of the first DC power supply 2 is grounded to the ground at the ground point 45.
  • Other configurations are the same as the configurations shown in FIG. 1 of the first embodiment, but may be applied to the other embodiments.
  • each phase of the three-phase inverter circuit 1 When the first DC power supply 2 is grounded, the output voltage of each phase of the three-phase inverter circuit 1 is 1/2 the voltage value of the first DC power supply 2 or the voltage value of the second series capacitor 11. Is output as a neutral point potential, a waveform added by the DC voltage is output.
  • the capacitors 44 since the capacitors 44 are provided in each phase, these capacitors 44 cut the DC component and output only the AC component to the load 7. Since the DC voltage component output to the load 7 is cut off in this way, it can be output to the system serving as the load 7 and connected to the system.
  • Embodiment 8 FIG. Next, a power conversion device according to embodiment 8 of the present invention will be described with reference to FIG.
  • an insulating transformer 46 capable of insulation is disposed between the three-phase inverter circuit 1 and the load 7, and the low-voltage side of the output terminal of the first DC power supply 2 is grounded to the ground at the ground point 45. Is done.
  • the insulating transformer 46 may have a general boosting function based on the turn ratio. In this case, since the zero-phase current path is interrupted by the insulating transformer 46, no zero-phase current flows.
  • the output voltage of each phase of the three-phase inverter circuit 1 is 1/2 the voltage value of the first DC power supply 2 or the voltage value of the second series capacitor 11.

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Abstract

 第1の直流電源(1)に、中性点クランプ方式の三相3レベルインバータ(3)を接続し、該三相3レベルインバータ(3)の各相交流出力線にそれぞれ単相インバータ(4)を直列接続して、三相3レベルインバータ(3)と各単相インバータ(4)との出力電圧の和を平滑フィルタ(6)を介して負荷(7)に出力する。出力制御装置(13)は、三相3レベルインバータ(3)の各相が、半周期に対して1パルスの主電圧パルス(21a)を出力するように三相3レベルインバータ(3)を制御し、各単相インバータ(4)をPWM制御して、負荷(7)への各相出力電圧を、各相が2π/3ずつ異なる位相で同じ波高値を有する正弦波とする。

Description

電力変換装置
 本発明は、直流電力を交流電力に変換する電力変換装置に関し、特に太陽電池などの浮遊静電容量を有する直流電源の直流電力を三相出力の交流電力に変換して負荷に出力する電力変換装置に関するものである。
 従来の電力変換装置で、太陽電池からの直流電力を三相出力の交流電力に変換し、一相を接地した三相の系統と連系して交流電力を該系統に送る太陽光発電用電力変換装置に以下に示すものがある。
 太陽電池の出力端子間に接続され、2直列スイッチング素子から成る3組のハーフブリッジインバータと、その各交流出力線にそれぞれ直列接続された単相インバータと、太陽電池の電圧を分圧する2直列のコンデンサとを備え、各単相インバータの各出力端を3相系統の各相に接続する。そして、ハーフブリッジインバータは半周期に1パルス運転し、各単相インバータは系統電圧からの不足分を補うようにPWM制御して、ハーフブリッジインバータと単相インバータとの出力和で系統に出力する。このため、ハーフブリッジインバータの入力直流電圧を低減できると共に、大きな電圧によるPWM制御の必要がなく、スイッチング損失を低減でき、かつ出力フィルタの容量も低減できる(例えば、特許文献1参照)。
国際公開2008-102552号公報
 上記のような従来の電力変換装置では、太陽電池に接続するインバータに三相2レベルインバータを用いており、インバータ動作中に直流電源母線電位が変動する。一方、系統はV相や中点を接地した配線があり、直流電源母線電位の変動が発生すると、直流電源の浮遊静電容量とその電位変動により浮遊静電容量と系統の接地点の経路で零相電流が発生する。この零相電流により漏電遮断機が動作して装置が停止する問題が発生していた。
 この発明は、上記のような問題点を解消するために成されたものであって、装置構成が小型で低コストで、変換効率の高い電力変換装置であって、直流電源の浮遊静電容量を介する零相電流を抑制し、漏電遮断機の誤動作を防止することを目的とする。
 この発明による電力変換装置は、第1の直流電源の正負端子間に接続された三相3レベルインバータと、該三相3レベルインバータの各相交流出力線にそれぞれ1あるいは複数直列接続された単相インバータと、制御装置とを備え、上記三相3レベルインバータの出力電圧と上記各単相インバータの出力電圧との総和を平滑フィルタを介して負荷に出力する。上記単相インバータの直流入力電源である第2の直流電源の電圧は、上記三相3レベルインバータの1レベルの電圧より小さい。また、上記制御装置は、上記三相3レベルインバータの各相が上記負荷への各相出力電圧の半周期に対して1パルスの電圧を主電圧パルスとして出力するように上記三相3レベルインバータを制御すると共に、上記各単相インバータをPWM制御して、上記負荷への各相出力電圧を、上記第1の直流電源の基準電位からゼロあるいは一定の直流電位を有した点を基準とし、各相が2π/3ずつ異なる位相で同じ波高値を有する正弦波になるよう制御するものである。
 この発明による電力変換装置は、第1の直流電源の所定の直流電位点を基準として、各相が2π/3ずつ異なる位相で、同じ波高値を有する正弦波とする出力電圧の制御が高精度に実現でき、第1の直流電源の母線電位の変動をなくせる。このため、三相出力の中性電位と第1の直流電源の一方の電位との間に交流成分を持たない装置構成とでき、第1の直流電源の浮遊静電容量を介して流れる零相電流を抑制でき、漏電遮断機の誤動作を防止できる。
 また、三相3レベルインバータと単相インバータとを組み合わせて出力するため、三相3レベルインバータの入力直流電圧は低いもので良く、大きな電圧によるPWM制御の必要もない。このため、装置構成が小型で低コストで、変換効率の高い電力変換装置となる。
この発明の実施の形態1による電力変換装置の構成を示す図である。 この発明の実施の形態1による三相インバータ回路の動作を説明する電圧波形図である。 この発明の実施の形態1による三相インバータ回路の動作を説明する電圧波形図である。 この発明の実施の形態1による三相インバータ回路の動作を説明する電圧波形図である。 この発明の実施の形態1による三相インバータ回路の動作を説明する電圧波形図である。 この発明の実施の形態2による三相インバータ回路の動作の比較例を説明する波形図である。 この発明の実施の形態2による三相インバータ回路の動作を説明する波形図である。 この発明の実施の形態4による電力変換装置の構成を示す図である。 この発明の実施の形態4による三相インバータ回路の動作を説明する電圧波形図である。 この発明の実施の形態5による電力変換装置の構成を示す図である。 この発明の実施の形態5による三相インバータ回路の動作の比較例を説明する電圧波形図である。 この発明の実施の形態5による三相インバータ回路の動作の比較例を説明する電圧波形図である。 この発明の実施の形態5による三相インバータ回路の動作を説明する電圧波形図である。 この発明の実施の形態5による三相インバータ回路の動作を説明する電圧波形図である。 この発明の実施の形態6による電力変換装置の構成を示す図である。 この発明の実施の形態6による三相インバータ回路の動作を説明する図である。 この発明の実施の形態7による電力変換装置の構成を示す図である。 この発明の実施の形態8による電力変換装置の構成を示す図である。
実施の形態1.
 以下、この発明の実施の形態1による電力変換装置を図に基づいて説明する。
 図1は、この発明の実施の形態1による電力変換装置の構成を示す図である。電力変換装置は、主回路である三相インバータ回路1と出力制御装置13とを備える。三相インバータ回路1は、第1の直流電源2からの直流電力を三相交流電力に変換して負荷7に出力するもので、第1の直流電源2は、アースとの間に浮遊静電容量17を持つ太陽電池などの直流電源である。負荷7は負荷接地点16で接地される。
 三相インバータ回路1は、第1の直流電源2の電圧を母線電圧とする三相3レベルインバータ3と、三相3レベルインバータ3の各相交流出力線にそれぞれ直列接続された単相インバータ4と、単相インバータ4の後段に接続され、図示しないリアクトルおよびコンデンサから成る三相の平滑フィルタ6とを備える。
 三相3レベルインバータ3の各相は、それぞれダイオードが逆並列接続されたIGBT等から成る半導体スイッチング素子8を4個と、2個のクランプダイオード9とから構成される。また、三相3レベルインバータ3は、第1の直流電源2を分圧する2直列のコンデンサとして、第1の直列コンデンサ10、第2の直列コンデンサ11を備え、第1の直列コンデンサ10と第2の直列コンデンサ11との接続点が、各相の2個のクランプダイオード9の接続点に接続される。即ち、第1の直列コンデンサ10と第2の直列コンデンサ11との接続点は、第1の直流電源2の電圧を2分割する電位点である中性点となり、各相の上下各アームを構成する2つの半導体スイッチング素子8の接続点が中性点電位にクランプされる。
 各単相インバータ4は、4個の半導体スイッチング素子から成るフルブリッジインバータ12と、電圧を保持する第2の直流電源としての直流コンデンサ5とを備える。各相の単相インバータ4の出力電圧は、三相3レベルインバータ3の各相の出力電圧に重畳され、三相3レベルインバータ3の出力電圧と各単相インバータ4の出力電圧との電圧和を、平滑フィルタ6を介して負荷7に出力する。
 なお、各単相インバータ4の直流コンデンサ5の電圧は、第1の直流電源2の電圧の1/2(あるいは第1、第2の直列コンデンサ10、11の電圧)に比べて小さく設定されている。即ち、直流コンデンサ5の電圧は、三相3レベルインバータ3の1レベルの電圧より小さい。また、図1では、便宜上、3つの各単相インバータ4の内、1相のみの回路構成を図示し他の相を省略した。
 三相3レベルインバータ3および各単相インバータ4は、CPUやDSP、FPGAなどによる演算が可能な出力制御装置13から出力される三相3レベルインバータ制御信号14、単相インバータ制御信号15により駆動制御される。
 このように構成される三相インバータ回路1の動作を、図2~図5に示す電圧波形に基づいて以下に説明する。波形の電位は、第1の直列コンデンサ10と第2の直列コンデンサ11との接続点である中性点を基準とした電位である。
 図2に、三相インバータ回路1が出力する1相分、例えばU相の電圧指令である相電圧指令20と、三相3レベルインバータ3のU相が出力する電圧波形(三相3レベルインバータ電圧21)とを示す。なお、相電圧指令20は、各相が2π/3ずつ異なる位相で、同じ波高値を有する正弦波である。
 第1の直流電源2により出力される直流電圧は、第1の直列コンデンサ10と第2の直列コンデンサ11との直列体に充電される。第1の直流電源2、第1の直列コンデンサ10、および第2の直列コンデンサ11の電圧は検出され、各検出電圧値は出力制御装置13へ伝送される。
 出力制御装置13からの三相3レベルインバータ制御信号14により、三相3レベルインバータ3の各相は、第1の直列コンデンサ10および第2の直列コンデンサ11の直流電圧を入力電圧とし、第1の直列コンデンサ10の電圧値、第2の直列コンデンサ11の電圧値の各電圧値(あるいは第1の直流電源2の電圧の1/2の電圧値)に相当する波高値、この場合200Vの電圧パルスを、相電圧指令20に対して半周期に1パルスの割合で出力する。この半周期に1パルスの電圧パルスを、以下、主電圧パルス21aと称す。ここでは、相電圧指令20の1周期に、該相電圧指令20の正側に1パルス、負側に1パルスの主電圧パルス21aを出力する。この主電圧パルス21aは、単相インバータ4の半周期(あるいは1周期)の電力収支が0となるように出力されるが、この制御についての詳細は後述する。
 図3に、単相インバータ4の出力電圧指令(単相インバータ電圧指令22)を示す。この単相インバータ電圧指令22は、三相インバータ回路1の相電圧指令20から各相の三相3レベルインバータ電圧21を減算して得られる。各単相インバータ4は、出力制御装置13からの単相インバータ制御信号15により、三相インバータ回路1に要求される相電圧指令20と三相3レベルインバータ3の各相の出力電圧との差を補うように高周波PWM制御されて出力する。また各単相インバータ4は、このPWM制御において、負荷7への各相出力電流が正弦波となるように制御される。
 図4は、各相の単相インバータ4の単相インバータ電圧指令を示し、22aはU相単相インバータ電圧指令、22bはV相単相インバータ電圧指令、22cはW相単相インバータ電圧指令である。この場合、波形ピーク値は±125Vであり、この電圧指令の電圧を出力するためには各単相インバータ4の母線電圧は125V以上必要になる。
 各相の単相インバータ4の出力電圧は、三相3レベルインバータ3の各相の出力電圧に重畳され、三相3レベルインバータ3の出力電圧と各単相インバータ4の出力電圧との電圧和を、平滑フィルタ6を介して負荷7に出力する。図5に、三相3レベルインバータ3の出力電圧と各単相インバータ4の出力電圧との電圧和である三相インバータ回路1の各相出力電圧を示す。23は各相出力電圧、24は各相出力電圧23の平均の電圧波形を示す。
 負荷7への各相出力電圧波形24は、各相の相電圧指令20と同様の電圧波形となり、即ち、第1の直列コンデンサ10と第2の直列コンデンサ11との接続点である中性点の電位を基準に、各相が2π/3ずつ異なる位相で、同じ波高値を有する正弦波となる。
 次に、三相3レベルインバータ3の主電圧パルス21aの出力制御および単相インバータ4の電力収支について、図2を参照して以下に説明する。
 上述したように、主電圧パルス21aは、単相インバータ4の半周期あるいは1周期の電力収支が0となるように出力される。相電圧指令20と三相3レベルインバータ3の各相の出力電圧との差を補うように単相インバータ4は出力するため、三相3レベルインバータ3は、相電圧指令20により出力される電力と同等の電力を主電圧パルス21aにより出力すれば良い。
 出力電流の位相を出力電圧の位相に一致するよう制御する(力率1運転)場合、相電圧指令20のピーク電圧をVp、三相インバータ回路1に入力する直流電圧(ここでは、第1の直流電源2の電圧、あるいは、第1の直列コンデンサ10の電圧と第2の直列コンデンサ11の電圧との和)の1/2をEdとすると、Vpは次の式(1)で表せる。但し、θ1(0<θ1<π/2)は主電圧パルス21aが立ち上がる位相である。
Figure JPOXMLDOC01-appb-M000001
 上記式(1)から、主電圧パルス21aが立ち上がる位相θ1は、以下の式(2)となる。
Figure JPOXMLDOC01-appb-M000002
 この様に演算される位相(nπ+θ1)で立ち上がるパルス幅が(π-2θ1)の電圧パルスが、主電圧パルス21aとなる。出力制御装置13では、以上の演算を行い、演算結果を基にした三相3レベルインバータ制御信号14を三相3レベルインバータ3へ送り、三相3レベルインバータ3を出力制御する。なお、上記演算では主電圧パルス21aが立ち上がる位相θ1を演算したが、この位相θ1を決定することは、パルス幅(π-2θ1)を決定することと同じである。
 この実施の形態では、第1の直流電源2に接続するインバータに三相3レベルインバータ3を用い、三相インバータ回路1全体を、第1の直列コンデンサ10と第2の直列コンデンサ11との接続点である中性点の電位を基準に、各相が2π/3ずつ異なる位相で、同じ波高値を有する正弦波となるように制御した。このような構成では、中性点電位が安定となり第1の直流電源2の母線電位の変動が無く、所望の電圧波形が得られる出力電圧制御が高精度に実現でき、三相の出力電圧合計が0に成る。このため、三相出力の中性電位と第1の直流電源2の一方の電位との間に交流成分を持たず、第1の直流電源2の浮遊静電容量17を介して流れる零相電流を抑制できる。零相電流は、通常、負荷7の前段に配設される漏電遮断器に漏電電流として検出されるが、零相電流を抑制できるため漏電遮断器の誤作動を防止できると共に、漏電電流が低減できるため三相インバータ回路1の電力変換効率が向上する。
 また、三相インバータ回路1は、三相3レベルインバータ3の出力電圧と各単相インバータ4の出力電圧との和による電圧を出力するため、三相インバータ回路1の直流入力電圧である第1の直流電源2の電圧よりも高い電圧を出力できる。また、三相3レベルインバータ3の各相は、半周期で1パルス運転が為されるため、スイッチング損失がほとんど発生しない。高周波でPWM制御される単相インバータ4の直流電圧は、比較的小さな値に選定されているので、PWM制御によるスイッチング損失が小さく、平滑フィルタ6の容量も小さいものでよい。このため、三相インバータ回路1は、小型で低コストで、しかも変換効率の高い装置構成となる。
 また、この実施の形態では、各単相インバータ4の半周期あるいは1周期の電力収支が0となるように三相インバータ回路1が制御されるため、各単相インバータ4の直流コンデンサ5は外部から電力授受する直流電源を持たない簡便な構成にできる。
実施の形態2.
 上記実施の形態1では、三相3レベルインバータ3は、相電圧指令20により出力される電力と同等の電力を主電圧パルス21aにより出力するように、主電圧パルス21aのパルス幅(あるいは立ち上がり位相)を決定したが、他の手法でパルス幅を決定することもできる。この実施の形態では、単相インバータ4の半周期あるいは1周期の電力積算値を演算して、その電力積算値が0となるように主電圧パルス21aのパルス幅を求める。
 三相3レベルインバータ3の主電圧パルス21aのパルス幅と、単相インバータ4の出力電力との関係を、図6、図7に基づいて以下に説明する。図6は、単相インバータ4の半周期の電力積算値が正となる比較例の場合で、図7は、図6の場合より主電圧パルス21aのパルス幅を拡げ、単相インバータ4の半周期の電力積算値を0とした場合を示す。なお、便宜上、半周期の波形のみを図示している。
 図6(a)、図7(a)に示すように、三相インバータ回路1の各相出力電圧波形24に対して、三相3レベルインバータ3は半周期に1パルスの主電圧パルス21aを出力する。
 そして、図6(b)、図7(b)に示すように、三相3レベルインバータ3の主電圧パルス21aと各相出力電圧波形24との差の電圧波形が得られるように、単相インバータ4はPWM制御により平均的な電圧22dを出力する。例えば、三相3レベルインバータ3が太陽光パワーコンデショナの場合、負荷7への出力電流は力率1の場合が多い。力率1の場合、出力電流25の電流波形は、各相出力電圧波形24と同じ位相の正弦波となる。
 そして、出力電圧22dと出力電流25との積である単相インバータ4の出力電力26は、図6(c)、図7(c)に示す波形となる。図6(c)では、単相インバータ4の出力電力26の半周期の積算値は正となるため、単相インバータ4の直流コンデンサ5には外部に電源が必要となる。図7(c)では、主電圧パルス21aのパルス幅を拡げ、この場合、単相インバータ4の負の出力電力26が増加し、半周期の電力積算値がゼロとなる。
 この実施の形態では、単相インバータ4の半周期あるいは1周期の電力積算値が0となるように主電圧パルス21aのパルス幅を決定する。各単相インバータ4の半周期あるいは1周期の電力収支が0となるように制御されるため、各単相インバータ4の直流コンデンサ5は外部から電力授受する直流電源を持たない簡便な構成にできる。
実施の形態3.
 上記実施の形態1、2では、単相インバータ4の半周期あるいは1周期の電力収支が0となるように主電圧パルス21aのパルス幅を決定した。この実施の形態では、主電圧パルス21aのパルス幅を微調整するものを示す。この場合、各単相インバータ4の各直流コンデンサ5の電圧を測定するために各電圧検出器32(図10参照)を備える。
 まず、上記実施の形態1、2と同様に、単相インバータ4の半周期あるいは1周期の電力収支が0となるように主電圧パルス21aのパルス幅を決定して三相インバータ回路1を出力制御する。この出力制御において、何らかの原因、例えば入力直流電圧の急変や、負荷7の急変等で単相インバータ4の電力収支のバランスが崩れると、単相インバータ4の直流コンデンサ5の電圧が変動する。
 各電圧検出器32は各単相インバータ4の各直流コンデンサ5の電圧を検出し、検出された各直流コンデンサ5の電圧値は出力制御装置13に伝送される。出力制御装置13では、直流コンデンサ5の電圧値が予め設定された基準値よりも大きい時は、対応する相の主電圧パルス21aのパルス幅を短くし、基準値よりも大きい時はパルス幅を長くして、直流コンデンサ5の電圧値が基準値に近づくように三相3レベルインバータ3を制御する。
 上記実施の形態2で説明したように、単相インバータ4の半周期あるいは1周期の電力積算値は、主電圧パルス21aのパルス幅を短くすると増大し、主電圧パルス21aのパルス幅を長くすると低減する。このため、直流コンデンサ5の電圧値が基準値よりも大きい時、対応する相の主電圧パルス21aのパルス幅を短くすることで、単相インバータ4の電力積算値を増大させて直流コンデンサ5の電圧を小さくする。また、直流コンデンサ5の電圧値が基準値よりも小さい時、対応する相の主電圧パルス21aのパルス幅を長くすることで、単相インバータ4の電力積算値を低減させて直流コンデンサ5の電圧を大きくする。
 このように、三相3レベルインバータ3が出力する主電圧パルス21aのパルス幅を調整することで、各単相インバータ4の直流コンデンサ5の電圧が基準値となるようにフィードバック制御する。これにより、各単相インバータ4の半周期あるいは1周期の電力収支が確実に0に制御できる。このため、単相インバータ4の出力電圧不足や、直流コンデンサ5の過充電、および過充電による単相インバータ4の絶縁破壊などを防ぐことができ、安定した出力の三相インバータ回路1を得ることができる。
実施の形態4.
 次に、この発明の実施の形態4による電力変換装置を図に基づいて説明する。
 図8は、この発明の実施の形態4による電力変換装置の構成を示す図である。この実施の形態の三相インバータ回路1では、三相3レベルインバータ3の各相交流出力線にそれぞれ複数台(この場合2台)の単相インバータ4、4aを直列接続する。各相2台の単相インバータ4、4aは、同様の構成であり、便宜上、1つの単相インバータ4のみ回路構成を図示し、他を省略した。
 そして、三相3レベルインバータ3および各単相インバータ4、4aは、CPUやDSP、FPGAなどによる演算が可能な出力制御装置13aから出力される三相3レベルインバータ制御信号14、単相インバータ制御信号15、15aにより駆動制御される。
 その他の構成は、上記実施の形態1の図1で示した構成と同様である。
 次に、動作について説明する。
 三相3レベルインバータ3の各相は、上記実施の形態1と同様に、相電圧指令20に対して半周期に1パルスの割合で主電圧パルス21aを出力する。この主電圧パルス21aは、単相インバータ4の半周期(あるいは1周期)の電力収支が0となるようにパルス幅が決定されて出力される。
 各単相インバータ4、4aは、三相インバータ回路1に要求される相電圧指令20と三相3レベルインバータ3の各相の出力電圧との差を補うように高周波PWM制御されて出力する。この場合、各相において2台の単相インバータ4、4aの出力電圧の和で、相電圧指令20と三相3レベルインバータ3の各相の出力電圧との差を補う。また各単相インバータ4、4aは、このPWM制御において出力電流が正弦波となるように制御される。
 各相の2台の単相インバータ4、4aの出力電圧は、三相3レベルインバータ3の各相の出力電圧に重畳され、三相3レベルインバータ3の出力電圧と各単相インバータ4、4aの出力電圧との電圧和を、平滑フィルタ6を介して負荷7に出力する。
 図9に、三相3レベルインバータ3の出力電圧と2台の単相インバータ4、4aの出力電圧との電圧和である三相インバータ回路1の各相出力電圧を示す。23aは各相出力電圧、24は各相出力電圧23の平均の電圧波形を示す。この場合、直列接続された2台の単相インバータ4、4aは、例えばキャリア波の位相を180°ずらすことによりスイッチングのタイミングをずらして出力している。
 負荷7への各相出力電圧波形24は、上記実施の形態1と同様に、各相の相電圧指令20と同様の電圧波形となり、即ち、第1の直列コンデンサ10と第2の直列コンデンサ11との接続点である中性点の電位を基準に、各相が2π/3ずつ異なる位相で、同じ波高値を有する正弦波となる。
 この実施の形態においても、上記実施の形態1と同様に、中性点電位が安定となり第1の直流電源2の母線電位の変動が無く、所望の電圧波形が得られる出力電圧制御が高精度に実現でき、三相の出力電圧合計が0に成る。このため、三相出力の中性電位と第1の直流電源2の一方の電位との間に交流成分を持たず、第1の直流電源2の浮遊静電容量17を介して流れる零相電流を抑制できる。
 また、三相3レベルインバータ3の各相交流出力線にそれぞれ複数台(この場合2台)の単相インバータ4、4aを直列接続するため、各単相インバータ4、4aが出力する電圧を低減でき、スイッチング損失が低減する。また、単相インバータ4、4aの直列数を増加するとキャリア波の周波数を下げてもよく、さらにスイッチング損失が低減する。
 なお、直列接続した2台の単相インバータ4、4aの内、1台の単相インバータ4は半周期で数パルス以下の出力で、他の単相インバータ4aのみ高周波PWM制御して出力してもよい。この時、PWM制御する単相インバータ4aの直流電圧を単相インバータ4の直流電圧より低くしても良い。
実施の形態5.
 次に、この発明の実施の形態5による電力変換装置を図に基づいて説明する。
 図10は、この発明の実施の形態5による電力変換装置の構成を示す図である。この実施の形態では、第1の直列コンデンサ10の電圧を測定するために並列に設けられた電圧検出器30と、第2の直列コンデンサ11の電圧を測定するために並列に設けられた電圧検出器31と、各単相インバータ4の各直流コンデンサ5の電圧を測定するために設けられた各電圧検出器32とを備える。これらの電圧検出器30~32にて検出された電圧値30a~32aは、出力制御装置13に伝送され、出力制御装置13は検出された電圧値30a~32aに基づいて、三相3レベルインバータ3および各単相インバータ4を制御する。
 その他の構成は、上記実施の形態1の図1で示した構成と同様である。
 上記実施の形態1では、三相3レベルインバータ3は半周期で1パルスの主電圧パルス21aのみを出力するものであったが、この実施の形態5では、三相3レベルインバータ3が異なる動作をする。図11~図14は、実施の形態5による三相インバータ回路1の動作を説明するための電圧波形を示した図である。波形の電位は、第1の直列コンデンサ10と第2の直列コンデンサ11との接続点である中性点を基準とした電位である。なお、図11、図12は、比較例を示し、図13、図14は実施の形態5による三相インバータ回路1の電圧波形である。
 仮に、上記実施の形態1と同様に動作した場合、三相インバータ回路1の相電圧指令20(各相出力電圧波形24)と、三相3レベルインバータ3の各相が出力する電圧波形(三相3レベルインバータ電圧21)とを図11に示す。相電圧指令20の正側に出力される主電圧パルス21aの電圧は、第1の直列コンデンサ10の電圧値30aであり、相電圧指令20の負側に出力される主電圧パルス21aの電圧(絶対値)は、第2の直列コンデンサ11の電圧値31aである。この場合、図2で示した通常の場合より、第1の直流電源2の電圧が高くなり、第1、第2の直列コンデンサ10、11の電圧値30a、31aが高くなった場合を示している。
 上述したように、主電圧パルス21aのパルス幅は、単相インバータ4の半周期あるいは1周期の電力収支が0に成るように決定されるため、三相3レベルインバータ3の直流入力電圧が大きくなると、図に示すように、パルス幅は短くなる。
 三相3レベルインバータ3の各相が、図11で示したような三相3レベルインバータ電圧21を出力する場合、単相インバータ4の出力電圧指令(単相インバータ電圧指令22)を図12に示す。この単相インバータ電圧指令22は、三相インバータ回路1の相電圧指令20から三相3レベルインバータ電圧21を減算して得られる。
 単相インバータ4は、3相インバータ回路1の相電圧指令20と三相3レベルインバータ電圧21との差電圧を発生する必要があるが、この差電圧は、第1、第2の直列コンデンサ10、11の電圧値30a、31aが高くなって主電圧パルス21aのパルス幅が短くなると増大する。このため、図に示すように、主電圧パルス21aの立ち上がり部分の近傍および立下り部分の近傍の期間に、単相インバータ4の出力電圧限界値35を超える電圧36が要求される。なお、出力電圧限界値35の大きさは、単相インバータ4の直流コンデンサ5の電圧値32aである。
 図13は、この実施の形態による単相インバータ4の出力電圧指令(単相インバータ電圧指令37)を示す図であり、図14は、この実施の形態による三相3レベルインバータ3の各相が出力する電圧波形(三相3レベルインバータ電圧)を示す。
 単相インバータ4は、図12で示したような出力電圧限界値35を超える電圧36を出力できないため、出力電圧限界値35を超える電圧36が要求される期間では、図14に示すように、単相インバータ4の出力電圧の不足分を三相3レベルインバータ3に負担させる。即ち、主電圧パルス21aの立ち上がり部分の近傍および立下り部分の近傍の期間に、三相3レベルインバータ3はPWM制御による電圧である部分PWM電圧38を出力して、単相インバータ4の出力電圧では不足する電圧分を出力する。
 なお、部分PWM電圧38は第1、第2の直列コンデンサ10、11の電圧値30a、31aおよび直流コンデンサ5の電圧値32aに応じて出力する。即ち、第1、第2の直列コンデンサ10、11の電圧がそれほど高くない、あるいは直流コンデンサ5の電圧が充分高いことにより、三相3レベルインバータ3の主電圧パルス21aと単相インバータ4の出力電圧との組み合わせのみで正弦波の電圧波形が得られる場合は、上記実施の形態1と同様の制御を採用し、必要な場合は、部分PWM電圧38を出力する制御に切り替える。
 以上の様に、この実施の形態では、三相3レベルインバータ3の各相が半周期に1パルス出力する主電圧パルス21aの立ち上がり部分の近傍および立下り部分の近傍の期間に部分PWM電圧38を出力可能とした。このため、第1の直流電源2の電圧が増加して第1、第2の直列コンデンサ10、11の電圧が増加しても、相電圧指令20と同様の正弦波の電圧波形が得られる。このため中性点電位が安定となり第1の直流電源2の母線電位の変動が無く、所望の電圧波形がさらに安定して高精度に得られる。このため、第1の直流電源2の浮遊静電容量17を介して流れる零相電流の抑制が、安定して確実に実現できる。
 なお、上記実施の形態では、三相3レベルインバータ3が部分PWM電圧38を出力する期間として、単相インバータ4が出力電圧限界値35を超える電圧36を要求される期間と説明したが、実際には余裕を持たせて以下のように制御される。即ち、相電圧指令20(各相出力電圧波形)と、主電圧パルス21aのみから成る三相3レベルインバータ電圧21との差電圧の絶対値を、直流コンデンサ5の電圧値32aから減算した値が所定値以下となる期間に、部分PWM電圧38を出力する。これにより、相電圧指令20(各相出力電圧波形)と、主電圧パルス21aのみから成る三相3レベルインバータ電圧21との差電圧を、単相インバータ4から確実に出力可能となり、相電圧指令20と同様の正弦波の電圧波形が得られる。
 また、この実施の形態においても、上記各単相インバータの半周期あるいは1周期の出力電力収支が0となるように、上記三相3レベルインバータ3が出力する主電圧パルス21aのパルス幅および部分PWM電圧38の出力期間は制御される。
 さらに、上記実施の形態3と同様に、三相3レベルインバータ3の電圧出力期間を微調整して、各単相インバータ4の直流コンデンサ5の電圧が基準値となるようにフィードバック制御しても良い。この場合、三相3レベルインバータ3の電圧出力期間は、主電圧パルス21aのパルス幅および部分PWM電圧38の出力期間から成り、直流コンデンサ5の電圧値が基準値よりも大きい時は、三相3レベルインバータ3の対応相の電圧出力期間を短くし、基準値よりも大きい時は電圧出力期間を長くする。
 これにより、主電圧パルス21aのみの制御と部分PWM電圧38を発生させる制御との切り換え時などで、各単相インバータ4の半周期あるいは1周期の電力収支が0からずれた場合にも、速やかに0に戻す制御が可能になる。このため、単相インバータ4の出力電圧不足や、直流コンデンサ5の過充電、および過充電による単相インバータ4の絶縁破壊などを防ぐことができ、安定した出力の三相インバータ回路1を得ることができる。
実施の形態6.
 次に、この発明の実施の形態6による電力変換装置を図に基づいて説明する。
 図15は、この発明の実施の形態6による電力変換装置の構成を示す図である。この実施の形態では、三相インバータ回路1に第1の直流電源2の電圧を昇圧する昇圧回路40を設け、昇圧回路40の出力電圧を三相3レベルインバータ3の直流入力電圧とする。昇圧回路40は、例えば、リアクトル41、第1の直流電源2の高圧側母線と低圧側母線との間に接続されたスイッチ42、および一方向の電流を流して第1、第2の直列コンデンサ10、11を充電するダイオード43で構成される。
 その他の構成は、上記実施の形態5の図10で示した構成と同様で、三相3レベルインバータ3と各単相インバータ4とは、上記実施の形態5と同様に制御される。
 第1の直流電源2が、例えば太陽電池のような自然エネルギを利用する電源の場合、気象変化等で出力電圧は常に変化する。太陽電池では、朝夕、曇りの時に出力電圧が低下する。三相3レベルインバータ3の出力可能な交流電圧は、三相3レベルインバータ3の母線電圧値である、第1の直列コンデンサ10の電圧値30aと第2の直列コンデンサ11の電圧値31aにより決まる。
 図16は、第1の直流電源2の電圧と三相3レベルインバータ3が出力する主電圧パルス21aのパルス幅の関係を示す図である。負荷7への出力電圧は三相、200Vrmsとした。図16に示すように、第1の直流電源電圧が256.51Vより低い電圧の時、昇圧回路40により256.51Vまで昇圧する。第1の直流電源電圧が256.51V以上になると、主電圧パルス21aのパルス幅を短くし、362.7V以上になると部分PWM電圧38を出力する制御に切り替える。
 この実施の形態では、昇圧回路40により第1の直流電源2の電圧を昇圧して、三相3レベルインバータ3の直流入力電圧となる第1の直列コンデンサ10の電圧値30aと第2の直列コンデンサ11の電圧値31aとを、所望の交流電圧が出力可能の電圧まで高くした。このため、第1の直流電源2が低い電圧から三相インバータ回路1の波形出力が可能になり、三相インバータ回路1の動作可能範囲が拡がる。
 なお、この実施の形態では、上記実施の形態5で示した制御を用いたが、上記実施の形態1~4の各実施の形態を適用しても良い。
実施の形態7.
 次に、この発明の実施の形態7による電力変換装置を図17に基づいて説明する。
 図17に示すように、三相インバータ回路1の各相出力と負荷7との間に、三相インバータ回路1が出力する電荷量以上の静電容量を持つコンデンサ44を直列接続して備え、第1の直流電源2の出力端子の低圧側が接地点45でアースに接地される。その他の構成は上記実施の形態1の図1で示した構成と同様であるが、他の上記各実施の形態に適用しても良い。
 第1の直流電源2を接地した場合、三相インバータ回路1の各相の出力電圧は、第1の直流電源2の電圧の1/2の電圧値、あるいは第2の直列コンデンサ11の電圧値を中性点電位として出力するため、その直流電圧分だけ加算された波形を出力する。この実施の形態では、各相にコンデンサ44を備えたため、これらのコンデンサ44が直流成分をカットして、交流成分だけを負荷7に出力する。このように負荷7へ出力される直流電圧成分を遮断するため、負荷7となる系統に出力して系統に連系できる。
実施の形態8.
 次に、この発明の実施の形態8による電力変換装置を図18に基づいて説明する。
 図18に示すように、三相インバータ回路1と負荷7との間に、絶縁が可能な絶縁トランス46を配置し、第1の直流電源2の出力端子の低圧側が接地点45でアースに接地される。この絶縁トランス46は巻き数比による一般的な昇圧機能を備えてもよい。この場合、零相電流経路は絶縁トランス46により遮断されるため、零相電流は流れない。
 第1の直流電源2を接地した場合、三相インバータ回路1の各相の出力電圧は、第1の直流電源2の電圧の1/2の電圧値、あるいは第2の直列コンデンサ11の電圧値を中性点電位として出力するため、その直流電圧分だけ加算された波形を出力する。この実施の形態では、絶縁トランス46を備えたため、絶縁トランス46により直流成分がカットされ、交流成分だけを負荷7に出力する。このように負荷7へ出力される直流電圧成分を遮断するため、負荷7となる系統に出力して系統に連系できる。また、絶縁トランス46で昇圧すると、高い交流電圧が出力可能になる。

Claims (14)

  1.  第1の直流電源の正負端子間に接続された三相3レベルインバータと、該三相3レベルインバータの各相交流出力線にそれぞれ1あるいは複数直列接続された単相インバータと、制御装置とを備え、
     上記三相3レベルインバータの出力電圧と上記各単相インバータの出力電圧との総和を平滑フィルタを介して負荷に出力するものであり、
     上記単相インバータの直流入力電源である第2の直流電源の電圧は、上記三相3レベルインバータの1レベルの電圧より小さく、
      上記制御装置は、
       上記三相3レベルインバータの各相が上記負荷への各相出力電圧の半周期に対して1パルスの電圧を主電圧パルスとして出力するように上記三相3レベルインバータを制御すると共に、上記各単相インバータをPWM制御して、上記負荷への各相出力電圧を、上記第1の直流電源の基準電位からゼロあるいは一定の直流電位を有した点を基準とし、各相が2π/3ずつ異なる位相で同じ波高値を有する正弦波になるよう制御することを特徴とする電力変換装置。
  2.  上記三相3レベルインバータの直流入力である上記第1の直流電源の電圧を分圧する2直列のコンデンサを備え、
     上記三相3レベルインバータは、上記2直列のコンデンサの中間点に電位を固定するクランプダイオードを備えた中性点クランプ式インバータであることを特徴とする請求項1に記載の電力変換装置。
  3.  上記制御装置は、上記負荷への各相出力電流が正弦波となるように上記各単相インバータをPWM制御することを特徴とする請求項1に記載の電力変換装置。
  4.  上記制御装置は、上記各単相インバータの半周期あるいは1周期の出力電力収支が0となるように、上記三相3レベルインバータが出力する上記主電圧パルスのパルス幅を制御することを特徴とする請求項1~3のいずれか1項に記載の電力変換装置。
  5.  上記各単相インバータの上記各第2の直流電源を直流コンデンサにて構成したことを特徴とする請求項4に記載の電力変換装置。
  6.  上記制御装置は、上記各単相インバータの上記第2の直流電源の電圧値が基準値よりも大きい時は対応する相の上記主電圧パルスのパルス幅を短くし、上記第2の直流電源の電圧値が基準値よりも小さい時は対応する相の上記主電圧パルスのパルス幅を長くすることを特徴とする請求項5に記載の電力変換装置。
  7.  上記制御装置は、上記主電圧パルスの立ち上がり部分の近傍および立下り部分の近傍の期間に、上記三相3レベルインバータをPWM制御することを特徴とする請求項1~3のいずれか1項に記載の電力変換装置。
  8.  上記制御装置が上記三相3レベルインバータをPWM制御する期間は、上記負荷への各相出力電圧と上記主電圧パルスによる相電圧との差電圧の絶対値を、上記第2の直流電源の電圧値から減算した値が所定値以下となる期間であることを特徴とする請求項7に記載の電力変換装置。
  9.  上記制御装置は、上記各単相インバータの半周期あるいは1周期の出力電力収支が0となるように、上記三相3レベルインバータの上記主電圧パルスおよびPWM制御による電圧出力期間を制御することを特徴とする請求項7に記載の電力変換装置。
  10.  上記各単相インバータの上記各第2の直流電源を直流コンデンサにて構成したことを特徴とする請求項9に記載の電力変換装置。
  11.  上記制御装置は、上記各単相インバータの上記第2の直流電源の電圧値が基準値よりも大きい時は対応する相の上記三相3レベルインバータの電圧出力期間を短くし、上記第2の直流電源の電圧値が基準値よりも小さい時は対応する相の上記三相3レベルインバータの電圧出力期間を長くすることを特徴とする請求項10に記載の電力変換装置。
  12.  上記第1の直流電源の出力端子の一方を接地し、上記各単相インバータと上記負荷との間にコンデンサを直列接続して、上記負荷へ出力される各相の直流電圧成分を遮断することを特徴とする請求項1~3のいずれか1項に記載の電力変換装置。
  13.  上記第1の直流電源の電圧を昇圧する昇圧回路を設け、該昇圧回路の出力電圧を上記三相3レベルインバータの直流入力とすることを特徴とする請求項1~3のいずれか1項に記載の電力変換装置。
  14.  上記負荷の前段に絶縁トランスを設け、該絶縁トランスを介して上記負荷に交流電力を出力することを特徴とする請求項1~3のいずれか1項に記載の電力変換装置。
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