JP6682049B1 - 電力変換装置 - Google Patents

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Abstract

電力変換装置（１）は、直流電源（３）の正負端子間に接続されたインバータ回路（４）と、それぞれがインバータ回路（４）の互いに異なる１つの相の交流端子とモータ（２）との間に直列に接続される３つの単相ブリッジ回路（５，６，７）と、相電圧指令に基づいてインバータ回路（４）及び３つの単相ブリッジ回路（５，６，７）の動作を制御するゲート信号を発生する電力変換制御器（９Ａ）と、を備える。電力変換制御器（９Ａ）は、単相ブリッジ回路（５，６，７）の半導体スイッチング素子が故障した場合は、故障した半導体スイッチング素子が属する相の単相ブリッジ回路の出力電圧をゼロにして運転を継続する。

Description

本発明は、半導体スイッチング素子が故障した場合にも、直流電力を負荷への交流電力に変換して負荷に供給する電力変換装置に関する。
半導体スイッチング素子が故障した場合でも運転を継続できる電力変換装置として、下記特許文献１に開示されたものがある。特許文献１に開示された電力変換装置では、各相に複数の単相インバータと短絡スイッチによる並列回路が直列に接続されて基本回路が構成される。更に、予備の単相インバータが設けられ、予備の単相インバータは短絡スイッチを介して基本回路に接続される。そして、基本回路の単相インバータの半導体スイッチング素子が故障した場合には、故障した半導体スイッチング素子を含む単相インバータの短絡スイッチがオンに制御される。そして、故障した単相インバータの相に予備の単相インバータを接続することで、電力変換装置の運転が継続される。
特開２０１７−７００６４号公報
上述のように、従来技術において、半導体スイッチング素子が故障した場合にも電力供給を継続できる電力変換装置を構成するには、正常時に電力供給を行う基本回路に、予備のインバータ及び切替えスイッチを追加する必要がある。即ち、従来技術では、正常時では使用しない予備のインバータと、故障時に動作させる切り替えスイッチとが追加で必要となる。従って、従来技術では、電力変換装置のコスト及びサイズが増加するという課題がある。
本発明は、上記に鑑みてなされたものであって、新たに予備のインバータを設けることなく、半導体スイッチング素子が故障した場合であっても運転を継続できる電力変換装置を得ることを目的とする。
上述した課題を解決し、目的を達成するために、本発明は、直流電力を負荷への交流電力に変換して負荷に供給する電力変換装置である。電力変換装置は、直流電源の正負端子間に接続されたインバータ回路と、それぞれがインバータ回路の互いに異なる１つの相の交流端子と負荷との間に直列に接続される３つの単相ブリッジ回路と、を備える。また、電力変換装置は、相電圧指令に基づいてインバータ回路及び３つの単相ブリッジ回路の動作を制御するゲート信号を発生する制御器を備える。制御器は、単相ブリッジ回路の半導体スイッチング素子が故障した場合は、故障した半導体スイッチング素子が属する相の単相ブリッジ回路の出力電圧をゼロにして運転を継続する。
本発明に係る電力変換装置によれば、新たに予備のインバータを設けることなく、半導体スイッチング素子が故障した場合であっても電力変換装置の運転を継続できるという効果を奏する。
実施の形態１に係る電力変換装置の構成を示す回路図 実施の形態１における電力変換制御器の構成を示すブロック図 図２の第１電圧指令演算器で生成される第１の電圧指令の１相分の波形例を示す図 実施の形態１のデッドタイム挿入器におけるデッドタイムの挿入方法を示す図 実施の形態１のＰＷＭ制御器における動作の説明に供する第１の図 実施の形態１のＰＷＭ制御器における動作の説明に供する第２の図 実施の形態１における故障時ゲート制御器における動作の説明に供する第１の図 実施の形態１における故障時ゲート制御器における動作の説明に供する第２の図 実施の形態１に係る電力変換装置の非故障時における動作波形を示す図 実施の形態１に係る電力変換装置の故障時における動作波形を示す図 実施の形態２に係る電力変換装置の構成を示す回路図 実施の形態２における電力変換制御器の構成を示すブロック図 実施の形態２に係る電力変換装置の故障時における動作波形を示す図 実施の形態３に係る電力変換装置の構成を示す回路図 実施の形態３に係る電力変換装置の非故障時における動作波形を示す図 実施の形態３に係る電力変換装置の故障時における動作波形を示す図 実施の形態１から実施の形態３に係る電力変換制御器の各機能を実現するハードウェア構成の一例を示す図 実施の形態１から実施の形態３に係る電力変換制御器の各機能を実現するハードウェア構成の他の例を示す図
以下に添付図面を参照し、本発明の実施の形態に係る電力変換装置について詳細に説明する。なお、以下の実施の形態により、本発明が限定されるものではない。
実施の形態１．
図１は、実施の形態１に係る電力変換装置１の構成を示す回路図である。実施の形態１に係る電力変換装置１は、直流電源３から出力される直流電力を負荷であるモータ２への交流電力に変換して、モータ２に供給する電力変換装置である。電力変換装置１は、図１に示すように、インバータ回路４と、単相ブリッジ回路５，６，７と、制御器としての電力変換制御器９Ａを備えている。直流電源３の正負端子間には、インバータ回路４が接続され、インバータ回路４の互いに異なる１つの相の交流端子４ａ，４ｂ，４ｃと、モータ２の各相との間には、それぞれ単相ブリッジ回路５，６，７が直列に挿入されるように接続されている。なお、図１では、インバータ回路４が三相３レベルインバータである場合を例示しているが、これに限定されない。インバータ回路４は、三相２レベルインバータであってもよい。或いは、インバータ回路４は、多相、即ち４相以上の、２レベルインバータもしくは３レベルインバータであってもよい。
各単相ブリッジ回路は、逆導通機能を持つ半導体スイッチング素子を２つ直列に接続し、それらの接続点を接続端子とするレグを２つ有して構成される。２つのレグは互いに並列に接続されると共に、それぞれにはコンデンサが並列に接続される。即ち、２つのレグと１つのコンデンサとは、互いに並列に接続されている。なお、直列に接続される２つの半導体スイッチング素子のうち、コンデンサの高電位側の端子５ａ１に接続される半導体スイッチング素子を「正側の半導体スイッチング素子」と呼び、コンデンサの低電位側の端子５ａ２に接続される半導体スイッチング素子を「負側の半導体スイッチング素子」と呼ぶ場合がある。
図１では、逆導通機能を持つ半導体スイッチング素子として、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）と、ＩＧＢＴに逆並列に接続される逆並列ダイオードを例示している。より具体的には、インバータ回路４及び単相ブリッジ回路５，６，７の各半導体スイッチング素子には、ナローバンドギャップ半導体素子である、シリコン（Ｓｉ）製のＩＧＢＴを用いている。なお、トランジスタ素子自体が逆導通機能を有する金属酸化膜半導体電界効果型トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）、もしくは逆導通（Ｒｅｖｅｒｓｅ−Ｃｏｎｄｕｃｔｉｎｇ：ＲＣ）ＩＧＢＴである場合、逆並列ダイオードを省略してもよい。
モータ制御器８には、トルク指令Ｔ＊が入力される。モータ制御器８は、モータ２に発生するトルクがトルク指令Ｔ＊に基づく所望のトルクとなるような正弦波状電圧の相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊を演算して電力変換制御器９Ａに出力する。電力変換制御器９Ａは、相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊に基づく電圧がモータ２へ印加されるように、インバータ回路４の半導体スイッチング素子及び単相ブリッジ回路５，６，７の半導体スイッチング素子をスイッチング制御するためのゲート信号ｇｍｕ１〜ｇｍｕ４，ｇｍｖ１〜ｇｍｖ４，ｇｍｗ１〜ｇｍｗ４，ｇｓｕ１〜ｇｓｕ４，ｇｓｖ１〜ｇｓｖ４，ｇｓｗ１〜ｇｓｗ４を生成する。ゲート信号ｇｍｕ１〜ｇｍｕ４は、４つのゲート信号ｇｍｕ１，ｇｍｕ２，ｇｍｕ３，ｇｍｕ４の短縮表記である。他のものも同様である。
ゲート信号ｇｍｕ１〜ｇｍｕ４，ｇｍｖ１〜ｇｍｖ４，ｇｍｗ１〜ｇｍｗ４は、インバータ回路４の半導体スイッチング素子のゲートに印加されるゲート信号である。具体的に、ゲート信号ｇｍｕ１は、第１の相（例えばｕ相）の第１の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｕ２は、第１の相の第２の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｕ３は、第１の相の第３の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｕ４は、第１の相の第４の半導体スイッチング素子に印加されるゲート信号である。第１から第４の半導体スイッチング素子は直列に接続され、直列に接続された４つの半導体スイッチング素子の組の両端は、直流電源３の正負端子間に電気的に接続される。他の相の半導体スイッチング素子の組も同様に接続される。
また、ゲート信号ｇｍｖ１は、第２の相（例えばｖ相）の第１の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｖ２は、第２の相の第２の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｖ３は、第２の相の第３の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｖ４は、第２の相の第４の半導体スイッチング素子に印加されるゲート信号である。
また、ゲート信号ｇｍｗ１は、第３の相（例えばｗ相）の第１の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｗ２は、第３の相の第２の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｗ３は、第３の相の第３の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｍｗ４は、第３の相の第４の半導体スイッチング素子に印加されるゲート信号である。
また、ゲート信号ｇｓｕ１〜ｇｓｕ４は、単相ブリッジ回路５の半導体スイッチング素子のゲートに印加されるゲート信号である。具体的に、ゲート信号ｇｓｕ１は、第１のレグの高電位側に位置する第１の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｕ２は、第２のレグの低電位側の第２の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｕ３は、第１のレグの低電位側の第３の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｕ４は、第２のレグの高電位側の第４の半導体スイッチング素子に印加されるゲート信号である。第１及び第３の半導体スイッチング素子はこの順で直列に接続されて第１のレグを構成し、第１のレグの両端はコンデンサ５ａの両端に電気的に接続される。同様に、第４及び第２の半導体スイッチング素子はこの順で直列に接続されて第２のレグを構成し、第２のレグの両端はコンデンサ５ａの両端に電気的に接続される。
また、ゲート信号ｇｓｖ１〜ｇｓｖ４は、単相ブリッジ回路６の半導体スイッチング素子のゲートに印加されるゲート信号である。具体的に、ゲート信号ｇｓｖ１は、第１のレグの高電位側に位置する第１の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｖ２は、第２のレグの低電位側の第２の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｖ３は、第１のレグの低電位側の第３の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｖ４は、第２のレグの高電位側の第４の半導体スイッチング素子に印加されるゲート信号である。第１及び第３の半導体スイッチング素子はこの順で直列に接続されて第１のレグを構成し、第１のレグの両端はコンデンサ６ａの両端に電気的に接続される。同様に、第４及び第２の半導体スイッチング素子はこの順で直列に接続されて第２のレグを構成し、第２のレグの両端はコンデンサ６ａの両端に電気的に接続される。
また、ゲート信号ｇｓｗ１〜ｇｓｗ４は、単相ブリッジ回路７の半導体スイッチング素子のゲートに印加されるゲート信号である。具体的に、ゲート信号ｇｓｗ１は、第１のレグの高電位側に位置する第１の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｗ２は、第２のレグの低電位側の第２の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｗ３は、第１のレグの低電位側の第３の半導体スイッチング素子に印加されるゲート信号であり、ゲート信号ｇｓｗ４は、第２のレグの高電位側の第４の半導体スイッチング素子に印加されるゲート信号である。第１及び第３の半導体スイッチング素子はこの順で直列に接続されて第１のレグを構成し、第１のレグの両端はコンデンサ７ａの両端に電気的に接続される。同様に、第４及び第２の半導体スイッチング素子はこの順で直列に接続されて第２のレグを構成し、第２のレグの両端はコンデンサ７ａの両端に電気的に接続される。
図１の構成において、モータ２に印加される電圧は、直流電源３の直流電圧と、単相ブリッジ回路５，６，７の直流側コンデンサ電圧とが適宜組み合わされ、組み合わせ及び極性が考慮されて加算又は減算された、正又は負の直流電圧となる。直流側コンデンサ電圧は、コンデンサ５ａ，６ａ，７ａの電圧である。直流電源３の直流電圧を「ｖｍｄｃ」、単相ブリッジ回路５，６，７の直流側コンデンサ電圧の絶対値を「ｖｓｄｃ」と表記する。なお、記号ｖｍｄｃ及び記号ｖｓｄｃの横に付した矢印の向きは、極性を表している。また、実施の形態１において、単相ブリッジ回路５，６，７の直流側コンデンサ電圧の絶対値ｖｓｄｃは、インバータ回路４の相電圧ステップ幅に保持されているものとする。なお、実施の形態１において、相電圧ステップ幅は、直流電源３の電圧の半分の約１／２であるとする。
実施の形態１の構成において、単相ブリッジ回路５，６，７の出力電圧を直列に接続する場合、単相ブリッジ回路５，６，７における各相電圧のステップ幅だけ異ならせた値、即ち各相の直流電圧を２倍ずつ異ならせた値にすることで、より正弦波に近い出力電圧が得られることが知られている。詳細は、『山田正樹他：「階調制御型インバータを適用した瞬時電圧低下補償装置の開発」，電学論，Ｖｏｌ．１２７−Ｄ，Ｎｏ．４，ｐｐ．４５１−４５６（２００７）』を参照されたい。
図２は、実施の形態１における電力変換制御器９Ａの構成を示すブロック図である。実施の形態１における電力変換制御器９Ａは、図２に示すように、第１電圧指令演算器９０１、デッドタイム挿入器９０２，９０６、オフセット調整器９０３、パルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）制御器９０４、故障時ゲート制御器９０５Ａ、及び減算器９０７を備えている。
第１電圧指令演算器９０１は、インバータ回路４に指令する第１の電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊を演算する。第１の電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊の１相分の波形を図３に示す。図３は、図２の第１電圧指令演算器９０１で生成される第１の電圧指令の１相分の波形例を示す図である。
図３に示す電圧波形は、相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊の基本波周期において、絶対値が直流電源３の直流電圧ｖｍｄｃの１／２であり、且つ極性が正又は負の電圧がそれぞれ１回ずつ繰り返される１パルス電圧である。基本波周期は、図中の０°ｅｌｅｃから３６０°ｅｌｅｃまでの期間である。１パルス電圧を用いるとインバータのスイッチング回数が少なくなる。このため、スイッチング損失が低減されて、インバータの高効率化が図れる。
図３では、第１の電圧指令をｖｍｘｉ ＊で表している。この表記における添字ｘは、ｕ，ｖ，ｗ相のうちの何れか１相を表している。なお、相電圧指令についても、適宜同様な表記を用いる場合がある。また、図３の横軸は、相電圧指令ｖｘ ＊の位相を表しており、単位は電気角（°ｅｌｅｃ）である。
第１の電圧指令ｖｍｘｉ ＊を表す１パルス電圧は、図３に示すように、相電圧指令ｖｘ ＊の位相及び位相角αに応じて変化する電圧波形である。位相角αの詳細は下述する。また、本稿において、位相角αを「第１の位相角」と呼ぶ場合がある。
具体的に図３の例において、１パルス電圧の値は、位相ゼロではゼロ値であり、位相αで正値となり、位相１８０−αでゼロ値に戻り、位相１８０＋αで負値となり、位相３６０−αでゼロ値に戻るように変化している。電気角をラジアンに替え、別な表現で言い替えると、１パルス電圧の値は、位相がゼロからα、π−αからπ＋α、及び２π−αから２πの範囲ではゼロ値であり、位相がαからπ−αの範囲では正値であり、位相がπ＋αから２π−αの範囲では負値である。なお、本稿で言うゼロ値は、完全なゼロの値を意味するものではなく、ゼロに近い値をとることも許容される。即ち、本稿で言うゼロ値は、ゼロと見なされる値をも含む概念である。
ここで、相電圧指令ｖｘ ＊と、第１の電圧指令ｖｍｘｉ ＊の両者の基本波成分を等しくするために、相電圧指令ｖｘ ＊の振幅をｖｐｈｐとして、前述の位相角αを次式で決定する。
Figure 0006682049
上記（１）式のように設定することは、インバータ回路４が基本波成分の電圧を出力して、モータ２に供給する基本波成分の電力の全てを分担することを意味する。このように設定した場合、単相ブリッジ回路５，６，７の直流側には直流電源が不要となり、電力変換装置１の小型化及び低コスト化が図れる。この場合、直流側には電圧を平滑するためにコンデンサなどが接続される。前述したコンデンサ５ａ，６ａ，７ａが、ここで言うコンデンサである。
また、通常時において、単相ブリッジ回路５，６，７の直流側コンデンサ電圧の指令値は、インバータ回路４の直流電源３の電圧の半分の約１／２に保持される。擾乱が発生して、単相ブリッジ回路５，６，７の直流側コンデンサ電圧が指令値よりも大きくなった場合は、インバータ回路４の分担を小さくし、単相ブリッジ回路５，６，７の分担を大きくする。これにより、直流電圧の変動を小さくすることができる。これとは反対に、単相ブリッジ回路５，６，７の直流側コンデンサ電圧が指令値よりも小さくなった場合は、インバータ回路４の分担を大きくすることで単相ブリッジ回路５，６，７の分担を小さくする。これにより、単相ブリッジ回路５，６，７の直流側コンデンサ電圧を指令値に保持することができる。
図２の説明に戻り、第１電圧指令演算器９０１は、第１の電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊を生成するのと同時に、第１の電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊に基づく電圧を出力するためのゲート信号ｇｍｕ１’〜ｇｍｕ４’，ｇｍｖ１’〜ｇｍｖ４’，ｇｍｗ１’〜ｇｍｗ４’を生成する。但し、この時点では、インバータ回路４におけるアーム短絡を防止するためのデッドタイムは挿入されていない。
以下の表１には、インバータ回路４へのゲート信号と、インバータ回路４に指令する第１の電圧指令ｖｍｘｉ ＊との関係が示されている。第１電圧指令演算器９０１は、表１の関係を用いて、インバータ回路４へのゲート信号を生成する。
Figure 0006682049
デッドタイム挿入器９０２は、ゲート信号ｇｍｕ１’〜ｇｍｕ４’，ｇｍｖ１’〜ｇｍｖ４’，ｇｍｗ１’〜ｇｍｗ４’にデッドタイムを挿入することで、新たなゲート信号ｇｍｕ１〜ｇｍｕ４，ｇｍｖ１〜ｇｍｖ４，ｇｍｗ１〜ｇｍｗ４を生成する。図４に、デッドタイムの挿入方法を示す。図４は、実施の形態１のデッドタイム挿入器９０２におけるデッドタイムの挿入方法を示す図である。
図４において、上段部のｇ’の波形は、デッドタイム挿入前のゲート信号を示し、下段部のｇの波形は、挿入後のゲート信号を示している。なお、本稿において、Ｈはｈｉｇｈを表し、Ｌはｌｏｗを表すものとする。また、本稿では、図４に示されるように、デッドタイムの挿入を、ゲート信号がＬからＨになるタイミングにおいて、デッドタイムｔｄだけ遅れるように行う。他の実施の形態においても同様である。
減算器９０７では、相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊からインバータ回路４に指令する第１の電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊が減算されて、単相ブリッジ回路５，６，７に指令する第２の電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊が生成される。即ち、第１電圧指令演算器９０１及び減算器９０７によって、相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊は、第１の電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊と、第２の電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊とに分割される。第２の電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊は、減算器９０７によって、インバータ回路４のコモンモード電圧を相殺するように演算される。
コモンモード電圧は、コモンモードノイズの発生源となる電圧である。コモンモード電圧は、負荷の中性点電位が変動して、インバータと負荷とを繋ぐケーブル又は負荷の浮遊容量を介して流れるゼロ相電流の原因となる電圧である。コモンモード電圧の変動が大きいと、単相ブリッジ回路５，６，７とモータ２とを繋ぐケーブル又はモータ２の浮遊容量を介してゼロ相電流が流れ、コモンモードノイズが発生して周辺機器へ悪影響を及ぼしたり、モータ２の軸受が劣化したりする。このため、コモンモード電圧の値及び変動は、小さい程よい。
減算器９０７では、第１の電圧指令の和が正の場合は第２の電圧指令の和が負（非正値）となるように、三相の相電圧指令に共通の電圧成分が重畳される。また、第１の電圧指令の和が負の場合は第２の電圧指令の和が正（非負値）となるように、三相の相電圧指令に共通の電圧成分が重畳されることになる。従って、コモンモード電圧は抑制され、その結果、コモンモードノイズが低減される。
第２の電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊は、オフセット調整器９０３に入力される。オフセット調整器９０３では、第２の電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊の最大値が、各単相ブリッジ回路の直流側コンデンサ電圧の絶対値を超えないように、三相の共通の電圧が重畳される。
ＰＷＭ制御器９０４は、これらの第２の電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊に基づく電圧が出力されるように、単相ブリッジ回路５，６，７におけるデッドタイム挿入前のゲート信号ｇｓｕ１’〜ｇｓｕ４’，ｇｓｖ１’〜ｇｓｖ４’，ｇｓｗ１’〜ｇｓｗ４’を生成する。
図５は、実施の形態１のＰＷＭ制御器９０４における動作の説明に供する第１の図である。図６は、実施の形態１のＰＷＭ制御器９０４における動作の説明に供する第２の図である。図５及び図６の横軸は、何れも時間を表している。また、図５及び図６では、上段部側から、第２の電圧指令ｖｓｘ ＊、ゲート信号ｇｓｘ１’，ｇｓｘ３’，ｇｓｘ２’，ｇｓｘ４’、単相電圧指令ｖｓｘｉ ＊の各信号が太線で示されている。また、第２の電圧指令ｖｓｘ ＊が示される上段部には、上側キャリア信号ｃｈ及び下側キャリア信号ｃｌの波形が太線で示されている。上側キャリア信号ｃｈの周期と下側キャリア信号ｃｌの周期は、同じである。上側キャリア信号ｃｈ及び下側キャリア信号ｃｌの周期を「キャリア周期」と呼ぶ。
ＰＷＭ制御器９０４は、第２の電圧指令ｖｓｘ ＊の値と、上側キャリア信号ｃｈの値とを比較して、ゲート信号ｇｓｘ１’，ｇｓｘ３’を生成する。また、ＰＷＭ制御器９０４は、第２の電圧指令ｖｓｘ ＊の値と、下側キャリア信号ｃｌの値とを比較して、ゲート信号ｇｓｘ２’，ｇｓｘ４’を生成する。上側キャリア信号ｃｈは、ゼロ電圧値から単相ブリッジ回路５，６，７に出力させる電圧の最大値ｖｓｄｃとの間で変化する三角波の信号である。また、下側キャリア信号ｃｌは、単相ブリッジ回路５，６，７に出力させる電圧の最小値−ｖｓｄｃからゼロ電圧値との間で変化する三角波の信号である。なお、本稿において、単相ブリッジ回路５，６，７に出力させる電圧の最大値を「第１電圧」と呼び、単相ブリッジ回路５，６，７に出力させる電圧の最小値を「第２電圧」と呼ぶ場合がある。
図５に示されるように、ｖｓｘ ＊＞ｃｈの場合、ｇｓｘ１’をＨ、ｇｓｘ３’をＬにし、ｖｓｘ ＊≦ｃｈの場合、ｇｓｘ１’をＬ、ｇｓｘ３’をＨにする。また、図６に示されるように、ｖｓｘ ＊≧ｃｌの場合、ｇｓｘ２’をＨ、ｇｓｘ４’をＬにし、ｖｓｘ ＊＜ｃｌの場合、ｇｓｘ２’をＬ、ｇｓｘ４’をＨにする。瞬時値としての単相電圧指令ｖｓｘｉ ＊は、図５及び図６の下段部に示されるものとなる。なお、単相電圧指令ｖｓｘｉ ＊をキャリア周期の１周期に渡って積分した時間平均値は、第２の電圧指令ｖｓｘ ＊となる。即ち、第２の電圧指令ｖｓｘ ＊によるＰＷＭ制御によって、平均値としての第２の電圧指令ｖｓｘ ＊に基づく電圧を単相ブリッジ回路５，６，７から出力することができる。
以下の表２には、単相ブリッジ回路５，６，７へのゲート信号と、単相ブリッジ回路５，６，７に指令する単相電圧指令ｖｓｘｉ ＊との関係が示されている。ＰＷＭ制御器９０４及びデッドタイム挿入器９０６は、図４で説明した要領でデッドタイムを挿入しつつ、表２の関係を用いて、単相ブリッジ回路５，６，７へのゲート信号を生成する。
Figure 0006682049
上記のように、実施の形態１においては、電圧指令を三角波と比較してゲート信号を生成するＰＷＭ制御を用いる。また、実施の形態１においては、単相ブリッジ回路５，６，７のスイッチング周波数をインバータ回路４のスイッチング周波数よりも高くする。単相ブリッジ回路５，６，７のスイッチング周波数は、キャリア周期の逆数である。これにより、インバータ回路４のスイッチング損失を低減しながら、負荷であるモータ２へ高調波成分の少ない電力を供給することができる。また、前述したように、実施の形態１においては、単相ブリッジ回路５，６，７の直流側コンデンサ電圧は、直流電源３の電圧の半分の約１／２に設定されている。これにより、単相ブリッジ回路５，６，７においては、スイッチング周波数の高い半導体スイッチング素子を利用できると共に、スイッチング損失を低減することができる。
図７は、実施の形態１における故障時ゲート制御器９０５Ａにおける動作の説明に供する第１の図である。具体的に、図７では、図１に示す単相ブリッジ回路６の第４の半導体スイッチング素子が開放故障した状況が示されている。また、図８は、実施の形態１における故障時ゲート制御器９０５Ａにおける動作の説明に供する第２の図である。具体的に、図８では、図１に示す単相ブリッジ回路６の第４の半導体スイッチング素子が短絡故障した状況が示されている。なお、図７及び図８では、各半導体スイッチング素子は、ＲＣ−ＩＧＢＴとしている。
故障時ゲート制御器９０５Ａは、半導体スイッチング素子の回路上の位置及び故障の状況に応じて、単相ブリッジ回路のゲート信号を修正する。本稿で言う「故障の状況に応じて」とは、半導体スイッチング素子が短絡故障しているか、開放故障しているかを識別することを意味する。本稿で言う「回路上の位置に応じて」とは、故障した半導体スイッチング素子のレグ及びアームの正負を識別することを意味する。半導体スイッチング素子が故障した場合、故障した半導体スイッチング素子が属する相の単相ブリッジ回路の出力電圧をゼロに制御する。図７及び図８は、単相ブリッジ回路６を示しており、故障した半導体スイッチング素子が属する相は、ｖ相である。なお、故障した半導体スイッチング素子が属する相を「故障相」と呼ぶ場合がある。
図７に示す故障の場合、正側の半導体スイッチング素子は開放故障のためオンに制御することはできない。このため、両レグの２つの負側の半導体スイッチング素子、即ち逆側のアームの２つの半導体スイッチング素子をオンに制御することで、出力電圧をゼロにする。なお、出力電圧をゼロに制御するといっても、２つの半導体スイッチング素子のオン抵抗分の電圧降下が発生することは言うまでもない。即ち、本稿で言う「出力電圧ゼロ」は、単相ブリッジ回路の出力電圧がゼロと見なされる状態に制御することを意味する。
また、図８に示す故障の場合、正側の半導体スイッチング素子は短絡故障のためオフに制御することはできない。この場合、同じレグの負側の半導体スイッチング素子をオンに制御すると、レグに印加される直流電圧を短絡させてしまう。従って、出力電圧をゼロにするためには、両レグの２つの正側の半導体スイッチング素子、即ち同じ側のアームの２つの半導体スイッチング素子をオンにするために、短絡故障した正側の半導体スイッチング素子を含む２つの正側の半導体スイッチング素子をオンに制御する。
なお、図示は省略するが、負側の半導体スイッチング素子が開放故障の場合は、正側の２つの半導体スイッチング素子をオンに制御する。また、負側の半導体スイッチング素子が短絡故障の場合は、負側の２つの半導体スイッチング素子をオンにするために、短絡故障した負側の半導体スイッチング素子を含む２つの負側の半導体スイッチング素子をオンに制御する。なお、故障状況とゲート信号との対応関係を以下の表３に示す。
Figure 0006682049
デッドタイム挿入器９０６は、故障時ゲート制御器９０５Ａによって生成されたゲート信号にデッドタイムを挿入して、単相ブリッジ回路５，６，７へのゲート信号ｇｓｕ１〜ｇｓｕ４，ｇｓｖ１〜ｇｓｖ４，ｇｓｗ１〜ｇｓｗ４を生成する。
なお、実施の形態１において、故障の判別は、半導体スイッチング素子の電圧とゲート信号とを用いて行う。具体的に、ゲート信号がＨであるのに、半導体スイッチング素子の電圧がオン電圧相当に小さくなっていない場合は、開放故障と判別する。また、ゲート信号がＬであるのに電圧がオン電圧相当に小さくなっている場合は、短絡故障と判別する。なお、ここで示した手法は一例であり、他の手法を用いてもよい。
図９は、実施の形態１に係る電力変換装置１の非故障時における動作波形を示す図である。図９の例では、直流電源３の直流電圧ｖｍｄｃを５４０Ｖとし、単相ブリッジ回路５，６，７の直流側コンデンサ電圧の絶対値ｖｓｄｃを１３５Ｖとしている。
また、図９の動作波形において、（ａ）はモータを駆動するための相電圧指令である。（ｂ）はインバータ回路への第１の電圧指令である。（ｃ）は各単相ブリッジ回路への第２の電圧指令である。前述したように、第１及び第２の電圧指令は、正弦波状電圧の相電圧指令から分割された一方及び他方の電圧指令である。（ｄ）は各単相ブリッジ回路の出力電圧である。（ｅ）はモータ２の各相に印加される相電圧である。（ｆ）はモータ２の各相に流れる相電流である。（ｇ）はｗ相の単相ブリッジ回路の正側の半導体スイッチング素子に流れる電流である。（ｈ）はモータ２に供給される電力である負荷電力である。
前述したように、モータ２を駆動するための相電圧指令は、インバータ回路４への第１の電圧指令と、単相ブリッジ回路５，６，７への第２の電圧指令とに分割され、モータ２に供給されている。単相ブリッジ回路５，６，７が第２の電圧指令をＰＷＭ制御して、直流側コンデンサ電圧を出力することで、負荷電流は歪みの少ない正弦波状の波形に制御されている。図９の（ｂ），（ｃ）の波形を見れば分かるように、第１の電圧指令の和が正の場合は第２の電圧指令の和が負となるように、第１の電圧指令の和が負の場合は第２の電圧指令の和が正となるように、三相で共通の電圧成分が重畳されている。これにより、コモンモード電圧を低減することができ、コモンモードノイズを抑制するためのＥＭＩ（Ｅｌｅｃｔｒｏ Ｍａｇｎｅｔｉｃ Ｉｎｔｅｒｆｅｒｅｎｃｅ）フィルタを小型化し、軽量化することができる。
図１０は、実施の形態１に係る電力変換装置１の故障時における動作波形を示す図である。具体的に、図１０には、ｗ相の単相ブリッジ回路７の正側の半導体スイッチング素子の１つが短絡故障し、この故障した半導体スイッチング素子を含む正側の２つの半導体スイッチング素子をオンに制御したときの動作波形が示されている。なお、（ａ）〜（ｈ）が表す波形の種類は、図９と同じである。
図１０（ｄ）の動作波形により、ｗ相の単相ブリッジ回路７の出力電圧がゼロに制御されていることが分かる。この制御は、前述したように、短絡故障した故障相（図１０の例はｗ相）の半導体スイッチング素子を含む２つの半導体スイッチング素子を常にオンにすることで実現できる。図１０（ｇ）において、一点鎖線はｗ相の単相ブリッジ回路７の第１の半導体スイッチング素子に流れるスイッチング電流ｉｗ１を示し、破線はｗ相の単相ブリッジ回路７の第４の半導体スイッチング素子に流れるスイッチング電流ｉｗ４を示している。単相ブリッジ回路７は、負荷電流をバイパスするように動作するため、各半導体スイッチング素子に流れる電流は、互いに電流の極性が反転したものになっている。図１０（ｆ）の破線で示す波形を図９（ｆ）の破線で示す波形と比較すると、ｗ相電流の歪みは非故障時よりも大きくなっている。また、図１０（ｈ）に示されるように、負荷電力の瞬時値の脈動は非故障時よりも大きくなっている。しかしながら、この程度の歪み及び脈動は、許容可能である。また、負荷電力は全てインバータ回路４が分担しているため、負荷電力の平均値は、図１０（ｈ）に示されるように、正常時と同等に保たれていることが分かる。従って、電力変換装置１の運転を継続しても、所要の電力をモータ２に供給することができる。
以上説明したように、実施の形態１に係る電力変換装置は、半導体スイッチング素子が故障した場合は、故障した半導体スイッチング素子が属する相の単相ブリッジ回路の出力電圧をゼロにして運転を継続する。これにより、故障相の電力は、インバータ回路が負担するように動作する。これにより、半導体スイッチング素子が故障した場合であっても、予備のインバータを追加で設けることなく、電力変換装置の運転を継続することができる。
また、実施の形態１に係る電力変換装置によれば、半導体スイッチング素子が故障した場合であっても、供給電力を低下させること無く、負荷への電力供給を継続することができる。これにより、低コスト、且つ小型軽量、且つ冗長運転が可能な電力変換装置を構成できるという従来にない顕著な効果が得られる。
また、実施の形態１に係る電力変換装置では、第１の電圧指令の和が正の場合は第２の電圧指令の和が非正値となるように、三相の相電圧指令に共通の電圧成分が重畳され、第１の電圧指令の和が負の場合は第２の電圧指令の和が非負値となるように、三相の相電圧指令に共通の電圧成分が重畳される。これにより、コモンモード電圧を低減することができ、コモンモードノイズを抑制するためのＥＭＩフィルタを小型化し、軽量化することができる。
実施の形態２．
実施の形態１では、各単相ブリッジ回路を構成する半導体スイッチング素子のうちの１つが故障した場合に、故障相の単相ブリッジ回路の出力電圧をゼロに制御することで、運転を継続できる実施の形態について説明した。一方、各単相ブリッジ回路を構成する半導体スイッチング素子のうちの２つ以上が故障した場合、実施の形態１の構成では、単相ブリッジ回路の出力電圧をゼロに制御することができない場合がある。実施の形態２では、そのような場合でも運転を継続できる電力変換装置について説明する。
図１１は、実施の形態２に係る電力変換装置１０の構成を示す回路図である。図１１において、実施の形態２に係る電力変換装置１０では、図１に示す実施の形態１に係る電力変換装置１の構成において、電力変換制御器９Ａが電力変換制御器１４Ｂに置き替えられている。また、単相ブリッジ回路５，６，７のそれぞれに並列に接続されるバイパススイッチ１１，１２，１３が設けられている。具体的に、バイパススイッチ１１，１２，１３は、インバータ回路４の交流端子に接続されるそれぞれの端子と、モータ２に接続されるそれぞれの端子との間に接続される。なお、その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
図１２は、実施の形態２における電力変換制御器１４Ｂの構成を示すブロック図である。図１２において、実施の形態２における電力変換制御器１４Ｂでは、図２に示す実施の形態１における電力変換制御器９Ａの構成において、故障時ゲート制御器９０５Ａが故障時ゲート制御器１４０１Ｂに置き替えられている。また、バイパス制御器１４０２が追加されている。その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
故障時ゲート制御器１４０１Ｂは、半導体スイッチング素子に故障が発生した場合、故障した半導体スイッチング素子が属する相の単相ブリッジ回路のゲート信号を全てＬにする。一方、故障が発生せずに、正常運転が行われる場合は、何も処理せずに、ゲート信号を通過させる。
バイパス制御器１４０２は、バイパススイッチ１１，１２，１３をオン又はオフするためのスイッチング信号ｓｕ，ｓｖ，ｓｗを生成する。スイッチング信号ｓｕは、ｕ相のバイパススイッチ１１をオン又はオフにするスイッチング信号である。スイッチング信号ｓｖは、ｖ相のバイパススイッチ１２をオン又はオフにするスイッチング信号である。スイッチング信号ｓｗは、ｗ相のバイパススイッチ１３をオン又はオフにするスイッチング信号である。
バイパス制御器１４０２は、半導体スイッチング素子の故障が発生しない正常時は、全てのスイッチング信号をＬにして、全てのバイパススイッチ１１，１２，１３をオフに制御しておく。半導体スイッチング素子に故障が発生した場合は、故障相のバイパススイッチのスイッチング信号をＨに制御して、故障相のバイパススイッチをオンにし、故障相の単相ブリッジ回路の出力電圧をゼロにする。
上述のバイパススイッチの動作により、故障相の単相ブリッジ回路の半導体スイッチング素子のうち、２つ以上が故障しても、モータ２への電力供給を継続することができる。
実施の形態１の場合、例えば２つのレグのうち片方のレグの正側の半導体スイッチング素子が開放故障し、もう片方のレグの負側の素子が開放故障した場合は、単相ブリッジ回路の出力電圧を略ゼロにすることができない構成である。また、実施の形態１の場合、片方のレグの正側の半導体スイッチング素子が短絡故障し、もう片方のレグの負側の素子が短絡故障した場合も、単相ブリッジ回路の出力電圧を略ゼロにすることができない構成である。これに対し、バイパススイッチを用いる実施の形態２の構成の場合、２つ以上の半導体スイッチング素子が故障した場合でも、バイパススイッチをオンにすることで、電力変換装置の運転を継続することができる。
また、バイパススイッチを用いる実施の形態２の場合、故障した半導体スイッチング素子の回路上の位置を特定したり、当該故障が短絡故障であるのか開放故障であるのかを判断したりする必要がない。これにより、簡単且つ迅速に、故障した半導体スイッチング素子が属する相の単相ブリッジ回路をバイパスして、負荷への電力供給を継続することができる。
図１３は、実施の形態２に係る電力変換装置１０の故障時における動作波形を示す図である。具体的に、図１３には、ｗ相の半導体スイッチング素子が故障し、故障した半導体スイッチング素子に属する相であるｗ相のバイパススイッチをオンにしたときの動作波形が示されている。図１３の動作波形において、（ａ）はモータを駆動するための相電圧指令である。（ｂ）はインバータ回路への第１の電圧指令である。（ｃ）は各単相ブリッジ回路への第２の電圧指令である。（ｄ）は各単相ブリッジ回路の出力電圧である。（ｅ）はモータ２の各相に印加される相電圧である。（ｆ）はモータ２の各相に流れる相電流である。（ｇ）はｗ相のバイパススイッチに流れる電流である。（ｈ）はモータ２に供給される負荷電力である。
図１３（ｄ）の動作波形により、ｗ相の単相ブリッジ回路７の出力電圧がゼロに制御されていることが分かる。なお、図１３（ｆ）の破線で示す波形を図９（ｆ）の破線で示す波形と比較すると、ｗ相電流の歪みは非故障時よりも大きくなっている。また、図１３（ｈ）に示されるように、負荷電力の瞬時値の脈動は非故障時よりも大きくなっている。しかしながら、この程度の歪み及び脈動は、許容可能である。また、負荷電力は全てインバータ回路４が分担しているため、負荷電力の平均値は、図１３（ｈ）に示されるように、正常時と同等に保たれていることが分かる。従って、電力変換装置１０の運転を継続しても、所要の電力をモータ２に供給することができる。
以上説明したように、実施の形態２に係る電力変換装置は、単相ブリッジ回路のそれぞれに並列に接続されるバイパススイッチを備え、半導体スイッチング素子が故障した場合には、故障した半導体スイッチング素子が属する相の単相ブリッジ回路のバイパススイッチをオンにする。これにより、２つ以上の半導体スイッチング素子が故障した場合であっても、予備のインバータを追加で設けることなく、電力変換装置の運転を継続することができる。
なお、実施の形態２に係る電力変換装置では、半導体スイッチング素子に故障が発生した場合には、故障した半導体スイッチング素子が属する相の単相ブリッジ回路のゲート信号を全てオフにする制御することが好ましい。このように制御すれば、半導体スイッチング素子の故障態様の差異に関わらず、電力変換装置の動作を安定化することができる。
また、実施の形態２に係る電力変換装置によれば、２つ以上の半導体スイッチング素子が故障した場合であっても、供給電力を低下させること無く、負荷への電力供給を継続することができる。これにより、低コスト、且つ小型軽量、且つ冗長運転が可能な電力変換装置を構成できるという従来にない顕著な効果が得られる。
実施の形態３．
実施の形態３に係る電力変換装置は、実施の形態１に係る電力変換装置の構成を高電圧化したものである。図１４は、実施の形態３に係る電力変換装置１５の構成を示す回路図である。図１４において、実施の形態３に係る電力変換装置１５では、図１に示す実施の形態１に係る電力変換装置１の構成において、インバータ回路４がインバータ回路１７に置き替えられている。また、単相ブリッジ回路５，６，７が、それぞれ単相ブリッジ回路１８，１９，２０に置き替えられている。なお、その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
図１４の構成において、直流電源３の直流電圧ｖｍｄｃは１．５ｋＶであり、実施の形態１の直流電源３の直流電圧ｖｍｄｃよりも高くしている。直流電源３の直流電圧ｖｍｄｃを高くすることにより、電力変換装置１５に流れる電流を小さくして、電力変換装置１５の配線などを軽量化することができる。このとき、単相ブリッジ回路１８，１９，２０の直流側コンデンサ電圧の絶対値ｖｓｄｃは、直流電源３の電圧の半分の約１／２である約３７５Ｖに保持されている。
また、インバータ回路１７及び単相ブリッジ回路１８，１９，２０に用いる半導体スイッチング素子については、以下の点を考慮して選定する。
（ａ）ＳｉＣ素子はＳｉ素子に比べて、オン電圧及びスイッチング損失の小さい半導体スイッチング素子を形成できる。
（ｂ）広く普及しているＳｉ素子は安価であるのに対し、３．３ｋＶのような高耐圧のＳｉＣ素子は、販売が始まったばかりであり、入手困難な上、高価である。
（ｃ）ＩＧＢＴは、ＭＯＳＦＥＴと比べてオン電圧を小さくできる。
上記の点を踏まえ、インバータ回路１７の半導体スイッチング素子としては、例えばＳｉ製の３．３ｋＶ耐圧のＩＧＢＴを利用する。また、単相ブリッジ回路１８，１９，２０には、ワイドバンドギャップ半導体素子である、例えばシリコンカーバイド（ＳｉＣ）製の１．２ｋＶ耐圧のＭＯＳＦＥＴを利用する。即ち、直流電圧の高いインバータ回路１７には、Ｓｉ製のＩＧＢＴを用い、直流電圧の低い単相ブリッジ回路には、ＳｉＣ製のＭＯＳＦＥＴを用いる。
電力変換装置１５を動作させる際、単相ブリッジ回路１８，１９，２０のスイッチング周波数をインバータ回路１７のスイッチング周波数よりも高くする。また、インバータ回路１７は、１パルス電圧で動作させる。単相ブリッジ回路１８，１９，２０には、ＳｉＣ製のＭＯＳＦＥＴを利用しているため、スイッチング損失の増加を抑制することができる。また、インバータ回路１７には、オン電圧の小さいＳｉ製のＩＧＢＴを利用しているので、導通損失を低減しつつ、スイッチング損失の増加を抑制することができる。
図１５は、実施の形態３に係る電力変換装置１５の非故障時における動作波形を示す図である。また、図１６は、実施の形態３に係る電力変換装置１５の故障時における動作波形を示す図である。具体的に、図１６には、ｗ相の単相ブリッジ回路２０の負側の半導体スイッチング素子の１つが開放故障し、この故障した半導体スイッチング素子の逆側のアームである正側の２つの半導体スイッチング素子をオンに制御したときの動作波形が示されている。なお、図１５及び図１６の各図において、（ａ）〜（ｈ）が表す波形の種類は、図９と同じである。
図９と図１５の動作波形を比較し、また、図１０と図１６の動作波形を比較すれば明らかなように、振幅値を除き、各動作波形は比例的に推移している。このため、実施の形態１と同様の効果が得られる。即ち、実施の形態３に係る電力変換装置によれば、半導体スイッチング素子が故障した場合であっても、予備のインバータを追加で設けることなく、電力変換装置の運転を継続することができる。また、半導体スイッチング素子が故障した場合であっても、供給電力を低下させること無く、負荷への電力供給を継続することができる。これにより、低コスト、且つ小型軽量、且つ冗長運転が可能な電力変換装置を構成できるという従来にない顕著な効果が得られる。
また、上記の効果に加え、実施の形態３に係る電力変換装置によれば、電力変換装置の構成を高電圧化した場合であっても、導通損失を低減しつつ、スイッチング損失の増加を抑制することができる。
次に、上記で説明した実施の形態１から実施の形態３に係る電力変換装置におけるハードウェアの構成について、図１７及び図１８を参照して説明する。図１７は、実施の形態１から実施の形態３に係る電力変換制御器９Ａ，１４Ｂの各機能を実現するハードウェア構成の一例を示す図である。図１８は、実施の形態１から実施の形態３に係る電力変換制御器９Ａ，１４Ｂの各機能を実現するハードウェア構成の他の例を示す図である。なお、電力変換制御器９Ａ，１４Ｂの各機能とは、電力変換制御器９Ａ，１４Ｂに含まれる、第１電圧指令演算器９０１、デッドタイム挿入器９０２，９０６、オフセット調整器９０３、ＰＷＭ制御器９０４、故障時ゲート制御器９０５Ａ，１４０１Ｂ、減算器９０７及びバイパス制御器１４０２の機能を指している。
電力変換制御器９Ａ，１４Ｂの各機能は、処理回路を用いて実現することができる。図１７では、実施の形態１から実施の形態３の構成における電力変換制御器９Ａ，１４Ｂが専用処理回路２１に置き替えられている。専用のハードウェアを利用する場合、専用処理回路２１は単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ−Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、又は、これらを組み合わせたものが該当する。電力変換制御器９Ａ，１４Ｂの各機能のそれぞれを処理回路で実現してもよいし、まとめて処理回路で実現してもよい。
また、図１８では、実施の形態１から実施の形態３の構成における電力変換制御器９Ａ，１４Ｂが、プロセッサ２２と、記憶装置２３とに置き替えられている。プロセッサ２２は、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、又はＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）といった演算手段であってもよい。また、記憶装置２３としては、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）といった不揮発性又は揮発性の半導体メモリを例示することができる。
プロセッサ２２及び記憶装置２３を利用する場合は、電力変換制御器９Ａ，１４Ｂの各機能は、ソフトウェア、ファームウェア、又はこれらの組合せにより実現される。ソフトウェア又はファームウェアは、プログラムとして記述され、記憶装置２３に記憶される。プロセッサ２２は記憶装置２３に記憶されたプログラムを読みだして実行する。また、これらのプログラムは、電力変換制御器９Ａ，１４Ｂの各機能の手順及び方法をコンピュータに実行させるものであるとも言える。
電力変換制御器９Ａ，１４Ｂの各機能は、一部をハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現してもよい。例えば、デッドタイム挿入器９０２，９０６、ＰＷＭ制御器９０４、故障時ゲート制御器９０５Ａ，１４０１Ｂ、及びバイパス制御器１４０２の機能を専用のハードウェアを用いて実現し、第１電圧指令演算器９０１、オフセット調整器９０３及び減算器９０７の機能をプロセッサ２２及び記憶装置２３を用いて実現してもよい。
なお、上記の各実施の形態において、負荷はモータであり、動作波形等においてはモータをトルク制御する場合を一例として説明したが、これに限定されない。モータは、速度制御されるものであってもよい。また、負荷はモータ以外であってもよい。また、負荷接続の例として、電力変換装置を系統電源又は他の電力変換器に接続して、有効電力や無効電力を制御する用途であってもよい。また、直流電源は電圧源の記号で説明したが、バッテリを利用してもよいし、電力系統から変圧器や半導体スイッチング素子を用いて整流した電圧を利用してもよい。また、三相３レベルインバータは、ダイオードクランプ形を例示して説明したが、キャパシタクランプ形であってもよいし、各相の出力端子と直流中性点との間に双方向スイッチを利用したものであってもよい。
また、実施の形態３では、インバータ回路の半導体スイッチング素子が３．３ｋＶ耐圧のＩＧＢＴであり、各単相ブリッジ回路の半導体スイッチング素子が１．２ｋＶ耐圧のＭＯＳＦＥＴを例示したが、これらに限定されない。半導体スイッチング素子の耐圧は、実施の形態の値に制限されず、自由に設定できる。また、ワイドバンドギャップ半導体素子として、ＳｉＣ素子を例示したが、これに限定されない。ＳｉＣ素子に代えて、炭化ケイ素（ＳｉＣ）、窒化ガリウム（ＧａＮ）、酸化ガリウム（Ｇａ２Ｏ３）、ダイヤモンドなどで形成された素子を例示できる。
また、実施の形態３では、高電圧側のインバータ回路にＳｉ製の半導体スイッチング素子を利用し、低電圧側の各単相ブリッジ回路にＳｉＣ製の半導体スイッチング素子を利用したが、これに限定されない。高電圧側のインバータ回路にＳｉＣ製の半導体スイッチング素子を利用し、低電圧側の各単相ブリッジ回路にＳｉ製の半導体スイッチング素子を利用してもよい。このように高電圧側にＳｉＣ製の素子を利用することで、より直流電圧の高い電力変換装置を構成することができる。
また、上記の各実施の形態において、各単相ブリッジ回路の直流側コンデンサ電圧は、直流電源の電圧の半分の約１／２に設定したが、直流電源の電圧の半分の約１／３に設定してもよい。少なくとも単相ブリッジ回路とインバータ回路の直流電圧に差をつけるようにすれば、本稿で説明したように、オン電圧又はスイッチング損失を考慮しながら、半導体スイッチング素子を使い分けることができる。
なお、各単相ブリッジ回路の直流側コンデンサ電圧を、直流電源の電圧の半分の約１／３に設定する手法は公知であり、以下の文献を参照されたい。
『Ｃｅｓａｒ Ｓｉｌｖａ ｅｔ ａｌ，“Ｃｏｎｔｒｏｌ ｏｆ ａｎ Ｈｙｂｒｉｄ Ｍｕｌｔｉｌｅｖｅｌ Ｉｎｖｅｒｔｅｒ ｆｏｒ Ｃｕｒｒｅｎｔ Ｗａｖｅｆｏｒｍ Ｉｍｐｒｏｖｅｍｅｎｔ”， ＩＥＥＥ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｉｎｄｕｓｔｒｉａｌ Ｅｌｅｃｔｒｏｎｉｃｓ，Ｃａｍｂｒｉｄｇｅ，ＵＫ，２００８，ｐｐ．２３２９−２３３５．』
また、本稿において、故障の判別は、半導体スイッチング素子の電圧とゲート信号とを用いて行ったが、これに限定されない。例えば、半導体スイッチング素子としてパワーモジュールを利用した場合には、スイッチング素子の故障信号を利用できる場合がある。
また、本稿において、インバータ回路の電圧波形は１パルス電圧及び３パルス電圧で説明したが、これらのパルス数に制限されない。また、複数のパルス数の電圧は、電圧指令とキャリアとを比較するＰＷＭ制御で生成してもよい。
また、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
１，１０，１５ 電力変換装置、２ モータ、３ 直流電源、４，１７ インバータ回路、４ａ，４ｂ，４ｃ 交流端子、５，６，７，１８，１９，２０ 単相ブリッジ回路、５ａ，６ａ，７ａ コンデンサ、５ａ１，５ａ２ 端子、８ モータ制御器、９Ａ，１４Ｂ 電力変換制御器、１１，１２，１３ バイパススイッチ、２１ 専用処理回路、２２ プロセッサ、２３ 記憶装置、９０１ 第１電圧指令演算器、９０２，９０６ デッドタイム挿入器、９０３ オフセット調整器、９０４ ＰＷＭ制御器、９０５Ａ，１４０１Ｂ 故障時ゲート制御器、９０７ 減算器、１４０２ バイパス制御器。

Claims (13)

  1. 直流電力を負荷への交流電力に変換して前記負荷に有効電力を供給する電力変換装置であって、
    直流電源の正負端子間に接続されたインバータ回路と、
    それぞれが前記インバータ回路の互いに異なる１つの相の交流端子と前記負荷との間に直列に接続される３つの単相ブリッジ回路と、
    相電圧指令に基づいて前記インバータ回路及び３つの前記単相ブリッジ回路の動作を制御するゲート信号を発生する制御器と、
    を備え、
    前記制御器は、
    前記単相ブリッジ回路の半導体スイッチング素子が故障した場合は、故障した半導体スイッチング素子が属する相の前記単相ブリッジ回路の出力電圧をゼロにして有効電力を供給する運転を継続し、
    故障した半導体スイッチング素子が属する相を故障相とするとき、
    負側の前記半導体スイッチング素子が短絡故障した場合には、前記故障相における前記単相ブリッジ回路の両レグの負側の２つの前記半導体スイッチング素子をオンにするゲート信号を生成し、
    正側の前記半導体スイッチング素子が短絡故障した場合には、前記故障相における前記単相ブリッジ回路の両レグの正側の２つの前記半導体スイッチング素子をオンにするゲート信号を生成する
    ことを特徴とする電力変換装置。
  2. 前記制御器は、
    正側の前記半導体スイッチング素子が開放故障した場合には、前記故障相における前記単相ブリッジ回路の両レグの負側の２つの前記半導体スイッチング素子をオンにするゲート信号を生成し、
    負側の前記半導体スイッチング素子が開放故障した場合には、前記故障相における前記単相ブリッジ回路の両レグの正側の２つの前記半導体スイッチング素子をオンにするゲート信号を生成する
    ことを特徴とする請求項１に記載の電力変換装置。
  3. 各相の前記単相ブリッジ回路のそれぞれに並列に接続されるバイパススイッチを備え、
    前記制御器は、
    前記単相ブリッジ回路の前記半導体スイッチング素子が故障した場合、前記故障相の前記単相ブリッジ回路に接続された前記バイパススイッチをオンに制御する
    ことを特徴とする請求項１又は２に記載の電力変換装置。
  4. 前記制御器は、前記単相ブリッジ回路の前記半導体スイッチング素子の２個以上が故障した場合、前記故障相の前記単相ブリッジ回路に接続された前記バイパススイッチをオンに制御する
    ことを特徴とする請求項３に記載の電力変換装置。
  5. 前記半導体スイッチング素子が故障した場合、
    前記制御器は、前記故障相における前記単相ブリッジ回路のゲート信号を全てオフにする
    ことを特徴とする請求項３又は４に記載の電力変換装置。
  6. 前記インバータ回路には、ナローバンドギャップ半導体で形成された半導体スイッチング素子を用い、
    前記単相ブリッジ回路には、ワイドバンドギャップ半導体で形成された半導体スイッチング素子を用いる
    ことを特徴とする請求項１から５の何れか１項に記載の電力変換装置。
  7. 前記単相ブリッジ回路のスイッチング周波数は、前記インバータ回路のスイッチング周波数よりも高い
    ことを特徴とする請求項１から６の何れか１項に記載の電力変換装置。
  8. 前記単相ブリッジ回路の直流側コンデンサ電圧は、前記インバータ回路の相電圧ステップ幅の約半分又はそれ以下である
    ことを特徴とする請求項１から７の何れか１項に記載の電力変換装置。
  9. 前記制御器は、
    正弦波状電圧の相電圧指令を、前記インバータ回路に指令する第１の電圧指令と、３つの前記単相ブリッジ回路のそれぞれに指令する第２の電圧指令とに分割し、
    前記第１の電圧指令の和が正値の場合は、３つの前記第２の電圧指令の和が非正値となるように３つの前記第２の電圧指令のそれぞれに共通の電圧成分を重畳し、又は、
    前記第１の電圧指令の和が負値の場合は、３つの前記第２の電圧指令の和が非負値となるように、３つの前記第２の電圧指令のそれぞれに共通の電圧成分を重畳する
    ことを特徴とする請求項１から８の何れか１項に記載の電力変換装置。
  10. 前記正弦波状電圧の基本波成分を前記インバータ回路が出力する
    ことを特徴とする請求項９に記載の電力変換装置。
  11. 前記第１の電圧指令は、前記相電圧指令の基本波周期において、絶対値が前記直流電源の電圧の１／２であり、且つ極性が正又は負の電圧がそれぞれ１回ずつ繰り返される１パルス電圧である
    ことを特徴とする請求項９又は１０に記載の電力変換装置。
  12. 前記１パルス電圧は、前記相電圧指令の位相及び位相角αに対し、前記位相がゼロからα、π−αからπ＋α、及び２π−αから２πの範囲ではゼロ値であり、前記位相がαからπ−αの範囲では正値であり、前記位相がπ＋αから２π−αの範囲では負値であり、
    前記位相角αは、前記相電圧指令の振幅をｖｐｈｐ、前記インバータ回路の直流電圧をｖｍｄｃとするときに、以下の（１）式で決定される
    ことを特徴とする請求項１１に記載の電力変換装置。
    Figure 0006682049
  13. 前記インバータ回路は、３レベルインバータである
    ことを特徴とする請求項１から１２の何れか１項に記載の電力変換装置。
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