WO2020235101A1 - 電力変換装置 - Google Patents

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鉄也 小島
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三菱電機株式会社
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Definitions

  • the present invention relates to a power conversion device that converts DC power into AC power to the load and supplies it to the load while suppressing noise or harmonics.
  • Patent Document 1 shows an example of a power conversion device that converts DC power into AC power to the load and supplies it to the load while suppressing noise or harmonics.
  • the power conversion device described in Patent Document 1 is a device of a type called a cascade type multi-level inverter in which a single-phase inverter is connected in series to each phase of a three-phase three-level inverter.
  • the feature of this method is that the DC side capacitor voltage of the single-phase inverter can be reduced as compared with the case where the three-phase two-level inverter and the single-phase inverter are connected in series. If the DC side capacitor voltage of the single-phase inverter can be reduced, the device can be miniaturized and the cost can be reduced. Therefore, this type of power conversion device can be miniaturized and reduced in cost.
  • the common mode voltage is a voltage at which the neutral point potential of the load fluctuates and causes a zero-phase current that flows through the cable connecting the inverter and the load or the stray capacitance of the load.
  • common mode noise is generated, which adversely affects peripheral devices and deteriorates the bearing of the motor, which is a load. Therefore, it is necessary to reduce common mode noise.
  • an EMI filter having a large size and a heavy weight is required, and there is a problem that the device becomes large.
  • the present invention has been made in view of the above, and an object of the present invention is to obtain a power conversion device capable of reducing common mode noise while avoiding an increase in size of the device.
  • the present invention is a power conversion device that converts DC power into AC power to the load and supplies it to the load.
  • the power converter consists of a three-phase three-level inverter connected between the positive and negative terminals of a DC power supply, and three single-phase three-level inverters, each of which is connected between a different phase AC terminal and a load. It is equipped with a phase inverter.
  • the power conversion device includes a controller that generates a gate signal that controls the operation of a three-phase three-level inverter and three single-phase inverters based on a sinusoidal phase voltage command.
  • the controller divides the sinusoidal phase voltage command into a three-phase instantaneous voltage command that commands a three-phase three-level inverter and an average voltage command that commands each of the three single-phase inverters. Further, when the sum of the three-phase instantaneous voltage commands is a positive value, the controller superimposes a common voltage component on each of the three average voltage commands so that the sum of the three average voltage commands is a non-positive value. To do. In addition, when the sum of the three-phase instantaneous voltage commands is negative, the controller superimposes a common voltage component on each of the three average voltage commands so that the sum of the three average voltage commands is non-negative. To do.
  • Block diagram showing the configuration of the power conversion controller according to the first embodiment The figure which shows the waveform example for one phase of the instantaneous voltage command generated by the instantaneous voltage command arithmetic unit of FIG.
  • FIG. 2 for explaining the operation in the PWM controller of the first embodiment.
  • Block diagram showing the configuration of the power conversion controller according to the second embodiment The figure which showed the example of the algorithm implemented in the common voltage superimposition of Embodiment 2 by the flowchart.
  • FIG. 1 shows the operation waveform of the main part at the time of the 3rd operation of the power conversion apparatus which concerns on Embodiment 2.
  • a circuit diagram showing the configuration of the power conversion device according to the third embodiment. Block diagram showing the configuration of the power conversion controller according to the third embodiment The figure which showed the example of the algorithm implemented in the common voltage superimposition of Embodiment 3 by the flowchart.
  • Block diagram showing the configuration of the power conversion controller according to the fourth embodiment The figure which shows the waveform example for one phase of the instantaneous voltage command generated by the instantaneous voltage command arithmetic unit of FIG.
  • FIG. 1 is a circuit diagram showing a configuration of a power conversion device according to the first embodiment.
  • the power conversion device 1 according to the first embodiment is a power conversion device that converts the DC power output from the DC power supply 3 into AC power to the motor 2 which is a load and supplies it to the motor 2.
  • the power conversion device 1 includes a three-phase three-level inverter 4, single-phase inverters 5, 6 and 7, and a power conversion controller 9A as a controller.
  • a three-phase three-level inverter 4 is connected between the positive and negative terminals of the DC power supply 3, and between the AC terminals 4a, 4b, 4c of one phase different from each other of the three-phase three-level inverter 4 and each phase of the motor 2.
  • Single-phase inverters 5, 6 and 7 are connected to, respectively.
  • the torque command T * is input to the motor controller 8.
  • the motor controller 8 calculates a sinusoidal phase voltage command v u * , v v * , v w * so that the torque generated in the motor 2 becomes a desired torque based on the torque command T * , and is a power conversion controller. Output to 9A.
  • the power conversion controller 9A uses the semiconductor element of the three-phase three-level inverter 4 and the single-phase inverter 5 so that the voltage based on the sinusoidal phase voltage commands v u * , v v * , and v w * is applied to the motor 2.
  • the gate signals g mu1 to g mu4 are abbreviations for the four gate signals g mu1 , g mu2 , g mu3 , and g mu4 . The same is true for others.
  • Gate signals g mu1 to g mu4 , g mv1 to g mv4 , and g mw1 to g mw4 are gate signals applied to the gate of the semiconductor element of the three-phase three-level inverter 4.
  • the gate signal g mu1 is a gate signal applied to the first semiconductor element of the first phase (for example, U phase)
  • the gate signal g mu2 is the second semiconductor element of the first phase.
  • the gate signal g mu3 is a gate signal applied to the third semiconductor element of the first phase
  • the gate signal g mu4 is the fourth semiconductor element of the first phase. It is a gate signal applied to.
  • the first to fourth semiconductor elements are connected in series, and both ends of the set of four semiconductor elements connected in series are electrically connected between the positive and negative terminals of the DC power supply 3.
  • a set of semiconductor elements of other phases is also connected in the same manner.
  • the gate signal g mv1 is a gate signal applied to the first semiconductor element of the second phase (for example, V phase), and the gate signal g mv2 is applied to the second semiconductor element of the second phase.
  • the gate signal g mv3 is a gate signal applied to the third semiconductor element of the second phase, and the gate signal g mv4 is applied to the fourth semiconductor element of the second phase. It is a gate signal to be performed.
  • the gate signal g mw1 is a gate signal applied to the first semiconductor element of the third phase (for example, W phase), and the gate signal g mw2 is applied to the second semiconductor element of the third phase.
  • the gate signal g mw3 is a gate signal applied to the third semiconductor element of the third phase, and the gate signal g mw4 is applied to the fourth semiconductor element of the third phase. It is a gate signal to be performed.
  • the gate signals g su1 to g su4 are gate signals applied to the gate of the semiconductor element of the single-phase inverter 5.
  • the gate signal g su1 is a gate signal applied to the first semiconductor element located on the high potential side of the first leg
  • the gate signal g su2 is the gate signal g su2 on the low potential side of the second leg.
  • the gate signal g su3 is a gate signal applied to the second semiconductor element
  • the gate signal g su3 is a gate signal applied to the third semiconductor element on the low potential side of the first leg
  • the gate signal g su 4 is a third. This is a gate signal applied to the fourth semiconductor element on the high potential side of the leg 2.
  • the first and third semiconductor elements are connected in series in this order to form the first leg, and both ends of the first leg are electrically connected to both ends of the capacitor 5a.
  • the fourth and second semiconductor elements are connected in series in this order to form the second leg, and both ends of the second leg are electrically connected to both ends of the capacitor 5a.
  • the gate signals g sv1 to g sv4 are gate signals applied to the gate of the semiconductor element of the single-phase inverter 6.
  • the gate signal g sv1 is a gate signal applied to the first semiconductor element located on the high potential side of the first leg
  • the gate signal g sv2 is the gate signal g sv2 on the low potential side of the second leg.
  • It is a gate signal applied to the second semiconductor element
  • the gate signal g sv3 is a gate signal applied to the third semiconductor element on the low potential side of the first leg
  • the gate signal g sv4 is the third. This is a gate signal applied to the fourth semiconductor element on the high potential side of the leg 2.
  • the first and third semiconductor elements are connected in series in this order to form the first leg, and both ends of the first leg are electrically connected to both ends of the capacitor 6a.
  • the fourth and second semiconductor elements are connected in series in this order to form the second leg, and both ends of the second leg are electrically connected to both ends of the capacitor 6a.
  • the gate signals g sw1 to g sw4 are gate signals applied to the gate of the semiconductor element of the single-phase inverter 7.
  • the gate signal g sw1 is a gate signal applied to the first semiconductor element located on the high potential side of the first leg
  • the gate signal g sw2 is the gate signal g sw2 on the low potential side of the second leg.
  • It is a gate signal applied to the second semiconductor element
  • the gate signal g sw3 is a gate signal applied to the third semiconductor element on the low potential side of the first leg
  • the gate signal g sw4 is the third. This is a gate signal applied to the fourth semiconductor element on the high potential side of the leg 2.
  • the first and third semiconductor elements are connected in series in this order to form the first leg, and both ends of the first leg are electrically connected to both ends of the capacitor 7a.
  • the fourth and second semiconductor elements are connected in series in this order to form the second leg, and both ends of the second leg are electrically connected to both ends of the capacitor 7a.
  • the voltage applied to the motor 2 is an appropriate combination of the DC voltage of the DC power supply 3 and the DC side capacitor voltages of the single-phase inverters 5, 6 and 7, and is added in consideration of the combination and polarity. Or it becomes the subtracted positive or negative DC voltage.
  • the DC side capacitor voltage is the voltage of the capacitors 5a, 6a, 7a.
  • the DC voltage of the DC power supply 3 is referred to as “v mdc ”
  • the absolute value of the DC side capacitor voltage of the single-phase inverters 5, 6 and 7 is referred to as “v sdc ”.
  • the directions of the arrows attached next to the symbol v mdc and the symbol v sdc indicate the polarity.
  • the absolute value vsdc of the DC side capacitor voltage of the single-phase inverters 5, 6 and 7 is about 1 which is the phase voltage step width of the three-phase three-level inverter, that is, half the voltage of the DC power supply 3. It is assumed that it is held at / 2.
  • FIG. 2 is a block diagram showing the configuration of the power conversion controller 9A according to the first embodiment.
  • the power conversion controller 9A according to the first embodiment includes an instantaneous voltage command calculator 901A, a dead time inserter 902, 904, a pulse width modulation (PWM) controller 903, and a subtraction. It is equipped with a vessel 905.
  • PWM pulse width modulation
  • the instantaneous voltage command calculator 901A calculates the instantaneous voltage commands v mui * , v mvi * , and v mwi * that command the three-phase three-level inverter 4.
  • FIG. 3 shows the waveforms of one phase of the instantaneous voltage commands v mui * , v mvi * , and v mwi * .
  • FIG. 3 is a diagram showing an example of a waveform for one phase of the instantaneous voltage command generated by the instantaneous voltage command calculator 901A of FIG.
  • the voltage waveform shown in FIG. 3 has an absolute value that is 1/2 of the DC voltage v mdc of the DC power supply 3 and a polarity in the fundamental wave period of the sinusoidal phase voltage commands v u * , v v * , v w *.
  • the fundamental wave period is the period from 0 ° elec to 360 ° elec in the figure.
  • the instantaneous voltage command is represented by v mxi * .
  • the subscript x in this notation represents any one of the u, v, and w phases. The same notation may be used for the sinusoidal phase voltage command as appropriate.
  • the horizontal axis of FIG. 3 represents the phase of the sinusoidal phase voltage command v x * , and the unit is the electric angle (° elec).
  • the one-pulse voltage representing the instantaneous voltage command v mxi * is a voltage waveform that changes according to the phase and the phase angle ⁇ of the sinusoidal phase voltage command v x * .
  • the details of the phase angle ⁇ will be described below. Further, in this paper, the phase angle ⁇ may be referred to as a “first phase angle”.
  • the value of one pulse voltage is a zero value at phase zero, becomes a positive value at phase ⁇ , returns to a zero value at phase 180- ⁇ , becomes a negative value at phase 180 + ⁇ , and becomes a phase 360. It changes to return to the zero value at - ⁇ .
  • Replacing the electrical angle with radians in other words, the value of one pulse voltage is zero in the range of phase zero to ⁇ , ⁇ - ⁇ to ⁇ + ⁇ , and 2 ⁇ - ⁇ to 2 ⁇ , and the phase is ⁇ . It is a positive value in the range of ⁇ - ⁇ , and is a negative value in the range of ⁇ + ⁇ to 2 ⁇ - ⁇ .
  • the zero value referred to in this paper does not mean a completely zero value, and it is permissible to take a value close to zero. That is, the zero value referred to in this paper is a concept including a value considered to be zero.
  • the amplitude of the sinusoidal phase voltage command v x * is v php
  • the above-mentioned phase angle ⁇ is determined by the following equation.
  • the command value of the DC side capacitor voltage of the single-phase inverters 5, 6 and 7 is held at about 1/2 of the voltage of the DC power supply 3 of the three-phase three-level inverter 4. If disturbance occurs and the DC side capacitor voltage of the single-phase inverters 5, 6 and 7 becomes larger than the command value, the share of the three-phase three-level inverter 4 is reduced and the single-phase inverters 5, 6 and 7 are shared. Increase the share of. As a result, the fluctuation of the DC voltage can be reduced.
  • the instantaneous voltage command calculator 901A generates the instantaneous voltage command v mii * , v mvi * , v mwi * , and at the same time, the instantaneous voltage command v mii * , v mvi * , v mwi *.
  • the gate signal g mu1 ' ⁇ g mu4' for outputting a voltage based on, g mv1 ' ⁇ g mv4' , to generate the g mw1 ' ⁇ g mw4'.
  • the dead time for preventing the arm short circuit in the three-phase three-level inverter 4 is not inserted.
  • Table 1 shows the relationship between the gate signal to the three-phase three-level inverter 4 and the instantaneous voltage command v mxi * commanded to the three-phase three-level inverter 4.
  • the instantaneous voltage command calculator 901A uses the relationships shown in Table 1 to generate a gate signal to the three-phase three-level inverter 4.
  • Dead time inserter 902 the gate signal g mu1 ' ⁇ g mu4', g mv1 ' ⁇ g mv4', g mw1 ' ⁇ g mw4' to by inserting the dead time, a new gate signal g mu1 ⁇ g mu4 , G mv1 to g mv4 , g mw1 to g mw4 are generated.
  • FIG. 4 shows a method of inserting the dead time.
  • FIG. 4 is a diagram showing a method of inserting the dead time in the dead time inserter 902 of the first embodiment.
  • the waveform of g'in the upper part shows the gate signal before the dead time is inserted
  • the waveform of g in the lower part shows the gate signal after the insertion.
  • H represents high
  • L represents low.
  • the dead time is inserted so as to be delayed by the dead time t d at the timing when the gate signal changes from L to H. The same applies to other embodiments.
  • the instantaneous voltage commands v mui * , v mvi * , v mwi * commanding the three-phase three-level inverter 4 are subtracted from the sinusoidal phase voltage commands v u * , v v * , v w * , and the subtractor 905 subtracts them.
  • the average voltage commands v su * , v sv * , and v sw * that command the single-phase inverters 5, 6 and 7 are generated.
  • the average voltage commands v su * , v sv * , and v sw * to the single-phase inverters 5, 6 and 7 are calculated so as to cancel the common mode voltage of the three-phase three-level inverter 4.
  • the sum of the instantaneous voltage commands is positive, the sum of the average voltage commands is negative (non-positive value), and when the sum of the instantaneous voltage commands is negative, the sum of the average voltage commands is positive.
  • a common voltage component is superimposed on the three-phase average voltage command so that it becomes (non-negative value).
  • the PWM controller 903 outputs the gate signal g su1 before the dead time is inserted in the single-phase inverters 5, 6 and 7 so that the voltage based on these average voltage commands v su * , v sv * , and v sw * is output.
  • ' ⁇ g su4 ', g sv1 ' ⁇ g sv4 ', g sw1 ' ⁇ g sw4 ' are generated.
  • FIG. 5 is a first diagram for explaining the operation of the PWM controller 903 of the first embodiment.
  • FIG. 6 is a second diagram for explaining the operation of the PWM controller 903 of the first embodiment.
  • the horizontal axes of FIGS. 5 and 6 both represent time.
  • the average voltage command v sx * , the gate signal g sx1 ', g sx3 ', g sx2 ', g sx4 ', and the single-phase voltage command v sxi * are signaled from the upper side. It is shown by a thick line.
  • the upper portion of the average voltage command v sx * is shown, the waveform of the upper carrier signal c h and lower carrier signal c l are shown in bold. Period and the period of the lower carrier signal c l of the upper carrier signal c h are the same. The period of the upper carrier signal c h and lower carrier signal c l is referred to as a "carrier cycle".
  • PWM controller 903 the value of the average voltage command v sx *, by comparing the values of the upper carrier signal c h, the gate signal g sx1 ', g sx3' produces formed a. Further, PWM controller 903 compares the average voltage command v sx * value, and the value of the lower carrier signal c l, the gate signal g sx2 ', g sx4' to generate.
  • Upper carrier signal c h is a triangular wave signal of which varies between a maximum value v sdc voltage to be output from the zero voltage value to the single-phase inverter 5, 6, 7.
  • the lower the carrier signal c l is a triangular wave signal of which varies between a zero voltage value from the minimum value -v sdc voltage to be output to the single-phase inverter 5, 6, 7.
  • the maximum value of the voltage output to the single-phase inverters 5, 6 and 7 is called the "first voltage”
  • the minimum value of the voltage output to the single-phase inverters 5, 6 and 7 is called the "second voltage”. May be called.
  • the single-phase voltage command v sxi * as an instantaneous value is shown in the lower part of FIGS. 5 and 6.
  • the time average value obtained by integrating the single-phase voltage command v sxi * over one carrier cycle is the average voltage command v sx * . That is, it is possible to output the PWM control by the average voltage command v sx *, the average voltage command v voltage based on sx * as average values from the single-phase inverter 5, 6, 7.
  • Table 2 below shows the relationship between the gate signals to the single-phase inverters 5, 6 and 7 and the single-phase voltage command v sxi * commanded to the single-phase inverters 5, 6 and 7.
  • the PWM controller 903 and the dead time inserter 904 generate gate signals to the single-phase inverters 5, 6 and 7 by using the relationship shown in Table 2 while inserting the dead time as described in FIG.
  • PWM control is used in which the voltage command is compared with the triangular wave to generate a gate signal.
  • the switching frequency of the single-phase inverters 5, 6 and 7 is set higher than the switching frequency of the three-phase three-level inverter 4.
  • the switching frequencies of the single-phase inverters 5, 6 and 7 are the reciprocals of the carrier period. As a result, it is possible to supply electric power with a small harmonic component to the motor 2, which is a load, while reducing the switching loss of the three-phase three-level inverter 4.
  • the DC side capacitor voltage of the single-phase inverters 5, 6 and 7 is set to the phase voltage step width of the three-phase three-level inverter 4, that is, about 1/2 of the voltage of the DC power supply 3. doing.
  • semiconductor elements having a high switching frequency can be used, and switching loss can be reduced.
  • FIG. 7 is a diagram showing an operation waveform of a main part during the first operation of the power conversion device 1 according to the first embodiment.
  • FIG. 8 is a diagram showing an operation waveform of a main part at the time of the first operation of the power conversion device of Patent Document 1 as a comparative example.
  • the DC voltage v mdc of the DC power supply 3 is 500 V
  • the absolute value v sdc of the DC side capacitor voltage of the single-phase inverters 5, 6 and 7 is 125 V.
  • the first operation referred to here refers to the operation of the power conversion device 1 when the motor 2, which is a load, rotates at high speed. That is, the operation waveforms of FIGS. 7 and 8 are examples when the rotation speed of the motor 2 is high.
  • the meaning of high speed is relative, and means that the speed is higher than that of the example of FIG. 9 described later.
  • (a) is a sinusoidal phase voltage command for driving the motor.
  • (B) is an instantaneous voltage command for a three-phase three-level inverter, and
  • (c) is an average voltage command for a single-phase inverter.
  • the instantaneous voltage command and the average voltage command are one and the other voltage commands separated from the sinusoidal phase voltage command.
  • (D) is a common mode voltage.
  • (E) is a voltage waveform of PWM control in a single-phase inverter. Further, in FIG. 8, as (f), the waveform of the sinusoidal phase voltage command after superimposing the zero-phase AC voltage is shown.
  • the common mode voltage is a voltage that is a source of common mode noise.
  • the common mode voltage is a value obtained by summing the three-phase phase voltages actually supplied to the motor 2 and dividing by the number of phases. If the fluctuation of the common mode voltage is large, a zero-phase current flows through the cable connecting the single-phase inverters 5, 6 and 7 and the stray capacitance of the motor 2, and common mode noise is generated, which adversely affects peripheral devices. Or the bearing of the motor 2 deteriorates. Therefore, the smaller the value and fluctuation of the common mode voltage, the better.
  • the value obtained by subtracting the instantaneous voltage command of the three-phase three-level inverter 4 from the sinusoidal phase voltage command is used as the average voltage command of the single-phase inverters 5, 6 and 7.
  • the average voltage command becomes a voltage that cancels the common mode voltage of the instantaneous voltage command. Therefore, in the example of the first embodiment, the peak value at which the common mode voltage pulsates is suppressed within ⁇ 83.3 V as shown in FIG. 7 (e).
  • the peak value at which the common mode voltage pulsates has increased to 125V.
  • the example of FIG. 8 shows an operating waveform under the same load conditions when a zero-phase AC voltage is superimposed on the average voltage command of a single-phase inverter in accordance with the gist of [0034] in the first embodiment of Patent Document 1. It shows.
  • the peak value of the average voltage command of the single-phase inverter can be reduced by superimposing the zero-phase AC voltage.
  • the sum of the average voltage command of the single-phase inverter after superimposing the zero-phase AC voltage and the instantaneous voltage command of the three-phase three-level inverter is the sine after superimposing the zero-phase AC voltage shown in FIG. 8 (f). It is a wavy phase voltage command. Looking at the waveforms shown in FIGS. 8 (d) and 8 (f), it can be understood that the pulsation of the common mode voltage of the output voltage increases because the zero-phase AC voltage, that is, the AC common mode voltage is superimposed.
  • the peak value of the average voltage command of the single-phase inverter is reduced by superimposing the zero-phase AC voltage on the average voltage command of the single-phase inverter, but by superimposing the zero-phase AC voltage.
  • the pulsation of the common mode voltage of the output voltage is increasing.
  • the sinusoidal phase voltage command is commanded to the three-phase three-level inverter 4, the three-phase instantaneous voltage command, and the average command to each of the three single-phase inverters 5, 6 and 7. It is divided into a voltage command.
  • the latter decreases when the former increases, and the latter increases when the former decreases. Therefore, in the configuration of the first embodiment, considering that a common voltage component is superimposed on each of the three average voltage commands in the three single-phase inverters 5, 6 and 7, the sum of the three-phase instantaneous voltage commands is In the case of a positive value, the concept of superimposing voltage components so that the sum of the three average voltage commands becomes zero or a negative value, that is, a non-positive value is born.
  • the voltage component common to each of the three average voltage commands is such that the sum of the three average voltage commands is zero or a positive value, that is, a non-negative value.
  • the concept of superimposing is born. A specific example of superimposing a common voltage component will be described in the second and subsequent embodiments described later.
  • the pulsation of the common mode voltage can be reduced.
  • the EMI filter for suppressing common mode noise can be made smaller and lighter.
  • common mode noise can be reduced while avoiding an increase in the size of the device.
  • the peak value of the average voltage command in the single-phase inverter can be reduced as compared with the first embodiment, so that the DC side capacitor voltage of the single-phase inverter can be reduced.
  • the DC side capacitor voltage value of the single-phase inverter is set to a fraction of the DC side capacitor voltage value of the three-phase three-level inverter. That is, since the original DC voltage value of the single-phase inverter is small, the effect of further reducing the DC side capacitor voltage value of the single-phase inverter is small.
  • FIG. 9 is a diagram showing an operation waveform of a main part of the power conversion device 1 according to the first embodiment during the second operation.
  • the second operation referred to here refers to the operation of the power conversion device 1 according to the first embodiment when the motor 2 which is a load rotates at a medium speed. That is, the operation waveform of FIG. 9 is an example when the rotation speed of the motor 2 is medium speed.
  • the example of the operation waveform of interest is the same as in FIG. 7.
  • FIG. 10 is a circuit diagram showing the configuration of the power conversion device according to the second embodiment.
  • the power conversion controller 9A is replaced with the power conversion controller 11B.
  • the other configurations are the same as or equivalent to the configurations of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • FIG. 11 is a block diagram showing a configuration of the power conversion controller 11B according to the second embodiment.
  • a common voltage superimposition device is used between the subtractor 905 and the PWM controller 903. 1101A has been added.
  • the common voltage superimposition unit 1101A includes an instantaneous voltage command v mui * , v mvi * , v mwi * , which is the output of the instantaneous voltage command calculator 901A, and an average voltage command v su1 * , v sv1 which is the output of the subtractor 905.
  • the common voltage superimposition unit 1101A can output the maximum average voltage commands v su1 * , v sv1 * , and v sw1 * that command each of the three single-phase inverters 5, 6 and 7.
  • the common voltage component is superimposed and corrected so as not to exceed the value and the minimum value that can be output.
  • the corrected average voltage commands v su2 * , v sv2 * , and v sw2 * are input signals to the PWM controller 903.
  • Other configurations are the same as or equivalent to the configuration of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and redundant description will be omitted.
  • FIG. 12 shows an example of the algorithm implemented by the common voltage superimposition device 1101A.
  • FIG. 12 is a flowchart showing an example of the algorithm implemented by the common voltage superimposition device 1101A of the second embodiment.
  • the three average voltage commands v su1 * , v sv1 * , and v sw1 * that command the single-phase inverters 5, 6 and 7 are set to the maximum phase v max , the intermediate phase v mid , and the minimum phase v min according to their values. Sort (step S1102).
  • the maximum phase v max is called the "first average voltage command”
  • the intermediate phase v mid is called the “second average voltage command”
  • the minimum phase v min is called the "third average voltage command”. May be called.
  • the common mode voltage of the instantaneous voltage command of the three-phase three-level inverter 4 is positive (step S1103).
  • the common mode voltage is a value obtained by adding up the three-phase phase voltages actually supplied to the motor 2 and dividing by the number of phases.
  • v mu1 + v mv1 + v mw1 which is the sum of the three-phase phase voltages, is used as the determination formula.
  • step S1104 When the common mode voltage is not a negative value (step S1104, No), the common mode voltage is a zero value, so the process proceeds to step S1105, and the three average voltage commands v su1 * , v sv1 * , and v sw1 * are respectively.
  • the value of the common voltage component vofst superimposed on is set to 0 (step S1105). Then, the common voltage component vofst is superimposed on each of the three average voltage commands v su1 * , v sv1 * , and v sw1 * , and the average voltage commands v su2 * , v sv2 * , and v sw2 * after the superposition are calculated. (Step S1106).
  • step S1103 when the common mode voltage of the three-phase three-level inverter 4 is a positive value (step S1103, Yes), in order to reduce the pulsation of the common mode voltage, the common mode voltage of the single phase inverters 5, 6 and 7 is set. Should be negative. At this time, it is determined whether or not the minimum phase v min exceeds the outputable minimum value ⁇ v sdc (step S1107). When the minimum phase v min exceeds the outputable minimum value ⁇ v sdc (step S1107, Yes), v ofst is determined so that the minimum phase v min becomes ⁇ v sdc (step S1108 ).
  • the minimum phase v min does not exceed the minimum outputable minimum value ⁇ v sdc (step S1107, No)
  • the value of the common voltage component v ofst is set to 0 (step S1109).
  • step S1104 when the common mode voltage of the three-phase three-level inverter 4 is a negative value (step S1104, Yes), in order to reduce the pulsation of the common mode voltage, the single-phase inverters 5, 6 and 7 are used.
  • the common mode voltage should be positive.
  • v off is determined so that the maximum phase v max becomes v sdc (step S1111 ).
  • step S1110, No when the maximum phase v max does not exceed the maximum outputable value v sdc (step S1110, No), the value of the common voltage component vofst is set to 0 (step S1112).
  • step S1111 and S1112 the process proceeds to step S1106 to perform the above-described arithmetic processing.
  • FIG. 13 is a diagram showing an operation waveform of a main part at the time of the second operation of the power conversion device 10 according to the second embodiment.
  • the example of FIG. 13 shows an operation waveform when the power conversion device 10 is operated under the same load conditions as the example of FIG. 9 according to the flowchart of FIG. Focusing on FIG. 13C, the average voltage command to the single-phase inverters 5, 6 and 7 does not exceed the maximum output value of 125V and the minimum value of -125V, and it is not overmodulated. I understand. Therefore, the harmonic component of the voltage supplied to the motor 2 does not increase and the loss does not increase. Further, focusing on FIG.
  • the power conversion device includes a three-phase instantaneous voltage command that commands a sinusoidal phase voltage command to a three-phase three-level inverter, and three single-phase inverters. It is divided into an average voltage command that commands each. Then, when the sum of the three-phase instantaneous voltage commands is a positive value, a common voltage component is superimposed on each of the three average voltage commands so that the sum of the three average voltage commands becomes a non-positive value. Alternatively, when the sum of the three-phase instantaneous voltage commands is a negative value, a common voltage component is superimposed on each of the three average voltage commands so that the sum of the three average voltage commands is a non-negative value.
  • the pulsation of the common mode voltage can be reduced.
  • common mode noise can be reduced.
  • the EMI filter for suppressing the common mode noise can be miniaturized and reduced in weight. As a result, it is possible to avoid an increase in the size of the device.
  • the first average voltage command having the largest value among the three average voltage commands is larger than the first voltage which is the maximum value of the voltage output to the single-phase inverter.
  • a common voltage component is superimposed on each of the three average voltage commands so that the first average voltage command becomes the first voltage.
  • the second average voltage command is issued.
  • a common voltage component is superimposed on each of the three average voltage commands so as to be the second voltage.
  • FIG. 14 is a diagram showing an operation waveform of a main part at the time of the third operation of the power conversion device according to the second embodiment.
  • the third operation referred to here refers to the operation of the power conversion device 10 according to the second embodiment when the motor 2 which is a load rotates at a low speed. That is, the operation waveform of FIG. 14 is an example when the rotation speed of the motor 2 is low.
  • the operation waveform example of interest is the same as in FIG.
  • the amplitude of the sinusoidal phase voltage command becomes small, and the pulse width of the instantaneous value voltage of the three-phase three-level inverter also becomes small.
  • the average voltage command of the single-phase inverter is correctly limited to 125V, which is the maximum voltage value that can be output, and -125V, which is the minimum voltage value, but the pulsation of the common mode voltage increases, and its peak value is 125V. Is increasing. Therefore, the common mode noise increases, and the EMI filter for suppressing this also increases in size. Therefore, in the third embodiment, a power conversion device capable of suppressing the pulsation of the common mode voltage even when the load voltage drops significantly will be described.
  • FIG. 15 is a circuit diagram showing the configuration of the power conversion device according to the third embodiment.
  • the power conversion controller 11B is replaced with the power conversion controller 13C in the configuration of the power conversion device 10 according to the second embodiment shown in FIG. There is.
  • the other configurations are the same as or equivalent to the configurations of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • FIG. 16 is a block diagram showing the configuration of the power conversion controller 13C according to the third embodiment.
  • the common voltage superimposing device 1101A is replaced with the common voltage superimposing device 1301B in the configuration of the power conversion controller 11B according to the second embodiment shown in FIG. There is.
  • Other configurations are the same as or equivalent to those of the second embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • FIG. 17 shows an example of the algorithm implemented by the common voltage superimposition device 1301B.
  • FIG. 17 is a flowchart showing an example of the algorithm implemented by the common voltage superimposition device 1301B of the third embodiment.
  • the processing blocks that are the same as or equivalent to the flowchart of the second embodiment shown in FIG. 12 are designated by the same reference numerals and duplicated description will be omitted as appropriate.
  • step S1103 when the common mode voltage of the three-phase three-level inverter 4 is a positive value (step S1103, Yes), in order to reduce the pulsation of the common mode voltage, the common modes of the single-phase inverters 5, 6 and 7 are used. The voltage should be negative.
  • step S1107 it is determined whether or not the minimum phase v min exceeds the outputable minimum value ⁇ v sdc (FIG. 12: step S1107), and the minimum phase v min can be output.
  • v sdc was exceeded (FIG. 12: step S1107, Yes)
  • v ofst was determined so that the minimum phase v min was ⁇ v sdc (FIG. 12: step S1108).
  • step S1303 when the difference between the intermediate phase v mid and the minimum phase v min is larger than the absolute value v sdc (step S1302, Yes), v offst is calculated so that the intermediate phase v mid becomes zero (step S1303).
  • step S1106 the process proceeds to step S1106 to perform the above-described arithmetic processing.
  • step S1104 when the common mode voltage of the three-phase three-level inverter 4 is a negative value (step S1104, Yes), in order to reduce the pulsation of the common mode voltage, the single-phase inverters 5, 6 and 7 are used.
  • the common mode voltage should be positive.
  • the three-phase three-level inverter 4 does not operate so as to cancel the common mode voltage.
  • the difference between the maximum phase v max and the intermediate phase v mid is larger than the absolute value v sdc of the DC side capacitor voltage of the single-phase inverters 5, 6 and 7.
  • FIG. 18 is a diagram showing an operation waveform of a main part at the time of the third operation of the power conversion device 12 according to the third embodiment.
  • the example of FIG. 18 shows an operation waveform when the power conversion device 12 is operated under the same load conditions as the example of FIG. 14 according to the flowchart of FIG. Focusing on FIG. 18D, it can be seen that the peak value of the pulsation of the common mode voltage is suppressed within ⁇ 83.3V. Therefore, according to the power conversion device 12 according to the third embodiment, in addition to the effects of the first and second embodiments, the common mode noise can be suppressed even when the load voltage is significantly reduced, which is unprecedentedly remarkable. Effect can be obtained.
  • the first average voltage command is larger than the first voltage, and the value of the first average voltage command and the three average voltage commands is higher.
  • a common voltage component is superimposed on the three average voltage commands so that the second voltage command becomes zero.
  • the second voltage command is zero.
  • a common voltage component is superimposed on the three average voltage commands so as to be.
  • Embodiment 4 In the first to third embodiments, the three-phase three-level inverter 4 is operated with a one-pulse voltage, but the switching frequency may be increased if the number of switchings is sufficient.
  • the power conversion device according to the fourth embodiment which can operate the three-phase three-level inverter 4 so as to operate at a three-pulse voltage, will be described.
  • FIG. 19 is a circuit diagram showing the configuration of the power conversion device according to the fourth embodiment.
  • the power conversion controller 13C is replaced with the power conversion controller 15D in the configuration of the power conversion device 12 according to the third embodiment shown in FIG. There is.
  • the other configurations are the same as or equivalent to the configurations of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • FIG. 20 is a block diagram showing the configuration of the power conversion controller 15D according to the fourth embodiment.
  • the instantaneous voltage command calculator 901A is replaced with the instantaneous voltage command calculator 1501B in the configuration of the power conversion controller 13C according to the third embodiment shown in FIG.
  • the common voltage superimposition 1301B has been replaced by the common voltage superimposition 1502C.
  • Other configurations are the same as or equivalent to those of the second embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • the instantaneous voltage command calculator 1501B calculates the instantaneous voltage commands v mui * , v mvi * , and v mwi * that command the three-phase three-level inverter 4.
  • the waveforms of the instantaneous voltage commands v mui * , v mvi * , and v mwi * are different from those of the first embodiment and are as shown in FIG.
  • FIG. 21 is a diagram showing a waveform example of one phase of the instantaneous voltage command generated by the instantaneous voltage command calculator 1501B of FIG. 20.
  • the voltage waveform shown in FIG. 21 has an absolute value that is 1/2 of the DC voltage v mdc of the DC power supply 3 and a polarity in the fundamental wave period of the sinusoidal phase voltage commands v u * , v v * , v w *. Is a 3-pulse voltage in which a positive or negative voltage is repeated three times each.
  • the fundamental wave period is the period from 0 ° elec to 360 ° elec in the figure.
  • the three-pulse voltage representing the instantaneous voltage command v mxi * is a voltage waveform that changes according to the phase of the sinusoidal phase voltage command v x * and the phase angles ⁇ 1 , ⁇ 2 , and ⁇ 3. is there. Details of the phase angles ⁇ 1 , ⁇ 2 , and ⁇ 3 will be described below. Further, in this paper, the phase angle ⁇ 1 may be referred to as a “first phase angle”, the phase angle ⁇ 2 may be referred to as a “second phase angle”, and the phase angle ⁇ 3 may be referred to as a “third phase angle”.
  • the value of the three-pulse voltage is a zero value at phase zero, a positive value at phase ⁇ 1 , returns to a zero value at phase ⁇ 2 , and returns to a zero value at phase ⁇ 3 in the fundamental wave half cycle.
  • the period from phase 180 to 360 has a strange symmetric relationship with the waveform in the period from phase 0 to 180.
  • phase angles ⁇ 1 , ⁇ 2 , and ⁇ 3 satisfy the following equations. To decide.
  • m in the above equation (2) is the modulation factor, which is defined by the following equation.
  • the phase angle which is a variable is three and the constraint condition is one, the phase angle cannot be determined as it is. Therefore, in the third embodiment, the phase angle is determined so as to eliminate the low-order harmonic components. Specifically, the following two equations are added to the above equation (2), and three constraint conditions are set to determine the three phase angles ⁇ 1 , ⁇ 2 , and ⁇ 3 . Various numerical solutions such as Newton's method can be used to obtain this.
  • the single-phase inverters 5, 6 and 7 are used. No DC power supply is required on the DC side of the inverter. In this case, instead of the DC power supply, a capacitor or the like for smoothing the DC voltage may be connected.
  • FIG. 22 shows an example of the algorithm implemented by the common voltage superimposition device 1502C.
  • FIG. 22 is a flowchart showing an example of the algorithm implemented by the common voltage superimposition device 1502C of the fourth embodiment.
  • the processing blocks that are the same as or equivalent to the flowchart of the third embodiment shown in FIG. 17 are designated by the same reference numerals and duplicated description will be omitted as appropriate.
  • the portion different from the flowchart shown in FIG. 17 is the processing block shown in steps S1503 to S1506.
  • steps S1503 to S1506 When operating the three-phase three-level inverter 4 with a three-pulse voltage, even if the common mode voltage of the three-phase three-level inverter 4 is a zero value (step S1104, No), the single-phase inverters 5, 6, and 7 The average voltage command commanded to may exceed the minimum outputable value -v sdc . Therefore, it is determined whether or not the average voltage command commanded to the single-phase inverters 5, 6 and 7 exceeds the minimum outputable value ⁇ v sdc (step S1503), and exceeds the outputable minimum value ⁇ v sdc.
  • Step S1503, Yes the common voltage component vofst is determined so that the minimum phase v min is ⁇ v sdc (step S1504).
  • step S1503 when the average voltage command commanded to the single-phase inverters 5, 6 and 7 does not exceed the minimum outputable value ⁇ v sdc (step S1503, No), the average commanded to the single-phase inverters 5, 6 and 7 is further performed. It is determined whether or not the voltage command exceeds the maximum outputable value v sdc (step S1505). When the average voltage command commanded to the single-phase inverters 5, 6 and 7 exceeds the maximum outputable value v sdc (step S1505, Yes), the common voltage component v ofst so that the maximum phase v max becomes v sdc. Is determined (step S1506).
  • step S1505 when the maximum phase v max does not exceed the maximum outputable value v sdc (step S1505, No), the value of the common voltage component v ofst is set to 0 (step S1105). After steps S1504, S1505, and S1105, the process proceeds to step S1106 to perform the above-described arithmetic processing.
  • FIG. 23 is a diagram showing an operation waveform of a main part at the time of the second operation of the power conversion device 14 according to the fourth embodiment. That is, FIG. 23 shows an operation waveform when the motor 2 is operated at a medium speed in the power conversion device 14 according to the fourth embodiment.
  • FIG. 23 (d) Focusing on FIG. 23 (d), it can be seen that the peak value of the pulsation of the common mode voltage is similarly suppressed within ⁇ 83.3 V when the three-phase three-level inverter 4 is operated with a three-pulse voltage. Focusing on FIG. 23 (c), the average voltage command to the single-phase inverters 5, 6 and 7 is between the maximum output value of 125V and the minimum value of -125V, and overmodulation occurs. You can see that it is not done. Therefore, according to the power conversion device 14 of the fourth embodiment, common mode noise can be suppressed even when the three-phase three-level inverter 4 is operated with a three-pulse voltage. Further, since the common mode noise can be reduced, the EMI filter for suppressing the common mode noise can be miniaturized and reduced in weight. As a result, it is possible to avoid an increase in the size of the device.
  • FIG. 24 is a diagram showing an example of a hardware configuration that realizes each function of the power conversion controller according to the first to fourth embodiments.
  • FIG. 25 is a diagram showing another example of a hardware configuration that realizes each function of the power conversion controller according to the first to fourth embodiments.
  • the functions of the power conversion controller are common to the instantaneous voltage command calculators 901A and 1501B, the dead time inserters 902 and 904, and the PWM controller 903 included in the power conversion controllers 9A, 11B, 13C, and 15D. It refers to the functions of the voltage superimposition devices 1101A, 1301B, and 1502C.
  • Each function of the power conversion controller can be realized by using a processing circuit.
  • the power conversion controllers 9A, 11B, 13C, and 15D in the configurations of the first to fourth embodiments are replaced with the dedicated processing circuit 16.
  • the dedicated processing circuit 16 corresponds to a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC, an FPGA, or a combination thereof.
  • Each function of the power conversion controller may be realized by the processing circuit, or may be collectively realized by the processing circuit.
  • the power conversion controllers 9A, 11B, 13C, and 15D in the configurations of the first to fourth embodiments are replaced with the processor 17 and the storage device 18.
  • the processor 17 may be an arithmetic unit, a microprocessor, a microcomputer, a CPU (Central Processing Unit), or a DSP (Digital Signal Processor).
  • the storage device 18 a non-volatile or volatile semiconductor such as a RAM (Random Access Memory), a ROM (Read Only Memory), a flash memory, an EPROM (Erasable Program ROM), or an EEPROM (registered trademark) (Electrically EPROM). Can be exemplified.
  • each function of the power conversion controller is realized by software, firmware, or a combination thereof.
  • the software or firmware is described as a program and stored in the storage device 18.
  • the processor 17 reads out and executes the program stored in the storage device 18. It can also be said that these programs cause the computer to execute the procedure and method of each function of the power conversion controller.
  • Each function of the power conversion controller may be partially realized by hardware and partly realized by software or firmware.
  • the functions of the dead time inserters 902 and 904 and the PWM controller 903 are realized by using dedicated hardware, and the functions of the instantaneous voltage command calculators 901A and 1501B and the common voltage superimposition units 1101A, 1301B and 1502C are performed. It may be realized by using the processor 17 and the storage device 18.
  • the load is a motor, and the case of torque control of the motor in the operating waveform etc. has been described as an example, but the present invention is not limited to this. Even if the motor is speed controlled. Further, the load may be other than the motor. Further, as an example of load connection, the power conversion device may be connected to a system power supply or another power converter to control active power or reactive power. Further, although the DC power supply has been described by the symbol of the voltage source, a battery may be used, or a voltage rectified from the power system by using a transformer or a semiconductor element may be used.
  • the three-phase three-bell inverter has been described by exemplifying a diode clamp type, it may be a capacitor clamp type, or a bidirectional switch is used between the output terminal of each phase and the DC neutral point. It may be a thing.
  • the semiconductor elements used for the three-phase three-level inverter and the single-phase inverter are shown by the symbols of IGBT or MOSFET, but any semiconductor element that can be turned on and off may be used.
  • the voltage waveform of the three-phase three-level inverter has been described with one pulse voltage and three pulse voltage, it is not limited to the number of these pulses.
  • the voltage having a plurality of pulses may be generated by PWM control for comparing the voltage command and the carrier.
  • a pulse pattern with an optimized phase angle may be used. As the optimization conditions, not only the low-order harmonics may be eliminated, but also various conditions such as a method of minimizing the current effective value may be applied for optimization.
  • the configuration shown in the above-described embodiment shows an example of the content of the present invention, can be combined with another known technique, and is configured without departing from the gist of the present invention. It is also possible to omit or change a part of.
  • 1,10,12,14 Power converter 2 motor, 3 DC power supply, 4 3-phase 3-level inverter, 4a, 4b, 4c AC terminal, 5, 6, 7 single-phase inverter, 5a, 6a, 7a capacitor, 8 Motor controller, 9A, 11B, 13C, 15D power conversion controller, 16 dedicated processing circuit, 17 processor, 18 storage device, 901A, 1501B instantaneous voltage command calculator, 902,904 dead time inserter, 903 PWM controller, 905 subtractor 1101A, 1301B, 1502C common voltage superimposition.

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Abstract

電力変換装置（１０）は、正弦波状相電圧指令に基づいて三相３レベルインバータ（４）及び３つの単相インバータ（５，６，７）の動作を制御するゲート信号を発生する電力変換制御器（１１Ｂ）を備える。電力変換制御器（１１Ｂ）において、正弦波状相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊は、三相３レベルインバータ（４）に指令する三相の瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊と、３つの単相インバータ（５，６，７）のそれぞれに指令する平均電圧指令ｖｓｕ１ ＊，ｖｓｖ１ ＊，ｖｓｗ１ ＊とに分割される。三相の瞬時電圧指令の和が正値の場合は、３つの平均電圧指令の和が非正値となるように３つの平均電圧指令のそれぞれに共通の電圧成分が重畳され、三相の瞬時電圧指令の和が負値の場合は、３つの平均電圧指令の和が非負値となるように、３つの平均電圧指令のそれぞれに共通の電圧成分が重畳される。

Description

電力変換装置
　本発明は、ノイズ又は高調波を抑制しながら、直流電力を負荷への交流電力に変換して負荷に供給する電力変換装置に関する。
　ノイズ又は高調波を抑制しながら、直流電力を負荷への交流電力に変換して負荷に供給する電力変換装置の例が、下記特許文献１に示されている。特許文献１に記載の電力変換装置は、三相３レベルインバータの各相に単相インバータを直列接続したカスケード型マルチレベルインバータと呼ばれる方式の装置である。この方式の特徴は、三相２レベルインバータと単相インバータとを直列接続した場合と比べて、単相インバータの直流側コンデンサ電圧を低減できる点にある。単相インバータの直流側コンデンサ電圧を低減できれば、装置を小型化でき、コストも削減できる。従って、この方式の電力変換装置は、小型化及び低コスト化が可能である。
国際公開第２０１０／１０３６００号
　負荷への交流電力の供給を、インバータを用いて行う場合、コモンモード電圧が問題になることがある。コモンモード電圧は、負荷の中性点電位が変動して、インバータと負荷とを繋ぐケーブル又は負荷の浮遊容量を介して流れるゼロ相電流の原因となる電圧である。ゼロ相電流が流れると、コモンモードノイズが発生して周辺機器へ悪影響を及ぼしたり、負荷であるモータの軸受が劣化したりする。このため、コモンモードノイズを低減する必要がある。一方、コモンモードノイズを低減するには、サイズが大きく重量の重いＥＭＩフィルタが必要になり、装置が大型化するという問題がある。
　本発明は、上記に鑑みてなされたものであって、装置の大型化を回避しつつ、コモンモードノイズを低減することができる電力変換装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するために、本発明は、直流電力を負荷への交流電力に変換して負荷に供給する電力変換装置である。電力変換装置は、直流電源の正負端子間に接続された三相３レベルインバータと、それぞれが三相３レベルインバータの互いに異なる１つの相の交流端子と負荷との間に接続される３つの単相インバータと、を備える。また、電力変換装置は、正弦波状相電圧指令に基づいて三相３レベルインバータ及び３つの単相インバータの動作を制御するゲート信号を発生する制御器を備える。制御器は、正弦波状相電圧指令を、三相３レベルインバータに指令する三相の瞬時電圧指令と、３つの単相インバータのそれぞれに指令する平均電圧指令とに分割する。また、制御器は、三相の瞬時電圧指令の和が正値の場合は、３つの平均電圧指令の和が非正値となるように３つの平均電圧指令のそれぞれに共通の電圧成分を重畳する。また、制御器は、三相の瞬時電圧指令の和が負値の場合は、３つの平均電圧指令の和が非負値となるように、３つの平均電圧指令のそれぞれに共通の電圧成分を重畳する。
　本発明に係る電力変換装置によれば、装置の大型化を回避しつつ、コモンモードノイズを低減できるという効果を奏する。
実施の形態１に係る電力変換装置の構成を示す回路図 実施の形態１における電力変換制御器の構成を示すブロック図 図２の瞬時電圧指令演算器で生成される瞬時電圧指令の１相分の波形例を示す図 実施の形態１のデッドタイム挿入器におけるデッドタイムの挿入方法を示す図 実施の形態１のＰＷＭ制御器における動作の説明に供する第１の図 実施の形態１のＰＷＭ制御器における動作の説明に供する第２の図 実施の形態１に係る電力変換装置の第１の動作時における要部の動作波形を示す図 特許文献１の電力変換装置の第１の動作時における要部の動作波形を比較例として示す図 実施の形態１に係る電力変換装置の第２の動作時における要部の動作波形を示す図 実施の形態２に係る電力変換装置の構成を示す回路図 実施の形態２における電力変換制御器の構成を示すブロック図 実施の形態２の共通電圧重畳器で実施されるアルゴリズムの例をフローチャートで示した図 実施の形態２に係る電力変換装置の第２の動作時における要部の動作波形を示す図 実施の形態２に係る電力変換装置の第３の動作時における要部の動作波形を示す図 実施の形態３に係る電力変換装置の構成を示す回路図 実施の形態３における電力変換制御器の構成を示すブロック図 実施の形態３の共通電圧重畳器で実施されるアルゴリズムの例をフローチャートで示した図 実施の形態３に係る電力変換装置の第３の動作時における要部の動作波形を示す図 実施の形態４に係る電力変換装置の構成を示す回路図 実施の形態４における電力変換制御器の構成を示すブロック図 図２０の瞬時電圧指令演算器で生成される瞬時電圧指令の１相分の波形例を示す図 実施の形態４の共通電圧重畳器で実施されるアルゴリズムの例をフローチャートで示した図 実施の形態４に係る電力変換装置の第２の動作時における要部の動作波形を示す図 実施の形態１から実施の形態４に係る電力変換制御器の各機能を実現するハードウェア構成の一例を示す図 実施の形態１から実施の形態４に係る電力変換制御器の各機能を実現するハードウェア構成の他の例を示す図
　以下に添付図面を参照し、本発明の実施の形態に係る電力変換装置について詳細に説明する。なお、以下の実施の形態により、本発明が限定されるものではない。
実施の形態１．
　図１は、実施の形態１に係る電力変換装置の構成を示す回路図である。実施の形態１に係る電力変換装置１は、直流電源３から出力される直流電力を負荷であるモータ２への交流電力に変換して、モータ２に供給する電力変換装置である。電力変換装置１は、図１に示すように、三相３レベルインバータ４と、単相インバータ５，６，７と、制御器としての電力変換制御器９Ａを備えている。直流電源３の正負端子間には、三相３レベルインバータ４が接続され、三相３レベルインバータ４の互いに異なる１つの相の交流端子４ａ，４ｂ，４ｃと、モータ２の各相との間には、それぞれ単相インバータ５，６，７が接続されている。
　モータ制御器８には、トルク指令Ｔ＊が入力される。モータ制御器８は、モータ２に発生するトルクがトルク指令Ｔ＊に基づく所望のトルクとなるような正弦波状相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊を演算して電力変換制御器９Ａに出力する。電力変換制御器９Ａは、正弦波状相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊に基づく電圧がモータ２へ印加されるように、三相３レベルインバータ４の半導体素子及び単相インバータ５，６，７の半導体素子をスイッチング制御するためのゲート信号ｇｍｕ１～ｇｍｕ４，ｇｍｖ１～ｇｍｖ４，ｇｍｗ１～ｇｍｗ４，ｇｓｕ１～ｇｓｕ４，ｇｓｖ１～ｇｓｖ４，ｇｓｗ１～ｇｓｗ４を生成する。ゲート信号ｇｍｕ１～ｇｍｕ４は、４つのゲート信号ｇｍｕ１，ｇｍｕ２，ｇｍｕ３，ｇｍｕ４の短縮表記である。他のものも同様である。
　ゲート信号ｇｍｕ１～ｇｍｕ４，ｇｍｖ１～ｇｍｖ４，ｇｍｗ１～ｇｍｗ４は、三相３レベルインバータ４の半導体素子のゲートに印加されるゲート信号である。具体的に、ゲート信号ｇｍｕ１は、第１の相（例えばＵ相）の第１の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｕ２は、第１の相の第２の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｕ３は、第１の相の第３の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｕ４は、第１の相の第４の半導体素子に印加されるゲート信号である。第１から第４の半導体素子は直列に接続され、直列に接続された４つの半導体素子の組の両端は、直流電源３の正負端子間に電気的に接続される。他の相の半導体素子の組も同様に接続される。
　また、ゲート信号ｇｍｖ１は、第２の相（例えばＶ相）の第１の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｖ２は、第２の相の第２の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｖ３は、第２の相の第３の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｖ４は、第２の相の第４の半導体素子に印加されるゲート信号である。
　また、ゲート信号ｇｍｗ１は、第３の相（例えばＷ相）の第１の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｗ２は、第３の相の第２の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｗ３は、第３の相の第３の半導体素子に印加されるゲート信号であり、ゲート信号ｇｍｗ４は、第３の相の第４の半導体素子に印加されるゲート信号である。
　また、ゲート信号ｇｓｕ１～ｇｓｕ４は、単相インバータ５の半導体素子のゲートに印加されるゲート信号である。具体的に、ゲート信号ｇｓｕ１は、第１のレグの高電位側に位置する第１の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｕ２は、第２のレグの低電位側の第２の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｕ３は、第１のレグの低電位側の第３の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｕ４は、第２のレグの高電位側の第４の半導体素子に印加されるゲート信号である。第１及び第３の半導体素子はこの順で直列に接続されて第１のレグを構成し、第１のレグの両端はコンデンサ５ａの両端に電気的に接続される。同様に、第４及び第２の半導体素子はこの順で直列に接続されて第２のレグを構成し、第２のレグの両端はコンデンサ５ａの両端に電気的に接続される。
　また、ゲート信号ｇｓｖ１～ｇｓｖ４は、単相インバータ６の半導体素子のゲートに印加されるゲート信号である。具体的に、ゲート信号ｇｓｖ１は、第１のレグの高電位側に位置する第１の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｖ２は、第２のレグの低電位側の第２の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｖ３は、第１のレグの低電位側の第３の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｖ４は、第２のレグの高電位側の第４の半導体素子に印加されるゲート信号である。第１及び第３の半導体素子はこの順で直列に接続されて第１のレグを構成し、第１のレグの両端はコンデンサ６ａの両端に電気的に接続される。同様に、第４及び第２の半導体素子はこの順で直列に接続されて第２のレグを構成し、第２のレグの両端はコンデンサ６ａの両端に電気的に接続される。
　また、ゲート信号ｇｓｗ１～ｇｓｗ４は、単相インバータ７の半導体素子のゲートに印加されるゲート信号である。具体的に、ゲート信号ｇｓｗ１は、第１のレグの高電位側に位置する第１の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｗ２は、第２のレグの低電位側の第２の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｗ３は、第１のレグの低電位側の第３の半導体素子に印加されるゲート信号であり、ゲート信号ｇｓｗ４は、第２のレグの高電位側の第４の半導体素子に印加されるゲート信号である。第１及び第３の半導体素子はこの順で直列に接続されて第１のレグを構成し、第１のレグの両端はコンデンサ７ａの両端に電気的に接続される。同様に、第４及び第２の半導体素子はこの順で直列に接続されて第２のレグを構成し、第２のレグの両端はコンデンサ７ａの両端に電気的に接続される。
　図１の構成において、モータ２に印加される電圧は、直流電源３の直流電圧と、単相インバータ５，６，７の直流側コンデンサ電圧とが適宜組み合わされ、組み合わせ及び極性が考慮されて加算又は減算された、正又は負の直流電圧となる。直流側コンデンサ電圧は、コンデンサ５ａ，６ａ，７ａの電圧である。直流電源３の直流電圧を「ｖｍｄｃ」、単相インバータ５，６，７の直流側コンデンサ電圧の絶対値を「ｖｓｄｃ」と表記する。なお、記号ｖｍｄｃ及び記号ｖｓｄｃの横に付した矢印の向きは、極性を表している。また、実施の形態１において、単相インバータ５，６，７の直流側コンデンサ電圧の絶対値ｖｓｄｃは、三相３レベルインバータの相電圧ステップ幅、つまり直流電源３の電圧の半分の約１／２に保持されているものとする。
　実施の形態１の構成において、単相インバータ５，６，７の出力電圧を直列に接続する場合、単相インバータ５，６，７における各相電圧ステップ幅、つまり各直流電圧を２倍ずつ異ならせた値にすることで、より正弦波に近い出力電圧が得られることが知られている。詳細は、『山田正樹他：「階調制御型インバータを適用した瞬時電圧低下補償装置の開発」，電学論，Ｖｏｌ．１２７－Ｄ，Ｎｏ．４，ｐｐ．４５１－４５６（２００７）』を参照されたい。
　図２は、実施の形態１における電力変換制御器９Ａの構成を示すブロック図である。実施の形態１における電力変換制御器９Ａは、図２に示すように、瞬時電圧指令演算器９０１Ａ、デッドタイム挿入器９０２，９０４、パルス幅変調（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）制御器９０３、及び減算器９０５を備えている。
　瞬時電圧指令演算器９０１Ａは、三相３レベルインバータ４に指令する瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊を演算する。瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊の１相分の波形を図３に示す。図３は、図２の瞬時電圧指令演算器９０１Ａで生成される瞬時電圧指令の１相分の波形例を示す図である。
　図３に示す電圧波形は、正弦波状相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊の基本波周期において、絶対値が直流電源３の直流電圧ｖｍｄｃの１／２であり、且つ極性が正又は負の電圧がそれぞれ１回ずつ繰り返される１パルス電圧である。基本波周期は、図中の０°ｅｌｅｃから３６０°ｅｌｅｃまでの期間である。１パルス電圧を用いるとインバータのスイッチング回数が少なくなる。このため、スイッチング損失が低減されて、インバータの高効率化が図れる。
　図３では、瞬時電圧指令をｖｍｘｉ ＊で表している。この表記における添字ｘは、ｕ，ｖ，ｗ相のうちの何れか１相を表している。なお、正弦波状相電圧指令についても、適宜同様な表記を用いる場合がある。また、図３の横軸は、正弦波状相電圧指令ｖｘ ＊の位相を表しており、単位は電気角（°ｅｌｅｃ）である。
　瞬時電圧指令ｖｍｘｉ ＊を表す１パルス電圧は、図３に示すように、正弦波状相電圧指令ｖｘ ＊の位相及び位相角αに応じて変化する電圧波形である。位相角αの詳細は下述する。また、本稿において、位相角αを「第１の位相角」と呼ぶ場合がある。
　具体的に図３の例において、１パルス電圧の値は、位相ゼロではゼロ値であり、位相αで正値となり、位相１８０－αでゼロ値に戻り、位相１８０＋αで負値となり、位相３６０－αでゼロ値に戻るように変化している。電気角をラジアンに替え、別な表現で言い替えると、１パルス電圧の値は、位相がゼロからα、π－αからπ＋α、及び２π－αから２πの範囲ではゼロ値であり、位相がαからπ－αの範囲では正値であり、位相がπ＋αから２π－αの範囲では負値である。なお、本稿で言うゼロ値は、完全なゼロの値を意味するものではなく、ゼロに近い値をとることも許容される。即ち、本稿で言うゼロ値は、ゼロと見なされる値をも含む概念である。
　ここで、正弦波状相電圧指令ｖｘ ＊と、瞬時電圧指令ｖｍｘｉ ＊の両者の基本波成分を等しくするために、正弦波状相電圧指令ｖｘ ＊の振幅をｖｐｈｐとして、前述の位相角αを次式で決定する。
Figure JPOXMLDOC01-appb-M000002
　上記（１）式のように設定することは、三相３レベルインバータ４が基本波成分の電圧を出力して、モータ２に供給する基本波成分の電力の全てを分担することを意味する。このように設定した場合、単相インバータ５，６，７の直流側には直流電源が不要となり、電力変換装置１の小型化及び低コスト化が図れる。この場合、直流側には電圧を平滑するためにコンデンサなどが接続される。前述したコンデンサ５ａ，６ａ，７ａが、ここで言うコンデンサである。
　また、通常時において、単相インバータ５，６，７の直流側コンデンサ電圧の指令値は、三相３レベルインバータ４の直流電源３の電圧の半分の約１／２に保持される。擾乱が発生して、単相インバータ５，６，７の直流側コンデンサ電圧が指令値よりも大きくなった場合は、三相３レベルインバータ４の分担を小さくし、単相インバータ５，６，７の分担を大きくする。これにより、直流電圧の変動を小さくすることができる。これとは反対に、単相インバータ５，６，７の直流側コンデンサ電圧が指令値よりも小さくなった場合は、三相３レベルインバータ４の分担を大きくすることで単相インバータ５，６，７の分担を小さくする。これにより、単相インバータ５，６，７の直流側コンデンサ電圧を指令値に保持することができる。
　図２の説明に戻り、瞬時電圧指令演算器９０１Ａは、瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊を生成するのと同時に、瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊に基づく電圧を出力するためのゲート信号ｇｍｕ１’～ｇｍｕ４’，ｇｍｖ１’～ｇｍｖ４’，ｇｍｗ１’～ｇｍｗ４’を生成する。但し、この時点では、三相３レベルインバータ４におけるアーム短絡を防止するためのデッドタイムは挿入されていない。
　以下の表１には、三相３レベルインバータ４へのゲート信号と、三相３レベルインバータ４に指令する瞬時電圧指令ｖｍｘｉ ＊との関係が示されている。瞬時電圧指令演算器９０１Ａは、表１の関係を用いて、三相３レベルインバータ４へのゲート信号を生成する。
Figure JPOXMLDOC01-appb-T000003
　デッドタイム挿入器９０２は、ゲート信号ｇｍｕ１’～ｇｍｕ４’，ｇｍｖ１’～ｇｍｖ４’，ｇｍｗ１’～ｇｍｗ４’にデッドタイムを挿入することで、新たなゲート信号ｇｍｕ１～ｇｍｕ４，ｇｍｖ１～ｇｍｖ４，ｇｍｗ１～ｇｍｗ４を生成する。図４に、デッドタイムの挿入方法を示す。図４は、実施の形態１のデッドタイム挿入器９０２におけるデッドタイムの挿入方法を示す図である。
　図４において、上段部のｇ’の波形は、デッドタイム挿入前のゲート信号を示し、下段部のｇの波形は、挿入後のゲート信号を示している。なお、本稿において、Ｈはｈｉｇｈを表し、Ｌはｌｏｗを表すものとする。また、本稿では、図４に示されるように、デッドタイムの挿入を、ゲート信号がＬからＨになるタイミングにおいて、デッドタイムｔｄだけ遅れるように行う。他の実施の形態においても同様である。
　減算器９０５では、正弦波状相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊から三相３レベルインバータ４に指令する瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊が減算されて、単相インバータ５，６，７に指令する平均電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊が生成される。この減算処理によって、単相インバータ５，６，７への平均電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊は、三相３レベルインバータ４のコモンモード電圧を相殺するように演算される。具体的には、瞬時電圧指令の和が正の場合は平均電圧指令の和が負（非正値）となるように、また瞬時電圧指令の和が負の場合は平均電圧指令の和が正（非負値）となるように、三相の平均電圧指令に共通の電圧成分が重畳されることになる。このようにしてコモンモード電圧を抑制することで、これによって発生するコモンモードノイズを低減できる。コモンモード電圧については、後述する。ＰＷＭ制御器９０３は、これらの平均電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊に基づく電圧が出力されるように、単相インバータ５，６，７におけるデッドタイム挿入前のゲート信号ｇｓｕ１’～ｇｓｕ４’，ｇｓｖ１’～ｇｓｖ４’，ｇｓｗ１’～ｇｓｗ４’を生成する。
　図５は、実施の形態１のＰＷＭ制御器９０３における動作の説明に供する第１の図である。図６は、実施の形態１のＰＷＭ制御器９０３における動作の説明に供する第２の図である。図５及び図６の横軸は、何れも時間を表している。また、図５及び図６では、上段部側から、平均電圧指令ｖｓｘ ＊、ゲート信号ｇｓｘ１’，ｇｓｘ３’，ｇｓｘ２’，ｇｓｘ４’、単相電圧指令ｖｓｘｉ ＊の各信号が太線で示されている。また、平均電圧指令ｖｓｘ ＊が示される上段部には、上側キャリア信号ｃｈ及び下側キャリア信号ｃｌの波形が太線で示されている。上側キャリア信号ｃｈの周期と下側キャリア信号ｃｌの周期は、同じである。上側キャリア信号ｃｈ及び下側キャリア信号ｃｌの周期を「キャリア周期」と呼ぶ。
　ＰＷＭ制御器９０３は、平均電圧指令ｖｓｘ ＊の値と、上側キャリア信号ｃｈの値とを比較して、ゲート信号ｇｓｘ１’，ｇｓｘ３’を生成成する。また、ＰＷＭ制御器９０３は、平均電圧指令ｖｓｘ ＊の値と、下側キャリア信号ｃｌの値とを比較して、ゲート信号ｇｓｘ２’，ｇｓｘ４’を生成する。上側キャリア信号ｃｈは、ゼロ電圧値から単相インバータ５，６，７に出力させる電圧の最大値ｖｓｄｃとの間で変化する三角波の信号である。また、下側キャリア信号ｃｌは、単相インバータ５，６，７に出力させる電圧の最小値－ｖｓｄｃからゼロ電圧値との間で変化する三角波の信号である。なお、本稿において、単相インバータ５，６，７に出力させる電圧の最大値を「第１電圧」と呼び、単相インバータ５，６，７に出力させる電圧の最小値を「第２電圧」と呼ぶ場合がある。
　図５に示されるように、ｖｓｘ ＊＞ｃｈの場合、ｇｓｘ１’をＨ、ｇｓｘ３’をＬにし、ｖｓｘ ＊≦ｃｈの場合、ｇｓｘ１’をＬ、ｇｓｘ３’をＨにする。また、図６に示されるように、ｖｓｘ ＊≧ｃｌの場合、ｇｓｘ２’をＨ、ｇｓｘ４’をＬにし、ｖｓｘ ＊＜ｃｌの場合、ｇｓｘ２’をＬ、ｇｓｘ４’をＨにする。瞬時値としての単相電圧指令ｖｓｘｉ ＊は、図５及び図６の下段部に示されるものとなる。なお、単相電圧指令ｖｓｘｉ ＊をキャリア周期の１周期に渡って積分した時間平均値は、平均電圧指令ｖｓｘ ＊となる。即ち、平均電圧指令ｖｓｘ ＊によるＰＷＭ制御によって、平均値としての平均電圧指令ｖｓｘ ＊に基づく電圧を単相インバータ５，６，７から出力することができる。
　以下の表２には、単相インバータ５，６，７へのゲート信号と、単相インバータ５，６，７に指令する単相電圧指令ｖｓｘｉ ＊との関係が示されている。ＰＷＭ制御器９０３及びデッドタイム挿入器９０４は、図４で説明した要領でデッドタイムを挿入しつつ、表２の関係を用いて、単相インバータ５，６，７へのゲート信号を生成する。
Figure JPOXMLDOC01-appb-T000004
　上記のように、実施の形態１においては、電圧指令を三角波と比較してゲート信号を生成するＰＷＭ制御を用いる。また、実施の形態１においては、単相インバータ５，６，７のスイッチング周波数を三相３レベルインバータ４のスイッチング周波数よりも高くする。単相インバータ５，６，７のスイッチング周波数は、キャリア周期の逆数である。これにより、三相３レベルインバータ４のスイッチング損失を低減しながら、負荷であるモータ２へ高調波成分の少ない電力を供給することができる。また、実施の形態１においては、単相インバータ５，６，７の直流側コンデンサ電圧は三相３レベルインバータ４の相電圧ステップ幅、つまり直流電源３の電圧の半分の約１／２に設定している。これにより、単相インバータ５，６，７においては、スイッチング周波数の高い半導体素子を利用できると共に、スイッチング損失を低減することができる。
　図７は、実施の形態１に係る電力変換装置１の第１の動作時における要部の動作波形を示す図である。また、図８は、特許文献１の電力変換装置の第１の動作時における要部の動作波形を比較例として示す図である。両図において、直流電源３の直流電圧ｖｍｄｃを５００Ｖとし、単相インバータ５，６，７の直流側コンデンサ電圧の絶対値ｖｓｄｃを１２５Ｖとしている。
　また、ここで言う第１の動作は、負荷であるモータ２が高速回転するときの電力変換装置１の動作を指している。即ち、図７及び図８の動作波形は、モータ２の回転速度が高速である場合の例である。なお、高速の意味は相対的なものであり、後述する図９の例に比べて高速であるという意味である。
　また、図７及び図８の動作波形において、（ａ）はモータを駆動するための正弦波状相電圧指令である。（ｂ）は、三相３レベルインバータの瞬時電圧指令であり、（ｃ）は単相インバータの平均電圧指令である。前述したように、瞬時電圧指令及び平均電圧指令は、正弦波状相電圧指令から分割された一方及び他方の電圧指令である。（ｄ）はコモンモード電圧である。（ｅ）は、単相インバータにおけるＰＷＭ制御の電圧波形である。また、図８では、更に（ｆ）として、ゼロ相交流電圧重畳後の正弦波状相電圧指令の波形が示されている。
　コモンモード電圧は、コモンモードノイズの発生源となる電圧である。具体的に、コモンモード電圧は、モータ２に実際に供給される三相の相電圧を合計して相数で割った値である。コモンモード電圧の変動が大きいと、単相インバータ５，６，７とモータ２とを繋ぐケーブル又はモータ２の浮遊容量を介してゼロ相電流が流れ、コモンモードノイズが発生して周辺機器へ悪影響を及ぼしたり、モータ２の軸受が劣化したりする。このため、コモンモード電圧の値及び変動は、小さい程よい。
　前述したように、実施の形態１では、正弦波状相電圧指令から三相３レベルインバータ４の瞬時電圧指令を引いた値を単相インバータ５，６，７の平均電圧指令としている。これにより、平均電圧指令は、瞬時電圧指令のコモンモード電圧を相殺する電圧となる。従って、実施の形態１の例では、コモンモード電圧が脈動する波高値は、図７（ｅ）に示されるように、±８３．３Ｖ以内に抑制されている。
　これに対し、特許文献１の例では、図８（ｄ）に示されるように、コモンモード電圧が脈動する波高値は、１２５Ｖに増加している。図８の例は、特許文献１の実施の形態１における［００３４］の記載の趣旨に従って、単相インバータの平均電圧指令にゼロ相交流電圧を重畳した場合の、同じ負荷条件での動作波形を示すものである。図８の例では、ゼロ相交流電圧の重畳により、単相インバータの平均電圧指令の波高値を低減できている。ここで、ゼロ相交流電圧を重畳後の単相インバータの平均電圧指令と三相３レベルインバータの瞬時電圧指令とを加算したものが、図８（ｆ）に示すゼロ相交流電圧重畳後の正弦波状相電圧指令である。図８（ｄ）及び（ｆ）に示す波形を見ると、ゼロ相交流電圧、つまり交流のコモンモード電圧が重畳されているため、出力電圧のコモンモード電圧の脈動が増加することが理解できる。
　前述の通り、特許文献１では、単相インバータの平均電圧指令にゼロ相交流電圧を重畳することで単相インバータの平均電圧指令のピーク値を低減しているが、ゼロ相交流電圧の重畳によって、出力電圧のコモンモード電圧の脈動は増加している。これに対し、実施の形態１では、正弦波状相電圧指令を、三相３レベルインバータ４に指令する三相の瞬時電圧指令と、３つの単相インバータ５，６，７のそれぞれに指令する平均電圧指令とに分割している。分割後の三相の瞬時電圧指令と、分割後の単相の平均電圧指令とに着目すると、前者が増加すると後者が減少し、前者が減少すると後者が増加する関係にある。従って、実施の形態１の構成において、３つの単相インバータ５，６，７における３つの平均電圧指令のそれぞれに共通の電圧成分を重畳することを考えると、三相の瞬時電圧指令の和が正値の場合は、３つの平均電圧指令の和がゼロ又は負値、即ち非正値となるように電圧成分を重畳するという概念が生まれる。或いは、三相の瞬時電圧指令の和が負値の場合は、３つの平均電圧指令の和がゼロ又は正値、即ち非負値となるように、３つの平均電圧指令のそれぞれに共通の電圧成分を重畳するという概念が生まれる。なお、共通の電圧成分を重畳する具体的な例は、後述する実施の形態２以降で説明する。
　実施の形態１の電力変換装置では、コモンモード電圧の脈動を低減することができる。これにより、コモンモードノイズを抑制するためのＥＭＩフィルタを小型化し、軽量化できる。これにより、装置の大型化を回避しつつ、コモンモードノイズを低減することができる。
　なお、特許文献１の手法を用いると、実施の形態１と比べて、単相インバータにおける平均電圧指令のピーク値を低減できるので、単相インバータの直流側コンデンサ電圧を低減することができる。しかしながら、一般的に滑らかな出力電圧を得るためには、単相インバータの直流側コンデンサ電圧値は、三相３レベルインバータの直流側コンデンサ電圧値の数分の１に設定される。即ち、単相インバータの元々の直流電圧値が小さいので、単相インバータの直流側コンデンサ電圧値を更に小さくする効果は少ない。
実施の形態２．
　実施の形態２の構成及び動作を説明する前に、実施の形態２が解決しようとする課題について、実施の形態１の動作例で説明する。図９は、実施の形態１に係る電力変換装置１の第２の動作時における要部の動作波形を示す図である。ここで言う第２の動作は、負荷であるモータ２が中速回転するときの実施の形態１に係る電力変換装置１の動作を指している。即ち、図９の動作波形は、モータ２の回転速度が中速である場合の例である。なお、着目する動作波形の例は、図７と同じである。
　中速回転の場合、図７と図９の比較から理解できるように、正弦波状相電圧指令の振幅は小さくなり、三相３レベルインバータ４の瞬時値電圧のパルス幅も小さくなる。単相インバータ５，６，７の平均電圧指令は、出力可能な最大の電圧値である１２５Ｖと、出力可能な最小の電圧値である－１２５Ｖを超えて、過変調になっている。従って、モータ２に供給される電圧の高調波成分が増大し、その分損失も増加する。そこで、実施の形態２では、負荷の電圧が低下した場合でも、過変調を回避することができる電力変換装置について説明する。
　図１０は、実施の形態２に係る電力変換装置の構成を示す回路図である。図１０において、実施の形態２に係る電力変換装置１０では、図１に示す実施の形態１に係る電力変換装置１の構成において、電力変換制御器９Ａが電力変換制御器１１Ｂに置き替えられている。なお、その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　図１１は、実施の形態２における電力変換制御器１１Ｂの構成を示すブロック図である。図１１において、実施の形態２における電力変換制御器１１Ｂでは、図２に示す実施の形態１における電力変換制御器９Ａの構成において、減算器９０５とＰＷＭ制御器９０３との間に共通電圧重畳器１１０１Ａが追加されている。共通電圧重畳器１１０１Ａには、瞬時電圧指令演算器９０１Ａの出力である瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊と、減算器９０５の出力である平均電圧指令ｖｓｕ１ ＊，ｖｓｖ１ ＊，ｖｓｗ１ ＊と、単相インバータ５，６，７の直流側コンデンサ電圧の絶対値ｖｓｄｃとが入力される。共通電圧重畳器１１０１Ａは、これらの入力信号に基づいて、３つの単相インバータ５，６，７のそれぞれに指令する平均電圧指令ｖｓｕ１ ＊，ｖｓｖ１ ＊，ｖｓｗ１ ＊が、出力可能な最大値及び出力可能な最小値を超えないように、共通の電圧成分を重畳して補正する。補正後の平均電圧指令ｖｓｕ２ ＊，ｖｓｖ２ ＊，ｖｓｗ２ ＊は、ＰＷＭ制御器９０３への入力信号となる。その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　次に、共通電圧重畳器１１０１Ａで実施されるアルゴリズムの例を図１２に示す。図１２は、実施の形態２の共通電圧重畳器１１０１Ａで実施されるアルゴリズムの例をフローチャートで示した図である。
　まず、単相インバータ５，６，７に指令する３つの平均電圧指令ｖｓｕ１ ＊，ｖｓｖ１ ＊，ｖｓｗ１ ＊を、その値によって最大相ｖｍａｘ、中間相ｖｍｉｄ、及び最小相ｖｍｉｎに並べ替える（ステップＳ１１０２）。なお、本稿において、最大相ｖｍａｘを「第１の平均電圧指令」と呼び、中間相ｖｍｉｄを「第２の平均電圧指令」と呼び、最小相ｖｍｉｎを「第３の平均電圧指令」と呼ぶ場合がある。
　次に、三相３レベルインバータ４の瞬時電圧指令のコモンモード電圧が正であるか否かを判定する（ステップＳ１１０３）。前述したように、コモンモード電圧は、モータ２に実際に供給される三相の相電圧を合計して相数で割った値である。但し、ここでの判定では、コモンモード電圧の値の正負が分かればよいので、三相の相電圧の和であるｖｍｕ１＋ｖｍｖ１＋ｖｍｗ１を判定式として用いる。コモンモード電圧が正値ではない場合（ステップＳ１１０３，Ｎｏ）、更にコモンモード電圧が負値であるか否かを判定する（ステップＳ１１０４）。コモンモード電圧が負値ではない場合（ステップＳ１１０４，Ｎｏ）、コモンモード電圧はゼロ値であるため、ステップＳ１１０５に移行し、３つの平均電圧指令ｖｓｕ１ ＊，ｖｓｖ１ ＊，ｖｓｗ１ ＊のそれぞれに重畳する共通の電圧成分ｖｏｆｓｔの値を０に設定する（ステップＳ１１０５）。そして、３つの平均電圧指令ｖｓｕ１ ＊，ｖｓｖ１ ＊，ｖｓｗ１ ＊のそれぞれに共通の電圧成分ｖｏｆｓｔを重畳し、重畳後の平均電圧指令ｖｓｕ２ ＊，ｖｓｖ２ ＊，ｖｓｗ２ ＊を演算する（ステップＳ１１０６）。
　また、三相３レベルインバータ４のコモンモード電圧が正値である場合（ステップＳ１１０３，Ｙｅｓ）、コモンモード電圧の脈動を低減するためには、単相インバータ５，６，７のコモンモード電圧は負値とすべきである。このとき、最小相ｖｍｉｎが出力可能な最小値－ｖｓｄｃを超えているか否かを判定する（ステップＳ１１０７）。最小相ｖｍｉｎが出力可能な最小値－ｖｓｄｃを超えている場合（ステップＳ１１０７，Ｙｅｓ）、最小相ｖｍｉｎが－ｖｓｄｃとなるようにｖｏｆｓｔを決定する（ステップＳ１１０８）。なお、最小相ｖｍｉｎを－ｖｓｄｃとするには、ｖｏｆｓｔ＝ｖｍｉｎ＋ｖｓｄｃの演算を行えばよい。一方、最小相ｖｍｉｎが出力可能な最小値－ｖｓｄｃを超えていない場合（ステップＳ１１０７，Ｎｏ）、共通の電圧成分ｖｏｆｓｔの値を０に設定する（ステップＳ１１０９）。ステップＳ１１０７，Ｓ１１０８の後は、ステップＳ１１０６に移行して、前述の演算処理を行う。
　また、ステップＳ１１０４において、三相３レベルインバータ４のコモンモード電圧が負値である場合（ステップＳ１１０４，Ｙｅｓ）、コモンモード電圧の脈動を低減するためには、単相インバータ５，６，７のコモンモード電圧は正値とすべきである。このとき、最大相ｖｍａｘが出力可能な最大値ｖｓｄｃを超えているか否かを判定する（ステップＳ１１１０）。最大相ｖｍａｘが出力可能な最大値ｖｓｄｃを超えている場合（ステップＳ１１１０，Ｙｅｓ）、最大相ｖｍａｘがｖｓｄｃとなるようにｖｏｆｓｔを決定する（ステップＳ１１１１）。なお、最大相ｖｍａｘをｖｓｄｃとするには、ｖｏｆｓｔ＝ｖｍａｘ－ｖｓｄｃの演算を行えばよい。一方、最大相ｖｍａｘが出力可能な最大値ｖｓｄｃを超えていない場合（ステップＳ１１１０，Ｎｏ）、共通の電圧成分ｖｏｆｓｔの値を０に設定する（ステップＳ１１１２）。ステップＳ１１１１，Ｓ１１１２の後は、ステップＳ１１０６に移行して、前述の演算処理を行う。
　図１３は、実施の形態２に係る電力変換装置１０の第２の動作時における要部の動作波形を示す図である。図１３の例は、図１２のフローチャートに従って、図９の例と同じ負荷条件で電力変換装置１０を動作させたときの動作波形を示すものである。図１３（ｃ）に着目すると、単相インバータ５，６，７への平均電圧指令は、出力可能な最大値１２５Ｖと、最小値－１２５Ｖを超えておらず、過変調になっていないことが分かる。従って、モータ２に供給される電圧の高調波成分が増大して損失が増加することはない。また、図１３（ｄ）に着目すると、コモンモード電圧の脈動の波高値は±８３．３Ｖ以内に抑制されていることが分かる。従って、実施の形態２の電力変換装置１０によれば、実施の形態１の効果に加え、負荷の電圧が低下した場合も過変調を抑制して、高調波の少ない電圧を負荷に供給できるという従来にない顕著な効果が得られる。
　以上説明したように、実施の形態１及び実施の形態２に係る電力変換装置は、正弦波状相電圧指令を三相３レベルインバータに指令する三相の瞬時電圧指令と、３つの単相インバータのそれぞれに指令する平均電圧指令とに分割する。そして、三相の瞬時電圧指令の和が正値の場合は３つの平均電圧指令の和が非正値となるように３つの平均電圧指令のそれぞれに共通の電圧成分を重畳する。或いは、三相の瞬時電圧指令の和が負値の場合は、３つの平均電圧指令の和が非負値となるように、３つの平均電圧指令のそれぞれに共通の電圧成分を重畳する。これらの処理により、コモンモード電圧の脈動を低減することができる。これにより、コモンモードノイズを低減することができる。また、コモンモードノイズを低減できるので、コモンモードノイズを抑制するためのＥＭＩフィルタを小型化し、軽量化することができる。これにより、装置の大型化を回避することができる。
　また、実施の形態２に係る電力変換装置は、３つの平均電圧指令のうちで値が最大の第１の平均電圧指令が単相インバータに出力させる電圧の最大値である第１電圧よりも大きくなる期間では、第１の平均電圧指令が第１電圧となるように、３つの平均電圧指令のそれぞれに共通の電圧成分を重畳する。また、３つの平均電圧指令のうちで値が最小の第２の平均電圧指令が単相インバータに出力させる電圧の最小値である第２電圧よりも小さくなる期間では、第２の平均電圧指令が第２電圧となるように、３つの平均電圧指令のそれぞれに共通の電圧成分を重畳する。これらの処理により、実施の形態１の効果に加え、負荷の電圧が低下した場合も過変調を抑制して、高調波の少ない電圧を負荷に供給することができる。
実施の形態３．
　実施の形態３の構成及び動作を説明する前に、実施の形態３が解決しようとする課題について、実施の形態２の動作例で説明する。図１４は、実施の形態２に係る電力変換装置の第３の動作時における要部の動作波形を示す図である。ここで言う第３の動作は、負荷であるモータ２が低速回転するときの実施の形態２に係る電力変換装置１０の動作を指している。即ち、図１４の動作波形は、モータ２の回転速度が低速である場合の例である。なお、着目する動作波形例は、図７などと同じである。
　低速回転の場合、図１３と図１４との比較から理解できるように、正弦波状相電圧指令の振幅は小さくなり、三相３レベルインバータの瞬時値電圧のパルス幅も小さくなる。単相インバータの平均電圧指令は、出力可能な最大の電圧値である１２５Ｖと最小の電圧値である－１２５Ｖに正しく制限されているが、コモンモード電圧の脈動が増加し、その波高値は１２５Ｖに増大している。従って、コモンモードノイズが増加し、これを抑制するためのＥＭＩフィルタも大型化してしまう。そこで、実施の形態３では、負荷の電圧が大きく低下した場合でも、コモンモード電圧の脈動を抑制することができる電力変換装置について説明する。
　図１５は、実施の形態３に係る電力変換装置の構成を示す回路図である。図１５において、実施の形態３に係る電力変換装置１２では、図１０に示す実施の形態２に係る電力変換装置１０の構成において、電力変換制御器１１Ｂが電力変換制御器１３Ｃに置き替えられている。なお、その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　図１６は、実施の形態３における電力変換制御器１３Ｃの構成を示すブロック図である。図１６において、実施の形態３における電力変換制御器１３Ｃでは、図１１に示す実施の形態２における電力変換制御器１１Ｂの構成において、共通電圧重畳器１１０１Ａが共通電圧重畳器１３０１Ｂに置き替えられている。その他の構成については、実施の形態２の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　次に、共通電圧重畳器１３０１Ｂで実施されるアルゴリズムの例を図１７に示す。図１７は、実施の形態３の共通電圧重畳器１３０１Ｂで実施されるアルゴリズムの例をフローチャートで示した図である。なお、図１２に示す実施の形態２のフローチャートと同一又は同等の処理ブロックについては、同一の符号を付して重複する説明は、適宜省略する。
　図１７において、図１２に示すフローチャートと異なる部分は、ステップＳ１３０２～Ｓ１３０５で示される処理ブロックである。ステップＳ１１０３において、三相３レベルインバータ４のコモンモード電圧が正値である場合（ステップＳ１１０３，Ｙｅｓ）、コモンモード電圧の脈動を低減するためには、単相インバータ５，６，７のコモンモード電圧は負値とすべきである。このとき、実施の形態２では、最小相ｖｍｉｎが出力可能な最小値－ｖｓｄｃを超えているか否かを判定し（図１２：ステップＳ１１０７）、最小相ｖｍｉｎが出力可能な最小値－ｖｓｄｃを超えている場合（図１２：ステップＳ１１０７，Ｙｅｓ）、最小相ｖｍｉｎが－ｖｓｄｃとなるようにｖｏｆｓｔを決定していた（図１２：ステップＳ１１０８）。
　しかしながら、ｖｏｆｓｔ重畳後に中間相ｖｍｉｄがゼロ値より大きくなると、単相インバータ５，６，７のコモンモード電圧は正となり、三相３レベルインバータ４のコモンモード電圧を相殺するようには動作しない。このような現象が発生するのは、中間相ｖｍｉｄと最小相ｖｍｉｎとの差が、単相インバータ５，６，７の直流側コンデンサ電圧の絶対値ｖｓｄｃよりも大きい場合である。従って、中間相ｖｍｉｄと最小相ｖｍｉｎとの差が絶対値ｖｓｄｃよりも大きい否かを判定する（ステップＳ１３０２）。そして、中間相ｖｍｉｄと最小相ｖｍｉｎとの差が絶対値ｖｓｄｃよりも大きい場合（ステップＳ１３０２，Ｙｅｓ）、中間相ｖｍｉｄがゼロになるようにｖｏｆｓｔを演算する（ステップＳ１３０３）。なお、中間相ｖｍｉｄがゼロになるようにするには、ｖｏｆｓｔ＝ｖｍｉｄとする演算を行えばよい。ステップＳ１３０３の後は、ステップＳ１１０６に移行して、前述の演算処理を行う。
　また、ステップＳ１１０４において、三相３レベルインバータ４のコモンモード電圧が負値である場合（ステップＳ１１０４，Ｙｅｓ）、コモンモード電圧の脈動を低減するためには、単相インバータ５，６，７のコモンモード電圧は正値とすべきである。このとき、実施の形態２の処理において、三相３レベルインバータ４のコモンモード電圧を相殺するように動作しない条件がある。具体的には、最大相ｖｍａｘと中間相ｖｍｉｄとの差が、単相インバータ５，６，７の直流側コンデンサ電圧の絶対値ｖｓｄｃよりも大きい場合である。従って、最大相ｖｍａｘと中間相ｖｍｉｄとの差が絶対値ｖｓｄｃよりも大きいか否かを判定する（ステップＳ１３０４）。そして、最大相ｖｍａｘと中間相ｖｍｉｄとの差が絶対値ｖｓｄｃよりも大きい場合（ステップＳ１３０４，Ｙｅｓ）、中間相ｖｍｉｄがゼロになるようにｖｏｆｓｔを演算する（ステップＳ１３０５）。なお、中間相ｖｍｉｄがゼロになるようにするには、ｖｏｆｓｔ＝ｖｍｉｄとする演算を行えばよい。ステップＳ１３０５の後は、ステップＳ１１０６に移行して、前述の演算処理を行う。
　図１８は、実施の形態３に係る電力変換装置１２の第３の動作時における要部の動作波形を示す図である。図１８の例は、図１７のフローチャートに従って、図１４の例と同じ負荷条件で電力変換装置１２を動作させたときの動作波形を示すものである。図１８（ｄ）に着目すると、コモンモード電圧の脈動の波高値は±８３．３Ｖ以内に抑制されていることが分かる。従って、実施の形態３に係る電力変換装置１２によれば、実施の形態１及び実施の形態２の効果に加え、負荷の電圧が大きく低下した場合でもコモンモードノイズを抑制できるという従来にない顕著な効果が得られる。
　以上説明したように、実施の形態３に係る電力変換装置は、第１の平均電圧指令が第１電圧よりも大きく、且つ第１の平均電圧指令と、３つの平均電圧指令のうちで値が中間の第３の平均電圧指令との差が第１電圧よりも大きい期間では、第２の電圧指令がゼロとなるように、３つの平均電圧指令に共通の電圧成分を重畳する。また、第２の平均電圧指令が第２電圧よりも小さく、且つ第３の平均電圧指令と第２の平均電圧指令との差が第１電圧よりも大きい期間では、第２の電圧指令がゼロとなるように、３つの平均電圧指令に共通の電圧成分を重畳する。これらの処理により、実施の形態１及び実施の形態２の効果に加え、負荷の電圧が大きく低下した場合でもコモンモードノイズを抑制することができる。
実施の形態４．
　実施の形態１から実施の形態３では、三相３レベルインバータ４は、１パルス電圧で運転するとしたが、スイッチング回数に余裕がある場合は、スイッチング周波数を高くしてもよい。以下、三相３レベルインバータ４が３パルス電圧で運転するように動作できる、実施の形態４に係る電力変換装置について説明する。
　図１９は、実施の形態４に係る電力変換装置の構成を示す回路図である。図１９において、実施の形態４に係る電力変換装置１４では、図１５に示す実施の形態３に係る電力変換装置１２の構成において、電力変換制御器１３Ｃが電力変換制御器１５Ｄに置き替えられている。なお、その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　図２０は、実施の形態４における電力変換制御器１５Ｄの構成を示すブロック図である。図２０において、実施の形態４における電力変換制御器１５Ｄでは、図１６に示す実施の形態３における電力変換制御器１３Ｃの構成において、瞬時電圧指令演算器９０１Ａが瞬時電圧指令演算器１５０１Ｂに置き替えられ、共通電圧重畳器１３０１Ｂが共通電圧重畳器１５０２Ｃに置き替えられている。その他の構成については、実施の形態２の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　瞬時電圧指令演算器１５０１Ｂは、三相３レベルインバータ４に指令する瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊を演算する。但し、瞬時電圧指令ｖｍｕｉ ＊，ｖｍｖｉ ＊，ｖｍｗｉ ＊の波形は、実施の形態１のものとは異なり、図２１に示すものとなる。図２１は、図２０の瞬時電圧指令演算器１５０１Ｂで生成される瞬時電圧指令の１相分の波形例を示す図である。
　図２１に示す電圧波形は、正弦波状相電圧指令ｖｕ ＊，ｖｖ ＊，ｖｗ ＊の基本波周期において、絶対値が直流電源３の直流電圧ｖｍｄｃの１／２であり、且つ極性が正又は負の電圧がそれぞれ３回ずつ繰り返される３パルス電圧である。基本波周期は、図中の０°ｅｌｅｃから３６０°ｅｌｅｃまでの期間である。
　瞬時電圧指令ｖｍｘｉ ＊を表す３パルス電圧は、図３に示すように、正弦波状相電圧指令ｖｘ ＊の位相、及び位相角α１，α２，α３に応じて変化する電圧波形である。位相角α１，α２，α３の詳細は下述する。また、本稿において、位相角α１を「第１の位相角」、位相角α２を「第２の位相角」、及び位相角α３を「第３の位相角」と呼ぶ場合がある。
　具体的に図２１の例において、３パルス電圧の値は、基本波半周期において、位相ゼロではゼロ値であり、位相α１で正値となり、位相α２でゼロ値に戻り、位相α３で正値となり、位相１８０－α３でゼロ値に戻り、位相１８０－α２で正値となり、位相１８０－α１でゼロ値に戻り、位相１８０までゼロ値を維持するように変化している。位相１８０から３６０までの期間は、位相０から１８０までの期間の波形に対して奇対称の関係にある。奇対称の関係は、位相θ、瞬時電圧指令ｖ（θ）との間で、ｖ（θ）＝ｖ（１８０－θ）で表すことができる。
　ここで、正弦波状相電圧指令ｖｘ ＊と、瞬時電圧指令ｖｍｘｉ ＊の両者の基本波成分を等しくするために、前述の位相角α１，α２，α３を、次式を満足するように決定する。
Figure JPOXMLDOC01-appb-M000005
　但し、上記（２）式におけるｍは変調率であり、次式で定義する。
Figure JPOXMLDOC01-appb-M000006
　ここで、（２）式は、変数である位相角が３つであり、制約条件が１つであるので、このままでは位相角を決定できない。そこで、実施の形態３では、低次の高調波成分を消去するように位相角を決定する。具体的には、以下の２式を上記（２）式に加え、制約条件を３つにして、３つの位相角α１，α２，α３を決定する。その求め方としては、ニュートン法などの様々な数値解法が利用できる。
Figure JPOXMLDOC01-appb-M000007
Figure JPOXMLDOC01-appb-M000008
　なお、実施の形態１と同様に、三相３レベルインバータ４が基本波成分の電圧を出力して、基本波成分の電力の全てを分担するようにすれば、単相インバータ５，６，７の直流側には直流電源が不要となる。この場合、直流電源に代えて、直流電圧を平滑するためのコンデンサなどが接続されていればよい。
　次に、共通電圧重畳器１５０２Ｃで実施されるアルゴリズムの例を図２２に示す。図２２は、実施の形態４の共通電圧重畳器１５０２Ｃで実施されるアルゴリズムの例をフローチャートで示した図である。なお、図１７に示す実施の形態３のフローチャートと同一又は同等の処理ブロックについては、同一の符号を付して重複する説明は、適宜省略する。
　図２２において、図１７に示すフローチャートと異なる部分は、ステップＳ１５０３～Ｓ１５０６で示される処理ブロックである。三相３レベルインバータ４を３パルス電圧で動作させる場合、三相３レベルインバータ４のコモンモード電圧がゼロ値である場合であっても（ステップＳ１１０４，Ｎｏ）、単相インバータ５，６，７に指令する平均電圧指令が、出力可能な最小値－ｖｓｄｃを超える場合がある。従って、単相インバータ５，６，７に指令する平均電圧指令が、出力可能な最小値－ｖｓｄｃを超えるか否かを判定し（ステップＳ１５０３）、出力可能な最小値－ｖｓｄｃを超える場合（ステップＳ１５０３，Ｙｅｓ）、最小相ｖｍｉｎが－ｖｓｄｃとなるように共通の電圧成分ｖｏｆｓｔを決定する（ステップＳ１５０４）。なお、最小相ｖｍｉｎが－ｖｓｄｃとなるようにするには、ｖｏｆｓｔ＝ｖｍｉｎ＋ｖｓｄｃとする演算を行えばよい。
　また、単相インバータ５，６，７に指令する平均電圧指令が、出力可能な最小値－ｖｓｄｃを超えない場合（ステップＳ１５０３，Ｎｏ）、更に単相インバータ５，６，７に指令する平均電圧指令が、出力可能な最大値ｖｓｄｃを超えるか否かを判定する（ステップＳ１５０５）。単相インバータ５，６，７に指令する平均電圧指令が、出力可能な最大値ｖｓｄｃを超える場合（ステップＳ１５０５，Ｙｅｓ）、最大相ｖｍａｘがｖｓｄｃとなるように共通の電圧成分ｖｏｆｓｔを決定する（ステップＳ１５０６）。なお、最大相ｖｍａｘがｖｓｄｃとなるようにするには、ｖｏｆｓｔ＝ｖｍａｘ－ｖｓｄｃとする演算を行えばよい。一方、最大相ｖｍａｘが出力可能な最大値ｖｓｄｃを超えていない場合（ステップＳ１５０５，Ｎｏ）、共通の電圧成分ｖｏｆｓｔの値を０に設定する（ステップＳ１１０５）。ステップＳ１５０４，Ｓ１５０５，Ｓ１１０５の後は、ステップＳ１１０６に移行して、前述の演算処理を行う。
　図２３は、実施の形態４に係る電力変換装置１４の第２の動作時における要部の動作波形を示す図である。即ち図２３は、実施の形態４に係る電力変換装置１４において、モータ２を中速回転で動作させた場合の動作波形を表している。
　図２３（ｄ）に着目すると、三相３レベルインバータ４を３パルス電圧で運転する場合も同様に、コモンモード電圧の脈動の波高値は±８３．３Ｖ以内に抑制されていることが分かる。また、図２３（ｃ）に着目すると、単相インバータ５，６，７への平均電圧指令は、出力可能な最大値１２５Ｖと、最小値－１２５Ｖとの間に収まっており、過変調が発生していないことが分かる。従って、実施の形態４の電力変換装置１４によれば、三相３レベルインバータ４を３パルス電圧で運転する場合においても、コモンモードノイズを抑制することができる。また、コモンモードノイズを低減できるので、コモンモードノイズを抑制するためのＥＭＩフィルタを小型化し、軽量化することができる。これにより、装置の大型化を回避することができる。
　次に、上記で説明した実施の形態１から実施の形態４に係る電力変換装置におけるハードウェアの構成について、図２４及び図２５を参照して説明する。図２４は、実施の形態１から実施の形態４に係る電力変換制御器の各機能を実現するハードウェア構成の一例を示す図である。図２５は、実施の形態１から実施の形態４に係る電力変換制御器の各機能を実現するハードウェア構成の他の例を示す図である。なお、電力変換制御器の各機能とは、電力変換制御器９Ａ，１１Ｂ，１３Ｃ，１５Ｄに含まれる、瞬時電圧指令演算器９０１Ａ，１５０１Ｂ、デッドタイム挿入器９０２，９０４、ＰＷＭ制御器９０３、共通電圧重畳器１１０１Ａ，１３０１Ｂ，１５０２Ｃの機能を指している。
　電力変換制御器の各機能は、処理回路を用いて実現することができる。図２４では、実施の形態１から実施の形態４の構成における電力変換制御器９Ａ、１１Ｂ，１３Ｃ，１５Ｄが専用処理回路１６に置き替えられている。専用のハードウェアを利用する場合、専用処理回路１６は単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ、ＦＰＧＡ、またはこれらを組み合わせたものが該当する。電力変換制御器の各機能のそれぞれを処理回路で実現してもよいし、まとめて処理回路で実現してもよい。
　また、図２５では、実施の形態１から実施の形態４の構成における電力変換制御器９Ａ，１１Ｂ，１３Ｃ，１５Ｄが、プロセッサ１７と、記憶装置１８とに置き替えられている。プロセッサ１７は、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）といった演算手段であってもよい。また、記憶装置１８としては、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ　ＥＰＲＯＭ）といった不揮発性又は揮発性の半導体メモリを例示することができる。
　プロセッサ１７及び記憶装置１８を利用する場合は、電力変換制御器の各機能は、ソフトウェア、ファームウェア、又はこれらの組合せにより実現される。ソフトウェア又はファームウェアは、プログラムとして記述され、記憶装置１８に記憶される。プロセッサ１７は記憶装置１８に記憶されたプログラムを読みだして実行する。また、これらのプログラムは、電力変換制御器の各機能の手順及び方法をコンピュータに実行させるものであるとも言える。
　電力変換制御器の各機能は、一部をハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現してもよい。例えば、デッドタイム挿入器９０２，９０４、及びＰＷＭ制御器９０３の機能を専用のハードウェアを用いて実現し、瞬時電圧指令演算器９０１Ａ，１５０１Ｂ、及び共通電圧重畳器１１０１Ａ，１３０１Ｂ，１５０２Ｃの機能をプロセッサ１７及び記憶装置１８を用いて実現してもよい。
　なお、本稿において、負荷はモータであり、動作波形等においてはモータをトルク制御する場合を一例として説明したが、これに限定されない。モータは、速度制御されるものであってもより。また、負荷はモータ以外であってもよい。また、負荷接続の例として、電力変換装置を系統電源又は他の電力変換器に接続して、有効電力や無効電力を制御する用途であってもよい。また、直流電源は電圧源の記号で説明したが、バッテリを利用してもよいし、電力系統から変圧器や半導体素子を用いて整流した電圧を利用してもよい。また、三相３ベルインバータは、ダイオードクランプ形を例示して説明したが、キャパシタクランプ形であってもよいし、各相の出力端子と直流中性点との間に双方向スイッチを利用したものであってもよい。
　三相３レベルインバータ及び単相インバータに利用する半導体素子は、ＩＧＢＴ又はＭＯＳＦＥＴの記号で図示したが、オンオフが可能な半導体素子であれば、どのような素子を用いてもよい。また、三相３レベルインバータの電圧波形は１パルス電圧及び３パルス電圧で説明したが、これらのパルス数に制限されない。また、複数のパルス数の電圧は、電圧指令とキャリアとを比較するＰＷＭ制御で生成してもよい。或いは、実施の形態４のように、位相角を最適化したパルスパターンを利用してもよい。最適化の条件としては、低次の高調波を消去するだけでなく、電流実効値を最小にする方法など、様々な条件を適用して最適化してもよい。
　また、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，１０，１２，１４　電力変換装置、２　モータ、３　直流電源、４　三相３レベルインバータ、４ａ，４ｂ，４ｃ　交流端子、５，６，７　単相インバータ、５ａ，６ａ，７ａ　コンデンサ、８　モータ制御器、９Ａ，１１Ｂ，１３Ｃ，１５Ｄ　電力変換制御器、１６　専用処理回路、１７　プロセッサ、１８　記憶装置、９０１Ａ，１５０１Ｂ　瞬時電圧指令演算器、９０２，９０４　デッドタイム挿入器、９０３　ＰＷＭ制御器、９０５　減算器、１１０１Ａ，１３０１Ｂ，１５０２Ｃ　共通電圧重畳器。

Claims (8)

  1. 　直流電力を負荷への交流電力に変換して前記負荷に供給する電力変換装置であって、
    　直流電源の正負端子間に接続された三相３レベルインバータと、
    　それぞれが前記三相３レベルインバータの互いに異なる１つの相の交流端子と前記負荷との間に接続される３つの単相インバータと、
    　正弦波状相電圧指令に基づいて前記三相３レベルインバータ及び３つの前記単相インバータの動作を制御するゲート信号を発生する制御器と、を備え、
    　前記制御器は、
    　前記正弦波状相電圧指令を、前記三相３レベルインバータに指令する三相の瞬時電圧指令と、３つの前記単相インバータのそれぞれに指令する平均電圧指令とに分割し、
    　三相の前記瞬時電圧指令の和が正値の場合は、３つの前記平均電圧指令の和が非正値となるように３つの前記平均電圧指令のそれぞれに共通の電圧成分を重畳し、又は、
    　三相の前記瞬時電圧指令の和が負値の場合は、３つの前記平均電圧指令の和が非負値となるように、３つの前記平均電圧指令のそれぞれに共通の電圧成分を重畳する
    　ことを特徴とする電力変換装置。
  2. 　前記制御器は、
    　前記平均電圧指令に基づいて、３つの前記単相インバータのそれぞれをパルス幅変調制御し、
    　３つの前記平均電圧指令のうちで値が最大の第１の平均電圧指令が前記単相インバータに出力させる電圧の最大値である第１電圧よりも大きくなる期間では、前記第１の平均電圧指令が前記第１電圧となるように、３つの前記平均電圧指令のそれぞれに共通の電圧成分を重畳し、
    　３つの前記平均電圧指令のうちで値が最小の第２の平均電圧指令が前記単相インバータに出力させる電圧の最小値である第２電圧よりも小さくなる期間では、前記第２の平均電圧指令が前記第２電圧となるように、３つの前記平均電圧指令のそれぞれに共通の電圧成分を重畳する
    　ことを特徴とする請求項１に記載の電力変換装置。
  3. 　前記制御器は、
    　前記第１の平均電圧指令が前記第１電圧よりも大きく、且つ前記第１の平均電圧指令と、３つの前記平均電圧指令のうちで値が中間の第３の平均電圧指令との差が前記第１電圧よりも大きい期間、及び、前記第２の平均電圧指令が前記第２電圧よりも小さく、且つ前記第３の平均電圧指令と前記第２の平均電圧指令との差が前記第１電圧よりも大きい期間では、前記第２の平均電圧指令がゼロとなるように、３つの前記平均電圧指令に共通の電圧成分を重畳する
    　ことを特徴とする請求項２に記載の電力変換装置。
  4. 　前記単相インバータのスイッチング周波数は、前記三相３レベルインバータのスイッチング周波数よりも高い
    　ことを特徴とする請求項１から３の何れか１項に記載の電力変換装置。
  5. 　前記正弦波状相電圧指令と前記瞬時電圧指令の両者の基本波成分が等しい
    　ことを特徴とする請求項１から４の何れか１項に記載の電力変換装置。
  6. 　前記瞬時電圧指令は、前記正弦波状相電圧指令の基本波周期において、絶対値が前記直流電源の電圧の１／２であり、且つ極性が正又は負の電圧がそれぞれ１回ずつ繰り返される１パルス電圧である
    　ことを特徴とする請求項１から５の何れか１項に記載の電力変換装置。
  7. 　前記１パルス電圧は、前記正弦波状相電圧指令の位相及び位相角αに対し、前記位相がゼロからα、π－αからπ＋α、及び２π－αから２πの範囲ではゼロ値であり、前記位相がαからπ－αの範囲では正値であり、前記位相がπ＋αから２π－αの範囲では負値であり、
    　前記位相角αは、前記正弦波状相電圧指令の振幅をｖｐｈｐ、前記三相３レベルインバータの直流電圧をｖｍｄｃとするときに、以下の（１）式で決定される
    　ことを特徴とする請求項６に記載の電力変換装置。
    Figure JPOXMLDOC01-appb-M000001
  8. 　前記瞬時電圧指令は、前記正弦波状相電圧指令の基本波周期において、絶対値が前記直流電源の電圧の１／２であり、且つ極性が正又は負の電圧がそれぞれ３回ずつ繰り返される３パルス電圧である
    　ことを特徴とする請求項１から５の何れか１項に記載の電力変換装置。
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