WO2022064673A1 - 電力変換装置 - Google Patents

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鉄也 小島
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三菱電機株式会社
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present disclosure relates to a power conversion device that converts DC power into AC power to the load and supplies it to the load while suppressing noise and harmonics.
  • Patent Document 1 shows an example of a power conversion device that converts DC power into AC power to the load and supplies it to the load while suppressing noise and harmonics.
  • the power conversion device described in Patent Document 1 is a device of a type called a cascade type multi-level inverter in which an H-bridge circuit is connected in series to each phase of a three-phase three-level inverter.
  • the H-bridge circuit includes two legs in which two semiconductor switching elements are connected in series. According to this type of power conversion device, it is possible to reduce noise and harmonics of the output voltage as compared with the case of using only a three-phase three-level inverter.
  • the cascade type multi-level inverter requires more semiconductor switching elements than the case of only the three-phase three-level inverter. Therefore, there is a problem that the switching loss increases and the efficiency of the power conversion device decreases as compared with the case of using only the three-phase three-level inverter.
  • the present disclosure has been made in view of the above, and an object of the present disclosure is to obtain a power conversion device capable of efficiently controlling a power conversion device while reducing noise and harmonics.
  • the power conversion device is a power conversion device that converts DC power output from a DC power source into AC power to the load and supplies it to the load.
  • the power conversion device includes a three-phase inverter circuit connected to the positive and negative terminals of a DC power supply, three single-phase bridge circuits, and a controller.
  • the single-phase bridge circuit has a first leg, a second leg connected in parallel to the first leg, and capacitors connected to both ends of the first and second legs, respectively.
  • two semiconductor switching elements are connected in series, and the midpoint of their connection ends is connected to the AC end of one phase of the three-phase inverter circuit, which is different from each other.
  • the controller controls the operation of the first gate signal that controls the operation of the three-phase inverter circuit based on the sinusoidal phase voltage command, and the second leg that controls the operation of the first and second legs in the three single-phase bridge circuits. Generates a gate signal.
  • the controller divides a three-phase pulse voltage command that commands a sinusoidal phase voltage command to a three-phase inverter circuit and a first phase voltage command that commands each of the three single-phase bridge circuits. ..
  • the controller generates a first gate signal based on the three-phase pulse voltage command.
  • the controller calculates the first three-phase common voltage common to the three phases, and generates a second phase voltage command in which the calculated first three-phase common voltage is superimposed on the first phase voltage command. .. Further, the controller calculates the second three-phase common voltage common to the three phases, and generates a third phase voltage command in which the calculated second three-phase common voltage is superimposed on the second phase voltage command. do.
  • the controller generates a second gate signal to be applied to one of the first and second legs based on the positive and negative polarities of the third phase voltage command, and the third phase voltage. Generates a second gate signal to be applied to any one of the first and second legs according to the command.
  • the controller calculates the second three-phase common voltage so that the positive and negative polarities of the third phase voltage commands do not switch during the period when the sum of the three phases of the three-phase pulse voltage command is not zero.
  • the power conversion device According to the power conversion device according to the present disclosure, there is an effect that the power conversion device can be efficiently controlled while reducing noise and harmonics.
  • the figure which shows the waveform example for one phase of the three-phase pulse voltage command generated by the three-phase pulse voltage command calculator of FIG. A flowchart used to explain the operation of the first common voltage superimposition device in the first embodiment.
  • the figure which shows the operation waveform when both the 1st common voltage superimposition and the 2nd common voltage superimposition are absent in the configuration of Embodiment 3 (modulation rate m 0.85).
  • the figure which shows the relationship between the number of switchings and a modulation factor when the 2nd three-phase common voltage superimposition device in Embodiment 1 is used.
  • the figure which shows the relationship between the number of switchings and a modulation factor when the 2nd three-phase common voltage superimposition device in Embodiment 2 is used.
  • FIG. 1 is a circuit diagram showing the configuration of the power conversion device 1 according to the first embodiment.
  • the power conversion device 1 according to the first embodiment is a power conversion device that converts the DC power output from the DC power supply 3 into AC power to the motor 2 which is a load and supplies it to the motor 2.
  • the power conversion device 1 includes an inverter circuit 4, H-bridge circuits 5, 6 and 7 which are single-phase bridge circuits, and a power conversion controller 9A as a controller.
  • An inverter circuit 4 is connected between the positive and negative terminals of the DC power supply 3, and an H bridge is connected between the AC ends 4a, 4b, 4c of one phase different from each other of the inverter circuit 4 and each phase of the motor 2.
  • FIG. 1 illustrates a case where the inverter circuit 4 is a three-phase three-level inverter, but the present invention is not limited to this.
  • the inverter circuit 4 may be a three-phase two-level inverter.
  • the inverter circuit 4 may be a multi-phase, that is, a two-level inverter or a three-level inverter having four or more phases.
  • each of the H-bridge circuits 5, 6 and 7 two semiconductor switching elements having a reverse conduction function are connected in series, and the middle points 5a1, 6a1, 7a1 which are the connection ends thereof are the AC ends 4a of the three-phase inverter circuit. It has 4b, 4c, a first leg connected to the AC end of one phase that is different from each other. Further, in each H bridge circuit 5, 6 and 7, two semiconductor switching elements having a reverse conduction function are connected in series, and the midpoints 5a2, 6a2 and 7a2 which are the connection ends thereof are the phase terminals of the motor 2. That is, it has a second leg connected to the terminals of one phase of the motor 2 that are different from each other. Further, each H-bridge circuit 5, 6 and 7 has capacitors Cs connected to both ends of the first and second legs.
  • FIG. 1 as a semiconductor switching element having a reverse conduction function, an element provided with an insulated gate bipolar transistor (IGBT) and an antiparallel diode, or a metal oxide film semiconductor field effect transistor (Metal-Oxide-).
  • IGBT Insulated gate bipolar transistor
  • Metal-Oxide- metal oxide film semiconductor field effect transistor
  • An example of an element including a Semiconductor (Field-Effective Transistor: MOSFET) and an antiparallel diode is illustrated.
  • a reverse conducting (RC) IGBT may be used instead of the IGBT or MOSFET.
  • the antiparallel diode may be omitted.
  • an IGBT made of silicon (Si), which is a narrow band gap semiconductor element, is used for each semiconductor switching element of the inverter circuit 4. Further, an IGBT made of Si is also used for each semiconductor switching element of the first leg in the H-bridge circuits 5, 6 and 7, that is, the leg whose midpoint is connected to the inverter circuit 4.
  • each semiconductor switching element of the second leg in the H-bridge circuits 5, 6 and 7, that is, the leg whose midpoint is connected to the motor 2 is a wide bandgap semiconductor element, for example, made of silicon carbide (SiC). MOSFET is used.
  • SiC has the feature that it can form a semiconductor element with smaller on-voltage and switching loss than Si
  • the element made of SiC is difficult to obtain and the price is higher than the element made of Si. be. Therefore, by using an IGBT made of Si for the first leg and a MOSFET made of SiC for the second leg, it is possible to achieve both the problems of manufacturing cost and difficulty in obtaining.
  • the torque command T * is input to the motor controller 8.
  • the motor controller 8 calculates a sinusoidal phase voltage command v su * , v sv * , v sw * so that the torque generated in the motor 2 becomes a desired torque based on the torque command T * , and is a power conversion controller. Output to 9A.
  • the power conversion controller 9A has gate signals g mu1 to g mu4 , which are first gate signals, so that a voltage based on the sinusoidal phase voltage commands v su * , v sv * , and v sw * is applied to the motor 2.
  • the gate signals g mu1 to g mu4 , g mv1 to g mv4 , and g mw1 to g mw4 are signals for controlling the operation of the inverter circuit 4, that is, gate signals for switching and controlling each semiconductor switching element of the inverter circuit 4. .. More specifically, it is as follows.
  • the gate signal g mu1 is a signal applied to the gate of the first semiconductor switching element of the first phase (for example, u phase), and the gate signal g mu2 is the second semiconductor switching element of the first phase.
  • the gate signal g mu3 is a signal applied to the gate
  • the gate signal g mu3 is a signal applied to the gate of the third semiconductor switching element of the first phase
  • the gate signal g mu4 is the fourth of the first phase. This is a signal applied to the gate of the semiconductor switching element.
  • the gate signal g mv1 is a signal applied to the gate of the first semiconductor switching element of the second phase (for example, v phase), and the gate signal g mv2 is the second semiconductor switching element of the second phase.
  • the gate signal g mv3 is a signal applied to the gate
  • the gate signal g mv3 is a signal applied to the gate of the third semiconductor switching element of the second phase
  • the gate signal g mv4 is the fourth of the second phase. This is a signal applied to the gate of the semiconductor switching element.
  • the gate signal g mw1 is a signal applied to the gate of the first semiconductor switching element of the third phase (for example, w phase), and the gate signal g mw2 is the second semiconductor switching element of the third phase. It is a signal applied to the gate, the gate signal g mw3 is a signal applied to the gate of the third semiconductor switching element of the third phase, and the gate signal g mw4 is the fourth of the third phase. This is a signal applied to the gate of the semiconductor switching element.
  • the gate signals g su1 to g su4 are signals for controlling the operation of the H-bridge circuit 5, that is, gate signals for switching and controlling each semiconductor switching element of the H-bridge circuit 5.
  • the gate signal g su1 is a signal applied to the gate of the first semiconductor switching element located on the high potential side of the second leg
  • the gate signal g su2 is the low potential of the first leg. It is a signal applied to the gate of the second semiconductor switching element on the side
  • the gate signal g su3 is a signal applied to the gate of the third semiconductor switching element on the low potential side of the second leg, and is a gate.
  • the signal g su4 is a signal applied to the gate of the fourth semiconductor switching element on the high potential side of the first leg.
  • the gate signals g sv1 to g sv4 are signals for controlling the operation of the H-bridge circuit 6, that is, gate signals for switching and controlling the semiconductor switching element of the H-bridge circuit 6.
  • the gate signal g sv1 is a signal applied to the gate of the first semiconductor switching element located on the high potential side of the second leg
  • the gate signal g sv2 is the low potential of the first leg. It is a signal applied to the gate of the second semiconductor switching element on the side
  • the gate signal g sv3 is a signal applied to the gate of the third semiconductor switching element on the low potential side of the second leg, and is a gate.
  • the signal g sv4 is a signal applied to the gate of the fourth semiconductor switching element on the high potential side of the first leg.
  • the gate signals g sw1 to g sw4 are signals for controlling the operation of the H-bridge circuit 7, that is, gate signals for switching and controlling the semiconductor switching element of the H-bridge circuit 7.
  • the gate signal g sw1 is a signal applied to the gate of the first semiconductor switching element located on the high potential side of the second leg
  • the gate signal g sw2 is the low potential of the first leg. It is a signal applied to the gate of the second semiconductor switching element on the side
  • the gate signal g sw3 is a signal applied to the gate of the third semiconductor switching element on the low potential side of the second leg, and is a gate.
  • the signal g sw4 is a signal applied to the gate of the fourth semiconductor switching element on the high potential side of the first leg.
  • the voltage applied to the motor 2 is appropriately combined with the DC voltage of the DC power supply 3 and the capacitor voltages of the H-bridge circuits 5, 6 and 7, and is added or subtracted in consideration of the combination and polarity. It becomes a positive or negative DC voltage.
  • the capacitor voltage is the voltage of the capacitors Cs.
  • the DC voltage of the DC power supply 3 is referred to as “v dc ”, and the capacitor voltage is referred to as “v cs ”.
  • the direction of the arrow attached next to the symbol v dc and the symbol v cs indicates the polarity. Further, in each embodiment, it is assumed that the capacitor voltage vcs is held within the step width of the phase voltage of the inverter circuit 4 or less.
  • FIG. 2 is a block diagram showing the configuration of the power conversion controller 9A according to the first embodiment.
  • the power conversion controller 9A according to the first embodiment has a three-phase pulse voltage command calculator 901, a dead time inserter 902, 907, a first common voltage superimposition device 903A, and a second common voltage. It includes a superimposition device 904A, a voltage polarity controller 905, a pulse width modulation (PWM) controller 906, and a subtractor 908.
  • PWM pulse width modulation
  • the three-phase pulse voltage command calculator 901 calculates the three-phase pulse voltage commands v sm * , v smv * , and v smw * commanded to the inverter circuit 4.
  • FIG. 3 shows the waveforms of one phase of the three-phase pulse voltage command v sm * , v smv * , and v smw * .
  • FIG. 3 is a diagram showing an example of a waveform for one phase of the three-phase pulse voltage command generated by the three-phase pulse voltage command calculator 901 of FIG.
  • the voltage waveform shown in FIG. 3 has an absolute value that is half the DC voltage vdc of the DC power supply 3 and a positive polarity in the fundamental wave period of the sinusoidal phase voltage commands v su * , v sv * , and v sw * .
  • it is a one-pulse voltage in which a negative voltage is repeated once each.
  • the 1-pulse voltage is used, the number of switchings of the inverter circuit 4 is reduced, so that the switching loss is reduced and the efficiency of the power conversion device 1 can be improved.
  • the three-phase pulse voltage command is represented by vsm * .
  • V sm * is a general term for three-phase pulse voltage commands v sm * , v smv * , and v smw * .
  • the same notation is used for the sinusoidal phase voltage command as appropriate.
  • the horizontal axis of FIG. 3 represents the phase of the sinusoidal phase voltage command vs * .
  • the one-pulse voltage representing the three-phase pulse voltage command vs m * is a voltage waveform that changes according to the phase and the phase angle ⁇ of the sinusoidal phase voltage command vs * . Details of the phase angle ⁇ will be described below.
  • the value of one pulse voltage is a zero value in the range of the phase from zero to ⁇ , ⁇ - ⁇ to ⁇ + ⁇ , and 2 ⁇ - ⁇ to 2 ⁇ , and the phase is ⁇ to ⁇ - ⁇ . It is a positive value in the range and a negative value in the range of the phase from ⁇ + ⁇ to 2 ⁇ - ⁇ .
  • the zero value referred to in this paper does not mean a completely zero value, and it is permissible to take a value close to zero. That is, the zero value referred to in this paper is a concept including a value considered to be zero.
  • the amplitude of the sinusoidal phase voltage command vs * is defined as v * sphp .
  • the phase angle ⁇ of is determined by the following equation (1).
  • the inverter circuit 4 When the above equation (1) is satisfied, the inverter circuit 4 outputs the voltage of the fundamental wave component and shares all of the electric power of the fundamental wave component supplied to the motor 2. Therefore, when the above equation (1) is satisfied, a DC power supply is not required on the DC side of the H-bridge circuits 5, 6 and 7, and the power conversion device 1 can be miniaturized and reduced in cost. At this time, since the H-bridge circuits 5, 6 and 7 do not bear the active power, the capacitor voltage vcs is maintained at about 1/4 of the DC voltage vdc which is a specified value.
  • the three-phase pulse voltage command calculator 901 generates the three-phase pulse voltage command v sm *, v smv *, v smw * , and at the same time, the three-phase pulse voltage command v sm * , v.
  • Gate signals for outputting a voltage based on smv * and v smw * g mu1'to g mu4 ', g mv1'to g mv4 ', g mw1'to g mw4 ' are generated.
  • the dead time for preventing the arm short circuit in the inverter circuit 4 is not inserted.
  • Table 1 shows the relationship between the output voltage vsm output by the inverter circuit 4 and the gate signals g m1 to g m4 to the inverter circuit 4.
  • the three-phase pulse voltage command calculator 901 uses the relationships in Table 1 to generate a gate signal to the inverter circuit 4.
  • H represents “high” and means that it is a gate signal that controls the corresponding semiconductor switching element on.
  • L represents “low” and means that it is a gate signal that controls the corresponding semiconductor switching element to be off.
  • the three-phase pulse voltage command v sm * , v smv * , v smw * commanded to the inverter circuit 4 is subtracted from the sinusoidal phase voltage command v su * , v sv * , v sw * , and H
  • the first phase voltage commands v ssu1 * , v ssv1 * , and v ssw1 * which are voltage commands commanded to the bridge circuits 5, 6 and 7, are generated.
  • the sinusoidal phase voltage command v su * , v sv * , v sw * is the three-phase pulse voltage command v smu * , v smv * , v smw *.
  • the first phase voltage command v ssu1 * , v ssv1 * , v ssw1 * is calculated by the subtractor 908 so that the change in the output voltage output by the inverter circuit 4 is offset.
  • the first common voltage superimposition device 903A calculates the first three-phase common voltage common to the three phases based on the three-phase pulse voltage commands v sm * , v smv * , and v smw * .
  • the first common voltage superimposition device 903A superimposes the calculated first three-phase common voltage on the first phase voltage commands v ssu1 * , v ssv1 * , v ssw1 * , and superimposes the superimposed voltage on each of the second. It is output to the second common voltage superimposition device 904A as the phase voltage command v ssu2 * , v ssv2 * , v ssw2 * .
  • the capacitor voltage v cs is used to generate the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * .
  • the first three-phase common voltage is calculated so that the peak value of each of the second phase voltage commands v ssu2 * , v ssv2 * , and v ssw2 * is reduced.
  • the second common voltage superimposition device 904A calculates the second three-phase common voltage common to the three phases based on the three-phase pulse voltage commands v sm *, v smv * , and v smw * .
  • the second common voltage superimposition device 904A superimposes the calculated second three-phase common voltage on the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * , and superimposes the superposed voltage on each of the third. It is output to the voltage polarity controller 905 as the phase voltage command v ssu3 * , v ssv3 * , v ssw3 * .
  • FIG. 4 is a flowchart for explaining the operation of the first common voltage superimposition device 903A in the first embodiment.
  • FIG. 5 is a flowchart for explaining the operation of the second common voltage superimposition device 904A in the first embodiment.
  • the first common voltage superimposition device 903A rearranges the first phase voltage commands v ssu1 * , v ssv1 * , v ssw1 * into the maximum phase v max1 and the minimum phase v min1 .
  • the common mode voltage v smcm * of the phase pulse voltage command v sm * , v smv * , v smw * is calculated using the following equation (2) (step 90301).
  • step 90302 When the common mode voltage v smcm * of the three-phase pulse voltage command v sm *, v smv *, v smw * is positive (step 90302 , Yes), in order to reduce the voltage change of the common mode voltage v smcm * , The common mode voltage of each of the first phase voltage commands v ssu1 * , v ssv1 * , and v ssw1 * is operated so as to be negative. At this time, it is determined whether the minimum phase v min1 does not exceed the outputable minimum value ⁇ v cs , that is, whether the value of the minimum phase v min 1 is less than the minimum value ⁇ v cs (step 90305).
  • the first three-phase common voltage v ofst1 is determined so that the minimum phase v min1 is the minimum value ⁇ v cs (step 90306).
  • the minimum phase v min1 is not less than the minimum value ⁇ v cs (step 90305, No)
  • the first three-phase common voltage v ofst1 0 (step 90307).
  • step 90303 when the common mode voltage v smcm * of the three-phase pulse voltage command v sm *, v smv *, v smw * is negative (step 90303 , Yes), in order to reduce the voltage change of the common mode voltage v smcm * . Operates so that the common mode voltage of each of the first phase voltage commands v ssu1 * , v ssv1 * , and v ssw1 * becomes positive. At this time, it is determined whether or not the maximum phase v max1 does not exceed the maximum outputable value vcs (step 90308).
  • the first three-phase common voltage v ofst1 is determined so that the maximum phase v max1 becomes the maximum value v cs (step 90309). ..
  • the maximum phase v max1 does not exceed the maximum value vcs (step 90308, No)
  • the first three-phase common voltage vofst1 0 (step 90310).
  • the first common voltage superimposition device 903A superimposes the first three-phase common voltage v ofst1 on the first phase voltage commands v ssu1 * , v ssv1 * , v ssw1 * , and each of the second The phase voltage commands v ssu2 * , v ssv2 * , and v ssw2 * are generated (step 90311).
  • the second phase voltage command v ssu2 * , v ssv2 * , v ssw2 * is a tentatively generated phase voltage command under correction.
  • the second common voltage superimposition device 904A rearranges the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * into the maximum phase v max2 and the minimum phase v min2 , and three.
  • the common mode voltage v smcm * of the phase pulse voltage command v sm * , v smv * , v smw * is calculated using the above equation (2) (step 90401).
  • the modulation factor m can be expressed by the following equation (3).
  • the second common voltage superimposition device 904A superimposes the second three-phase common voltage v ofst2 on the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * , and each of the third The phase voltage commands v ssu3 * , v ssv3 * , and v ssw3 * are generated (step 90413).
  • the third phase voltage command v ssu3 * , v ssv3 * , v ssw3 * is the corrected phase voltage command generated by using the corrected phase voltage command. ..
  • the common mode voltage v smcm * of the three-phase pulse voltage command v smu * , v smv * , v smw * that is, the three-phase of the three-phase pulse voltage command v smu * , v smv * , v smw * .
  • the positive / negative properties in the third phase voltage commands v ssu3 * , v ssv3 * , and v ssw3 * are not switched.
  • the third phase voltage command v ssu3 * , v ssv3 * , v ssw3 * is for the first phase voltage command v ssu1 * , v ssv1 * , v ssw1 * , which is the voltage command before correction.
  • Positive and negative properties do not change.
  • the number of switchings in the H-bridge circuits 5, 6 and 7 can be reduced, so that the switching loss in the power conversion device 1 can be reduced.
  • the voltage polarity controller 905 is the first in the H-bridge circuits 5, 6 and 7 based on the polarities of the third phase voltage commands v ssu3 * , v ssv3 * and v ssw3 * .
  • the leg that is, the gate signal g su2 ', g su4 ', g sv2 ', g sv4 ', g sw2 ', g sw4'for the leg whose midpoint is connected to the inverter circuit 4 is generated.
  • the voltage polarity controller 905 is a second leg in the H-bridge circuits 5, 6 and 7, that is, a midpoint, based on the polarities of the third phase voltage commands v ssu3 * , v ssv3 * , and v ssw3 * .
  • Each phase voltage command v ssu4 * , v ssv4 * , v ssw4 * is generated.
  • the PWM controller 906 has a gate signal g su1 ', g su3 for the second leg in the H-bridge circuits 5, 6 and 7 based on the fourth phase voltage command v ssu4 * , v ssv4 * , v ssw4 * . ', g sv1 ', g sv3 ', g sw1 ', g sw3 ' are generated.
  • FIG. 6 is a first diagram provided for explaining the operation of the voltage polarity controller 905 and the PWM controller 906 in the first embodiment.
  • FIG. 7 is a second diagram for explaining the operation of the voltage polarity controller 905 and the PWM controller 906 according to the first embodiment.
  • the horizontal axes of FIGS. 6 and 7 both represent time. Further, in FIGS. 6 and 7, from the upper side, the third phase voltage command vss3 * and the fourth phase voltage command vss4 * in any phase, the gate signals g s1 ', g s3 ', Each signal of g s2 ', g s4 ', and voltage command vssi * as an instantaneous value is shown by a thick line. Further, the waveform of the carrier signal c is shown by a thick line in the upper part. The carrier signal c is a triangular wave signal that changes between the zero voltage and the capacitor voltage v cs . The cycle of the carrier signal c may be referred to as a "carrier cycle".
  • FIG. 6 shows an operation waveform when the third phase voltage command vss3 * ⁇ 0.
  • FIG. 7 shows an operation waveform when the third phase voltage command vss3 * ⁇ 0. It should be noted that the value obtained by adding the capacitor voltage vcs to the value of the third phase voltage command vss3 * is the value of the fourth phase voltage command vss4 * . The addition of the capacitor voltage v cs is performed for the phase where vss3 * ⁇ 0.
  • the voltage command vssi * as an instantaneous value becomes ⁇ v cs or 0 as shown in the lower part of FIG.
  • the operation waveforms of the voltage polarity controller 905 and the PWM controller 906 output the third phase voltage command vss3 * as an average value.
  • Table 2 shows the relationship between the output voltage Vss of the H-bridge circuits 5, 6 and 7 and the gate signals g s1 to g s4 to the H-bridge circuits 5, 6 and 7.
  • the voltage polarity controller 905 and the PWM controller 906 use the relationships shown in Table 2 to generate gate signals to the H-bridge circuits 5, 6 and 7.
  • H represents “high” and means that it is a gate signal that controls the corresponding semiconductor switching element on.
  • L represents “low” and means that it is a gate signal that controls the corresponding semiconductor switching element to be off.
  • the dead time inserter 902 inserts a new dead time into the gate signals g mu1 ' ⁇ g mu4 ', g mv1 ' ⁇ g mv4 ', g mw1 ' ⁇ g mw4 '.
  • Gate signals g mu1 to g mu4 , g mv1 to g mv4 , and g mw1 to g mw4 are generated.
  • the dead time inserter 907 inserts a dead time into the gate signals g mu1 ' ⁇ g mu4 ', g mv1 ' ⁇ g mv4 ', g mw1 ' ⁇ g mw4 ', and the new gate signal g mu1 ⁇ It produces g mu4 , g mv1 to g mv4 , and g mw1 to g mw4 .
  • FIG. 8 shows a method of inserting a dead time.
  • FIG. 8 is a diagram showing a method of inserting a dead time in the dead time inserters 902 and 907 of the first embodiment.
  • the waveform of g'in the upper part shows the gate signal before the dead time is inserted
  • the waveform of g in the lower part shows the gate signal after the insertion.
  • the dead time t d is inserted so as to be delayed by the dead time t d at the timing when the gate signal changes from L to H. Note that FIG. 8 is an example, and the dead time t d may be inserted or set by a method other than that shown in FIG.
  • FIG. 9 is a diagram showing an operation waveform when neither the first common voltage superimposition device 903A nor the second common voltage superimposition device 904A is present in the configuration of the first embodiment.
  • the modulation factor m is 0.70.
  • waveforms of (a) sinusoidal phase voltage command, (b) three-phase pulse voltage command, (c) H-bridge output voltage, and (d) phase voltage are shown in order from the top.
  • (e) H-bridge voltage command, (f) corrected H-bridge voltage command, (g) corrected H-bridge voltage command, and (h) corrected H-bridge voltage command polarity are shown.
  • the "H-bridge voltage command” represents the above-mentioned first phase voltage command v ssu1 * , v ssv1 * , v ssw1 *
  • the "correcting H-bridge voltage command” is the above-mentioned second phase voltage command v ssu2. * , V ssv2 * , v ssw2 *
  • the "corrected H-bridge voltage command” represents the above-mentioned third phase voltage command v ssu3 * , v ssv3 * , v ssw3 *
  • the "corrected H-bridge voltage command polarity" represents the polarity of the corrected H-bridge voltage command.
  • the "H-bridge output voltage” is the output voltage of the H-bridge circuits 5, 6 and 7.
  • the "phase voltage” is a voltage output from each phase of the inverter circuit 4.
  • Each operation waveform is normalized by "v dc / 2". Further, in each operation waveform, the U-phase waveform is shown by a solid line, the V-phase waveform is shown by a broken line, and the W-phase waveform is shown by a long-dotted line.
  • the "sinusoidal phase voltage command” is calculated so that the motor 2 is operated by the desired torque command T * .
  • the "pulse voltage command” is calculated by the three-phase pulse voltage command calculator 901
  • the "H-bridge voltage command” is obtained by subtracting the "three-phase pulse voltage command” from the "sinusoidal phase voltage command”.
  • the “H-bridge voltage command” becomes the “corrected H-bridge voltage command” as it is.
  • the voltage polarity controller 905 generates the gate signal of the first leg in the H-bridge circuits 5, 6 and 7 based on the polarity of the "corrected H-bridge voltage command", and also generates the "H-bridge voltage” for PWM modulation. Generate a "command".
  • the polarity of the “corrected H-bridge voltage command” changes 6 times in the fundamental wave period of the “sinusoidal phase voltage command”. There is. That is, the first leg of the H-bridge circuits 5, 6 and 7 is switched 6 times.
  • the PWM controller 906 performs PWM control based on the fourth phase voltage command v ssu4 * , v ssv4 * , v ssw4 * for PWM modulation, and the H-bridge circuits 5, 6 and 7 perform "H-bridge output voltage". Is output.
  • the "H-bridge output voltage” is an instantaneous voltage waveform of the H-bridge circuits 5, 6 and 7.
  • the "phase voltage” output by the power conversion device 1 is the sum of the "three-phase pulse voltage command" and the "H-bridge output voltage", and has a quasi-sinusoidal waveform. As a result, a "phase voltage” with less noise and harmonic components can be obtained.
  • FIG. 10 shows an operation waveform when the first common voltage superimposition device 903A is added. That is, FIG. 10 is a diagram showing an operation waveform in the case where the second common voltage superimposition device 904A is not provided in the configuration of the first embodiment.
  • the first common voltage superimposition device 903A calculates the first three-phase common voltage and superimposes it on the "H-bridge voltage command". As a result, a "correcting H-bridge voltage command” that does not exceed the maximum and minimum values that can be output by the H-bridge circuits 5, 6 and 7 can be obtained.
  • the “corrected H-bridge voltage command” becomes the “corrected H-bridge voltage command” as it is. Since the "corrected H-bridge voltage command” does not exceed the maximum and minimum values that can be output, a "phase voltage” with few harmonic components is obtained.
  • FIG. 11 shows an operation waveform when the second common voltage superimposition device 904A is added. That is, FIG. 11 is a diagram showing an operation waveform of the configuration of FIG. 2 in the first embodiment.
  • the second common voltage superimposition device 904A is common to the second three-phase so that the positive and negative characteristics of the "corrected H-bridge voltage command" do not switch during the period when the sum of the three phases of the "three-phase pulse voltage command” is not zero.
  • the voltage is calculated and superimposed on the "correcting H-bridge voltage command".
  • the modulation factor is 0.70, when the common mode voltage of the “three-phase pulse voltage command” is positive, the maximum value of the three phases in the “correcting H-bridge voltage command” is zero or negative.
  • the second three-phase common voltage is calculated so as to be.
  • the second three-phase common voltage is calculated so that the maximum value of the three phases in the "correcting H-bridge voltage command" becomes zero or positive. ..
  • the positive and negative polarities of the "corrected H-bridge voltage command” do not switch during the period when the sum of the three phases of the "three-phase pulse voltage command” is not zero.
  • the positive / negative polarity of the "corrected H-bridge voltage command” does not change with respect to the "H-bridge voltage command" before the correction.
  • the polarity change of the "corrected H-bridge voltage command" is reduced to 6 times in the fundamental wave period of the "sinusoidal phase voltage command". That is, since the number of switchings of the first leg of the H-bridge circuits 5, 6 and 7 is reduced, the switching loss is also reduced. Therefore, according to the first embodiment, the H-bridge circuit 5, while suppressing the output of the voltage exceeding the maximum value and the minimum value that can be output by the "H-bridge voltage command" and suppressing the distortion of the "phase voltage". It is possible to reduce the switching loss of the first leg of 6 and 7.
  • FIG. 12 is a diagram showing an operation waveform when neither the first common voltage superimposition device 903A nor the second common voltage superimposition device 904A is present in the configuration of the first embodiment.
  • the polarity of the “corrected H-bridge voltage command” changes 6 times in the fundamental wave period of the “sinusoidal phase voltage command”, and is H.
  • the first leg of the bridge circuits 5, 6 and 7 will be switched 6 times.
  • FIG. 13 shows an operation waveform when the first common voltage superimposition device 903A is added. That is, FIG. 13 is a diagram showing an operation waveform when there is no second common voltage superimposition device 904A in the configuration of the first embodiment.
  • FIG. 14 shows an operation waveform when a second common voltage superimposition device 904A is further added. That is, FIG. 14 is a diagram showing an operation waveform of the configuration of FIG. 2 in the first embodiment.
  • the polarity change of the "corrected H-bridge voltage command" is reduced to 6 times in the fundamental wave period of the "sinusoidal phase voltage command". That is, since the number of switchings of the first leg of the H-bridge circuits 5, 6 and 7 is reduced, the switching loss is also reduced. Therefore, the output of the voltage exceeding the maximum value and the minimum value that can be output by the "H-bridge voltage command” is suppressed, and the distortion of the "phase voltage” is suppressed, and the first of the H-bridge circuits 5, 6 and 7. Switching loss can be reduced.
  • FIG. 15 is a diagram showing an operation waveform when neither the first common voltage superimposition device 903A nor the second common voltage superimposition device 904A is present in the configuration of the first embodiment.
  • the polarity of the “corrected H-bridge voltage command” changes 10 times in the fundamental wave period of the “sinusoidal phase voltage command”, and is H.
  • the first leg of the bridge circuits 5, 6 and 7 will be switched 10 times.
  • FIG. 16 shows an operation waveform when the first common voltage superimposition device 903A is added. That is, FIG. 16 is a diagram showing an operation waveform when there is no second common voltage superimposition device 904A in the configuration of the first embodiment.
  • FIG. 17 shows an operation waveform when a second common voltage superimposition device 904A is further added. That is, FIG. 17 is a diagram showing an operation waveform of the configuration of FIG. 2 in the first embodiment.
  • the power conversion controller calculates the first three-phase common voltage common to the three phases, and calculates the calculated first three-phase common voltage. Is superimposed on the first phase voltage command to generate a second phase voltage command. Further, the power conversion controller calculates the second three-phase common voltage common to the three phases, and superimposes the calculated second three-phase common voltage on the second phase voltage command. To generate. The power conversion controller generates a second gate signal to be applied to either one of the first leg and the second leg based on the positive and negative polarities of the third phase voltage command, while generating each of the third. Based on the phase voltage command, a second gate signal to be applied to any one of the first and second legs is generated.
  • the power conversion controller calculates the second three-phase common voltage so that the positive / negative characteristics of each of the third phase voltage commands do not switch during the period when the sum of the three phases of the three-phase pulse voltage command is not zero.
  • the switching loss of the leg can be reduced by reducing the number of switchings of the switching element of either the first leg or the second leg. This makes it possible to efficiently control the power conversion device while reducing noise and harmonics.
  • the capacitor voltage which is the voltage of the capacitor
  • the capacitor voltage is one half or less of half the step width of the phase voltage of the inverter circuit, that is, one quarter or less of the voltage of the DC power supply. Is preferable. With this setting, harmonics are suppressed and an output voltage closer to a sine wave can be obtained.
  • the power conversion controller is a first three-phase so that the absolute value of the voltage value of each phase in the second phase voltage command does not exceed the capacitor voltage. Calculate the common voltage. As a result, the output of the voltage of the portion exceeding the maximum value and the minimum value that can be output by the first phase voltage command is suppressed, so that the distortion of the phase voltage can be suppressed.
  • the power conversion controller has a modulation factor m of 0.61 or more and 0.79 or less, or 0.90 or more and 0.99 or less.
  • m the modulation factor
  • the power conversion controller is common to the second three phases so that the minimum value of the three phases of each second phase voltage command becomes zero or positive. Calculate the voltage.
  • the number of switchings of the first leg of the single-phase bridge circuit is reduced, so that the switching loss of the single-phase bridge circuit can be reduced.
  • a semiconductor switching element formed of a narrow band gap semiconductor is used for the inverter circuit, and a semiconductor switching formed of a wide band gap semiconductor is used for the single-phase bridge circuit. Elements can be used.
  • the switching loss of one of the first and second legs can be reduced, and the cost of the other leg of the first and second legs can be reduced. be able to. This makes it possible to suppress an increase in the manufacturing cost of the power conversion device while improving the efficiency of the operation of the power conversion device. In addition, it is possible to achieve both the problems of manufacturing cost and difficulty in obtaining.
  • the leg controlled by the second gate signal generated based on the positive / negative properties of the third phase voltage command may be used for this.
  • the capacitor voltage of the single-phase bridge circuit is preferably half or less than the step width of the phase voltage of the inverter circuit. With this setting, it is possible to obtain an output voltage closer to a sine wave while suppressing harmonics. Further, by lowering the capacitor voltage of the single-phase bridge circuit, the effect of reducing the switching loss in the single-phase bridge circuit can be obtained.
  • Embodiment 2 In a general inverter circuit, the rated voltage is often set when the amplitude of the output line voltage is equal to the DC voltage.
  • FIG. 18 shows an operation waveform when neither the first common voltage superimposition device 903A nor the second common voltage superimposition device 904A is present. That is, FIG. 18 is a diagram showing an operation waveform when neither the first common voltage superimposition device 903A nor the second common voltage superimposition device 904A is present in the configuration of the first embodiment.
  • the polarity of the “corrected H-bridge voltage command” changes 10 times in the fundamental wave period of the “sinusoidal phase voltage command”, and is H.
  • the first leg of the bridge circuits 5, 6 and 7 will be switched 10 times.
  • the magnitude of the "sinusoidal phase voltage command" for driving that is, the magnitude of the modulation factor m is proportional to the rotation speed of the motor 2. Therefore, when the modulation factor m is smaller than 1.15, the rotation speed of the motor 2, that is, the fundamental frequency of the "sinusoidal phase voltage command” is low. Therefore, when the modulation factor m is smaller than 1.15, it can be said that the first leg of the H-bridge circuits 5, 6 and 7 may be switched 10 times in the fundamental wave period.
  • FIG. 19 is a circuit diagram showing the configuration of the power conversion device 10 according to the second embodiment.
  • the power conversion controller 9A is replaced with the power conversion controller 11B in the configuration of the power conversion device 1 according to the first embodiment shown in FIG. There is.
  • the other configurations are the same as or equivalent to the configurations of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • FIG. 20 is a block diagram showing the configuration of the power conversion controller 11B according to the second embodiment.
  • the second common voltage superimposition device 904A is the second common voltage superimposition device. It has been replaced by 904B.
  • Other configurations are the same as or equivalent to the configuration of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • FIG. 21 is a flowchart for explaining the operation of the second common voltage superimposition device 904B in the second embodiment.
  • the processing when the modulation factor m is 0.61 or more and 0.79 or less, or 1.23 or more is the same as the flowchart shown in FIG. Yes, duplicate explanations are omitted.
  • step 90802, step 90805 to 9083 and step 90823 in FIG. 21 correspond to step 90402, step 90404 to 90412 and step 90413 in FIG. 5, respectively.
  • step 90803 when the condition of step 90803 is satisfied (step 90803, Yes), the second common voltage superimposition device 904B has a positive common mode voltage v smcm * (step 90814), or is negative or zero (step 90814). Step 90818) is determined.
  • the common mode voltage v smcm * is zero (step 90814, No, and step 90818, No)
  • step 90818 it is determined whether or not the minimum phase v min 2 exceeds zero.
  • the minimum phase v min2 exceeds zero (step 90819, Yes)
  • the second three-phase common voltage v ofst2 ⁇ v min2 (step 90820)
  • the minimum phase v min2 does not exceed zero (step 90820).
  • the second three-phase common voltage volt2 0 (step 90821).
  • the minimum phase v min2 is controlled to be zero or negative.
  • the second common voltage superimposition device 904B superimposes the second three-phase common voltage v ofst2 on the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * , and each of the third The phase voltage commands v ssu3 * , v ssv3 * , and v ssw3 * are generated (step 90823).
  • the "corrected H-bridge voltage command” allows a change in positive / negative polarity with respect to the "H-bridge voltage command” before correction.
  • the polarity change of the "corrected H-bridge voltage command” is 10 times in the fundamental wave period of the "sinusoidal phase voltage command”. This is an increase from 6 times in FIG. 14, which is the result of the first embodiment, but it is the same 10 times as when the power conversion device 10 is operated at a modulation factor of 1.15, which is an approximate rated voltage. be.
  • the power conversion controller has a three-phase pulse voltage command three-phase when the modulation factor is 0.90 or more and 0.99 or less.
  • the second three-phase common voltage is calculated so that the maximum value of the three phases of each second phase voltage command becomes zero or positive.
  • the power conversion controller is common to the second three phases so that the minimum value of the three phases of each second phase voltage command becomes zero or negative. Calculate the voltage.
  • control can be performed by maximizing the allowable number of switchings, so that noise and harmonics can be reduced while reducing the switching loss of the single-phase bridge circuit.
  • it has a remarkable effect that has never been seen before, such as being able to supply a voltage with less distortion to the load.
  • the first common voltage superimposition device 903A of the first embodiment and the second embodiment has a first common voltage superimposition device 903A so that the peak value of each phase voltage command v ssu2 * , v ssv2 * , v ssw2 * is reduced.
  • the three-phase common voltage is calculated. That is, the first three-phase common voltage is calculated so as not to exceed the maximum value v cs and the minimum value ⁇ v cs that can be output by the first phase voltage commands v ssu1 * , v ssv1 * , v ssw1 * .
  • the peak value can be further reduced, the switching loss of the H-bridge circuits 5, 6 and 7 can be further reduced. Therefore, in the third embodiment, the peak values of the second phase voltage commands v ssu2 * , v ssv2 * , and v ssw2 * are further reduced to further reduce the switching loss of the H-bridge circuits 5, 6 and 7. Disclose the power conversion device for the purpose.
  • FIG. 23 is a circuit diagram showing the configuration of the power conversion device 12 according to the third embodiment.
  • the power conversion controller 9A is replaced with the power conversion controller 13C in the configuration of the power conversion device 1 according to the first embodiment shown in FIG. There is.
  • v dc v dc / 4
  • Other configurations are the same as or equivalent to the configuration of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • FIG. 24 is a block diagram showing the configuration of the power conversion controller 13C according to the third embodiment.
  • the first common voltage superimposition device 903A is the first common voltage superimposition device. It has been replaced by the 903B, and the second common voltage superimposition device 904A has been replaced by the second common voltage superimposition device 904C.
  • Other configurations are the same as or equivalent to the configuration of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • the first common voltage superimposition device 903B calculates the first three-phase common voltage so as to reduce the peak value of each of the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * .
  • the first common voltage superimposition device 903B superimposes the calculated first three-phase common voltage on the first phase voltage commands v ssu1 * , v ssv1 * , v ssw1 * , and superimposes the superimposed voltage on each of the second. It is output to the second common voltage superimposition device 904C as the phase voltage command v ssu2 * , v ssv2 * , v ssw2 * .
  • FIG. 25 is a flowchart for explaining the operation of the first common voltage superimposition device 903B in the third embodiment.
  • the first common voltage superimposition device 903B rearranges the first phase voltage commands v ssu1 * , v ssv1 * , v ssw1 * into the maximum phase v max1 and the minimum phase v min1 (step 90901). ).
  • the first common voltage superimposition device 903B uses the following equation (4) to set the polarity of the first three-phase common voltage vofst1 to the average value of the maximum phase v max1 and the minimum phase v min1 . Calculate as an inverted value (step 90902).
  • v ofst1 -0.5 ⁇ (v max1 + v min1 ) ... (4)
  • the first common voltage superimposition device 903B superimposes the first three-phase common voltage v ofst1 on the first phase voltage commands v ssu1 * , v ssv1 * , v ssw1 * , and each of the second The phase voltage commands v ssu2 * , v ssv2 * , and v ssw2 * are generated (step 90903).
  • FIG. 26 is a flowchart for explaining the operation of the second common voltage superimposition device 904C in the third embodiment.
  • the second common voltage superimposition device 904C rearranges the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * into the maximum phase v max2 and the minimum phase v min2 , and three.
  • the common mode voltage v smcm * of the phase pulse voltage command v sm * , v smv * , v smw * is calculated using the above equation (2) (step 91001).
  • Step 91008 it is determined whether or not the minimum phase v min 2 is less than zero.
  • Step 91090 it is determined whether or not the minimum phase v min 2 is less than zero.
  • the minimum phase v min2 is less than zero (step 9109, Yes)
  • the second three-phase common voltage v ofst2 ⁇ v min2 (step 91010), and when the minimum phase v min2 is zero or more (step 9109, Yes). No)
  • the second three-phase common voltage vofst2 0 (step 91011).
  • the minimum phase v min2 is controlled to be zero or positive.
  • the second common voltage superimposition device 904C superimposes the second three-phase common voltage v ofst2 on the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * , and each of the third The phase voltage commands v ssu3 * , v ssv3 * , and v ssw3 * are generated (step 91013).
  • the common mode voltage v smcm * of the three-phase pulse voltage command v smu * , v smv * , v smw * that is, the three-phase of the three-phase pulse voltage command v smu * , v smv * , v smw * .
  • the positive / negative properties in the third phase voltage commands v ssu3 * , v ssv3 * , and v ssw3 * are not switched.
  • the third phase voltage command v ssu3 * , v ssv3 * , v ssw3 * is for the first phase voltage command v ssu1 * , v ssv1 * , v ssw1 * , which is the voltage command before correction.
  • Positive and negative properties do not change.
  • the number of switchings in the H-bridge circuits 5, 6 and 7 can be reduced, so that the switching loss in the power conversion device 12 can be reduced.
  • FIG. 27 is a diagram showing an operation waveform when both the first common voltage superimposition device 903B and the second common voltage superimposition device 904C are not present in the configuration of the third embodiment.
  • the modulation factor m is 0.85.
  • the "H-bridge voltage command” becomes the "corrected H-bridge voltage command” as it is.
  • the polarity of the “corrected H-bridge voltage command” changes 6 times in the fundamental wave period of the “sinusoidal phase voltage command”. There is. That is, the first leg of the H-bridge circuits 5, 6 and 7 is switched 6 times.
  • FIG. 28 shows an operating waveform when the first common voltage superimposition device 903B is added. That is, FIG. 28 is a diagram showing an operation waveform when there is no second common voltage superimposition device 904C in the configuration of the third embodiment.
  • the first common voltage superimposition device 903B calculates the first three-phase common voltage so as to reduce the peak value of the “H-bridge voltage command” and superimposes it on the “H-bridge voltage command”. ..
  • the “corrected H-bridge voltage command” becomes the “corrected H-bridge voltage command” as it is. Since the peak value of the "corrected H-bridge voltage command” is reduced, the capacitor voltage of the H-bridge circuits 5, 6 and 7 can be lowered to reduce the switching loss.
  • FIG. 29 shows an operation waveform when the second common voltage superimposition device 904C is added. That is, FIG. 29 is a diagram showing an operation waveform of the configuration of FIG. 24 in the third embodiment.
  • the second common voltage superimposition device 904C is common to the second three-phase so that the positive and negative characteristics of the "corrected H-bridge voltage command" do not switch during the period when the sum of the three phases of the "three-phase pulse voltage command" is not zero.
  • the voltage is calculated and superimposed on the "correcting H-bridge voltage command".
  • the modulation factor is 0.85, so when the common mode voltage of the “three-phase pulse voltage command” is positive, the maximum value of the three phases in the “correcting H-bridge voltage command” is zero or negative.
  • the second three-phase common voltage is calculated so as to be.
  • the second three-phase common voltage is calculated so that the maximum value of the three phases in the "correcting H-bridge voltage command" becomes zero or positive. ..
  • the positive and negative polarities of the "corrected H-bridge voltage command” do not switch during the period when the sum of the three phases of the "three-phase pulse voltage command” is not zero.
  • the positive / negative polarity of the "corrected H-bridge voltage command” does not change with respect to the "H-bridge voltage command" before the correction.
  • the polarity change of the "corrected H-bridge voltage command” is reduced to 6 times in the fundamental wave period of the "sinusoidal phase voltage command". That is, since the number of switchings of the first leg of the H-bridge circuits 5, 6 and 7 is reduced, the switching loss is also reduced. Therefore, according to the third embodiment, by reducing the peak value of the "H-bridge voltage command", the capacitor voltages of the H-bridge circuits 5, 6 and 7 are lowered to reduce the switching loss. This makes it possible to further reduce the switching loss of the H-bridge circuits 5, 6 and 7.
  • FIG. 30 is a diagram showing an operation waveform when neither the first common voltage superimposition device 903B nor the second common voltage superimposition device 904C is provided in the configuration of the third embodiment.
  • the polarity of the “corrected H-bridge voltage command” changes 10 times in the fundamental wave period of the “sinusoidal phase voltage command”, and is H.
  • the first leg of the bridge circuits 5, 6 and 7 will be switched 10 times.
  • FIG. 31 shows an operation waveform when the first common voltage superimposition device 903B is added. That is, FIG. 31 is a diagram showing an operation waveform when there is no second common voltage superimposition device 904C in the configuration of the third embodiment.
  • FIG. 32 shows an operation waveform when a second common voltage superimposition device 904C is further added. That is, FIG. 32 is a diagram showing an operation waveform of the configuration of FIG. 24 in the third embodiment.
  • the polarity change of the “corrected H-bridge voltage command” is reduced to 10 times in the fundamental wave period of the “sinusoidal phase voltage command”. That is, since the number of switchings of the first leg of the H-bridge circuits 5, 6 and 7 is reduced, the switching loss is also reduced. Therefore, according to the third embodiment, by reducing the peak value of the "H-bridge voltage command", the capacitor voltages of the H-bridge circuits 5, 6 and 7 are lowered to reduce the switching loss. This makes it possible to further reduce the switching loss of the H-bridge circuits 5, 6 and 7.
  • the power conversion controller does not change the positive / negative properties of the third phase voltage command with respect to the first phase voltage command. Calculate the second three-phase common voltage. As a result, the switching loss can be further reduced as compared with the first embodiment and the second embodiment, and a more efficient power conversion device can be configured, which is an unprecedented remarkable effect.
  • the power conversion controller sets a value obtained by inverting the polarity of the average value of the maximum value and the minimum value of each of the first phase voltage commands as the first three-phase. Generated as a common voltage. As a result, the peak value of each of the first phase voltage commands can be reduced, so that the power conversion device can be efficiently controlled while reducing the distortion of the output phase voltage.
  • the power conversion controller has a three-phase pulse when the modulation factor m is 0.67 or more and 0.97 or less, or 1.11 or more.
  • the second three-phase common voltage is calculated so that the maximum value of each second phase voltage command becomes zero or negative.
  • the power conversion controller calculates the second three-phase common voltage so that the minimum value of each second phase voltage command becomes zero or positive. do. As a result, the number of switchings of the first leg of the single-phase bridge circuit is reduced, so that the switching loss of the single-phase bridge circuit can be reduced.
  • the peak value is considerably larger than the "corrected H-bridge voltage command”.
  • the peak value of the “corrected H-bridge voltage command” is further reduced by maximizing the allowable number of switchings, and the switching loss of the H-bridge circuits 5, 6 and 7 is reduced.
  • a power conversion device for further reduction is disclosed.
  • FIG. 33 is a circuit diagram showing the configuration of the power conversion device 14 according to the fourth embodiment.
  • the power conversion controller 13C in the configuration of the power conversion device 12 according to the third embodiment shown in FIG. 23, the power conversion controller 13C is replaced with the power conversion controller 15D.
  • Other configurations are the same as or equivalent to the configuration of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • FIG. 34 is a block diagram showing the configuration of the power conversion controller 15D according to the fourth embodiment.
  • the second common voltage superimposition device 904C is the second common voltage superimposition device. It has been replaced by 904D.
  • Other configurations are the same as or equivalent to the configuration of the first embodiment, and the same or equivalent components are designated by the same reference numerals, and duplicate description will be omitted.
  • the second common voltage superimposition device 904D is a third phase voltage command v ssu3 * , v ssv3 during the period when the sum of the three phases of the three-phase pulse voltage command v sm * , v smv * , v smw * is not zero.
  • the second three-phase common voltage is calculated and superimposed on the second phase voltage commands v ssu2 * , v ssv2 * , and v ssw2 * so that the positive / negative characteristics in * and v ssw3 * are not switched.
  • FIG. 35 is a flowchart for explaining the operation of the second common voltage superimposition device 904D in the fourth embodiment.
  • the second common voltage superimposition device 904D sets the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * to the maximum phase v max2 , the intermediate phase v mid2 , and the minimum phase v min 2.
  • the common mode voltage v smcm * of the three-phase pulse voltage command v sm * , v smv * , v smw * is calculated using the above equation (2) (step 91101).
  • the second common voltage superimposition device 904D determines whether or not the modulation factor m is 0.67 or more and less than 0.86, or whether or not it is 1.11 or more (step 91102). If none of these conditions are met (step 91102, No), the process proceeds to step 91103. On the other hand, if one of the conditions is met (step 91102, Yes), the second common voltage superimposition device 904D has a positive common mode voltage v smcm * (step 91105), or is negative or zero. (Step 91109).
  • Step 91110 it is determined whether or not the minimum phase v min 2 is less than zero.
  • Step 91110 it is determined whether or not the minimum phase v min 2 is less than zero.
  • the minimum phase v min2 is less than zero (step 91110, Yes)
  • the second three-phase common voltage v ofst2 ⁇ v min2 (step 91111)
  • the minimum phase v min2 is zero or more (step 91110,).
  • the second three-phase common voltage vofst2 0 (step 91112).
  • the minimum phase v min2 is controlled to be zero or positive.
  • the second common voltage superimposition device 904D issues the second three-phase common voltage to the second phase voltage commands v ssu2 * , v ssv2 * , and v ssw2 * .
  • v ssu2 * the second phase voltage commands
  • v ssv3 * the third phase voltage command
  • v ssw3 * the third phase voltage command
  • Step 91118 it is determined whether or not the intermediate phase v mid2 is less than zero.
  • the intermediate phase v mid2 is controlled to be zero or negative.
  • the second common voltage superimposition device 904D superimposes the second three-phase common voltage v ofst2 on the second phase voltage commands v ssu2 * , v ssv2 * , v ssw2 * , and each of the third The phase voltage commands v ssu3 * , v ssv3 * , and v ssw3 * are generated (step 91123).
  • FIG. 36 is a diagram showing the operation waveform of the configuration of FIG. 24 in the third embodiment as a comparison target.
  • FIG. 37 is a diagram showing an operation waveform of the configuration of FIG. 34 in the fourth embodiment.
  • the number of times of the polarity change of the “corrected H-bridge voltage command” is 6 times, which is sufficiently reduced. ing.
  • the peak value of the "corrected H-bridge voltage command” is considerably larger than that of the "corrected H-bridge voltage command”. That is, in the "corrected H-bridge voltage command", there is an overmodulation component exceeding the maximum value and the minimum value that can be output by the "H-bridge voltage command”. Therefore, the "phase voltage” output by the power conversion device 12 is distorted.
  • FIG. 37 which is the operation waveform of the fourth embodiment, it can be seen that the peak value of the “corrected H-bridge voltage command” is reduced as compared with FIG. 36.
  • the second three-phase common voltage vofst2 is set so that the intermediate value of the three phases of the "correcting H-bridge voltage command" becomes zero or positive. It is calculated. As a result, the positive / negative polarity of the "corrected H-bridge voltage command" does not switch during the period when the sum of the three phases of the three-phase pulse voltage command is not zero.
  • the "corrected H-bridge voltage command” allows a change in positive / negative polarity with respect to the "H-bridge voltage command” before correction.
  • the polarity change of the "corrected H-bridge voltage command” is 10 times in the fundamental wave period of the "sinusoidal phase voltage command”. This is an increase from the 6 times shown in FIG. 36, which is the result of the third embodiment, but it is the same 10 times as when the power conversion device 14 is operated at a modulation factor of 1.15, which is an approximate rated voltage. be.
  • the power conversion controller has a three-phase pulse voltage command three-phase when the modulation factor is 0.86 or more and 0.97 or less.
  • the second three-phase common voltage is calculated so that the intermediate value of the three phases of each second phase voltage command becomes zero or negative.
  • the power conversion controller is common to the second three phases so that the intermediate value of the three phases of each second phase voltage command becomes zero or positive. Calculate the voltage.
  • control can be performed by maximizing the allowable number of switchings, so that noise and harmonics can be reduced while reducing the switching loss of the single-phase bridge circuit.
  • it has a remarkable effect that has never been seen before, such as being able to supply a voltage with less distortion to the load.
  • FIG. 38 is a diagram showing the relationship between the number of switching times of the first leg and the modulation factor when the second common voltage superimposition devices 904A and 904B are not used in the first and second embodiments.
  • the horizontal axis X represents the modulation factor
  • the vertical axis Y represents the number of switchings. Further, in the figure, the X-axis value (modulation rate) and the Y-axis value (switching frequency) at the plotted points are described.
  • the number of switching times at a modulation factor m 1.15, which is the rated voltage, is 10.
  • the modulation factor m is 0.45 or less, or 0.61 or more, and 0.79 or less, or 0.90 or more, and 0.99 or less, or 1. In the case of 23 or more, it is more than 10 times.
  • the modulation factor m is as small as 0.45 or less, no special processing is performed in each embodiment for the reason described at the beginning of the second embodiment. Therefore, the conditions of the modulation factor m on which the second three-phase common voltage vost2 is superimposed are 0.61 or more, 0.79 or less, 0.90 or more, 0.99 or less, and 1.23 or more. Become.
  • FIG. 39 is a diagram showing the relationship between the number of switchings and the modulation factor when the second three-phase common voltage superimposition device 904A in the first embodiment is used. According to FIG. 39, it can be confirmed that the number of switchings can be reduced in the modulation factor region where the number of switchings has increased.
  • FIG. 40 is a diagram showing the relationship between the number of switchings and the modulation factor when the second three-phase common voltage superimposition device 904B in the second embodiment is used.
  • the number of switchings increases in the range where the modulation factor is 0.90 or more and 0.99 or less.
  • This characteristic is due to the fact that, as described in the second embodiment, control is performed to obtain an output voltage with less distortion by making maximum use of the allowable number of switching times. That is, the allowable number of switchings can be fully utilized in the range of the modulation factor of 0.90 or more and 0.99 or less.
  • FIG. 41 shows the number of switching times and modulation of the first leg when the first common voltage superimposition device 903B of the third embodiment and the fourth embodiment is used and the second common voltage superimposition devices 904C and 904D are not used. It is a figure which shows the relationship of rates.
  • the modulation factor m is 0.66 or less, 0.67 or more, and 0.97 or less, or 1.11 or more, the number of switchings becomes more than 10 times, which is the rated voltage in a general inverter circuit. There is.
  • the modulation factor m is as small as 0.66 or less, no special processing is performed in each embodiment for the reason described at the beginning of the second embodiment. Therefore, the conditions of the modulation factor for superimposing the second three-phase common voltage are 0.67 or more, 0.97 or less, and 1.11 or more.
  • FIG. 42 is a diagram showing the relationship between the number of switchings and the modulation factor when the second three-phase common voltage superimposition device 904C in the third embodiment is used. According to FIG. 42, the number of switchings can be reduced in the modulation factor region where the number of switchings is large.
  • FIG. 43 is a diagram showing the relationship between the number of switchings and the modulation factor when the second three-phase common voltage superimposition device 904D in the fourth embodiment is used. According to FIG. 43, the allowable number of switchings can be fully utilized in the range of the modulation factor of 0.86 or more and 0.97 or less.
  • FIG. 44 is a diagram showing an example of a hardware configuration that realizes each function of the power conversion controller according to the first to fourth embodiments.
  • FIG. 45 is a diagram showing another example of a hardware configuration that realizes each function of the power conversion controller according to the first to fourth embodiments.
  • the functions of the power conversion controller include the three-phase pulse voltage command calculator 901, the dead time inserter 902, 907, and the first common voltage superimposition included in the power conversion controllers 9A, 11B, 13C, and 15D. It refers to the functions of the devices 903A, 903B, the second common voltage superimposition device 904A, 904B, 904C, 904D, the voltage polarity controller 905, the PWM controller 906, and the subtractor 908.
  • Each function of the power conversion controller can be realized by using a processing circuit.
  • the power conversion controllers 9A, 11B, 13C, 15D in the configurations of the first to fourth embodiments are replaced with the dedicated processing circuit 16.
  • the dedicated processing circuit 16 is a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or these. The combination of is applicable.
  • Each function of the power conversion controller may be realized by a processing circuit, or may be collectively realized by a processing circuit.
  • the power conversion controllers 9A, 11B, 13C, 15D in the configurations of the first to fourth embodiments are replaced with the processor 17 and the storage device 18.
  • the processor 17 may be an arithmetic unit, a microprocessor, a microcomputer, a CPU (Central Processing Unit), or a DSP (Digital Signal Processor).
  • the storage device 18 a non-volatile or volatile semiconductor such as a RAM (Random Access Memory), a ROM (Read Only Memory), a flash memory, an EPROM (Erasable Project ROM), and an EPROM (registered trademark) (Electrically EPROM). Can be exemplified.
  • each function of the power conversion controller is realized by software, firmware, or a combination thereof.
  • the software or firmware is described as a program and stored in the storage device 18.
  • the processor 17 reads out and executes the program stored in the storage device 18. It can also be said that these programs cause the computer to execute the procedure and method of each function of the power conversion controller.
  • Each function of the power conversion controller may be partially realized by hardware and partly realized by software or firmware.
  • the functions of the dead time inserter 902, 907 and the PWM controller 906 are realized by using dedicated hardware, and the three-phase pulse voltage command processor 901, the first common voltage superimposition device 903A, 903B, and the second
  • the functions of the common voltage superimposition device 904A, 904B, 904C, 904D, the voltage polarity controller 905, and the subtractor 908 may be realized by using the processor 17 and the storage device 18.
  • the load is a motor, and the case of torque control of the motor in the operating waveform etc. has been described as an example, but the present invention is not limited to this.
  • the motor may be speed controlled.
  • the load may be other than the motor.
  • the power conversion device may be connected to a system power supply or another power converter to control active power and reactive power.
  • the DC power supply has been described by the symbol of the voltage source, a battery may be used, or a voltage rectified from the power system by using a transformer or a semiconductor element may be used.
  • the three-phase three-level inverter exemplified as the inverter circuit has been described by exemplifying a diode clamp type, it may be a capacitor clamp type or both between the output terminal of each phase and the DC neutral point. It may be the one using the direction switch.
  • the semiconductor switching element used for the three-phase inverter circuit and the single-phase bridge circuit is described by the symbol of the IGBT or MOSFET, but any semiconductor element that can be turned on and off can be used.
  • the wide bandgap semiconductor element an element using GaN can be used in addition to SiC, and the selection of the DC voltage and the withstand voltage of the element can be freely set without being limited to the values of the embodiment.
  • a Si element is used for the three-phase inverter circuit, and a SiC element is used for the H-bridge circuit, but this can also be reversed. By using the element made of SiC on the high voltage side in this way, it is possible to configure a power conversion device having a higher DC voltage.
  • the voltage waveform of the three-phase inverter circuit has been described as a one-pulse voltage, it is not limited to the number of these pulses. Further, the voltage of a plurality of pulse numbers may be generated by PWM control comparing the voltage command and the carrier, or the phase angle ⁇ may be generated by using an inverter or a pulse pattern optimized to minimize the load loss. You may.
  • the configuration shown in the above embodiments is an example, and can be combined with another known technique, can be combined with each other, and does not deviate from the gist. It is also possible to omit or change a part of the configuration.
  • 1,10,12,14 Power converter 2 motor, 3 DC power supply, 4 inverter circuit, 4a, 4b, 4c AC end, 5,6,7 H bridge circuit, 5a1,5a2,6a1,6a2,7a1,7a2 Midpoint, 8 motor controller, 9A, 11B, 13C, 15D power conversion controller, 16 dedicated processing circuit, 17 processor, 18 storage device, 901 three-phase pulse voltage command calculator, 902,907 dead time inserter, 903A , 903B 1st common voltage superimposition, 904A, 904B, 904C, 904D 2nd common voltage superimposition, 905 voltage polarity controller, 906 PWM controller, 908 subtractor.

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Abstract

電力変換装置（１）は、直流電源（３）の正負端子に接続されたインバータ回路（４）、３つのＨブリッジ回路（５，６，７）及び電力変換制御器（９Ａ）を備える。電力変換制御器（９Ａ）は、三相で共通の第１の三相共通電圧を演算し、演算した第１の三相共通電圧を第１の各相電圧指令に重畳した第２の各相電圧指令を生成し、更に三相で共通の第２の三相共通電圧を演算し、演算した第２の三相共通電圧を第２の各相電圧指令に重畳した第３の各相電圧指令を生成し、第３の各相電圧指令の正負極性に基づいて第１のレグに付与するゲート信号を生成しつつ、第３の各相電圧指令に従って第２のレグに付与するゲート信号を生成する。電力変換制御器（９Ａ）は、三相パルス電圧指令の三相の和がゼロでない期間は、第３の各相電圧指令の正負極性が切り替わらないように第２の三相共通電圧を演算する。

Description

電力変換装置
　本開示は、ノイズ及び高調波を抑制しながら、直流電力を負荷への交流電力に変換して負荷に供給する電力変換装置に関する。
　ノイズ及び高調波を抑制しながら、直流電力を負荷への交流電力に変換して負荷に供給する電力変換装置の例が、下記特許文献１に示されている。特許文献１に記載の電力変換装置は、三相３レベルインバータの各相にＨブリッジ回路を直列接続したカスケード型マルチレベルインバータと呼ばれる方式の装置である。Ｈブリッジ回路は、２つの半導体スイッチング素子を直列接続したレグを２つ備える。この方式の電力変換装置によれば、三相３レベルインバータのみの場合と比べて、出力電圧のノイズ及び高調波を低減することが可能である。
国際公開第２０１０／１０３６００号
　しかしながら、カスケード型マルチレベルインバータの場合、三相３レベルインバータのみの場合と比べて、多くの半導体スイッチング素子を必要とする。このため、三相３レベルインバータのみの場合と比べて、スイッチング損失が増加し、電力変換装置の効率が低下するという課題がある。
　本開示は、上記に鑑みてなされたものであって、ノイズ及び高調波を低減しつつ、電力変換装置を効率良く制御可能な電力変換装置を得ることを目的とする。
　上述した課題を解決し、目的を達成するため、本開示に係る電力変換装置は、直流電源から出力される直流電力を負荷への交流電力に変換して負荷に供給する電力変換装置である。電力変換装置は、直流電源の正負端子に接続された三相インバータ回路と、３つの単相ブリッジ回路と、制御器と、を備える。単相ブリッジ回路は、第１のレグと、第１のレグに並列に接続される第２のレグと、第１及び第２のレグのそれぞれの両端に接続されるコンデンサとを有する。第１のレグは、２つの半導体スイッチング素子が直列に接続され、それらの接続端である中点が三相インバータ回路の互いに異なる１つの相の交流端に接続される。第２のレグは、２つの半導体スイッチング素子が直列に接続され、それらの接続端である中点が負荷における互いに異なる１つの相の端子に接続される。制御器は、正弦波状相電圧指令に基づいて三相インバータ回路の動作を制御する第１のゲート信号と、３つの単相ブリッジ回路における第１及び第２のレグの動作を制御する第２のゲート信号とを生成する。制御器は、正弦波状相電圧指令を三相インバータ回路に指令する三相パルス電圧指令と、３つの単相ブリッジ回路のそれぞれに指令する電圧指令である第１の各相電圧指令とに分割する。制御器は、三相パルス電圧指令に基づいて第１のゲート信号を生成する。制御器は、三相で共通の第１の三相共通電圧を演算し、演算した第１の三相共通電圧を第１の各相電圧指令に重畳した第２の各相電圧指令を生成する。更に制御器は、三相で共通の第２の三相共通電圧を演算し、演算した第２の三相共通電圧を第２の各相電圧指令に重畳した第３の各相電圧指令を生成する。制御器は、第３の各相電圧指令の正負極性に基づいて第１及び第２のレグのうちの何れか一方のレグに付与する第２ゲート信号を生成しつつ、第３の各相電圧指令に従って第１及び第２のレグのうちの何れか他方のレグに付与する第２のゲート信号を生成する。制御器は、三相パルス電圧指令の三相の和がゼロでない期間は、第３の各相電圧指令の正負極性が切り替わらないように第２の三相共通電圧を演算する。
　本開示に係る電力変換装置によれば、ノイズ及び高調波を低減しつつ、電力変換装置を効率良く制御できるという効果を奏する。
実施の形態１に係る電力変換装置の構成を示す回路図 実施の形態１における電力変換制御器の構成を示すブロック図 図２の三相パルス電圧指令演算器で生成される三相パルス電圧指令の１相分の波形例を示す図 実施の形態１における第１の共通電圧重畳器の動作説明に供するフローチャート 実施の形態１における第２の共通電圧重畳器の動作説明に供するフローチャート 実施の形態１における電圧極性制御器及びＰＷＭ制御器の動作説明に供する第１の図 実施の形態１における電圧極性制御器及びＰＷＭ制御器の動作説明に供する第２の図 実施の形態１のデッドタイム挿入器におけるデッドタイムの挿入方法を示す図 実施の形態１の構成において、第１の共通電圧重畳器及び第２の共通電圧重畳器が両方とも無い場合の動作波形を示す図（変調率ｍ＝０．７０） 実施の形態１の構成において、第２の共通電圧重畳器が無い場合の動作波形を示す図（変調率ｍ＝０．７０） 実施の形態１における図２の構成の動作波形を示す図（変調率ｍ＝０．７０） 実施の形態１の構成において、第１の共通電圧重畳器及び第２の共通電圧重畳器が両方とも無い場合の動作波形を示す図（変調率ｍ＝０．９５） 実施の形態１の構成において、第２の共通電圧重畳器が無い場合の動作波形を示す図（変調率ｍ＝０．９５） 実施の形態１における図２の構成の動作波形を示す図（変調率ｍ＝０．９５） 実施の形態１の構成において、第１の共通電圧重畳器及び第２の共通電圧重畳器が両方とも無い場合の動作波形を示す図（変調率ｍ＝１．２３） 実施の形態１の構成において、第２の共通電圧重畳器が無い場合の動作波形を示す図（変調率ｍ＝１．２３） 実施の形態１における図２の構成の動作波形を示す図（変調率ｍ＝１．２３） 実施の形態１の構成において、第１の共通電圧重畳器及び第２の共通電圧重畳器が両方とも無い場合の動作波形を示す図（変調率ｍ＝１．１５） 実施の形態２に係る電力変換装置の構成を示す回路図 実施の形態２における電力変換制御器の構成を示すブロック図 実施の形態２における第２の共通電圧重畳器の動作説明に供するフローチャート 実施の形態２における図２０の構成の動作波形を示す図（変調率ｍ＝０．９５） 実施の形態３に係る電力変換装置の構成を示す回路図 実施の形態３における電力変換制御器の構成を示すブロック図 実施の形態３における第１の共通電圧重畳器の動作説明に供するフローチャート 実施の形態３における第２の共通電圧重畳器の動作説明に供するフローチャート 実施の形態３の構成において、第１の共通電圧重畳器及び第２の共通電圧重畳器が両方とも無い場合の動作波形を示す図（変調率ｍ＝０．８５） 実施の形態３の構成において、第２の共通電圧重畳器が無い場合の動作波形を示す図（変調率ｍ＝０．８５） 実施の形態３における図２４の構成の動作波形を示す図（変調率ｍ＝０．８５） 実施の形態３の構成において、第１の共通電圧重畳器及び第２の共通電圧重畳器が両方とも無い場合の動作波形を示す図（変調率ｍ＝１．１５） 実施の形態３の構成において、第２の共通電圧重畳器が無い場合の動作波形を示す図（変調率ｍ＝１．１５） 実施の形態３における図２４の構成の動作波形を示す図（変調率ｍ＝１．１５） 実施の形態４に係る電力変換装置の構成を示す回路図 実施の形態４における電力変換制御器の構成を示すブロック図 実施の形態４における第２の共通電圧重畳器の動作説明に供するフローチャート 実施の形態３における図２４の構成の動作波形を比較対象として示す図 実施の形態４における図３４の構成の動作波形を示す図 実施の形態１及び実施の形態２において、第２の共通電圧重畳器を利用しない場合の第１のレグのスイッチング回数と変調率の関係を示す図 実施の形態１における第２の三相共通電圧重畳器を利用した場合のスイッチング回数と変調率の関係を示す図 実施の形態２における第２の三相共通電圧重畳器を利用した場合のスイッチング回数と変調率の関係を示す図 実施の形態３及び実施の形態４の第１の共通電圧重畳器を利用し、第２の共通電圧重畳器を利用しない場合の第１のレグのスイッチング回数と変調率の関係を示す図 実施の形態３における第２の三相共通電圧重畳器を利用した場合のスイッチング回数と変調率の関係を示す図 実施の形態４における第２の三相共通電圧重畳器を利用した場合のスイッチング回数と変調率の関係を示す図 実施の形態１から実施の形態４に係る電力変換制御器の各機能を実現するハードウェア構成の一例を示す図 実施の形態１から実施の形態４に係る電力変換制御器の各機能を実現するハードウェア構成の他の例を示す図
　以下に添付図面を参照し、本開示の実施の形態に係る電力変換装置について詳細に説明する。
実施の形態１．
　図１は、実施の形態１に係る電力変換装置１の構成を示す回路図である。実施の形態１に係る電力変換装置１は、直流電源３から出力される直流電力を負荷であるモータ２への交流電力に変換して、モータ２に供給する電力変換装置である。電力変換装置１は、図１に示すように、インバータ回路４と、単相ブリッジ回路であるＨブリッジ回路５，６，７と、制御器としての電力変換制御器９Ａを備えている。直流電源３の正負端子間には、インバータ回路４が接続され、インバータ回路４の互いに異なる１つの相の交流端４ａ，４ｂ，４ｃと、モータ２の各相との間には、それぞれＨブリッジ回路５，６，７が直列に挿入されるように接続されている。なお、図１では、インバータ回路４が三相３レベルインバータである場合を例示しているが、これに限定されない。インバータ回路４は、三相２レベルインバータであってもよい。或いは、インバータ回路４は、多相、即ち４相以上の、２レベルインバータもしくは３レベルインバータであってもよい。
　各Ｈブリッジ回路５，６，７は、逆導通機能を持つ２つの半導体スイッチング素子が直列に接続され、それらの接続端である中点５ａ１，６ａ１，７ａ１が三相インバータ回路の交流端４ａ，４ｂ，４ｃ、即ち互いに異なる１つの相の交流端に接続される第１のレグを有する。また、各Ｈブリッジ回路５，６，７は、逆導通機能を持つ２つの半導体スイッチング素子が直列に接続され、それらの接続端である中点５ａ２，６ａ２，７ａ２がモータ２の各相端子、即ちモータ２の互いに異なる１つの相の端子に接続される第２のレグを有する。更に、各Ｈブリッジ回路５，６，７は、第１及び第２のレグのそれぞれの両端に接続されるコンデンサＣｓを有する。
　図１では、逆導通機能を持つ半導体スイッチング素子として、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）と逆並列ダイオードとを備えた素子、又は金属酸化膜半導体電界効果型トランジスタ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ－Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）と逆並列ダイオードとを備えた素子を例示している。ＩＧＢＴ又はＭＯＳＦＥＴに代えて、逆導通（Ｒｅｖｅｒｓｅ－Ｃｏｎｄｕｃｔｉｎｇ：ＲＣ）ＩＧＢＴを用いてもよい。なお、図１の構成において、半導体スイッチング素子にＭＯＳＦＥＴ又はＲＣ－ＩＧＢＴを用いる場合、逆並列ダイオードを省略してもよい。
　また、典型的な構成として、インバータ回路４の各半導体スイッチング素子には、ナローバンドギャップ半導体素子である、シリコン（Ｓｉ）製のＩＧＢＴを用いる。また、Ｈブリッジ回路５，６，７における第１のレグ、即ち中点がインバータ回路４に接続されるレグの各半導体スイッチング素子にも、Ｓｉ製のＩＧＢＴを用いる。一方、Ｈブリッジ回路５，６，７における第２のレグ、即ち中点がモータ２に接続されるレグの各半導体スイッチング素子には、ワイドバンドギャップ半導体素子である、例えばシリコンカーバイド（ＳｉＣ）製のＭＯＳＦＥＴを用いる。ＳｉＣはＳｉに比べて、オン電圧及びスイッチング損失の小さい半導体素子を構成できるという特徴を有する一方で、ＳｉＣ製の素子は入手が困難であり、Ｓｉ製の素子に比べて価格が高いという特徴がある。このため、第１のレグにＳｉ製のＩＧＢＴを使用し、第２のレグにＳｉＣ製のＭＯＳＦＥＴを使用することで、製造コスト及び入手困難性の問題の両立を図ることが可能となる。なお、Ｈブリッジ回路５，６，７の対称性を考えると、機能的には、第１のレグと第２のレグとの関係を入れ替えても問題ない。従って、第１のレグにＳｉＣ製のＭＯＳＦＥＴを使用し、第２のレグにＳｉ製のＩＧＢＴを使用することも可能である。
　モータ制御器８には、トルク指令Ｔ＊が入力される。モータ制御器８は、モータ２に発生するトルクがトルク指令Ｔ＊に基づく所望のトルクとなるような正弦波状相電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊を演算して電力変換制御器９Ａに出力する。電力変換制御器９Ａは、正弦波状相電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊に基づく電圧がモータ２へ印加されるように、第１のゲート信号であるゲート信号ｇｍｕ１～ｇｍｕ４，ｇｍｖ１～ｇｍｖ４，ｇｍｗ１～ｇｍｗ４及び第２のゲート信号であるゲート信号ｇｓｕ１～ｇｓｕ４，ｇｓｖ１～ｇｓｖ４，ｇｓｗ１～ｇｓｗ４を生成する。
　ゲート信号ｇｍｕ１～ｇｍｕ４，ｇｍｖ１～ｇｍｖ４，ｇｍｗ１～ｇｍｗ４は、インバータ回路４の動作を制御する信号、即ちインバータ回路４の各半導体スイッチング素子をスイッチング制御するためのゲート信号である。より詳細に説明すると、以下の通りである。
　ゲート信号ｇｍｕ１は、第１の相（例えばｕ相）の第１の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｕ２は、第１の相の第２の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｕ３は、第１の相の第３の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｕ４は、第１の相の第４の半導体スイッチング素子のゲートに印加される信号である。
　ゲート信号ｇｍｖ１は、第２の相（例えばｖ相）の第１の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｖ２は、第２の相の第２の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｖ３は、第２の相の第３の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｖ４は、第２の相の第４の半導体スイッチング素子のゲートに印加される信号である。
　ゲート信号ｇｍｗ１は、第３の相（例えばｗ相）の第１の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｗ２は、第３の相の第２の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｗ３は、第３の相の第３の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｍｗ４は、第３の相の第４の半導体スイッチング素子のゲートに印加される信号である。
　次に、ゲート信号ｇｓｕ１～ｇｓｕ４，ｇｓｖ１～ｇｓｖ４，ｇｓｗ１～ｇｓｗ４について説明する。
　ゲート信号ｇｓｕ１～ｇｓｕ４は、Ｈブリッジ回路５の動作を制御する信号、即ちＨブリッジ回路５の各半導体スイッチング素子をスイッチング制御するためのゲート信号である。具体的に、ゲート信号ｇｓｕ１は、第２のレグの高電位側に位置する第１の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｕ２は、第１のレグの低電位側の第２の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｕ３は、第２のレグの低電位側の第３の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｕ４は、第１のレグの高電位側の第４の半導体スイッチング素子のゲートに印加される信号である。
　ゲート信号ｇｓｖ１～ｇｓｖ４は、Ｈブリッジ回路６の動作を制御する信号、即ちＨブリッジ回路６の半導体スイッチング素子をスイッチング制御するためのゲート信号である。具体的に、ゲート信号ｇｓｖ１は、第２のレグの高電位側に位置する第１の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｖ２は、第１のレグの低電位側の第２の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｖ３は、第２のレグの低電位側の第３の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｖ４は、第１のレグの高電位側の第４の半導体スイッチング素子のゲートに印加される信号である。
　ゲート信号ｇｓｗ１～ｇｓｗ４は、Ｈブリッジ回路７の動作を制御する信号、即ちＨブリッジ回路７の半導体スイッチング素子をスイッチング制御するためのゲート信号である。具体的に、ゲート信号ｇｓｗ１は、第２のレグの高電位側に位置する第１の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｗ２は、第１のレグの低電位側の第２の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｗ３は、第２のレグの低電位側の第３の半導体スイッチング素子のゲートに印加される信号であり、ゲート信号ｇｓｗ４は、第１のレグの高電位側の第４の半導体スイッチング素子のゲートに印加される信号である。
　図１の構成において、モータ２に印加される電圧は、直流電源３の直流電圧と、Ｈブリッジ回路５，６，７のコンデンサ電圧とが適宜組み合わされ、組み合わせ及び極性が考慮されて加算又は減算された、正又は負の直流電圧となる。コンデンサ電圧は、コンデンサＣｓの電圧である。直流電源３の直流電圧を「ｖｄｃ」、コンデンサ電圧を「ｖｃｓ」と表記する。なお、記号ｖｄｃ及び記号ｖｃｓの横に付した矢印の向きは、極性を表している。また、各実施の形態において、コンデンサ電圧ｖｃｓは、インバータ回路４の相電圧のステップ幅又はそれ以下に保持されているものとする。具体的に、相電圧のステップ幅は、直流電源３の電圧の半分の約１／２であるとする。即ち、コンデンサ電圧ｖｃｓと直流電圧ｖｄｃとの間には、ｖｃｓ＝ｖｄｃ／４の関係がある。
　図１の構成において、Ｈブリッジ回路５，６，７の出力電圧をインバータ回路４の出力電圧に加算又は減算する場合、Ｈブリッジ回路５，６，７の各相電圧のステップ幅を２倍ずつ異ならせた値にすることで、高調波を抑制してより正弦波に近い出力電圧が得られることが知られている。詳細は、『山田正樹他：「階調制御型インバータを適用した瞬時電圧低下補償装置の開発」，電学論，Ｖｏｌ．１２７－Ｄ，Ｎｏ．４，ｐｐ．４５１－４５６（２００７）』を参照されたい。
　図２は、実施の形態１における電力変換制御器９Ａの構成を示すブロック図である。実施の形態１における電力変換制御器９Ａは、図２に示すように、三相パルス電圧指令演算器９０１、デッドタイム挿入器９０２，９０７、第１の共通電圧重畳器９０３Ａ、第２の共通電圧重畳器９０４Ａ、電圧極性制御器９０５、パルス幅変調（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）制御器９０６、及び減算器９０８を備えている。
　三相パルス電圧指令演算器９０１は、インバータ回路４に指令する三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊を演算する。三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊の１相分の波形を図３に示す。図３は、図２の三相パルス電圧指令演算器９０１で生成される三相パルス電圧指令の１相分の波形例を示す図である。
　図３に示す電圧波形は、正弦波状相電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊の基本波周期において、絶対値が直流電源３の直流電圧ｖｄｃの半分であり、且つ極性が正又は負の電圧がそれぞれ１回ずつ繰り返される１パルス電圧である。１パルス電圧を使用すると、インバータ回路４のスイッチング回数が少なくなるので、スイッチング損失が低減されて、電力変換装置１の高効率化が図れる。
　図３では、三相パルス電圧指令をｖｓｍ ＊で表している。「ｖｓｍ ＊」は三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊を総称する表記である。なお、正弦波状相電圧指令についても、適宜同様な表記を用いる。また、図３の横軸は、正弦波状相電圧指令ｖｓ ＊の位相を表している。
　三相パルス電圧指令ｖｓｍ ＊を表す１パルス電圧は、図３に示すように、正弦波状相電圧指令ｖｓ ＊の位相及び位相角αに応じて変化する電圧波形である。位相角αの詳細は下述する。
　具体的に図３の例において、１パルス電圧の値は、位相がゼロからα、π－αからπ＋α、及び２π－αから２πの範囲ではゼロ値であり、位相がαからπ－αの範囲では正値であり、位相がπ＋αから２π－αの範囲では負値である。なお、本稿で言うゼロ値は、完全なゼロの値を意味するものではなく、ゼロに近い値をとることも許容される。即ち、本稿で言うゼロ値は、ゼロと見なされる値をも含む概念である。
　ここで、正弦波状相電圧指令ｖｓ ＊と、三相パルス電圧指令ｖｓｍ ＊の両者の基本波成分を等しくするために、正弦波状相電圧指令ｖｓ ＊の振幅をｖ＊ ｓｐｈｐとして、前述の位相角αを以下の（１）式で決定する。
　α＝ｃｏｓ－１（ｖ＊ ｓｐｈｐ・π／(２ｖｄｃ)）…（１）
　上記（１）式が満たされる場合、インバータ回路４は、基本波成分の電圧を出力して、モータ２に供給する基本波成分の電力の全てを分担する。従って、上記（１）式が満たされる場合、Ｈブリッジ回路５，６，７の直流側には直流電源が不要となり、電力変換装置１の小型化及び低コスト化が図れる。このとき、Ｈブリッジ回路５，６，７は有効電力を負担しないため、コンデンサ電圧ｖｃｓは、規定値である直流電圧ｖｄｃの約１／４に保たれる。
　図２の説明に戻り、三相パルス電圧指令演算器９０１は、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊を生成するのと同時に、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊に基づく電圧を出力するためのゲート信号ｇｍｕ１’～ｇｍｕ４’，ｇｍｖ１’～ｇｍｖ４’，ｇｍｗ１’～ｇｍｗ４’を生成する。但し、この時点では、インバータ回路４におけるアーム短絡を防止するためのデッドタイムは挿入されていない。
　以下の表１には、インバータ回路４が出力する出力電圧ｖｓｍと、インバータ回路４へのゲート信号ｇｍ１～ｇｍ４との関係が示されている。三相パルス電圧指令演算器９０１は、表１の関係を用いて、インバータ回路４へのゲート信号を生成する。
Figure JPOXMLDOC01-appb-T000001
　上記表１において、「Ｈ」は「ｈｉｇｈ」を表し、対応する半導体スイッチング素子をオンに制御するゲート信号であることを意味する。また、「Ｌ」は「ｌｏｗ」を表し、対応する半導体スイッチング素子をオフに制御するゲート信号であることを意味する。
　減算器９０８では、正弦波状相電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊からインバータ回路４に指令する三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊が減算されて、Ｈブリッジ回路５，６，７に指令する電圧指令である第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊が生成される。即ち、三相パルス電圧指令演算器９０１及び減算器９０８によって、正弦波状相電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊は、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊と、第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊とに分割される。第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊は、減算器９０８によって、インバータ回路４が出力する出力電圧の変化が相殺されるように演算される。この処理により、電力変換装置１は、ノイズ及び高調波を低減しながら、負荷への電力供給が可能となる。
　第１の共通電圧重畳器９０３Ａは、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊に基づいて、三相で共通の第１の三相共通電圧を演算する。第１の共通電圧重畳器９０３Ａは、演算した第１の三相共通電圧を第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊に重畳し、重畳した電圧を第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊として第２の共通電圧重畳器９０４Ａに出力する。コンデンサ電圧ｖｃｓは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊を生成する際に用いられる。第１の三相共通電圧は、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊の波高値が低減されるように演算される。
　第２の共通電圧重畳器９０４Ａは、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊に基づいて、三相で共通の第２の三相共通電圧を演算する。第２の共通電圧重畳器９０４Ａは、演算した第２の三相共通電圧を第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊に重畳し、重畳した電圧を第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊として電圧極性制御器９０５に出力する。
　第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａの動作については、更に図４及び図５を参照して説明する。図４は、実施の形態１における第１の共通電圧重畳器９０３Ａの動作説明に供するフローチャートである。図５は、実施の形態１における第２の共通電圧重畳器９０４Ａの動作説明に供するフローチャートである。
　図４において、第１の共通電圧重畳器９０３Ａは、第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊を最大相ｖｍａｘ１と、最小相ｖｍｉｎ１とに並べ替えると共に、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊を、以下の（２）式を用いて計算する（ステップ９０３０１）。
　ｖｓｍｃｍ ＊＝（ｖｓｍｕ ＊＋ｖｓｍｖ ＊＋ｖｓｍｗ ＊）／３…（２）
　次に、第１の共通電圧重畳器９０３Ａは、コモンモード電圧ｖｓｍｃｍ ＊が正であるか（ステップ９０３０２）、又は負もしくはゼロであるか（ステップ９０３０３）を判定する。コモンモード電圧ｖｓｍｃｍ ＊がゼロの場合（ステップ９０３０２，Ｎｏ、且つステップ９０３０３，Ｎｏ）、第１の共通電圧重畳器９０３Ａは、第１の三相共通電圧ｖｏｆｓｔ１＝０とする（ステップ９０３０４）。
　三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が正の場合（ステップ９０３０２，Ｙｅｓ）、コモンモード電圧ｖｓｍｃｍ ＊の電圧変化を低減するためには、第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊のコモンモード電圧が負になるように動作している。このとき、最小相ｖｍｉｎ１が出力可能な最小値－ｖｃｓを超えていないか、即ち最小相ｖｍｉｎ１の値が最小値－ｖｃｓ未満であるか否かを判別する（ステップ９０３０５）。最小相ｖｍｉｎ１が最小値－ｖｃｓ未満である場合（ステップ９０３０５，Ｙｅｓ）、最小相ｖｍｉｎ１が最小値－ｖｃｓとなるように第１の三相共通電圧ｖｏｆｓｔ１を決定する（ステップ９０３０６）。一方、最小相ｖｍｉｎ１が最小値－ｖｃｓ未満ではない場合（ステップ９０３０５，Ｎｏ）、第１の三相共通電圧ｖｏｆｓｔ１＝０とする（ステップ９０３０７）。
　また、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が負の場合（ステップ９０３０３，Ｙｅｓ）、コモンモード電圧ｖｓｍｃｍ ＊の電圧変化を低減するためには、第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊のコモンモード電圧が正になるように動作している。このとき、最大相ｖｍａｘ１が出力可能な最大値ｖｃｓを超えていないかどうかを判別する（ステップ９０３０８）。最大相ｖｍａｘ１が最大値ｖｃｓを超えている場合（ステップ９０３０８，Ｙｅｓ）、最大相ｖｍａｘ１が最大値ｖｃｓとなるように第１の三相共通電圧ｖｏｆｓｔ１を決定する（ステップ９０３０９）。一方、最大相ｖｍａｘ１が最大値ｖｃｓを超えていない場合（ステップ９０３０８，Ｎｏ）、第１の三相共通電圧ｖｏｆｓｔ１＝０とする（ステップ９０３１０）。
　最後に、第１の共通電圧重畳器９０３Ａは、第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊に第１の三相共通電圧ｖｏｆｓｔ１を重畳して、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊を生成する（ステップ９０３１１）。なお、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊は、暫定的に生成される補正中の各相電圧指令である。
　次に、図５を参照して第２の共通電圧重畳器９０４Ａの動作について説明する。
　図５において、第２の共通電圧重畳器９０４Ａは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊を最大相ｖｍａｘ２と、最小相ｖｍｉｎ２とに並べ替えると共に、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊を、上記（２）式を用いて計算する（ステップ９０４０１）。
　なお、正弦波状相電圧指令ｖｓｕ ＊，ｖｓｖ ＊，ｖｓｗ ＊の振幅を「ｖ＊ ｓｐｈｐ」で表すとき、この振幅ｖ＊ ｓｐｈｐを直流電源３の直流電圧ｖｄｃの半分の値で除した値を変調率ｍと定義する。具体的に、変調率ｍは、以下の（３）式で表すことができる。
　ｍ＝（ｖ＊ ｓｐｈｐ／(ｖｄｃ／２)）…（３）
　第２の共通電圧重畳器９０４Ａは、変調率ｍが、０．６１以上、且つ０．７９以下であるか否か、又は０．９０以上、且つ０．９９以下であるか否か、又は１．２３以上であるか否かを判別する（ステップ９０４０２）。これらの条件の何れにも該当しない場合（ステップ９０４０２，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９０４０３）。一方、何れかの条件の１つに該当する場合（ステップ９０４０２，Ｙｅｓ）、第２の共通電圧重畳器９０４Ａは、コモンモード電圧ｖｓｍｃｍ ＊が正であるか（ステップ９０４０４）、又は負もしくはゼロであるか（ステップ９０４０８）を判定する。コモンモード電圧ｖｓｍｃｍ ＊がゼロの場合（ステップ９０４０４，Ｎｏ、且つステップ９０４０８，Ｎｏ）、第２の共通電圧重畳器９０４Ａは、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９０４１２）。
　三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が正の場合（ステップ９０４０４，Ｙｅｓ）、最大相ｖｍａｘ２がゼロを超えているか否かを判別する（ステップ９０４０５）。最大相ｖｍａｘ２がゼロを超えている場合（ステップ９０４０５，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍａｘ２とし（ステップ９０４０６）、最大相ｖｍａｘ２がゼロを超えていない場合（ステップ９０４０５，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９０４０７）。これらにより、最大相ｖｍａｘ２がゼロ又は負になるように制御される。
　また、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が負の場合（ステップ９０４０８，Ｙｅｓ）、最小相ｖｍｉｎ２がゼロ未満であるか否かを判別する（ステップ９０４０９）。最小相ｖｍｉｎ２がゼロ未満である場合（ステップ９０４０９，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍｉｎ２とし（ステップ９０４１０）、最小相ｖｍｉｎ２がゼロ以上である場合（ステップ９０４０９，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９０４１１）。これらにより、最小相ｖｍｉｎ２がゼロ又は正になるように制御される。
　最後に、第２の共通電圧重畳器９０４Ａは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊に第２の三相共通電圧ｖｏｆｓｔ２を重畳して、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊を生成する（ステップ９０４１３）。以上の説明のように、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊は、補正中の各相電圧指令を使用して生成される補正後の各相電圧指令である。
　以上の処理により、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊、即ち、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊の三相の和がゼロでない期間は、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊における正負極性が切り替わらない。更に、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊は、補正前の電圧指令である第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊に対して、正負極性が変化しない。これにより、Ｈブリッジ回路５，６，７におけるスイッチング回数を低減できるので、電力変換装置１におけるスイッチング損失の低減が可能となる。
　図２の説明に戻り、電圧極性制御器９０５は、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊の極性に基づいて、Ｈブリッジ回路５，６，７における第１のレグ、即ち中点がインバータ回路４に接続されるレグに対するゲート信号ｇｓｕ２’，ｇｓｕ４’，ｇｓｖ２’，ｇｓｖ４’，ｇｓｗ２’，ｇｓｗ４’を生成する。また、電圧極性制御器９０５は、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊の極性に基づいて、Ｈブリッジ回路５，６，７における第２のレグ、即ち中点がモータ２に接続されるレグのゲート信号ｇｓｕ１’，ｇｓｕ３’，ｇｓｖ１’，ｇｓｖ３’，ｇｓｗ１’，ｇｓｗ３’を生成するためのＰＷＭ変調用の電圧指令である第４の各相電圧指令ｖｓｓｕ４ ＊，ｖｓｓｖ４ ＊，ｖｓｓｗ４ ＊を生成する。
　ＰＷＭ制御器９０６は、第４の各相電圧指令ｖｓｓｕ４ ＊，ｖｓｓｖ４ ＊，ｖｓｓｗ４ ＊に基づいて、Ｈブリッジ回路５，６，７における第２のレグに対するゲート信号ｇｓｕ１’，ｇｓｕ３’，ｇｓｖ１’，ｇｓｖ３’，ｇｓｗ１’，ｇｓｗ３’を生成する。
　図６は、実施の形態１における電圧極性制御器９０５及びＰＷＭ制御器９０６の動作説明に供する第１の図である。図７は、実施の形態１における電圧極性制御器９０５及びＰＷＭ制御器９０６の動作説明に供する第２の図である。
　図６及び図７の横軸は、何れも時間を表している。また、図６及び図７では、上段部側から、任意の相における第３の各相電圧指令ｖｓｓ３ ＊及び第４の各相電圧指令ｖｓｓ４ ＊、ゲート信号ｇｓ１’，ｇｓ３’，ｇｓ２’，ｇｓ４’、瞬時値としての電圧指令ｖｓｓｉ ＊の各信号が太線で示されている。また、上段部にはキャリア信号ｃの波形が太線で示されている。キャリア信号ｃは、ゼロ電圧とコンデンサ電圧ｖｃｓとの間で変化する三角波状の信号である。なお、キャリア信号ｃの周期を「キャリア周期」と呼ぶ場合がある。
　図６には、第３の各相電圧指令ｖｓｓ３ ＊≧０である場合の動作波形が示されている。この場合、電圧極性制御器９０５は、ゲート信号ｇｓ２’，ｇｓ４’を、ｇｓ２’＝Ｈ、ｇｓ４’＝Ｌに設定する。また、ＰＷＭ制御器９０６は、第４の各相電圧指令ｖｓｓ４ ＊の値とキャリア信号ｃの値とを比較して、ゲート信号ｇｓ１’，ｇｓ３’を生成する。具体的に、ｖｓｓ４ ＊＞ｃの場合は、ｇｓ１’＝Ｈ、ｇｓ３’＝Ｌに設定する。ｖｓｓ４ ＊≦ｃの場合は、ｇｓ１’＝Ｌ、ｇｓ３’＝Ｈに設定する。このとき、瞬時値としての電圧指令ｖｓｓｉ ＊は、図６の下段部に示されるように、０又はｖｃｓとなる。この電圧指令ｖｓｓｉ ＊の波形から理解できるように、電圧極性制御器９０５及びＰＷＭ制御器９０６による動作波形は、平均値として、第３の各相電圧指令ｖｓｓ３ ＊を出力している。
　また、図７には、第３の各相電圧指令ｖｓｓ３ ＊＜０である場合の動作波形が示されている。特筆すべきことは、第３の各相電圧指令ｖｓｓ３ ＊の値にコンデンサ電圧ｖｃｓを加えた値が、第４の各相電圧指令ｖｓｓ４ ＊の値になっていることである。なお、コンデンサ電圧ｖｃｓの加算は、ｖｓｓ３ ＊＜０である相に対して実施される。
　図７の場合、電圧極性制御器９０５は、ゲート信号ｇｓ２’，ｇｓ４’を、ｇｓ２’＝Ｌ、ｇｓ４’＝Ｈに設定する。また、ＰＷＭ制御器９０６は、第４の各相電圧指令ｖｓｓ４ ＊の値とキャリア信号ｃの値とを比較して、ゲート信号ｇｓ１’，ｇｓ３’を生成する。具体的に、ｖｓｓ４ ＊＞ｃの場合は、ｇｓ１’＝Ｈ、ｇｓ３’＝Ｌに設定する。ｖｓｓ４ ＊≦ｃの場合は、ｇｓ１’＝Ｌ、ｇｓ３’＝Ｈに設定する。この処理は、図６の場合と同じである。このとき、瞬時値としての電圧指令ｖｓｓｉ ＊は、図７の下段部に示されるように、－ｖｃｓ又は０となる。図７に示す波形においても、電圧極性制御器９０５及びＰＷＭ制御器９０６による動作波形は、平均値として、第３の各相電圧指令ｖｓｓ３ ＊を出力している。
　以下の表２には、Ｈブリッジ回路５，６，７の出力電圧Ｖｓｓと、Ｈブリッジ回路５，６，７へのゲート信号ｇｓ１～ｇｓ４との関係が示されている。電圧極性制御器９０５及びＰＷＭ制御器９０６は、表２の関係を用いて、Ｈブリッジ回路５，６，７へのゲート信号を生成する。
Figure JPOXMLDOC01-appb-T000002
　上記表２において、「Ｈ」は「ｈｉｇｈ」を表し、対応する半導体スイッチング素子をオンに制御するゲート信号であることを意味する。また、「Ｌ」は「ｌｏｗ」を表し、対応する半導体スイッチング素子をオフに制御するゲート信号であることを意味する。
　図２の説明に戻り、デッドタイム挿入器９０２は、ゲート信号ｇｍｕ１’～ｇｍｕ４’，ｇｍｖ１’～ｇｍｖ４’，ｇｍｗ１’～ｇｍｗ４’にデッドタイムを挿入することで、新たなゲート信号ｇｍｕ１～ｇｍｕ４，ｇｍｖ１～ｇｍｖ４，ｇｍｗ１～ｇｍｗ４を生成する。また、デッドタイム挿入器９０７は、ゲート信号ｇｍｕ１’～ｇｍｕ４’，ｇｍｖ１’～ｇｍｖ４’，ｇｍｗ１’～ｇｍｗ４’にデッドタイムを挿入することで、新たなゲート信号ｇｍｕ１～ｇｍｕ４，ｇｍｖ１～ｇｍｖ４，ｇｍｗ１～ｇｍｗ４を生成する。図８に、デッドタイムの挿入方法を示す。図８は、実施の形態１のデッドタイム挿入器９０２，９０７におけるデッドタイムの挿入方法を示す図である。
　図８において、上段部のｇ’の波形は、デッドタイム挿入前のゲート信号を示し、下段部のｇの波形は、挿入後のゲート信号を示している。本稿では、図８に示されるように、ゲート信号がＬからＨになるタイミングにおいて、デッドタイムｔｄだけ遅れるようにデッドタイムｔｄの挿入を行う。なお、図８は一例であり、デッドタイムｔｄの挿入又は設定は、図８に示す以外の手法を用いて行ってもよい。
　次に、実施の形態１に係る電力変換装置１の動作の要点について、要部の動作波形を用いて説明する。図９は、実施の形態１の構成において、第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａが両方とも無い場合の動作波形を示す図である。変調率ｍは０．７０である。
　図９の左側には、上から順に、（ａ）正弦波状相電圧指令、（ｂ）三相パルス電圧指令、（ｃ）Ｈブリッジ出力電圧、（ｄ）相電圧の波形が示されている。図９の右側には、上から順に、（ｅ）Ｈブリッジ電圧指令、（ｆ）補正中Ｈブリッジ電圧指令、（ｇ）補正後Ｈブリッジ電圧指令、（ｈ）補正後Ｈブリッジ電圧指令極性の波形が示されている。「Ｈブリッジ電圧指令」は前述した第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊を表し、「補正中Ｈブリッジ電圧指令」は前述した第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊を表し、「補正後Ｈブリッジ電圧指令」は前述した第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊を表している。「補正後Ｈブリッジ電圧指令極性」は、補正後Ｈブリッジ電圧指令の極性を表している。「Ｈブリッジ出力電圧」は、Ｈブリッジ回路５，６，７の出力電圧である。「相電圧」は、インバータ回路４の各相から出力される電圧である。各動作波形は、「ｖｄｃ／２」で正規化されている。また、各動作波形において、Ｕ相の波形を実線で示し、Ｖ相の波形を破線で示し、Ｗ相の波形を一点鎖線で示している。これらの表記は、以下に示す他の動作波形に共通である。
　以下、図９の動作波形について説明する。なお、説明の簡略化のため、図９の各動作波形に付した名称を使用し、上記の説明において各電圧指令等に付していた記号については適宜省略する。他の図の説明においても同様である。
　前述したように、電力変換装置１においては、モータ２が所望のトルク指令Ｔ＊で運転されるように、「正弦波状相電圧指令」が演算される。また、三相パルス電圧指令演算器９０１によって「パルス電圧指令」が演算され、「正弦波状相電圧指令」から「三相パルス電圧指令」を減算することで「Ｈブリッジ電圧指令」が得られる。図９の例では、第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａが両方とも無いので、「Ｈブリッジ電圧指令」がそのまま「補正後Ｈブリッジ電圧指令」となる。電圧極性制御器９０５は、「補正後Ｈブリッジ電圧指令」の極性に基づいて、Ｈブリッジ回路５，６，７における第１のレグのゲート信号を生成すると共に、ＰＷＭ変調用の「Ｈブリッジ電圧指令」を生成する。
　ここで、図９の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性は、「正弦波状相電圧指令」の基本波周期において６回変化している。即ち、Ｈブリッジ回路５，６，７の第１のレグは、６回スイッチングすることになる。ＰＷＭ制御器９０６は、ＰＷＭ変調用の第４の各相電圧指令ｖｓｓｕ４ ＊，ｖｓｓｖ４ ＊，ｖｓｓｗ４ ＊に基づいてＰＷＭ制御を行い、Ｈブリッジ回路５，６，７は「Ｈブリッジ出力電圧」を出力する。「Ｈブリッジ出力電圧」は、Ｈブリッジ回路５，６，７の瞬時電圧波形
である。電力変換装置１が出力する「相電圧」は、「三相パルス電圧指令」と「Ｈブリッジ出力電圧」との和となり、準正弦波状の波形になる。これにより、ノイズ及び高調波成分の少ない「相電圧」が得られる。
　第１の共通電圧重畳器９０３Ａが無い場合、図９に示されるように、「Ｈブリッジ電圧指令」は、出力可能な最大値ｖｃｓ（＝ｖｄｃ／４）及び最小値－ｖｃｓを超えている。このため、電力変換装置１が出力する「相電圧」に歪みが生じる。そこで、第１の共通電圧重畳器９０３Ａを追加した場合の動作波形を図１０に示す。即ち、図１０は、実施の形態１の構成において、第２の共通電圧重畳器９０４Ａが無い場合の動作波形を示す図である。なお、変調率ｍは図９と同じであり、ｍ＝０．７０である。
　図１０において、第１の共通電圧重畳器９０３Ａにより、第１の三相共通電圧が演算されて「Ｈブリッジ電圧指令」に重畳される。これにより、Ｈブリッジ回路５，６，７が出力可能な最大値及び最小値を超えない「補正中Ｈブリッジ電圧指令」が得られる。図１０の例では、第２の共通電圧重畳器９０４Ａが無いので、「補正中Ｈブリッジ電圧指令」がそのまま「補正後Ｈブリッジ電圧指令」となる。「補正後Ｈブリッジ電圧指令」は出力可能な最大値及び最小値を超えていないので、高調波成分の少ない「相電圧」が得られている。
　しかしながら、図１０の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性変化の回数は、「正弦波状相電圧指令」の基本波周期において１４回に増加している。その結果、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数が増加する。このため、スイッチング損失が増加するという課題が発生する。この課題を解決するため、第２の共通電圧重畳器９０４Ａが設けられている。第２の共通電圧重畳器９０４Ａを追加した場合の動作波形を図１１に示す。即ち、図１１は、実施の形態１における図２の構成の動作波形を示す図である。なお、変調率ｍは図９及び図１０と同じであり、ｍ＝０．７０である。
　第２の共通電圧重畳器９０４Ａは、「三相パルス電圧指令」の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらないように第２の三相共通電圧を演算して「補正中Ｈブリッジ電圧指令」に重畳する。図１１の例では、変調率は０．７０であるので、「三相パルス電圧指令」のコモンモード電圧が正のときには、「補正中Ｈブリッジ電圧指令」における三相の最大値がゼロ又は負になるように第２の三相共通電圧を演算する。また、「三相パルス電圧指令」のコモンモード電圧が負のときには、「補正中Ｈブリッジ電圧指令」における三相の最大値がゼロ又は正になるように第２の三相共通電圧を演算する。これにより、「三相パルス電圧指令」の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらない。更に、実施の形態１では、「補正後Ｈブリッジ電圧指令」は、補正前の「Ｈブリッジ電圧指令」に対して正負極性が変化していない。その結果、「補正後Ｈブリッジ電圧指令」の極性変化は、「正弦波状相電圧指令」の基本波周期において、６回に低減されている。即ち、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数が低減されるので、スイッチング損失も低減される。従って、実施の形態１によれば、「Ｈブリッジ電圧指令」が出力可能な最大値及び最小値を超える電圧の出力を抑制して「相電圧」の歪みを抑制しつつ、Ｈブリッジ回路５，６，７の第１のレグのスイッチング損失の低減が可能となる。
　次に、変調率ｍが０．９５の場合について、第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａが両方とも無い場合の動作波形を図１２に示す。即ち、図１２は、実施の形態１の構成において、第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａが両方とも無い場合の動作波形を示す図である。
　図１２の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性は、「正弦波状相電圧指令」の基本波周期において６回変化しており、Ｈブリッジ回路５，６，７の第１のレグは、６回スイッチングすることになる。また、「Ｈブリッジ電圧指令」は、出力可能な最大値ｖｃｓ（＝ｖｄｃ／４）及び最小値－ｖｃｓを超えている。このため、電力変換装置１が出力する「相電圧」に歪みが生じる。
　次に、第１の共通電圧重畳器９０３Ａを追加した場合の動作波形を図１３に示す。即ち、図１３は、実施の形態１の構成において、第２の共通電圧重畳器９０４Ａが無い場合の動作波形を示す図である。なお、変調率ｍは図１２と同じであり、ｍ＝０．９５である。
　図１３において、「補正後Ｈブリッジ電圧指令」は出力可能な最大値及び最小値を超えていないので、高調波成分の少ない「相電圧」が得られている。しかしながら、「補正後Ｈブリッジ電圧指令」の極性変化の回数は、「正弦波状相電圧指令」の基本波周期において１４回に増加している。
　次に、第２の共通電圧重畳器９０４Ａを更に追加した場合の動作波形を図１４に示す。即ち、図１４は、実施の形態１における図２の構成の動作波形を示す図である。なお、変調率ｍは図１２及び図１３と同じであり、ｍ＝０．９５である。
　変調率ｍ＝０．９５の場合の動作は、図５のフローチャートからも理解できるように、変調率ｍ＝０．７０の場合と同じである。第２の共通電圧重畳器９０４Ａによって「三相パルス電圧指令」の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらない。更に、「補正後Ｈブリッジ電圧指令」は、補正前の「Ｈブリッジ電圧指令」に対して正負極性が変化していない。従って、変調率ｍ＝０．７０の場合と同様に、「補正後Ｈブリッジ電圧指令」の極性変化は、「正弦波状相電圧指令」の基本波周期において、６回に低減されている。即ち、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数が低減されるので、スイッチング損失も低減される。従って、「Ｈブリッジ電圧指令」が出力可能な最大値及び最小値を超える電圧の出力が抑制されて、「相電圧」の歪みを抑制しつつ、Ｈブリッジ回路５，６，７の第１のスイッチング損失の低減が可能となる。
　次に、変調率ｍが１．２３の場合について、第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａが両方とも無い場合の動作波形を図１５に示す。即ち、図１５は、実施の形態１の構成において、第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａが両方とも無い場合の動作波形を示す図である。
　図１５の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性は、「正弦波状相電圧指令」の基本波周期において１０回変化しており、Ｈブリッジ回路５，６，７の第１のレグは、１０回スイッチングすることになる。また、「Ｈブリッジ電圧指令」は、出力可能な最大値ｖｃｓ（＝ｖｄｃ／４）及び最小値－ｖｃｓを超えている。このため、電力変換装置１が出力する「相電圧」に歪みが生じる。
　次に、第１の共通電圧重畳器９０３Ａを追加した場合の動作波形を図１６に示す。即ち、図１６は、実施の形態１の構成において、第２の共通電圧重畳器９０４Ａが無い場合の動作波形を示す図である。なお、変調率ｍは図１５と同じであり、ｍ＝１．２３である。
　図１６において、「補正後Ｈブリッジ電圧指令」は出力可能な最大値及び最小値を超えていないので、高調波成分の少ない「相電圧」が得られている。しかしながら、「補正後Ｈブリッジ電圧指令」の極性変化の回数は、「正弦波状相電圧指令」の基本波周期において１８回に増加している。
　次に、第２の共通電圧重畳器９０４Ａを更に追加した場合の動作波形を図１７に示す。即ち、図１７は、実施の形態１における図２の構成の動作波形を示す図である。なお、変調率ｍは図１５及び図１６と同じであり、ｍ＝１．２３である。
　変調率ｍ＝１．２３の場合の動作は、図５のフローチャートからも理解できるように、変調率ｍ＝０．７０の場合と同じである。第２の共通電圧重畳器９０４Ａによって「三相パルス電圧指令」の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらない。更に、「補正後Ｈブリッジ電圧指令」は、補正前の「Ｈブリッジ電圧指令」に対して正負極性が変化していない。従って、図１５と同様に、「補正後Ｈブリッジ電圧指令」の極性変化は、「正弦波状相電圧指令」の基本波周期において、１０回に低減されている。即ち、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数が低減されるので、スイッチング損失も低減される。従って、「Ｈブリッジ電圧指令」が出力可能な最大値及び最小値を超える部分の電圧の出力が抑制されて、「相電圧」の歪みを抑制しつつ、Ｈブリッジ回路５，６，７の第１のレグのスイッチング損失の低減が可能となる。
　以上説明したように、実施の形態１に係る電力変換装置によれば、電力変換制御器は、三相で共通の第１の三相共通電圧を演算し、演算した第１の三相共通電圧を第１の各相電圧指令に重畳した第２の各相電圧指令を生成する。更に電力変換制御器は、三相で共通の第２の三相共通電圧を演算し、演算した第２の三相共通電圧を第２の各相電圧指令に重畳した第３の各相電圧指令を生成する。電力変換制御器は、第３の各相電圧指令の正負極性に基づいて第１及び第２のレグのうちの何れか一方のレグに付与する第２ゲート信号を生成しつつ、第３の各相電圧指令に基づいて第１及び第２のレグのうちの何れか他方のレグに付与する第２のゲート信号を生成する。電力変換制御器は、三相パルス電圧指令の三相の和がゼロでない期間は、第３の各相電圧指令の正負極性が切り替わらないように第２の三相共通電圧を演算する。その結果、第１及び第２のレグのうちの何れか一方のスイッチング素子のスイッチング回数の低減を通じて、当該レグのスイッチング損失を低減することができる。これにより、ノイズ及び高調波を低減しつつ、電力変換装置を効率良く制御することができる。
　なお、実施の形態１に係る電力変換装置において、コンデンサの電圧であるコンデンサ電圧は、インバータ回路の相電圧のステップ幅の半分の２分の１以下、即ち直流電源の電圧の４分の１以下であることが好ましい。このように設定すれば、高調波を抑制して、より正弦波に近い出力電圧が得られる。
　また、実施の形態１に係る電力変換装置によれば、電力変換制御器は、第２の各相電圧指令における各相の電圧値の絶対値がコンデンサ電圧を超えないように第１の三相共通電圧を演算する。これにより、第１の各相電圧指令によって出力可能な最大値及び最小値を超える部分の電圧の出力が抑制されるので、相電圧の歪みを抑制することができる。
　また、実施の形態１に係る電力変換装置によれば、電力変換制御器は、変調率ｍが、０．６１以上、且つ０．７９以下の場合、又は０．９０以上、且つ０．９９以下の場合、又は１．２３以上の場合、三相パルス電圧指令の三相の和が正のときには、第２の各相電圧指令の三相の最大値がゼロ又は負になるように第２の三相共通電圧を演算する。また、電力変換制御器は、三相パルス電圧指令の三相の和が負のときには、第２の各相電圧指令の三相の最小値がゼロ又は正になるように第２の三相共通電圧を演算する。これにより、単相ブリッジ回路の第１のレグのスイッチング回数が低減されるので、単相ブリッジ回路のスイッチング損失を低減することができる。
　なお、実施の形態１に係る電力変換装置の構成において、インバータ回路には、ナローバンドギャップ半導体で形成された半導体スイッチング素子を用い、単相ブリッジ回路には、ワイドバンドギャップ半導体で形成された半導体スイッチング素子を用いることができる。このように構成すれば、第１及び第２のレグのうちの一方のレグのスイッチング損失を低減することができると共に、第１及び第２のレグのうちのもう一方のレグのコストを低減することができる。これにより、電力変換装置の動作を効率化しつつ、電力変換装置の製造コストの増加を抑制することが可能となる。また、製造コスト及び入手困難性の問題の両立を図ることができる。
　また、上記の構成において、単相ブリッジ回路を構成する第１及び第２のレグのうち、第３の各相電圧指令の正負極性に基づいて生成される第２のゲート信号によって制御されるレグには、ナローバンドギャップ半導体で形成された半導体スイッチング素子を用いてもよい。このように構成すれば、電力変換装置を構成する際の更なるコスト低減が可能となる。
　なお、単相ブリッジ回路のコンデンサ電圧は、インバータ回路の相電圧のステップ幅の半分又はそれ以下であることが好ましい。このように設定すれば、高調波を抑制しつつ、より正弦波に近い出力電圧を得ることができる。また、単相ブリッジ回路のコンデンサ電圧を下げることで、単相ブリッジ回路におけるスイッチング損失を低減する効果が得られる。
実施の形態２．
　一般的なインバータ回路では、出力線間電圧の振幅が直流電圧と等しくなる場合を定格電圧とすることが多い。このときの変調率ｍは、ｍ＝１．１５である。この場合について、第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａが両方とも無い場合の動作波形を図１８に示す。即ち、図１８は、実施の形態１の構成において、第１の共通電圧重畳器９０３Ａ及び第２の共通電圧重畳器９０４Ａが両方とも無い場合の動作波形を示す図である。
　図１８の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性は、「正弦波状相電圧指令」の基本波周期において１０回変化しており、Ｈブリッジ回路５，６，７の第１のレグは、１０回スイッチングすることになる。ここで、負荷であるモータ２を駆動する場合、駆動するための「正弦波状相電圧指令」の大きさ、即ち変調率ｍの大きさは、モータ２の回転速度に比例すると考えられる。従って、変調率ｍが１．１５より小さい場合、モータ２の回転速度、即ち「正弦波状相電圧指令」の基本波周波数が低くなっている。このため、変調率ｍが１．１５より小さい場合、Ｈブリッジ回路５，６，７の第１のレグは、基本波周期において、１０回スイッチングしてもよいと言える。
　その一方で、図１４の動作波形、即ち実施の形態１の構成で変調率ｍ＝０．９５で動作する場合、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数は６回であり、許容されるスイッチング回数である１０回と比べて少ない。このとき、図１４（ｇ）の「補正後Ｈブリッジ電圧指令」の波形を参照すると、僅かではあるが、出力可能な最大値及び最小値を超えている過変調分が存在しており、出力電圧を歪ませてしまう。そこで、実施の形態２では、許容されるスイッチング回数を最大限に利用して、歪みの少ない出力電圧が得られる電力変換装置を開示する。
　図１９は、実施の形態２に係る電力変換装置１０の構成を示す回路図である。図１９において、実施の形態２に係る電力変換装置１０では、図１に示す実施の形態１に係る電力変換装置１の構成において、電力変換制御器９Ａが電力変換制御器１１Ｂに置き替えられている。なお、その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　図２０は、実施の形態２における電力変換制御器１１Ｂの構成を示すブロック図である。図２０において、実施の形態２における電力変換制御器１１Ｂでは、図２に示す実施の形態１における電力変換制御器９Ａの構成において、第２の共通電圧重畳器９０４Ａが第２の共通電圧重畳器９０４Ｂに置き替えられている。その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　図２１は、実施の形態２における第２の共通電圧重畳器９０４Ｂの動作説明に供するフローチャートである。図２１において、変調率ｍが、０．６１以上、且つ０．７９以下であるか否か、又は１．２３以上であるか否かの場合の処理については、図５に示すフローチャートと同一であり、重複する説明は省略する。なお、図２１における、ステップ９０８０２、ステップ９０８０５～９０８１３及びステップ９０８２３は、それぞれ図５における、ステップ９０４０２、ステップ９０４０４～９０４１２及びステップ９０４１３に対応している。
　次に、図５と異なる処理について説明する。ステップ９０８０２において、第２の共通電圧重畳器９０４Ｂは、変調率ｍが、０．６１以上、且つ０．７９以下ではなく、且つ、１．２３以上ではない場合（ステップ９０８０２，Ｎｏ）、即ち、変調率ｍが、０．６１未満、又は０．７９を超え、且つ１．２３未満である場合、ステップ９０８０３に進む。ステップ９０８０３では、変調率ｍが、０．９０以上、且つ０．９９以下であるか否かが判定される。この判定条件に該当しない場合（ステップ９０８０３，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９０８０４）。一方、ステップ９０８０３の条件を満たす場合（ステップ９０８０３，Ｙｅｓ）、第２の共通電圧重畳器９０４Ｂは、コモンモード電圧ｖｓｍｃｍ ＊が正であるか（ステップ９０８１４）、又は負もしくはゼロであるか（ステップ９０８１８）を判定する。コモンモード電圧ｖｓｍｃｍ ＊がゼロの場合（ステップ９０８１４，Ｎｏ、且つステップ９０８１８，Ｎｏ）、第２の共通電圧重畳器９０４Ｂは、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９０８２２）。
　三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が正の場合（ステップ９０８１４，Ｙｅｓ）、最大相ｖｍａｘ２がゼロ未満であるか否かを判別する（ステップ９０８１５）。最大相ｖｍａｘ２がゼロ未満である場合（ステップ９０８１５，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍａｘ２とし（ステップ９０８１６）、最大相ｖｍａｘ２がゼロ以上である場合（ステップ９０８１５，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９０８１７）。これらにより、最大相ｖｍａｘ２がゼロ又は正になるように制御される。
　また、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が負の場合（ステップ９０８１８，Ｙｅｓ）、最小相ｖｍｉｎ２がゼロを超えているか否かを判別する（ステップ９０８１９）。最小相ｖｍｉｎ２がゼロを超えている場合（ステップ９０８１９，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍｉｎ２とし（ステップ９０８２０）、最小相ｖｍｉｎ２がゼロを超えていない場合（ステップ９０８１９，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９０８２１）。これらにより、最小相ｖｍｉｎ２がゼロ又は負になるように制御される。
　最後に、第２の共通電圧重畳器９０４Ｂは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊に第２の三相共通電圧ｖｏｆｓｔ２を重畳して、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊を生成する（ステップ９０８２３）。
　図２２に、変調率ｍ＝０．９５の場合の、実施の形態２の動作波形を示す。即ち、図２２は、実施の形態２における図２０の構成の動作波形を示す図である。
　図２２は、変調率ｍ＝０．９５のときの例である。このため、「三相パルス電圧指令」の三相の和が正のときには、「補正中Ｈブリッジ電圧指令」の三相の最大値がゼロ又は正になるように、第２の三相共通電圧が演算される。また、「三相パルス電圧指令」の三相の和が負のときには、「補正中Ｈブリッジ電圧指令」の三相の最小値がゼロ又は負になるように、第２の三相共通電圧が演算される。これにより、「三相パルス電圧指令」の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらない。
　ここで、実施の形態２では、「補正後Ｈブリッジ電圧指令」は、補正前の「Ｈブリッジ電圧指令」に対して正負極性の変化を許容している。その結果、「補正後Ｈブリッジ電圧指令」の極性変化は、「正弦波状相電圧指令」の基本波周期において１０回となっている。これは、実施の形態１の結果である図１４の６回からは増加しているが、電力変換装置１０を、大凡の定格電圧である変調率１．１５で運転した場合と同じ１０回である。一方、実施の形態１の結果では、「補正後Ｈブリッジ電圧指令」に出力可能な最大値ｖｃｓ（＝ｖｄｃ／４）及び最小値－ｖｃｓを超える過変調分が存在していたが、実施の形態２では、この過変調分を除去できている。このため、実施の形態２は、実施の形態１に比して、より歪みの少ない出力電圧を得ることが可能である。従って、実施の形態２では、定格運転などで決定される許容スイッチング回数を最大限に利用して、歪みの少ない出力電圧を得ることが可能である。
　以上説明したように、実施の形態２に係る電力変換装置によれば、電力変換制御器は、変調率が、０．９０以上、且つ０．９９以下の場合、三相パルス電圧指令の三相の和が正のときには、第２の各相電圧指令の三相の最大値がゼロ又は正になるように第２の三相共通電圧を演算する。また、電力変換制御器は、三相パルス電圧指令の三相の和が負のときには、第２の各相電圧指令の三相の最小値がゼロ又は負になるように第２の三相共通電圧を演算する。これにより、許容されるスイッチング回数を最大限に利用した制御が可能となるので、単相ブリッジ回路のスイッチング損失を低減しつつ、ノイズ及び高調波を低減することができる。その結果、歪みの少ない電圧を負荷に供給できるといった従来にない顕著な効果を奏する。
実施の形態３．
　実施の形態１及び実施の形態２の第１の共通電圧重畳器９０３Ａは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊の波高値が低減されるように第１の三相共通電圧を演算している。即ち、第１の三相共通電圧は、第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊によって出力可能な最大値ｖｃｓ及び最小値－ｖｃｓを超えないように演算される。しかしながら、実施の形態１及び実施の形態２の制御には、改善の余地がある。波高値を更に低減できれば、Ｈブリッジ回路５，６，７のスイッチング損失を更に低減することができる。そこで、実施の形態３では、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊の波高値を更に低減して、Ｈブリッジ回路５，６，７のスイッチング損失の更なる低減を図る電力変換装置を開示する。
　図２３は、実施の形態３に係る電力変換装置１２の構成を示す回路図である。図２３において、実施の形態３に係る電力変換装置１２では、図１に示す実施の形態１に係る電力変換装置１の構成において、電力変換制御器９Ａが電力変換制御器１３Ｃに置き替えられている。実施の形態１に係る電力変換装置１では、Ｈブリッジ回路５，６，７のコンデンサ電圧ｖｃｓを、直流電圧ｖｄｃの半分の約１／２（ｖｃｓ＝ｖｄｃ／４）に設定していた。これに対し、実施の形態３に係る電力変換装置１２では、Ｈブリッジ回路５，６，７のコンデンサ電圧ｖｃｓを、直流電圧ｖｄｃの半分の０．４５倍（ｖｃｓ＝０．４５×ｖｄｃ／４）に下げている。その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　図２４は、実施の形態３における電力変換制御器１３Ｃの構成を示すブロック図である。図２４において、実施の形態３における電力変換制御器１３Ｃでは、図２に示す実施の形態１における電力変換制御器９Ａの構成において、第１の共通電圧重畳器９０３Ａが第１の共通電圧重畳器９０３Ｂに置き替えられ、第２の共通電圧重畳器９０４Ａが第２の共通電圧重畳器９０４Ｃに置き替えられている。その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　第１の共通電圧重畳器９０３Ｂは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊の波高値を低減するように第１の三相共通電圧を演算する。第１の共通電圧重畳器９０３Ｂは、演算した第１の三相共通電圧を第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊に重畳し、重畳した電圧を第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊として第２の共通電圧重畳器９０４Ｃに出力する。
　図２５は、実施の形態３における第１の共通電圧重畳器９０３Ｂの動作説明に供するフローチャートである。
　図２５において、第１の共通電圧重畳器９０３Ｂは、第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊を最大相ｖｍａｘ１と、最小相ｖｍｉｎ１とに並べ替える（ステップ９０９０１）。次に、第１の共通電圧重畳器９０３Ｂは、以下の（４）式を用いて、第１の三相共通電圧ｖｏｆｓｔ１を、最大相ｖｍａｘ１と最小相ｖｍｉｎ１との平均値の極性を反転した値として計算する（ステップ９０９０２）。
　ｖｏｆｓｔ１＝－０．５×（ｖｍａｘ１＋ｖｍｉｎ１）…（４）
　最後に、第１の共通電圧重畳器９０３Ｂは、第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊に第１の三相共通電圧ｖｏｆｓｔ１を重畳して、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊を生成する（ステップ９０９０３）。
　次に、第２の共通電圧重畳器９０４Ｃの動作について説明する。図２６は、実施の形態３における第２の共通電圧重畳器９０４Ｃの動作説明に供するフローチャートである。
　図２６において、第２の共通電圧重畳器９０４Ｃは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊を最大相ｖｍａｘ２と、最小相ｖｍｉｎ２とに並べ替えると共に、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊を、上記（２）式を用いて計算する（ステップ９１００１）。
　第２の共通電圧重畳器９０４Ｃは、変調率ｍが、０．６７以上、且つ０．９７以下であるか否か、又は１．１１以上であるか否かを判別する（ステップ９１００２）。これらの条件の何れにも該当しない場合（ステップ９１００２，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１００３）。一方、何れかの条件の１つに該当する場合（ステップ９１００２，Ｙｅｓ）、第２の共通電圧重畳器９０４Ｃは、コモンモード電圧ｖｓｍｃｍ ＊が正であるか（ステップ９１００４）、又は負もしくはゼロであるか（ステップ９１００８）を判定する。コモンモード電圧ｖｓｍｃｍ ＊がゼロの場合（ステップ９１００４，Ｎｏ、且つステップ９１００８，Ｎｏ）、第２の共通電圧重畳器９０４Ｃは、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１０１２）。
　三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が正の場合（ステップ９１００４，Ｙｅｓ）、最大相ｖｍａｘ２がゼロを超えているか否かを判別する（ステップ９１００５）。最大相ｖｍａｘ２がゼロを超えている場合（ステップ９１００５，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍａｘ２とし（ステップ９１００６）、最大相ｖｍａｘ２がゼロを超えていない場合（ステップ９１００５，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１００７）。これらにより、最大相ｖｍａｘ２がゼロ又は負になるように制御される。
　また、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が負の場合（ステップ９１００８，Ｙｅｓ）、最小相ｖｍｉｎ２がゼロ未満であるか否かを判別する（ステップ９１００９）。最小相ｖｍｉｎ２がゼロ未満である場合（ステップ９１００９，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍｉｎ２とし（ステップ９１０１０）、最小相ｖｍｉｎ２がゼロ以上である場合（ステップ９１００９，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１０１１）。これらにより、最小相ｖｍｉｎ２がゼロ又は正になるように制御される。
　最後に、第２の共通電圧重畳器９０４Ｃは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊に第２の三相共通電圧ｖｏｆｓｔ２を重畳して、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊を生成する（ステップ９１０１３）。
　以上の処理により、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊、即ち、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊の三相の和がゼロでない期間は、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊における正負極性が切り替わらない。更に、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊は、補正前の電圧指令である第１の各相電圧指令ｖｓｓｕ１ ＊，ｖｓｓｖ１ ＊，ｖｓｓｗ１ ＊に対して、正負極性が変化しない。これにより、Ｈブリッジ回路５，６，７におけるスイッチング回数を低減できるので、電力変換装置１２におけるスイッチング損失の低減が可能となる。
　次に、実施の形態３に係る電力変換装置１２の動作の要点について説明する。図２７は、実施の形態３の構成において、第１の共通電圧重畳器９０３Ｂ及び第２の共通電圧重畳器９０４Ｃが両方とも無い場合の動作波形を示す図である。変調率ｍは０．８５である。
　図２７の例では、第１の共通電圧重畳器９０３Ｂ及び第２の共通電圧重畳器９０４Ｃの両方が無いので、「Ｈブリッジ電圧指令」がそのまま「補正後Ｈブリッジ電圧指令」となる。ここで、図２７の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性は、「正弦波状相電圧指令」の基本波周期において６回変化している。即ち、Ｈブリッジ回路５，６，７の第１のレグは、６回スイッチングすることになる。
　また、第１の共通電圧重畳器９０３Ｂが無い場合、「Ｈブリッジ電圧指令」は、出力可能な最大値ｖｃｓ（＝０．４５×ｖｄｃ／２）及び最小値－ｖｃｓを超えている。このため、電力変換装置１２が出力する「相電圧」に歪みが生じる。
　次に、第１の共通電圧重畳器９０３Ｂを追加した場合の動作波形を図２８に示す。即ち、図２８は、実施の形態３の構成において、第２の共通電圧重畳器９０４Ｃが無い場合の動作波形を示す図である。なお、変調率ｍは図２７と同じであり、ｍ＝０．８５である。
　図２８において、第１の共通電圧重畳器９０３Ｂにより、「Ｈブリッジ電圧指令」の波高値が低減されるように第１の三相共通電圧が演算されて「Ｈブリッジ電圧指令」に重畳される。図２８の例では、第２の共通電圧重畳器９０４Ｃが無いので、「補正中Ｈブリッジ電圧指令」がそのまま「補正後Ｈブリッジ電圧指令」となる。「補正後Ｈブリッジ電圧指令」は波高値が低減されているので、Ｈブリッジ回路５，６，７のコンデンサ電圧を下げてスイッチング損失を小さくすることができている。
　しかしながら、図２８の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性変化の回数は、「正弦波状相電圧指令」の基本波周期において１８回に増加している。その結果、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数が増加し、スイッチング損失が増加するという課題が発生する。この課題を解決するのが、第２の共通電圧重畳器９０４Ｃである。第２の共通電圧重畳器９０４Ｃを追加した場合の動作波形を図２９に示す。即ち、図２９は、実施の形態３における図２４の構成の動作波形を示す図である。なお、変調率ｍは図２７及び図２８と同じであり、ｍ＝０．８５である。
　第２の共通電圧重畳器９０４Ｃは、「三相パルス電圧指令」の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらないように第２の三相共通電圧を演算して「補正中Ｈブリッジ電圧指令」に重畳する。図２９の例では、変調率は０．８５であるので、「三相パルス電圧指令」のコモンモード電圧が正のときには、「補正中Ｈブリッジ電圧指令」における三相の最大値がゼロ又は負になるように第２の三相共通電圧を演算する。また、「三相パルス電圧指令」のコモンモード電圧が負のときには、「補正中Ｈブリッジ電圧指令」における三相の最大値がゼロ又は正になるように第２の三相共通電圧を演算する。これにより、「三相パルス電圧指令」の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらない。更に、実施の形態３では、「補正後Ｈブリッジ電圧指令」は、補正前の「Ｈブリッジ電圧指令」に対して正負極性が変化していない。その結果、「補正後Ｈブリッジ電圧指令」の極性変化は、「正弦波状相電圧指令」の基本波周期において、６回に低減されている。即ち、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数が低減されるので、スイッチング損失も低減される。従って、実施の形態３によれば、「Ｈブリッジ電圧指令」の波高値を低減することで、Ｈブリッジ回路５，６，７のコンデンサ電圧を下げてスイッチング損失を小さくしている。これにより、Ｈブリッジ回路５，６，７のスイッチング損失の更なる低減が可能となる。
　次に、変調率ｍが１．１５の場合について、第１の共通電圧重畳器９０３Ｂ及び第２の共通電圧重畳器９０４Ｃが両方とも無い場合の動作波形を図３０に示す。即ち、図３０は、実施の形態３の構成において、第１の共通電圧重畳器９０３Ｂ及び第２の共通電圧重畳器９０４Ｃが両方とも無い場合の動作波形を示す図である。
　図３０の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性は、「正弦波状相電圧指令」の基本波周期において１０回変化しており、Ｈブリッジ回路５，６，７の第１のレグは、１０回スイッチングすることになる。また、「Ｈブリッジ電圧指令」は、出力可能な最大値ｖｃｓ（＝０．４５×ｖｄｃ／２）及び最小値－ｖｃｓを超えている。このため、電力変換装置１２が出力する「相電圧」に歪みが生じる。
　次に、第１の共通電圧重畳器９０３Ｂを追加した場合の動作波形を図３１に示す。即ち、図３１は、実施の形態３の構成において、第２の共通電圧重畳器９０４Ｃが無い場合の動作波形を示す図である。なお、変調率ｍは図３０と同じであり、ｍ＝１．１５である。
　図３１において、「補正後Ｈブリッジ電圧指令」は出力可能な最大値及び最小値を超えていないので、高調波成分の少ない「相電圧」が得られている。しかしながら、「補正後Ｈブリッジ電圧指令」の極性変化の回数は、「正弦波状相電圧指令」の基本波周期において１４回に増加している。
　次に、第２の共通電圧重畳器９０４Ｃを更に追加した場合の動作波形を図３２に示す。即ち、図３２は、実施の形態３における図２４の構成の動作波形を示す図である。なお、変調率ｍは図３０及び図３１と同じであり、ｍ＝１．１５である。
　変調率ｍ＝１．１５の場合の動作は、図２６のフローチャートからも理解できるように、変調率ｍ＝０．８５の場合と同じである。第２の共通電圧重畳器９０４Ｃによって「三相パルス電圧指令」の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらない。更に、「補正後Ｈブリッジ電圧指令」は、補正前の「Ｈブリッジ電圧指令」に対して正負極性が変化していない。従って、変調率ｍ＝０．８５の場合と同様に、「補正後Ｈブリッジ電圧指令」の極性変化は、「正弦波状相電圧指令」の基本波周期において、１０回に低減されている。即ち、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数が低減されるので、スイッチング損失も低減される。従って、実施の形態３によれば、「Ｈブリッジ電圧指令」の波高値を低減することで、Ｈブリッジ回路５，６，７のコンデンサ電圧を下げてスイッチング損失を小さくしている。これにより、Ｈブリッジ回路５，６，７のスイッチング損失の更なる低減が可能となる。
　以上説明したように、実施の形態３に係る電力変換装置によれば、電力変換制御器は、第３の各相電圧指令の正負極性が第１の各相電圧指令に対して変化しないように第２の三相共通電圧を演算する。これにより、実施の形態１及び実施の形態２に対して、スイッチング損失の更なる低減が可能となり、より高効率な電力変換装置を構成できるといった従来にない顕著な効果を奏する。
　また、実施の形態３に係る電力変換装置によれば、電力変換制御器は、第１の各相電圧指令の最大値と最小値との平均値の極性を反転した値を第１の三相共通電圧として生成する。これにより、第１の各相電圧指令の波高値を低減することができるので、出力する相電圧の歪を低減しつつ、電力変換装置を効率良く制御することができる。
　また、実施の形態３に係る電力変換装置によれば、電力変換制御器は、変調率ｍが、０．６７以上、且つ０．９７以下の場合、又は１．１１以上の場合、三相パルス電圧指令の三相の和が正のときには、第２の各相電圧指令の最大値がゼロ又は負になるように第２の三相共通電圧を演算する。また、電力変換制御器は、三相パルス電圧指令の三相の和が負のときには、第２の各相電圧指令の最小値がゼロ又は正になるように第２の三相共通電圧を演算する。これにより、単相ブリッジ回路の第１のレグのスイッチング回数が低減されるので、単相ブリッジ回路のスイッチング損失を低減することができる。
実施の形態４．
　実施の形態３において、図２９の動作波形、即ち変調率ｍ＝０．８５で動作する場合、Ｈブリッジ回路５，６，７の第１のレグのスイッチング回数は６回である。これは、一般的なインバータ回路で定格電圧とされる変調率ｍ＝１．１５におけるスイッチング回数である１０回に比べて少ない。その一方で、図２９（ｇ）の「補正後Ｈブリッジ電圧指令」の波形を参照すると、その波高値は「補正中Ｈブリッジ電圧指令」よりもかなり大きくなっている。そこで、実施の形態４では、許容されるスイッチング回数を最大限に利用して、「補正後Ｈブリッジ電圧指令」の波高値を更に低減して、Ｈブリッジ回路５，６，７のスイッチング損失の更なる低減を図る電力変換装置を開示する。
　図３３は、実施の形態４に係る電力変換装置１４の構成を示す回路図である。図３３において、実施の形態４に係る電力変換装置１４では、図２３に示す実施の形態３に係る電力変換装置１２の構成において、電力変換制御器１３Ｃが電力変換制御器１５Ｄに置き替えられている。実施の形態３に係る電力変換装置１２では、Ｈブリッジ回路５，６，７のコンデンサ電圧ｖｃｓを、直流電圧ｖｄｃの半分の０．４５倍（ｖｃｓ＝０．４５×ｖｄｃ／４）に設定していた。これに対し、実施の形態４に係る電力変換装置１４では、Ｈブリッジ回路５，６，７のコンデンサ電圧ｖｃｓを、直流電圧ｖｄｃの半分の０．４０倍（ｖｃｓ＝０．４０×ｖｄｃ／４）に下げている。その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　図３４は、実施の形態４における電力変換制御器１５Ｄの構成を示すブロック図である。図３４において、実施の形態４における電力変換制御器１５Ｄでは、図２４に示す実施の形態３における電力変換制御器１３Ｃの構成において、第２の共通電圧重畳器９０４Ｃが第２の共通電圧重畳器９０４Ｄに置き替えられている。その他の構成については、実施の形態１の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
　第２の共通電圧重畳器９０４Ｄは、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊の三相の和がゼロでない期間は、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊における正負極性が切り替わらないように、第２の三相共通電圧を演算して第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊に重畳する。
　図３５は、実施の形態４における第２の共通電圧重畳器９０４Ｄの動作説明に供するフローチャートである。
　図３５において、第２の共通電圧重畳器９０４Ｄは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊を最大相ｖｍａｘ２と、中間相ｖｍｉｄ２、最小相ｖｍｉｎ２とに並べ替えると共に、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊を、上記（２）式を用いて計算する（ステップ９１１０１）。
　第２の共通電圧重畳器９０４Ｄは、変調率ｍが、０．６７以上、且つ０．８６未満であるか否か、又は１．１１以上であるか否かを判別する（ステップ９１１０２）。これらの条件の何れにも該当しない場合（ステップ９１１０２，Ｎｏ）、ステップ９１１０３に進む。一方、何れかの条件の１つに該当する場合（ステップ９１１０２，Ｙｅｓ）、第２の共通電圧重畳器９０４Ｄは、コモンモード電圧ｖｓｍｃｍ ＊が正であるか（ステップ９１１０５）、又は負もしくはゼロであるか（ステップ９１１０９）を判定する。コモンモード電圧ｖｓｍｃｍ ＊がゼロの場合（ステップ９１１０５，Ｎｏ、且つステップ９１１０９，Ｎｏ）、第２の共通電圧重畳器９０４Ｄは、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１１１３）。
　三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が正の場合（ステップ９１１０５，Ｙｅｓ）、最大相ｖｍａｘ２がゼロを超えているか否かを判別する（ステップ９１１０６）。最大相ｖｍａｘ２がゼロを超えている場合（ステップ９１１０６，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍａｘ２とし（ステップ９１１０７）、最大相ｖｍａｘ２がゼロを超えていない場合（ステップ９１１０６，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１１０８）。これらにより、最大相ｖｍａｘ２がゼロ又は負になるように制御される。
　また、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が負の場合（ステップ９１１０９，Ｙｅｓ）、最小相ｖｍｉｎ２がゼロ未満であるか否かを判別する（ステップ９１１１０）。最小相ｖｍｉｎ２がゼロ未満である場合（ステップ９１１１０，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍｉｎ２とし（ステップ９１１１１）、最小相ｖｍｉｎ２がゼロ以上である場合（ステップ９１１１０，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１１１２）。これらにより、最小相ｖｍｉｎ２がゼロ又は正になるように制御される。
　ステップ９１１０７，９１１０８，９１１１１～９１１１３の処理を終えると、第２の共通電圧重畳器９０４Ｄは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊に第２の三相共通電圧ｖｏｆｓｔ２を重畳して、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊を生成する（ステップ９１１２３）。
　また、第２の共通電圧重畳器９０４Ｄは、変調率ｍが、０．８６以上、且つ０．９７以下であるか否かを判別する（ステップ９１１０３）。この条件を満たさない場合（ステップ９１１０３，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１１０４）。一方、ステップ９１１０３の条件を満たす場合（ステップ９１１０３，Ｙｅｓ）、第２の共通電圧重畳器９０４Ｄは、コモンモード電圧ｖｓｍｃｍ ＊が正であるか（ステップ９１１１４）、又は負もしくはゼロであるか（ステップ９１１１８）を判定する。コモンモード電圧ｖｓｍｃｍ ＊がゼロの場合（ステップ９１１１４，Ｎｏ、且つステップ９１１１８，Ｎｏ）、第２の共通電圧重畳器９０４Ｄは、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１１２２）。
　三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が正の場合（ステップ９１１１４，Ｙｅｓ）、中間相ｖｍｉｄ２がゼロを超えているか否かを判別する（ステップ９１１１５）。中間相ｖｍｉｄ２がゼロを超えている場合（ステップ９１１１５，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍｉｄ２とし（ステップ９１１１６）、中間相ｖｍｉｄ２がゼロを超えていない場合（ステップ９１１１５，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１１１７）。これらにより、中間相ｖｍｉｄ２がゼロ又は正になるように制御される。
　また、三相パルス電圧指令ｖｓｍｕ ＊，ｖｓｍｖ ＊，ｖｓｍｗ ＊のコモンモード電圧ｖｓｍｃｍ ＊が負の場合（ステップ９１１１８，Ｙｅｓ）、中間相ｖｍｉｄ２がゼロ未満であるか否かを判別する（ステップ９１１１９）。中間相ｖｍｉｄ２がゼロ未満である場合（ステップ９１１１９，Ｙｅｓ）、第２の三相共通電圧ｖｏｆｓｔ２＝－ｖｍｉｄ２とし（ステップ９１１２０）、中間相ｖｍｉｄ２がゼロ以上である場合（ステップ９１１１９，Ｎｏ）、第２の三相共通電圧ｖｏｆｓｔ２＝０とする（ステップ９１１２１）。これらにより、中間相ｖｍｉｄ２がゼロ又は負になるように制御される。
　最後に、第２の共通電圧重畳器９０４Ｄは、第２の各相電圧指令ｖｓｓｕ２ ＊，ｖｓｓｖ２ ＊，ｖｓｓｗ２ ＊に第２の三相共通電圧ｖｏｆｓｔ２を重畳して、第３の各相電圧指令ｖｓｓｕ３ ＊，ｖｓｓｖ３ ＊，ｖｓｓｗ３ ＊を生成する（ステップ９１１２３）。
　次に、実施の形態４に係る電力変換装置１４の動作の要点について説明する。なお、変調率ｍは、ｍ＝０．９５とする。
　図３６は、実施の形態３における図２４の構成の動作波形を比較対象として示す図である。図３７は、実施の形態４における図３４の構成の動作波形を示す図である。
　実施の形態３の動作波形である図３６の「補正後Ｈブリッジ電圧指令極性」の波形を参照すると、「補正後Ｈブリッジ電圧指令」の極性変化の回数は６回であり、充分に低減されている。しかしながら、「補正後Ｈブリッジ電圧指令」の波高値は、「補正中Ｈブリッジ電圧指令」よりもかなり大きくなっている。即ち、「補正後Ｈブリッジ電圧指令」には、「Ｈブリッジ電圧指令」が出力可能な最大値及び最小値を超える過変調分が存在している。このため、電力変換装置１２が出力する「相電圧」に歪みが生じる。
　これに対し、実施の形態４の動作波形である図３７を参照すると、「補正後Ｈブリッジ電圧指令」の波高値が図３６よりも低減されていることが分かる。図３７は、変調率ｍ＝０．９５の動作波形であり、図３５のフローチャートにおいては、ステップ９１１１４からステップ９１１２３によって処理される。このため、「三相パルス電圧指令」のコモンモード電圧が正のときには、「補正中Ｈブリッジ電圧指令」における三相の中間値がゼロ又は負になるように、第２の三相共通電圧ｖｏｆｓｔ２が演算される。また、「三相パルス電圧指令」のコモンモード電圧が負のときには、「補正中Ｈブリッジ電圧指令」の三相の中間値がゼロ又は正になるように第２の三相共通電圧ｖｏｆｓｔ２が演算される。これにより、三相パルス電圧指令の三相の和がゼロでない期間は、「補正後Ｈブリッジ電圧指令」の正負極性が切り替わらない。
　ここで、実施の形態４では、「補正後Ｈブリッジ電圧指令」は補正前の「Ｈブリッジ電圧指令」に対して正負極性の変化を許容している。その結果、「補正後Ｈブリッジ電圧指令」の極性変化は、「正弦波状相電圧指令」の基本波周期において１０回となっている。これは、実施の形態３の結果である図３６の６回からは増加しているが、電力変換装置１４を、大凡の定格電圧である変調率１．１５で運転した場合と同じ１０回である。一方で、実施の形態３の結果では、「補正後Ｈブリッジ電圧指令」に出力可能な最大値ｖｃｓ（＝０．４０×ｖｄｃ／２）及び最小値－ｖｃｓを超える過変調分が存在していたが、実施の形態４では、この過変調分を除去できている。このため、実施の形態４は、実施の形態３に比して、より歪みの少ない出力電圧を得ることが可能である。従って、実施の形態４では、定格運転などで決定される許容スイッチング回数を最大限に利用して、歪みの少ない出力電圧を得ることが可能である。
　以上説明したように、実施の形態４に係る電力変換装置によれば、電力変換制御器は、変調率が、０．８６以上、且つ０．９７以下の場合、三相パルス電圧指令の三相の和が正のときには、第２の各相電圧指令の三相の中間値がゼロ又は負になるように第２の三相共通電圧を演算する。また、電力変換制御器は、三相パルス電圧指令の三相の和が負のときには、第２の各相電圧指令の三相の中間値がゼロ又は正になるように第２の三相共通電圧を演算する。これにより、許容されるスイッチング回数を最大限に利用した制御が可能となるので、単相ブリッジ回路のスイッチング損失を低減しつつ、ノイズ及び高調波を低減することができる。その結果、歪みの少ない電圧を負荷に供給できるといった従来にない顕著な効果を奏する。
　次に、実施の形態１から実施の形態４における第２の共通電圧重畳器において、第２の三相共通電圧を重畳するときの変調率ｍの条件について整理する。
　図３８は、実施の形態１及び実施の形態２において、第２の共通電圧重畳器９０４Ａ，９０４Ｂを利用しない場合の第１のレグのスイッチング回数と変調率の関係を示す図である。横軸Ｘは変調率を表し、縦軸Ｙはスイッチング回数を表している。また、図中には、プロットされた点におけるＸ軸の値（変調率）及びＹ軸の値（スイッチング回数）が記載されている。
　前述したように、一般的なインバータ回路において、定格電圧とされる変調率ｍ＝１．１５におけるスイッチング回数は１０回である。これに対して、図３８に示されるように、変調率ｍが、０．４５以下、又は０．６１以上、且つ０．７９以下、又は０．９０以上、且つ０．９９以下、又は１．２３以上の場合、１０回よりも多くなっている。変調率ｍが０．４５以下と小さい場合については、実施の形態２の冒頭で述べた理由から、各実施の形態では特別な処理を行わない。従って、第２の三相共通電圧ｖｏｆｓｔ２を重畳する変調率ｍの条件は、０．６１以上、且つ０．７９以下、及び０．９０以上、且つ０．９９以下、及び１．２３以上となる。
　図３９は、実施の形態１における第２の三相共通電圧重畳器９０４Ａを利用した場合のスイッチング回数と変調率の関係を示す図である。図３９によれば、スイッチング回数が多くなっていた変調率域で、スイッチング回数を低減できていることが確認できる。
　図４０は、実施の形態２における第２の三相共通電圧重畳器９０４Ｂを利用した場合のスイッチング回数と変調率の関係を示す図である。図３９と比較すると、変調率０．９０以上、且つ０．９９以下の範囲においてスイッチング回数が増加している。この特性は、実施の形態２で説明した通り、許容されるスイッチング回数を最大限に利用して、歪みの少ない出力電圧を得るための制御を行っていることによるものである。即ち、変調率０．９０以上、且つ０．９９以下の範囲において、許容されるスイッチング回数を最大限に利用することができる。
　図４１は、実施の形態３及び実施の形態４の第１の共通電圧重畳器９０３Ｂを利用し、第２の共通電圧重畳器９０４Ｃ，９０４Ｄを利用しない場合の第１のレグのスイッチング回数と変調率の関係を示す図である。変調率ｍが、０．６６以下、又は０．６７以上、且つ０．９７以下、又は１．１１以上の場合、スイッチング回数が一般的なインバータ回路において定格電圧となる１０回よりも多くなっている。変調率ｍが０．６６以下と小さい場合は、実施の形態２の冒頭で述べた理由から、各実施の形態では特別な処理を行わない。従って、第２の三相共通電圧を重畳する変調率の条件は、０．６７以上、且つ０．９７以下、及び１．１１以上となる。
　図４２は、実施の形態３における第２の三相共通電圧重畳器９０４Ｃを利用した場合のスイッチング回数と変調率の関係を示す図である。図４２によれば、スイッチング回数が多くなっていた変調率域において、スイッチング回数を低減することができる。
　図４３は、実施の形態４における第２の三相共通電圧重畳器９０４Ｄを利用した場合のスイッチング回数と変調率の関係を示す図である。図４３によれば、変調率０．８６以上、且つ０．９７以下の範囲において、許容されるスイッチング回数を最大限に利用することができる。
　次に、上記で説明した実施の形態１から実施の形態４に係る電力変換装置におけるハードウェアの構成について、図４４及び図４５を参照して説明する。図４４は、実施の形態１から実施の形態４に係る電力変換制御器の各機能を実現するハードウェア構成の一例を示す図である。図４５は、実施の形態１から実施の形態４に係る電力変換制御器の各機能を実現するハードウェア構成の他の例を示す図である。なお、電力変換制御器の各機能とは、電力変換制御器９Ａ，１１Ｂ，１３Ｃ，１５Ｄに含まれる、三相パルス電圧指令演算器９０１、デッドタイム挿入器９０２，９０７、第１の共通電圧重畳器９０３Ａ，９０３Ｂ、第２の共通電圧重畳器９０４Ａ，９０４Ｂ，９０４Ｃ，９０４Ｄ、電圧極性制御器９０５、ＰＷＭ制御器９０６、及び減算器９０８の機能を指している。
　電力変換制御器の各機能は、処理回路を用いて実現することができる。図４４では、実施の形態１から実施の形態４の構成における電力変換制御器９Ａ，１１Ｂ，１３Ｃ，１５Ｄが専用処理回路１６に置き替えられている。専用のハードウェアを利用する場合、専用処理回路１６は単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、またはこれらを組み合わせたものが該当する。電力変換制御器の各機能のそれぞれを処理回路で実現してもよいし、まとめて処理回路で実現してもよい。
　また、図４５では、実施の形態１から実施の形態４の構成における電力変換制御器９Ａ，１１Ｂ，１３Ｃ，１５Ｄが、プロセッサ１７と、記憶装置１８とに置き替えられている。プロセッサ１７は、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）、又はＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）といった演算手段であってもよい。また、記憶装置１８としては、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ　ＥＰＲＯＭ）といった不揮発性又は揮発性の半導体メモリを例示することができる。
　プロセッサ１７及び記憶装置１８を利用する場合は、電力変換制御器の各機能は、ソフトウェア、ファームウェア、又はこれらの組合せにより実現される。ソフトウェア又はファームウェアは、プログラムとして記述され、記憶装置１８に記憶される。プロセッサ１７は記憶装置１８に記憶されたプログラムを読みだして実行する。また、これらのプログラムは、電力変換制御器の各機能の手順及び方法をコンピュータに実行させるものであるとも言える。
　電力変換制御器の各機能は、一部をハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現してもよい。例えば、デッドタイム挿入器９０２，９０７、及びＰＷＭ制御器９０６の機能を専用のハードウェアを用いて実現し、三相パルス電圧指令演算器９０１、第１の共通電圧重畳器９０３Ａ，９０３Ｂ、第２の共通電圧重畳器９０４Ａ，９０４Ｂ，９０４Ｃ，９０４Ｄ、電圧極性制御器９０５、及び減算器９０８の機能をプロセッサ１７及び記憶装置１８を用いて実現してもよい。
　なお、本稿において、負荷はモータであり、動作波形等においてはモータをトルク制御する場合を一例として説明したが、これに限定されない。モータは、速度制御されるものであってもよい。また、負荷はモータ以外であってもよい。また、負荷接続の例として、電力変換装置を系統電源又は他の電力変換器に接続して、有効電力や無効電力を制御する用途であってもよい。また、直流電源は電圧源の記号で説明したが、バッテリを利用してもよいし、電力系統から変圧器や半導体素子を用いて整流した電圧を利用してもよい。また、インバータ回路として例示した三相３レベルインバータは、ダイオードクランプ形を例示して説明したが、キャパシタクランプ形であってもよいし、各相の出力端子と直流中性点との間に双方向スイッチを利用したものであってもよい。
　三相インバータ回路及び単相ブリッジ回路に利用する半導体スイッチング素子は、ＩＧＢＴ又はＭＯＳＦＥＴの記号で説明したが、オンオフが可能な半導体素子であれば、どのような素子でも利用することができる。また、ワイドバンドギャップ半導体素子としては、ＳｉＣのほかにＧａＮを利用した素子を利用できるし、直流電圧及び素子耐電圧の選択も実施の形態の値に制限されず自由に設定できる。また、本稿では、三相インバータ回路にＳｉ製の素子を、Ｈブリッジ回路にＳｉＣ製の素子を利用したが、これを逆にして適用することもできる。このように高電圧側にＳｉＣ製の素子を利用することで、より直流電圧の高い電力変換装置を構成することができる。三相インバータ回路の電圧波形は１パルス電圧として説明したが、これらのパルス数に制限されない。更に複数のパルス数の電圧は、電圧指令とキャリアとを比較するＰＷＭ制御で生成してもよいし、位相角αをインバータ又は負荷の損失を最小化するように最適化したパルスパターンを利用してもよい。
　以上の実施の形態に示した構成は、一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、実施の形態同士を組み合わせることも可能であるし、要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
　１，１０，１２，１４　電力変換装置、２　モータ、３　直流電源、４　インバータ回路、４ａ，４ｂ，４ｃ　交流端、５，６，７　Ｈブリッジ回路、５ａ１，５ａ２，６ａ１，６ａ２，７ａ１，７ａ２　中点、８　モータ制御器、９Ａ，１１Ｂ，１３Ｃ，１５Ｄ　電力変換制御器、１６　専用処理回路、１７　プロセッサ、１８　記憶装置、９０１　三相パルス電圧指令演算器、９０２，９０７　デッドタイム挿入器、９０３Ａ，９０３Ｂ　第１の共通電圧重畳器、９０４Ａ，９０４Ｂ，９０４Ｃ，９０４Ｄ　第２の共通電圧重畳器、９０５　電圧極性制御器、９０６　ＰＷＭ制御器、９０８　減算器。

Claims (12)

  1. 　直流電源から出力される直流電力を負荷への交流電力に変換して前記負荷に供給する電力変換装置であって、
    　前記直流電源の正負端子に接続された三相インバータ回路と、
    　２つの半導体スイッチング素子が直列に接続され、それらの接続端である中点が前記三相インバータ回路の互いに異なる１つの相の交流端に接続される第１のレグと、前記第１のレグに並列に接続され、２つの半導体スイッチング素子が直列に接続され、それらの接続端である中点が前記負荷における互いに異なる１つの相の端子に接続される第２のレグと、前記第１及び第２のレグのそれぞれの両端に接続されるコンデンサとを有する３つの単相ブリッジ回路と、
    　正弦波状相電圧指令に基づいて前記三相インバータ回路の動作を制御する第１のゲート信号と、３つの前記単相ブリッジ回路における前記第１及び第２のレグの動作を制御する第２のゲート信号とを生成する制御器と、
    　を備え、
    　前記制御器は、
    　前記正弦波状相電圧指令を前記三相インバータ回路に指令する三相パルス電圧指令と、３つの前記単相ブリッジ回路のそれぞれに指令する電圧指令である第１の各相電圧指令とに分割し、
    　前記三相パルス電圧指令に基づいて前記第１のゲート信号を生成し、
    　三相で共通の第１の三相共通電圧を演算し、演算した前記第１の三相共通電圧を前記第１の各相電圧指令に重畳した第２の各相電圧指令を生成し、
    　更に前記三相で共通の第２の三相共通電圧を演算し、演算した前記第２の三相共通電圧を前記第２の各相電圧指令に重畳した第３の各相電圧指令を生成し、
    　前記第３の各相電圧指令の正負極性に基づいて前記第１及び第２のレグのうちの何れか一方のレグに付与する前記第２のゲート信号を生成しつつ、前記第３の各相電圧指令に従って前記第１及び第２のレグのうちの何れか他方のレグに付与する前記第２のゲート信号を生成し、
    　前記三相パルス電圧指令の三相の和がゼロでない期間は、前記第３の各相電圧指令の正負極性が切り替わらないように前記第２の三相共通電圧を演算する
    　ことを特徴とする電力変換装置。
  2. 　前記制御器は、前記第３の各相電圧指令の正負極性が前記第１の各相電圧指令に対して変化しないように前記第２の三相共通電圧を演算する
    　ことを特徴とする請求項１に記載の電力変換装置。
  3. 　前記コンデンサの電圧であるコンデンサ電圧は、前記直流電源の電圧の４分の１以下である
    　ことを特徴とする請求項１又は２に記載の電力変換装置。
  4. 　前記制御器は、前記第２の各相電圧指令における各相の電圧値の絶対値が前記コンデンサ電圧を超えないように前記第１の三相共通電圧を演算する
    　ことを特徴とする請求項３に記載の電力変換装置。
  5. 　変調率を前記正弦波状相電圧指令の振幅を前記直流電源の電圧の半分の値で除した値と定義するとき、
    　前記制御器は、
    　前記変調率が、０．６１以上、且つ０．７９以下の場合、又は０．９０以上、且つ０．９９以下の場合、又は１．２３以上の場合、
    　前記三相パルス電圧指令の三相の和が正のときには、前記第２の各相電圧指令の最大値がゼロ又は負になるように前記第２の三相共通電圧を演算し、
    　前記三相パルス電圧指令の三相の和が負のときには、前記第２の各相電圧指令の最小値がゼロ又は正になるように前記第２の三相共通電圧を演算する
    　ことを特徴とする請求項１から４の何れか１項に記載の電力変換装置。
  6. 　変調率を前記正弦波状相電圧指令の振幅を前記直流電源の電圧の半分の値で除した値と定義するとき、
    　前記制御器は、
    　前記変調率が、０．９０以上、且つ０．９９以下の場合、
    　前記三相パルス電圧指令の三相の和が正のときには、前記第２の各相電圧指令の最大値がゼロ又は正になるように前記第２の三相共通電圧を演算し、
    　前記三相パルス電圧指令の三相の和が負のときには、前記第２の各相電圧指令の最小値がゼロ又は負になるように前記第２の三相共通電圧を演算する
    　ことを特徴とする請求項１、３、４又は５に記載の電力変換装置。
  7. 　前記制御器は、前記第１の各相電圧指令の最大値と最小値との平均値の極性を反転した値を前記第１の三相共通電圧として生成する
    　ことを特徴とする請求項１又は２に記載の電力変換装置。
  8. 　変調率を前記正弦波状相電圧指令の振幅を前記直流電源の電圧の半分の値で除した値と定義するとき、
    　前記制御器は、
    　前記変調率が、０．６７以上、且つ０．９７以下の場合、又は１．１１以上の場合、
    　前記三相パルス電圧指令の三相の和が正のときには、前記第２の各相電圧指令の最大値がゼロ又は負になるように前記第２の三相共通電圧を演算し、
    　前記三相パルス電圧指令の三相の和が負のときには、前記第２の各相電圧指令の最小値がゼロ又は正になるように前記第２の三相共通電圧を演算する
    　ことを特徴とする請求項１、２又は７に記載の電力変換装置。
  9. 　変調率を前記正弦波状相電圧指令の振幅を前記直流電源の電圧の半分の値で除した値と定義するとき、
    　前記制御器は、
    　前記変調率が、０．８６以上、且つ０．９７以下の場合、
    　前記三相パルス電圧指令の三相の和が正のときには、前記第２の各相電圧指令の中間値がゼロ又は負になるように前記第２の三相共通電圧を演算し、
    　前記三相パルス電圧指令の三相の和が負のときには、前記第２の各相電圧指令の中間値がゼロ又は正になるように前記第２の三相共通電圧を演算する
    　ことを特徴とする請求項１、７又は８に記載の電力変換装置。
  10. 　前記三相インバータ回路には、ナローバンドギャップ半導体で形成された半導体スイッチング素子を用い、
    　前記単相ブリッジ回路には、ワイドバンドギャップ半導体で形成された半導体スイッチング素子を用いる
    　ことを特徴とする請求項１から９の何れか１項に記載の電力変換装置。
  11. 　前記単相ブリッジ回路を構成する前記第１及び第２のレグのうち、前記第３の各相電圧指令の正負極性に基づいて生成される前記第２のゲート信号によって制御されるレグには、ナローバンドギャップ半導体で形成された半導体スイッチング素子を用いる
    　ことを特徴とする請求項１から１０の何れか１項に記載の電力変換装置。
  12. 　前記第３の各相電圧指令による正負極性の切り替え回数は、前記正弦波状相電圧指令の基本波周期において１０回以下である
    　ことを特徴とする請求項１から１１の何れか１項に記載の電力変換装置。
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