WO2022029869A1 - 電力変換装置 - Google Patents

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WO2022029869A1
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賢司 藤原
鉄也 小島
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三菱電機株式会社
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Definitions

  • This application relates to a power conversion device.
  • Equipment mounted on aircraft is required to be a highly efficient, lightweight and compact power conversion device in order to improve fuel efficiency.
  • an inverter that converts DC power supplied from DC wiring into AC power is required to drive the AC motor.
  • the present application discloses a technique for solving the above-mentioned problems, and provides a power conversion device capable of continuous operation with the same output even if a sub-inverter constituting a gradation control inverter fails.
  • the purpose is to provide.
  • the power conversion device disclosed in the present application includes a main inverter unit having three main inverter arms for outputting U-phase, V-phase, and W-phase voltages using the voltage of the DC source as a DC bus, and three single-phase ones.
  • a sub-inverter unit having a sub-inverter is provided, the sub-inverter is individually connected in series to each output of the main inverter arm, and the sub-inverter has a short-circuit switch for short-circuiting between its input / output terminals. It is individually provided and has a control device for controlling the main inverter unit, the sub-inverter unit, and the short-circuit switch.
  • the sub-inverter operates as a gradation control inverter that outputs a voltage obtained by adding the output voltage of each of the main inverter arms of each phase and the output voltage of the sub-inverter.
  • the short-circuit switch in the phase corresponding to the failed sub-inverter is closed, the main inverter arm operates as a three-level inverter, and the sub has no failure.
  • the inverter In the phase corresponding to the inverter, it operates as a gradation control inverter that outputs a voltage obtained by adding the output voltage of the main inverter arm of each phase and the output voltage of the sub-inverter, respectively, as in the normal state.
  • the power conversion device disclosed in the present application even if the sub-inverter constituting the gradation control inverter fails, continuous operation can be performed with the same output.
  • overmodulation can be suppressed, current distortion can be suppressed, and the zero-phase voltage to be added or subtracted can be minimized, and noise can be suppressed.
  • the bus voltage is the same as in steady state, improving the cost and size of the overvoltage design.
  • FIG. It is a circuit block diagram of the power conversion apparatus according to Embodiment 1.
  • FIG. It is a waveform diagram which shows the output voltage waveform of each phase of the power conversion apparatus by Embodiment 1.
  • FIG. It is a waveform diagram which shows the output voltage waveform of each phase of the power conversion apparatus by Embodiment 1.
  • FIG. It is a waveform diagram which shows the output voltage waveform of each phase of the power conversion apparatus by Embodiment 1.
  • FIG. It is explanatory drawing which shows the operation state of the short circuit switch, and the flow of an output current when the U-phase sub-inverter by Embodiment 1 has failed.
  • FIG. 5 is a waveform diagram showing an output voltage waveform of each phase of the power conversion device when the U-phase sub-inverter according to the first embodiment fails. It is a functional block diagram of the phase compensation voltage calculation part by Embodiment 2.
  • FIG. It is a functional block diagram of the zero-phase compensation voltage calculation unit according to Embodiment 2.
  • It is a waveform diagram which shows the final output voltage target value of each phase with respect to the power conversion apparatus after zero-phase voltage compensation by Embodiment 2.
  • FIG. 3 is a functional block diagram of a phase compensation voltage calculation unit at the time of a one-phase (U-phase) failure according to the third embodiment. It is a waveform diagram which shows the final output voltage target value of each phase with respect to the power conversion apparatus after zero-phase voltage compensation by Embodiment 3.
  • FIG. 3 is a functional block diagram of a phase compensation voltage calculation unit at the time of a two-phase (U phase, V phase) failure according to the third embodiment.
  • FIG. 5 is a functional block diagram of a phase compensation voltage calculation unit at the time of a one-phase (U-phase) failure according to the fourth embodiment. It is a waveform diagram which shows the final output voltage target value of each phase with respect to the power conversion apparatus after zero-phase voltage compensation by Embodiment 4.
  • FIG. FIG. 5 is a functional block diagram of a phase compensation voltage calculation unit at the time of a two-phase (U phase, V phase) failure according to the fourth embodiment. It is a functional block diagram which shows an example of the hardware of the
  • FIG. 1 is a circuit configuration diagram of a power conversion device according to the first embodiment.
  • the power conversion device according to the first embodiment has a direct current source 1 such as a battery, and converts the direct current source 1 into alternating current necessary for driving a load 9 such as a motor, and has a large voltage and a low frequency.
  • the main inverter unit 2, the sub-inverter unit 4 having a low voltage and a high frequency, and the control device 10 for controlling the operation of the main inverter unit 2 and the sub-inverter unit 4 are provided.
  • the main inverter unit 2 and the sub-inverter unit 4 are connected in series with each other, and are configured as a gradation control inverter in which the total value of the output voltages of the main inverter unit 2 and the sub-inverter unit 4 is output.
  • the DC source 1 may be supplied by DC wiring, may be an individual DC power supply system, or may be another battery system such as a solar cell.
  • the main inverter unit 2 is a three-phase three-level inverter, and is composed of a U-phase main inverter arm 3u, a V-phase main inverter arm 3v, and a W-phase main inverter arm 3w.
  • the sign 3x is used.
  • the main inverter arm 3x of the output phase is a switching element SW1 to SW4 composed of semiconductor elements such as an IGBT (Insulated Gate Bipolar Transistor) and a MOSFET (Metal-Oxide-Silicon Field Effect Transistor), all of which have four switching capabilities. It is composed of diodes D1 and D2 having two rectifying capabilities. It should be noted that an IGBT, MOSFET, or the like can be used instead of the diode. Further, the main inverter unit 2 is not limited to the three-phase inverter as in the first embodiment, and may be an inverter having another number of output levels.
  • the sub-inverter unit 4 includes a U-phase sub-inverter 5u, a V-phase sub-inverter 5v, and a W-phase sub-inverter 5w.
  • the U-phase sub-inverter 5u, the V-phase sub-inverter 5v, and the W-phase sub-inverter 5w are individually connected to the output terminals of the U-phase main inverter arm 3u, the V-phase main inverter arm 3v, and the W-phase main inverter arm 3w.
  • the sub-inverters 5u, 5v, and 5w of each phase are generically referred to without distinction, the sign 5x is used.
  • the sub-inverters 5u, 5v, and 5w of each phase are single-phase full-bridge inverters, each bridge is provided with two switching elements SW5 composed of semiconductor elements such as IGBTs and MOSFETs, and capacitors are provided between the bridges. 8u, 8v, 8w are connected and configured.
  • the DC bus voltage VDCM applied to the main inverter section 2 is the voltage of the DC source 1, and because it is a 3-level inverter, it is divided by two series capacitors 7p and 7n at the neutral point. Among them, the DC bus voltage of the capacitor 7p on the high potential side is referred to as a half bus voltage VDCMP, and the DC bus voltage of the capacitor 7n on the low potential side is referred to as a half bus voltage VDCMN.
  • the bus voltage VDCS between the bridges of the sub-inverters 5x of each phase is smaller than the voltage of the DC source 1 which is the DC bus voltage VDC of the main inverter unit 2.
  • a U-phase short-circuit switch 6u, a V-phase short-circuit switch 6v, and a W-phase short-circuit are performed between the input / output terminals of the U-phase sub-inverter 5u, the V-phase sub-inverter 5v, and the W-phase sub-inverter 5w.
  • the switches 6w are individually provided.
  • the sign 6x is used.
  • the short-circuit switch 6x of the failed sub-inverter 5x is turned on according to the failure detection, so that the current is passed through the sub-inverter 5x. Shed.
  • the failure is detected by the control device 10 detecting an abnormality such as detecting a short-circuit current of the sub-inverter 5x of each phase or detecting a shortage of the output voltage of the phase voltage.
  • FIG. 2A to 2C show the voltage of the main inverter section 2 (FIG. 2A) when the sub-inverter 5x of each phase is normal without any failure and the short-circuit switch 6x of each phase is turned off.
  • It is a waveform diagram which shows the voltage of the sub-inverter section 4 (FIG. 2B), and the output phase voltage (FIG. 2C) of the power conversion device which is the total value of the main inverter section 2 and the sub-inverter section 4.
  • the waveform of FIG. 2A is the output voltage waveform of each phase of the main inverter section 2, where MAINU is the voltage waveform of the U-phase main inverter arm 3u, MAINV is the voltage waveform of the V-phase main inverter arm 3v, and MAINW is the W-phase main inverter arm. It is a voltage waveform of 3w.
  • the switching frequency of the switching element of the main inverter unit 2 is about the same as the power supply frequency, and in the first embodiment, switching is performed once in each cycle, positive or negative. Further, the waveform of FIG.
  • 2B is the output voltage waveform of the sub-inverter unit 4
  • SUBU is the voltage waveform of the U-phase sub-inverter 5u
  • SUBV is the voltage waveform of the V-phase sub-inverter 5v
  • SUBW is the voltage waveform of the W-phase sub-inverter 5w.
  • the sub-inverter section 4 having a small bus voltage switches at a higher frequency than the main inverter section 2. Further, the sub-inverter unit 4 outputs the difference between the target voltage of the power conversion device and the output voltage of the main inverter unit 2. Further, the waveform of FIG.
  • 2C is an output voltage waveform of the power conversion device which is the total value of the output voltages of the main inverter section 2 and the sub inverter section 4, where Vue is the U-phase output voltage waveform and Vve is the V-phase output.
  • the voltage waveform and Vwe are W-phase output voltage waveforms. As shown in FIG. 2C, it is possible to output a multi-level waveform close to a sine wave as a gradation control inverter. Here, a 7-level output voltage waveform is generated.
  • the power conversion device of the first embodiment is configured as a gradation control inverter as a whole, and the switching operation performed at high frequency is only the sub-inverter unit 4 having a low bus voltage, so that the switching loss And the noise becomes low. Therefore, since the cooler and the noise filter can be miniaturized, the gradation control inverter can be configured as a lightweight power conversion device.
  • FIG. 3 is a diagram showing an operating state when the U-phase sub-inverter 5u fails as an example.
  • the U-phase short-circuit switch 6u is turned on, so that the U-phase sub-inverter 5u is passed through, while the normal V-phase sub-inverter 5v V-phase short-circuit switch 5v and the normal W-phase sub
  • the W-phase short-circuit switch 5w of the inverter 5w is open.
  • the U-phase main inverter arm 3u corresponding to the failed U-phase sub-inverter 5u continues to have a low distortion waveform in order to reduce the load. That is, since the U-phase sub-inverter 5u is passed through, the U-phase main inverter arm 3u operates as a three-level inverter that switches at a higher frequency than the other V-phase and W-phase main inverter arms 3v and 3w.
  • V-phase and W-phase sub-inverters 5v and 5w are normal, the corresponding V-phase and W-phase main inverter arms 3v and 3w continue to operate as gradation control inverters. That is, the V-phase and W-phase main inverter arms 3v and 3w operate as a 3-level inverter having a lower frequency than the U-phase main inverter arm 3u, and the V-phase and W-phase sub-inverters 5v and 5w are used. , The DC bus voltage is smaller than VDCM, and switching is performed at a higher frequency than the V-phase and W-phase main inverter arms 3v and 3w.
  • the phase corresponding to the state in which one of the sub-inverters has failed and the short-circuit switch is closed is the failed phase
  • the phase corresponding to the state in which the short-circuit switch is open without the failed sub-inverter is set.
  • the corresponding phase is referred to as a normal phase.
  • the operation mode in which the main inverter arm of the faulty phase switches at a high frequency is referred to as the operation of the three-level inverter.
  • the operation mode in which the main inverter arm and the sub-inverter in the normal phase operate together is referred to as the operation of the gradation control inverter.
  • FIG. 4 is a waveform diagram showing an output voltage waveform of each phase of the power conversion device when the U-phase sub-inverter 5u fails.
  • the waveform in the upper part of FIG. 4 is the U-phase output voltage Vue corresponding to the failed sub-inverter 5u, and the three-level voltage having a lower number of levels than the waveform of the seven-level gradation control inverter shown in FIG. 2C.
  • the output waveform is formed by.
  • the waveform in the middle stage of FIG. 4 is the output voltage of the V phase
  • the waveform in the lower stage of FIG. 4 is the output voltage of the W phase. It continues to operate as a gradation control inverter.
  • the case where one phase fails is described, but even if the sub-inverter for two phases fails, it can be used in the same manner. Further, without using the short-circuit switch 6x, it is possible to bypass the output of the sub-inverter as zero by using a switching mode in which a surviving switch element without failure is turned on only on the low side or turned on only on the high side.
  • the main inverter arm is operated as a three-level inverter only for the faulty phase in which one of the sub-inverters has failed, and the gradation control is performed for the remaining normal phase main inverter arm.
  • the gradation control is performed for the remaining normal phase main inverter arm.
  • Embodiment 2 the overall configuration of the power conversion device is the same as that in FIG. 1, and therefore detailed description thereof will be omitted here.
  • the voltage that can be output is the half bus voltage VCMP or VDCMN of the main inverter section 2 and the sub inverter, ignoring the voltage drop due to the circuit.
  • the total value with the bus voltage VDCS of the part 4 becomes the maximum.
  • the main inverter arm 3x when the main inverter arm 3x operates as a three-level inverter through a failure of the sub-inverter 5x, the outputable voltage is the half bus voltage VCMP of the main inverter section 2 or VDCN is the largest. Therefore, when the main inverter arm 3x operates as a three-level inverter, the voltage becomes lower by the bus voltage VDCS of the failed sub-inverter 5x as compared with the case of the gradation control inverter operation, and voltage imbalance occurs.
  • the voltage imbalance that occurs when the main inverter arm 3x operates as a three-level inverter is compensated by the zero-phase voltage (hereinafter, this is referred to as the zero-phase compensation voltage), and the voltage imbalance is achieved. Perform the process to eliminate as much as possible.
  • the failure phase will be described as that of the U phase. Further, in the case where the same calculation is performed for each phase, the term X phase is used for explanation, and it is assumed that the three phases U, V, and W are applicable to the X phase.
  • FIG. 5 is a functional block diagram of the phase compensation voltage calculation unit that calculates the phase compensation voltage of each phase according to the second embodiment.
  • the phase compensation voltage calculation unit 20 is configured by, for example, inputting a preset program to a processor included in the control device 10 via a volatile storage device. The same applies to the zero-phase compensation voltage calculation unit 30 shown in FIG. 6 and the final output voltage target value calculation unit 40 shown in FIG. 7, which will be described later.
  • the X-phase output voltage target value RVX is a voltage that is the output target of the power conversion device determined by load control.
  • the half bus voltage of the main inverter section 2 is VCMP or VDCMN.
  • VDCMP is used when the output voltage target value RVX of the X phase is positive
  • VDCMN is used when the output voltage target value RVX of the X phase is negative.
  • the bus voltage may be the average value of the half bus voltage VDCMP or VDCMN.
  • the subtractor 21 calculates the difference between the output voltage target value RVX and the half bus voltage VCMP, and the difference is positive. (That is, when the output voltage target value RVX becomes equal to or higher than the bus voltage VCMP), the lower limit limiter 23 operates and the above difference DPX is output.
  • the subtractor 22 calculates the difference between the output voltage target value RVX and the half bus voltage VDCMN, and when the difference is negative (that is, the output voltage target value RVX is). (When the half bus voltage is VDCMP or less), the upper limit limiter 24 works, and the above difference DNX is output. Since the half bus voltage VDCMN has only a positive value, it is described in the expression of addition in FIG. 5 in order to calculate the difference.
  • DX the adjustment voltage obtained by adding the above difference DPX and the difference DNX with the adder 25
  • DX the adjustment voltage obtained by adding the above difference DPX and the difference DNX with the adder 25
  • the multiplexer 26 is used in FIG. 5 as the selection method, it may be used as a means for selecting an output by an If statement or the like when it is created by a program.
  • FIG. 6 is a functional block diagram of the zero-phase compensation voltage calculation unit according to the second embodiment. If the phase compensation voltage calculation unit 20 obtains the adjustment voltage DX in the X phase, the zero-phase compensation voltage calculation unit 30 determines that each phase, that is, the U-phase adjustment voltage DU, the V-phase adjustment voltage DV, and the W-phase adjustment voltage DW. The calculation results are totaled by the adders 31 and 32, and the total is output as the zero-phase compensation voltage DZERO in the power converter.
  • FIG. 7 is a functional block diagram of the final output voltage target value calculation unit that calculates the final output voltage target value of each phase from the output voltage target value for the load in the power conversion device of the second embodiment.
  • the two-phase is obtained from the target D-axis voltage, the target Q-axis voltage, the target zero-phase voltage, and the target phase signals determined for the power converter for the control of the load 9.
  • the three-phase conversion unit 41 generates an output voltage target value RVX (RVU, RVV, RVW).
  • RVX RVU, RVV, RVW
  • the adjustment voltage DX (DU, DV, DW) of each phase is calculated by the processing of the phase compensation voltage calculation unit 20 of FIG.
  • the zero-phase compensation voltage DZERO is calculated by the processing of the zero-phase compensation voltage calculation unit 30 of FIG.
  • the zero-phase compensation voltage DZERO is added to the target zero-phase voltage by the adder 42, and the two-phase three-phase conversion unit 43 performs two-phase three-phase conversion to obtain the final output voltage target value RRVX (RRVU,) of each phase. RRVV, RRVW) is calculated.
  • the zero-phase compensation voltage DZERO is in the phase period in which the voltage is insufficient by the bus voltage VDCS in the X-phase (here, the U-phase). Is added to the output voltage target value RVX of each of the three phases to output the final output voltage target value RRVX of each phase. As a result, the imbalance of the voltage of each phase is eliminated as much as possible.
  • FIG. 8 is a waveform diagram of the output voltage target value RVX of each phase before zero-phase voltage compensation.
  • FIG. 9 is a waveform diagram showing the final output voltage target value RRVX for the power conversion device after compensating the output voltage target value RVX with the zero-phase compensation voltage DZERO.
  • the maximum instantaneous voltage is about 1.414 [p. u. ], Half bus voltage VDCMP or VDCMN 1.0 [p. u. ] Is the case.
  • the U-phase sub-inverter 5u is out of order, and only the final output voltage target value RRVU of the U-phase has an absolute value of 1.0 [p. u. ] It can be seen that it is clamped.
  • the operation as a three-level inverter may be completely two-phase modulation by always turning it on instead of PWM control.
  • the threshold value in that case is also the absolute value of 1.0 [p. u. ] As the center, plus 0.1 [p. u. ] To minus 0.1 [p. u. ] Can also be used in the range up to.
  • the description is made on the premise that the faulty phase is the U phase, but the description is not limited to this, even if the faulty phase is another phase or there are two faulty phases. Available.
  • the absolute value of the output voltage target value is the bus voltage. If the voltage exceeds the output voltage target value, the zero-phase compensation voltage is added to the three-phase output voltage target value during the phase period when the DC bus voltage is insufficient with respect to the output voltage target value. Can be output. That is, the magnitude of the output to the load can be maintained. Further, since the zero-phase compensation voltage to be added can be suppressed to the compensation amount of only the faulty phase, the leakage current can be suppressed.
  • Embodiment 3 In the third embodiment, the overall configuration of the power conversion device is the same as that of FIG. 1, and therefore detailed description thereof will be omitted here.
  • the voltage imbalance that occurs when the sub-inverter fails by a method different from that of the second embodiment is compensated by the zero-phase voltage.
  • the maximum value of the voltage that can be output by the gradation control inverter in the normal phase is set as the upper limit.
  • the failure phase will be described as that of the U phase.
  • the U-phase main inverter arm 3u corresponding to the faulty phase is operated by a 3-level inverter, but when the absolute value of the U-phase output voltage target value RVU is equal to or higher than the half bus voltage VCMP of the main inverter section 2, or lower than VDCMN.
  • RVU the absolute value of the U-phase output voltage target value RVU is equal to or higher than the half bus voltage VCMP of the main inverter section 2, or lower than VDCMN.
  • the final output voltage target value RRVU of the power converter to be recalculated is the following (Equation 1).
  • the final output voltage target values RRVV and RRVW are (Equation 2) and (Equation 3).
  • RRVU RVU-Y (Equation 1)
  • RRVV RVV-Y (Equation 2)
  • RRVW RVW-Y (Equation 3)
  • the final output voltage target value RRVU of the power converter to be recalculated becomes the following (Equation 4). ..
  • the final output voltage target values RRVV and RRVW are (Equation 5) and (Equation 6).
  • RRVU RVU + Y (Equation 4)
  • RRVV RVV + Y (Equation 5)
  • RRVW RVW + Y (Equation 6)
  • FIG. 10 is a block diagram of a phase compensation voltage calculation unit that calculates the above difference voltage Y and determines the adjustment voltage DU for the U phase.
  • the phase compensation voltage calculation unit 50 is configured by, for example, inputting a preset program to the processor included in the control device 10 via the volatile storage device.
  • the difference voltage Y is obtained by first subtracting the absolute value
  • the second candidate Y2 is selected by the following (Equation 8) as the candidate for the difference voltage Y, and the third candidate Y3 is selected as the next candidate. It is calculated by (Equation 9) of.
  • VDCMAX is the sum of the half bus voltage VDCMP or VDCMN of the main inverter unit 2 and the bus voltage VDCS of the sub-inverter multiplied by the utilization rate determined by the designer.
  • the utilization rate is about 70% or more.
  • the difference voltage Y2 obtained by subtracting the absolute value
  • the second adjustment voltage Y2 is referred to as the second adjustment voltage Y2.
  • the difference voltage Y3 obtained by subtracting the absolute value
  • the minimum value selection unit 55 the lowest value (that is, the lowest value) among the first to third adjustment voltages Y1, Y2, and Y3 obtained by the above (Equation 7), (Equation 8), and (Equation 9). , Which has a small margin in compensating for the zero-phase voltage) is selected as the adjustment voltage Y.
  • the multiplexer 56 when the output voltage target value RVU of the U phase is equal to or higher than the half bus voltage VDCMP, the positive adjustment voltage Y is set as the adjustment voltage DU for the U phase, and the output voltage target value RVU of the U phase is the half bus voltage. When it is not more than VDCMN, the negative adjustment voltage ⁇ Y is output as the adjustment voltage DU for the U phase.
  • the zero-phase compensation voltage calculation unit 30 sums the calculation results of the adjustment voltage DX of each phase to obtain the zero-phase compensation voltage DZERO in the power conversion device.
  • the zero-phase compensation voltage DZERO is set to the three-phase output voltage target value RVX during the phase period in which the voltage is insufficient by the bus voltage VDCS in the U phase in the final output voltage target value calculation unit 40.
  • the final output voltage target value RRVX of each phase is output. As a result, the imbalance of the voltage of each phase is eliminated as much as possible.
  • FIG. 11 is a waveform diagram showing the final output voltage target value RRVX of each phase for the power conversion device after compensating the output voltage target value RVX with the zero phase compensation voltage DZERO.
  • the maximum instantaneous voltage is about 1.414 [p. u. ], Half bus voltage VDCMP or VDCMN 1.0 [p. u. ] Is the case.
  • the U-phase sub-inverter 5u is out of order, and the final output voltage target value RRVU of the U-phase is about 1.0 [p. u. ], And the final output voltage target values RRVV and RRVW of the V phase and the W phase without failure are about 1.414 [p. u. ] Can be restricted.
  • the configuration shown in FIG. 10 is described on the assumption that the faulty phase is the U phase, but the description is not limited to this, and the faulty phase is another phase or there are two faulty phases. But it can be used.
  • FIG. 12 is a functional block diagram of the phase compensation voltage calculation unit when the faulty phase is the U phase or the V phase as an example.
  • the phase compensation voltage calculation unit 60 for the U phase which is a faulty phase, the difference voltage is obtained by the subtractor 61 by the above-mentioned (Equation 7), and this is set as the first adjustment voltage Y1.
  • the lower limit of the first adjustment voltage Y1 is limited by the lower limit limiter 62, and the minimum value is 0.
  • the differential voltage is obtained by the above-mentioned (Equation 7) with the subtractor 65, and this is used as the second adjustment voltage Y2.
  • the lower limit of the second adjustment voltage Y2 is limited by the lower limit limiter 66, and the minimum value is 0.
  • the differential voltage is obtained by the above-mentioned (Equation 9) with the subtractor 63, and this is used as the third adjustment voltage Y3.
  • the first adjustment voltage Y1 and the second adjustment voltage Y2 are compared with the third adjustment voltage Y3, and the first of the first to third adjustment voltages Y1, Y2, and Y3 is the most.
  • a small value (that is, one having a small margin for compensating for the zero-phase voltage) is selected as the adjustment voltage Y.
  • the multiplexers 69 and 70 output a positive adjustment voltage Y when the U-phase and V-phase output voltage target values RVU and RUV are equal to or higher than the half bus voltage VDCMP, and the U-phase and V-phase output voltage target values.
  • RVU and RVV are equal to or less than the half bus voltage VDCMP
  • a negative adjustment voltage ⁇ Y is output.
  • the sum of the outputs of the multiplexers 69 and 70 by the adder 71 is finally output as the adjustment voltage DU and DV for the faulty phase. Subsequent processing is the same as in the case of FIG.
  • the third embodiment even if there is a main inverter arm operated by a three-level inverter due to a failure, in all phases up to the maximum value VDCMAX of the voltage that can be output in the normal phase. It is possible to output the same line voltage as in gradation control with the overmodulation suppressed.
  • Embodiment 4 the overall configuration of the power conversion device is the same as that in FIG. 1, and therefore detailed description thereof will be omitted here.
  • the voltage imbalance that occurs when the sub-inverter fails by a method different from that of the second embodiment and the third embodiment is compensated by the zero-phase voltage. That is, in the fourth embodiment, the maximum value (peak value) VDCPEAK of the output voltage target value RVX of the fault phase is set as the upper limit.
  • the failure phase will be described as the U phase.
  • the U-phase main inverter arm 3u corresponding to the failed phase is operated by a 3-level inverter, but the maximum value (peak value) of the output voltage target value RVU of the U phase, which is the failed phase, is VDCPEAK, which is the half bus voltage of the main inverter section 2.
  • VDCPEAK which is the half bus voltage of the main inverter section 2.
  • FIG. 13 is a block diagram of a phase compensation voltage calculation unit that calculates the above difference voltage Y and determines the adjustment voltage DX for the U phase.
  • the phase compensation voltage calculation unit 80 is configured by, for example, inputting a preset program to the processor included in the control device 10 via the volatile storage device.
  • the differential voltage obtained by subtracting the maximum value VDCPEAK of the U-phase output voltage target value RVU and the half bus voltage VDCP or VDCN with the subtractor 81 is obtained.
  • the first adjustment voltage Y1 For example, the following (Equation 10) is obtained.
  • the first adjustment voltage Y1 may be treated as a fixed value in the voltage cycle.
  • of the output voltage target values of the VDCAX and the V phase is set as the candidate for the differential voltage Y by the subtractor 82.
  • the differential voltage subtracted by the equation 8) is obtained.
  • of the output voltage target value of the VDCAX and the W phase by the subtractor 83 by the above-mentioned (Equation 9) is obtained. This is referred to as the third adjustment voltage Y3.
  • the minimum value selection unit 84 has the lowest value (that is, the lowest value) among the first to third adjustment voltages Y1, Y2, and Y3 obtained by the above (Equation 10), (Equation 8), and (Equation 9). , Which has a small margin in compensating for the zero-phase voltage) is selected as the adjustment voltage Y.
  • the positive adjusted voltage Y is set as the adjusted voltage DU for the U phase by the multiplexer 85. Further, when the output voltage target value RVU of the U phase is equal to or less than the half bus voltage VCMP, the negative adjustment voltage ⁇ Y is output as the adjustment voltage DU for the U phase.
  • the zero-phase compensation voltage calculation unit 30 sums the calculation results of the adjustment voltage DX of each phase to obtain the zero-phase compensation voltage DZERO in the power conversion device.
  • the zero-phase compensation voltage DZERO is set to the three-phase output voltage target value RVX during the phase period in which the voltage is insufficient by the bus voltage VDCS in the U phase in the final output voltage target value calculation unit 40.
  • the final output voltage target value RRVX of each phase is output. As a result, the imbalance of the voltage of each phase is eliminated as much as possible.
  • FIG. 14 is a waveform diagram showing the final output voltage target value RRVX of each phase for the power conversion device after compensating the output voltage target value RVX with the zero phase compensation voltage DZERO.
  • the maximum instantaneous voltage is about 1.414 [p. u. ], Half bus voltage VDCMP or VDCMN 1.0 [p. u. ] Is the case.
  • the configuration shown in FIG. 13 is described on the assumption that the faulty phase is the U phase, but the description is not limited to this, and the faulty phase is another phase or there are two faulty phases. But it can be used.
  • FIG. 15 is a functional block of the phase compensation voltage calculation unit when the faulty phase is the U phase or the V phase as an example.
  • the difference voltage Y1 and Y2 are obtained by the subtractor 91 by the above-mentioned (Equation 10) for the U phase and the V phase which are the faulty phases. These are referred to as a first adjustment voltage Y1 and a second adjustment voltage Y2.
  • the difference voltage Y3 is obtained by the above-mentioned (Equation 9) with the subtractor 92. This is referred to as the third adjustment voltage Y3.
  • the minimum value selection unit 93 compensates for the smallest value (that is, the zero-phase voltage) among the first to third adjustment voltages Y1, Y2, and Y3 obtained in the above (Equation 10) and (Equation 9).
  • the voltage Y with a small margin is selected as the adjustment voltage Y.
  • the multiplexers 94 and 95 output a positive adjustment voltage Y when the U-phase and V-phase output voltage target values RVU and RUV are equal to or higher than the half bus voltage VDCMP, and the U-phase and V-phase output voltage target values.
  • RVU and RVV are equal to or less than the half bus voltage VDCMP
  • a negative adjustment voltage ⁇ Y is output.
  • the sum of the outputs of the multiplexers 94 and 95 by the adder 96 is finally output as the adjustment voltages DU and DV for the faulty phase. Subsequent processing is the same as in the case of FIG.
  • the fourth embodiment even if an inverter arm operated by a three-level inverter due to a failure exists, a line equivalent to that at the time of gradation control in a state where overmodulation is suppressed in all phases.
  • the inter-voltage can be output, i.e., the magnitude of the output to the load can be maintained.
  • the amount of calculation of the required compensation voltage in the fault phase can be reduced.
  • the control device 10 is composed of a processor 100 and a storage device 101 as shown in FIG. 16 as an example of hardware.
  • the storage device includes a volatile storage device such as a random access memory and a non-volatile auxiliary storage device such as a flash memory. Further, an auxiliary storage device of a hard disk may be provided instead of the flash memory.
  • the processor 100 executes the program input from the storage device 101. In this case, the program is input to the processor 100 from the auxiliary storage measure via the volatile storage device. Further, the processor 100 may output data such as a calculation result to the volatile storage device of the storage device 101, or may store the data in the auxiliary storage device via the volatile storage device.

Abstract

直流源（１）の電圧を直流母線として各相の交流電圧を出力するメインインバータアーム（３ｕ、３ｖ、３ｗ）を有するメインインバータ部２と、３つの単相のサブインバータ（５ｕ、５ｖ、５ｗ）を有するサブインバータ部（４）の直列により構成される階調制御インバータであり、各サブインバータ（５ｕ、５ｖ、５ｗ）の入出力端子間には短絡スイッチ（６ｕ、６ｖ、６ｗ）が接続され、サブインバータ（５ｕ）故障時には、その故障相のみサブインバータ（５ｕ）に接続された短絡スイッチ（６ｕ）を短絡させて電流をスルーさせ、故障相のメインインバータアーム（３ｕ）のみ３レベルインバータとして動作させる。

Description

電力変換装置
　本願は、電力変換装置に関するものである。
　近年、電気自動車、船舶等のエンジンからモータ駆動といった電動化システムの普及が進み、さらには航空機に関してもＣＯ２削減の動きから電動化への研究が世界各国で進められている。
　航空機に搭載される機器には燃費向上のため、高効率で軽量な小型の電力変換装置が求められる。前記電力変換装置において、ＡＣモータを駆動するためにＤＣ配線より供給される直流電力を交流電力に変換するインバータが必要である。
　前記インバータの高効率、小型化のための従来技術として、特許文献１のような直列多重型のマルチレベルインバータが提案されている。この直列多重型のマルチレベルインバータは、大電圧かつ低周波のメインインバータおよび小電圧かつ高周波のサブインバータが互いに直列に接続され、各出力電圧の合計値が電力変換装置として出力される。以後、この種のインバータを階調制御インバータと称する。
国際公開２０１０／０５８５３６号公報
　航空機に搭載される機器には非常に高い信頼性が要求され、機器が一部故障しても動作を継続できる冗長性が必要である。よって、階調制御インバータについても、それを構成する複数のインバータの一部が故障しても継続運転させる必要がある。
　本願は、上記のような課題を解決するための技術を開示するものであり、階調制御インバータを構成するサブインバータが故障した場合にも同じ出力により継続運転することが可能な電力変換装置を提供することを目的とする。
　本願に開示される電力変換装置は、直流源の電圧を直流母線としてＵ相、Ｖ相、Ｗ相の各電圧をそれぞれ出力する３つのメインインバータアームを有するメインインバータ部と、３つの単相のサブインバータを有するサブインバータ部とを備え、前記メインインバータアームのそれぞれの出力に対して前記サブインバータが個別に直列に接続され、かつ前記サブインバータにはその入出力端子間を短絡する短絡スイッチが個別に設けられるとともに、前記メインインバータ部、前記サブインバータ部、および前記短絡スイッチを制御する制御装置を有し、
　前記制御装置の制御により、
　前記サブインバータのいずれも故障がない正常時には、各相の前記メインインバータアームのそれぞれの出力電圧と前記サブインバータの出力電圧をそれぞれ加算した電圧を出力する階調制御インバータとして動作する一方、
前記サブインバータのいずれかが故障した場合には、故障した前記サブインバータに対応する相の前記短絡スイッチを閉じ、かつ、前記メインインバータアームを３レベルインバータとして動作し、かつ、故障のない前記サブインバータに対応する相では前記正常時と同様に各相の前記メインインバータアームのそれぞれの出力電圧と前記サブインバータの出力電圧をそれぞれ加算した電圧を出力する階調制御インバータとして動作する。
　本願に開示される電力変換装置によれば、階調制御インバータを構成するサブインバータが故障した場合にも同じ出力により継続運転することができる。また、過変調を抑制して電流歪を抑え、足し引きする零相電圧を最小にすることができ、ノイズを抑制できる。さらに定常時と母線電圧は同じであり、過電圧設計によるコストおよびサイズが改善される。
実施の形態１による電力変換装置の回路構成図である。 実施の形態１による電力変換装置の各相の出力電圧波形を示す波形図である。 実施の形態１による電力変換装置の各相の出力電圧波形を示す波形図である。 実施の形態１による電力変換装置の各相の出力電圧波形を示す波形図である。 実施の形態１によるＵ相のサブインバータが故障した場合の短絡スイッチの動作状態と出力電流の流れを示す説明図である。 実施の形態１によるＵ相のサブインバータが故障した場合の電力変換装置の各相の出力電圧波形を示す波形図である。 実施の形態２による相補償電圧演算部の機能ブロック図である。 実施の形態２による零相補償電圧演算部の機能ブロック図である。 実施の形態２による最終出力電圧目標値演算部の機能ブロック図である。 実施の形態２による負荷に対する各相の出力目標電圧値を示す波形図である。 実施の形態２による零相電圧補償後の電力変換装置に対する最終的な各相の出力電圧目標値を示す波形図である。 実施の形態３による１相（Ｕ相）故障時の相補償電圧演算部の機能ブロック図である。 実施の形態３による零相電圧補償後の電力変換装置に対する最終的な各相の出力電圧目標値を示す波形図である。 実施の形態３による２相（Ｕ相、Ｖ相）故障時の相補償電圧演算部の機能ブロック図である。 実施の形態４による１相（Ｕ相）故障時の相補償電圧演算部の機能ブロック図である。 実施の形態４による零相電圧補償後の電力変換装置に対する最終的な各相の出力電圧目標値を示す波形図である。 実施の形態４による２相（Ｕ相、Ｖ相）故障時の相補償電圧演算部の機能ブロック図である。 実施の形態による制御装置のハードウエアの一例を示す機能ブロック図である。
実施の形態１．
　図１は実施の形態１による電力変換装置の回路構成図である。
　この実施の形態１による電力変換装置は、バッテリなどの直流源１を有し、その直流源１をモータなどの負荷９の駆動に必要な交流に変換するものであり、大電圧かつ低周波のメインインバータ部２、小電圧かつ高周波のサブインバータ部４、およびメインインバータ部２およびサブインバータ部４の動作を制御する制御装置１０を備える。
　そして、メインインバータ部２およびサブインバータ部４が互いに直列に接続されてメインインバータ部２およびサブインバータ部４の出力電圧の合計値が出力される階調制御インバータとして構成されている。なお、直流源１は、ＤＣ配線による供給の他、個別の直流電源システム、あるいは太陽電池などの他電池システムでもよい。
　メインインバータ部２は、３相の３レベルインバータであって、Ｕ相メインインバータアーム３ｕ、Ｖ相メインインバータアーム３ｖ、Ｗ相メインインバータアーム３ｗで構成されている。なお、各相のメインインバータアーム３ｕ、３ｖ、３ｗを区別せずに総称するときには、符合３ｘを用いる。
　そして、出力相のメインインバータアーム３ｘは、いずれも４つのスイッチング能力を有するＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ－Ｏｘｉｄｅ－Ｓｉｌｉｃｏｎ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）等の半導体素子からなるスイッチング素子ＳＷ１～ＳＷ４、および２つの整流能力を有するダイオードＤ１、Ｄ２で構成される。なお、ダイオードの代わりにＩＧＢＴ、ＭＯＳＦＥＴ等を利用することもできる。また、メインインバータ部２は、この実施の形態１のような三相インバータに限らず、他の出力レベル数を持つインバータでもよい。
　一方、サブインバータ部４は、Ｕ相サブインバータ５ｕ、Ｖ相サブインバータ５ｖ、Ｗ相サブインバータ５ｗを備える。そして、Ｕ相サブインバータ５ｕ、Ｖ相サブインバータ５ｖ、Ｗ相サブインバータ５ｗは、Ｕ相メインインバータアーム３ｕ、Ｖ相メインインバータアーム３ｖ、Ｗ相メインインバータアーム３ｗの各出力端子にそれぞれ個別に接続されている。なお、各相のサブインバータ５ｕ、５ｖ，５ｗを区別せずに総称するときには、符合５ｘを用いる。
　この場合の各相のサブインバータ５ｕ、５ｖ、５ｗは、単相のフルブリッジインバータであり、ブリッジ毎にＩＧＢＴ、ＭＯＳＦＥＴ等の半導体素子からなる２つのスイッチング素子ＳＷ５を備えるとともに、ブリッジ間にそれぞれコンデンサ８ｕ、８ｖ、８ｗが接続されて構成されている。
　メインインバータ部２に加わる直流母線電圧ＶＤＣＭは、直流源１の電圧であり、３レベルインバータのため、中性点で２直列のコンデンサ７ｐ、７ｎで分割されている。その内、高電位側のコンデンサ７ｐの直流母線電圧をハーフ母線電圧ＶＤＣＭＰと、また、低電位側のコンデンサ７ｎの直流母線電圧をハーフ母線電圧ＶＤＣＭＮと称する。なお、各相のサブインバータ５ｘのブリッジ間の母線電圧ＶＤＣＳは、メインインバータ部２の直流母線電圧ＶＤＣＭである直流源１の電圧よりも小さい。
　さらに、この実施の形態１の特徴として、Ｕ相サブインバータ５ｕ、Ｖ相サブインバータ５ｖ、Ｗ相サブインバータ５ｗの各入出力端子間にＵ相短絡スイッチ６ｕ、Ｖ相短絡スイッチ６ｖ、Ｗ相短絡スイッチ６ｗをそれぞれ個別に設けていることである。なお、各相の短絡スイッチ６ｕ、６ｖ、６ｗを区別せずに総称するときには、符合６ｘを用いる。
　そして、いずれかのサブインバータ５ｘ（５ｕ、５ｖ、５ｗ）が故障した場合、その故障検出に応じて、故障したサブインバータ５ｘの短絡スイッチ６ｘがオンすることでサブインバータ５ｘをスルーして電流を流す。なお、故障の検出は、制御装置１０が各相のサブインバータ５ｘの短絡電流の検出、あるいは、相電圧の出力電圧不足を検出するなどの異常を検出することで行われる。
　図２Ａ～図２Ｃは、各相のサブインバータ５ｘのいずれも故障がなく正常であり、各相の短絡スイッチ６ｘがいずれもオフになっている場合のメインインバータ部２の電圧（図２Ａ）、サブインバータ部４の電圧（図２Ｂ）、およびメインインバータ部２およびサブインバータ部４の合算値である電力変換装置の出力相電圧（図２Ｃ）を示す波形図である。
　図２Ａの波形がメインインバータ部２の各相の出力電圧波形であり、ＭＡＩＮＵがＵ相メインインバータアーム３ｕの電圧波形、ＭＡＩＮＶがＶ相メインインバータアーム３ｖの電圧波形、ＭＡＩＮＷがＷ相メインインバータアーム３ｗの電圧波形である。また、メインインバータ部２のスイッチング素子のスイッチング周波数は、電源周波数と同程度であり、この実施の形態１では１周期に正負１回ずつスイッチングを行う。
　また、図２Ｂの波形がサブインバータ部４の出力電圧波形であり、ＳＵＢＵがＵ相サブインバータ５ｕの電圧波形、ＳＵＢＶがＶ相サブインバータ５ｖの電圧波形、ＳＵＢＷがＷ相サブインバータ５ｗの電圧波形である。母線電圧の小さいサブインバータ部４はメインインバータ部２よりも高周波でスイッチングを行う。また、サブインバータ部４は電力変換装置の目標電圧とメインインバータ部２の出力電圧との差分を出力する。
　また、図２Ｃの波形は、メインインバータ部２およびサブインバータ部４の出力電圧の合計値である電力変換装置の出力電圧波形であり、ＶｕｅはＵ相の出力電圧波形、ＶｖｅはＶ相の出力電圧波形、ＶｗｅがＷ相の出力電圧波形である。
　図２Ｃに示すように、階調制御インバータとして正弦波に近いマルチレベルな波形を出力することができる。なお、ここでは、７レベルの出力電圧波形を生成する。
　このように、この実施の形態１の電力変換装置は、全体で階調制御インバータとして構成されており、高周波で行われるスイッチング動作は、母線電圧の低いサブインバータ部４のみであるため、スイッチング損失とノイズが低くなる。よって、冷却器とノイズフィルタを小型化できることから、階調制御インバータは、軽量な電力変換装置として構成できる。
　次に、一例として、サブインバータ部４の内、Ｕ相サブインバータ５ｕが故障した場合の動作について説明する。
　図３は、一例としてＵ相サブインバータ５ｕが故障した場合の動作状態を示した図である。
　Ｕ相サブインバータ５ｕが故障すると、Ｕ相短絡スイッチ６ｕがオンするので、Ｕ相サブインバータ５ｕはスルーされる一方、正常なＶ相サブインバータ５ｖのＶ相短絡スイッチ５ｖ、および正常なＷ相サブインバータ５ｗのＷ相短絡スイッチ５ｗは開放されている。
　このとき、故障したＵ相サブインバータ５ｕに対応するＵ相メインインバータアーム３ｕは、負荷軽減のために、低歪な波形を継続する。すなわち、Ｕ相サブインバータ５ｕはスルーされるので、Ｕ相メインインバータアーム３ｕは、他のＶ相、Ｗ相の各メインインバータアーム３ｖ、３ｗよりも高周波でスイッチングする３レベルインバータとして動作する。
　一方、Ｖ相、Ｗ相のサブインバータ５ｖ、５ｗは正常なので、これに対応するＶ相、Ｗ相の各メインインバータアーム３ｖ、３ｗは階調制御インバータとしての運転を継続する。すなわち、Ｖ相、Ｗ相の各メインインバータアーム３ｖ、３ｗは、Ｕ相のメインインバータアーム３ｕよりも低周波の３レベルインバータとして動作するとともに、Ｖ相、Ｗ相の各サブインバータ５ｖ、５ｗは、直流母線電圧ＶＤＣＭよりも小さく、かつＶ相、Ｗ相の各メインインバータアーム３ｖ、３ｗよりも高周波でスイッチングを行う。
　以下では、便宜上、この電力変換装置において、いずれかのサブインバータが故障して短絡スイッチが閉じた状態に対応する相を故障相と、故障したサブインバータが存在せず短絡スイッチが開いた状態に対応する相を正常相と称する。また、故障相のメインインバータアームが高周波でスイッチングする動作形態を３レベルインバータの動作と称する。また、正常相のメインインバータアームとサブインバータとが共に動作する動作形態を階調制御インバータの動作と称する。
　図４はＵ相のサブインバータ５ｕが故障した場合の電力変換装置の各相の出力電圧波形を示す波形図である。
　図４の上段の波形が故障したサブインバータ５ｕに対応したＵ相の出力電圧Ｖｕｅであり、図２Ｃに示された７レベルの階調制御インバータの波形よりもレベル数の低い、３レベルの電圧で出力波形が形成されている。図４の中段の波形はＶ相の出力電圧であり、また図４の下段の波形はＷ相の出力電圧であり、図２Ｃと同様に、レベル数（ここでは７レベル）で波形を出力する階調制御インバータとしての動作を継続している。
　メインインバータ部２のハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮは、サブインバータ部４の母線電圧ＶＤＣＳよりも高いため、故障したサブインバータ５ｕに対応するメインインバータアーム３ｕを３レベルインバータとして動作させた場合、発熱が増加する。しかし、サブインバータ５ｕが故障した相に関してのみメインインバータアーム３ｕを３レベルインバータとして動作させ、残りの正常なＶ相およびＷ相のメインインバータアーム３ｖ、３ｗについては階調制御インバータの運転を継続させるので、発熱増加分を故障相に対応するメインインバータアーム（この例では３ｕ）の発熱のみに抑制できる。このことから、冗長性を考慮した冷却器を小型化できる。
　なお、この実施の形態１では、１相が故障した場合で説明しているが、２相分のサブインバータが故障しても同様に利用できる。また、短絡スイッチ６ｘを用いず、故障のない生存しているスイッチ素子をロー側のみオン、もしくはハイ側のみオンのスイッチングモードを利用してサブインバータの出力をゼロとしてバイパスさせることもできる。
　以上のように、この実施の形態１によれば、いずれかのサブインバータが故障した故障相に関してのみメインインバータアームを３レベルインバータとして動作させ、残りの正常相のメインインバータアームについては階調制御インバータとしての動作を継続させる。これにより、サブインバータが故障した場合にも同出力により継続運転することができる。しかも、発熱増加分を故障相分のメインインバータアームの発熱のみに抑制できるので、冗長性を確保することができる。
実施の形態２．
　この実施の形態２において、電力変換装置の全体構成は図１の場合と同様であるので、ここでは詳しい説明は省略する。
　メインインバータ部２とサブインバータ部４が共に正常で階調制御インバータとして動作する場合の出力可能な電圧は、回路による電圧降下を無視すると、メインインバータ部２のハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮとサブインバータ部４の母線電圧ＶＤＣＳとの合計値が最大となる。
　一方、サブインバータ５ｘの故障によりスルーされてメインインバータアーム３ｘが３レベルインバータとして動作する場合、その出力可能な電圧は、回路におる電圧降下を無視すると、メインインバータ部２のハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮが最大である。したがって、メインインバータアーム３ｘが３レベルインバータとして動作する場合は、階調制御インバータ動作の場合に比べて故障したサブインバータ５ｘの母線電圧ＶＤＣＳ分だけ低くなり、電圧の不平衡が生じる。
　そこで、この実施の形態２では、メインインバータアーム３ｘが３レベルインバータとして動作する場合に生じる電圧の不平衡を零相電圧で補償し（以下、これを零相補償電圧という）、電圧の不平衡をできるだけ解消する処理を行う。
　なお、ここでは、一例として、故障相はＵ相のものとして説明する。また、各相で同様の計算を行うケースでは、説明上、Ｘ相という呼称を利用し、上記Ｘ相にはＵ、Ｖ、Ｗの三相が当てはまるものとする。
　図５はこの実施の形態２による各相の相補償電圧を計算する相補償電圧演算部の機能ブロック図である。図５において、相補償電圧演算部２０は、例えば、制御装置１０が備えるプロセッサに揮発性記憶装置を介して予め設定されたプログラムが入力されることにより構成される。後述する図６に示す零相補償電圧演算部３０、図７に示す最終出力電圧目標値演算部４０についても同様である。
　図５において、Ｘ相の出力電圧目標値ＲＶＸは、負荷制御により決定される電力変換装置の出力目標となる電圧とする。メインインバータ部２のハーフ母線電圧は、ＶＤＣＭＰもしくはＶＤＣＭＮである。この実施の形態２では、Ｘ相の出力電圧目標値ＲＶＸが正の場合はＶＤＣＭＰを、Ｘ相の出力電圧目標値ＲＶＸが負の場合はＶＤＣＭＮを利用する。なお、これに限らず、母線電圧をハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮの平均値としてもよい。
　図５の相補償電圧演算部２０において、Ｘ相の出力電圧目標値ＲＶＸが正の時、減算器２１で出力電圧目標値ＲＶＸとハーフ母線電圧ＶＤＣＭＰの差分が算出され、その差分が正の場合（すなわち出力電圧目標値ＲＶＸが母線電圧ＶＤＣＭＰ以上になる場合）、下限リミッタ２３が働き、上記の差分ＤＰＸが出力される。
　同様に、Ｘ相の出力電圧目標値ＲＶＸが負の時、減算器２２で出力電圧目標値ＲＶＸとハーフ母線電圧ＶＤＣＭＮの差分が算出され、その差分が負の場合（すなわち出力電圧目標値ＲＶＸがハーフ母線電圧ＶＤＣＭＰ以下になる場合）、上限リミッタ２４が働き、上記の差分ＤＮＸが出力される。
　なお、ハーフ母線電圧ＶＤＣＭＮは正の値しか持たないため、図５では前記差分を計算するために、加算の表現で記載している。
　上記の差分ＤＰＸと差分ＤＮＸを加算器２５で加算した値ＤＸ（＝ＤＰＸ＋ＤＮＸ）がＸ相に対する調整電圧ＤＸとなる。ただ、階調制御インバータとして動作している時は不要である。したがって、マルチプレクサ２６により、計算しているＸ相のインバータが３レベルインバータとして動作している場合は、加算器２５で加算した値をＸ相の調整電圧ＤＸとして出力する。また、階調制御インバータとして動作している場合はＸ相の調整電圧ＤＸとして零を選択して出力する。なお、上記選択方法として図５ではマルチプレクサ２６を用いているが、プログラムで作成する場合にはＩｆ文などで出力を選択する手段としてもよい。
　図６は、この実施の形態２による零相補償電圧演算部の機能ブロック図である。
　零相補償電圧演算部３０は、相補償電圧演算部２０によりＸ相での調整電圧ＤＸが得られたなら、各相すなわちＵ相調整電圧ＤＵ、Ｖ相調整電圧ＤＶ、Ｗ相調整電圧ＤＷの演算結果を加算器３１、３２により合計し、その合計を電力変換装置における零相補償電圧ＤＺＥＲＯとして出力する。
　図７は、この実施の形態２の電力変換装置において、負荷に対する出力電圧目標値から最終的な各相の出力電圧目標値を演算する最終出力電圧目標値演算部の機能ブロック図である。
　この最終出力電圧目標値演算部４０では、負荷９の制御のために電力変換装置に対して決定される目標Ｄ軸電圧、目標Ｑ軸電圧、目標零相電圧および目標位相の信号から、二相三相変換部４１で出力電圧目標値ＲＶＸ（ＲＶＵ、ＲＶＶ、ＲＶＷ）を生成する。次に、前述の図５の相補償電圧演算部２０の処理により各相の調整電圧ＤＸ（ＤＵ、ＤＶ、ＤＷ）を算出する。続いて、図６の零相補償電圧演算部３０の処理により零相補償電圧ＤＺＥＲＯを算出する。そして、加算器４２で目標零相電圧に零相補償電圧ＤＺＥＲＯを加算し、二相三相変換部４３により二相三相変換することにより最終的な各相の出力電圧目標値ＲＲＶＸ（ＲＲＶＵ、ＲＲＶＶ、ＲＲＶＷ）を算出する。
　これにより、サブインバータ５ｘの故障によりメインインバータアーム３ｘが３レベルインバータとして動作する場合の当該Ｘ相（ここではＵ相）において母線電圧ＶＤＣＳ分だけ電圧が不足する位相期間に、零相補償電圧ＤＺＥＲＯを三相の出力電圧目標値ＲＶＸにそれぞれ足し込むことで、各相の最終の出力電圧目標値ＲＲＶＸを出力する。これにより、各相の電圧の不平衡が極力解消される。
　図８は零相電圧補償前の各相の出力電圧目標値ＲＶＸの波形図である。また、図９は出力電圧目標値ＲＶＸを零相補償電圧ＤＺＥＲＯで補償した後の電力変換装置に対する最終の出力電圧目標値ＲＲＶＸを示す波形図である。なお、図８および図９は、最大瞬時電圧を約１．４１４［ｐ．ｕ．］、ハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮを１．０［ｐ．ｕ．］とした条件の場合である。
　図９ではＵ相のサブインバータ５ｕが故障しており、そのＵ相の最終の出力電圧目標値ＲＲＶＵのみ絶対値１．０［ｐ．ｕ．］でクランプしていることが分かる。なお、３レベルインバータとしての動作は、ＰＷＭ制御ではなく常時オン状態にして、完全に二相変調としてもよい。その場合の閾値も前記絶対値１．０［ｐ．ｕ．］を中心とし、プラス０．１［ｐ．ｕ．］からマイナス０．１［ｐ．ｕ．］までの範囲で利用することもできる。
　なお、この実施の形態２では、故障相がＵ相の場合を前提にして説明しているが、これに限らず、故障相が他の相の場合、あるいは故障相が２相分ある場合でも利用できる。
　以上のように、この実施の形態２によれば、いずれかのサブインバータの故障により、これに対応するメインインバータアームを３レベルインバータとして動作させる場合、その出力電圧目標値の絶対値が母線電圧を越える場合は、出力電圧目標値に対して直流母線の電圧が不足する位相期間に零相補償電圧を三相の出力電圧目標値にそれぞれ足し込むので、階調制御時と同等の線間電圧を出力することができる。すなわち、負荷への出力の大きさを維持することができる。また、足し込む零相補償電圧を故障相のみの補償量まで抑制できるため、漏れ電流を抑制できる。
実施の形態３．
　この実施の形態３において、電力変換装置の全体構成は図１の場合と同様であるので、ここでは詳しい説明は省略する。
　この実施の形態３では、実施の形態２とは別の方法でサブインバータが故障した場合に生じる電圧の不平衡を零相電圧により補償する。この場合、補償可能な電圧には上限があるので、正常相の階調制御インバータが出力可能な電圧の最大値を上限として設定する。なお、ここでは、一例として、故障相はＵ相のものとして説明する。
　故障相に対応するＵ相メインインバータアーム３ｕは、３レベルインバータで動作させるが、Ｕ相の出力電圧目標値ＲＶＵの絶対値がメインインバータ部２のハーフ母線電圧ＶＤＣＭＰ以上になる場合、もしくはＶＤＣＭＮ以下になる場合において、その差分電圧Ｙを零相補償用の調整電圧としてＵ相、Ｖ相、Ｗ相の各々の出力電圧目標値ＲＶＵ、ＲＶＶ、ＲＶＷから加減算する。
　例えば、Ｕ相の出力電圧目標値ＲＶＵがハーフ母線電圧ＶＤＣＭＰより大きいとき、再計算される電力変換装置の最終の出力電圧目標値ＲＲＶＵは、下記の（式１）となる。そのとき、Ｖ相、Ｗ相も差分電圧Ｙが減算されるため、その最終の出力電圧目標値ＲＲＶＶ、ＲＲＶＷは、（式２）、（式３）となる。
　　ＲＲＶＵ＝ＲＶＵ－Ｙ　　　　　　　　（式１）
　　ＲＲＶＶ＝ＲＶＶ－Ｙ　　　　　　　　（式２）
　　ＲＲＶＷ＝ＲＶＷ－Ｙ　　　　　　　　（式３）
　同様に、Ｕ相電圧の出力電圧目標値ＲＶＵがハーフ母線電圧の負値－ＶＤＣＭＮより小さいとき、再計算される電力変換装置の最終の出力電圧目標値ＲＲＶＵは、下記の（式４）となる。そのときＶ相、Ｗ相も差分電圧Ｙの電圧が減算されるため、その最終の出力電圧目標値ＲＲＶＶ、ＲＲＶＷは、（式５）、（式６）となる。
　　ＲＲＶＵ＝ＲＶＵ＋Ｙ　　　　　　　　（式４）
　　ＲＲＶＶ＝ＲＶＶ＋Ｙ　　　　　　　　（式５）
　　ＲＲＶＷ＝ＲＶＷ＋Ｙ　　　　　　　　（式６）
　図１０は上記の差分電圧Ｙを計算し、Ｕ相に対する調整電圧ＤＵを決定する相補償電圧演算部のブロック図である。この相補償電圧演算部５０は、例えば、制御装置１０が備えるプロセッサに揮発性記憶装置を介して予め設定されたプログラムが入力されることにより構成される。
　上記差分電圧Ｙは、第１の候補Ｙ１として、まずＵ相の出力電圧目標値の絶対値｜ＲＶＵ｜を前記ハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮを減算器５１で減算した差分電圧を求める。これを第１調整電圧とする。例えば、次の（式７）になる。さらに、差分電圧Ｙ１は下限リミッタ５２で下限が制限され、最小値は０となる。
　　Ｙ１＝｜ＲＶＵ｜－ＶＤＣＭＰ　　　　（式７）
　また、残りの階調制御インバータで動作する電圧の尤度を考慮し、上記差分電圧Ｙの候補として、第２の候補Ｙ２を次の（式８）により、また、第３の候補Ｙ３を次の（式９）でそれぞれ求める。
　　Ｙ２＝ＶＤＣＭＡＸ－｜ＲＶＶ｜　　　（式８）
　　Ｙ３＝ＶＤＣＭＡＸ－｜ＲＶＷ｜　　　（式９）
　なお、上記のＶＤＣＭＡＸは、メインインバータ部２のハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮと、サブインバータの母線電圧ＶＤＣＳに設計者により定める利用率を乗じた値を合計した値である。パルス幅制御（ＰＷＭ）で動作する３レベルインバータにおいて、前記利用率は概ね７０％以上である。
　すなわち、相補償電圧演算部５０において、上記ＶＤＣＭＡＸとＶ相の出力電圧目標値の絶対値｜ＲＶＶ｜を減算器５３で上記（式８）により減算した差分電圧Ｙ２を求める。これを第２調整電圧Ｙ２とする。また、上記ＶＤＣＭＡＸとＷ相の出力電圧目標値の絶対値｜ＲＶＷ｜を減算器５４で上記（式９）により減算した差分電圧Ｙ３を求める。これを第３調整電圧Ｙ３とする。
　次に、最小値選択部５５で、上記（式７）、（式８）、および（式９）で得られる第１～第３調整電圧Ｙ１、Ｙ２、Ｙ３の内、一番低い値（すなわち、零相電圧を補償する上で、余裕度の少ないもの）を調整電圧Ｙとして選択する。
　そして、上記調整電圧Ｙに正負の符合をつける。次に、マルチプレクサ５６により、Ｕ相の出力電圧目標値ＲＶＵがハーフ母線電圧ＶＤＣＭＰ以上のときには正の調整電圧ＹをＵ相に対する調整電圧ＤＵとして、またＵ相の出力電圧目標値ＲＶＵがハーフ母線電圧ＶＤＣＭＮ以下のときには負の調整電圧－Ｙを、Ｕ相に対する調整電圧ＤＵとして出力する。
　その後の処理については、図６に示したように、零相補償電圧演算部３０で各相の調整電圧ＤＸの演算結果を合計して電力変換装置における零相補償電圧ＤＺＥＲＯを求める。続いて、図７に示したように、最終出力電圧目標値演算部４０でＵ相において母線電圧ＶＤＣＳ分だけ電圧が不足する位相期間に、零相補償電圧ＤＺＥＲＯを三相の出力電圧目標値ＲＶＸにそれぞれ足し込むことで、各相の最終の出力電圧目標値ＲＲＶＸを出力する。これにより、各相の電圧の不平衡が極力解消される。
　図１１は出力電圧目標値ＲＶＸを零相補償電圧ＤＺＥＲＯで補償した後の電力変換装置に対する最終的な各相の出力電圧目標値ＲＲＶＸを示す波形図である。なお、図１１は、最大瞬時電圧を約１．４１４［ｐ．ｕ．］、ハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮを１．０［ｐ．ｕ．］とした条件の場合である。
　図１１ではＵ相のサブインバータ５ｕが故障しており、そのＵ相の最終の出力電圧目標値ＲＲＶＵは約１．０［ｐ．ｕ．］まで制限することができ、故障のないＶ相とＷ相の最終の出力電圧目標値ＲＲＶＶ、ＲＲＶＷは約１．４１４［ｐ．ｕ．］まで制限することができる。
　なお、図１０に示した構成では、故障相がＵ相の場合を前提にして説明しているが、これに限らず、故障相が他の相の場合、あるいは故障相が２相分ある場合でも利用できる。
　図１２は一例として故障相がＵ相、Ｖ相の場合の相補償電圧演算部の機能ブロック図である。
　相補償電圧演算部６０において、故障相であるＵ相については、減算器６１で前述の（式７）により差分電圧を求め、これを第１調整電圧Ｙ１とする。なお、第１調整電圧Ｙ１は下限リミッタ６２で下限が制限され、最小値は０となる。同様に、故障相であるＶ相についても、減算器６５で前述の（式７）により差分電圧を求め、これを第２調整電圧Ｙ２とする。なお、第２調整電圧Ｙ２は下限リミッタ６６で下限が制限され、最小値は０となる。一方、正常相であるＷ相については、減算器６３で前述の（式９）により差分電圧を求め、これを第３調整電圧Ｙ３とする。
　そして、最小値選択部６４、６８で、第１調整電圧Ｙ１および第２調整電圧Ｙ２毎に第３調整電圧Ｙ３と比較して第１～第３調整電圧Ｙ１、Ｙ２、Ｙ３の内、一番小さい値（すなわち、零相電圧を補償する上で、余裕度の少ないもの）を上記調整電圧Ｙとして選択する。
　次に、マルチプレクサ６９、７０で、Ｕ相、Ｖ相の出力電圧目標値ＲＶＵ、ＲＵＶがハーフ母線電圧ＶＤＣＭＰ以上のときには正の調整電圧Ｙを出力し、またＵ相、Ｖ相の出力電圧目標値ＲＶＵ、ＲＶＶがハーフ母線電圧ＶＤＣＭＰ以下のときには負の調整電圧－Ｙを出力する。そして、マルチプレクサ６９、７０の出力を加算器７１で合計したものを最終的に故障相に対する調整電圧ＤＵ、ＤＶとして出力する。その後の処理は、図１０の場合と同様である。
　以上のように、この実施の形態３によれば、故障により３レベルインバータで動作させるメインインバータアームが存在していても、正常相で出力可能な電圧の最大値ＶＤＣＭＡＸを上限として全ての相において過変調を抑制した状態で階調制御時と同等の線間電圧を出力することができる。
実施の形態４．
　この実施の形態４において、電力変換装置の全体構成は図１の場合と同様であるので、ここでは詳しい説明は省略する。
　この実施の形態４では、実施の形態２および実施の形態３とは別の方法でサブインバータが故障した場合に生じる電圧の不平衡を零相電圧で補償する。すなわち、この実施の形態４では、故障相の出力電圧目標値ＲＶＸの最大値（ピーク値）ＶＤＣＰＥＡＫを上限として設定する。なお、ここでは、一例として、故障相はＵ相として説明する。
　故障相に対応するＵ相メインインバータアーム３ｕは、３レベルインバータで動作させるが、故障相であるＵ相の出力電圧目標値ＲＶＵの最大値（ピーク値）ＶＤＣＰＥＡＫがメインインバータ部２のハーフ母線電圧ＶＤＣＭＰ以上になる場合、もしくはＶＤＣＭＮ以下になる場合において、その差分電圧Ｙを零相補償用の調整電圧としてＵ相、Ｖ相、Ｗ相の各々の出力電圧目標値ＲＶＵ、ＲＶＶ，ＲＶＷから加減算する。
　図１３は上記の差分電圧Ｙを計算し、Ｕ相に対する調整電圧ＤＸを決定する相補償電圧演算部のブロック図である。この相補償電圧演算部８０は、例えば、制御装置１０が備えるプロセッサに揮発性記憶装置を介して予め設定されたプログラムが入力されることにより構成される。
　上記の差分電圧Ｙの値は、第１の候補Ｙ１として、まずＵ相の出力電圧目標値ＲＶＵの最大値ＶＤＣＰＥＡＫと前記ハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮを減算器８１で減算した差分電圧を求める。これを第１調整電圧Ｙ１とする。例えば、次の（式１０）になる。なお、この第１調整電圧Ｙ１は交流電圧が決まっている場合、その電圧周期では固定値として扱ってもよい。
　　Ｙ１＝ＶＤＣＰＥＡＫ－ＶＤＣＭＰ　（式１０）
　また、残りの階調制御インバータで動作する電圧の尤度を考慮し、上記差分電圧Ｙの候補として、ＶＤＣＭＡＸとＶ相の出力電圧目標値の絶対値｜ＲＶＶ｜を減算器８２で前述の（式８）により減算した差分電圧を求める。これを第２調整電圧Ｙ２とする。また、ＶＤＣＭＡＸとＷ相の出力電圧目標値の絶対値｜ＲＶＷ｜を減算器８３で前述の（式９）により減算した差分電圧を求める。これを第３調整電圧Ｙ３とする。
　次に、最小値選択部８４で、上記（式１０）、（式８）、および（式９）で得られる第１～第３調整電圧Ｙ１、Ｙ２、Ｙ３の内、一番低い値（すなわち、零相電圧を補償する上で、余裕度の少ないもの）を調整電圧Ｙとして選択する。
　そして、上記調整電圧Ｙに正負の符合をつけ、次に、マルチプレクサ８５により、Ｕ相の出力電圧目標値ＲＶＵがハーフ母線電圧ＶＤＣＭＰ以上のときには正の調整電圧ＹをＵ相に対する調整電圧ＤＵとして、またＵ相の出力電圧目標値ＲＶＵがハーフ母線電圧ＶＤＣＭＰ以下のときには負の調整電圧－Ｙを、Ｕ相に対する調整電圧ＤＵとして出力する。
　その後の処理については、図６に示したように、零相補償電圧演算部３０で各相の調整電圧ＤＸの演算結果を合計して電力変換装置における零相補償電圧ＤＺＥＲＯを求める。続いて、図７に示したように、最終出力電圧目標値演算部４０でＵ相において母線電圧ＶＤＣＳ分だけ電圧が不足する位相期間に、零相補償電圧ＤＺＥＲＯを三相の出力電圧目標値ＲＶＸにそれぞれ足し込むことで、各相の最終の出力電圧目標値ＲＲＶＸを出力する。これにより、各相の電圧の不平衡が極力解消される。
　図１４は出力電圧目標値ＲＶＸを零相補償電圧ＤＺＥＲＯで補償した後の電力変換装置に対する最終的な各相の出力電圧目標値ＲＲＶＸを示す波形図である。なお、この図は、最大瞬時電圧を約１．４１４［ｐ．ｕ．］、ハーフ母線電圧ＶＤＣＭＰもしくはＶＤＣＭＮを１．０［ｐ．ｕ．］とした条件の場合である。
　なお、図１３に示した構成では、故障相がＵ相の場合を前提にして説明しているが、これに限らず、故障相が他の相の場合、あるいは故障相が２相分ある場合でも利用できる。
　図１５は一例として故障相がＵ相、Ｖ相の場合の相補償電圧演算部の機能ブロックである。
　相補償電圧演算部９０において、故障相であるＵ相、Ｖ相については、減算器９１で前述の（式１０）により差分電圧Ｙ１、Ｙ２を求める。これを第１調整電圧Ｙ１、第２調整電圧Ｙ２とする。一方、正常相であるＷ相については、減算器９２で前述の（式９）により差分電圧Ｙ３を求める。これを第３調整電圧Ｙ３とする。
　そして、最小値選択部９３で、上記（式１０）、および（式９）で得られる第１～第３調整電圧Ｙ１、Ｙ２、Ｙ３の内、一番小さい値（すなわち、零相電圧を補償する上で、余裕度の少ないもの）を上記調整電圧Ｙとして選択する。
　次に、マルチプレクサ９４、９５で、Ｕ相、Ｖ相の出力電圧目標値ＲＶＵ、ＲＵＶがハーフ母線電圧ＶＤＣＭＰ以上のときには正の調整電圧Ｙを出力し、またＵ相、Ｖ相の出力電圧目標値ＲＶＵ、ＲＶＶがハーフ母線電圧ＶＤＣＭＰ以下のときには負の調整電圧－Ｙを出力する。そして、マルチプレクサ９４、９５の出力を加算器９６で合計したものを最終的に故障相に対する調整電圧ＤＵ、ＤＶとして出力する。その後の処理は、図１０の場合と同様である。
　以上のように、この実施の形態４によれば、故障により３レベルインバータで動作させるインバータアームが存在していても、全ての相において過変調を抑制した状態で階調制御時と同等の線間電圧を出力することができ、すなわち、負荷への出力の大きさを維持することができる。また故障相での必要な補償電圧の演算量を減らすことができる。
　なお、上記の実施の形態において、制御装置１０は、ハードウエアの一例を図１６に示すように、プロセッサ１００と記憶装置１０１から構成される。記憶装置は図示していないが、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを備える。
　また、フラッシュメモリの代わりにハードディスクの補助記憶装置を備えてもよい。プロセッサ１００は、記憶装置１０１から入力されたプログラムを実行する。この場合、補助記憶措置から揮発性記憶装置を介してプロセッサ１００にプログラムが入力される。また、プロセッサ１００は、演算結果等のデータを記憶装置１０１の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。
　本願は、様々な例示的な実施の形態が記載されているが、一つ、または複数の実施の形態に記載された様々な特徴、態様、および機能は特定の実施の形態の適用に限られるものではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　したがって、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも一つの構成要素を変形する場合、追加する場合、または省略する場合、（さらには、少なくとも一つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合）が含まれものとする。
１　直流源、２　メインインバータ部、３ｘ，３ｕ，３ｖ，３ｗ　各相のメインインバータアーム、４　サブインバータ部、５ｘ，５ｕ，５ｖ，５ｗ　各相のサブインバータ、６ｘ，６ｕ，６ｖ，６ｗ　各相の短絡スイッチ、９　負荷、１０　制御装置、２０，５０，６０，８０，９０　相補償電圧演算部、３０　零相補償電圧演算部、４０　最終出力電圧目標値演算部。

Claims (9)

  1. 直流源の電圧を直流母線としてＵ相、Ｖ相、Ｗ相の各電圧をそれぞれ出力する３つのメインインバータアームを有するメインインバータ部と、３つの単相のサブインバータを有するサブインバータ部とを備え、前記メインインバータアームのそれぞれの出力に対して前記サブインバータが個別に直列に接続され、かつ前記サブインバータにはその入出力端子間を短絡する短絡スイッチが個別に設けられるとともに、前記メインインバータ部、前記サブインバータ部、および前記短絡スイッチを制御する制御装置を有し、
    前記制御装置の制御により、
    前記サブインバータのいずれも故障がない正常時には、各相の前記メインインバータアームのそれぞれの出力電圧と前記サブインバータの出力電圧をそれぞれ加算した電圧を出力する階調制御インバータとして動作する一方、
    前記サブインバータのいずれかが故障した場合には、故障した前記サブインバータに対応する相の前記短絡スイッチを閉じ、かつ、前記メインインバータアームを３レベルインバータとして動作し、かつ、故障のない前記サブインバータに対応する相では前記正常時と同様に各相の前記メインインバータアームのそれぞれの出力電圧と前記サブインバータの出力電圧をそれぞれ加算した電圧を出力する階調制御インバータとして動作する、電力変換装置。
  2. 前記３レベルインバータとして動作する前記メインインバータアームのスイッチング周波数は、前記階調制御インバータとして動作する前記メインインバータアームのスイッチング周波数よりも高い、請求項１に記載の電力変換装置。
  3. 前記メインインバータ部に加わる直流母線電圧は、前記サブインバータに加わる母線電圧よりも大きい、請求項１または請求項２に記載の電力変換装置。
  4. 前記サブインバータの故障により３レベルインバータとして動作している前記メインインバータアームは、出力電圧目標値に対して前記直流母線の電圧が不足する位相期間に零相補償電圧を三相の目標出力電圧にそれぞれ足しこむ、請求項１から請求項３のいずれか１項に記載の電力変換装置。
  5. 前記制御装置は、３相分の相補償電圧演算部を有するとともに、零相補償電圧演算部および最終出力電圧目標値演算部を備え、
    各々の前記相補償電圧演算部は、
    負荷へ出力する目標となる出力電圧目標値の絶対値が前記メインインバータ部に加わる前記直流源の母線電圧の半分の値であるハーフ母線電圧を超える場合、前記出力電圧目標値と前記ハーフ母線電圧の差分を抽出し、前記出力電圧目標値が正極性の場合には前記差分に負の極性を付与し、前記出力電圧目標値が負極性の場合には前記差分に正の極性を付与し、前記３レベルインバータとして動作している相については極性付与後の前記差分を出力し、前記階調制御インバータとして動作している相については零を出力し、
    前記零相補償電圧演算部は、各々の前記相補償電圧演算部で得られた各相の出力結果を合算した値を零相補償電圧として出力し、
    前記最終出力電圧目標値演算部は、前記零相補償電圧演算部で得られた前記零相補償電圧を三相分の前記出力電圧目標値にそれぞれ加算した値を最終出力電圧目標値として出力する、請求項１から請求項３のいずれか１項に記載の電力変換装置。
  6. 前記制御装置は、３相分の相補償電圧演算部を有するとともに、零相補償電圧演算部、および最終出力電圧目標値演算部を備え、
    各々の前記相補償電圧演算部は、
    負荷への出力目標となる出力電圧目標値の絶対値が前記メインインバータ部に加わる直流母線電圧の半分の値であるハーフ母線電圧を超える場合、前記出力電圧目標値に対して調整電圧を出力し、
    前記調整電圧は第１調整電圧、第２調整電圧、および第３調整電圧の内で最も小さい値を選択したものであり、
    前記第１調整電圧は、前記３レベルインバータとしての動作に対応する相の前記出力電圧目標値の絶対値と前記ハーフ母線電圧との差分を抽出したものであり、
    前記第２調整電圧は、前記階調制御インバータとしての動作に対応する相の前記出力電圧目標値の絶対値と、前記ハーフ母線電圧および前記直流母線電圧に最大利用率を乗算した値の合計値との差分を抽出したものであり、
    前記第３調整電圧は、前記階調制御インバータとしての動作に対応する他の相の前記出力電圧目標値の絶対値と、前記ハーフ母線電圧および前記直流母線電圧に最大利用率を乗算した値の合計値との差分を抽出したものであり、
    前記３レベルインバータとしての動作に対応する相の前記出力電圧目標値が正極性であってその絶対値が前記ハーフ母線電圧を超える場合には、抽出された前記調整電圧に負の極性を付与して出力し、前記出力電圧目標値が負極性であってその絶対値が前記ハーフ母線電圧を超える場合には、抽出された前記調整電圧に正の極性を付与して出力し、
    前記零相補償電圧演算部は、前記相補償電圧演算部で得られた各相の出力結果を合算した値を零相補償電圧として出力し、
    前記最終出力電圧目標値演算部は、前記零相補償電圧演算部で得られた前記零相補償電圧を三相分の前記出力電圧目標値にそれぞれ加算した値を最終出力電圧目標値として出力する、請求項１から請求項３のいずれか１項に記載の電力変換装置。
  7. 前記制御装置は、３相分の相補償電圧演算部を有するとともに、零相補償電圧演算部、および最終出力電圧目標値演算部を備え、
    各々の前記相補償電圧演算部は、
    負荷への出力目標となる出力電圧目標値の絶対値が前記メインインバータ部に加わる直流母線電圧の半分の値であるハーフ母線電圧を超える場合、前記出力電圧目標値に対して調整電圧を出力し、
    前記調整電圧は第１調整電圧、第２調整電圧、および第３調整電圧の内で最も小さい値を選択したものであり、
    前記第１調整電圧は、前記３レベルインバータとしての動作に対応する相の前記出力電圧目標値のピーク値と前記ハーフ母線電圧の差分を抽出したものであり、
    前記第２調整電圧は、前記階調制御インバータとしての動作に対応する相の前記出力電圧目標値の絶対値と、前記ハーフ母線電圧および前記直流母線電圧に最大利用率を乗算した値の合計値との差分を抽出したものであり、
    前記第３調整電圧は、前記階調制御インバータとしての動作に対応する他の相の前記出力電圧目標値の絶対値と、前記ハーフ母線電圧および前記直流母線電圧に最大利用率を乗算した値の合計値との差分を抽出したものであり、
    前記３レベルインバータとしての動作に対応する相の前記出力電圧目標値が正極性であってその絶対値が前記ハーフ母線電圧を超える場合には、抽出された前記調整電圧に負の極性を付与して出力し、前記出力電圧目標値が負極性であってその絶対値が前記ハーフ母線電圧を超える場合には、抽出された前記調整電圧に正の極性を付与して出力し、
    前記零相補償電圧演算部は、各々の前記相補償電圧演算部で得られた各相の出力結果を合算した値を零相補償電圧として出力し、
    前記最終出力電圧目標値演算部は、前記零相補償電圧演算部で得られた前記零相補償電圧を三相分の前記出力電圧目標値にそれぞれ加算した値を最終出力電圧目標値として出力する、請求項１から請求項３のいずれか１項に記載の電力変換装置。
  8. 前記制御装置は、３相分の相補償電圧演算部を有するとともに、零相補償電圧演算部、および最終出力電圧目標値演算部を備え、
    各々の前記相補償電圧演算部は、
    負荷への出力目標となる出力電圧目標値の絶対値が前記メインインバータ部に加わる直流母線電圧の半分の値であるハーフ母線電圧を超える場合、前記出力電圧目標値に対して調整電圧を出力し、
    前記調整電圧は第１調整電圧、第２調整電圧、および第３調整電圧の内で最も小さい値を選択したものであり、
    前記第１調整電圧は、前記３レベルインバータとしての動作に対応する相の前記出力電圧目標値の絶対値と前記ハーフ母線電圧の差分を抽出したものであり、
    前記第２調整電圧は、前記３レベルインバータとしての動作に対応する他の相の前記出力電圧目標値のピーク値と前記ハーフ母線電圧の差分を抽出したものであり、
    前記第３調整電圧は、前記階調制御インバータとしての動作に対応する相の前記出力電圧目標値の絶対値と、前記ハーフ母線電圧および前記直流母線電圧に最大利用率を乗算した値の合計値との差分を抽出したものであり、
    前記３レベルインバータとしての動作に対応する相の前記出力電圧目標値が正極性であってその絶対値が前記ハーフ母線電圧を超える場合には、抽出された前記調整電圧に負の極性を付与して出力し、前記出力電圧目標値が負極性であってその絶対値が前記ハーフ母線電圧を超える場合には、抽出された前記調整電圧に正の極性を付与して出力して、両前記調整電圧を加算し、
    前記零相補償電圧演算部は、各々の前記相補償電圧演算部で得られた各相の出力結果を合算した値を零相補償電圧として出力し、
    前記最終出力電圧目標値演算部は、前記零相補償電圧演算部で得られた前記零相補償電圧を三相分の前記出力電圧目標値にそれぞれ加算した値を最終出力電圧目標値として出力する、請求項１から請求項３のいずれか１項に記載の電力変換装置。
  9. 前記制御装置は、３相分の相補償電圧演算部を有するとともに、零相補償電圧演算部、および最終出力電圧目標値演算部を備え、
    各々の前記相補償電圧演算部は、
    負荷への出力目標となる出力電圧目標値の絶対値が前記メインインバータ部に加わる直流母線電圧の半分の値であるハーフ母線電圧を超える場合、前記出力電圧目標値に対して調整電圧を出力し、
    前記調整電圧は第１調整電圧、第２調整電圧、および第３調整電圧の内で最も小さい値を選択したものであり、
    前記第１調整電圧は、前記３レベルインバータとしての動作に対応する相の前記出力電圧目標値のピーク値と前記ハーフ母線電圧の差分を抽出したものであり、
    前記第２調整電圧は、前記３レベルインバータとしての動作に対応する他の相の前記出力電圧目標値のピーク値と前記ハーフ母線電圧の差分を抽出したものであり
    前記第３調整電圧は、前記階調制御インバータとしての動作に対応する相の前記出力電圧目標値の絶対値と、前記ハーフ母線電圧および前記直流母線電圧に最大利用率を乗算した値の合計値との差分を抽出したものであり、
    前記３レベルインバータとしての動作に対応する相の前記出力電圧目標値が正極性であってその絶対値が前記ハーフ母線電圧を超える場合には、抽出された前記調整電圧に負の極性を付与して出力し、前記出力電圧目標値が負極性であってその絶対値が前記ハーフ母線電圧を超える場合には、抽出された前記調整電圧に正の極性を付与して出力して、両前記調整電圧を加算し、
    前記零相補償電圧演算部は、各々の前記相補償電圧演算部で得られた各相の出力結果を合算した値を零相補償電圧として出力し、
    前記最終出力電圧目標値演算部は、前記零相補償電圧演算部で得られた前記零相補償電圧を三相分の前記出力電圧目標値にそれぞれ加算した値を最終出力電圧目標値として出力する、請求項１から請求項３のいずれか１項に記載の電力変換装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010058536A1 (ja) 2008-11-18 2010-05-27 三菱電機株式会社 電力変換装置
JP2011083115A (ja) * 2009-10-07 2011-04-21 Mitsubishi Electric Corp 電力変換装置
JP2014007846A (ja) * 2012-06-25 2014-01-16 Mitsubishi Electric Corp 電力変換装置
JP2018023230A (ja) * 2016-08-04 2018-02-08 富士電機株式会社 電力変換装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2017070064A (ja) * 2015-09-29 2017-04-06 富士電機株式会社 多重電力変換装置
JP6682049B1 (ja) * 2019-06-25 2020-04-15 三菱電機株式会社 電力変換装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2010058536A1 (ja) 2008-11-18 2010-05-27 三菱電機株式会社 電力変換装置
JP2011083115A (ja) * 2009-10-07 2011-04-21 Mitsubishi Electric Corp 電力変換装置
JP2014007846A (ja) * 2012-06-25 2014-01-16 Mitsubishi Electric Corp 電力変換装置
JP2018023230A (ja) * 2016-08-04 2018-02-08 富士電機株式会社 電力変換装置

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