JP2019201473A - インバータ装置 - Google Patents
インバータ装置 Download PDFInfo
- Publication number
- JP2019201473A JP2019201473A JP2018094017A JP2018094017A JP2019201473A JP 2019201473 A JP2019201473 A JP 2019201473A JP 2018094017 A JP2018094017 A JP 2018094017A JP 2018094017 A JP2018094017 A JP 2018094017A JP 2019201473 A JP2019201473 A JP 2019201473A
- Authority
- JP
- Japan
- Prior art keywords
- switching element
- voltage
- reference voltage
- switching
- control signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/483—Converters with outputs that each can have more than two voltages levels
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
- H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
- H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
- H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Inverter Devices (AREA)
Abstract
【課題】従来技術に比較して効率化でき、小型化及びコストを低減できるインバータ装置を提供する。【解決手段】入力両端に入力される直流電圧を、第１及び第２の中間点及びフィルタ部を介して交流電圧に変換するインバータ装置であって、それぞれ少なくとも４個のスイッチング素子の第１及び第２の直列回路と、第１の中間点に接続された２個のスイッチング素子と並列に接続される第１のフライングキャパシタと、第２の中間点に接続された２個のスイッチング素子と並列に接続される第２のフライングキャパシタと、第１及び第２の直列回路のスイッチング素子をオン・オフ制御するための制御信号を発生する制御信号発生回路とを備える。一相の回路当たりのフライングキャパシタの数をｋとしたときに、制御信号発生回路は、第１及び第２のフライングキャパシタに印加される電圧が直流電圧の（ｋ＋１）よりも低くなるように制御信号を発生する。【選択図】図１
Description
本発明は、フライングキャパシタを用いたインバータ装置に関する。
近年、種々のマルチレベルインバータ装置のトポロジーが提案検討されている（例えば、特許文献１、非特許文献１参照）。レベル数が３以上のマルチレベルインバータ装置は、従来の２レベルの電力変換器に比較して、レベル数ｎに対してスイッチング素子の耐圧をｎ−１分の１に低減でき、複数レベルの電圧を出力するので高調波を低減できるという、利点があった。
持館沙英ほか，「フライングキャパシタマルチレベル変換器を用いたモータドライブシステムの総合損失の低減に関する実験的検証」，平成２９年電気学会産業応用部門大会講演論文集，Ｉ−１０５，ｐｐ．Ｉ４７３〜Ｉ４７８，２０１７年８月（図１）
しかしながら、従来は、インバータ装置の相間レベル数が２ないし３レベルであったため、スイッチング損が大きく、そのため、インバータ装置の効率が低く、小型化できないという課題があった。また、５レベル以上のインバータ装置のトポロジーも提案されているが、スイッチング素子数が増えることで、導通損が増え、コスト増に対して効率向上が限定的であるという課題があった。
本発明の目的は以上の課題を解決し、従来技術に比較して効率化でき、小型化及びコストを低減できるインバータ装置を提供することにある。
本発明の一態様にかかるインバータ装置は、
入力両端に入力される直流電圧を、第１及び第２の中間点及びフィルタ部を介して交流電圧に変換するインバータ装置であって、
前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第１の直列回路と、
前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第２の直列回路と、
前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記第１の中間点に接続された２個のスイッチング素子と並列に接続される第１のフライングキャパシタと、
前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記第２の中間点に接続された２個のスイッチング素子と並列に接続される第２のフライングキャパシタと、
前記第１の直列回路の少なくとも４個のスイッチング素子及び前記第２の直列回路の少なくとも４個のスイッチング素子をオン・オフ制御するための制御信号をそれぞれ発生して出力する制御信号発生回路とを備え、
前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第１のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第２のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
一相の回路当たりのフライングキャパシタの数をｋとしたときに、前記制御信号発生回路は、前記第１及び第２のフライングキャパシタに印加される電圧が前記直流電圧の（ｋ＋１）分の１よりも低くなるように前記制御信号を発生することを特徴とする。
入力両端に入力される直流電圧を、第１及び第２の中間点及びフィルタ部を介して交流電圧に変換するインバータ装置であって、
前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第１の直列回路と、
前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第２の直列回路と、
前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記第１の中間点に接続された２個のスイッチング素子と並列に接続される第１のフライングキャパシタと、
前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記第２の中間点に接続された２個のスイッチング素子と並列に接続される第２のフライングキャパシタと、
前記第１の直列回路の少なくとも４個のスイッチング素子及び前記第２の直列回路の少なくとも４個のスイッチング素子をオン・オフ制御するための制御信号をそれぞれ発生して出力する制御信号発生回路とを備え、
前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第１のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第２のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
一相の回路当たりのフライングキャパシタの数をｋとしたときに、前記制御信号発生回路は、前記第１及び第２のフライングキャパシタに印加される電圧が前記直流電圧の（ｋ＋１）分の１よりも低くなるように前記制御信号を発生することを特徴とする。
前記インバータ装置において、
前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、前記第１の中間点と前記第２の中間点との間の中間点間電圧が第１の基準電圧から、第１の基準電圧よりも高い第２の基準電圧を経て最大電圧に上昇した後、当該最大電圧から第２の基準電圧を経て第１の基準電圧に下降して階段形状で変化するように、前記制御信号を発生し、
前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、前記中間点間電圧が第３の基準電圧から、第３の基準電圧よりも低い第４の基準電圧を経て最小電圧に下降した後、当該最小電圧から第４の基準電圧を経て第３の基準電圧に上昇して階段形状で変化するように、前記制御信号を発生し、
第１及び第３の基準電圧は、前記第１及び第２のフライングキャパシタの耐圧以下となるように設定され、
第２の基準電圧は、前記直流電圧から第１の基準電圧を減算した絶対電圧が設定され、
第４の基準電圧は、前記直流電圧から第３の基準電圧を減算した絶対電圧が設定されることを特徴とする。
前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、前記第１の中間点と前記第２の中間点との間の中間点間電圧が第１の基準電圧から、第１の基準電圧よりも高い第２の基準電圧を経て最大電圧に上昇した後、当該最大電圧から第２の基準電圧を経て第１の基準電圧に下降して階段形状で変化するように、前記制御信号を発生し、
前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、前記中間点間電圧が第３の基準電圧から、第３の基準電圧よりも低い第４の基準電圧を経て最小電圧に下降した後、当該最小電圧から第４の基準電圧を経て第３の基準電圧に上昇して階段形状で変化するように、前記制御信号を発生し、
第１及び第３の基準電圧は、前記第１及び第２のフライングキャパシタの耐圧以下となるように設定され、
第２の基準電圧は、前記直流電圧から第１の基準電圧を減算した絶対電圧が設定され、
第４の基準電圧は、前記直流電圧から第３の基準電圧を減算した絶対電圧が設定されることを特徴とする。
また、前記インバータ装置において、
前記第１の直列回路は第１〜第４のスイッチング素子を含み、
前記第２の直列回路は第５〜第８のスイッチング素子を含み、
前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、
（１）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
（２）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
（３）第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が最大電圧となり、
前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、
（４）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
（５）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となり、
（６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が最小電圧となることを特徴とする。
前記第１の直列回路は第１〜第４のスイッチング素子を含み、
前記第２の直列回路は第５〜第８のスイッチング素子を含み、
前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、
（１）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
（２）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
（３）第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が最大電圧となり、
前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、
（４）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
（５）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となり、
（６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が最小電圧となることを特徴とする。
さらに、前記インバータ装置において、
前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の正の期間において、前記中間点間電圧が０から第１の基準電圧を経て第２の基準電圧に上昇した後、当該第２の基準電圧から第１の基準電圧を経て０に下降して階段形状で変化するように、前記制御信号を発生し、
前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の負の期間において、前記中間点間電圧が０から第３の基準電圧を経て第４の基準電圧に下降した後、当該第４の基準電圧から第３の基準電圧を経て０に上昇して階段形状で変化するように、前記制御信号を発生することを特徴とする。
前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の正の期間において、前記中間点間電圧が０から第１の基準電圧を経て第２の基準電圧に上昇した後、当該第２の基準電圧から第１の基準電圧を経て０に下降して階段形状で変化するように、前記制御信号を発生し、
前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の負の期間において、前記中間点間電圧が０から第３の基準電圧を経て第４の基準電圧に下降した後、当該第４の基準電圧から第３の基準電圧を経て０に上昇して階段形状で変化するように、前記制御信号を発生することを特徴とする。
またさらに、前記インバータ装置において、
前記制御信号発生回路は、前記交流電圧が最大値を含む期間以外の正の期間において、
（１）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
（２）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
（３）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
前記制御信号発生回路は、前記交流電圧が最小値を含む期間以外の負の期間において、
（４）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
（５）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
（６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となることを特徴とする。
前記制御信号発生回路は、前記交流電圧が最大値を含む期間以外の正の期間において、
（１）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
（２）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
（３）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
前記制御信号発生回路は、前記交流電圧が最小値を含む期間以外の負の期間において、
（４）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
（５）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
（６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となることを特徴とする。
従って、本発明に係るインバータ装置によれば、従来技術に比較して効率化でき、小型化及びコストを低減できる。
以下、比較例及び本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
（比較例）
図２は、非特許文献１の図１において開示された、比較例に係る、フライングキャパシタを用いたインバータ装置２０Ｂの構成を示す回路図である。
図２は、非特許文献１の図１において開示された、比較例に係る、フライングキャパシタを用いたインバータ装置２０Ｂの構成を示す回路図である。
図２において、スイッチング素子ＳＳ１〜ＳＳ（ｎ−１），ＳＳ（ｎ−１）ｐ〜ＳＳ１ｐが互いに直列に接続され、当該直列接続され直列回路の両端に、それぞれ電圧Ｅ／２である２個の直流電源の直列回路が接続される。ここで、２個の直流電源の接続点は接地される。スイッチング素子ＳＳ１とＳＳ２との接続点と、スイッチング素子ＳＳ１ｐとＳＳ２ｐとの接続点との間にフライングキャパシタＦＣＣ１が接続される。また、スイッチング素子ＳＳ２とＳＳ３との接続点と、スイッチング素子ＳＳ２ｐとＳＳ３ｐとの接続点との間にフライングキャパシタＦＣＣ２が接続される。以下同様にフライングキャパシタＦＣＣ３〜ＦＣＣ（ｎ−３）が接続され、さらに、スイッチング素子ＳＳ（ｎ−２）とＳＳ（ｎ−１）との接続点と、スイッチング素子ＳＳ（ｎ−１）ｐとＳＳ（ｎ−２）ｐとの接続点との間にフライングキャパシタＦＣＣ（ｎ−２）が接続される。そして、スイッチング素子ＳＳ（ｎ−１）とＳＳ（ｎ−１）ｐとの接続点がインバータ装置２０Ｂの出力端子となる。
以上のように構成されたインバータ装置２０Ｂにおいて、図２の上下方向に対応するスイッチング素子対（ＳＳ１とＳＳ１ｐ；ＳＳ２とＳＳ２ｐ；…；ＳＳ（ｎ−１）とＳＳ（ｎ−１）ｐ）は相補的にオン・オフ動作を行うように制御される。ここで、マルチレベルインバータ装置２０Ｂのレベル数をｎとすると、当該インバータ装置２０Ｂ内でフローティングした（ｎ−２）個のフライングキャパシタＦＣＣ１〜ＦＣＣ（ｎ−２）は、それぞれ電圧Ｅ（ｎ−１）ずつ異なる電圧を保持し、当該インバータ装置２０Ｂは、それらの電圧と入力電圧との加減算によりマルチレベルの出力電圧を得ることができる。
（実施形態１）
図１は、実施形態１に係る、フライングキャパシタを用いたインバータ装置２０を含む電力システム１００の構成例を示す回路図である。
図１は、実施形態１に係る、フライングキャパシタを用いたインバータ装置２０を含む電力システム１００の構成例を示す回路図である。
図１の電力システム１００において、例えば太陽電池発電装置である発電装置１は、所定の直流電圧を発電した後、電圧変換等を行うＤＣＤＣ変換器２及び平滑用キャパシタ６を介してインバータ装置２０のインバータ部３に出力する。インバータ部３は、ＤＣＤＣ変換器２から入力両端を介して入力される直流電圧Ｖｄｃを、スイッチング素子Ｑ１〜Ｑ８を用いてスイッチングすることで交流電圧の中点間電圧Ｖｎを発生してフィルタ部４を介して出力する。フィルタ部４は、２個のインダクタＬ１，Ｌ２とキャパシタＣ１とを備えて構成され、入力される中点間電圧Ｖｎを低域通過ろ波することで、出力交流電圧の高調波を低減し、当該交流の出力電圧Ｖｏを、例えば電力系統などの交流負荷である負荷５に出力する。ここで、インバータ部３とフィルタ部４とを備えて、インバータ装置２０を構成する。
インバータ部３は、
（１）キャパシタ６の両端間に接続された回路であって、４個のスイッチング素子Ｑ１〜Ｑ４が互いに直接に接続された第１の直列回路と、
（２）キャパシタ６の両端間に接続された回路であって、４個のスイッチング素子Ｑ５〜Ｑ８が互いに直接に接続された第２の直列回路と、
（３）スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの間の接続点Ｐ１と、スイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとの間の接続点Ｐ３との間に接続された（ＤＣＤＣ変換器２の出力両端及び中間点Ｐ２，Ｐ５に直接に接続されない）フライングキャパシタＦＣ１と、
（４）スイッチング素子Ｑ５のソースとスイッチング素子Ｑ６のドレインとの間の接続点Ｐ４と、スイッチング素子Ｑ７のソースとスイッチング素子Ｑ８のドレインとの間の接続点Ｐ６との間に接続された（ＤＣＤＣ変換器２の出力両端及び中間点Ｐ２，Ｐ５に直接に接続されない）フライングキャパシタＦＣ２と、
（５）ドライバ回路を含み、スイッチング素子Ｑ１〜Ｑ８のオン・オフを制御するためのインバータ制御信号Ｓ１〜Ｓ８を発生してスイッチング素子Ｑ１〜Ｑ８の各ゲートに出力するインバータ制御信号発生回路１０と
を備えて構成される。
（１）キャパシタ６の両端間に接続された回路であって、４個のスイッチング素子Ｑ１〜Ｑ４が互いに直接に接続された第１の直列回路と、
（２）キャパシタ６の両端間に接続された回路であって、４個のスイッチング素子Ｑ５〜Ｑ８が互いに直接に接続された第２の直列回路と、
（３）スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの間の接続点Ｐ１と、スイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとの間の接続点Ｐ３との間に接続された（ＤＣＤＣ変換器２の出力両端及び中間点Ｐ２，Ｐ５に直接に接続されない）フライングキャパシタＦＣ１と、
（４）スイッチング素子Ｑ５のソースとスイッチング素子Ｑ６のドレインとの間の接続点Ｐ４と、スイッチング素子Ｑ７のソースとスイッチング素子Ｑ８のドレインとの間の接続点Ｐ６との間に接続された（ＤＣＤＣ変換器２の出力両端及び中間点Ｐ２，Ｐ５に直接に接続されない）フライングキャパシタＦＣ２と、
（５）ドライバ回路を含み、スイッチング素子Ｑ１〜Ｑ８のオン・オフを制御するためのインバータ制御信号Ｓ１〜Ｓ８を発生してスイッチング素子Ｑ１〜Ｑ８の各ゲートに出力するインバータ制御信号発生回路１０と
を備えて構成される。
なお、接続点Ｐ１〜Ｐ６のうち特にＰ２，Ｐ５を中間点という。ここで、ＤＣＤＣ変換器２の出力両端に接続されるスイッチング素子Ｑ１，Ｑ４，Ｑ５，Ｑ８は例えば、高耐圧のＳｉＣ電界効果トランジスタを用いる。また、ＤＣＤＣ変換器２の出力両端に接続されず、中間点Ｐ２，Ｐ５に接続されるスイッチング素子Ｑ２，Ｑ３，Ｑ６，Ｑ７は例えば、ＳｉＣ電界効果トランジスタよりも低い耐圧である低耐圧のＭＯＳ電界効果トランジスタを用いる。
スイッチング素子Ｑ２のソースとスイッチング素子Ｑ３のドレインとの間に接続点Ｐ２と、スイッチング素子Ｑ６のソースとスイッチング素子Ｑ７のドレインとの間に接続点Ｐ５との間の中点間電圧Ｖｎはフィルタ部４を介して負荷５に出力される。
図３は図１のインバータ装置２０の中点間電圧Ｖｎ及び出力電圧Ｖｏを示すタイミングチャートである。図３に示すように、出力電圧Ｖｏの正の期間を期間Ｔ１，Ｔ２，Ｔ３に分割し、出力電圧Ｖｏの負の期間を期間Ｔ４，Ｔ５，Ｔ６に分割する。ここで、期間Ｔ１，Ｔ３，Ｔ４，Ｔ６とは互いに時間が同一である。なお、図３の例では、直流電圧Ｖｄｃ＝３２０Ｖである。
（１）インバータ制御信号発生回路１０は、期間Ｔ１，Ｔ３において、中点間電圧Ｖｎが、０Ｖと、第１の基準電圧ＶＲ１（図３の例では、１００Ｖ）と、第２の基準電圧ＶＲ２（図３の例では、２２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１〜Ｓ８を発生する。
（２）インバータ制御信号発生回路１０は、期間Ｔ２において、中点間電圧Ｖｎが、第１の基準電圧ＶＲ１（図３の例では、１００Ｖ）と、第２の基準電圧ＶＲ２（図３の例では、２２０Ｖ）と、最大電圧Ｖｍａｘ（図３の例では、３２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１〜Ｓ８を発生する。
（３）インバータ制御信号発生回路１０は、期間Ｔ４，Ｔ６において、中点間電圧Ｖｎが、０Ｖと、第３の基準電圧ＶＲ３（図３の例では、−１００Ｖ）と、第４の基準電圧ＶＲ４（図３の例では、−２２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１〜Ｓ８を発生する。
（４）インバータ制御信号発生回路１０は、期間Ｔ５において、中点間電圧Ｖｎが、第３の基準電圧ＶＲ３（図３の例では、−１００Ｖ）と、第４の基準電圧ＶＲ４（図３の例では、−２２０Ｖ）と、最小電圧Ｖｍｉｎ（図３の例では、−３２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１〜Ｓ８を発生する。
（２）インバータ制御信号発生回路１０は、期間Ｔ２において、中点間電圧Ｖｎが、第１の基準電圧ＶＲ１（図３の例では、１００Ｖ）と、第２の基準電圧ＶＲ２（図３の例では、２２０Ｖ）と、最大電圧Ｖｍａｘ（図３の例では、３２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１〜Ｓ８を発生する。
（３）インバータ制御信号発生回路１０は、期間Ｔ４，Ｔ６において、中点間電圧Ｖｎが、０Ｖと、第３の基準電圧ＶＲ３（図３の例では、−１００Ｖ）と、第４の基準電圧ＶＲ４（図３の例では、−２２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１〜Ｓ８を発生する。
（４）インバータ制御信号発生回路１０は、期間Ｔ５において、中点間電圧Ｖｎが、第３の基準電圧ＶＲ３（図３の例では、−１００Ｖ）と、第４の基準電圧ＶＲ４（図３の例では、−２２０Ｖ）と、最小電圧Ｖｍｉｎ（図３の例では、−３２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１〜Ｓ８を発生する。
比較例及び従来技術では、フライングキャパシタＦＣ１，ＦＣ２に印加される電圧は、Ｖｄｃ／２程度であるが、本実施形態では、Ｖｄｃ／２よりも低い電圧（図３の例では、１６０Ｖ以下の１１０Ｖ程度）で印加されるように、スイッチング素子Ｑ１〜Ｑ８をオン・オフ制御することを特徴としている。これにより、中間点Ｐ２、Ｐ５に接続されるスイッチング素子Ｑ２、Ｑ３，Ｑ６，Ｑ７として例えば耐圧１５０Ｖのデバイスを用いることで、当該デバイスのオン抵抗を大きく低減することができ、後述するようにスイッチング損失及び導通損等を大幅に低減できる。
ここで、一相の回路に設けられたフライングキャパシタの数をｋ（実施形態１ではｋ＝１）とすると、中間点Ｐ２、Ｐ５に接続されるスイッチング素子Ｑ２、Ｑ３，Ｑ６，Ｑ７（低耐圧スイッチング素子）の耐圧を、Ｖｄｃ／（ｋ＋１）よりも低くなるように設定されたデバイスを用いる。また、フライングキャパシタＦＣ１，ＦＣ２の耐圧もＶｄｃ／（ｋ＋１）よりも低くなるように設定されたキャパシタを用いる。言い換えれば、フライングキャパシタＦＣ１，ＦＣ２に印加される電圧がＶｄｃ／（ｋ＋１）よりも低くなるように制御される。
図３において、各期間Ｔ１〜Ｔ６は、時間経過に従って期間Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６の順序で符号付けされ、以下のように定義される。なお、出力電圧Ｖｏの繰り返しにより、期間Ｔ１〜Ｔ６が繰り返される。
（１）期間Ｔ１は出力電圧Ｖｏが０Ｖから上昇する期間である。期間Ｔ１と期間Ｔ２と境界時点は、出力電圧Ｖｏが概ねＶｄｃの２分の１となるタイミングである。
（２）期間Ｔ２は出力電圧Ｖｏの最大値を含む期間である。期間Ｔ２と期間Ｔ３と境界時点は、出力電圧Ｖｏが概ねＶｄｃの２分の１となるタイミングである。
（３）期間Ｔ３は出力電圧Ｖｏが０Ｖに下降する期間である。期間Ｔ３と期間Ｔ４と境界時点は、出力電圧Ｖｏが概ね０Ｖとなるタイミングである。
（４）期間Ｔ４は出力電圧Ｖｏが０Ｖから下降する期間である。期間Ｔ４と期間Ｔ５と境界時点は、出力電圧Ｖｏが概ね−Ｖｄｃの２分の１となるタイミングである。
（５）期間Ｔ５は出力電圧Ｖｏの最小値を含む期間である。期間Ｔ５と期間Ｔ６と境界時点は、出力電圧Ｖｏが概ね−Ｖｄｃの２分の１となるタイミングである。
（６）期間Ｔ６は出力電圧Ｖｏが０Ｖに上昇する期間である。期間Ｔ６と次の期間Ｔ１と境界時点は、出力電圧Ｖｏが概ね０Ｖとなるタイミングである。
（１）期間Ｔ１は出力電圧Ｖｏが０Ｖから上昇する期間である。期間Ｔ１と期間Ｔ２と境界時点は、出力電圧Ｖｏが概ねＶｄｃの２分の１となるタイミングである。
（２）期間Ｔ２は出力電圧Ｖｏの最大値を含む期間である。期間Ｔ２と期間Ｔ３と境界時点は、出力電圧Ｖｏが概ねＶｄｃの２分の１となるタイミングである。
（３）期間Ｔ３は出力電圧Ｖｏが０Ｖに下降する期間である。期間Ｔ３と期間Ｔ４と境界時点は、出力電圧Ｖｏが概ね０Ｖとなるタイミングである。
（４）期間Ｔ４は出力電圧Ｖｏが０Ｖから下降する期間である。期間Ｔ４と期間Ｔ５と境界時点は、出力電圧Ｖｏが概ね−Ｖｄｃの２分の１となるタイミングである。
（５）期間Ｔ５は出力電圧Ｖｏの最小値を含む期間である。期間Ｔ５と期間Ｔ６と境界時点は、出力電圧Ｖｏが概ね−Ｖｄｃの２分の１となるタイミングである。
（６）期間Ｔ６は出力電圧Ｖｏが０Ｖに上昇する期間である。期間Ｔ６と次の期間Ｔ１と境界時点は、出力電圧Ｖｏが概ね０Ｖとなるタイミングである。
次いで、各期間Ｔ１〜Ｔ６におけるインバータ装置２０の動作について以下に説明する。
（期間Ｔ１，Ｔ３）
図４Ａは図１のインバータ装置２０の期間Ｔ１，Ｔ３におけるインバータ制御信号Ｓ１〜Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ１，Ｔ３においては、各期間Ｔ１１〜Ｔ１５が時間経過に従って期間Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５の順序で符号付けされる。
図４Ａは図１のインバータ装置２０の期間Ｔ１，Ｔ３におけるインバータ制御信号Ｓ１〜Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ１，Ｔ３においては、各期間Ｔ１１〜Ｔ１５が時間経過に従って期間Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５の順序で符号付けされる。
図４Ｂは図４Ａの期間Ｔ１１，Ｔ１５におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ１１，Ｔ１５においては、図４Ａ及び図４Ｂに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ６がオフされる。従って、中間点Ｐ２とＰ５は短絡されるので、中間点間電圧Ｖｎは０Ｖとなる。
図４Ｃは図４Ａの期間Ｔ１２，Ｔ１４におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ１２，Ｔ１４においては、図４Ａ及び図４Ｃに示すように、スイッチング素子Ｑ２，Ｑ４，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ６がオフされる。従って、フライングキャパシタＦＣ１に蓄積された電荷は、出力電流Ｖｏが図４Ｃのように流れることで放電されるので、中間点間電圧Ｖｎは１００Ｖとなる。
図４Ｄは図４Ａの期間Ｔ１３におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ１３においては、図４Ａ及び図４Ｄに示すように、スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６がオフされる。ここで、フライングキャパシタＦＣ１に印加される電圧が１００Ｖになるように制御をしているため、中間点間電圧Ｖｎが２２０Ｖになる。すなわち、フライングキャパシタＦＣ１に印加される電圧はフライングキャパシタＦＣ１の耐圧以下となる。
以上説明したように、期間Ｔ１，Ｔ３においては、スイッチング素子Ｑ１〜Ｑ８を上述のようにオン・オフ制御することで、中間点間電圧Ｖｎを０Ｖから１００Ｖを経て２２０Ｖに昇圧した後、１００Ｖを経て０Ｖに降圧することを所定期間繰り返す。
（期間Ｔ２）
図５Ａは図１のインバータ装置２０の期間Ｔ２におけるインバータ制御信号Ｓ１〜Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ２においては、各期間Ｔ２１〜Ｔ２５が時間経過に従って期間Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５の順序で符号付けされる。
図５Ａは図１のインバータ装置２０の期間Ｔ２におけるインバータ制御信号Ｓ１〜Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ２においては、各期間Ｔ２１〜Ｔ２５が時間経過に従って期間Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５の順序で符号付けされる。
図５Ｂは図５Ａの期間Ｔ２１，Ｔ２５におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ２１，Ｔ２５においては、図５Ａ及び図５Ｂに示すように、スイッチング素子Ｑ２，Ｑ４，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ６がオフされる。従って、フライングキャパシタＦＣ１に蓄積された電荷は、出力電流Ｖｏが図５Ｂのように流れることで放電されるので、中間点間電圧Ｖｎは１００Ｖとなる。
図５Ｃは図５Ａの期間Ｔ２２，Ｔ２４におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ２２，Ｔ２４においては、図５Ａ及び図５Ｃに示すように、スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６がオフされる。ここで、フライングキャパシタＦＣ１に印加される電圧が１００Ｖになるように制御をしているため、中間点間電圧Ｖｎが２２０Ｖになる。すなわち、フライングキャパシタＦＣ１に印加される電圧は、フライングキャパシタＦＣ１の耐圧以下となる。
図５Ｄは図５Ａの期間Ｔ２３におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ２３においては、図５Ａ及び図５Ｄに示すように、スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がオフされる。従って、ＤＣＤＣ変換器２からの直流電圧Ｖｄｃにより、出力電流Ｖｏが図５Ｄのように負荷５を介して流れるので、中間点間電圧Ｖｎは３２０Ｖとなる。
以上説明したように、期間Ｔ２においては、スイッチング素子Ｑ１〜Ｑ８を上述のようにオン・オフ制御することで、中間点間電圧Ｖｎを１００Ｖから２２０Ｖを経て３２０Ｖに昇圧した後、２２０Ｖを経て１００Ｖに降圧することを所定期間繰り返す。
（期間Ｔ４，Ｔ６）
図６Ａは図１のインバータ装置２０の期間Ｔ４，Ｔ６におけるインバータ制御信号Ｓ１〜Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ４，Ｔ６においては、各期間Ｔ３１〜Ｔ３５が時間経過に従って期間Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３５の順序で符号付けされる。
図６Ａは図１のインバータ装置２０の期間Ｔ４，Ｔ６におけるインバータ制御信号Ｓ１〜Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ４，Ｔ６においては、各期間Ｔ３１〜Ｔ３５が時間経過に従って期間Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３５の順序で符号付けされる。
図６Ｂは図６Ａの期間Ｔ３１，Ｔ３５におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ３１、Ｔ３５において、図６Ａ及び図６Ｂに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ６がオフされる。従って、中間点Ｐ２とＰ５は短絡されるので、中間点間電圧Ｖｎは０Ｖとなる。
図６Ｃは図６Ａの期間Ｔ３２，Ｔ３４におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ３２，Ｔ３４においては、図６Ａ及び図６Ｃに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７がオフされる。従って、フライングキャパシタＦＣ２に蓄積された電荷は、出力電流Ｖｏが図６Ｃのように流れることで放電されるので、中間点間電圧Ｖｎは−１００Ｖとなる。
図６Ｄは図６Ａの期間Ｔ３３におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ３３においては、図６Ａ及び図６Ｄに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８がオフされる。ここで、フライングキャパシタＦＣ２に印加される電圧が１００Ｖになるように制御をしているため、中間点間電圧Ｖｎが−２２０Ｖになる。すなわち、フライングキャパシタＦＣ２に印加される電圧は、フライングキャパシタＦＣ２の耐圧以下となる。
以上説明したように、期間Ｔ４，Ｔ５においては、スイッチング素子Ｑ１〜Ｑ８を上述のようにオン・オフ制御することで、中間点間電圧Ｖｎを０Ｖから−１００Ｖを経て−２２０Ｖに降圧した後、−１００Ｖを経て０Ｖに昇圧することを所定期間繰り返す。
（期間Ｔ５）
図７Ａは図１のインバータ装置２０の期間Ｔ５におけるインバータ制御信号Ｓ１〜Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ５においては、各期間Ｔ４１〜Ｔ４５が時間経過に従って期間Ｔ４１，Ｔ４２，Ｔ４３，Ｔ４４，Ｔ４５の順序で符号付けされる。
図７Ａは図１のインバータ装置２０の期間Ｔ５におけるインバータ制御信号Ｓ１〜Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ５においては、各期間Ｔ４１〜Ｔ４５が時間経過に従って期間Ｔ４１，Ｔ４２，Ｔ４３，Ｔ４４，Ｔ４５の順序で符号付けされる。
図７Ｂは図７Ａの期間Ｔ４１，Ｔ４５におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ４１，Ｔ４５においては、図７Ａ及び図７Ｂに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７がオフされる。従って、フライングキャパシタＦＣ２に蓄積された電荷は、出力電流Ｖｏが図７Ｂのように流れることで放電されるので、中間点間電圧Ｖｎは−１００Ｖとなる。
図７Ｃは図７Ａの期間Ｔ４２，Ｔ４４におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ４２，Ｔ４４においては、図７Ａ及び図７Ｃに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８がオフされる。ここで、フライングキャパシタＦＣ２に印加される電圧が１００Ｖになるように制御をしているため、中間点間電圧Ｖｎが−２２０Ｖになる。すなわち、フライングキャパシタＦＣ２に印加される電圧は、フライングキャパシタＦＣ２の耐圧以下となる。
図７Ｄは図７Ａの期間Ｔ４３におけるスイッチング素子Ｑ１〜Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ４３においては、図７Ａ及び図７Ｄに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がオフされる。従って、ＤＣＤＣ変換器２からの直流電圧Ｖｄｃにより、出力電流Ｖｏが図７Ｄのように負荷５を介して流れるので、中間点間電圧Ｖｎは−３２０Ｖとなる。
以上説明したように、期間Ｔ５においては、スイッチング素子Ｑ１〜Ｑ８を上述のようにオン・オフ制御することで、中間点間電圧Ｖｎを−１００Ｖから−２２０Ｖを経て−３２０Ｖに降圧した後、−２２０Ｖを経て−１００Ｖに昇圧することを所定期間繰り返す。
以上説明したように、本実施形態に係るインバータ装置２０によれば、ＤＣＤＣ変換器２からの直流電圧Ｖｄｃを、各期間Ｔ１〜Ｔ６においてパルス変調することで、図３に示す交流の出力電流Ｖｏを得ることができる。
図８は図２の比較例及び図１の実施形態１のシミュレーション結果であって、損失電力を示すグラフである。ここで、比較例及び実施形態１で用いた素子等の仕様は表１の通りである。
［表１］
――――――――――――――――――――――――――――――――――――――
従来例：
Ｑ１，Ｑ４，Ｑ５，Ｑ８：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ２，Ｑ３，Ｑ６，Ｑ７：
インフィネオン製ＩＰＢ４０７Ｎ３０Ｎ型
ＭＯＳ電界効果トランジスタ（３００Ｖ耐圧）；
出力電力：５．５ｋＷ；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタの電圧：１６０Ｖ。
――――――――――――――――――――――――――――――――――――――
実施形態１：
Ｑ１，Ｑ４，Ｑ５，Ｑ８：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ２，Ｑ３，Ｑ６，Ｑ７：
インフィネオン製ＩＰＢ０４８Ｎ１５Ｎ型
ＭＯＳ電界効果トランジスタ（１５０Ｖ耐圧）；
出力電力：５．５ｋＷ；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタＦＣ１，ＦＣ２の電圧：１００Ｖ。
――――――――――――――――――――――――――――――――――――――
――――――――――――――――――――――――――――――――――――――
従来例：
Ｑ１，Ｑ４，Ｑ５，Ｑ８：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ２，Ｑ３，Ｑ６，Ｑ７：
インフィネオン製ＩＰＢ４０７Ｎ３０Ｎ型
ＭＯＳ電界効果トランジスタ（３００Ｖ耐圧）；
出力電力：５．５ｋＷ；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタの電圧：１６０Ｖ。
――――――――――――――――――――――――――――――――――――――
実施形態１：
Ｑ１，Ｑ４，Ｑ５，Ｑ８：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ２，Ｑ３，Ｑ６，Ｑ７：
インフィネオン製ＩＰＢ０４８Ｎ１５Ｎ型
ＭＯＳ電界効果トランジスタ（１５０Ｖ耐圧）；
出力電力：５．５ｋＷ；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタＦＣ１，ＦＣ２の電圧：１００Ｖ。
――――――――――――――――――――――――――――――――――――――
本実施形態のシミュレーションでは、直流電圧Ｖｄｃが３００〜４５０Ｖの動作範囲となり、フライングキャパシタＦＣ１，ＦＣ２に印加される電圧は１００Ｖ一定となるように制御する。インフィネオン製ＩＰＢ０４８Ｎ１５Ｎ型ＭＯＳ電界効果トランジスタ（１５０Ｖ耐圧）のオン抵抗は４．８ｍΩであり、ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）のオン抵抗は４０．７ｍΩである。従って、スイッチング素子Ｑ２，Ｑ３，Ｑ６，Ｑ７の耐圧を、スイッチング素子Ｑ１，Ｑ４，Ｑ５，Ｑ８の耐圧の半分以下にすることで、オン抵抗は約８．５分の１に低下するので、導通損を大幅に低減することが可能である。
図８から明らかなように、実施形態１によれば、比較例に比べて、２３．１Ｗだけ損失を低減することが可能であることが分かる。また、一般的に耐圧が低いデバイスの方がコストも低いので、ローコスト化にも寄与する。
以上説明したように、本実施形態に係るインバータ装置２０によれば、比較例に比較して効率化でき、小型化及びコストを低減できる。
以上の実施形態１では、正の出力電圧Ｖｏの期間で期間Ｔ２と、期間Ｔ１，Ｔ３に分割して制御し、負の出力電圧Ｖｏの期間で期間Ｔ５と、期間Ｔ４，Ｔ６に分割して制御している。しかし、本発明はこれに限られず、正の出力電圧Ｖｏの期間で期間Ｔ１，Ｔ３なしに期間Ｔ２（実施形態１の期間Ｔ２の時間以上で半周期の時間以下の時間期間としてもよい）と同様に制御し、負の出力電圧Ｖｏの期間で期間Ｔ４，Ｔ６なしに期間Ｔ５（実施形態１の期間Ｔ５の時間以上で半周期の時間以下の時間期間としてもよい）と同様に制御してもよい。
（実施形態２）
図９は実施形態２に係る、フライングキャパシタを用いたインバータ装置２０Ａを含む電力システム１００Ａの構成例を示す回路図である。図９のインバータ装置２０Ａは、図１のインバータ装置２０に比較して以下の点が異なる。
（１）インバータ装置２０Ａは、インバータ部３Ａとフィルタ部４とを備えて構成される。
（２）スイッチング素子Ｑ１〜Ｑ４に代えて、スイッチング素子Ｑ１１〜Ｑ１６を備える。
（３）スイッチング素子Ｑ５〜Ｑ８に代えて、スイッチング素子Ｑ１７〜Ｑ２２を備える。
（４）フライングキャパシタＦＣ１に代えて、フライングキャパシタＦＣ１１，ＦＣ１２を備える。
（５）フライングキャパシタＦＣ２に代えて、フライングキャパシタＦＣ１３，ＦＣ１４を備える。
（６）インバータ制御信号発生回路１０に代えて、スイッチング素子Ｑ１１〜Ｑ２２にそれぞれ印加するインバータ制御信号Ｓ１１〜Ｓ２２を発生するインバータ制御信号発生回路１０Ａを備える。
以下、相違点について説明する。
図９は実施形態２に係る、フライングキャパシタを用いたインバータ装置２０Ａを含む電力システム１００Ａの構成例を示す回路図である。図９のインバータ装置２０Ａは、図１のインバータ装置２０に比較して以下の点が異なる。
（１）インバータ装置２０Ａは、インバータ部３Ａとフィルタ部４とを備えて構成される。
（２）スイッチング素子Ｑ１〜Ｑ４に代えて、スイッチング素子Ｑ１１〜Ｑ１６を備える。
（３）スイッチング素子Ｑ５〜Ｑ８に代えて、スイッチング素子Ｑ１７〜Ｑ２２を備える。
（４）フライングキャパシタＦＣ１に代えて、フライングキャパシタＦＣ１１，ＦＣ１２を備える。
（５）フライングキャパシタＦＣ２に代えて、フライングキャパシタＦＣ１３，ＦＣ１４を備える。
（６）インバータ制御信号発生回路１０に代えて、スイッチング素子Ｑ１１〜Ｑ２２にそれぞれ印加するインバータ制御信号Ｓ１１〜Ｓ２２を発生するインバータ制御信号発生回路１０Ａを備える。
以下、相違点について説明する。
図９において、ＤＣＤＣ変換器２の出力両端に、平滑用キャパシタ６が接続されるとともに、スイッチング素子Ｑ１１〜Ｑ１６の直列回路と、スイッチング素子Ｑ１７〜Ｑ２２の直列回路とが接続される。
（１）スイッチング素子Ｑ１１のソースとスイッチング素子Ｑ１２のドレインとの接続点をＰ１１とする。
（２）スイッチング素子Ｑ１２のソースとスイッチング素子Ｑ１３のドレインとの接続点をＰ１２とする。
（３）スイッチング素子Ｑ１３のソースとスイッチング素子Ｑ１４のドレインとの接続点をＰ１３（特に、中間点ともいう）とする。
（４）スイッチング素子Ｑ１４のソースとスイッチング素子Ｑ１５のドレインとの接続点をＰ１４とする。
（５）スイッチング素子Ｑ１５のソースとスイッチング素子Ｑ１６のドレインとの接続点をＰ１５とする。
（６）スイッチング素子Ｑ１７のソースとスイッチング素子Ｑ１８のドレインとの接続点をＰ１６とする。
（７）スイッチング素子Ｑ１８のソースとスイッチング素子Ｑ１９のドレインとの接続点をＰ１７とする。
（８）スイッチング素子Ｑ１９のソースとスイッチング素子Ｑ２０のドレインとの接続点をＰ１８（特に、中間点ともいう）とする。
（９）スイッチング素子Ｑ２０のソースとスイッチング素子Ｑ２１のドレインとの接続点をＰ１９とする。
（１０）スイッチング素子Ｑ２１のソースとスイッチング素子Ｑ２２のドレインとの接続点をＰ２０とする。
（２）スイッチング素子Ｑ１２のソースとスイッチング素子Ｑ１３のドレインとの接続点をＰ１２とする。
（３）スイッチング素子Ｑ１３のソースとスイッチング素子Ｑ１４のドレインとの接続点をＰ１３（特に、中間点ともいう）とする。
（４）スイッチング素子Ｑ１４のソースとスイッチング素子Ｑ１５のドレインとの接続点をＰ１４とする。
（５）スイッチング素子Ｑ１５のソースとスイッチング素子Ｑ１６のドレインとの接続点をＰ１５とする。
（６）スイッチング素子Ｑ１７のソースとスイッチング素子Ｑ１８のドレインとの接続点をＰ１６とする。
（７）スイッチング素子Ｑ１８のソースとスイッチング素子Ｑ１９のドレインとの接続点をＰ１７とする。
（８）スイッチング素子Ｑ１９のソースとスイッチング素子Ｑ２０のドレインとの接続点をＰ１８（特に、中間点ともいう）とする。
（９）スイッチング素子Ｑ２０のソースとスイッチング素子Ｑ２１のドレインとの接続点をＰ１９とする。
（１０）スイッチング素子Ｑ２１のソースとスイッチング素子Ｑ２２のドレインとの接続点をＰ２０とする。
フライングキャパシタＦＣ１１は接続点Ｐ１１と接続点Ｐ１５との間に接続され、ＤＣＤＣ変換器２の出力両端及び中間点Ｐ１３，Ｐ１８に直接に接続されない。フライングキャパシタＦＣ１２は接続点Ｐ１２と接続点Ｐ１４との間に接続され、ＤＣＤＣ変換器２の出力両端及び中間点Ｐ１３，Ｐ１８に直接に接続されない。フライングキャパシタＦＣ１３は接続点Ｐ１６と接続点Ｐ２０との間に接続され、ＤＣＤＣ変換器２の出力両端及び中間点Ｐ１３，Ｐ１８に直接に接続されない。フライングキャパシタＦＣ１４は接続点Ｐ１７と接続点Ｐ１９との間に接続され、ＤＣＤＣ変換器２の出力両端及び中間点Ｐ１３，Ｐ１８に直接に接続されない。
本実施形態では、Ｖｄｃ／３よりも低い電圧（図９の例では、８０Ｖ以下程度）で印加されるように、スイッチング素子Ｑ１１〜Ｑ２２をオン・オフ制御することを特徴としている。これにより、中間点Ｐ１３，Ｐ１８に接続されるスイッチング素子Ｑ１３，Ｑ１４，Ｑ１９，Ｑ２０、並びに中間点Ｐ１３，Ｐ１８から各スイッチング素子を介して接続される（ＤＣＤＣ変換器２の出力両端に接続されない）スイッチング素子Ｑ１２，Ｑ１５，Ｑ１８，Ｑ２１として例えば耐圧６０Ｖのデバイスを用いることで、当該デバイスのオン抵抗を大きく低減することができ、後述するようにスイッチング損失及び導通損等を大幅に低減できる。
ここで、一相の回路に設けられたフライングキャパシタの数をｋとすると、ＤＣＤＣ変換器２の出力両端に接続されないスイッチング素子Ｑ１２〜Ｑ１５，Ｑ１８〜Ｑ２１（低耐圧スイッチング素子）の耐圧を、Ｖｄｃ／（ｋ＋１）よりも低くなるように設定されたデバイスを用いる。また、フライングキャパシタＦＣ１１〜ＦＣ１４の耐圧もＶｄｃ／（ｋ＋１）よりも低くなるように設定されたキャパシタを用いる。言い換えれば、フライングキャパシタＦＣ１１〜ＦＣ１４に印加される電圧がＶｄｃ／（ｋ＋１）よりも低くなるように制御される。
インバータ制御信号発生回路１０Ａは、図１のインバータ制御信号発生回路１０と同様に、インバータ制御信号Ｓ１１〜Ｓ２２を発生してそれぞれ対応するスイッチング素子Ｑ１１〜Ｑ２２の各ゲートに印加する。実施形態２では、正の出力電圧Ｖｏの期間を５つの期間（各期間で三段階で階段形状で変化）に分割して３個の基準電圧を用いて制御し、負の出力電圧Ｖｏの期間を５つの期間（各期間で三段階で階段形状で変化）に分割して３個の基準電圧を用いて制御する。
ここで、実施形態２で用いた素子等の仕様は表２の通りである。なお、直流電圧Ｖｄｃの動作範囲を３００〜４５０Ｖとし、例えばＶｄｃ＝３２０Ｖとする。
［表２］
――――――――――――――――――――――――――――――――――――――
実施形態２：
Ｑ１１，Ｑ１６，Ｑ１７，Ｑ２２：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ１２〜Ｑ１５，Ｑ１８〜Ｑ２１：
インフィネオン製ＩＰＢ０１０Ｎ０６Ｎ型
ＭＯＳ電界効果トランジスタ（６０Ｖ耐圧）；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタＦＣ１１、ＦＣ１３の電圧：８０Ｖ；
フライングキャパシタＦＣ１２、ＦＣ１４の電圧：４０Ｖ。
――――――――――――――――――――――――――――――――――――――
――――――――――――――――――――――――――――――――――――――
実施形態２：
Ｑ１１，Ｑ１６，Ｑ１７，Ｑ２２：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ１２〜Ｑ１５，Ｑ１８〜Ｑ２１：
インフィネオン製ＩＰＢ０１０Ｎ０６Ｎ型
ＭＯＳ電界効果トランジスタ（６０Ｖ耐圧）；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタＦＣ１１、ＦＣ１３の電圧：８０Ｖ；
フライングキャパシタＦＣ１２、ＦＣ１４の電圧：４０Ｖ。
――――――――――――――――――――――――――――――――――――――
実施形態２において、インフィネオン製ＩＰＢ０１０Ｎ０６Ｎ型ＭＯＳ電界効果トランジスタ（６０Ｖ耐圧）のオン抵抗は１．０ｍΩであり、実施形態１で使用していたＭＯＳトランジスタ（１５０Ｖ耐圧）のオン抵抗４．８ｍΩに比べて、耐圧を２．５分の１にすることで低耐圧ＭＯＳトランジスタのオン抵抗の合計値が２．４分の１に低下するので、インバータ装置の導通損を大幅に低減することが可能である。
以上説明したように、本実施形態に係るインバータ装置２０Ａによれば、比較例及び実施形態１に比較して効率化でき、小型化及びコストを低減できる。
以上実施形態１及び２では、ｋ＝１、２の場合について説明したが、本発明はこれに限らず、ｋを３以上の整数に設定するようにインバータ装置を構成してもよい。ここで、ｋ＝１以上の場合において、インバータ装置は、少なくとも４個のスイッチング素子Ｑ１〜Ｑ４の第１の直列回路と、少なくとも４個のスイッチング素子Ｑ５〜Ｑ８の第２の直列回路とを備えて構成される。
本発明に係るインバータ装置は、パワーコントローラ、ＵＰＳ（Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ Ｐｏｗｅｒ Ｓｕｐｐｌｙ）、モータ用インバータ装置、車載用インバータ装置などＤＣＡＣ変換装置を含む電力システムに用いられる電力変換器等において利用できる。
１ 発電装置
２ ＤＣＤＣ変換器
３ インバータ部
４ フィルタ部
５ 負荷
６ キャパシタ
１０ インバータ制御信号発生回路
２０，２０Ａ，２０Ｂ インバータ装置
１００，１００Ａ 電力システム
Ｃ１ キャパシタ
ＦＣ１〜ＦＣ１４ フライングキャパシタ
ＦＣＣ１〜ＦＣＣ（ｎ−２） フライングキャパシタ
Ｌ１，Ｌ２ インダクタ
Ｐ１〜Ｐ２０ 接続点
Ｑ１〜Ｑ２２ スイッチング素子
Ｓ１〜Ｓ２２ インバータ制御信号
ＳＳ１〜ＳＳ（ｎ−１），ＳＳ１ｐ〜ＳＳ（ｎ−１）ｐ スイッチング素子
２ ＤＣＤＣ変換器
３ インバータ部
４ フィルタ部
５ 負荷
６ キャパシタ
１０ インバータ制御信号発生回路
２０，２０Ａ，２０Ｂ インバータ装置
１００，１００Ａ 電力システム
Ｃ１ キャパシタ
ＦＣ１〜ＦＣ１４ フライングキャパシタ
ＦＣＣ１〜ＦＣＣ（ｎ−２） フライングキャパシタ
Ｌ１，Ｌ２ インダクタ
Ｐ１〜Ｐ２０ 接続点
Ｑ１〜Ｑ２２ スイッチング素子
Ｓ１〜Ｓ２２ インバータ制御信号
ＳＳ１〜ＳＳ（ｎ−１），ＳＳ１ｐ〜ＳＳ（ｎ−１）ｐ スイッチング素子
Claims (5)
- 入力両端に入力される直流電圧を、第１及び第２の中間点及びフィルタ部を介して交流電圧に変換するインバータ装置であって、
前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第１の直列回路と、
前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第２の直列回路と、
前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記第１の中間点に接続された２個のスイッチング素子と並列に接続される第１のフライングキャパシタと、
前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記第２の中間点に接続された２個のスイッチング素子と並列に接続される第２のフライングキャパシタと、
前記第１の直列回路の少なくとも４個のスイッチング素子及び前記第２の直列回路の少なくとも４個のスイッチング素子をオン・オフ制御するための制御信号をそれぞれ発生して出力する制御信号発生回路とを備え、
前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第１のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第２のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
一相の回路当たりのフライングキャパシタの数をｋとしたときに、前記制御信号発生回路は、前記第１及び第２のフライングキャパシタに印加される電圧が前記直流電圧の（ｋ＋１）よりも低くなるように前記制御信号を発生することを特徴とするインバータ装置。 - 前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、前記第１の中間点と前記第２の中間点との間の中間点間電圧が第１の基準電圧から、第１の基準電圧よりも高い第２の基準電圧を経て最大電圧に上昇した後、当該最大電圧から第２の基準電圧を経て第１の基準電圧に下降して階段形状で変化するように、前記制御信号を発生し、
前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、前記中間点間電圧が第３の基準電圧から、第３の基準電圧よりも低い第４の基準電圧を経て最小電圧に下降した後、当該最小電圧から第４の基準電圧を経て第３の基準電圧に上昇して階段形状で変化するように、前記制御信号を発生し、
第１及び第３の基準電圧は、前記第１及び第２のフライングキャパシタの耐圧以下となるように設定され、
第２の基準電圧は、前記直流電圧から第１の基準電圧を減算した絶対電圧が設定され、
第４の基準電圧は、前記直流電圧から第３の基準電圧を減算した絶対電圧が設定されることを特徴とする請求項１記載のインバータ装置。 - 前記第１の直列回路は第１〜第４のスイッチング素子を含み、
前記第２の直列回路は第５〜第８のスイッチング素子を含み、
前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、
（１）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
（２）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
（３）第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が最大電圧となり、
前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、
（４）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
（５）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となり、
（６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が最小電圧となることを特徴とする請求項２記載のインバータ装置。 - 前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の正の期間において、前記中間点間電圧が０から第１の基準電圧を経て第２の基準電圧に上昇した後、当該第２の基準電圧から第１の基準電圧を経て０に下降して階段形状で変化するように、前記制御信号を発生し、
前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の負の期間において、前記中間点間電圧が０から第３の基準電圧を経て第４の基準電圧に下降した後、当該第４の基準電圧から第３の基準電圧を経て０に上昇して階段形状で変化するように、前記制御信号を発生することを特徴とする請求項２又は３記載のインバータ装置。 - 前記制御信号発生回路は、前記交流電圧が最大値を含む期間以外の正の期間において、
（１）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
（２）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
（３）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
前記制御信号発生回路は、前記交流電圧が最小値を含む期間以外の負の期間において、
（４）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
（５）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
（６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となることを特徴とする請求項４記載のインバータ装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018094017A JP6973286B2 (ja) | 2018-05-15 | 2018-05-15 | インバータ装置 |
| PCT/JP2019/008752 WO2019220747A1 (ja) | 2018-05-15 | 2019-03-06 | インバータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2018094017A JP6973286B2 (ja) | 2018-05-15 | 2018-05-15 | インバータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2019201473A true JP2019201473A (ja) | 2019-11-21 |
| JP6973286B2 JP6973286B2 (ja) | 2021-11-24 |
Family
ID=68540026
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2018094017A Active JP6973286B2 (ja) | 2018-05-15 | 2018-05-15 | インバータ装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JP6973286B2 (ja) |
| WO (1) | WO2019220747A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022015734A (ja) * | 2020-07-09 | 2022-01-21 | 株式会社ダイヘン | 電力変換装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016046962A (ja) * | 2014-08-26 | 2016-04-04 | 株式会社明電舎 | マルチレベル電力変換装置 |
| WO2016067614A1 (ja) * | 2014-10-29 | 2016-05-06 | パナソニックＩｐマネジメント株式会社 | 電力変換装置、およびそれを用いたパワーコンディショナ |
| US20170338748A1 (en) * | 2016-05-19 | 2017-11-23 | Abb Technology Ltd. | Resonant converters including flying capacitors |
-
2018
- 2018-05-15 JP JP2018094017A patent/JP6973286B2/ja active Active
-
2019
- 2019-03-06 WO PCT/JP2019/008752 patent/WO2019220747A1/ja active Application Filing
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016046962A (ja) * | 2014-08-26 | 2016-04-04 | 株式会社明電舎 | マルチレベル電力変換装置 |
| WO2016067614A1 (ja) * | 2014-10-29 | 2016-05-06 | パナソニックＩｐマネジメント株式会社 | 電力変換装置、およびそれを用いたパワーコンディショナ |
| US20170338748A1 (en) * | 2016-05-19 | 2017-11-23 | Abb Technology Ltd. | Resonant converters including flying capacitors |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2022015734A (ja) * | 2020-07-09 | 2022-01-21 | 株式会社ダイヘン | 電力変換装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP6973286B2 (ja) | 2021-11-24 |
| WO2019220747A1 (ja) | 2019-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US10700588B2 (en) | Multi-level inverter | |
| US8963616B2 (en) | Circuit topology for a phase connection of an inverter | |
| CA2963665A1 (en) | Two-phase three-level converter and controller therefor | |
| JP2011200099A (ja) | インバータおよびそれを搭載した電力変換装置 | |
| EP3103189A1 (en) | Multilevel inverter device and operating method | |
| WO2017157271A1 (en) | Multilevel inverters | |
| Khan et al. | Cascaded dual-buck inverter with reduced number of inductors | |
| Vukadinović et al. | Skip-duty control method for minimizing switching stress in low-power multi-level dc-dc converters | |
| Udakhe et al. | Comparison of different types of SPWM techniques for three phase seven level cascaded H-Bridge inverter | |
| Devi et al. | Comparative study on different five level inverter topologies | |
| WO2019220747A1 (ja) | インバータ装置 | |
| JPWO2018198893A1 (ja) | 電力変換システム | |
| Arias-Angulo et al. | Input current ripple cancelation by interleaving boost and Cuk DC-DC converter | |
| JP2017022843A (ja) | 多相ｄｃｄｃコンバータ | |
| JP7039430B2 (ja) | Ａｃ／ｄｃコンバータ | |
| Bangarraju et al. | Power quality improvement using solar PV H-bridge based hybrid multilevel inverter | |
| Srinithi et al. | Symmetric multilevel inverter using DC-DC zeta converter | |
| Sudhakar et al. | Design of Nine Level Inverter Topology for Three Phase Induction Motor Drives | |
| JP2021136846A (ja) | 電力変換装置 | |
| Shukla | Hardware Implementation of SPWM Based Diode Clamped Multilevel Invertr | |
| Mamilla et al. | A new generalized cascaded multilevel structure for single phase H bridge inverter | |
| Webb et al. | A Quasi Output Voltage Regulation Technique for the Zero InductorVoltage Converter | |
| Dhal et al. | Design and comparative analysis of diode clamped multilevel inverter for eliminating total harmonics using high switching frequency techniques | |
| Feloups et al. | Comparative Analysis between Two Different Control PWM Techniques Based on a Reduced-Component Multilevel Inverter | |
| Sindhuja et al. | Double-Frequency Multilevel Boost Converter |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201214 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20211005 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20211018 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6973286 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |