WO2019220747A1 - インバータ装置 - Google Patents

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WO2019220747A1
WO2019220747A1 PCT/JP2019/008752 JP2019008752W WO2019220747A1 WO 2019220747 A1 WO2019220747 A1 WO 2019220747A1 JP 2019008752 W JP2019008752 W JP 2019008752W WO 2019220747 A1 WO2019220747 A1 WO 2019220747A1
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WO
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switching element
voltage
reference voltage
switching
control signal
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PCT/JP2019/008752
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English (en)
French (fr)
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彩 村田
西川　武男
晨 陳
隆章 石井
田邊　勝隆
佳彦 山口
祐貴 鎌谷
隆圭 俵木
Original Assignee
オムロン株式会社
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
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    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode

Definitions

  • the present invention relates to an inverter device using a flying capacitor.
  • a multi-level inverter device having three or more levels can reduce the withstand voltage of the switching element to n-1 times the number of levels n compared to the conventional two-level power converter, and has a plurality of levels of voltage. Has the advantage that harmonics can be reduced.
  • An object of the present invention is to solve the above problems and provide an inverter device that can be made more efficient than conventional techniques, and that can be reduced in size and cost.
  • An inverter device that converts a DC voltage input to both ends of an input into an AC voltage via first and second intermediate points and a filter unit, A first series circuit of at least four switching elements connected between the input ends; A second series circuit of at least four switching elements connected between the input ends; A first flying capacitor connected in parallel with two switching elements connected to the first intermediate point among at least four switching elements of the first series circuit; A second flying capacitor connected in parallel with two switching elements connected to the second intermediate point among at least four switching elements of the second series circuit; A control signal generating circuit for generating and outputting control signals for on / off control of at least four switching elements of the first series circuit and at least four switching elements of the second series circuit; Prepared, Of the at least four switching elements of the first series circuit, the withstand voltages of at least two switching elements that are not directly connected to both ends of the input but are connected in parallel to the first flying capacitor are Set to be lower than the withstand voltage of at least two switching elements connected directly to Of the at least
  • the control signal generation circuit In the positive period in which the AC voltage includes the maximum value, the control signal generation circuit is configured such that the intermediate voltage between the first intermediate point and the second intermediate point is from the first reference voltage. After rising to the maximum voltage via the second reference voltage higher than the first reference voltage, the voltage decreases from the maximum voltage to the first reference voltage via the second reference voltage and changes in a staircase shape. Generating the control signal; In the negative period in which the AC voltage includes the minimum value, the control signal generation circuit is configured such that the voltage between the intermediate points is minimum from the third reference voltage through the fourth reference voltage lower than the third reference voltage.
  • the control signal is generated so as to change in a staircase shape from the minimum voltage to the third reference voltage through the fourth reference voltage after being lowered to the voltage
  • the first and third reference voltages are set to be equal to or lower than the breakdown voltage of the first and second flying capacitors
  • the second reference voltage is set to an absolute voltage obtained by subtracting the first reference voltage from the DC voltage
  • the fourth reference voltage is set to an absolute voltage obtained by subtracting the third reference voltage from the DC voltage.
  • the first series circuit includes first to fourth switching elements;
  • the second series circuit includes fifth to eighth switching elements;
  • the control signal generation circuit (1) While turning on the second switching element, the fourth switching element, the seventh switching element, and the eighth switching element, the first switching element, the third switching element, the fifth switching element, and the By turning off the switching element 6, the voltage between the intermediate points becomes the first reference voltage, (2) While turning on the first switching element, the third switching element, the seventh switching element, and the eighth switching element, the second switching element, the fourth switching element, the fifth switching element, and the By turning off the switching element 6, the voltage between the intermediate points becomes the second reference voltage, (3) While turning on the first switching element, the second switching element, the seventh switching element, and the eighth switching element, the third switching element, the fourth switching element, the fifth switching element, and the By turning off the switching element 6, the voltage between the intermediate points becomes the maximum voltage, In the negative period in which the AC voltage includes the minimum value, the control signal generation circuit (4) While turning on the
  • the control signal generation circuit is further configured to increase the voltage between the intermediate points from 0 through the first reference voltage to the second reference voltage in a positive period other than the period in which the AC voltage includes the maximum value. Generating the control signal so as to change from a second reference voltage to 0 through the first reference voltage and to change in a staircase shape; In the negative period other than the period in which the AC voltage includes the maximum value, the control signal generation circuit further includes the control signal generation circuit after the intermediate point voltage drops from 0 to the fourth reference voltage through the third reference voltage. The control signal is generated so as to rise from the fourth reference voltage to 0 through the third reference voltage and change in a staircase shape.
  • the control signal generation circuit In the positive period other than the period in which the AC voltage includes the maximum value, the control signal generation circuit (1) While turning on the third switching element, the fourth switching element, the seventh switching element, and the eighth switching element, the first switching element, the second switching element, the fifth switching element, and the By turning off the switching element 6, the voltage between the intermediate points becomes 0, (2) While turning on the second switching element, the fourth switching element, the seventh switching element, and the eighth switching element, the first switching element, the third switching element, the fifth switching element, and the By turning off the switching element 6, the voltage between the intermediate points becomes the first reference voltage, (3) While turning on the first switching element, the third switching element, the seventh switching element, and the eighth switching element, the second switching element, the fourth switching element, the fifth switching element, and the By turning off the switching element 6, the voltage between the intermediate points becomes the second reference voltage, In the negative period other than the period in which the AC voltage includes a minimum value, the control signal generation circuit, (4) The third switching element, the fourth switching element, the seventh switching element, and the
  • the inverter device of the present invention it is possible to improve the efficiency as compared with the prior art, and to reduce the size and cost.
  • FIG. 4B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 during periods T11 and T15 in FIG.
  • 4A. 4B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 during periods T12 and T14 of FIG. 4A.
  • 4B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in a period T13 in FIG. 4A.
  • 2 is a timing chart showing inverter control signals S1 to S8 and a midpoint voltage Vn in a period T2 of the inverter device 20 of FIG. FIG.
  • FIG. 5B is a circuit diagram showing on / off states of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in periods T21 and T25 in FIG. 5A.
  • FIG. 5B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in periods T22 and T24 in FIG. 5A.
  • FIG. 5B is a circuit diagram showing on / off states of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in a period T23 in FIG. 5A.
  • FIG. 2 is a timing chart showing inverter control signals S1 to S8 and a midpoint voltage Vn in periods T4 and T6 of the inverter device 20 of FIG. 6B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in periods T31 and T35 of FIG. 6A.
  • 6B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in periods T32 and T34 of FIG. 6A.
  • 6B is a circuit diagram showing on / off states of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in a period T33 in FIG.
  • FIG. 2 is a timing chart showing inverter control signals S1 to S8 and a midpoint voltage Vn in a period T5 of the inverter device 20 of FIG.
  • FIG. 7B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 during periods T41 and T45 in FIG. 7A.
  • 7B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in periods T42 and T44 of FIG. 7A.
  • FIG. 7B is a circuit diagram showing an on / off state of switching elements Q1 to Q8 and a flow of an output current Io flowing through a load 5 in a period T43 in FIG. 7A. It is a simulation result of a comparative example and Embodiment 1, and is a graph which shows power loss. It is a circuit diagram which shows the structural example of 100 A of electric power systems containing 20 A of inverter apparatuses using a flying capacitor based on Embodiment 2.
  • FIG. 2 is a circuit diagram showing a configuration of an inverter device 20B using a flying capacitor according to a comparative example disclosed in FIG.
  • switching elements SS1 to SS (n-1), SS (n-1) p to SS1p are connected in series with each other, and two pieces of voltage E / 2 are connected to both ends of the series connected series circuit.
  • a series circuit of DC power sources is connected.
  • the connection point of the two DC power supplies is grounded.
  • a flying capacitor FCC1 is connected between a connection point between the switching elements SS1 and SS2 and a connection point between the switching elements SS1p and SS2p.
  • the flying capacitor FCC2 is connected between a connection point between the switching elements SS2 and SS3 and a connection point between the switching elements SS2p and SS3p.
  • the flying capacitors FCC3 to FCC (n-3) are connected.
  • a connection point between the switching elements SS (n ⁇ 1) and SS (n ⁇ 1) p is an output terminal of the inverter device 20B.
  • the switching element pairs (SS1 and SS1p; SS2 and SS2p; ...; SS (n-1) and SS (n-1) p) corresponding to the vertical direction in FIG. Control is performed to complementarily perform on / off operations.
  • the (n ⁇ 2) flying capacitors FCC1 to FCC (n ⁇ 2) floating in the inverter device 20B have voltage E (n ⁇ 1)
  • the inverter device 20B can obtain a multi-level output voltage by adding and subtracting these voltages and the input voltage.
  • FIG. 1 is a circuit diagram illustrating a configuration example of a power system 100 including an inverter device 20 using a flying capacitor according to the first embodiment.
  • the power generation device 1 that is a solar cell power generation device generates a predetermined DC voltage, and then converts the voltage of the inverter device 20 via the DCDC converter 2 that performs voltage conversion and the like and the smoothing capacitor 6. Output to the inverter unit 3.
  • the inverter unit 3 generates a midpoint voltage Vn between the AC voltages by switching the DC voltage Vdc input from both ends of the DCDC converter 2 using the switching elements Q1 to Q8, thereby generating the filter unit 4 Output via.
  • the filter unit 4 includes two inductors L1 and L2 and a capacitor C1, and reduces the harmonics of the output AC voltage by low-pass filtering the input midpoint voltage Vn.
  • the AC output voltage Vo is output to a load 5 that is an AC load such as a power system.
  • the inverter part 3 and the filter part 4 are provided, and the inverter apparatus 20 is comprised.
  • the inverter unit 3 (1) a circuit connected between both ends of the capacitor 6, a first series circuit in which four switching elements Q 1 to Q 4 are directly connected to each other; (2) a circuit connected between both ends of the capacitor 6, and a second series circuit in which the four switching elements Q5 to Q8 are directly connected to each other; (3) Connected between a connection point P1 between the source of the switching element Q1 and the drain of the switching element Q2 and a connection point P3 between the source of the switching element Q3 and the drain of the switching element Q4 (DCDC Flying capacitor FC1 (not directly connected to both ends of output of converter 2 and intermediate points P2, P5); (4) Connected between a connection point P4 between the source of the switching element Q5 and the drain of the switching element Q6 and a connection point P6 between the source of the switching element Q7 and the drain of the switching element Q8 (DCDC Flying capacitor FC2 (not directly connected to both ends of output of converter 2 and intermediate points P2, P5); (5) an inverter control signal generation circuit 10 that includes
  • connection points P1 to P6, P2 and P5 are particularly referred to as intermediate points.
  • the switching elements Q1, Q4, Q5, Q8 connected to both ends of the output of the DCDC converter 2 are, for example, high breakdown voltage SiC field effect transistors.
  • the switching elements Q2, Q3, Q6, and Q7 that are not connected to both ends of the output of the DCDC converter 2 and are connected to the intermediate points P2 and P5 are, for example, a low withstand voltage MOS electric field that has a withstand voltage lower than that of an SiC field effect transistor Use effect transistors.
  • the midpoint voltage Vn between the connection point P2 between the source of the switching element Q2 and the drain of the switching element Q3, and the connection point P5 between the source of the switching element Q6 and the drain of the switching element Q7 is a filter unit. 4 is output to the load 5 via 4.
  • FIG. 3 is a timing chart showing the midpoint voltage Vn and the output voltage Vo of the inverter device 20 of FIG.
  • the positive period of the output voltage Vo is divided into periods T1, T2, and T3, and the negative period of the output voltage Vo is divided into periods T4, T5, and T6.
  • the periods T1, T3, T4, and T6 have the same time.
  • the DC voltage Vdc 320V.
  • the midpoint voltage Vn is 0 V, the first reference voltage VR1 (100 V in the example of FIG. 3), and the second reference voltage VR2.
  • the inverter control signals S1 to S1 are changed so as to change in a staircase shape (ie, the DC voltage Vdc is pulse-modulated) without a large change (that is, without a change in the DC voltage Vdc).
  • S8 is generated.
  • the midpoint voltage Vn is set to the first reference voltage VR1 (100 V in the example of FIG. 3) and the second reference voltage VR2 (example of FIG. 3).
  • Inverter control signals S1 to S8 are generated.
  • the midpoint voltage Vn is 0 V
  • the third reference voltage VR3 ⁇ 100 V in the example of FIG. 3
  • the fourth reference voltage Inverter control signal so as to change in a staircase shape (ie, pulse-modulate the DC voltage Vdc) without a large change with respect to VR4 ( ⁇ 220 V in the example of FIG.
  • the inverter control signal generation circuit 10 in the period T5, the midpoint voltage Vn is changed to the third reference voltage VR3 ( ⁇ 100 V in the example of FIG. 3) and the fourth reference voltage VR4 (FIG. 3). In the example, it changes in a staircase shape (with no change in the DC voltage Vdc) between the minimum voltage Vmin and the minimum voltage Vmin ( ⁇ 320 V in the example of FIG. 3) (ie, the DC voltage Vdc is changed). Inverter control signals S1 to S8 are generated so as to perform pulse modulation.
  • the voltage applied to the flying capacitors FC1 and FC2 is about Vdc / 2, but in this embodiment, the voltage is lower than Vdc / 2 (in the example of FIG. 3, 110V of 160V or less).
  • the switching elements Q1 to Q8 are controlled to be turned on / off such that the switching elements Q1 to Q8 are applied.
  • the on-resistance of the device can be greatly reduced. Loss and conduction loss can be greatly reduced.
  • switching elements Q2, Q3, Q6, Q7 low breakdown voltage
  • a device in which the withstand voltage of the switching element is set to be lower than Vdc / (k + 1) is used.
  • the capacitor set so that the withstand voltage of the flying capacitors FC1 and FC2 is also lower than Vdc / (k + 1) is used.
  • the voltage applied to the flying capacitors FC1 and FC2 is controlled to be lower than Vdc / (k + 1).
  • each of the periods T1 to T6 is encoded in the order of periods T1, T2, T3, T4, T5, and T6 as time elapses, and is defined as follows. Note that the periods T1 to T6 are repeated by repeating the output voltage Vo.
  • Period T1 is a period during which the output voltage Vo rises from 0V.
  • the boundary between the period T1 and the period T2 is a timing at which the output voltage Vo is approximately one half of Vdc.
  • the period T2 is a period including the maximum value of the output voltage Vo.
  • the boundary point between the period T2 and the period T3 is a timing at which the output voltage Vo is approximately one half of Vdc.
  • Period T3 is a period during which the output voltage Vo drops to 0V.
  • Period T4 is a period during which the output voltage Vo drops from 0V.
  • the boundary between the period T4 and the period T5 is a timing at which the output voltage Vo is approximately one half of ⁇ Vdc.
  • the period T5 is a period including the minimum value of the output voltage Vo.
  • the boundary between the period T5 and the period T6 is a timing at which the output voltage Vo is approximately one half of ⁇ Vdc.
  • Period T6 is a period during which the output voltage Vo rises to 0V.
  • the boundary between the period T6 and the next period T1 is the timing at which the output voltage Vo becomes approximately 0V.
  • FIG. 4A is a timing chart showing the inverter control signals S1 to S8 and the midpoint voltage Vn in the periods T1 and T3 of the inverter device 20 of FIG.
  • the periods T11 to T15 are encoded in the order of the periods T11, T12, T13, T14, and T15 as time passes.
  • FIG. 4B is a circuit diagram showing the on / off state of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the periods T11 and T15 of FIG. 4A.
  • switching elements Q3, Q4, Q7, and Q8 are turned on, while switching elements Q1, Q2, Q5, and Q6 are turned off. Therefore, the intermediate points P2 and P5 are short-circuited, and the intermediate point voltage Vn becomes 0V.
  • FIG. 4C is a circuit diagram showing the on / off states of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the periods T12 and T14 of FIG. 4A.
  • switching elements Q2, Q4, Q7, and Q8 are turned on, while switching elements Q1, Q3, Q5, and Q6 are turned off. Therefore, since the electric charge accumulated in the flying capacitor FC1 is discharged when the output current Vo flows as shown in FIG. 4C, the intermediate point voltage Vn becomes 100V.
  • FIG. 4D is a circuit diagram showing the on / off states of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the period T13 in FIG. 4A.
  • switching elements Q1, Q3, Q7, and Q8 are turned on, while switching elements Q2, Q4, Q5, and Q6 are turned off.
  • the voltage applied to the flying capacitor FC1 is controlled to be 100V, the voltage Vn between the intermediate points is 220V. That is, the voltage applied to the flying capacitor FC1 is equal to or lower than the withstand voltage of the flying capacitor FC1.
  • the switching elements Q1 to Q8 are turned on / off as described above to increase the voltage Vn between the intermediate points from 0V to 100V through 220V, and then to 100V. After that, the voltage reduction to 0V is repeated for a predetermined period.
  • FIG. 5A is a timing chart showing the inverter control signals S1 to S8 and the midpoint voltage Vn in the period T2 of the inverter device 20 of FIG.
  • the periods T21 to T25 are encoded in the order of the periods T21, T22, T23, T24, and T25 as time elapses.
  • FIG. 5B is a circuit diagram showing the on / off state of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the periods T21 and T25 of FIG. 5A.
  • switching elements Q2, Q4, Q7, and Q8 are turned on, while switching elements Q1, Q3, Q5, and Q6 are turned off. Therefore, since the electric charge accumulated in the flying capacitor FC1 is discharged when the output current Vo flows as shown in FIG. 5B, the voltage Vn between the intermediate points becomes 100V.
  • FIG. 5C is a circuit diagram showing the on / off state of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the periods T22 and T24 of FIG. 5A.
  • switching elements Q1, Q3, Q7, and Q8 are turned on, while switching elements Q2, Q4, Q5, and Q6 are turned off.
  • the voltage applied to the flying capacitor FC1 is controlled to be 100V, the voltage Vn between the intermediate points is 220V. That is, the voltage applied to the flying capacitor FC1 is equal to or lower than the withstand voltage of the flying capacitor FC1.
  • FIG. 5D is a circuit diagram showing the on / off states of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the period T23 in FIG. 5A.
  • switching elements Q1, Q2, Q7, Q8 are turned on, while switching elements Q3, Q4, Q5, Q6 are turned off. Accordingly, since the output current Vo flows through the load 5 as shown in FIG. 5D due to the DC voltage Vdc from the DCDC converter 2, the voltage Vn between the intermediate points is 320V.
  • the switching elements Q1 to Q8 are turned on / off as described above, so that the voltage Vn between the intermediate points is boosted from 100V to 220V through 320V, and then through 220V to 100V.
  • the step-down is repeated for a predetermined period.
  • FIG. 6A is a timing chart showing the inverter control signals S1 to S8 and the midpoint voltage Vn in the periods T4 and T6 of the inverter device 20 of FIG.
  • the periods T31 to T35 are encoded in the order of the periods T31, T32, T33, T34, and T35 as time passes.
  • FIG. 6B is a circuit diagram showing the on / off state of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the periods T31 and T35 of FIG. 6A.
  • switching elements Q3, Q4, Q7, and Q8 are turned on, while switching elements Q1, Q2, Q5, and Q6 are turned off. Therefore, the intermediate points P2 and P5 are short-circuited, and the intermediate point voltage Vn becomes 0V.
  • 6C is a circuit diagram showing the on / off state of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the periods T32 and T34 of FIG. 6A.
  • switching elements Q3, Q4, Q6, and Q8 are turned on, while switching elements Q1, Q2, Q5, and Q7 are turned off. Accordingly, since the electric charge accumulated in the flying capacitor FC2 is discharged when the output current Vo flows as shown in FIG. 6C, the voltage Vn between the intermediate points becomes ⁇ 100V.
  • FIG. 6D is a circuit diagram showing the on / off state of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the period T33 in FIG. 6A.
  • switching elements Q3, Q4, Q5, and Q7 are turned on, while switching elements Q1, Q2, Q6, and Q8 are turned off.
  • the voltage applied to the flying capacitor FC2 is controlled to be 100V, the voltage Vn between the intermediate points is -220V. That is, the voltage applied to the flying capacitor FC2 is equal to or lower than the withstand voltage of the flying capacitor FC2.
  • the voltage Vn between the intermediate points is lowered from 0V to ⁇ 220V through ⁇ 100V, Stepping up the voltage to 0V through ⁇ 100V is repeated for a predetermined period.
  • FIG. 7A is a timing chart showing the inverter control signals S1 to S8 and the midpoint voltage Vn in the period T5 of the inverter device 20 of FIG.
  • the periods T41 to T45 are encoded in the order of the periods T41, T42, T43, T44, and T45 as time elapses.
  • FIG. 7B is a circuit diagram showing the on / off states of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the periods T41 and T45 of FIG. 7A.
  • switching elements Q3, Q4, Q6, and Q8 are turned on, while switching elements Q1, Q2, Q5, and Q7 are turned off. Therefore, since the electric charge accumulated in the flying capacitor FC2 is discharged when the output current Vo flows as shown in FIG. 7B, the voltage Vn between the intermediate points becomes ⁇ 100V.
  • FIG. 7C is a circuit diagram showing the on / off state of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the periods T42 and T44 of FIG. 7A.
  • switching elements Q3, Q4, Q5, and Q7 are turned on, while switching elements Q1, Q2, Q6, and Q8 are turned off.
  • the voltage applied to the flying capacitor FC2 is controlled to be 100V, the voltage Vn between the intermediate points is -220V. That is, the voltage applied to the flying capacitor FC2 is equal to or lower than the withstand voltage of the flying capacitor FC2.
  • FIG. 7D is a circuit diagram showing the on / off states of the switching elements Q1 to Q8 and the flow of the output current Io flowing through the load 5 in the period T43 in FIG. 7A.
  • switching elements Q3, Q4, Q5, and Q6 are turned on, while switching elements Q1, Q2, Q7, and Q8 are turned off. Accordingly, since the output current Vo flows through the load 5 as shown in FIG. 7D due to the DC voltage Vdc from the DCDC converter 2, the voltage Vn between the intermediate points becomes ⁇ 320V.
  • the switching elements Q1 to Q8 are turned on / off as described above, so that the voltage Vn between the intermediate points is stepped down from ⁇ 100V to ⁇ 320V to ⁇ 320V, and then ⁇ Stepping up the voltage to ⁇ 100 V through 220 V is repeated for a predetermined period.
  • the direct current voltage Vdc from the DCDC converter 2 is subjected to pulse modulation in each of the periods T1 to T6, whereby the alternating current output current Vo shown in FIG. Can be obtained.
  • FIG. 8 is a graph showing the loss power, which is a simulation result of the comparative example of FIG. 2 and the embodiment 1 of FIG.
  • the specifications of the elements used in the comparative example and Embodiment 1 are as shown in Table 1.
  • Embodiment 1 Q1, Q4, Q5, Q8: ROHM SCT3017AL MOS field effect transistor (650V breakdown voltage); Q2, Q3, Q6, Q7: Infineon IPB048N15N type MOS field effect transistor (withstand voltage of 150V); Output power: 5.5 kW; Switching frequency: 80 kHz; Voltage of flying capacitors FC1 and FC2: 100V. ⁇
  • control is performed so that the DC voltage Vdc is in the operating range of 300 to 450 V, and the voltage applied to the flying capacitors FC1 and FC2 is constant at 100 V.
  • the on-resistance of Infineon IPB048N15N type MOS field effect transistor (150V withstand voltage) is 4.8 m ⁇
  • the on-resistance of Rohm SCT3017AL type MOS field effect transistor (650V withstand voltage) is 40.7 m ⁇ . Accordingly, the ON resistance is reduced to about 1 / 8.5 by reducing the breakdown voltage of the switching elements Q2, Q3, Q6, and Q7 to less than half of the breakdown voltage of the switching elements Q1, Q4, Q5, and Q8. The loss can be greatly reduced.
  • the loss can be reduced by 23.1 W compared to the comparative example.
  • a device having a lower withstand voltage has a lower cost, which contributes to a lower cost.
  • the efficiency can be improved as compared with the comparative example, and the size and cost can be reduced.
  • control is performed by dividing into the period T2 and the periods T1 and T3 during the period of the positive output voltage Vo, and divided into the period T5 and the periods T4 and T6 during the period of the negative output voltage Vo.
  • the present invention is not limited to this, and the period T2 without the periods T1 and T3 in the period of the positive output voltage Vo (may be a time period not less than the period T2 of the first embodiment and not more than a half cycle time).
  • Control is performed in the same way, and the control is performed in the same manner as the period T5 (which may be a time period longer than the period T5 of the first embodiment and less than a half period) without the periods T4 and T6 in the period of the negative output voltage Vo. Also good.
  • FIG. 9 is a circuit diagram showing a configuration example of a power system 100A including an inverter device 20A using a flying capacitor according to the second embodiment.
  • the inverter device 20A in FIG. 9 differs from the inverter device 20 in FIG. 1 in the following points.
  • the inverter device 20 ⁇ / b> A includes the inverter unit 3 ⁇ / b> A and the filter unit 4.
  • Switching elements Q11 to Q16 are provided instead of the switching elements Q1 to Q4.
  • Switching elements Q17 to Q22 are provided instead of the switching elements Q5 to Q8.
  • the flying capacitors FC11 and FC12 are provided in place of the flying capacitor FC1.
  • the flying capacitors FC13 and FC14 are provided in place of the flying capacitor FC2.
  • an inverter control signal generation circuit 10A that generates inverter control signals S11 to S22 to be applied to the switching elements Q11 to Q22, respectively, is provided. Hereinafter, differences will be described.
  • a smoothing capacitor 6 is connected to both ends of the output of the DCDC converter 2, and a series circuit of switching elements Q11 to Q16 and a series circuit of switching elements Q17 to Q22 are connected.
  • a connection point between the source of the switching element Q11 and the drain of the switching element Q12 is P11.
  • a connection point between the source of the switching element Q12 and the drain of the switching element Q13 is P12.
  • a connection point between the source of the switching element Q13 and the drain of the switching element Q14 is P13 (in particular, also referred to as an intermediate point).
  • a connection point between the source of the switching element Q14 and the drain of the switching element Q15 is P14.
  • a connection point between the source of the switching element Q15 and the drain of the switching element Q16 is P15.
  • a connection point between the source of the switching element Q17 and the drain of the switching element Q18 is P16.
  • a connection point between the source of the switching element Q18 and the drain of the switching element Q19 is P17.
  • a connection point between the source of the switching element Q19 and the drain of the switching element Q20 is P18 (in particular, also referred to as an intermediate point).
  • a connection point between the source of the switching element Q20 and the drain of the switching element Q21 is P19.
  • a connection point between the source of the switching element Q21 and the drain of the switching element Q22 is P20.
  • the flying capacitor FC11 is connected between the connection point P11 and the connection point P15, and is not directly connected to both output ends of the DCDC converter 2 and the intermediate points P13 and P18.
  • the flying capacitor FC12 is connected between the connection point P12 and the connection point P14, and is not directly connected to both ends of the output of the DCDC converter 2 and the intermediate points P13 and P18.
  • the flying capacitor FC13 is connected between the connection point P16 and the connection point P20, and is not directly connected to both ends of the output of the DCDC converter 2 and the intermediate points P13 and P18.
  • the flying capacitor FC14 is connected between the connection point P17 and the connection point P19, and is not directly connected to both ends of the output of the DCDC converter 2 and the intermediate points P13 and P18.
  • the switching elements Q11 to Q22 are controlled to be turned on / off so that the voltage is applied at a voltage lower than Vdc / 3 (in the example of FIG. 9, about 80 V or less).
  • the switching elements Q13, Q14, Q19, Q20 connected to the intermediate points P13, P18 and the intermediate points P13, P18 are connected via the switching elements (not connected to both ends of the output of the DCDC converter 2).
  • the withstand voltages of the switching elements Q12 to Q15 and Q18 to Q21 (low withstand voltage switching elements) not connected to both ends of the output of the DCDC converter 2 are represented by Vdc.
  • a device set to be lower than / (k + 1) is used.
  • the capacitors set so that the withstand voltages of the flying capacitors FC11 to FC14 are also lower than Vdc / (k + 1) are used.
  • the voltage applied to the flying capacitors FC11 to FC14 is controlled to be lower than Vdc / (k + 1).
  • the inverter control signal generation circuit 10A generates inverter control signals S11 to S22 and applies them to the respective gates of the corresponding switching elements Q11 to Q22, similarly to the inverter control signal generation circuit 10 of FIG.
  • the period of the positive output voltage Vo is divided into five periods (changes stepwise in three stages in each period) and is controlled using three reference voltages
  • Embodiment 2 Q11, Q16, Q17, Q22: ROHM SCT3017AL MOS field effect transistor (650V breakdown voltage); Q12 to Q15, Q18 to Q21: Infineon IPB010N06N MOS field effect transistor (60V breakdown voltage); Switching frequency: 80 kHz; Voltage of flying capacitors FC11 and FC13: 80V; Voltage of flying capacitors FC12 and FC14: 40V. ⁇
  • the on-resistance of the IPB010N06N type MOS field effect transistor (60V withstand voltage) manufactured by Infineon is 1.0 m ⁇ , which is compared with the on-resistance of 4.8 m ⁇ of the MOS transistor (150V withstand voltage) used in the first embodiment.
  • the breakdown voltage By reducing the breakdown voltage to 1/2, the total on-resistance of the low breakdown voltage MOS transistor is reduced to 1/2. Therefore, it is possible to significantly reduce the conduction loss of the inverter device. is there.
  • the efficiency can be improved as compared with the comparative example and the first embodiment, and the size and cost can be reduced.
  • the inverter device may be configured to set k to an integer of 3 or more.
  • the inverter device includes a first series circuit of at least four switching elements Q1 to Q4 and a second series circuit of at least four switching elements Q5 to Q8. Configured.
  • the inverter device can be used in a power converter or the like used in a power system including a DCAC converter such as a power controller, UPS (Uninterruptable Power Supply), a motor inverter device, and an in-vehicle inverter device.
  • a DCAC converter such as a power controller, UPS (Uninterruptable Power Supply)
  • UPS Uninterruptable Power Supply

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Abstract

入力両端に入力される直流電圧を、第１及び第２の中間点及びフィルタ部を介して交流電圧に変換するインバータ装置であって、それぞれ少なくとも４個のスイッチング素子の第１及び第２の直列回路と、第１の中間点に接続された２個のスイッチング素子と並列に接続される第１のフライングキャパシタと、第２の中間点に接続された２個のスイッチング素子と並列に接続される第２のフライングキャパシタと、第１及び第２の直列回路のスイッチング素子をオン・オフ制御するための制御信号を発生する制御信号発生回路とを備える。一相の回路当たりのフライングキャパシタの数をｋとしたときに、制御信号発生回路は、第１及び第２のフライングキャパシタに印加される電圧が直流電圧の（ｋ＋１）よりも低くなるように制御信号を発生する。

Description

インバータ装置
　本発明は、フライングキャパシタを用いたインバータ装置に関する。
　近年、種々のマルチレベルインバータ装置のトポロジーが提案検討されている（例えば、特許文献１、非特許文献１参照）。レベル数が３以上のマルチレベルインバータ装置は、従来の２レベルの電力変換器に比較して、レベル数ｎに対してスイッチング素子の耐圧をｎ－１分の１に低減でき、複数レベルの電圧を出力するので高調波を低減できるという、利点があった。
特開２０１６－０５９１３２号公報（図１）
持館沙英ほか，「フライングキャパシタマルチレベル変換器を用いたモータドライブシステムの総合損失の低減に関する実験的検証」，平成２９年電気学会産業応用部門大会講演論文集，Ｉ－１０５，ｐｐ．Ｉ４７３～Ｉ４７８，２０１７年８月（図１）
　しかしながら、従来は、インバータ装置の相間レベル数が２ないし３レベルであったため、スイッチング損が大きく、そのため、インバータ装置の効率が低く、小型化できないという課題があった。また、５レベル以上のインバータ装置のトポロジーも提案されているが、スイッチング素子数が増えることで、導通損が増え、コスト増に対して効率向上が限定的であるという課題があった。
　本発明の目的は以上の課題を解決し、従来技術に比較して効率化でき、小型化及びコストを低減できるインバータ装置を提供することにある。
　本発明の一態様にかかるインバータ装置は、
　入力両端に入力される直流電圧を、第１及び第２の中間点及びフィルタ部を介して交流電圧に変換するインバータ装置であって、
　前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第１の直列回路と、
　前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第２の直列回路と、
　前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記第１の中間点に接続された２個のスイッチング素子と並列に接続される第１のフライングキャパシタと、
　前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記第２の中間点に接続された２個のスイッチング素子と並列に接続される第２のフライングキャパシタと、
　前記第１の直列回路の少なくとも４個のスイッチング素子及び前記第２の直列回路の少なくとも４個のスイッチング素子をオン・オフ制御するための制御信号をそれぞれ発生して出力する制御信号発生回路とを備え、
　前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第１のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
　前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第２のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
　一相の回路当たりのフライングキャパシタの数をｋとしたときに、前記制御信号発生回路は、前記第１及び第２のフライングキャパシタに印加される電圧が前記直流電圧の（ｋ＋１）分の１よりも低くなるように前記制御信号を発生することを特徴とする。
　前記インバータ装置において、
　前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、前記第１の中間点と前記第２の中間点との間の中間点間電圧が第１の基準電圧から、第１の基準電圧よりも高い第２の基準電圧を経て最大電圧に上昇した後、当該最大電圧から第２の基準電圧を経て第１の基準電圧に下降して階段形状で変化するように、前記制御信号を発生し、
　前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、前記中間点間電圧が第３の基準電圧から、第３の基準電圧よりも低い第４の基準電圧を経て最小電圧に下降した後、当該最小電圧から第４の基準電圧を経て第３の基準電圧に上昇して階段形状で変化するように、前記制御信号を発生し、
　第１及び第３の基準電圧は、前記第１及び第２のフライングキャパシタの耐圧以下となるように設定され、
　第２の基準電圧は、前記直流電圧から第１の基準電圧を減算した絶対電圧が設定され、
　第４の基準電圧は、前記直流電圧から第３の基準電圧を減算した絶対電圧が設定されることを特徴とする。
　また、前記インバータ装置において、
　前記第１の直列回路は第１～第４のスイッチング素子を含み、
　前記第２の直列回路は第５～第８のスイッチング素子を含み、
　前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、
（１）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
（２）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
（３）第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が最大電圧となり、
　前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、
（４）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
（５）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となり、
（６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が最小電圧となることを特徴とする。
　さらに、前記インバータ装置において、
　前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の正の期間において、前記中間点間電圧が０から第１の基準電圧を経て第２の基準電圧に上昇した後、当該第２の基準電圧から第１の基準電圧を経て０に下降して階段形状で変化するように、前記制御信号を発生し、
　前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の負の期間において、前記中間点間電圧が０から第３の基準電圧を経て第４の基準電圧に下降した後、当該第４の基準電圧から第３の基準電圧を経て０に上昇して階段形状で変化するように、前記制御信号を発生することを特徴とする。
　またさらに、前記インバータ装置において、
　前記制御信号発生回路は、前記交流電圧が最大値を含む期間以外の正の期間において、
（１）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
（２）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
（３）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
　前記制御信号発生回路は、前記交流電圧が最小値を含む期間以外の負の期間において、
（４）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
（５）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
（６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となることを特徴とする。
　従って、本発明に係るインバータ装置によれば、従来技術に比較して効率化でき、小型化及びコストを低減できる。
実施形態１に係る、フライングキャパシタを用いたインバータ装置２０を含む電力システム１００の構成例を示す回路図である。 比較例に係る、フライングキャパシタを用いたインバータ装置２０の構成を示す回路図である。 図１のインバータ装置２０の中点間電圧Ｖｎ及び出力電圧Ｖｏを示すタイミングチャートである。 図１のインバータ装置２０の期間Ｔ１，Ｔ３におけるインバータ制御信号Ｓ１～Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。 図４Ａの期間Ｔ１１，Ｔ１５におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図４Ａの期間Ｔ１２，Ｔ１４におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図４Ａの期間Ｔ１３におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図１のインバータ装置２０の期間Ｔ２におけるインバータ制御信号Ｓ１～Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。 図５Ａの期間Ｔ２１，Ｔ２５におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図５Ａの期間Ｔ２２，Ｔ２４におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図５Ａの期間Ｔ２３におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図１のインバータ装置２０の期間Ｔ４，Ｔ６におけるインバータ制御信号Ｓ１～Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。 図６Ａの期間Ｔ３１，Ｔ３５におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図６Ａの期間Ｔ３２，Ｔ３４におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図６Ａの期間Ｔ３３におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図１のインバータ装置２０の期間Ｔ５におけるインバータ制御信号Ｓ１～Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。 図７Ａの期間Ｔ４１，Ｔ４５におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図７Ａの期間Ｔ４２，Ｔ４４におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 図７Ａの期間Ｔ４３におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。 比較例及び実施形態１のシミュレーション結果であって、損失電力を示すグラフである。 実施形態２に係る、フライングキャパシタを用いたインバータ装置２０Ａを含む電力システム１００Ａの構成例を示す回路図である。
　以下、比較例及び本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
（比較例）
　図２は、非特許文献１の図１において開示された、比較例に係る、フライングキャパシタを用いたインバータ装置２０Ｂの構成を示す回路図である。
　図２において、スイッチング素子ＳＳ１～ＳＳ（ｎ－１），ＳＳ（ｎ－１）ｐ～ＳＳ１ｐが互いに直列に接続され、当該直列接続され直列回路の両端に、それぞれ電圧Ｅ／２である２個の直流電源の直列回路が接続される。ここで、２個の直流電源の接続点は接地される。スイッチング素子ＳＳ１とＳＳ２との接続点と、スイッチング素子ＳＳ１ｐとＳＳ２ｐとの接続点との間にフライングキャパシタＦＣＣ１が接続される。また、スイッチング素子ＳＳ２とＳＳ３との接続点と、スイッチング素子ＳＳ２ｐとＳＳ３ｐとの接続点との間にフライングキャパシタＦＣＣ２が接続される。以下同様にフライングキャパシタＦＣＣ３～ＦＣＣ（ｎ－３）が接続され、さらに、スイッチング素子ＳＳ（ｎ－２）とＳＳ（ｎ－１）との接続点と、スイッチング素子ＳＳ（ｎ－１）ｐとＳＳ（ｎ－２）ｐとの接続点との間にフライングキャパシタＦＣＣ（ｎ－２）が接続される。そして、スイッチング素子ＳＳ（ｎ－１）とＳＳ（ｎ－１）ｐとの接続点がインバータ装置２０Ｂの出力端子となる。
　以上のように構成されたインバータ装置２０Ｂにおいて、図２の上下方向に対応するスイッチング素子対（ＳＳ１とＳＳ１ｐ；ＳＳ２とＳＳ２ｐ；…；ＳＳ（ｎ－１）とＳＳ（ｎ－１）ｐ）は相補的にオン・オフ動作を行うように制御される。ここで、マルチレベルインバータ装置２０Ｂのレベル数をｎとすると、当該インバータ装置２０Ｂ内でフローティングした（ｎ－２）個のフライングキャパシタＦＣＣ１～ＦＣＣ（ｎ－２）は、それぞれ電圧Ｅ（ｎ－１）ずつ異なる電圧を保持し、当該インバータ装置２０Ｂは、それらの電圧と入力電圧との加減算によりマルチレベルの出力電圧を得ることができる。
（実施形態１）
　図１は、実施形態１に係る、フライングキャパシタを用いたインバータ装置２０を含む電力システム１００の構成例を示す回路図である。
　図１の電力システム１００において、例えば太陽電池発電装置である発電装置１は、所定の直流電圧を発電した後、電圧変換等を行うＤＣＤＣ変換器２及び平滑用キャパシタ６を介してインバータ装置２０のインバータ部３に出力する。インバータ部３は、ＤＣＤＣ変換器２から入力両端を介して入力される直流電圧Ｖｄｃを、スイッチング素子Ｑ１～Ｑ８を用いてスイッチングすることで交流電圧の中点間電圧Ｖｎを発生してフィルタ部４を介して出力する。フィルタ部４は、２個のインダクタＬ１，Ｌ２とキャパシタＣ１とを備えて構成され、入力される中点間電圧Ｖｎを低域通過ろ波することで、出力交流電圧の高調波を低減し、当該交流の出力電圧Ｖｏを、例えば電力系統などの交流負荷である負荷５に出力する。ここで、インバータ部３とフィルタ部４とを備えて、インバータ装置２０を構成する。
　インバータ部３は、
（１）キャパシタ６の両端間に接続された回路であって、４個のスイッチング素子Ｑ１～Ｑ４が互いに直接に接続された第１の直列回路と、
（２）キャパシタ６の両端間に接続された回路であって、４個のスイッチング素子Ｑ５～Ｑ８が互いに直接に接続された第２の直列回路と、
（３）スイッチング素子Ｑ１のソースとスイッチング素子Ｑ２のドレインとの間の接続点Ｐ１と、スイッチング素子Ｑ３のソースとスイッチング素子Ｑ４のドレインとの間の接続点Ｐ３との間に接続された（ＤＣＤＣ変換器２の出力両端及び中間点Ｐ２，Ｐ５に直接に接続されない）フライングキャパシタＦＣ１と、
（４）スイッチング素子Ｑ５のソースとスイッチング素子Ｑ６のドレインとの間の接続点Ｐ４と、スイッチング素子Ｑ７のソースとスイッチング素子Ｑ８のドレインとの間の接続点Ｐ６との間に接続された（ＤＣＤＣ変換器２の出力両端及び中間点Ｐ２，Ｐ５に直接に接続されない）フライングキャパシタＦＣ２と、
（５）ドライバ回路を含み、スイッチング素子Ｑ１～Ｑ８のオン・オフを制御するためのインバータ制御信号Ｓ１～Ｓ８を発生してスイッチング素子Ｑ１～Ｑ８の各ゲートに出力するインバータ制御信号発生回路１０と
を備えて構成される。
　なお、接続点Ｐ１～Ｐ６のうち特にＰ２，Ｐ５を中間点という。ここで、ＤＣＤＣ変換器２の出力両端に接続されるスイッチング素子Ｑ１，Ｑ４，Ｑ５，Ｑ８は例えば、高耐圧のＳｉＣ電界効果トランジスタを用いる。また、ＤＣＤＣ変換器２の出力両端に接続されず、中間点Ｐ２，Ｐ５に接続されるスイッチング素子Ｑ２，Ｑ３，Ｑ６，Ｑ７は例えば、ＳｉＣ電界効果トランジスタよりも低い耐圧である低耐圧のＭＯＳ電界効果トランジスタを用いる。
　スイッチング素子Ｑ２のソースとスイッチング素子Ｑ３のドレインとの間に接続点Ｐ２と、スイッチング素子Ｑ６のソースとスイッチング素子Ｑ７のドレインとの間に接続点Ｐ５との間の中点間電圧Ｖｎはフィルタ部４を介して負荷５に出力される。
　図３は図１のインバータ装置２０の中点間電圧Ｖｎ及び出力電圧Ｖｏを示すタイミングチャートである。図３に示すように、出力電圧Ｖｏの正の期間を期間Ｔ１，Ｔ２，Ｔ３に分割し、出力電圧Ｖｏの負の期間を期間Ｔ４，Ｔ５，Ｔ６に分割する。ここで、期間Ｔ１，Ｔ３，Ｔ４，Ｔ６とは互いに時間が同一である。なお、図３の例では、直流電圧Ｖｄｃ＝３２０Ｖである。
（１）インバータ制御信号発生回路１０は、期間Ｔ１，Ｔ３において、中点間電圧Ｖｎが、０Ｖと、第１の基準電圧ＶＲ１（図３の例では、１００Ｖ）と、第２の基準電圧ＶＲ２（図３の例では、２２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１～Ｓ８を発生する。
（２）インバータ制御信号発生回路１０は、期間Ｔ２において、中点間電圧Ｖｎが、第１の基準電圧ＶＲ１（図３の例では、１００Ｖ）と、第２の基準電圧ＶＲ２（図３の例では、２２０Ｖ）と、最大電圧Ｖｍａｘ（図３の例では、３２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１～Ｓ８を発生する。
（３）インバータ制御信号発生回路１０は、期間Ｔ４，Ｔ６において、中点間電圧Ｖｎが、０Ｖと、第３の基準電圧ＶＲ３（図３の例では、－１００Ｖ）と、第４の基準電圧ＶＲ４（図３の例では、－２２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１～Ｓ８を発生する。
（４）インバータ制御信号発生回路１０は、期間Ｔ５において、中点間電圧Ｖｎが、第３の基準電圧ＶＲ３（図３の例では、－１００Ｖ）と、第４の基準電圧ＶＲ４（図３の例では、－２２０Ｖ）と、最小電圧Ｖｍｉｎ（図３の例では、－３２０Ｖ）との間で大きな変化なしに（すなわち、直流電圧Ｖｄｃの変化なしに）階段形状で変化する（直流電圧Ｖｄｃをパルス変調する）ように、インバータ制御信号Ｓ１～Ｓ８を発生する。
　比較例及び従来技術では、フライングキャパシタＦＣ１，ＦＣ２に印加される電圧は、Ｖｄｃ／２程度であるが、本実施形態では、Ｖｄｃ／２よりも低い電圧（図３の例では、１６０Ｖ以下の１１０Ｖ程度）で印加されるように、スイッチング素子Ｑ１～Ｑ８をオン・オフ制御することを特徴としている。これにより、中間点Ｐ２、Ｐ５に接続されるスイッチング素子Ｑ２、Ｑ３，Ｑ６，Ｑ７として例えば耐圧１５０Ｖのデバイスを用いることで、当該デバイスのオン抵抗を大きく低減することができ、後述するようにスイッチング損失及び導通損等を大幅に低減できる。
　ここで、一相の回路に設けられたフライングキャパシタの数をｋ（実施形態１ではｋ＝１）とすると、中間点Ｐ２、Ｐ５に接続されるスイッチング素子Ｑ２、Ｑ３，Ｑ６，Ｑ７（低耐圧スイッチング素子）の耐圧を、Ｖｄｃ／（ｋ＋１）よりも低くなるように設定されたデバイスを用いる。また、フライングキャパシタＦＣ１，ＦＣ２の耐圧もＶｄｃ／（ｋ＋１）よりも低くなるように設定されたキャパシタを用いる。言い換えれば、フライングキャパシタＦＣ１，ＦＣ２に印加される電圧がＶｄｃ／（ｋ＋１）よりも低くなるように制御される。
　図３において、各期間Ｔ１～Ｔ６は、時間経過に従って期間Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６の順序で符号付けされ、以下のように定義される。なお、出力電圧Ｖｏの繰り返しにより、期間Ｔ１～Ｔ６が繰り返される。
（１）期間Ｔ１は出力電圧Ｖｏが０Ｖから上昇する期間である。期間Ｔ１と期間Ｔ２と境界時点は、出力電圧Ｖｏが概ねＶｄｃの２分の１となるタイミングである。
（２）期間Ｔ２は出力電圧Ｖｏの最大値を含む期間である。期間Ｔ２と期間Ｔ３と境界時点は、出力電圧Ｖｏが概ねＶｄｃの２分の１となるタイミングである。
（３）期間Ｔ３は出力電圧Ｖｏが０Ｖに下降する期間である。期間Ｔ３と期間Ｔ４と境界時点は、出力電圧Ｖｏが概ね０Ｖとなるタイミングである。
（４）期間Ｔ４は出力電圧Ｖｏが０Ｖから下降する期間である。期間Ｔ４と期間Ｔ５と境界時点は、出力電圧Ｖｏが概ね－Ｖｄｃの２分の１となるタイミングである。
（５）期間Ｔ５は出力電圧Ｖｏの最小値を含む期間である。期間Ｔ５と期間Ｔ６と境界時点は、出力電圧Ｖｏが概ね－Ｖｄｃの２分の１となるタイミングである。
（６）期間Ｔ６は出力電圧Ｖｏが０Ｖに上昇する期間である。期間Ｔ６と次の期間Ｔ１と境界時点は、出力電圧Ｖｏが概ね０Ｖとなるタイミングである。
　次いで、各期間Ｔ１～Ｔ６におけるインバータ装置２０の動作について以下に説明する。
（期間Ｔ１，Ｔ３）
　図４Ａは図１のインバータ装置２０の期間Ｔ１，Ｔ３におけるインバータ制御信号Ｓ１～Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ１，Ｔ３においては、各期間Ｔ１１～Ｔ１５が時間経過に従って期間Ｔ１１，Ｔ１２，Ｔ１３，Ｔ１４，Ｔ１５の順序で符号付けされる。
　図４Ｂは図４Ａの期間Ｔ１１，Ｔ１５におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ１１，Ｔ１５においては、図４Ａ及び図４Ｂに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ６がオフされる。従って、中間点Ｐ２とＰ５は短絡されるので、中間点間電圧Ｖｎは０Ｖとなる。
　図４Ｃは図４Ａの期間Ｔ１２，Ｔ１４におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ１２，Ｔ１４においては、図４Ａ及び図４Ｃに示すように、スイッチング素子Ｑ２，Ｑ４，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ６がオフされる。従って、フライングキャパシタＦＣ１に蓄積された電荷は、出力電流Ｖｏが図４Ｃのように流れることで放電されるので、中間点間電圧Ｖｎは１００Ｖとなる。
　図４Ｄは図４Ａの期間Ｔ１３におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ１３においては、図４Ａ及び図４Ｄに示すように、スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６がオフされる。ここで、フライングキャパシタＦＣ１に印加される電圧が１００Ｖになるように制御をしているため、中間点間電圧Ｖｎが２２０Ｖになる。すなわち、フライングキャパシタＦＣ１に印加される電圧はフライングキャパシタＦＣ１の耐圧以下となる。
　以上説明したように、期間Ｔ１，Ｔ３においては、スイッチング素子Ｑ１～Ｑ８を上述のようにオン・オフ制御することで、中間点間電圧Ｖｎを０Ｖから１００Ｖを経て２２０Ｖに昇圧した後、１００Ｖを経て０Ｖに降圧することを所定期間繰り返す。
（期間Ｔ２）
　図５Ａは図１のインバータ装置２０の期間Ｔ２におけるインバータ制御信号Ｓ１～Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ２においては、各期間Ｔ２１～Ｔ２５が時間経過に従って期間Ｔ２１，Ｔ２２，Ｔ２３，Ｔ２４，Ｔ２５の順序で符号付けされる。
　図５Ｂは図５Ａの期間Ｔ２１，Ｔ２５におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ２１，Ｔ２５においては、図５Ａ及び図５Ｂに示すように、スイッチング素子Ｑ２，Ｑ４，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ３，Ｑ５，Ｑ６がオフされる。従って、フライングキャパシタＦＣ１に蓄積された電荷は、出力電流Ｖｏが図５Ｂのように流れることで放電されるので、中間点間電圧Ｖｎは１００Ｖとなる。
　図５Ｃは図５Ａの期間Ｔ２２，Ｔ２４におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ２２，Ｔ２４においては、図５Ａ及び図５Ｃに示すように、スイッチング素子Ｑ１，Ｑ３，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ２，Ｑ４，Ｑ５，Ｑ６がオフされる。ここで、フライングキャパシタＦＣ１に印加される電圧が１００Ｖになるように制御をしているため、中間点間電圧Ｖｎが２２０Ｖになる。すなわち、フライングキャパシタＦＣ１に印加される電圧は、フライングキャパシタＦＣ１の耐圧以下となる。
　図５Ｄは図５Ａの期間Ｔ２３におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ２３においては、図５Ａ及び図５Ｄに示すように、スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がオフされる。従って、ＤＣＤＣ変換器２からの直流電圧Ｖｄｃにより、出力電流Ｖｏが図５Ｄのように負荷５を介して流れるので、中間点間電圧Ｖｎは３２０Ｖとなる。
　以上説明したように、期間Ｔ２においては、スイッチング素子Ｑ１～Ｑ８を上述のようにオン・オフ制御することで、中間点間電圧Ｖｎを１００Ｖから２２０Ｖを経て３２０Ｖに昇圧した後、２２０Ｖを経て１００Ｖに降圧することを所定期間繰り返す。
（期間Ｔ４，Ｔ６）
　図６Ａは図１のインバータ装置２０の期間Ｔ４，Ｔ６におけるインバータ制御信号Ｓ１～Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ４，Ｔ６においては、各期間Ｔ３１～Ｔ３５が時間経過に従って期間Ｔ３１，Ｔ３２，Ｔ３３，Ｔ３４，Ｔ３５の順序で符号付けされる。
　図６Ｂは図６Ａの期間Ｔ３１，Ｔ３５におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ３１、Ｔ３５において、図６Ａ及び図６Ｂに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ７，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ６がオフされる。従って、中間点Ｐ２とＰ５は短絡されるので、中間点間電圧Ｖｎは０Ｖとなる。
　図６Ｃは図６Ａの期間Ｔ３２，Ｔ３４におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ３２，Ｔ３４においては、図６Ａ及び図６Ｃに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７がオフされる。従って、フライングキャパシタＦＣ２に蓄積された電荷は、出力電流Ｖｏが図６Ｃのように流れることで放電されるので、中間点間電圧Ｖｎは－１００Ｖとなる。
　図６Ｄは図６Ａの期間Ｔ３３におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ３３においては、図６Ａ及び図６Ｄに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８がオフされる。ここで、フライングキャパシタＦＣ２に印加される電圧が１００Ｖになるように制御をしているため、中間点間電圧Ｖｎが－２２０Ｖになる。すなわち、フライングキャパシタＦＣ２に印加される電圧は、フライングキャパシタＦＣ２の耐圧以下となる。
　以上説明したように、期間Ｔ４，Ｔ５においては、スイッチング素子Ｑ１～Ｑ８を上述のようにオン・オフ制御することで、中間点間電圧Ｖｎを０Ｖから－１００Ｖを経て－２２０Ｖに降圧した後、－１００Ｖを経て０Ｖに昇圧することを所定期間繰り返す。
（期間Ｔ５）
　図７Ａは図１のインバータ装置２０の期間Ｔ５におけるインバータ制御信号Ｓ１～Ｓ８及び中点間電圧Ｖｎを示すタイミングチャートである。期間Ｔ５においては、各期間Ｔ４１～Ｔ４５が時間経過に従って期間Ｔ４１，Ｔ４２，Ｔ４３，Ｔ４４，Ｔ４５の順序で符号付けされる。
　図７Ｂは図７Ａの期間Ｔ４１，Ｔ４５におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ４１，Ｔ４５においては、図７Ａ及び図７Ｂに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ６，Ｑ８がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ５，Ｑ７がオフされる。従って、フライングキャパシタＦＣ２に蓄積された電荷は、出力電流Ｖｏが図７Ｂのように流れることで放電されるので、中間点間電圧Ｖｎは－１００Ｖとなる。
　図７Ｃは図７Ａの期間Ｔ４２，Ｔ４４におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ４２，Ｔ４４においては、図７Ａ及び図７Ｃに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ７がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ６，Ｑ８がオフされる。ここで、フライングキャパシタＦＣ２に印加される電圧が１００Ｖになるように制御をしているため、中間点間電圧Ｖｎが－２２０Ｖになる。すなわち、フライングキャパシタＦＣ２に印加される電圧は、フライングキャパシタＦＣ２の耐圧以下となる。
　図７Ｄは図７Ａの期間Ｔ４３におけるスイッチング素子Ｑ１～Ｑ８のオン・オフ状態及び負荷５に流れる出力電流Ｉｏの流れを示す回路図である。期間Ｔ４３においては、図７Ａ及び図７Ｄに示すように、スイッチング素子Ｑ３，Ｑ４，Ｑ５，Ｑ６がオンされる一方、スイッチング素子Ｑ１，Ｑ２，Ｑ７，Ｑ８がオフされる。従って、ＤＣＤＣ変換器２からの直流電圧Ｖｄｃにより、出力電流Ｖｏが図７Ｄのように負荷５を介して流れるので、中間点間電圧Ｖｎは－３２０Ｖとなる。
　以上説明したように、期間Ｔ５においては、スイッチング素子Ｑ１～Ｑ８を上述のようにオン・オフ制御することで、中間点間電圧Ｖｎを－１００Ｖから－２２０Ｖを経て－３２０Ｖに降圧した後、－２２０Ｖを経て－１００Ｖに昇圧することを所定期間繰り返す。
　以上説明したように、本実施形態に係るインバータ装置２０によれば、ＤＣＤＣ変換器２からの直流電圧Ｖｄｃを、各期間Ｔ１～Ｔ６においてパルス変調することで、図３に示す交流の出力電流Ｖｏを得ることができる。
　図８は図２の比較例及び図１の実施形態１のシミュレーション結果であって、損失電力を示すグラフである。ここで、比較例及び実施形態１で用いた素子等の仕様は表１の通りである。
［表１］
――――――――――――――――――――――――――――――――――
従来例：
Ｑ１，Ｑ４，Ｑ５，Ｑ８：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ２，Ｑ３，Ｑ６，Ｑ７：
インフィネオン製ＩＰＢ４０７Ｎ３０Ｎ型
ＭＯＳ電界効果トランジスタ（３００Ｖ耐圧）；
出力電力：５．５ｋＷ；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタの電圧：１６０Ｖ。
――――――――――――――――――――――――――――――――――
実施形態１：
Ｑ１，Ｑ４，Ｑ５，Ｑ８：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ２，Ｑ３，Ｑ６，Ｑ７：
インフィネオン製ＩＰＢ０４８Ｎ１５Ｎ型
ＭＯＳ電界効果トランジスタ（１５０Ｖ耐圧）；
出力電力：５．５ｋＷ；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタＦＣ１，ＦＣ２の電圧：１００Ｖ。
――――――――――――――――――――――――――――――――――
　本実施形態のシミュレーションでは、直流電圧Ｖｄｃが３００～４５０Ｖの動作範囲となり、フライングキャパシタＦＣ１，ＦＣ２に印加される電圧は１００Ｖ一定となるように制御する。インフィネオン製ＩＰＢ０４８Ｎ１５Ｎ型ＭＯＳ電界効果トランジスタ（１５０Ｖ耐圧）のオン抵抗は４．８ｍΩであり、ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）のオン抵抗は４０．７ｍΩである。従って、スイッチング素子Ｑ２，Ｑ３，Ｑ６，Ｑ７の耐圧を、スイッチング素子Ｑ１，Ｑ４，Ｑ５，Ｑ８の耐圧の半分以下にすることで、オン抵抗は約８．５分の１に低下するので、導通損を大幅に低減することが可能である。
　図８から明らかなように、実施形態１によれば、比較例に比べて、２３．１Ｗだけ損失を低減することが可能であることが分かる。また、一般的に耐圧が低いデバイスの方がコストも低いので、ローコスト化にも寄与する。
　以上説明したように、本実施形態に係るインバータ装置２０によれば、比較例に比較して効率化でき、小型化及びコストを低減できる。
　以上の実施形態１では、正の出力電圧Ｖｏの期間で期間Ｔ２と、期間Ｔ１，Ｔ３に分割して制御し、負の出力電圧Ｖｏの期間で期間Ｔ５と、期間Ｔ４，Ｔ６に分割して制御している。しかし、本発明はこれに限られず、正の出力電圧Ｖｏの期間で期間Ｔ１，Ｔ３なしに期間Ｔ２（実施形態１の期間Ｔ２の時間以上で半周期の時間以下の時間期間としてもよい）と同様に制御し、負の出力電圧Ｖｏの期間で期間Ｔ４，Ｔ６なしに期間Ｔ５（実施形態１の期間Ｔ５の時間以上で半周期の時間以下の時間期間としてもよい）と同様に制御してもよい。
（実施形態２）
　図９は実施形態２に係る、フライングキャパシタを用いたインバータ装置２０Ａを含む電力システム１００Ａの構成例を示す回路図である。図９のインバータ装置２０Ａは、図１のインバータ装置２０に比較して以下の点が異なる。
（１）インバータ装置２０Ａは、インバータ部３Ａとフィルタ部４とを備えて構成される。
（２）スイッチング素子Ｑ１～Ｑ４に代えて、スイッチング素子Ｑ１１～Ｑ１６を備える。
（３）スイッチング素子Ｑ５～Ｑ８に代えて、スイッチング素子Ｑ１７～Ｑ２２を備える。
（４）フライングキャパシタＦＣ１に代えて、フライングキャパシタＦＣ１１，ＦＣ１２を備える。
（５）フライングキャパシタＦＣ２に代えて、フライングキャパシタＦＣ１３，ＦＣ１４を備える。
（６）インバータ制御信号発生回路１０に代えて、スイッチング素子Ｑ１１～Ｑ２２にそれぞれ印加するインバータ制御信号Ｓ１１～Ｓ２２を発生するインバータ制御信号発生回路１０Ａを備える。
　以下、相違点について説明する。
　図９において、ＤＣＤＣ変換器２の出力両端に、平滑用キャパシタ６が接続されるとともに、スイッチング素子Ｑ１１～Ｑ１６の直列回路と、スイッチング素子Ｑ１７～Ｑ２２の直列回路とが接続される。
（１）スイッチング素子Ｑ１１のソースとスイッチング素子Ｑ１２のドレインとの接続点をＰ１１とする。
（２）スイッチング素子Ｑ１２のソースとスイッチング素子Ｑ１３のドレインとの接続点をＰ１２とする。
（３）スイッチング素子Ｑ１３のソースとスイッチング素子Ｑ１４のドレインとの接続点をＰ１３（特に、中間点ともいう）とする。
（４）スイッチング素子Ｑ１４のソースとスイッチング素子Ｑ１５のドレインとの接続点をＰ１４とする。
（５）スイッチング素子Ｑ１５のソースとスイッチング素子Ｑ１６のドレインとの接続点をＰ１５とする。
（６）スイッチング素子Ｑ１７のソースとスイッチング素子Ｑ１８のドレインとの接続点をＰ１６とする。
（７）スイッチング素子Ｑ１８のソースとスイッチング素子Ｑ１９のドレインとの接続点をＰ１７とする。
（８）スイッチング素子Ｑ１９のソースとスイッチング素子Ｑ２０のドレインとの接続点をＰ１８（特に、中間点ともいう）とする。
（９）スイッチング素子Ｑ２０のソースとスイッチング素子Ｑ２１のドレインとの接続点をＰ１９とする。
（１０）スイッチング素子Ｑ２１のソースとスイッチング素子Ｑ２２のドレインとの接続点をＰ２０とする。
　フライングキャパシタＦＣ１１は接続点Ｐ１１と接続点Ｐ１５との間に接続され、ＤＣＤＣ変換器２の出力両端及び中間点Ｐ１３，Ｐ１８に直接に接続されない。フライングキャパシタＦＣ１２は接続点Ｐ１２と接続点Ｐ１４との間に接続され、ＤＣＤＣ変換器２の出力両端及び中間点Ｐ１３，Ｐ１８に直接に接続されない。フライングキャパシタＦＣ１３は接続点Ｐ１６と接続点Ｐ２０との間に接続され、ＤＣＤＣ変換器２の出力両端及び中間点Ｐ１３，Ｐ１８に直接に接続されない。フライングキャパシタＦＣ１４は接続点Ｐ１７と接続点Ｐ１９との間に接続され、ＤＣＤＣ変換器２の出力両端及び中間点Ｐ１３，Ｐ１８に直接に接続されない。
　本実施形態では、Ｖｄｃ／３よりも低い電圧（図９の例では、８０Ｖ以下程度）で印加されるように、スイッチング素子Ｑ１１～Ｑ２２をオン・オフ制御することを特徴としている。これにより、中間点Ｐ１３，Ｐ１８に接続されるスイッチング素子Ｑ１３，Ｑ１４，Ｑ１９，Ｑ２０、並びに中間点Ｐ１３，Ｐ１８から各スイッチング素子を介して接続される（ＤＣＤＣ変換器２の出力両端に接続されない）スイッチング素子Ｑ１２，Ｑ１５，Ｑ１８，Ｑ２１として例えば耐圧６０Ｖのデバイスを用いることで、当該デバイスのオン抵抗を大きく低減することができ、後述するようにスイッチング損失及び導通損等を大幅に低減できる。
　ここで、一相の回路に設けられたフライングキャパシタの数をｋとすると、ＤＣＤＣ変換器２の出力両端に接続されないスイッチング素子Ｑ１２～Ｑ１５，Ｑ１８～Ｑ２１（低耐圧スイッチング素子）の耐圧を、Ｖｄｃ／（ｋ＋１）よりも低くなるように設定されたデバイスを用いる。また、フライングキャパシタＦＣ１１～ＦＣ１４の耐圧もＶｄｃ／（ｋ＋１）よりも低くなるように設定されたキャパシタを用いる。言い換えれば、フライングキャパシタＦＣ１１～ＦＣ１４に印加される電圧がＶｄｃ／（ｋ＋１）よりも低くなるように制御される。
　インバータ制御信号発生回路１０Ａは、図１のインバータ制御信号発生回路１０と同様に、インバータ制御信号Ｓ１１～Ｓ２２を発生してそれぞれ対応するスイッチング素子Ｑ１１～Ｑ２２の各ゲートに印加する。実施形態２では、正の出力電圧Ｖｏの期間を５つの期間（各期間で三段階で階段形状で変化）に分割して３個の基準電圧を用いて制御し、負の出力電圧Ｖｏの期間を５つの期間（各期間で三段階で階段形状で変化）に分割して３個の基準電圧を用いて制御する。
　ここで、実施形態２で用いた素子等の仕様は表２の通りである。なお、直流電圧Ｖｄｃの動作範囲を３００～４５０Ｖとし、例えばＶｄｃ＝３２０Ｖとする。
［表２］
――――――――――――――――――――――――――――――――――
実施形態２：
Ｑ１１，Ｑ１６，Ｑ１７，Ｑ２２：
ローム製ＳＣＴ３０１７ＡＬ型ＭＯＳ電界効果トランジスタ（６５０Ｖ耐圧）；
Ｑ１２～Ｑ１５，Ｑ１８～Ｑ２１：
インフィネオン製ＩＰＢ０１０Ｎ０６Ｎ型
ＭＯＳ電界効果トランジスタ（６０Ｖ耐圧）；
スイッチング周波数：８０ｋＨｚ；
フライングキャパシタＦＣ１１、ＦＣ１３の電圧：８０Ｖ；
フライングキャパシタＦＣ１２、ＦＣ１４の電圧：４０Ｖ。
――――――――――――――――――――――――――――――――――
　実施形態２において、インフィネオン製ＩＰＢ０１０Ｎ０６Ｎ型ＭＯＳ電界効果トランジスタ（６０Ｖ耐圧）のオン抵抗は１．０ｍΩであり、実施形態１で使用していたＭＯＳトランジスタ（１５０Ｖ耐圧）のオン抵抗４．８ｍΩに比べて、耐圧を２．５分の１にすることで低耐圧ＭＯＳトランジスタのオン抵抗の合計値が２．４分の１に低下するので、インバータ装置の導通損を大幅に低減することが可能である。
　以上説明したように、本実施形態に係るインバータ装置２０Ａによれば、比較例及び実施形態１に比較して効率化でき、小型化及びコストを低減できる。
　以上実施形態１及び２では、ｋ＝１、２の場合について説明したが、本発明はこれに限らず、ｋを３以上の整数に設定するようにインバータ装置を構成してもよい。ここで、ｋ＝１以上の場合において、インバータ装置は、少なくとも４個のスイッチング素子Ｑ１～Ｑ４の第１の直列回路と、少なくとも４個のスイッチング素子Ｑ５～Ｑ８の第２の直列回路とを備えて構成される。
　本発明に係るインバータ装置は、パワーコントローラ、ＵＰＳ（Ｕｎｉｎｔｅｒｒｕｐｔｉｂｌｅ　Ｐｏｗｅｒ　Ｓｕｐｐｌｙ）、モータ用インバータ装置、車載用インバータ装置などＤＣＡＣ変換装置を含む電力システムに用いられる電力変換器等において利用できる。
１　発電装置
２　ＤＣＤＣ変換器
３　インバータ部
４　フィルタ部
５　負荷
６　キャパシタ
１０　インバータ制御信号発生回路
２０，２０Ａ，２０Ｂ　インバータ装置
１００，１００Ａ　電力システム
Ｃ１　キャパシタ
ＦＣ１～ＦＣ１４　フライングキャパシタ
ＦＣＣ１～ＦＣＣ（ｎ－２）　フライングキャパシタ
Ｌ１，Ｌ２　インダクタ
Ｐ１～Ｐ２０　接続点
Ｑ１～Ｑ２２　スイッチング素子
Ｓ１～Ｓ２２　インバータ制御信号
ＳＳ１～ＳＳ（ｎ－１），ＳＳ１ｐ～ＳＳ（ｎ－１）ｐ　スイッチング素子

Claims (5)

  1. 　入力両端に入力される直流電圧を、第１及び第２の中間点及びフィルタ部を介して交流電圧に変換するインバータ装置であって、
    　前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第１の直列回路と、
    　前記入力両端の間に接続される、少なくとも４個のスイッチング素子の第２の直列回路と、
    　前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記第１の中間点に接続された２個のスイッチング素子と並列に接続される第１のフライングキャパシタと、
    　前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記第２の中間点に接続された２個のスイッチング素子と並列に接続される第２のフライングキャパシタと、
    　前記第１の直列回路の少なくとも４個のスイッチング素子及び前記第２の直列回路の少なくとも４個のスイッチング素子をオン・オフ制御するための制御信号をそれぞれ発生して出力する制御信号発生回路とを備え、
    　前記第１の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第１のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
    　前記第２の直列回路の少なくとも４個のスイッチング素子のうち、前記入力両端に直接に接続されず前記第２のフライングキャパシタに並列に接続される少なくとも２個のスイッチング素子の耐圧を、前記入力両端に直接に接続される少なくとも２個のスイッチング素子の耐圧よりも低くなるように設定し、
    　一相の回路当たりのフライングキャパシタの数をｋとしたときに、前記制御信号発生回路は、前記第１及び第２のフライングキャパシタに印加される電圧が前記直流電圧の（ｋ＋１）よりも低くなるように前記制御信号を発生することを特徴とするインバータ装置。
  2. 　前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、前記第１の中間点と前記第２の中間点との間の中間点間電圧が第１の基準電圧から、第１の基準電圧よりも高い第２の基準電圧を経て最大電圧に上昇した後、当該最大電圧から第２の基準電圧を経て第１の基準電圧に下降して階段形状で変化するように、前記制御信号を発生し、
    　前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、前記中間点間電圧が第３の基準電圧から、第３の基準電圧よりも低い第４の基準電圧を経て最小電圧に下降した後、当該最小電圧から第４の基準電圧を経て第３の基準電圧に上昇して階段形状で変化するように、前記制御信号を発生し、
    　第１及び第３の基準電圧は、前記第１及び第２のフライングキャパシタの耐圧以下となるように設定され、
    　第２の基準電圧は、前記直流電圧から第１の基準電圧を減算した絶対電圧が設定され、
    　第４の基準電圧は、前記直流電圧から第３の基準電圧を減算した絶対電圧が設定されることを特徴とする請求項１記載のインバータ装置。
  3. 　前記第１の直列回路は第１～第４のスイッチング素子を含み、
    　前記第２の直列回路は第５～第８のスイッチング素子を含み、
    　前記制御信号発生回路は、前記交流電圧がその最大値を含む正の期間において、
    （１）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
    （２）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
    （３）第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が最大電圧となり、
    　前記制御信号発生回路は、前記交流電圧がその最小値を含む負の期間において、
    （４）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
    （５）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となり、
    （６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が最小電圧となることを特徴とする請求項２記載のインバータ装置。
  4. 　前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の正の期間において、前記中間点間電圧が０から第１の基準電圧を経て第２の基準電圧に上昇した後、当該第２の基準電圧から第１の基準電圧を経て０に下降して階段形状で変化するように、前記制御信号を発生し、
    　前記制御信号発生回路はさらに、前記交流電圧が最大値を含む期間以外の負の期間において、前記中間点間電圧が０から第３の基準電圧を経て第４の基準電圧に下降した後、当該第４の基準電圧から第３の基準電圧を経て０に上昇して階段形状で変化するように、前記制御信号を発生することを特徴とする請求項２又は３記載のインバータ装置。
  5. 　前記制御信号発生回路は、前記交流電圧が最大値を含む期間以外の正の期間において、
    （１）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
    （２）第２のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第３のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第１の基準電圧となり、
    （３）第１のスイッチング素子、第３のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第２のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が第２の基準電圧となり、
    　前記制御信号発生回路は、前記交流電圧が最小値を含む期間以外の負の期間において、
    （４）第３のスイッチング素子、第４のスイッチング素子、第７のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第６のスイッチング素子をオフすることで、前記中間点間電圧が０となり、
    （５）第３のスイッチング素子、第４のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオフすることで、前記中間点間電圧が第３の基準電圧となり、
    （６）第３のスイッチング素子、第４のスイッチング素子、第５のスイッチング素子及び第７のスイッチング素子をオンする一方、第１のスイッチング素子、第２のスイッチング素子、第６のスイッチング素子及び第８のスイッチング素子をオフすることで、前記中間点間電圧が第４の基準電圧となることを特徴とする請求項４記載のインバータ装置。
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JP2016046962A (ja) * 2014-08-26 2016-04-04 株式会社明電舎 マルチレベル電力変換装置
WO2016067614A1 (ja) * 2014-10-29 2016-05-06 パナソニックＩｐマネジメント株式会社 電力変換装置、およびそれを用いたパワーコンディショナ
US20170338748A1 (en) * 2016-05-19 2017-11-23 Abb Technology Ltd. Resonant converters including flying capacitors

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016046962A (ja) * 2014-08-26 2016-04-04 株式会社明電舎 マルチレベル電力変換装置
WO2016067614A1 (ja) * 2014-10-29 2016-05-06 パナソニックＩｐマネジメント株式会社 電力変換装置、およびそれを用いたパワーコンディショナ
US20170338748A1 (en) * 2016-05-19 2017-11-23 Abb Technology Ltd. Resonant converters including flying capacitors

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