WO2020059285A1 - 半導体装置 - Google Patents

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electrode
control
semiconductor
semiconductor chip
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光泰 掛布
裕章 市川
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富士電機株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
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    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters

Definitions

  • the present invention relates to a semiconductor device.
  • the semiconductor device includes a semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor) and a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor), for example.
  • a semiconductor element such as an IGBT (Insulated Gate Bipolar Transistor) and a power MOSFET (Metal Oxide Semiconductor Field Effect Transistor), for example.
  • Such a semiconductor device can exhibit a desired function by arranging a plurality of semiconductor units including the above-described semiconductor elements on a heat sink (for example, see Patent Document 1).
  • a RC (Reverse-Conducting) -IGBT chip in which an IGBT and an FWD (Free Wheeling Diode) are configured in one chip is arranged on a circuit pattern.
  • a semiconductor device in which a plurality of such semiconductor units are arranged on a heat sink and electrically connected to each other is used as a power converter.
  • Semiconductor devices are required to be reduced in size, increased in current, and reduced in loss.
  • In order to reduce the size and increase the current it is necessary to arrange a plurality of semiconductor chips on a circuit pattern with good area efficiency.
  • the layout of the circuit pattern, the semiconductor chip, and the wiring in the semiconductor device cannot be said to be optimized in that the area efficiency is high and the gate response speed is not reduced.
  • the present invention has been made in view of such a point, and an object of the present invention is to provide a semiconductor device that can be used to increase a mounting area of a semiconductor chip while suppressing a decrease in gate response speed. I do.
  • a first semiconductor chip including a first control electrode on any first side of a front surface, and a second control electrode on any second side of the front surface.
  • the first semiconductor chip and the second semiconductor chip are arranged such that the first side portion and the second side portion are arranged in a line, and the first control electrode and the second control electrode are arranged in a line.
  • a first arm portion including: a first control wiring for electrically connecting the second circuit pattern to the second circuit pattern.
  • the output current can be increased by using the mounting area of the semiconductor chip to increase while suppressing the gate response speed from decreasing.
  • FIG. 5 is a diagram for explaining an arm unit included in the semiconductor device according to the first embodiment.
  • FIG. 9 is a plan view of a semiconductor device according to a second embodiment. It is a top view of the semiconductor unit of a 2nd embodiment. It is sectional drawing of the semiconductor unit of 2nd Embodiment.
  • FIG. 9 is a circuit configuration diagram including a semiconductor unit according to a second embodiment.
  • FIG. 10 is a diagram for explaining connection of a bonding wire to an output electrode of a semiconductor chip included in the semiconductor unit according to the second embodiment. It is a top view of the semiconductor unit of a 3rd embodiment.
  • FIG. 1 is a diagram for explaining an arm unit included in the semiconductor device according to the first embodiment.
  • 1A and 1B show an arm unit 1 included in the semiconductor device of the first embodiment
  • FIGS. 1C and 1D show an arm unit of a reference example included in the semiconductor device. Parts 100 and 110 are shown, respectively.
  • the semiconductor device includes the arm 1 shown in FIG.
  • the arm unit 1 has semiconductor chips 2 and 3, circuit patterns 4 and 5, and control wiring 6a.
  • the semiconductor chips 2 and 3 have control electrodes 2a and 3a on any side of the front surface.
  • the semiconductor chips 2 and 3 include, for example, switching elements such as IGBTs and power MOSFETs.
  • Such semiconductor chips 2 and 3 have, for example, an input electrode (drain electrode or collector electrode) on the back surface as a main electrode, and a control electrode (gate electrode) and an output electrode (source electrode or (Emitter electrodes).
  • the semiconductor chips 2 and 3 include a diode such as an SBD (Schottky Barrier Diode) or an FWD as necessary.
  • SBD Schottky Barrier Diode
  • Such semiconductor chips 2 and 3 have an output electrode (cathode electrode) as a main electrode on the back surface and an input electrode (anode electrode) as a main electrode on the front surface. Further, the semiconductor chips 2 and 3 may include an RC-IGBT having the functions of the IGBT and the FWD in one chip.
  • the circuit pattern 4 has, for example, a rectangular shape in a plan view, and the semiconductor chips 2 and 3 are arranged such that the sides of the semiconductor chips 2 and 3 are arranged in a line and the control electrodes 2a and 3a are arranged in a line. Are located.
  • the circuit pattern 5 has a rectangular shape in plan view, and is arranged in a line with respect to the control electrodes 2a and 3a.
  • control wiring 6a electrically connects the control electrodes 2a and 3a to the circuit pattern 5.
  • main current wirings 6b and 6c are connected to main electrodes of the semiconductor chips 2 and 3 perpendicularly to a connection direction of the control wiring 6a.
  • perpendicular may be any direction that is 60 ° or more and 120 ° or less with respect to a direction orthogonal to the connection direction of the control wiring 6a.
  • the control wiring 6a and the main current wirings 6b and 6c are constituted by bonding wires, lead frames or ribbon-shaped conductive members.
  • the semiconductor device may include an arm 1a shown in FIG.
  • the same components as those of the arm 1 are denoted by the same reference numerals.
  • the main electrodes of the semiconductor chips 2 and 3 are connected to the main current wiring 6d in parallel with the connection direction of the control wiring 6a and in the opposite direction.
  • parallel means a direction ⁇ 30 ° with respect to a direction parallel to the connection direction of the control wiring 6a.
  • the control wiring 6a and the main current wiring 6d are formed of a bonding wire, a lead frame, a ribbon-shaped conductive member, or the like.
  • the arm unit 100 shown in FIG. 1C has semiconductor chips 102 and 103, circuit patterns 104 and 105, and control wirings 106a1 and 106a2.
  • the semiconductor chips 102 and 103 are, for example, RC-IGBT chips and have a vertically long shape in plan view.
  • Such semiconductor chips 102 and 103 are provided with control electrodes 102a and 103a, respectively, on the lower side of the front surface in the figure.
  • the circuit pattern 104 has a rectangular shape in plan view, and the semiconductor chips 102 and 103 are arranged side by side so that the control electrodes 102a and 103a are arranged in a line.
  • the circuit pattern 105 is arranged on the side of the control electrodes 102a and 103a apart from the circuit pattern 104.
  • the control wires 106a1 and 106a2 electrically connect the control electrodes 102a and 103a to the circuit pattern 105.
  • main current wirings 106b and 106c are connected to main electrodes of the semiconductor chips 102 and 103, respectively, in the upper part of the figure.
  • Such an arm unit 100 can make maximum use of the chip area of the circuit pattern 104 of the semiconductor chips 102 and 103, and can increase the output current.
  • the semiconductor chips 102 and 103 have a vertically long shape, a current flowing inside the semiconductor chips 102 and 103 flows along the shape, so that a current path becomes long, and the gate response speed is reduced. Therefore, the gate response speed of the arm 1 is reduced.
  • the arm 110 shown in FIG. 1D has semiconductor chips 112 and 113, circuit patterns 114 and 115, and control wirings 116a1 and 116a2.
  • the semiconductor chips 112 and 113 are, for example, RC-IGBT chips, and have a substantially square shape in plan view. Such semiconductor chips 112 and 113 have control electrodes 112a and 113a, respectively, on the lower side of the front surface in the figure.
  • the circuit pattern 114 has a rectangular shape in a plan view, and the semiconductor chips 112 and 113 are arranged vertically so that the control electrodes 112a and 113a are on the lower side in the drawing.
  • the control wirings 116a1 and 116a2 extend from the control electrodes 112a and 113a to the left side in the figure according to the arrangement of the semiconductor chips 112 and 113.
  • main current wirings 116b and 116c are connected to the main electrodes of the semiconductor chips 112 and 113 on the right side in the figure.
  • the circuit pattern 115 has a rectangular shape in plan view, is arranged on the left side of the circuit pattern 114 in the drawing, and is connected to the control wirings 116a1 and 116a2.
  • the semiconductor chips 112 and 113 have a substantially square shape, and a current flowing therethrough flows along the shape. A decrease in response speed is suppressed.
  • the semiconductor chips 112 and 113 occupy a large area of the circuit pattern 114 due to their shapes. For this reason, the chip area cannot be used to the maximum. Therefore, the chip area is reduced with respect to the arm 1. Further, when three or more semiconductor chips are arranged vertically, the circuit patterns 115 connected to the control wirings 116a1 and 116a2 are arranged vertically more and more and occupy a large area.
  • the above-described semiconductor device includes the arm portions 1 and 1a.
  • the arm portions 1 and 1a have semiconductor chips 2 and 3, circuit patterns 4 and 5, and control wiring 6a.
  • the semiconductor chips 2 and 3 have control electrodes 2a and 3a on any side of the front surface.
  • the circuit pattern 4 has a rectangular shape in plan view, and the semiconductor chips 2 and 3 are arranged so that the side portions of the semiconductor chips 2 and 3 are arranged in a line, and the control electrodes 2a and 3a are arranged in a line.
  • the circuit patterns 5 are arranged in a line with respect to the control electrodes 2a and 3a.
  • the control wiring 6a electrically connects the control electrodes 2a and 3a to the circuit pattern 5.
  • the arm portions 1 and 1a can suppress the reduction of the gate response speed, and can suppress the generation of uneven current. In addition, it is possible to suppress a rise in temperature during energization, thereby preventing concentration of heat generation. Further, since the mounting area of the semiconductor chips 2 and 3 on the circuit pattern 4 can be maximized, the output current can be increased. Therefore, the characteristics of the semiconductor device including such arm portions 1 and 1a can be improved.
  • FIG. 2 is a plan view of the semiconductor device according to the second embodiment.
  • the semiconductor device 10 has a heat radiating substrate 11 and semiconductor units 20a to 20f electrically connected by bonding wires 12a to 12e.
  • the heat radiation substrate 11 is made of, for example, aluminum, iron, silver, copper, or an alloy containing at least one of these materials, which has excellent thermal conductivity. Further, in order to improve the corrosion resistance, for example, a material such as nickel may be formed on the surface of the heat dissipation substrate 11 by plating or the like.
  • Such a heat dissipation board 11 is appropriately formed with a mounting hole used for mounting to an external device, a contact region for inputting / outputting a current to / from the semiconductor units 20a to 20f, and the like.
  • the semiconductor units 20a to 20f are arranged in a line in a predetermined direction on the front surface of the heat dissipation board 11 via, for example, solder or silver solder.
  • a semiconductor chip including a predetermined semiconductor element is arranged and has a required function. Note that the number of the semiconductor units 20a to 20f shown in FIG.
  • the bonding wires 12a to 12e are made of a metal having excellent conductivity, such as aluminum or copper, or an alloy containing at least one of these.
  • a cooler (not shown) can be attached to the back surface of the heat dissipation substrate 11 of the semiconductor device 10 via thermal grease such as silicone mixed with a metal oxide filler to improve heat dissipation. It is.
  • the cooler in this case is made of, for example, aluminum, iron, silver, copper, or an alloy containing at least one of these, which has excellent thermal conductivity.
  • a fin, a heat sink composed of a plurality of fins, a cooling device using water cooling, or the like can be applied.
  • the heat dissipation board 11 may be integrally formed with such a cooler. In that case, it is composed of aluminum, iron, silver, copper, or an alloy containing at least one of these materials having excellent thermal conductivity.
  • a material such as nickel may be formed on the surface of the heat dissipation substrate 11 integrated with the cooler by plating or the like.
  • nickel in addition to nickel, there are a nickel-phosphorus alloy, a nickel-boron alloy, and the like.
  • the semiconductor units 20a to 20f and the heat dissipation board 11 of the semiconductor device 10 may be housed in a resin case (not shown).
  • the resin case is molded including a control terminal to which a gate voltage is input and an external terminal to which an input / output voltage is conducted.
  • FIG. 3 is a plan view of the semiconductor unit according to the second embodiment
  • FIG. 4 is a cross-sectional view of the semiconductor unit according to the second embodiment.
  • FIG. 4 shows a cross section taken along dashed line XX in FIG. However, the description of the bonding wires is omitted.
  • FIG. 5 is a circuit configuration diagram including a semiconductor unit according to the second embodiment.
  • the semiconductor unit 20 includes a first arm portion (upper arm portion) A and a second arm portion (lower arm portion) B, and upper and lower arm portions are formed.
  • a ceramic circuit board 21 and semiconductor chips 25 to 28 provided on the front surface of the ceramic circuit board 21 are provided.
  • such a ceramic circuit board 21 is disposed on the heat dissipation board 11 via solder or silver solder (not shown) (see FIG. 2).
  • the semiconductor chips 25 to 28 are made of silicon or silicon carbide, and include RC-IGBT switching elements in which the IGBT and the FWD are formed in one chip.
  • the RC-IGBT chip has a circuit in which the IGBT and the FWD are connected in anti-parallel.
  • Such semiconductor chips 25 to 28 have, for example, an input electrode (drain electrode or collector electrode) as a main electrode on the back surface and a control electrode (gate electrode) and an output electrode (source electrode or (Emitter electrodes).
  • the semiconductor chips 25 to 28 include gate electrodes 25a to 28a at the center of the side of the front surface and output electrodes 25b to 28b at the center.
  • the ceramic circuit board 21 has an insulating plate 22 and a metal plate 23 formed on the back surface of the insulating plate 22. Further, the ceramic circuit board 21 has circuit patterns 24a to 24e formed on the front surface of the insulating plate 22, respectively.
  • the insulating plate 22 is made of a ceramic having high thermal conductivity, such as aluminum oxide, aluminum nitride, silicon nitride, or the like, having high thermal conductivity.
  • the metal plate 23 is made of a metal such as aluminum, iron, silver, copper, or an alloy containing at least one of these materials having excellent thermal conductivity.
  • the circuit patterns 24a to 24e are made of a metal having excellent conductivity, such as copper or a copper alloy.
  • the circuit patterns 24a to 24e may be formed on the surface thereof by plating a material such as nickel, for example, in order to improve corrosion resistance. Specifically, in addition to nickel, there are a nickel-phosphorus alloy, a nickel-boron alloy, and the like.
  • the thickness of the circuit patterns 24a to 24e is, for example, 0.1 mm or more and 1 mm or less.
  • As the ceramic circuit board 21 having such a configuration for example, a DCB (Direct Copper Bonding) substrate or an AMB (Active Metal Brazed) substrate can be used.
  • the ceramic circuit board 21 can conduct heat generated in the semiconductor chips 25 to 28 to the heat radiating board 11 through the circuit patterns 24a and 24c, the insulating plate 22 and the metal plate 23.
  • the ceramic circuit board 21 is an example, and may be a metal base board or a lead frame on which a die pad is formed.
  • the circuit pattern 24a forms a collector pattern of the first arm portion A.
  • collector electrodes formed on the back surfaces of the semiconductor chips 25 and 26 are joined via solder.
  • the circuit pattern 24a has a substantially rectangular shape, and a portion including the contact region 24a1 projects downward in FIG.
  • semiconductor chips 25 and 26 are arranged via solder (not shown) such that the gate electrodes 25a and 26a are arranged in a line.
  • the semiconductor chips 25 and 26 are arranged such that the gate electrodes 25a and 26a face one side parallel to the arrangement direction of the semiconductor chips 25 and 26.
  • the gate electrodes 25a and 26a face one side of the insulating plate 22 (the left side in FIG. 3).
  • the number of such semiconductor chips 25 and 26 may be three or more. Also in that case, the semiconductor chips are arranged such that the gate electrodes face one side parallel to the arrangement direction of the semiconductor chips and the gate electrodes are arranged in a line.
  • the term “parallel” in the present embodiment may be any direction within ⁇ 30 ° with respect to the direction in which the direction is parallel.
  • the circuit pattern 24b forms a control pattern of the first arm unit A.
  • the bonding wire 29a connected to the gate electrodes 25a and 26a of the semiconductor chips 25 and 26 is connected to the circuit pattern 24b.
  • the circuit pattern 24b has a connection region 24b1 located in a line with respect to the gate electrodes 25a and 26a of the semiconductor chips 25 and 26.
  • the circuit pattern 24b extends from the portion including the connection region 24b1 in FIG. 3 along one side (the lower side in FIG. 3) of the insulating plate 22 perpendicular to the arrangement direction of the semiconductor chips 25 and 26.
  • the circuit pattern 24c forms the emitter pattern of the first arm A and the collector pattern of the second arm B.
  • the circuit pattern 24c is connected to bonding wires 29c and 29d connected to output electrodes (emitter electrodes) 25b and 26b of the semiconductor chips 25 and 26.
  • output electrodes emitter electrodes
  • collector electrodes formed on the back surfaces of the semiconductor chips 27 and 28 are joined via solder.
  • the circuit pattern 24c has a substantially rectangular shape, and a portion including the contact region 24c1 projects upward in FIG.
  • the circuit pattern 24c is arranged on the opposite side (the right side in FIG. 3) of the gate electrodes 25a and 26a along with the circuit pattern 24a.
  • a connection region 24c2 for bonding wires 29c and 29d is provided in parallel with the arrangement of the semiconductor chips 25 and 26.
  • the semiconductor chips 27 and 28 are arranged via solder (not shown) so that the gate electrodes 27a and 28a are arranged in a line.
  • the semiconductor chips 27 and 28 are arranged such that the gate electrodes 27a and 28a face one side parallel to the arrangement direction of the semiconductor chips 27 and 28.
  • the arrangement of the gate electrodes 27a and 28a may be parallel to the arrangement of the gate electrodes 25a and 26a of the first arm portion A.
  • the gate electrodes 27a and 28a face the first arm portion A side (one side (the left side in FIG. 3) of the insulating plate 22).
  • the number of such semiconductor chips 27 and 28 may be three or more. Also in that case, the semiconductor chips are arranged such that the gate electrodes face one side parallel to the arrangement direction of the semiconductor chips and the gate electrodes are arranged in a line.
  • the circuit pattern 24d forms a control pattern of the second arm portion B.
  • the bonding wire 29b connected to the gate electrodes 27a and 28a of the semiconductor chips 27 and 28 is connected to the circuit pattern 24d.
  • the circuit pattern 24d has a connection region 24d1 which is located in a line with respect to the gate electrodes 27a and 28a of the semiconductor chips 27 and 28, and which is located on the opposite side of the connection region 24b1 and the semiconductor chips 25 to 27.
  • the circuit pattern 24d extends from a portion including the connection region 24d1 along one side (the upper side in FIG. 3) of the insulating plate 22 perpendicular to the arrangement direction of the semiconductor chips 27 and 28.
  • the vertical in this embodiment may be a direction that is at least 60 ° and at most 120 ° with respect to a direction orthogonal to the reference direction (here, the arrangement direction).
  • the circuit pattern 24e forms the emitter pattern of the second arm B.
  • the circuit pattern 24e has a connection region 24e2 to which bonding wires 29e and 29f connected to output electrodes (emitter electrodes) 27b and 28b of the semiconductor chips 27 and 28 are connected.
  • the circuit pattern 24e has a connection region 24e2 arranged on the opposite side (the right side in FIG. 3) of the gate electrodes 27a and 28a along with the circuit pattern 24c. Therefore, the circuit pattern 24e has a portion arranged on the opposite side of the circuit pattern 24a across the circuit pattern 24c.
  • the circuit pattern 24e has an L-shape that is orthogonal between two orthogonal sides of the circuit pattern 24c and two sides of the insulating plate 22.
  • a connection region 24e2 is provided in a right portion of the insulating plate 22 in FIG. 3
  • a contact region 24e1 is provided in a lower portion of the insulating plate 22 in FIG.
  • the bonding wires 29a to 29f are made of a metal having excellent conductivity, such as aluminum or copper, or an alloy containing at least one of these. Further, these diameters are preferably 100 ⁇ m or more and 1 mm or less.
  • the bonding wires 29a are electrically connected by continuously joining the gate electrodes 25a of the semiconductor chips 25 arranged in a line, the gate electrodes 26a of the semiconductor chips 26, and the connection regions 24b1 of the circuit pattern 24b.
  • the bonding wires 29b are electrically connected by continuously joining the gate electrodes 27a of the semiconductor chips 27 arranged in a line, the gate electrodes 28a of the semiconductor chips 28, and the connection regions 24d1 of the circuit pattern 24d.
  • the bonding wire 29c electrically connects the output electrode 25b of the semiconductor chip 25 and the circuit pattern 24c perpendicularly to the connection direction of the bonding wire 29a. At this time, the bonding wires 29c connect a plurality of locations on the output electrode 25b of the semiconductor chip 25 to the connection region 24c2 of the circuit pattern 24c by continuously joining them.
  • the bonding wire 29d electrically connects the output electrode 26b of the semiconductor chip 26 and the circuit pattern 24c perpendicularly to the connection direction of the bonding wire 29a. At this time, the bonding wires 29d connect a plurality of locations on the output electrode 26b of the semiconductor chip 26 to the connection region 24c2 of the circuit pattern 24c by continuously joining them.
  • the bonding wire 29e electrically connects the output electrode 27b of the semiconductor chip 27 and the circuit pattern 24e perpendicularly to the connection direction of the bonding wire 29b. At this time, the bonding wires 29e are connected by continuously joining a plurality of locations on the output electrodes 27b of the semiconductor chip 27 and the connection regions 24e2 of the circuit pattern 24e.
  • the bonding wire 29f electrically connects the output electrode 28b of the semiconductor chip 28 and the circuit pattern 24e perpendicularly to the connection direction of the bonding wire 29b. At this time, the bonding wires 29f connect a plurality of locations on the output electrode 28b of the semiconductor chip 28 to the connection region 24e2 of the circuit pattern 24e by continuously joining them.
  • the semiconductor chips 25 to 28, the circuit patterns 24a to 24e, and the bonding wires 29a to 29f form the inverter circuit shown in FIG.
  • a first arm (upper arm) A is configured by the semiconductor chips 25 and 26, the circuit patterns 24a and 24b, and the bonding wires 29a.
  • a second arm portion (lower arm portion) B is configured by the semiconductor chips 27 and 28, the circuit patterns 24c and 24d, and the bonding wires 29b.
  • the semiconductor unit 20 is connected to an electric device outside the semiconductor device 10 by an external connection terminal (not shown) formed by a lead frame or the like.
  • the external connection terminals include a C1 terminal (corresponding to the contact region 24a1), an E2 terminal (corresponding to the contact region 24e1), and an E1C2 terminal (corresponding to the contact region 24c1). Then, the high potential terminal of the external power supply is connected to the C1 terminal which is the input P terminal, and the low potential terminal of the external power supply is connected to the E2 terminal which is the input N terminal. Then, a load (not shown) is connected to the E1C2 terminal which is the output U terminal of the semiconductor unit 20. Thereby, the semiconductor unit 20 functions as an inverter.
  • an external connection terminal (not shown) is joined to each of the contact regions 24a1, 24c1, and 24e1 to form the semiconductor chips 25 to 28 on the ceramic circuit board 21 and the bonding wires 29a.
  • To 29f may be sealed with a sealing member.
  • a thermosetting resin such as a maleimide-modified epoxy resin, a maleimide-modified phenol resin, or a maleimide resin can be used.
  • FIG. 6 is a diagram for explaining connection of bonding wires to output electrodes of a semiconductor chip included in the semiconductor unit according to the second embodiment.
  • FIG. 6 shows the semiconductor chip 25 among the semiconductor chips 25 to 28 as an example, and FIGS. 6A and 6B show the semiconductor chips 25 which are different types of RC-IGBT chips, respectively. Represents.
  • FIG. 6A in the semiconductor chip 25, the FWD region 25b1 and the IGBT region 25b2 are alternately formed in the output electrode 25b.
  • the bonding wire 29c When connecting the bonding wire 29c to such an output electrode 25b by stitch bonding, the bonding wire 29c is bonded to the bonding portion 29c1 at the boundary between the FWD region 25b1 and the IGBT region 25b2. Also, as shown in FIG. 6B, the semiconductor chip 25 has a bonding portion at the boundary between the FWD region 25b1 and the IGBT region 25b2 in the output electrode 25b of a type different from that of FIG. 29c1 is bonded. Thus, the bias of the heat generated from the output electrode 25b of the semiconductor chip 25 with respect to the bonding wire 29c can be suppressed, and the occurrence of a failure due to the heat of the semiconductor chip 25 can be prevented. The same applies to the other semiconductor chips 26 to 28.
  • the semiconductor unit 20 includes first and second arm portions (upper and lower arm portions) A and B.
  • the first arm portion (upper arm portion) A has semiconductor chips 25 and 26, a circuit pattern 24a, and bonding wires 29a.
  • the semiconductor chips 25 and 26 are RC-IGBT chips, have a substantially square shape, and have gate electrodes 25a and 26a on any side of the front surface.
  • the circuit pattern 24a has a rectangular shape in a plan view such that the sides of the substantially square semiconductor chips 25 and 26 are arranged in a line, and the gate electrodes 25a and 26a are arranged in a line. Is arranged.
  • connection regions 24b1 of the circuit pattern 24b are arranged in a row with respect to the gate electrodes 25a and 26a.
  • the bonding wire 29a electrically connects the gate electrodes 25a and 26a to the connection region 24b1 of the circuit pattern 24b by stitch bonding.
  • the second arm portion (lower arm portion) B includes semiconductor chips 27 and 28 having a substantially square shape, a circuit pattern 24c, and bonding wires 29b.
  • the semiconductor chips 27 and 28 are RC-IGBT chips, have a substantially square shape, and have gate electrodes 27a and 28a on arbitrary sides of the front surface.
  • the circuit pattern 24c has a rectangular shape in plan view such that the side portions of the semiconductor chips 27 and 28 are arranged in a line, and the gate electrodes 27a and 28a are arranged in a line, and the semiconductor chips 27 and 28 are arranged. .
  • the connection regions 24d1 of the circuit pattern 24d are arranged in a line with respect to the gate electrodes 27a and 28a.
  • the bonding wire 29b electrically connects the gate electrodes 27a and 28a to the connection region 24d1 of the circuit pattern 24d by stitch bonding.
  • the first arm portion (upper arm portion) A and the second arm portion (lower arm portion) B can suppress a decrease in gate response speed, it is possible to suppress the generation of uneven current. it can. As a result, a rise in temperature during energization can be suppressed, and concentration of heat can be prevented. Further, the mounting area of the semiconductor chips 25 to 28 on the circuit patterns 24a and 24c can be maximized, so that the output current can be increased.
  • the bonding wires 29a wired to the gate electrodes 25a and 26a of the semiconductor chips 25 and 26 and the bonding wires 29b wired to the gate electrodes 27a and 28a of the semiconductor chips 27 and 28 are opposite to each other. Wired.
  • the semiconductor unit 20 is arranged such that the circuit patterns 24a and the semiconductor chips 25 and 26 and the circuit patterns 24c and the semiconductor chips 27 and 28 and the bonding wires 29a and 29b are substantially point-symmetric. For this reason, the bias of the heat generation at the time of energization in the semiconductor unit 20 is suppressed. For this reason, it is possible to prevent the occurrence of a failure or the like due to the bias of heat generated in the semiconductor unit 20.
  • the bonding wires 29c to 29f are connected to the output electrodes 25b to 28b of the semiconductor chips 25 to 28 by stitch bonding so as to straddle the boundary between the FWD region and the IGBT region. For this reason, it is possible to suppress the bias of the heat generated from the output electrodes 25b to 28b of the semiconductor chips 25 to 28 with respect to the bonding wires 29c to 29f, and to prevent the failure of the semiconductor chips 25 to 28 due to the heat. be able to.
  • the number of the semiconductor chips 25 to 28 in the semiconductor unit 20 is merely an example, and the present invention is not limited to the case where two semiconductor chips are arranged in each arm and two arms are provided.
  • three or more semiconductor chips may be arranged on each arm.
  • the semiconductor chips are arranged such that the gate electrodes face one side parallel to the arrangement direction of the semiconductor chips and the gate electrodes are arranged in a line.
  • an IGBT chip and an FWD chip may be simultaneously arranged as a semiconductor chip in each arm.
  • the plurality of IGBT chips are arranged such that the gate electrodes are arranged in a line with the gate electrodes facing one side parallel to the arrangement direction of the semiconductor chips.
  • the plurality of FWD chips may be arranged as another row in parallel with the row of the IGBT chips, or may be arranged in the same row as the IGBT chips.
  • the semiconductor unit 20 may be configured by three or more arms. In that case, three or more arms are arranged side by side in a direction perpendicular to the arrangement direction of the semiconductor chips.
  • FIG. 7 is a plan view of a semiconductor unit according to the third embodiment.
  • the semiconductor unit 30 according to the third embodiment the same components as those of the semiconductor unit 20 according to the second embodiment are denoted by the same reference numerals, and description thereof is omitted.
  • the semiconductor unit 30 includes a similar ceramic circuit board (FIG. 4), although the shape of the circuit pattern is different from that of the semiconductor unit 20, to realize a similar circuit configuration (FIG. 5).
  • the semiconductor unit 30 also includes a first arm (upper arm) A and a second arm (lower arm) B, and has upper and lower arms.
  • the circuit pattern 24a forms a collector pattern of the first arm portion A.
  • collector electrodes formed on the back surfaces of the semiconductor chips 25 and 26 are joined via solder.
  • the circuit pattern 24a has a substantially rectangular shape, and a portion including the contact region 24a1 projects downward in FIG.
  • semiconductor chips 25 and 26 are arranged via solder (not shown) such that the gate electrodes 25a and 26a are arranged in a line.
  • the semiconductor chips 25 and 26 are arranged such that the gate electrodes 25a and 26a face one side parallel to the arrangement direction of the semiconductor chips 25 and 26.
  • the gate electrodes 25a and 26a face one side of the insulating plate 22 (the left side in FIG. 7).
  • the number of such semiconductor chips 25 and 26 may be three or more.
  • the semiconductor chips are arranged such that the gate electrodes face one side parallel to the arrangement direction of the semiconductor chips and the gate electrodes are arranged in a line.
  • the term “parallel” in the present embodiment may be any direction within ⁇ 30 ° with respect to the direction in which the direction is parallel.
  • the circuit pattern 24b forms a control pattern of the first arm unit A.
  • the bonding wire 29a connected to the gate electrodes 25a and 26a of the semiconductor chips 25 and 26 is connected to the circuit pattern 24b.
  • the circuit pattern 24b has a connection region 24b1 located in a line with respect to the gate electrodes 25a and 26a of the semiconductor chips 25 and 26. In FIG. 7, the circuit pattern 24b extends perpendicularly to the arrangement direction of the semiconductor chips 25 and 26 along a side (the lower side in FIG. 7) of the insulating plate 22 from a portion including the connection region 24b1.
  • the circuit pattern 24c forms the emitter pattern of the first arm A and the collector pattern of the second arm B.
  • the bonding wire 29g connected to the output electrodes (emitter electrodes) 25b and 26b of the semiconductor chips 25 and 26 is connected to the circuit pattern 24c.
  • collector electrodes formed on the back surfaces of the semiconductor chips 27 and 28 are joined via solder.
  • the circuit pattern 24c has a substantially L-shape along one right side and one upper side of the semiconductor unit 30.
  • the area on the right side of the circuit pattern 24c is arranged on the opposite side of the gate electrodes 25a and 26a.
  • the semiconductor chips 27 and 28 are arranged in that region.
  • the upper region of the circuit pattern 24c is an extension region 24c3 extending leftward from above the right region along one side above the semiconductor unit 30. That is, the extension region 24c3 is disposed on the opposite side to the connection direction of the bonding wires 29a with respect to the circuit pattern 24a, and extends in a direction orthogonal to the connection direction.
  • the extension region 24c3 of the circuit pattern 24c includes a contact region 24c1 to which an external connection terminal (not shown) is connected and a connection region 24c2 for a bonding wire 29g.
  • the extension region 24c3 of the circuit pattern 24c is located on an extension parallel to the arrangement of the semiconductor chips 25 and 26, and is connected to the bonding wires 29g connected to the output electrodes (emitter electrodes) 25b and 26b of the semiconductor chips 25 and 26. Connection region 24c2.
  • the semiconductor chips 27 and 28 are arranged via solder (not shown) so that the gate electrodes 27a and 28a are arranged in a line.
  • the semiconductor chips 27 and 28 are arranged such that the gate electrodes 27a and 28a face one side parallel to the arrangement direction of the semiconductor chips 27 and 28.
  • the arrangement of the gate electrodes 27a and 28a may be parallel to the arrangement of the gate electrodes 25a and 26a of the first arm portion A.
  • the gate electrodes 27a and 28a are opposite to the gate electrodes 25a and 26a and face the first arm portion A (one side of the insulating plate 22 (the right side in FIG. 7)).
  • the number of such semiconductor chips 27 and 28 may be three or more. Also in that case, the semiconductor chips are arranged such that the gate electrodes face one side parallel to the arrangement direction of the semiconductor chips and the gate electrodes are arranged in a line.
  • the circuit pattern 24d forms a control pattern of the second arm portion B.
  • the bonding wire 29b connected to the gate electrodes 27a and 28a of the semiconductor chips 27 and 28 is connected to the circuit pattern 24d.
  • the circuit pattern 24d has a connection region 24d1 that is located in a line with respect to the gate electrodes 27a and 28a of the semiconductor chips 27 and 28 and that is located point-symmetrically with the connection region 24b1. In FIG. 7, the circuit pattern 24d extends from a portion including the connection region 24d1 along one side (the upper side in FIG. 7) of the insulating plate 22 perpendicular to the arrangement direction of the semiconductor chips 27 and 28.
  • the vertical in this embodiment may be a direction that is at least 60 ° and at most 120 ° with respect to a direction orthogonal to the reference direction (here, the arrangement direction).
  • the circuit pattern 24e forms the emitter pattern of the second arm B.
  • the circuit pattern 24e has a connection region 24e2 to which bonding wires 29h connected to output electrodes (emitter electrodes) 27b and 28b of the semiconductor chips 27 and 28 are connected.
  • the circuit pattern 24e has a connection region 24e2 arranged on the opposite side (lower side in FIG. 7) of the circuit pattern 24d along with the projecting portions of the circuit pattern 24c and the circuit pattern 24a.
  • a contact region 24e1 is further provided in a lower right portion of the insulating plate 22 in FIG.
  • the bonding wires 29g and 29h have the same configuration as the bonding wires 29a to 29f of the second embodiment.
  • the bonding wires 29a are electrically connected by continuously joining the gate electrodes 25a of the semiconductor chips 25 arranged in a line, the gate electrodes 26a of the semiconductor chips 26, and the connection regions 24b1 of the circuit pattern 24b.
  • the bonding wires 29b are electrically connected by continuously joining the gate electrodes 27a of the semiconductor chips 27 arranged in a line, the gate electrodes 28a of the semiconductor chips 28, and the connection regions 24d1 of the circuit pattern 24d.
  • the bonding wire 29g electrically connects the output electrode 25b of the semiconductor chip 25, the output electrode 26b of the semiconductor chip 26, and the circuit pattern 24c in a direction opposite to and parallel to the connection direction of the bonding wire 29a. At this time, the bonding wire 29g continuously joins a plurality of locations on the output electrode 25b of the semiconductor chip 25, a plurality of locations on the output electrode 26b of the semiconductor chip 26, and the connection region 24c2 of the circuit pattern 24c. To connect.
  • the bonding wire 29h electrically connects the output electrode 27b of the semiconductor chip 27, the output electrode 28b of the semiconductor chip 28, and the circuit pattern 24e in a direction opposite to and parallel to the connection direction of the bonding wire 29b.
  • the bonding wire 29h continuously joins a plurality of locations on the output electrode 27b of the semiconductor chip 27, a plurality of locations on the output electrode 28b of the semiconductor chip 28, and the connection region 24e2 of the circuit pattern 24e. To connect. Note that the stitch bonding described with reference to FIG. 6 is also performed on such bonding wires 29g and 29h.
  • the semiconductor chips 25 to 28, the circuit patterns 24a to 24e, and the bonding wires 29a, 29b, 29g, and 29h form the inverter circuit shown in FIG. 5 as in the second embodiment.
  • a first arm portion (upper arm portion) A is configured by the semiconductor chips 25 and 26, the circuit patterns 24a and 24b, and the bonding wires 29a.
  • a second arm portion (lower arm portion) B is configured by the semiconductor chips 27 and 28, the circuit patterns 24c and 24d, and the bonding wires 29b.
  • the semiconductor unit 30 is connected to an external electric device of the semiconductor device 10 by an external connection terminal (not shown) formed by a lead frame or the like.
  • the external connection terminals include a C1 terminal (corresponding to the contact region 24a1), an E2 terminal (corresponding to the contact region 24e1), and an E1C2 terminal (corresponding to the contact region 24c1). Then, the high potential terminal of the external power supply is connected to the C1 terminal which is the input P terminal, and the low potential terminal of the external power supply is connected to the E2 terminal which is the input N terminal. Then, a load (not shown) is connected to the E1C2 terminal which is the output U terminal of the semiconductor unit 30. Thereby, the semiconductor unit 30 functions as an inverter.
  • an external connection terminal (not shown) is joined to each of the contact regions 24a1, 24c1, and 24e1 to form the semiconductor chips 25 to 28 on the ceramic circuit board 21 and the bonding wires 29a.
  • 29b, 29g, and 29h may be sealed with a sealing member.
  • the first arm portion (upper arm portion) A and the second arm portion (lower arm portion) B decrease the gate response speed similarly to the second embodiment. Since it can be suppressed, the generation of non-uniform current can be suppressed. As a result, a rise in temperature during energization can be suppressed, and concentration of heat can be prevented. Further, the mounting area of the semiconductor chips 25 to 28 on the circuit patterns 24a and 24c can be maximized, so that the output current can be increased.
  • the bonding wires 29a wired to the gate electrodes 25a and 26a of the semiconductor chips 25 and 26 and the bonding wires 29b wired to the gate electrodes 27a and 28a of the semiconductor chips 27 and 28 are opposite to each other. Wired. Therefore, the semiconductor unit 30 is arranged such that the circuit pattern 24a and the semiconductor chips 25 and 26 and the circuit pattern 24c and the semiconductor chips 27 and 28 and the bonding wires 29a and 29b are substantially point-symmetric. For this reason, the unevenness of heat generation during energization in the semiconductor unit 30 is suppressed. For this reason, it is possible to prevent the occurrence of a failure or the like due to the bias of heat generated in the semiconductor unit 30.

Abstract

ゲート応答速度の低下を抑制しつつ、セラミック回路基板上の半導体チップの載置面積を増大に利用することができる。　アーム部（１，１ａ）は、半導体チップ（２，３）と回路パターン（４，５）と制御配線（６ａ）とを有している。半導体チップ（２，３）は、おもて面の任意の側部に制御電極（２ａ，３ａ）を備えている。回路パターン（４）は、平面視で矩形を成して、半導体チップ（２，３）の側部が一列に配列され、制御電極（２ａ，３ａ）が一列に配列するように半導体チップ（２，３）が配置される。回路パターン（５）は、制御電極（２ａ，３ａ）に対して一列に配列している。また、制御配線（６ａ）は、制御電極（２ａ，３ａ）と回路パターン（５）とを電気的に接続する。

Description

半導体装置
　本発明は、半導体装置に関する。
　半導体装置は、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）、パワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等の半導体素子を含んでいる。このような半導体装置は、上記の半導体素子を含む半導体ユニットが放熱板上に複数配置されることで、所望の機能を発揮することができる（例えば、特許文献１参照）。
　半導体ユニットの一例として、回路パターン上に、ＩＧＢＴとＦＷＤ（Free Wheeling Diode）が１チップ内に構成されたＲＣ（Reverse-Conducting）－ＩＧＢＴチップが配置されている。複数のこのような半導体ユニットが放熱板上に配置されて、それぞれ電気的に接続された半導体装置が電力変換装置として用いられる。
特開２００４－３６３３３９号公報
　半導体装置は、小型化、大電流化及び低損失化が求められている。小型化、大電流化のため、複数の半導体チップを回路パターン上に面積効率よく配置させる必要がある。一方で、損失を大きくしないために、ゲート応答速度を低下させない必要がある。しかしながら、面積効率よく、なお且つ、ゲート応答速度を低下させない点で、半導体装置内での回路パターン、半導体チップ及び配線の配置が、最適化されているとは言えなかった。
　本発明は、このような点に鑑みてなされたものであり、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を増大に利用することができる半導体装置を提供することを目的とする。
　本発明の一観点によれば、おもて面の任意の第１側部に第１制御電極を備える第１半導体チップと、おもて面の任意の第２側部に第２制御電極を備える第２半導体チップと、前記第１側部及び前記第２側部が一列に配列され、前記第１制御電極及び前記第２制御電極が一列に配列するように、前記第１半導体チップ及び前記第２半導体チップが配置される第１回路パターンと、前記第１制御電極及び前記第２制御電極に対して一列に配列する第２回路パターンと、前記第１制御電極と前記第２制御電極と前記第２回路パターンとを電気的に接続する第１制御配線と、を備える第１アーム部、を有する半導体装置が提供される。
　開示の技術によれば、ゲート応答速度の低下を抑制しつつ、半導体チップの載置面積を増大に利用して出力電流を増加することができる。
　本発明の上記及び他の目的、特徴及び利点は本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
第１の実施の形態の半導体装置に含まれるアーム部を説明するための図である。 第２の実施の形態の半導体装置の平面図である。 第２の実施の形態の半導体ユニットの平面図である。 第２の実施の形態の半導体ユニットの断面図である。 第２の実施の形態の半導体ユニットで構成される回路構成図である。 第２の実施の形態の半導体ユニットが備える半導体チップの出力電極に対するボンディングワイヤの接続を説明するための図である。 第３の実施の形態の半導体ユニットの平面図である。
　［第１の実施の形態］
　以下、図面を参照して、第１の実施の形態の半導体装置に含まれるアーム部について、図１を用いて説明する。図１は、第１の実施の形態の半導体装置に含まれるアーム部を説明するための図である。なお、図１（Ａ），（Ｂ）は、第１の実施の形態の半導体装置に含まれるアーム部１を、図１（Ｃ），（Ｄ）は、半導体装置に含まれる参考例のアーム部１００，１１０をそれぞれ示している。
　第１の実施の形態の半導体装置は、図１（Ａ）に示す、アーム部１を備えている。アーム部１は、半導体チップ２，３と回路パターン４，５と制御配線６ａとを有している。半導体チップ２，３は、おもて面の任意の側部に制御電極２ａ，３ａを備えている。半導体チップ２，３は、例えば、ＩＧＢＴ、パワーＭＯＳＦＥＴ等のスイッチング素子を含んでいる。このような半導体チップ２，３は、例えば、裏面に主電極として入力電極（ドレイン電極またはコレクタ電極）を、おもて面に、制御電極（ゲート電極）及び主電極として出力電極（ソース電極またはエミッタ電極）をそれぞれ備えている。また、半導体チップ２，３は、必要に応じて、ＳＢＤ（Schottky Barrier Diode）、ＦＷＤ等のダイオードを含んでいる。このような半導体チップ２，３は、裏面に主電極として出力電極（カソード電極）を、おもて面に主電極として入力電極（アノード電極）をそれぞれ備えている。また、半導体チップ２，３は、ＩＧＢＴとＦＷＤの機能を１チップで併せ持つＲＣ－ＩＧＢＴを含んでもよい。回路パターン４は、例えば、平面視で矩形を成しており、半導体チップ２，３の側部が一列に配列され、制御電極２ａ，３ａが一列に配列するように、半導体チップ２，３が配置されている。回路パターン５は、平面視で矩形を成しており、制御電極２ａ，３ａに対して一列に配列している。また、制御配線６ａは、制御電極２ａ，３ａと回路パターン５とを電気的に接続する。図１（Ａ）に示すアーム部１では、半導体チップ２，３の主電極に制御配線６ａの接続方向に対して垂直に主電流配線６ｂ，６ｃが接続されている。なお、垂直とは、制御配線６ａの接続方向に対して直交する方向に対して６０°以上、１２０°以下の方向であればよい。また、制御配線６ａ及び主電流配線６ｂ，６ｃは、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。
　また、第１の実施の形態の半導体装置は、アーム部１に代えて、図１（Ｂ）に示す、アーム部１ａを備えてもよい。なお、アーム部１ａは、アーム部１が備える構成と同様の構成には同じ符号を付している。このようなアーム部１ａは、半導体チップ２，３の主電極に制御配線６ａの接続方向に対して平行であって逆方向に主電流配線６ｄが接続されている。なお、平行とは、制御配線６ａの接続方向に対して平行する方向に対して±３０°の方向であればよい。また、制御配線６ａ及び主電流配線６ｄは、ボンディングワイヤ、リードフレームまたはリボン状の導電部材等により構成される。
　次に、このようなアーム部１に対する参考例について説明する。まず、図１（Ｃ）に示すアーム部１００は、半導体チップ１０２，１０３と回路パターン１０４，１０５と制御配線１０６ａ１，１０６ａ２とを有している。半導体チップ１０２，１０３は、例えば、ＲＣ－ＩＧＢＴチップであり平面視で縦長の形状を成している。このような半導体チップ１０２，１０３はおもて面の図中下側に制御電極１０２ａ，１０３ａをそれぞれ備えている。回路パターン１０４は、平面視で矩形を成しており、制御電極１０２ａ，１０３ａが一列に配列するように、半導体チップ１０２，１０３が並んで配置されている。回路パターン１０５は、制御電極１０２ａ，１０３ａ側に回路パターン１０４から離間して配列している。また、制御配線１０６ａ１，１０６ａ２は、制御電極１０２ａ，１０３ａと回路パターン１０５とを電気的に接続する。なお、アーム部１００では、半導体チップ１０２，１０３の主電極に図中上方に主電流配線１０６ｂ，１０６ｃがそれぞれ接続されている。このようなアーム部１００は、半導体チップ１０２，１０３の回路パターン１０４のチップ面積を最大限に利用することができ、出力電流を多く稼ぐことができる。しかし、半導体チップ１０２，１０３が縦長の形状であるために、半導体チップ１０２，１０３内部を通電する電流が形状に沿って流れるために電流経路が長くなり、ゲート応答速度が低下してしまう。したがって、アーム部１に対してゲート応答速度が低下してしまう。
　また、図１（Ｄ）に示すアーム部１１０は、半導体チップ１１２，１１３と回路パターン１１４，１１５と制御配線１１６ａ１，１１６ａ２とを有している。半導体チップ１１２，１１３は、例えば、ＲＣ－ＩＧＢＴチップであり平面視で略正方形の形状を成している。このような半導体チップ１１２，１１３はおもて面の図中下側に制御電極１１２ａ，１１３ａをそれぞれ備えている。回路パターン１１４は、平面視で矩形を成しており、制御電極１１２ａ，１１３ａがそれぞれ図中下側になるように、半導体チップ１１２，１１３が上下に並んで配置されている。制御配線１１６ａ１，１１６ａ２は、このような半導体チップ１１２，１１３の配置に応じて、制御電極１１２ａ，１１３ａから図中左側に延出している。なお、アーム部１１０では、半導体チップ１１２，１１３の主電極に図中右側に主電流配線１１６ｂ，１１６ｃが接続されている。回路パターン１１５は、平面視で矩形を成しており、回路パターン１１４の図中左側に配置されて、制御配線１１６ａ１，１１６ａ２に接続される。このようなアーム部１１０では、半導体チップ１１２，１１３は、形状が略正方形であるために、内部を通電する電流が形状に沿って流れるために電流経路がアーム部１００よりも短縮されて、ゲート応答速度の低下が抑制される。しかし、半導体チップ１１２，１１３はその形状のため、回路パターン１１４の面積を多く占めてしまう。このため、チップ面積を最大限に利用することができない。したがって、チップ面積がアーム部１に対して低下してしまう。さらに、３つ以上の半導体チップが上下に並んで配置された場合、制御配線１１６ａ１，１１６ａ２に接続される回路パターン１１５は、ますます縦長に配置されて、大きな面積を占有してしまう。
　このように上記の半導体装置は、アーム部１，１ａを備えている。アーム部１，１ａは、半導体チップ２，３と回路パターン４，５と制御配線６ａとを有している。半導体チップ２，３は、おもて面の任意の側部に制御電極２ａ，３ａを備えている。回路パターン４は、平面視で矩形を成して、半導体チップ２，３の側部が一列に配列され、制御電極２ａ，３ａが一列に配列するように半導体チップ２，３が配置される。回路パターン５は、制御電極２ａ，３ａに対して一列に配列している。また、制御配線６ａは、制御電極２ａ，３ａと回路パターン５とを電気的に接続する。これにより、アーム部１，１ａはゲート応答速度の低下を抑制して、不均一な電流の発生を抑制することができる。また、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン４上における半導体チップ２，３の載置面積を最大限に利用することができるために、出力電流を増大することができる。したがって、このようなアーム部１，１ａを含む半導体装置の特性を向上させることができるようになる。
　［第２の実施の形態］
　第２の実施の形態では、第１の実施の形態について具体的に説明する。まず、半導体装置について図２を用いて説明する。図２は、第２の実施の形態の半導体装置の平面図である。半導体装置１０は、放熱基板１１と、ボンディングワイヤ１２ａ～１２ｅにより電気的に接続された半導体ユニット２０ａ～２０ｆとを有している。放熱基板１１は、熱伝導性に優れた、例えば、アルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成されている。また、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により放熱基板１１の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル－リン合金、ニッケル－ボロン合金等がある。このような放熱基板１１には、外部機器に対して取り付けの際に用いられる取り付け孔、半導体ユニット２０ａ～２０ｆに対して電流を入出力するためのコンタクト領域等が適宜形成されている。半導体ユニット２０ａ～２０ｆは、例えば、はんだまたは銀ろう等を介して放熱基板１１のおもて面の所定の方向に一列に配置されている。このような半導体ユニット２０ａ～２０ｆは、所定の半導体素子を含む半導体チップが配置されて、必要とされる機能を有する。なお、図２に示す半導体ユニット２０ａ～２０ｆの個数は一例であって、必要に応じた個数を設置することができる。また、以下では、半導体ユニット２０ａ～２０ｆの総称を半導体ユニット２０とし、その詳細については後述する。なお、ボンディングワイヤ１２ａ～１２ｅは、導電性に優れたアルミニウムや銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。
　また、このような半導体装置１０の放熱基板１１の裏面に冷却器（図示を省略）を金属酸化物のフィラーが混入されたシリコーン等のサーマルグリースを介して取りつけて放熱性を向上させることも可能である。この場合の冷却器は、例えば、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等により構成されている。また、冷却器として、フィン、または、複数のフィンから構成されるヒートシンク並びに水冷による冷却装置等を適用することができる。また、放熱基板１１は、このような冷却器と一体的に構成されてもよい。その場合は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金により構成される。そして、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により冷却器と一体化された放熱基板１１の表面に形成してもよい。具体的には、ニッケルの他に、ニッケル－リン合金、ニッケル－ボロン合金等がある。また、このような半導体装置１０の半導体ユニット２０ａ～２０ｆ及び放熱基板１１を樹脂ケース（図示を省略）に収納してもよい。この場合の樹脂ケースは、ゲート電圧を入力される制御端子及び入出力電圧が導通される外部端子を含んでモールド成形される。
　次に、半導体ユニット２０について、図３～図５を用いて説明する。図３は、第２の実施の形態の半導体ユニットの平面図であり、図４は、第２の実施の形態の半導体ユニットの断面図である。なお、図４は、図３の一点鎖線Ｘ－Ｘにおける断面を表している。但し、ボンディングワイヤの記載を省略している。また、図５は、第２の実施の形態の半導体ユニットで構成される回路構成図である。半導体ユニット２０は、第１アーム部（上アーム部）Ａと第２アーム部（下アーム部）Ｂを備え、上下アーム部が形成されている。図３及び図４に示されるように、セラミック回路基板２１とセラミック回路基板２１のおもて面に設けられた半導体チップ２５～２８とを有している。また、半導体ユニット２０は、このようなセラミック回路基板２１がはんだまたは銀ろう等（図示を省略）を介して放熱基板１１上に配置される（図２を参照）。
　半導体チップ２５～２８は、シリコンまたは炭化シリコンから構成され、ＩＧＢＴとＦＷＤが１チップ内に構成されたＲＣ－ＩＧＢＴのスイッチング素子を含んでいる。ＲＣ－ＩＧＢＴチップは、ＩＧＢＴとＦＷＤとが逆並列で接続された回路が構成されている。このような半導体チップ２５～２８は、例えば、裏面に主電極として入力電極（ドレイン電極またはコレクタ電極）を、おもて面に、制御電極（ゲート電極）及び主電極として出力電極（ソース電極またはエミッタ電極）をそれぞれ備えている。また、半導体チップ２５～２８は、おもて面の側部の中央にゲート電極２５ａ～２８ａと中央部に出力電極２５ｂ～２８ｂとをそれぞれ備えている。セラミック回路基板２１は、絶縁板２２と絶縁板２２の裏面に形成された金属板２３とを有している。さらに、セラミック回路基板２１は、絶縁板２２のおもて面に形成された回路パターン２４ａ～２４ｅをそれぞれ有している。絶縁板２２は、熱伝導性に優れた、酸化アルミニウム、窒化アルミニウム、窒化珪素等の高熱伝導性のセラミックスにより構成されている。金属板２３は、熱伝導性に優れたアルミニウム、鉄、銀、銅、または、少なくともこれらの一種を含む合金等の金属により構成されている。回路パターン２４ａ～２４ｅは、導電性に優れた銅あるいは銅合金等の金属により構成されている。そして、回路パターン２４ａ～２４ｅは、耐食性を向上させるために、例えば、ニッケル等の材料をめっき処理等により表面に形成してもよい。具体的には、ニッケルの他に、ニッケル－リン合金、ニッケル－ボロン合金等がある。また、回路パターン２４ａ～２４ｅの厚さは、例えば、０．１ｍｍ以上、１ｍｍ以下である。このような構成を有するセラミック回路基板２１として、例えば、ＤＣＢ（Direct Copper Bonding）基板、ＡＭＢ（Active Metal Brazed）基板を用いることができる。セラミック回路基板２１は、半導体チップ２５～２８で発生した熱を回路パターン２４ａ，２４ｃ、絶縁板２２及び金属板２３を介して、放熱基板１１側に伝導させることができる。なお、セラミック回路基板２１は一例であって、金属ベース基板や、ダイパッドが形成されたリードフレームであってもよい。
　回路パターン２４ａは、第１アーム部Ａのコレクタパターンを構成する。回路パターン２４ａは、半導体チップ２５，２６の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ａは、略矩形状を成しており、図３中下側にコンタクト領域２４ａ１を含む部分が突出している。このような回路パターン２４ａは、ゲート電極２５ａ，２６ａが一列に配列するように半導体チップ２５，２６がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２５，２６は、半導体チップ２５，２６の配列方向と平行な一辺にゲート電極２５ａ，２６ａが向くように配置される。ゲート電極２５ａ，２６ａは、絶縁板２２の一辺（図３中左側）に向いている。なお、このような半導体チップ２５，２６は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、本実施の形態の平行とは、平行となる方向に対して±３０°以内の方向であればよい。
　回路パターン２４ｂは、第１アーム部Ａの制御パターンを構成する。回路パターン２４ｂは、半導体チップ２５，２６のゲート電極２５ａ，２６ａと接続されたボンディングワイヤ２９ａが接続されている。回路パターン２４ｂは、半導体チップ２５，２６のゲート電極２５ａ，２６ａに対して一列に位置する接続領域２４ｂ１を有する。回路パターン２４ｂは、図３において、接続領域２４ｂ１を含む部分から、絶縁板２２の一辺（図３中下側）に沿って、半導体チップ２５，２６の配列方向と垂直に延びている。
　回路パターン２４ｃは、第１アーム部Ａのエミッタパターン及び第２アーム部Ｂのコレクタパターンを構成する。回路パターン２４ｃは、半導体チップ２５，２６の出力電極（エミッタ電極）２５ｂ，２６ｂと接続されたボンディングワイヤ２９ｃ，２９ｄが接続されている。また、回路パターン２４ｃは、半導体チップ２７，２８の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ｃは、略矩形状を成しており、図３中上側にコンタクト領域２４ｃ１を含む部分が突出している。回路パターン２４ｃは、回路パターン２４ａと並んで、ゲート電極２５ａ，２６ａの反対側（図３中右側）に配置される。半導体チップ２５，２６の配列と平行にボンディングワイヤ２９ｃ，２９ｄの接続領域２４ｃ２を有する。このような回路パターン２４ｃは、ゲート電極２７ａ，２８ａが一列に配列するように半導体チップ２７，２８がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２７，２８は、半導体チップ２７，２８の配列方向と平行な一辺にゲート電極２７ａ，２８ａが向くように配置される。ゲート電極２７ａ，２８ａの配列は、第１アーム部Ａのゲート電極２５ａ，２６ａの配列と平行であってよい。ゲート電極２７ａ，２８ａは、第１アーム部Ａ側（絶縁板２２の一辺（図３中左側））に向いている。なお、このような半導体チップ２７，２８は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。
　回路パターン２４ｄは、第２アーム部Ｂの制御パターンを構成する。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａと接続されたボンディングワイヤ２９ｂが接続されている。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａに対して一列に位置して、接続領域２４ｂ１と半導体チップ２５～２７を隔てて反対側に位置する接続領域２４ｄ１を有する。回路パターン２４ｄは、図３において、接続領域２４ｄ１を含む部分から、絶縁板２２の一辺（図３中上側）に沿って、半導体チップ２７，２８の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向（ここでは配列方向）に直交する方向に対して６０°以上、１２０°以下の方向であればよい。回路パターン２４ｅは、第２アーム部Ｂのエミッタパターンを構成する。回路パターン２４ｅは、半導体チップ２７，２８の出力電極（エミッタ電極）２７ｂ，２８ｂと接続されたボンディングワイヤ２９ｅ，２９ｆが接続される接続領域２４ｅ２を有する。回路パターン２４ｅは、回路パターン２４ｃと並んで、ゲート電極２７ａ，２８ａの反対側（図３中右側）に配置される接続領域２４ｅ２を有する。そのため、回路パターン２４ｅは、回路パターン２４ｃを挟んで回路パターン２４ａの反対側に配置される部分を有する。回路パターン２４ｅは、回路パターン２４ｃの直交する２辺と絶縁板２２の２辺との間で、直交するようなＬ字状を成している。このような回路パターン２４ｅは、絶縁板２２の図３中右側の部分に接続領域２４ｅ２が設けられ、絶縁板２２の図３中下側の部分にコンタクト領域２４ｅ１が設けられている。
　ボンディングワイヤ２９ａ～２９ｆは、導電性に優れたアルミニウム、銅等の金属、または、少なくともこれらの一種を含む合金等により構成されている。また、これらの径は、１００μｍ以上、１ｍｍ以下であることが好ましい。ボンディングワイヤ２９ａは、一列に配列した半導体チップ２５のゲート電極２５ａと半導体チップ２６のゲート電極２６ａと回路パターン２４ｂの接続領域２４ｂ１とを連続的に接合することにより電気的に接続する。ボンディングワイヤ２９ｂは、一列に配列した半導体チップ２７のゲート電極２７ａと半導体チップ２８のゲート電極２８ａと回路パターン２４ｄの接続領域２４ｄ１とを連続的に接合することにより電気的に接続する。ボンディングワイヤ２９ｃは、ボンディングワイヤ２９ａの接続方向に対して垂直に、半導体チップ２５の出力電極２５ｂと回路パターン２４ｃとを電気的に接続する。この際、ボンディングワイヤ２９ｃは、半導体チップ２５の出力電極２５ｂ上の複数の箇所と、回路パターン２４ｃの接続領域２４ｃ２とを、連続的に接合することにより接続する。ボンディングワイヤ２９ｄは、ボンディングワイヤ２９ａの接続方向に対して垂直に、半導体チップ２６の出力電極２６ｂと回路パターン２４ｃとを電気的に接続する。この際、ボンディングワイヤ２９ｄは、半導体チップ２６の出力電極２６ｂ上の複数の箇所と、回路パターン２４ｃの接続領域２４ｃ２とを、連続的に接合することにより接続する。ボンディングワイヤ２９ｅは、ボンディングワイヤ２９ｂの接続方向に対して垂直に、半導体チップ２７の出力電極２７ｂと回路パターン２４ｅとを電気的に接続する。この際、ボンディングワイヤ２９ｅは、半導体チップ２７の出力電極２７ｂ上の複数の箇所と、回路パターン２４ｅの接続領域２４ｅ２とを、連続的に接合することにより接続する。ボンディングワイヤ２９ｆは、ボンディングワイヤ２９ｂの接続方向に対して垂直に、半導体チップ２８の出力電極２８ｂと回路パターン２４ｅとを電気的に接続する。この際、ボンディングワイヤ２９ｆは、半導体チップ２８の出力電極２８ｂ上の複数の箇所と、回路パターン２４ｅの接続領域２４ｅ２とを、連続的に接合することにより接続する。
　このように半導体チップ２５～２８と回路パターン２４ａ～２４ｅとボンディングワイヤ２９ａ～２９ｆとにより、図５に示されるインバータ回路が構成される。半導体ユニット２０は、半導体チップ２５，２６と回路パターン２４ａ，２４ｂとボンディングワイヤ２９ａとにより第１アーム部（上アーム部）Ａが構成される。また、半導体ユニット２０は、半導体チップ２７，２８と回路パターン２４ｃ，２４ｄとボンディングワイヤ２９ｂとにより第２アーム部（下アーム部）Ｂが構成される。そして、半導体ユニット２０は、リードフレーム等により形成された外部接続端子（図示を省略）により、半導体装置１０の外部の電気機器と接続される。外部接続端子は、Ｃ１端子（コンタクト領域２４ａ１に対応）とＥ２端子（コンタクト領域２４ｅ１に対応）とＥ１Ｃ２端子（コンタクト領域２４ｃ１に対応）とを備えている。そして、入力Ｐ端子であるＣ１端子に、外部電源の高電位端子を接続し、入力Ｎ端子であるＥ２端子に、外部電源の低電位端子を接続する。そして、半導体ユニット２０の出力Ｕ端子であるＥ１Ｃ２端子に負荷（図示を省略）を接続する。これにより、半導体ユニット２０は、インバータとして機能する。このような構成を有する半導体ユニット２０は、例えば、各コンタクト領域２４ａ１，２４ｃ１，２４ｅ１に外部接続端子（図示を省略）を接合して、セラミック回路基板２１上の半導体チップ２５～２８及びボンディングワイヤ２９ａ～２９ｆを封止部材で封止してもよい。この場合の封止部材は、例えば、マレイミド変性エポキシ樹脂、マレイミド変性フェノール樹脂、マレイミド樹脂等の熱硬化性樹脂を用いることができる。
　次に、半導体チップ２５～２８の出力電極２５ｂ～２８ｂに対するボンディングワイヤ２９ｃ，２９ｄ，２９ｅ，２９ｆのステッチボンディングについて図６を用いて説明する。図６は、第２の実施の形態の半導体ユニットが備える半導体チップの出力電極に対するボンディングワイヤの接続を説明するための図である。なお、図６では、半導体チップ２５～２８のうち半導体チップ２５を例に挙げて示しており、図６（Ａ），（Ｂ）は、異なるタイプのＲＣ－ＩＧＢＴチップである半導体チップ２５をそれぞれ表している。半導体チップ２５は、図６（Ａ）に示されるように、出力電極２５ｂにおいて、ＦＷＤ領域２５ｂ１とＩＧＢＴ領域２５ｂ２とが交互に構成されている。このような出力電極２５ｂ上にボンディングワイヤ２９ｃをステッチボンディングにより接続する際には、ＦＷＤ領域２５ｂ１とＩＧＢＴ領域２５ｂ２との境界のボンディング箇所２９ｃ１にボンディングする。また、半導体チップ２５は、図６（Ｂ）に示されるように、図６（Ａ）とは異なるタイプの出力電極２５ｂにおいても、同様に、ＦＷＤ領域２５ｂ１とＩＧＢＴ領域２５ｂ２との境界のボンディング箇所２９ｃ１にボンディングする。これにより半導体チップ２５の出力電極２５ｂから発生する熱のボンディングワイヤ２９ｃに対する偏りを抑制することができ、半導体チップ２５の熱に起因した故障等の発生を防止することができる。なお、他の半導体チップ２６～２８についても同様である。
　上記の半導体装置１０は、半導体ユニット２０が放熱基板１１上に一方向に複数配列している。さらに、半導体ユニット２０は、第１，第２アーム部（上下アーム部）Ａ，Ｂを備えている。第１アーム部（上アーム部）Ａは、半導体チップ２５，２６と回路パターン２４ａとボンディングワイヤ２９ａとを有している。半導体チップ２５，２６は、ＲＣ－ＩＧＢＴチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極２５ａ，２６ａを備えている。回路パターン２４ａは、略正方形状の半導体チップ２５，２６の側部が一列に配列され、ゲート電極２５ａ，２６ａが一列に配列するように平面視で矩形を成しており、半導体チップ２５，２６が配置される。回路パターン２４ｂの接続領域２４ｂ１は、ゲート電極２５ａ，２６ａに対して一列に配列している。また、ボンディングワイヤ２９ａは、ゲート電極２５ａ，２６ａと回路パターン２４ｂの接続領域２４ｂ１とをステッチボンディングにより電気的に接続する。第２アーム部（下アーム部）Ｂも同様に、略正方形状の半導体チップ２７，２８と回路パターン２４ｃとボンディングワイヤ２９ｂとを有している。半導体チップ２７，２８は、ＲＣ－ＩＧＢＴチップであって、略正方形状を成しており、おもて面の任意の側部にゲート電極２７ａ，２８ａを備えている。回路パターン２４ｃは、半導体チップ２７，２８の側部が一列に配列され、ゲート電極２７ａ，２８ａが一列に配列するように平面視で矩形を成しており、半導体チップ２７，２８が配置される。回路パターン２４ｄの接続領域２４ｄ１は、ゲート電極２７ａ，２８ａに対して一列に配列している。また、ボンディングワイヤ２９ｂは、ゲート電極２７ａ，２８ａと回路パターン２４ｄの接続領域２４ｄ１とをステッチボンディングにより電気的に接続する。
　これにより、第１アーム部（上アーム部）Ａ及び第２アーム部（下アーム部）Ｂはゲート応答速度の低下を抑制することができるために、不均一な電流の発生を抑制することができる。これにより、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン２４ａ，２４ｃ上における半導体チップ２５～２８の載置面積を最大限に利用することができるために、出力電流を増大することができる。また、半導体ユニット２０は、半導体チップ２５，２６のゲート電極２５ａ，２６ａに配線されたボンディングワイヤ２９ａと半導体チップ２７，２８のゲート電極２７ａ，２８ａに配線されたボンディングワイヤ２９ｂとはそれぞれ逆向きに配線されている。したがって、半導体ユニット２０は、回路パターン２４ａ及び半導体チップ２５，２６と回路パターン２４ｃ及び半導体チップ２７，２８とボンディングワイヤ２９ａ，２９ｂとは略点対称となるように配置されている。このため、半導体ユニット２０における通電時の発熱の偏りが抑制される。このため、半導体ユニット２０に生じた熱の偏りに起因した故障等の発生を防止することができる。
　さらに、半導体ユニット２０では、半導体チップ２５～２８の出力電極２５ｂ～２８ｂに対してボンディングワイヤ２９ｃ～２９ｆをＦＷＤ領域とＩＧＢＴ領域との境界を跨ぐようにステッチボンディングによる接続を行っている。このため、半導体チップ２５～２８の出力電極２５ｂ～２８ｂから発生する熱のボンディングワイヤ２９ｃ～２９ｆに対する偏りを抑制することができ、半導体チップ２５～２８の熱に起因した故障等の発生を防止することができる。
　なお、半導体ユニット２０の半導体チップ２５～２８の個数は一例であって、各アームに２つずつの半導体チップが配置され、２つのアームで構成されている場合に限らない。例えば、各アームに３つ以上の半導体チップが配置されていてもよい。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、例えば、各アームに半導体チップとして、ＩＧＢＴチップとＦＷＤチップとが同時に配置されていてもよい。その場合も、複数のＩＧＢＴチップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。複数のＦＷＤチップは、ＩＧＢＴチップの列と平行に別の列として配置されてもよく、また、ＩＧＢＴチップと同じ列に配置されてもよい。また、例えば、半導体ユニット２０が、３つ以上のアームで構成されてもよい。その場合、半導体チップの配列方向と垂直な方向に、３つ以上のアームが並んで配置される。
　［第３の実施の形態］
　第３の実施の形態では、第２の実施の形態の半導体ユニット２０と異なる半導体ユニットの場合について、図７を用いて説明する。すなわち、第３の実施の形態の半導体ユニットでは、半導体チップのゲート電極に接続されるボンディングワイヤの接続方向に対して、半導体チップの出力電極に接続されるボンディングワイヤは逆方向に平行である。図７は、第３の実施の形態の半導体ユニットの平面図である。なお、第３の実施の形態の半導体ユニット３０は、第２の実施の形態の半導体ユニット２０と同様の構成には同じ符号を付して、それらの説明は省略する。また、半導体ユニット３０は、半導体ユニット２０と回路パターンの形状は異なるものの同様のセラミック回路基板（図４）を備え、同様の回路構成（図５）を実現する。
　半導体ユニット３０も、第１アーム部（上アーム部）Ａと第２アーム部（下アーム部）Ｂを備え、上下アーム部が形成されている。回路パターン２４ａは、第１アーム部Ａのコレクタパターンを構成する。回路パターン２４ａは、半導体チップ２５，２６の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ａは、略矩形状を成しており、図７中下側にコンタクト領域２４ａ１を含む部分が突出している。このような回路パターン２４ａは、ゲート電極２５ａ，２６ａが一列に配列するように半導体チップ２５，２６がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２５，２６は、半導体チップ２５，２６の配列方向と平行な一辺にゲート電極２５ａ，２６ａが向くように配置される。ゲート電極２５ａ，２６ａは、絶縁板２２の一辺（図７中左側）に向いている。なお、このような半導体チップ２５，２６は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。また、本実施の形態の平行とは、平行となる方向に対して±３０°以内の方向であればよい。
　回路パターン２４ｂは、第１アーム部Ａの制御パターンを構成する。回路パターン２４ｂは、半導体チップ２５，２６のゲート電極２５ａ，２６ａと接続されたボンディングワイヤ２９ａが接続されている。回路パターン２４ｂは、半導体チップ２５，２６のゲート電極２５ａ，２６ａに対して一列に位置する接続領域２４ｂ１を有する。回路パターン２４ｂは、図７において、接続領域２４ｂ１を含む部分から、絶縁板２２の一辺（図７中下側）に沿って、半導体チップ２５，２６の配列方向と垂直に延びている。
　回路パターン２４ｃは、第１アーム部Ａのエミッタパターン及び第２アーム部Ｂのコレクタパターンを構成する。回路パターン２４ｃは、半導体チップ２５，２６の出力電極（エミッタ電極）２５ｂ，２６ｂと接続されたボンディングワイヤ２９ｇが接続されている。また、回路パターン２４ｃは、半導体チップ２７，２８の裏面に形成されたコレクタ電極がはんだを介して接合されている。回路パターン２４ｃは、図７のように、半導体ユニット３０の右側の一辺及び上側の一辺に沿った略Ｌ字型状を成している。回路パターン２４ｃの右側の領域は、ゲート電極２５ａ，２６ａの反対側に配置されている。そして、その領域には半導体チップ２７，２８が配置されている。回路パターン２４ｃの上側の領域は、右側の領域の上から、半導体ユニット３０の上側の一辺に沿って、左方向に延びた延長領域２４ｃ３である。すなわち、延長領域２４ｃ３は、回路パターン２４ａに対してボンディングワイヤ２９ａの接続方向に対して反対側に配置され、当該接続方向に対して直交する方向に延伸している。回路パターン２４ｃの延長領域２４ｃ３には、外部接続端子（図示を省略）が接続されるコンタクト領域２４ｃ１及び、ボンディングワイヤ２９ｇの接続領域２４ｃ２を含む。回路パターン２４ｃの延長領域２４ｃ３は、半導体チップ２５，２６の配列と平行な延長線上に位置し、半導体チップ２５，２６の出力電極（エミッタ電極）２５ｂ，２６ｂに接続されたボンディングワイヤ２９ｇと接続される接続領域２４ｃ２を有する。このような回路パターン２４ｃは、ゲート電極２７ａ，２８ａが一列に配列するように半導体チップ２７，２８がはんだ（図示を省略）を介して配置されている。なお、半導体チップ２７，２８は、半導体チップ２７，２８の配列方向と平行な一辺にゲート電極２７ａ，２８ａが向くように配置される。ゲート電極２７ａ，２８ａの配列は、第１アーム部Ａのゲート電極２５ａ，２６ａの配列と平行であってよい。ゲート電極２７ａ，２８ａは、ゲート電極２５ａ，２６ａの反対側であって、第１アーム部Ａ側（絶縁板２２の一辺（図７中右側））に向いている。なお、このような半導体チップ２７，２８は、３つ以上でも構わない。その場合も、半導体チップは、半導体チップの配列方向と平行な一辺にゲート電極を向けて、ゲート電極が一列に配列するように配置される。
　回路パターン２４ｄは、第２アーム部Ｂの制御パターンを構成する。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａと接続されたボンディングワイヤ２９ｂが接続されている。回路パターン２４ｄは、半導体チップ２７，２８のゲート電極２７ａ，２８ａに対して一列に位置して、接続領域２４ｂ１と点対称に位置する接続領域２４ｄ１を有する。回路パターン２４ｄは、図７において、接続領域２４ｄ１を含む部分から、絶縁板２２の一辺（図７中上側）に沿って、半導体チップ２７，２８の配列方向と垂直に延びている。なお、本実施の形態の垂直は、基準方向（ここでは配列方向）に直交する方向に対して６０°以上、１２０°以下の方向であればよい。回路パターン２４ｅは、第２アーム部Ｂのエミッタパターンを構成する。回路パターン２４ｅは、半導体チップ２７，２８の出力電極（エミッタ電極）２７ｂ，２８ｂと接続されたボンディングワイヤ２９ｈが接続される接続領域２４ｅ２を有する。回路パターン２４ｅは、回路パターン２４ｃ及び回路パターン２４ａの突出した部分と並んで、回路パターン２４ｄの反対側（図７中下側）に配置される接続領域２４ｅ２を有する。このような回路パターン２４ｅは、さらに、絶縁板２２の図７中右下側の部分にコンタクト領域２４ｅ１が設けられている。
　ボンディングワイヤ２９ｇ，２９ｈは、第２の実施の形態のボンディングワイヤ２９ａ～２９ｆと同様に構成されている。ボンディングワイヤ２９ａは、一列に配列した半導体チップ２５のゲート電極２５ａと半導体チップ２６のゲート電極２６ａと回路パターン２４ｂの接続領域２４ｂ１とを連続的に接合することにより電気的に接続する。ボンディングワイヤ２９ｂは、一列に配列した半導体チップ２７のゲート電極２７ａと半導体チップ２８のゲート電極２８ａと回路パターン２４ｄの接続領域２４ｄ１とを連続的に接合することにより電気的に接続する。
　ボンディングワイヤ２９ｇは、ボンディングワイヤ２９ａの接続方向に対して逆方向であって平行に、半導体チップ２５の出力電極２５ｂと半導体チップ２６の出力電極２６ｂと回路パターン２４ｃとを電気的に接続する。この際、ボンディングワイヤ２９ｇは、半導体チップ２５の出力電極２５ｂ上の複数の箇所と、半導体チップ２６の出力電極２６ｂ上の複数の箇所と、回路パターン２４ｃの接続領域２４ｃ２とを、連続的に接合することにより接続する。ボンディングワイヤ２９ｈは、ボンディングワイヤ２９ｂの接続方向に対して逆方向であって平行に、半導体チップ２７の出力電極２７ｂと半導体チップ２８の出力電極２８ｂと回路パターン２４ｅとを電気的に接続する。この際、ボンディングワイヤ２９ｈは、半導体チップ２７の出力電極２７ｂ上の複数の箇所と、半導体チップ２８の出力電極２８ｂ上の複数の箇所と、回路パターン２４ｅの接続領域２４ｅ２とを、連続的に接合することにより接続する。なお、このようなボンディングワイヤ２９ｇ，２９ｈでも、図６で説明したステッチボンディングが行われる。
　このように半導体チップ２５～２８と回路パターン２４ａ～２４ｅとボンディングワイヤ２９ａ，２９ｂ，２９ｇ，２９ｈとにより、第２の実施の形態と同様に、図５に示されるインバータ回路が構成される。半導体ユニット３０は、半導体チップ２５，２６と回路パターン２４ａ，２４ｂとボンディングワイヤ２９ａとにより第１アーム部（上アーム部）Ａが構成される。また、半導体ユニット３０は、半導体チップ２７，２８と回路パターン２４ｃ，２４ｄとボンディングワイヤ２９ｂとにより第２アーム部（下アーム部）Ｂが構成される。そして、半導体ユニット３０は、リードフレーム等により形成された外部接続端子（図示を省略）により、半導体装置１０の外部の電気機器と接続される。外部接続端子は、Ｃ１端子（コンタクト領域２４ａ１に対応）とＥ２端子（コンタクト領域２４ｅ１に対応）とＥ１Ｃ２端子（コンタクト領域２４ｃ１に対応）とを備えている。そして、入力Ｐ端子であるＣ１端子に、外部電源の高電位端子を接続し、入力Ｎ端子であるＥ２端子に、外部電源の低電位端子を接続する。そして、半導体ユニット３０の出力Ｕ端子であるＥ１Ｃ２端子に負荷（図示を省略）を接続する。これにより、半導体ユニット３０は、インバータとして機能する。このような構成を有する半導体ユニット３０は、例えば、各コンタクト領域２４ａ１，２４ｃ１，２４ｅ１に外部接続端子（図示を省略）を接合して、セラミック回路基板２１上の半導体チップ２５～２８及びボンディングワイヤ２９ａ，２９ｂ，２９ｇ，２９ｈを封止部材で封止してもよい。
　このような半導体ユニット３０を含む半導体装置１０でも、第２の実施の形態と同様に第１アーム部（上アーム部）Ａ及び第２アーム部（下アーム部）Ｂはゲート応答速度の低下を抑制することができるために、不均一な電流の発生を抑制することができる。これにより、通電時の温度上昇を抑制して、発熱の集中を防止することができる。さらに、回路パターン２４ａ，２４ｃ上における半導体チップ２５～２８の載置面積を最大限に利用することができるために、出力電流を増大することができる。また、半導体ユニット３０は、半導体チップ２５，２６のゲート電極２５ａ，２６ａに配線されたボンディングワイヤ２９ａと半導体チップ２７，２８のゲート電極２７ａ，２８ａに配線されたボンディングワイヤ２９ｂとはそれぞれ逆向きに配線されている。したがって、半導体ユニット３０は、回路パターン２４ａ及び半導体チップ２５，２６と回路パターン２４ｃ及び半導体チップ２７，２８とボンディングワイヤ２９ａ，２９ｂとは略点対称となるように配置されている。このため、半導体ユニット３０における通電時の発熱の偏りが抑制される。このため、半導体ユニット３０に生じた熱の偏りに起因した故障等の発生を防止することができる。
　上記については単に本発明の原理を示すものである。さらに、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応するすべての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
　１，１ａ　アーム部
　２，３，２５～２８　半導体チップ
　２ａ，３ａ　制御電極
　４，５，２４ａ～２４ｅ　回路パターン
　６ａ　制御配線
　６ｂ，６ｃ，６ｄ　主電流配線
　１０　半導体装置
　１１　放熱基板
　１２ａ～１２ｅ，２９ａ～２９ｈ　ボンディングワイヤ
　２０，２０ａ～２０ｆ，３０　半導体ユニット
　２１　セラミック回路基板
　２２　絶縁板
　２３　金属板
　２４ａ１，２４ｃ１，２４ｅ１　コンタクト領域
　２４ｂ１，２４ｃ２，２４ｄ１，２４ｅ２　接続領域
　２４ｃ３　延長領域
　２５ａ～２８ａ　ゲート電極
　２５ｂ～２８ｂ　出力電極
　２５ｂ１　ＦＷＤ領域
　２５ｂ２　ＩＧＢＴ領域
　２９ｃ１　ボンディング箇所
　Ａ　第１アーム部
　Ｂ　第２アーム部

Claims (20)

  1. 　おもて面の任意の第１側部に第１制御電極を備える第１半導体チップと、
    　おもて面の任意の第２側部に第２制御電極を備える第２半導体チップと、
    　前記第１側部及び前記第２側部が一列に配列され、前記第１制御電極及び前記第２制御電極が一列に配列するように、前記第１半導体チップ及び前記第２半導体チップが配置される第１回路パターンと、
    　前記第１制御電極及び前記第２制御電極に対して一列に配列する第２回路パターンと、
    　前記第１制御電極と前記第２制御電極と前記第２回路パターンとを電気的に接続する第１制御配線と、
    　を備える第１アーム部、
    　を有する半導体装置。
  2. 　前記第１制御配線の接続方向に垂直に、前記第１半導体チップの前記おもて面の第１主電極に接続する第１主電流配線と、
    　前記第１制御配線の接続方向に垂直に、前記第２半導体チップの前記おもて面の第２主電極に接続する第２主電流配線と、
    　を有する請求項１に記載の半導体装置。
  3. 　おもて面の任意の第３側部に第３制御電極を備える第３半導体チップと、
    　おもて面の任意の第４側部に第４制御電極を備える第４半導体チップと、
    　前記第３側部及び前記第４側部が一列に配置され、前記第１側部及び前記第２側部に並列して、前記第３制御電極及び前記第４制御電極が一列に配列するように、前記第３半導体チップ及び前記第４半導体チップが配置される第３回路パターンと、
    　前記第３制御電極及び前記第４制御電極に対して一列に配列する第４回路パターンと、
    　前記第３制御電極と前記第４制御電極と前記第４回路パターンとを電気的に接続する第２制御配線と、
    　を備える第２アーム部、
    　をさらに有する請求項１または２に記載の半導体装置。
  4. 　前記第４回路パターンは、前記第２回路パターンに対して反対側に配置されている、
    　請求項３に記載の半導体装置。
  5. 　前記第１主電流配線は、前記第３回路パターンと電気的に接続し
    　前記第２主電流配線は、前記第３回路パターンと電気的に接続する、
    　請求項４に記載の半導体装置。
  6. 　前記第２アーム部において、前記第３回路パターン上に前記第３制御電極及び前記第４制御電極が前記第１アーム部側に配置されている、
    　請求項３乃至５のいずれかに記載の半導体装置。
  7. 　前記第２アーム部において、前記第１アーム部の反対側に第５回路パターンが配置されており、
    　前記第２制御配線の接続方向に垂直に、前記第３半導体チップの前記おもて面の第３主電極と前記第５回路パターンとを電気的に接続する第３主電流配線と、
    　前記第２制御配線の接続方向に垂直に、前記第４半導体チップの前記おもて面の第４主電極と前記第５回路パターンとを電気的に接続する第４主電流配線と、
    　をさらに有する請求項６に記載の半導体装置。
  8. 　前記第１制御配線は、前記第１制御電極と前記第２制御電極と前記第２回路パターンとを連続的に接続し、
    　前記第２制御配線は、前記第３制御電極と前記第４制御電極と前記第４回路パターンとを連続的に接続する、
    　請求項３乃至７のいずれかに記載の半導体装置。
  9. 　前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ及び前記第４半導体チップは、ＲＣ－ＩＧＢＴであって、
    　前記第１主電流配線、前記第２主電流配線、前記第３主電流配線及び前記第４主電流配線は、前記第１主電極、前記第２主電極、前記第３主電極及び前記第４主電極に対して、それぞれ複数の箇所で接続している、
    　請求項７または８に記載の半導体装置。
  10. 　前記複数の箇所は、前記第１主電極、前記第２主電極、前記第３主電極及び前記第４主電極を構成するＦＷＤ領域とＩＧＢＴ領域との境界を接合している、
    　請求項９に記載の半導体装置。
  11. 　前記第１アーム部と前記第２アーム部とが所定の方向に互い違いに複数配置されている、
    　請求項３乃至１０のいずれかに記載の半導体装置。
  12. 　前記第１制御配線の接続方向に逆方向であって平行に、前記第１半導体チップの前記おもて面の第１主電極と前記第２半導体チップの前記おもて面の第２主電極とを接続する第１主電流配線と、
    　を有する請求項１に記載の半導体装置。
  13. 　おもて面の任意の第３側部に第３制御電極を備える第３半導体チップと、
    　おもて面の任意の第４側部に第４制御電極を備える第４半導体チップと、
    　前記第３側部及び前記第４側部が一列に配置され、前記第１側部及び前記第２側部に並列して、前記第３制御電極及び前記第４制御電極が一列に配列するように、前記第３半導体チップ及び前記第４半導体チップが配置される第３回路パターンと、
    　前記第３制御電極及び前記第４制御電極に対して一列に配列する第４回路パターンと、
    　前記第３制御電極と前記第４制御電極と前記第４回路パターンとを電気的に接続する第２制御配線と、
    　を備える第２アーム部、
    　をさらに有する請求項１２に記載の半導体装置。
  14. 　前記第４回路パターンは、前記第２回路パターンに対して反対側に配置されている、
    　請求項１３に記載の半導体装置。
  15. 　前記第３回路パターンは、前記第１回路パターンに対して前記第１制御配線の前記接続方向の反対側に配置され、前記第１制御配線の前記接続方向に対して直交する方向に延伸する延長領域を備え、
    　前記第１主電流配線は、前記延長領域に電気的に接続する、
    　請求項１４に記載の半導体装置。
  16. 　前記第２アーム部において、前記第３回路パターン上に前記第３制御電極及び前記第４制御電極が前記第１アーム部の反対側に配置されている、
    　請求項１５に記載の半導体装置。
  17. 　前記第２アーム部において、前記第３回路パターンに対して、前記第２制御配線の接続方向に対して反対側に第５回路パターンが配置されており、
    　前記第２制御配線の接続方向に逆方向であって平行に、前記第３半導体チップの前記おもて面の第３主電極と前記第４半導体チップの前記おもて面の第４主電極と前記第５回路パターンとを電気的に接続する第２主電流配線と、
    　をさらに有する請求項１６に記載の半導体装置。
  18. 　前記第１制御配線は、前記第１制御電極と前記第２制御電極と前記第２回路パターンとを連続的に接続し、
    　前記第２制御配線は、前記第３制御電極と前記第４制御電極と前記第４回路パターンとを連続的に接続する、
    　請求項１３乃至１７のいずれかに記載の半導体装置。
  19. 　前記第１半導体チップ、前記第２半導体チップ、前記第３半導体チップ及び前記第４半導体チップは、ＲＣ－ＩＧＢＴであって、
    　前記第１主電流配線、前記第２主電流配線、前記第３主電流配線及び前記第４主電流配線は、前記第１主電極、前記第２主電極、前記第３主電極及び前記第４主電極に対して、それぞれ複数の箇所で接続している、
    　請求項１７または１８に記載の半導体装置。
  20. 　前記第１アーム部と前記第２アーム部とが所定の方向に互い違いに複数配置されている、
    　請求項１３乃至１８のいずれかに記載の半導体装置。
     
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