JP5755533B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP5755533B2
JP5755533B2 JP2011184430A JP2011184430A JP5755533B2 JP 5755533 B2 JP5755533 B2 JP 5755533B2 JP 2011184430 A JP2011184430 A JP 2011184430A JP 2011184430 A JP2011184430 A JP 2011184430A JP 5755533 B2 JP5755533 B2 JP 5755533B2
Authority
JP
Japan
Prior art keywords
semiconductor chip
pad
source
semiconductor device
wiring
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2011184430A
Other languages
English (en)
Other versions
JP2013045996A (ja
Inventor
宇野　友彰
友彰 宇野
佳隆 女屋
佳隆 女屋
加藤　浩一
浩一 加藤
工藤　良太郎
良太郎 工藤
耕治 七種
耕治 七種
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2011184430A priority Critical patent/JP5755533B2/ja
Priority to US13/589,160 priority patent/US9418986B2/en
Priority to CN201210308191.9A priority patent/CN102956619B/zh
Publication of JP2013045996A publication Critical patent/JP2013045996A/ja
Application granted granted Critical
Publication of JP5755533B2 publication Critical patent/JP5755533B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823487—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of vertical transistor structures, i.e. with channel vertical to the substrate surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49517—Additional leads
    • H01L23/49524—Additional leads the additional leads being a tape carrier or flat leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L24/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L24/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7815—Vertical DMOS transistors, i.e. VDMOS transistors with voltage or current sensing structure, e.g. emulator section, overcurrent sensing cell
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/32—Means for protecting converters other than automatic disconnection
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of dc power input into dc power output
    • H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
    • H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
    • H02M3/10—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M3/145—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M3/155—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only
    • H02M3/156—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only with automatic control of output voltage or current, e.g. switching regulators
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/061—Disposition
    • H01L2224/0618—Disposition being disposed on at least two different sides of the body, e.g. dual array
    • H01L2224/06181—On opposite sides of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/3701—Shape
    • H01L2224/37011—Shape comprising apertures or cavities
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/37124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/37001—Core members of the connector
    • H01L2224/37099—Material
    • H01L2224/371—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/37138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/37147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/36—Structure, shape, material or disposition of the strap connectors prior to the connecting process
    • H01L2224/37—Structure, shape, material or disposition of the strap connectors prior to the connecting process of an individual strap connector
    • H01L2224/3754—Coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/4005—Shape
    • H01L2224/4009—Loop shape
    • H01L2224/40095—Kinked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
    • H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
    • H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
    • H01L2224/401—Disposition
    • H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/40245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73221—Strap and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/8385—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/84801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
    • H01L2224/848—Bonding techniques
    • H01L2224/8485—Bonding techniques using a polymer adhesive, e.g. an adhesive based on silicone, epoxy, polyimide, polyester
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/074—Stacked arrangements of non-apertured devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/183—Connection portion, e.g. seal
    • H01L2924/18301—Connection portion, e.g. seal being an anchoring portion, i.e. mechanical interlocking between the encapsulation resin and another package part
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/0003—Details of control, feedback or regulation circuits
    • H02M1/0009—Devices or circuits for detecting current in a converter

Description

本発明は、半導体装置に関し、特に、スイッチング用トランジスタが形成された半導体チップを樹脂封止した半導体装置に適用して有効な技術に関する。
近年、電源回路等の小型化および高速対応を達成するため、電源回路に使用されるパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）の高周波数化が進んでいる。
特に、デスクトップ型やノート型のパーソナルコンピュータ、サーバまたはゲーム機等のＣＰＵ（Central Processing Unit）やＤＳＰ（Digital Signal Processor）などは大電流化および高周波数化する傾向にある。このため、そのＣＰＵやＤＳＰの電源を制御する非絶縁型ＤＣ−ＤＣコンバータを構成するパワーＭＯＳＦＥＴも大電流および高周波数に対応可能なように技術開発が進められている。
電源回路の一例として広く使用されているＤＣ−ＤＣコンバータは、ハイサイドスイッチ用のパワーＭＯＳＦＥＴとロウサイドスイッチ用のパワーＭＯＳＦＥＴとが直列に接続された構成を有している。ハイサイドスイッチ用のパワーＭＯＳＦＥＴは、ＤＣ−ＤＣコンバータのコントロール用のスイッチ機能を有し、ロウサイドスイッチ用のパワーＭＯＳＦＥＴは同期整流用のスイッチ機能を有しており、これら２つのパワーＭＯＳＦＥＴが同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。
特開２００２−３１４０８６号公報（特許文献１）には、センス端子付きＭＯＳＦＥＴでは、チップ表面の近くにセンスパッドが設けられており、センスパッド電極の直下にはセンス端子としてのセンスが設けられているため、ボンディングワイヤ圧着時にその衝撃によりチップにクラックが発生することを課題とし、センス部に隣接してセルを配置しない平坦な領域を設け、その上にセンスパッド電極を設ける技術が記載されている。
特開２００８−１７６２０号公報（特許文献２）には、第１、第２及び第３半導体チップが１つのパッケージに搭載され、第１半導体チップは第１パワーＭＯＳＦＥＴであり、第２半導体チップは第２パワーＭＯＳＦＥＴであり、第３半導体チップは第１、第２パワーＭＯＳＦＥＴを駆動する駆動回路を含む半導体装置に関する技術が記載されている。
特開２００２−３１４０８６号公報 特開２００８−１７６２０号公報
本発明者の検討によれば、次のことが分かった。
スイッチング用のパワーＭＯＳＦＥＴと、そのパワーＭＯＳＦＥＴよりも小面積でかつそのパワーＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとを１つの半導体チップ内に形成し、この半導体チップをチップ搭載部上に導電性の接合材を介して搭載し、封止することにより製造された半導体装置について検討を行った。この半導体装置は、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴにより検知し、センスＭＯＳＦＥＴを流れる電流に応じて、パワーＭＯＳＦＥＴを制御する。例えば、センスＭＯＳＦＥＴを流れる電流により、パワーＭＯＳＦＥＴに過剰な電流が流れていると判断したときには、パワーＭＯＳＦＥＴを強制的にオフして、半導体装置やそれを用いた電子装置を保護する。
この半導体装置においては、大電流が流れることから、半導体チップのボンディングパッドに接合した導電性接続部材として、金属板が用いられている。しかしながら、半導体チップに対して金属板を接合する際に、接合位置の位置ずれが生じ、製造された半導体装置毎に金属板の接合位置がばらついた場合、パワーＭＯＳＦＥＴに流れる電流とセンスＭＯＳＦＥＴに流れる電流との比率が半導体装置毎にばらついてしまい、パワーＭＯＳＦＥＴに流れる電流をセンスＭＯＳＦＥＴで検知する際の精度が低下する虞がある。これは、半導体装置の信頼性を低下させる。
本発明の目的は、半導体装置の信頼性を向上させることができる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
代表的な実施の形態による半導体装置は、チップ搭載部上に半導体チップが接合され、樹脂封止された半導体装置である。半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成され、メインＭＯＳＦＥＴに流れる電流を出力するための第１ソースパッドには導体板が接合されている。メインＭＯＳＦＥＴのソース電圧を検知するための第２ソースパッドは、導体板と重ならない位置にあり、第２ソースパッドを形成するソース用配線と、第１ソースパッドを形成するソース用配線との接続部は、導体板と重なる位置にある。
他の代表的な実施の形態による半導体装置は、第１および第２チップ搭載部上に第１および第２半導体チップがそれぞれ接合され、樹脂封止された半導体装置である。第１半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成され、メインＭＯＳＦＥＴに流れる電流を出力するための第１ソースパッドには導体板が接合されている。第２半導体チップには、メインＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴを制御する制御回路が形成されている。この第２半導体チップのパッドと導体板とがワイヤで接続されている。
他の代表的な実施の形態による半導体装置は、第１、第２および第３チップ搭載部上に第１、第２および第３半導体チップがそれぞれ接合され、樹脂封止された半導体装置である。第１半導体チップには、メインＭＯＳＦＥＴと、メインＭＯＳＦＥＴよりも小面積でかつメインＭＯＳＦＥＴに流れる電流を検知するためのセンスＭＯＳＦＥＴとが形成されている。第１半導体チップのメインＭＯＳＦＥＴに流れる電流を出力するための第１ソースパッドと第３チップ搭載部とが導体板を介して電気的に接続されている。第３半導体チップにもＭＯＳＦＥＴが形成されている。第２半導体チップには、第１半導体チップのメインＭＯＳＦＥＴおよびセンスＭＯＳＦＥＴと第３半導体チップのＭＯＳＦＥＴを制御する制御回路が形成されている。この第２半導体チップのパッドと第３チップ搭載部とがワイヤで接続されている。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
代表的な実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の一実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の平面透視図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の断面図である。 本発明の一実施の形態である半導体装置の実装例を示す要部平面図である。 図８の実装例の側面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 本発明の一実施の形態である半導体装置に用いられる半導体チップの要部断面図である。 本発明者が検討した半導体チップのチップレイアウトを示す平面図である。 本発明者が検討した半導体チップのチップレイアウトを示す平面図である。 本発明者が検討した半導体チップのチップレイアウトを示す平面図である。 図１７〜図１９の半導体チップに金属板を接合した状態を示す平面図である。 図１７〜図１９の半導体チップに金属板を接合した状態を示す平面図である。 図１７〜図１９の半導体チップに金属板を接合した状態を示す平面図である。 図２０〜図２２を重ね合わせた平面図である。 拡がり抵抗が発生しない理想的な回路構成を示す回路図である。 拡がり抵抗が発生する場合の回路構成を示す回路図である。 ダイパッド上に接着層を介して搭載された半導体チップに金属板が接合された状態を示す説明図（断面図）である。 半導体チップに接合された金属板の位置と、ソース配線およびパッドのレイアウトを示す平面図である。 パワーＭＯＳをオンするときの電流経路と、パワーＭＯＳをオフするときの電流経路とを示す回路図である。 本発明の一実施の形態の第１の変形例の半導体装置を用いた電子装置を示す回路図である。 本発明の一実施の形態の第１の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第１の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第１の変形例の半導体装置の断面図である。 本発明の一実施の形態の第１の変形例の半導体装置の断面図である。 本発明の一実施の形態の第１の変形例の半導体装置の断面図である。 本発明の一実施の形態の第１の変形例の半導体装置の断面図である。 本発明の一実施の形態の第１の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第１の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第１の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第２の変形例の半導体装置を用いた電子装置を示す回路図である。 本発明の一実施の形態の第２の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第２の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第２の変形例の半導体装置の断面図である。 本発明の一実施の形態の第２の変形例の半導体装置の断面図である。 本発明の一実施の形態の第２の変形例の半導体装置の断面図である。 本発明の一実施の形態の第２の変形例の半導体装置の断面図である。 本発明の一実施の形態の第２の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第２の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第２の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第３の変形例の半導体装置を用いた電子装置を示す回路図である。 本発明の一実施の形態の第３の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第３の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。 本発明の一実施の形態の第３の変形例の半導体装置の断面図である。 本発明の一実施の形態の第３の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第３の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第３の変形例の半導体装置に用いられる半導体チップのチップレイアウトを示す平面図である。 本発明の一実施の形態の第４の変形例の半導体装置を用いた電子装置を示す回路図である。 本発明の一実施の形態の第４の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第４の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第４の変形例の半導体装置の断面図である。 本発明の一実施の形態の第４の変形例の半導体装置の断面図である。 本発明の一実施の形態の第４の変形例の半導体装置の断面図である。 本発明の一実施の形態の第４の変形例の半導体装置の断面図である。 本発明の一実施の形態の第５の変形例の半導体装置を用いた電子装置を示す回路図である。 本発明の一実施の形態の第５の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第５の変形例の半導体装置の断面図である。 本発明の一実施の形態の第５の変形例の半導体装置の断面図である。 本発明の一実施の形態の第６の変形例の半導体装置を用いた電子装置を示す回路図である。 本発明の一実施の形態の第６の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第６の変形例の半導体装置の断面図である。 本発明の一実施の形態の第６の変形例の半導体装置の断面図である。 本発明の一実施の形態の第７の変形例の半導体装置を用いた電子装置を示す回路図である。 本発明の一実施の形態の第７の変形例の半導体装置の平面透視図である。 本発明の一実施の形態の第７の変形例の半導体装置の断面図である。 本発明の一実施の形態の第７の変形例の半導体装置の断面図である。 本発明の一実施の形態の第７の変形例の半導体装置の断面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップの要部断面図である。 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 本発明の他の実施の形態の半導体チップのチップレイアウトを示す平面図である。 図８０〜図８４の半導体チップを用いた半導体装置の平面透視図である。 図８５の半導体装置の断面図である。 図８５の半導体装置の断面図である。 本発明の他の実施の形態の半導体装置を用いた電子装置の一例を示す回路図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
また、本願においては、電界効果トランジスタをＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）または単にＭＯＳと記載するが、ゲート絶縁膜として非酸化膜を除外するものではない。上述のＭＯＳＦＥＴは、ゲート絶縁膜を酸化膜から形成する場合に限定するものではなく、ゲート絶縁膜を広く絶縁膜から形成するＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor)をも含むものと想定している。つまり、本明細書では、便宜上ＭＯＳＦＥＴという用語を使用しているが、このＭＯＳＦＥＴは、ＭＩＳＦＥＴをも含む意図の用語として本明細書では使用している。
（実施の形態１）
＜回路構成について＞
図１は、本発明の一実施の形態の半導体装置（半導体パッケージ）ＳＭ１を用いた電子装置の一例を示す回路図であり、ここでは、半導体装置ＳＭ１を用いて非絶縁型ＤＣ−ＤＣコンバータを構成した場合の回路図が示されている。なお、図１において、点線で囲まれた部分が、半導体チップＣＰＣ内に形成されて制御回路ＣＬＣを構成し、一点鎖線で囲まれた部分が半導体チップＣＰＨ内に形成され、二点鎖線で囲まれた部分が半導体チップＣＰＬ内に形成されている。
図１に示される非絶縁型ＤＣ−ＤＣコンバータは、例えば、デスクトップ型のパーソナルコンピュータ、ノート型のパーソナルコンピュータ、サーバまたはゲーム機等のような電子機器の電源回路などに用いることができる。
図１に示される非絶縁型ＤＣ−ＤＣコンバータに用いられている半導体装置ＳＭ１は、２つのパワーＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：以下、単にパワーＭＯＳと略す）ＱＨ１，ＱＬ１と、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＦＥＴ（以下、単にセンスＭＯＳと略す）ＱＳ１と、制御回路ＣＬＣとを有している。詳細は後述するが、制御回路ＣＬＣは、半導体チップ（制御用半導体チップ）ＣＰＣ内に形成され、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１は、半導体チップ（ハイサイド用半導体チップ）ＣＰＨ内に形成され、パワーＭＯＳＱＬ１は、半導体チップ（ロウサイド用半導体チップ）ＣＰＬ内に形成され、これら３つの半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが１つの同一のパッケージとして封止されて、半導体装置ＳＭ１が形成されている。
制御回路ＣＬＣは、駆動回路である２つのドライバ回路（駆動回路）ＤＲ１，ＤＲ２を有しており、ドライバ回路ＤＲ１，ＤＲ２は、半導体装置ＳＭ１の外部（の制御回路）から制御回路ＣＬＣに供給されたパルス幅変調（Pulse Width Modulation：ＰＷＭ）信号などに応じて、それぞれパワーＭＯＳＱＨ１，ＱＬ１のゲート端子の電位を制御し、パワーＭＯＳＱＨ１，ＱＬ１の動作を制御する回路である。また、他の形態として、パルス幅変調（ＰＷＭ）信号を生成する回路を制御回路ＣＬＣ内に設けることもできる。
ドライバ回路ＤＲ１の出力は、パワーＭＯＳＱＨ１のゲート端子に電気的に接続され、ドライバ回路ＤＲ２の出力は、パワーＭＯＳＱＬ１のゲート端子に電気的に接続されている。ドライバ回路ＤＲ１は、パワーＭＯＳＱＨ１のドライバ回路（駆動回路）とみなすことができ、ドライバ回路ＤＲ２は、パワーＭＯＳＱＬ１のドライバ回路（駆動回路）とみなすことができる。
パワーＭＯＳＱＨ１とパワーＭＯＳＱＬ１とは、入力電圧供給用の端子（半導体装置ＳＭ１の外部接続用端子）ＴＥ１と、基準電位供給用の端子（半導体装置ＳＭ１の外部接続用端子）ＴＥ２との間に直列に接続されている。すなわち、パワーＭＯＳＱＨ１は、そのソース・ドレイン経路が、入力電圧供給用の端子ＴＥ１と出力ノード（半導体装置ＳＭ１の出力端子）Ｎ１との間に直列に接続され、パワーＭＯＳＱＬ１は、そのソース・ドレイン経路が出力ノードＮ１と基準電位供給用の端子ＴＥ２との間に直列に接続されている。なお、入力電圧供給用の端子ＴＥ１には、半導体装置ＳＭ１の外部の電源（入力用電源）の高電位側の電位（電源電位）ＶＩＮ、例えば１２Ｖ、が供給され、基準電位供給用の端子ＴＥ２には、入力電圧供給用の端子ＴＥ１に供給される入力電圧（電位ＶＩＮ）よりも低い基準電位、例えばグランド電位（接地電位、０Ｖ）、が供給される。また、図１において、符合Ｄ１はパワーＭＯＳＱＨ１のドレインを示し、符号Ｓ１はパワーＭＯＳＱＨ１のソースを示し、符合Ｄ２はパワーＭＯＳＱＬ１のドレインを示し、符号Ｓ２はパワーＭＯＳＱＬ１のソースを示している。出力ノードＮ１は、出力用の端子（半導体装置ＳＭ１の外部接続用端子、出力ノード）ＴＥ４に接続されており、この出力用の端子ＴＥには、コイル（例えばチョークコイル）Ｌ１を介して、負荷ＬＯＤが接続されている。すなわち、出力ノードＮ１は、コイルＬ１を介して、負荷ＬＯＤに接続されている。
パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＨ１は、ハイサイドスイッチ（高電位側：第１動作電圧；以下、単にハイサイドという）用の電界効果トランジスタであり、上記コイルＬ１にエネルギーを蓄えるためのスイッチ機能を有している。すなわち、パワーＭＯＳＱＨ１は、スイッチング用のトランジスタ（スイッチング素子）である。コイルＬ１は、非絶縁型ＤＣ−ＤＣコンバータの出力（すなわち負荷ＬＯＤの入力）に電力を供給する素子である。
このハイサイド用のパワーＭＯＳＱＨ１は、後述のように半導体チップ（ハイサイド用半導体チップ）ＣＰＨに形成されている。また、このパワーＭＯＳＱＨ１は、例えばｎチャネル型の電界効果トランジスタにより形成されている。ここでは、この電界効果トランジスタのチャネルが半導体チップＣＰＨの厚さ方向に形成される。この場合、半導体チップＣＰＨの主面（半導体チップＣＰＨの厚さ方向に直交する面）に沿ってチャネルが形成される電界効果トランジスタに比べて単位面積あたりのチャネル幅を増加でき、オン抵抗を低減することができるので、素子の小型化を実現することができ、パッケージングを小型化することができる。
一方、パワーＭＯＳ（電界効果トランジスタ、パワートランジスタ）ＱＬ１は、ロウサイドスイッチ（低電位側：第２動作電圧；以下、単にロウサイドという）用の電界効果トランジスタであり、半導体装置ＳＭ１の外部（の制御回路）から制御回路ＣＬＣに供給された信号の周波数に同期してトランジスタの抵抗を低くして整流を行う機能を有している。すなわち、パワーＭＯＳＱＬ１は、整流用（同期整流用）のトランジスタであり、ここでは非絶縁型ＤＣ−ＤＣコンバータの整流用のトランジスタである。
このロウサイド用のパワーＭＯＳＱＬ１は、後述のように半導体チップ（ロウサイド用半導体チップ）ＣＰＬに形成されている。このパワーＭＯＳＱＬ１は、例えばｎチャネル型のパワーＭＯＳにより形成されており、上記パワーＭＯＳＱＨ１と同様にチャネルが半導体チップＣＰＬの厚さ方向に形成される。チャネルが半導体チップＣＰＬの厚さ方向に形成されるパワーＭＯＳを使用している理由は、ロウサイド用のパワーＭＯＳＱＬ１は、そのオン時間（電圧を印加している間の時間）が、ハイサイド用のパワーＭＯＳＱＨ１のオン時間よりも長く、スイッチング損失よりもオン抵抗による損失が大きく見える。このため、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタを使用する方が、チャネルが半導体チップＣＰＬの主面に沿うように形成される電界効果トランジスタを使用する場合に比べて単位面積当たりのチャネル幅を増加できるからである。すなわち、ロウサイド用のパワーＭＯＳＱＬ１を、チャネルが半導体チップＣＰＬの厚さ方向に形成される電界効果トランジスタで形成することにより、オン抵抗を小さくできるので、非絶縁型ＤＣ−ＤＣコンバータに流れる電流が増大しても電圧変換効率を向上させることができるからである。
なお、上記ハイサイド用のパワーＭＯＳＱＨ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ）のハイサイドＭＯＳＦＥＴ（ハイサイド用のＭＯＳＦＥＴ）とみなすことができ、上記ロウサイド用のパワーＭＯＳＱＬ１は、ＤＣ−ＤＣコンバータ（ここでは非絶縁型ＤＣ−ＤＣコンバータ）のロウサイドＭＯＳＦＥＴ（ロウサイド用のＭＯＳＦＥＴ）とみなすことができる。
パワーＭＯＳＱＨ１のソースと、パワーＭＯＳＱＬ１のドレインとを結ぶ配線には、出力用電源電位を半導体装置ＳＭ１の外部に供給する上記出力ノードＮ１が設けられている。この出力ノードＮ１（すなわち出力ノードＮ１に接続された出力用の端子ＴＥ４）は、出力配線（半導体装置ＳＭ１外部の配線）を介してコイルＬ１と電気的に接続され、さらに出力配線（半導体装置ＳＭ１外部の配線）を介して負荷ＬＯＤと電気的に接続されている。負荷ＬＯＤとしては、例えばハードディスクドライブＨＤＤ、ＡＳＩＣ（Application Specific Integrated Circuit）、ＦＰＧＡ（Field Programmable Gate Array）、拡張カード（ＰＣＩ ＣＡＲＤ）、メモリ（ＤＤＲメモリ、ＤＲＡＭ（Dynamic RAM）、フラッシュメモリ等）、ＣＰＵ（Central Processing Unit）等がある。
また、出力コンデンサＣｏｕｔが、コイルＬ１と負荷ＬＯＤとを結ぶ出力配線と基準電位ＧＮＤ供給用の端子との間に電気的に接続されている（介在している）。
また、半導体装置ＳＭ１の外部に設けられたコンデンサＣＢＴが、パワーＭＯＳＱＨ１のソースとドライバ回路ＤＲ１との間に電気的に接続されている（介在している）。具体的には、半導体装置ＳＭ１の端子（外部接続用端子）ＴＥ５と端子（外部接続用端子）ＴＥ６との間に、半導体装置ＳＭ１の外部に設けられたコンデンサＣＢＴが介在しており、半導体装置ＳＭ１の端子ＴＥ５が、半導体装置ＳＭ１の外部に設けられたコンデンサＣＢＴの一方の電極に電気的に接続され、半導体装置ＳＭ１の端子ＴＥ６が、このコンデンサＣＢＴの他方の電極に電気的に接続されている。
また、図１の回路図において、半導体装置の端子（外部接続用端子）ＴＥ７には、グランド電位（接地電位、０Ｖ）が供給され、半導体装置の端子（外部接続用端子）ＴＥ８には、動作・駆動用電源が供給される。
このような非絶縁型ＤＣ−ＤＣコンバータでは、パワーＭＯＳＱＨ１，ＱＬ１で同期を取りながら交互にオン／オフすることにより電源電圧の変換を行っている。すなわち、ハイサイド用のパワーＭＯＳＱＨ１がオンの時、端子ＴＥ１からパワーＭＯＳＱＨ１を通じて出力ノードＮ１（すなわち出力用の端子ＴＥ４）に電流が流れる。一方、ハイサイド用のパワーＭＯＳＱＨ１がオフの時、コイルＬ１の逆起電圧により電流が流れ、この電流が流れている時にロウサイド用のパワーＭＯＳＱＬ１をオンすることで、電圧降下を少なくすることができる。
パワーＭＯＳＱＨ１に流れる電流はセンスＭＯＳＱＳ１により検知（検出）され、センスＭＯＳＱＨ１を流れる電流に応じて、パワーＭＯＳＱＨ１が制御される。例えば、センスＭＯＳＱＳ１を流れる電流により、パワーＭＯＳＱＨ１に過剰な電流が流れていると判断（検知）したときには、パワーＭＯＳＱＨ１を強制的にオフして、半導体装置ＳＭ１やそれを用いた電子装置を保護することができる。
センスＭＯＳ（電界効果トランジスタ）ＱＳ１は、後述のように、ハイサイド用のパワーＭＯＳＱＨ１とともに、半導体チップＣＰＨに形成されている。センスＭＯＳＱＳ１は、半導体チップＣＰＨ内でパワーＭＯＳＱＨ１とカレントミラー回路を構成するように形成され、例えば、パワーＭＯＳＱＨ１の１／２００００のサイズを備えている。このサイズ比は必要に応じて変更可能であるが、ここでは、このサイズ比を１／２００００として以下説明する。
センスＭＯＳＱＳ１は、ドレインおよびゲートがパワーＭＯＳＱＨ１と共通とされている。すなわち、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とは、ドレイン同士が電気的に接続されて共通とされており、この共通ドレインが端子ＴＥ１に接続されて、センスＭＯＳＱＳ１のドレインおよびパワーＭＯＳＱＨ１のドレインに同じ電位が供給されるようになっている。また、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とは、ゲート同士が電気的に接続されて共通とされており、この共通ゲートがドライバ回路ＤＲ１に接続されて、ドライバ回路ＤＲ１からセンスＭＯＳＱＳ１のゲートおよびパワーＭＯＳＱＨ１のゲートに同じゲート信号（ゲート電圧）が入力されるようになっている。このため、ドライバ回路ＤＲ１は、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲートにゲート信号（ゲート電圧）を供給するための駆動回路（第１駆動回路）とみなすことができる。上記ドライバ回路ＤＲ２は、パワーＭＯＳＱＬ１のゲートにゲート信号（ゲート電圧）を供給するための駆動回路（第２駆動回路）とみなすことができる。
一方、センスＭＯＳＱＳ１のソースはパワーＭＯＳＱＨ１のソースと共通ではなく、パワーＭＯＳＱＨ１のソースが出力ノードＮ１に接続されているのに対して、センスＭＯＳＱＳ１のソースは、トランジスタＴＲ１を介して端子（外部端子、半導体装置ＳＭ１の外部接続用端子）ＴＥ３に接続されている。具体的には、センスＭＯＳＱＳ１のソースは、後述の半導体チップＣＰＣに形成されているトランジスタ（ｐチャネル型ＭＯＳＦＥＴ）ＴＲ１のソースに接続され、このトランジスタＴＲ１のドレインが端子ＴＥ３に接続されている。また、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとの間に保護用のダイオード（図示せず）を接続することもできる。
アンプ回路ＡＭＰ１（このアンプ回路ＡＭＰ１は後述の半導体チップＣＰＣに形成されている）の２個の入力ノードにそれぞれパワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースが接続され、アンプ回路ＡＭＰ１の出力ノードによってトランジスタＴＲ１のゲートが駆動される。センスＭＯＳＱＳ１は、パワーＭＯＳＱＨ１に流れる電流Ｉｄｈを検出（検知）するための素子である。センスＭＯＳＱＳ１には、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１のソース電圧が等しい場合に、前述したカレントミラー構成によって、電流Ｉｄｈの所定の比率（ここでは１／２００００）の電流が流れる。すなわち、パワーＭＯＳＱＨ１に電流Ｉｄｈが流れるとき、センスＭＯＳＱＳ１に流れる電流Ｉｓｅが電流Ｉｄｈの１／２００００となる（すなわちＩｓｅ＝Ｉｄｈ／２００００となる）ように、パワーＭＯＳＱＨ１とセンスＭＯＳＱＳ１とのサイズ比が設定されている。このセンスＭＯＳＱＳ１とパワーＭＯＳＱＨ１のソース電圧を等しくし、パワーＭＯＳＱＨ１の電流Ｉｄｈを高精度に検出するため、アンプ回路ＡＭＰ１およびトランジスタＴＲ１が設けられている。具体的には、アンプ回路ＡＭＰ１は、アンプ回路ＡＭＰ１に入力されるセンスＭＯＳＱＳ１のソース電圧とパワーＭＯＳＱＨ１のソース電圧との差に応じてトランジスタＴＲ１を駆動し、この差がゼロになるようにトランジスタＴＲ１が制御されることで、センスＭＯＳＱＳ１に流れる電流を制御する。これにより、センスＭＯＳＱＳ１のソース電圧とパワーＭＯＳＱＨ１のソース電圧とが等しくなるように制御される。
端子（半導体装置ＳＭ１の端子）ＴＥ３は、半導体装置ＳＭ１の外部に設けられた抵抗ＲＳＴに接続されており、この抵抗ＲＳＴは、電流・電圧変換用の外部抵抗（外付け抵抗、抵抗素子）である。具体的には、抵抗ＲＳＴの一端に端子ＴＥ３が接続され、抵抗ＲＳＴの他端がグランド電位（接地電位、０Ｖ）に接続されている。端子ＴＥ３に抵抗ＲＳＴを接続したことで、センスＭＯＳＱＳ１を流れる電流値を、端子ＴＥ３の電圧値に変換することができる（センスＭＯＳＱＳ１を流れる電流Ｉｓｅが大きくなるほど端子ＴＥ３の電圧値が大きくなる、具体的には端子ＴＥ３の電圧値はセンスＭＯＳＱＳ１を流れる電流Ｉｓｅの値にほぼ比例する）。
端子ＴＥ３の電圧は、制御回路ＣＬＣ内のコンパレータ回路ＣＭＰ１によって比較電圧（例えば１．５Ｖ）と比較される。端子ＴＥ３の電圧値が比較電圧（例えば１．５Ｖ）よりも大きいことがコンパレータ回路ＣＭＰ１によって検出されると、制御回路ＣＬＣ内の過電流保護回路ＯＣＰが作動し、ドライバ回路ＤＲ１，ＤＲ２を制御してパワーＭＯＳＱＨ１，ＱＬ１をオフ状態にする（すなわちパワーＭＯＳＱＨ１，ＱＬ１のゲートに入力するゲート信号をオフする）。
つまり、端子ＴＥ３の電圧値が比較電圧（例えば１．５Ｖ）よりも大きいと判別（検出）したとき（すなわちセンスＭＯＳＱＳ１を流れる電流Ｉｓｅが過大だと判別（検出）したとき）に、制御回路ＣＬＣはパワーＭＯＳＱＨ１，ＱＬ１をオフ（オフ状態、非道通状態）にする。パワーＭＯＳＱＨ１に流れる電流ＩｄｈをセンスＭＯＳＱＳ１によって（センスＭＯＳＱＳ１に流れる電流Ｉｓｅとして）検知し、センスＭＯＳＱＳ１に流れる電流Ｉｓｅが過大だと判別（検出）したときに、制御回路ＣＬＣがパワーＭＯＳＱＨ１，ＱＬ１をオフすることで、パワーＭＯＳＱＨ１に過大な電流が流れたときにパワーＭＯＳＱＨ１，ＱＬ１を強制的にオフすることができる。
具体的には、パワーＭＯＳＱＨ１の電流Ｉｄｈの許容上限値Ｉｌｍの１／２００００の電流がセンスＭＯＳＱＳ１に流れたとき（すなわちＩｓｅ＝Ｉｌｍ／２００００となったとき）に、端子ＴＥ３の電圧が上記比較電圧（例えば１．５Ｖ）となるように抵抗ＲＳＴの抵抗値を設定しておく。これにより、パワーＭＯＳＱＨ１に許容上限値Ｉｌｍ以上の電流が流れたときには、センスＭＯＳＱＳ１にＩｌｍ／２００００以上の電流が流れ、端子ＴＥ３の電圧が上記比較電圧（例えば１．５Ｖ）以上となるため、制御回路ＣＬＣがパワーＭＯＳＱＨ１，ＱＬ１を強制的にオフする。これにより、パワーＭＯＳＱＨ１に許容上限値Ｉｌｍ以上の電流が流れるのを防止することができ、半導体装置ＳＭ１およびそれを用いた電子装置の信頼性を向上させることができる。
＜半導体装置の構造について＞
図２〜図４は、本実施の形態の半導体装置ＳＭ１の平面透視図であり、図５〜図７は、半導体装置ＳＭ１の断面図（側面断面図）である。図２には、半導体装置ＳＭ１を上面側から見て、封止部（封止樹脂部）ＭＲを透視した平面図（上面図）が示されている。図３は、図２において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１の平面透視図であり、図４は、図３において、更に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬを外した（透視した）状態の半導体装置ＳＭ１の平面透視図である。なお、図８は平面図であるが、図面を見易くするために、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤに斜線のハッチングを付してある。また、図５は、図２のＡ−Ａ線の断面図にほぼ対応し、図６は、図２のＢ−Ｂ線の断面図にほぼ対応し、図７は、図２のＣ−Ｃ線の断面図にほぼ対応している。なお、符号Ｘは第１方向、符号Ｙは第１方向Ｘに直交する第２方向を示している。
本実施の形態では、上述のように、制御回路ＣＬＣが形成された半導体チップＣＰＣと、ハイサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＨ１が形成された半導体チップＣＰＨと、ロウサイドスイッチ用の電界効果トランジスタであるパワーＭＯＳＱＬ１が形成された半導体チップＣＰＬとを、１つの半導体パッケージに集約（パッケージング）して、１つの半導体装置ＳＭ１としている。こうすることで、電子装置（例えば非絶縁型ＤＣ−ＤＣコンバータ）の小型化、薄型化が実現できることに加えて、配線寄生インダクタンスが小さくできることから高周波化、高効率化も実現することができる。なお、半導体チップＣＰＨには、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も内蔵されている。
本実施の形態の半導体装置ＳＭ１は、ダイパッド（タブ、チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３と、そのダイパッドＤＰ１，ＤＰ２，ＤＰ３の各々の主面（上面）上に搭載された半導体チップＣＰＣ，ＣＰＨ，ＣＰＬと、金属板（導体板）ＭＰ１，ＭＰ２と、複数のボンディングワイヤ（以下、単にワイヤという）ＷＡと、複数のリードＬＤと、リード配線（配線部）ＬＢと、これらを封止する封止部（封止樹脂部）ＭＲとを有している。
封止部（封止樹脂部）ＭＲは、例えば熱硬化性樹脂材料などの樹脂材料などからなり、フィラーなどを含むこともできる。例えば、フィラーを含むエポキシ樹脂などを用いて封止部ＭＲを形成することができる。エポキシ系の樹脂以外にも、低応力化を図る等の理由から、例えばフェノール系硬化剤、シリコーンゴムおよびフィラー等が添加されたビフェニール系の熱硬化性樹脂を、封止部ＭＲの材料として用いても良い。
本実施の形態の半導体装置ＳＭ１は、例えばＱＦＮ（Quad Flat Non-leaded package）型の面実装型の半導体パッケージとされている。
封止部ＭＲは、一方の主面である上面（表面）ＭＲａと、上面ＭＲａの反対側の主面である裏面（下面、底面）ＭＲｂと、上面ＭＲａおよび裏面ＭＲｂに交差する側面（４つの側面）と、を有している。すなわち、封止部ＭＲの外観は、上面ＭＲａ、裏面ＭＲｂおよび側面で囲まれた薄板状とされている。封止部ＭＲの上面ＭＲａおよび裏面ＭＲｂの平面形状は、例えば矩形状に形成されており、この矩形（平面矩形）の角を落したり（面取りしたり）、あるいはこの矩形（平面矩形）の角に丸みを帯びさせることもできる。封止部ＭＲの上面ＭＲａおよび裏面ＭＲｂの平面形状を矩形とした場合には、封止部ＭＲは、その厚さと交差する平面形状（外形形状）が矩形（四角形）となる。
封止部ＭＲの側面および裏面（ＭＲｂ）外周には、封止部ＭＲの外周に沿って複数のリードＬＤが露出されている。ここでは、リードＬＤが封止部ＭＲの外方に大きく突出することなく形成されており、半導体装置ＳＭ１はＱＦＮ構成とされている。また、封止部ＭＲの裏面ＭＲｂには、例えば平面略矩形状の３つのダイパッド（チップ搭載部）ＤＰ１，ＤＰ２，ＤＰ３の裏面（下面）が露出されている。このうち、ダイパッドＤＰ３の露出面積が最も大きく、次にダイパッドＤＰ２の露出面積が大きい。
ただし、半導体装置ＳＭ１の構成はＱＦＮ構成に限定されるものではなく種々変更可能であり、例えばＱＦＰ（Quad Flat Package）構成やＳＯＰ（Small Out-line Package）構成等のような別のフラットパッケージ構成としても良い。ＱＦＰ構成の場合は、複数のリードＬＤが、封止部ＭＲの四辺（側面および裏面外周）から外方に大きく突出した状態で露出される。ＳＯＰ構成の場合は、複数のリードＬＤが、封止部ＭＲの二辺（側面および裏面外周）から外方に大きく突出した状態で露出される。
ダイパッドＤＰ１，ＤＰ２,ＤＰ３は、互いに所定の間隔を持って分離された状態で隣接して配置されている。ダイパッドＤＰ１，ＤＰ２,ＤＰ３は、その各々の中心が、半導体装置ＳＭ１（封止部ＭＲ）の中心からずれて配置されている。このうち、ダイパッドＤＰ３の全体面積（平面寸法）が最も大きく、次にダイパッドＤＰ２の全体面積（平面寸法）が大きく、ダイパッドＤＰ１の全体面積（平面寸法）が最も小さい。ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、各々の長辺が互いに沿うように配置されている。ダイパッドＤＰ１は、その一つの辺が、ダイパッドＤＰ２の短辺に沿い、かつ、ダイパッドＤＰ１の上記一つの辺に交差する他の一つの辺が、ダイパッドＤＰ３の長辺に沿うように配置されている。ダイパッドＤＰ１は、半導体チップＣＰＣを搭載するチップ搭載部（ドライバ用チップ搭載部、制御用チップ搭載部）であり、ダイパッドＤＰ２は、半導体チップＣＰＨを搭載するチップ搭載部（ハイサイド用チップ搭載部）であり、ダイパッドＤＰ３は、半導体チップＣＰＬを搭載するチップ搭載部（ロウサイド用チップ搭載部）である。
各ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、少なくとも一部が封止部ＭＲによって封止されているが、本実施の形態では、各ダイパッドＤＰ１，ＤＰ２，ＤＰ３の裏面（下面）の一部は、封止部ＭＲの裏面ＭＲｂから露出されている。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの動作時に発生した熱を、主に半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの裏面（下面）からダイパッドＤＰ１，ＤＰ２，ＤＰ３を通じて半導体装置ＳＭ１の外部に放熱することができる。各ダイパッドＤＰ１，ＤＰ２，ＤＰ３は、そこに搭載される各半導体チップＣＰＣ，ＣＰＨ，ＣＰＬの面積よりも大きく形成されていることにより、放熱性を向上させることができる。
ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢは、導電体で構成されており、好ましくは銅（Ｃｕ）または銅合金などの金属材料からなる。銅（Ｃｕ）や銅（Ｃｕ）合金は、加工しやすい、熱伝導性が高い、および比較的安価であるという点で優れているため、ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢの主材料として銅（Ｃｕ）または銅合金は好適である。また、ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢが同じ材料（同じ金属材料）で形成されていれば、同じリードフレームを用いて半導体装置ＳＭ１を製造できるので、半導体装置ＳＭ１の製造が容易になる。また、ダイパッドＤＰ１，ＤＰ２,ＤＰ３、リードＬＤおよびリード配線ＬＢは、導電体で構成されているため、それぞれ導電体部とみなすこともできる。
また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＢの主面（上面）において、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬが接触される領域、ワイヤＷＡが接触される領域、金属板ＭＰ１，ＭＰ２が接触される領域には、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、半導体チップＣＰＣ，ＣＰＨ，ＣＰＬ、金属板ＭＰ１，ＭＰ２およびワイヤＷＡを、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リードＬＤおよびリード配線ＬＢに、より的確に接続することができる。
また、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの裏面（下面）側の一部は、その総厚が（他の部分に比べて）相対的に薄くなっている。このため、封止部ＭＲの封止材料（封止樹脂材料）がダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの裏面側の薄い部分に入り込むようになっている。これにより、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤと封止部ＭＲとの密着性を向上させることができるとともに、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤが封止部ＭＲから抜け難くなるため、ダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの剥離や変形不良を低減または防止することができる。
また、封止部ＭＲの裏面ＭＲｂで露出するダイパッドＤＰ１，ＤＰ２，ＤＰ３、リード配線ＬＢおよびリードＬＤの各下面に、半田メッキ層などのメッキ層（図示せず）を形成することもできる。これにより、半導体装置ＳＭ１を実装基板（後述の配線基板２１に対応）などに実装（半田実装）しやすくすることができる。
ダイパッド（ハイサイド用チップ搭載部）ＤＰ２は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ２の互いに交差する二辺（封止部ＭＲの外周に沿った二辺）には、その二辺に沿って、上記複数のリードＬＤのうちの複数のリードＬＤ１が一体的に接続されている。すなわち、ダイパッドＤＰ２と複数のリードＬＤ１とは、一体的に形成されている。この複数のリードＬＤ１（場合によってはダイパッドＤＰ２も）が上記端子ＴＥ１となり、半導体装置ＳＭ１の外部の電源（入力用電源）の高電位側の上記電位（電源電位）ＶＩＮがリードＬＤ１（端子ＴＥ１）供給されるようになっている。
ダイパッドＤＰ２の主面（上面）上には、上記パワートランジスタ用の半導体チップ（半導体チップ）ＣＰＨが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ２に向けた状態で搭載されている。すなわち、半導体チップＣＰＨは、導電性の接着層(接合材)ＳＤ１を介してダイパッドＤＰ２上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰＨの主面と裏面とは互いに反対側の面である。
この半導体チップＣＰＨは、半導体チップＣＰＣよりも細長い平面長方形状に形成されており、半導体チップＣＰＨの長辺がダイパッドＤＰ２の長手方向に沿うように配置されている。この半導体チップＣＰＨの裏面（裏面全面）には裏面電極（電極）ＢＥ１が形成されており、この裏面電極ＢＥ１は、導電性の接着層ＳＤ１を介してダイパッドＤＰ２に接合され電気的に接続されている。この半導体チップＣＰＨの裏面電極ＢＥ１は、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のドレインに電気的に接続されるとともに、上記センスＭＯＳＱＳ１のドレインにも電気的に接続されている。すなわち、半導体チップＣＰＨの裏面電極ＢＥ１は、上記ハイサイド用のパワーＭＯＳＱＨ１のドレイン電極と、上記センスＭＯＳＱＳ１のドレイン電極とを兼ねている。接着層ＳＤ１は、導電性の接合材（接着材）からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材（このペースト型接着材は既に硬化した状態となっている）を用いることもできる。
また、この半導体チップＣＰＨの主面（表面、上面）上には、ゲート用のボンディングパッド（以下、単にパッドという）ＰＤＨＧと、ソース用のボンディングパッド（以下、単にパッドという）ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４とが配置されている。このうち、ゲート用のパッドＰＤＨＧとソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４とは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド、ボンディングパッド）であり、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、金属板ＭＰ１接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。
半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のゲート電極および上記センスＭＯＳＱＳ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、上記ハイサイド用のパワーＭＯＳＱＨ１のゲート用パッド（ボンディングパッド）と、上記センスＭＯＳＱＳ１のゲート用パッド（ボンディングパッド）とを兼ねている。このゲート用のパッドＰＤＨＧは、半導体チップＣＰＨの長手方向の一端側（半導体チップＣＰＣに対向する側の端部）に配置されている。すなわち、ゲート用のパッドＰＤＨＧは、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って（より特定的には前記辺の中央付近に）配置されている。半導体チップＣＰＨは、ゲート用のパッドＰＤＨＧが半導体チップＣＰＣ側を向いた状態で配置されている。ゲート用のパッドＰＤＨＧは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ１と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのゲート用のパッドＰＤＨＧに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ１に接合されている。ワイヤＷＡは、例えば金（Ａｕ）などの金属の細線によって形成されている。具体的には、半導体チップＣＰＨのゲート用のパッドＰＤＨＧは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ１に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ１に電気的に接続されている（上記図１参照）。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３は、半導体チップＣＰＨ内に形成された上記ハイサイド用のパワーＭＯＳＱＨ１のソースに電気的に接続され、一方、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、半導体チップＣＰＨ内に形成された上記センスＭＯＳＱＳ１のソースに電気的に接続されている。すなわち、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３は、上記ハイサイド用のパワーＭＯＳＱＨ１のソース用パッド（ボンディングパッド）に対応し、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、上記センスＭＯＳＱＳ１のソース用パッド（ボンディングパッド）に対応する。ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、上記ゲート用のパッドＰＤＨＧやソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４よりも大きく形成されている。一方、ソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、上記ゲート用のパッドＰＤＨＧが配置された半導体チップＣＰＨの長手方向の一端側（半導体チップＣＰＨに対向する側の端部）に配置されている。すなわち、ソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って配置されている。従って、ゲート用のパッドＰＤＨＧおよびソース用のパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、半導体チップＣＰＨの主面において、半導体チップＣＰＣに対向する側の辺に沿って配置されている。ソース用のパッドＰＤＨＳ１ａ，ＰＤＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３同士は、半導体チップＣＰＨの最上層の保護膜（絶縁膜、後述の保護膜１２に対応）によって分離されているが、後述のように、その保護膜（半導体チップＣＰＨの最上層の保護膜）の下層では一体的に形成され電気的に接続されている。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ（すなわち、上記ハイサイド用のパワーＭＯＳＱＨ１のソース）は、金属板（ハイサイド用金属板）ＭＰ１を通じて、ダイパッドＤＰ３と電気的に接続されている。すなわち、金属板ＭＰ１は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに導電性の接着層(接合材)ＳＤ２を介して接合され、また、ダイパッドＤＰ３の上面に導電性の接着層（接合材）ＳＤ３を介して接合されている。接着層ＳＤ２，ＳＤ３は、導電性の接合材（接着材）からなり、好ましくは半田であるが、銀ペーストなどのペースト型導電性接着材（このペースト型接着材は既に硬化した状態となっている）を用いることもできる。金属板ＭＰ１を用いることで、半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂとダイパッドＤＰ３とをワイヤによって接続する場合に比べて、ハイサイド用のパワーＭＯＳＱＨ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。
半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、パワーＭＯＳＱＨ１に流れる電流を出力するためのパッド（ボンディングパッド）である。パワーＭＯＳＱＨ１に流れる電流は、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂから半導体チップＣＰＨの外部に出力され、金属板ＭＰ１およびダイパッドＤＰを経て、リード２（このリードが上記端子ＴＥ４に対応する）から半導体装置ＳＭ１の外部に出力される（上記図１のコイルＬ１に出力される）。
金属板ＭＰ１は、導電体からなる導体板であるが、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金のような導電性および熱伝導性の高い金属（金属材料）によって形成されている。加工しやすい、熱伝導性が高い、および比較的安価であるという点で、金属板ＭＰ１が銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰ１を用いることにより、半導体装置ＳＭ１のコストを低減できる。金属板ＭＰ１の第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＷＡの直径よりも大きい。
また、金属板ＭＰ１を半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂおよびダイパッドＤＰ３に接合（接続）するのに、導電性の接着層(接合材)ＳＤ２，ＳＤ３を用いずに、圧着などにより直接的に接合（接続）することもでき、この場合には、金属板ＭＰ１をアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金により形成することが好ましい。但し、金属板ＭＰ１を半導体チップＣＰＨのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂおよびダイパッドＤＰ３に半田で接合（接続）する（すなわち接着層ＳＤ２，ＳＤ３に半田を用いる）場合は、金属板ＭＰ１の位置ずれがより生じやすいため、後述するように、本実施の形態を適用する効果が、より大きくなる。半田を接着層ＳＤ２，ＳＤ３に用いる場合は、金属板ＭＰ１を銅（Ｃｕ）または銅（Ｃｕ）合金により形成することが好ましい。
金属板ＭＰ１は、以下のような第１部分ＭＰ１ａと第２部分ＭＰ１ｂと第３部分ＭＰ１ｃとを一体的に有している。
第１部分（チップコンタクト部、ハイサイドチップコンタクト部）ＭＰ１ａは、導電性の接着層ＳＤ２を介してソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂと接合され電気的に接続された部分であり、例えば矩形状である。第１部分ＭＰ１ａは、図５に示されるように、断面で見ると、半導体チップＣＰＨの主面に沿うように平坦に形成されている。
第２部分（搭載部コンタクト部、チップ搭載部コンタクト部）ＭＰ１ｂは、導電性の接着層ＳＤ３を介してダイパッドＤＰ３（の主面）と接合され電気的に接続された部分である。第２部分ＭＰ１ｂは、図５に示されるように、断面で見ると、ダイパッドＤＰ３の主面に沿うように平坦に形成されている。
第３部分（中間部）ＭＰ１ｃは、第１部分ＭＰ１ａと第２部分ＭＰ１ｂとをつなぐ（連結する）部分である。第３部分ＭＰ１ｃおよび第２部分ＭＰ１ｂは、第１部分ＭＰ１ａとダイパッドＤＰ３とを接続するように、第１部分ＭＰ１の長辺側から第２方向Ｙに沿って延びるように設けられている。また、第３部分ＭＰ１ｃは、図５に示されるように、断面で見ると、半導体チップＣＰＨとダイパッドＤＰ３との間で、半導体チップＣＰＨの主面から遠ざかるように第１部分ＭＰ１ａおよび第２部分ＭＰ１ｂの高さよりも高くなっている。なお、ここで言う高さは、ダイパッドＤＰ１，ＤＰ２，ＤＰ３の裏面を基準としてそこから封止部ＭＲの厚さ方向（半導体チップＣＰＨの主面に対して垂直に交差する方向）に向かって離れた位置までの距離を言う。
半導体チップＣＰＨおよび半導体チップＣＰＬは、平面矩形状であり、それぞれ、一組の長辺と、これに交差する一組の短辺とを有しているが、半導体チップＣＰＨと半導体チップＣＰＬとは、互いの長辺同士が対向しており、金属板ＭＰ１は、半導体チップＣＰＬに対向する半導体チップＣＰＨの長辺に交差するように配置されている。
金属板ＭＰ１は、発熱源となる半導体チップＣＰＨの主面の一部を覆うように配置されており、半導体チップＣＰＨは、金属板ＭＰ１およびダイパッドＤＰ２によって挟み込まれている。このため、半導体チップＣＰＨで生じた熱は、半導体チップＣＰＨの裏面からダイパッドＤＰ２を通じて放散される他に、半導体チップＣＰＨの主面から金属板ＭＰ１を通じて放散されるようになっており、その結果、半導体チップＣＰＨで発生した熱の放散性を向上させることができる。
また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２は、ワイヤＷＡ（単数または複数）を通じて、複数のリードＬＤのうちの、ダイパッドＤＰ１，ＤＰ２，ＤＰ３に連結されていないリードＬＤ５と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２に接合され、そのワイヤＷＡの他端はリードＬＤ５に接合されている。この半導体チップＣＰＨのパッドＰＤＨＳ２にワイヤＷＡで接続されたリードＬＤ５が、上記端子ＴＥ５となる。具体的には、半導体チップＣＰＨのソース用のパッドＰＤＨＳ２は、ワイヤＷＡを介してリードＬＤ５に電気的に接続され、更に半導体装置ＳＭ１を実装する実装基板（後述の配線基板２１に対応）の配線などを通じて、半導体装置ＳＭ１の外部の上記コンデンサＣＢＴに電気的に接続されている（上記図１参照）。
また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２に接合されている。具体的には、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１および上記ドライバ回路ＤＲ１に電気的に接続されている（上記図１参照）。半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、パワーＭＯＳＱＨ１のソース電圧を検出するためのパッド（ボンディングパッド）である。
また、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ３と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ３に接合されている。具体的には、半導体チップＣＰＨのソース用のパッドＰＤＨＳ４は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ３に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１および上記トランジスタＴＲ１に電気的に接続されている（上記図１参照）。
ここで、パッドＰＤＣ２，ＰＤＣ３は半導体チップＣＰＣ内の内部配線によってアンプ回路ＡＭＰ１に接続されており、このアンプ回路ＡＭＰ１は、パッドＰＤＣ２の入力電圧とパッドＰＤＣ３の入力電圧との差に応じてトランジスタＴＲ１を駆動し、パッドＰＤＣ２の入力電圧とパッドＰＤＣ３の入力電圧とが同じに（等しく）なるように、センスＭＯＳＱＳ１に流れる電流を制御する。このため、アンプ回路ＡＭＰおよびトランジスタＴＲ１で構成される回路は、パッドＰＤＣ２の電圧（入力電圧）とパッドＰＤＣ３の電圧（入力電圧）とが同じになるようにセンスＭＯＳＱＳ１に流れる電流を制御する回路（第１回路）とみなすことができ、この回路は、半導体チップＣＰＣ内においてパッドＰＤＣ２およびパッドＰＤＣ３に接続されている。パッドＰＤＨＳ３とパッドＰＤＣ２がワイヤＷＡで接続され、パッドＰＤＨＳ４とパッドＰＤＣ３が他のワイヤＷＡで接続されているため、半導体チップＣＰＨのパッドＰＤＨＳ３の出力電圧が、パッドＰＤＣ２の入力電圧に対応し、半導体チップＣＰＨのパッドＰＤＨＳ４の出力電圧が、パッドＰＤＣ３の入力電圧に対応している。
ダイパッド（ロウサイド用チップ搭載部）ＤＰ３は、第１方向Ｘの長さが、第２方向Ｙの長さよりも長い平面矩形状に形成されている。ダイパッドＤＰ３には、上記複数のリードＬＤのうちの複数のリードＬＤ２が一体的に接続されている。すなわち、ダイパッドＤＰ３と複数のリードＬＤ２とは、一体的に形成されている。この複数のリードＬＤ２（場合によってはダイパッドＤＰ３も）が、上記端子（出力用の端子）ＴＥ４となる。
このダイパッドＤＰ３の主面（上面）上には、上記パワートランジスタ用の半導体チップＣＰＬが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ３に向けた状態で搭載されている。すなわち、半導体チップＣＰＬは、導電性の接着層ＳＤ１を介してダイパッドＤＰ３上に搭載（フェイスアップボンディング）されて接合（固定）されている。半導体チップＣＰＬの主面と裏面とは互いに反対側の面である。
半導体チップＣＰＬは、平面長方形状に形成されており、半導体チップＣＰＬの長辺がダイパッドＤＰ３の長手方向に沿うように配置されている。半導体チップＣＰＬの平面積は、上記半導体チップＣＰＨおよび半導体チップＣＰＣの各々の平面積よりも大きい。ロウサイド用のパワーＭＯＳＱＬ１は、ハイサイド用のパワーＭＯＳＱＨ１よりもオン時間が長いため、パワーＭＯＳＱＬ１のオン抵抗は、パワーＭＯＳＱＨ１のオン抵抗よりもさらに低減する必要があるので、半導体チップＣＰＬの外形サイズ（面積）は、半導体チップＣＰＨの外形サイズ（面積）よりも大きく形成されている。この半導体チップＣＰＬの裏面（裏面全面）には裏面電極（電極）ＢＥ２が形成されており、この裏面電極ＢＥ２は、導電性の接着層ＳＤ１を介してダイパッドＤＰ３に接合され電気的に接続されている。この半導体チップＣＰＬの裏面電極ＢＥ２は、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のドレインに電気的に接続されている。すなわち、半導体チップＣＰＬの裏面電極ＢＥ２は、上記ロウサイド用のパワーＭＯＳＱＬ１のドレイン電極に対応している。
また、この半導体チップＣＰＬの主面（表面、上面）上には、ゲート用のボンディングパッド（以下、単にパッドという）ＰＤＬＧと、ソース用のボンディングパッド（以下、単にパッドという）パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４とが配置されている。このうち、ゲート用のパッドＰＤＬＧとソース用のパッドＰＤＬＳ４とは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド）であり、ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３は、金属板ＭＰ２接続用の電極（パッド電極、電極パッド）である。
半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のゲート電極に電気的に接続されている。すなわち、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、上記ロウサイド用のパワーＭＯＳＱＬ１のゲート用パッド（ボンディングパッド）に対応する。このゲート用のパッドＰＤＬＧは、半導体チップＣＰＬの長手方向の一端側の角部近傍に配置されている。半導体チップＣＰＬは、上記ゲート用のパッドＰＤＬＧが上記半導体チップＣＰＣ側を向いた状態で配置されている。ゲート用のパッドＰＤＬＧは、ワイヤＷＡ（単数または複数）を通じて、上記半導体チップＣＰＣの主面のパッドＰＤＣ４と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＬのゲート用のパッドＰＤＬＧに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ４に接合されている。具体的には、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ４に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ２に電気的に接続されている（上記図１参照）。
半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、半導体チップＣＰＬ内に形成された上記ロウサイド用のパワーＭＯＳＱＬ１のソースに電気的に接続されている。すなわち、半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、上記ロウサイド用のパワーＭＯＳＱＬ１のソース用パッド（ボンディングパッド）に対応する。ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３は、上記ゲート用のパッドＰＤＬＧやソース用のパッドＰＤＬＳ４よりも大きく、例えば、半導体チップＣＰＬの長手方向（第１方向Ｘ）に沿って延在する長方形状に形成されている。一方、ソース用のパッドＰＤＬＳ４は、上記ゲート用のパッドＰＤＬＧが配置された半導体チップＣＰＬの長手方向の一端側の角部近傍に配置されている。ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４同士は、半導体チップＣＰＬの最上層の保護膜（絶縁膜、後述の保護膜１２に対応）によって分離されているが、その保護膜（半導体チップＣＰＬの最上層の保護膜）の下層では一体的に形成され電気的に接続されている。
ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３（すなわち、上記ロウサイド用のパワーＭＯＳＱＬ１のソース）は、金属板（ロウサイド用金属板）ＭＰ２を通じて、リード配線ＬＢと電気的に接続されている。これにより、ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３とリード配線ＬＢとをワイヤによって接続する場合に比べて、ロウサイド用のパワーＭＯＳＱＬ１のオン抵抗を低減できる。このため、パッケージ抵抗を低減でき、導通損失を低減できる。
この金属板ＭＰ２は、導電体からなる導体板であるが、好ましくは上記金属板ＭＰ１と同じ材料（金属材料）で形成されており、好ましくは、銅（Ｃｕ）、銅（Ｃｕ）合金、アルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金等のような導電性および熱伝導性の高い金属によって形成されている。上記金属板ＭＰ１と同様に金属板ＭＰ２も、加工しやすい、熱伝導性が高い、および比較的安価であるという点で、銅（Ｃｕ）または銅（Ｃｕ）合金で形成されていれば、より好ましい。このように、金（Ａｕ）で形成されるワイヤに代えて、金よりも安価な金属材料で形成される金属板ＭＰ２を用いることにより、半導体装置ＳＭ１のコストを低減できる。金属板ＭＰ２の第１方向Ｘおよび第２方向Ｙの寸法（幅）は、それぞれワイヤＷＡの直径よりも大きい。また、金属板ＭＰ２の平面積は、金属板ＭＰ１の平面積よりも大きい。
なお、金属板ＭＰ２を半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３およびリード配線ＬＢに接合（接続）するのに、導電性の接着層(接合材)ＳＤ２，ＳＤ３を用いずに、圧着などにより直接的に接合（接続）することもでき、この場合には、金属板ＭＰ２をアルミニウム（Ａｌ）またはアルミニウム（Ａｌ）合金により形成することが好ましい。一方、金属板ＭＰ２を半導体チップＣＰＬのソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３およびリード配線ＬＢに半田で接合（接続）する（すなわち接着層ＳＤ２，ＳＤ３に半田を用いる）場合は、金属板ＭＰ２を銅（Ｃｕ）または銅（Ｃｕ）合金により形成することが好ましい。
金属板ＭＰ２は、以下のような第１部分ＭＰ２ａと、第２部分ＭＰ２ｂと、第３部分ＭＰ２ｃとを一体的に有している。
第１部分（チップコンタクト部、ロウサイドチップコンタクト部）ＭＰ２ａは、導電性の接着層ＳＤ２を介してソース用のパッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３と接合され電気的に接続された部分であり、例えば矩形状である。第１部分ＭＰ２ａは、図５および図６に示されるように、断面で見ると、半導体チップＣＰＬの主面に沿うように平坦に形成されている。
第２部分（リードコンタクト部）ＭＰ２ｂは、導電性の接着層ＳＤ３を介してリード配線ＬＢと接合され電気的に接続された部分である。第２部分ＭＰ２ｂは、リード配線ＬＢの一部に平面的に重なっている。第２部分ＭＰ２ｂは、図５および図６に示されるように、断面で見ると、リード配線ＬＢの主面に沿うように平坦に形成されている。
第３部分（中間部）ＭＰ２ｃは、第１部分ＭＰ２ａと第２部分ＭＰ２ｂとをつなぐ（連結する）部分である。
第３部分ＭＰ２ｃおよび第２部分ＭＰ２ｂの組は、単数または複数設けることができ、図２の場合は、第１部分ＭＰ２ａとリード配線ＬＢとを接続するように第１部分ＭＰ２ａの短辺側から第１方向Ｘに沿って延びるように設けられたものが１組と、第１部分ＭＰ２ａとリード配線ＬＢとを接続するように第１部分ＭＰ２ａの長辺側から第２方向Ｙに沿って延びるように設けられたものが３組設けられている。また、第３部分ＭＰ２ｃは、図５および図６に示されるように、断面で見ると、半導体チップＣＰＬとリード配線ＬＢとの間で、半導体チップＣＰＬの主面から遠ざかるように第１部分ＭＰ２ａおよび第２部分ＭＰ２ｂの高さよりも高くなっている。
金属板ＭＰ２は、発熱源となる半導体チップＣＰＬの主面の一部を覆うように配置されており、半導体チップＣＰＬは、金属板ＭＰ２およびダイパッドＤＰ３によって挟み込まれている。このため、半導体チップＣＰＬで生じた熱は、半導体チップＣＰＬの裏面からダイパッドＤＰ３を通じて放散される他に、半導体チップＣＰＬの主面から金属板ＭＰ２を通じて放散されるようになっており、その結果、半導体チップＣＰＬで発生した熱の放散性を向上させることができる。
また、半導体チップＣＰＬのソース用のパッドＰＤＬＳ４は、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ５と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＬのソース用のパッドＰＤＬＳ４に接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ５に接合されている。具体的には、半導体チップＣＰＬのソース用のパッドＰＤＨＳ４は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ５に電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ２に電気的に接続されている（上記図１参照）。
リード配線ＬＢは、ダイパッドＤＰ３の１つの角部の近傍に、ダイパッドＤＰ３から離れた状態で隣接して配置されている。リード配線ＬＢの平面形状は、ダイパッドＤＰ３の１つの角部を挟んで交差する短辺と長辺に沿って延びる平面Ｌ字状のパターンとされている。これにより、主回路の電流経路を短縮できるので、インダクタンスを低減できる。
また、リード配線ＬＢには、上記複数のリードＬＤのうちの複数のリードＬＤ３が一体的に接続されている。すなわち、リード配線ＬＢと複数のリードＬＤ３とは、一体的に形成されている。この複数のリードＬＤ３が上記端子ＴＥ２となり、上記基準電位ＧＮＤがリードＬＤ３（端子ＴＥ２）に供給されるようになっている。従って、リード配線ＬＢおよびそれに一体的に接続された複数のリードＬＤ３は、グランド電位供給用のグランド端子部とみなすことができる。
このように複数のリードＬＤ３をリード配線ＬＢにまとめて接続したことにより、複数のリードＬＤ３が分割されている場合よりも体積を増加させることができるので、配線抵抗を低減でき、基準電位ＧＮＤを強化することができる。このような構成は、ロウサイド用のパワーＭＯＳＱＬ１のソース側のオン抵抗の増大がスイッチング損失の増大に大きく影響を及ぼすことを考慮した構成である。すなわち、上記のような構成にすることにより、パワーＭＯＳＱＬ１のソース側のオン抵抗を低減できるので、パワーＭＯＳＱＬ１の導通損失を低減できる。また、基準電位ＧＮＤを強化できるので、動作安定性を向上させることができる。
上記ダイパッド（制御用チップ搭載部）ＤＰ１は、平面略矩形状に形成されている。このダイパッドＤＰ１には、上記複数のリードＬＤのうちの複数のリードＬＤ４が一体的に接続されている。すなわち、ダイパッドＤＰ１と複数のリードＬＤ４とは、一体的に形成されている。このダイパッドＤＰ１の主面（上面）上には、上記制御回路ＣＬＣが形成された半導体チップＣＰＣが、その主面（表面、上面）を上に向け、かつ、その裏面（下面）をダイパッドＤＰ１に向けた状態で搭載されている。半導体チップＣＰＣは、接着層ＳＤ４を介してダイパッドＤＰ１上に搭載（フェイスアップボンディング）されて接合（固定）されているが、この接着層ＳＤ４は、導電性であっても、絶縁性であってもよい。この半導体チップＣＰＣも平面矩形状に形成されている。半導体チップＣＰＣの主面に形成されたパッドのうち、半導体チップＣＰＨ（パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１）とワイヤＷＡで接続されるパッドＰＤＣ１，ＰＤＣ２，ＰＤＣ３は、半導体チップＣＰＣの主面において、半導体チップＣＰＨと隣接する側の辺に近くなるように配置されている。また、半導体チップＣＰＬ（パワーＭＯＳＱＬ１）とワイヤＷＡで接続されるパッドＰＤＣ４，ＰＤＣ５は、半導体チップＣＰＣの主面において、半導体チップＣＰＬと隣接する側の辺に近くなるように配置されている。これにより、ワイヤＷＡの長さをさらに短くすることができるので、配線経路に生じる寄生のインダクタンスをさらに低減することができる。
また、半導体チップＣＰＣの主面に配置された複数のパッドＰＤには、上記パッドＰＤＣ１〜ＰＤＣ５の他に、ドライバ回路ＤＲ１，ＤＲ２の各々の信号入力、または信号出力用のパッドや基準電位ＧＮＤ供給用のパッドなどが含まれている。これらのパッド（ＰＤ）は、複数本のワイヤＷＡを通じて、複数のリードＬＤのうちの、ダイパッドＤＰ１，ＤＰ２，ＤＰ３とは接続されていないリードＬＤ５と電気的に接続されている。また、半導体チップＣＰＣの主面に配置された複数のパッドＰＤが、ワイヤＷＡを通じて上記リードＬＤ４に電気的に接続されたパッドを含むこともできる。また、複数のリードＬＤのうちの、ダイパッドＤＰ１，ＤＰ２，ＤＰ３とは接続されていないリードＬＤ５は、上記端子ＴＥ３となるリードを含んでおり、このリードも、ワイヤＷＡを通じて半導体チップＣＰＣのパッド（パッドＰＤのうち上記トランジスタＴＲ１のドレインに電気的に接続されたパッド）に電気的に接続されている。
＜半導体装置ＳＭ１の実装例について＞
図８は半導体装置ＳＭ１の実装例を示す要部平面図、図９は図８を矢印２０で示す方向から見た側面図である。
配線基板（実装基板）２１は、例えばプリント配線基板からなり、その主面には、半導体装置ＳＭ１、パッケージＰＦ，ＰＧおよびチップ部品ＣＡ，ＣＢ，ＣＣが搭載されている。なお、図８では配線基板２１の配線２２ａ〜２２ｄの様子が分かるように半導体装置ＳＭ１を透かして示している。また、図８は、平面図であるが、図面を見易くするため、配線基板２１の配線２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅにハッチングを付してある。
パッケージＰＦには、半導体装置ＳＭ１の半導体チップＣＰＣ（制御回路ＣＬＣ）を制御する制御回路などが形成され、パッケージＰＧには、上記負荷ＬＯＤが形成され、チップ部品ＣＡには、上記コイルＬ１が形成され、チップ部品ＣＢには、入力コンデンサが形成され、チップ部品ＣＣには、上記出力コンデンサＣｏｕｔが形成されている。
入力電源の電位（電源電位）ＶＩＮが、配線基板２１の配線２２ａを通じて半導体装置ＳＭ１のリードＬＤ１およびダイパッドＤＰ２に供給され、グランド電位ＧＮＤが、配線基板２１の配線２２ｂを通じて半導体装置ＳＭ１のリードＬＤ３に供給されるようになっている。
半導体装置ＳＭ１のリードＬＤ５には、配線基板２１の配線２２ｃを通じてパッケージＰＦのリード（端子）２３が電気的に接続されている。半導体装置ＳＭ１の出力用の端子（上記出力ノードＮ１に対応）であるリードＬＤ２およびダイパッドＤＰ３は、配線基板２１の配線２２ｄを通じてチップ部品ＣＡ（コイルＬ１）の一端に電気的に接続されている。チップ部品ＣＡ（コイルＬ１）の他端は、配線基板２１の配線２２ｅに電気的に接続されている。
この配線２２ｅには、パッケージＰＧ（負荷ＬＯＤ）の入力用のリード（端子）が電気的に接続されている。パッケージＰＧ（負荷ＬＯＤ）の基準電位用のリード（端子）は、上記配線２２ｂに電気的に接続されている。また、配線２２ｂ，２２ｅ間には、上記チップ部品ＣＣ（出力コンデンサＣｏｕｔ）が電気的に接続されている。
また、半導体装置ＳＭ１は配線基板２１に半田実装される。すなわち、半導体装置ＳＭ１の裏面（下面）で露出するリードＬＤおよびダイパッドＤＰ２，ＤＰ３は、配線基板２１の配線２２ａ〜２２ｄに半田を介して接合されて電気的に接続される。
＜半導体チップＣＰＨの構成について＞
次に、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１が形成された半導体チップＣＰＨの構成について説明する。
図１０〜図１２は、半導体チップＣＰＨのチップレイアウトを示す平面図であり、図１３〜図１６は、半導体チップＣＰＨの要部断面図である。このうち、図１０は、半導体チップＣＰＨの上面図に対応しており、図１０は平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）にハッチングを付してある。図１１は、半導体チップＣＰＨにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置を点線で示してある。図１２は、半導体チップＣＰＨにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置を点線で示してある。なお、図１０および図１１において点線で示したボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４）の位置は、図１０においてハッチングを付して示した領域に対応している。また、図１３において、符号ＲＧ１で示された部分（範囲）がメインＭＯＳ領域ＲＧ１の要部断面図に対応している。また、図１４は、図１０のＤ−Ｄ線の断面図にほぼ対応し、図１４において、符号ＲＧ２で示された部分（範囲）がセンスＭＯＳ領域ＲＧ２の要部断面図に対応している。また、図１５は、図１０のＥ−Ｅ線の断面図にほぼ対応し、図１６は、図１０のＦ−Ｆ線の断面図にほぼ対応している。なお、以下では、半導体チップＣＰＨの構成について図１０〜図１６を参照して説明するが、半導体チップＣＰＬの構成についても、センスＭＯＳ領域ＲＧ２およびソース配線１０Ｓ２，１０Ｓ３が無いこと以外、基本的には同様の説明を適用することができる。
上記パワーＭＯＳＱＨ１は、半導体チップＣＰＨを構成する半導体基板（以下、単に基板という）１の主面に形成されている。図１３〜図１６に示されるように、基板１は、例えばヒ素（Ａｓ）が導入されたｎ＋型の単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）１ａと、基板本体１ａの主面上に形成された、例えばｎ−型のシリコン単結晶からなるエピタキシャル層（半導体層）１ｂと、を有している。このため、基板１は、いわゆるエピタキシャルウエハである。このエピタキシャル層１ｂの主面には、例えば酸化シリコンなどからなるフィールド絶縁膜（素子分離領域）２が形成されている。フィールド絶縁膜２は、酸化シリコンなどの絶縁体で形成れており、活性領域を規定（画定）するための素子分離領域として機能することができる。
メインＭＯＳ領域ＲＧ１において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、パワーＭＯＳＱＨ１を構成する複数の単位トランジスタセルが形成されており、パワーＭＯＳＱＨ１は、メインＭＯＳ領域ＲＧ１に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。また、センスＭＯＳ領域ＲＧ２において、フィールド絶縁膜２とその下層のｐ型ウエルＰＷＬとに囲まれた活性領域に、センスＭＯＳＱＳ１を構成する複数の単位トランジスタセルが形成されており、センスＭＯＳＱＳ１は、センスＭＯＳ領域ＲＧ２に設けられたこれら複数の単位トランジスタセルが並列に接続されることで形成されている。メインＭＯＳ領域ＲＧ１に形成される個々の単位トランジスタセルと、センスＭＯＳ領域ＲＧ２に形成される個々の単位トランジスタセルとは、基本的には同じ構造（構成）を有しているが、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、その面積が相違しており、メインＭＯＳ領域ＲＧ１はセンスＭＯＳ領域ＲＧ２よりも面積が大きい。換言すれば、センスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１よりも面積が小さい。このため、単位トランジスタセルの接続数は、パワーＭＯＳＱＨ１とセンスＭＯＳＱＳ１とで異なり、センスＭＯＳＱＳ１を構成する並列接続された単位トランジスタセルの数は、パワーＭＯＳＱＨ１を構成する並列接続された単位トランジスタセルの数よりも少ない。このため、センスＭＯＳＱＳ１とパワーＭＯＳＱＨ１とでソース電位が同じであれば、センスＭＯＳＱＳ１には、パワーＭＯＳＱＨ１に流れる電流よりも小さな電流が流れるようになっている。メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２の各単位トランジスタセルは、例えばトレンチゲート構造のｎチャネル型のＭＯＳＦＥＴで形成されている。
上記基板本体１ａおよびエピタキシャル層１ｂは、上記単位トランジスタセルのドレイン領域としての機能を有している。基板１（半導体チップＣＰＨ）の裏面（裏面全体）には、ドレイン用の裏面電極（裏面ドレイン電極、ドレイン電極）ＢＥ１が形成されている。この裏面電極ＢＥ１は、例えば基板１の裏面から順にチタン（Ｔｉ）層、ニッケル（Ｎｉ）層および金（Ａｕ）層を積み重ねて形成されている。上記半導体装置ＳＭ１においては、半導体チップＣＰＨのこの裏面電極ＢＥ１は、上記接着層ＳＤ１を介して上記ダイパッドＤＰ２に接合されて電気的に接続される。
また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、エピタキシャル層１ｂ中に形成されたｐ型の半導体領域３は、上記単位トランジスタセルのチャネル形成領域としての機能を有している。さらに、そのｐ型の半導体領域３の上部に形成されたｎ＋型の半導体領域４は、上記単位トランジスタセルのソース領域としての機能を有している。従って、半導体領域４はソース用の半導体領域である。
また、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２において、基板１には、その主面から基板１の厚さ方向に延びる溝５が形成されている。溝５は、ｎ＋型の半導体領域４の上面からｎ＋型の半導体領域４およびｐ型の半導体領域３を貫通し、その下層のエピタキシャル層１ｂ中で終端するように形成されている。この溝５の底面および側面には、酸化シリコンなどからなるゲート絶縁膜６が形成されている。また、溝５内には、上記ゲート絶縁膜６を介してゲート電極７が埋め込まれている。ゲート電極７は、例えばｎ型不純物（例えばリン）が導入された多結晶シリコン膜からなる。ゲート電極７は、上記単位トランジスタセルのゲート電極としての機能を有している。
フィールド絶縁膜２上の一部にも、ゲート電極７と同一層の導電性膜からなるゲート引き出し用の配線部７ａが形成されており、ゲート電極７とゲート引き出し用の配線部７ａとは、一体的に形成されて互いに電気的に接続されている。ゲート引き出し用の配線部７ａは、それを覆う絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ａを通じてゲート配線１０Ｇと電気的に接続されている。
ゲート配線１０Ｇは、メインＭＯＳ領域ＲＧ１に形成されている複数のゲート電極７ゲート引き出し用の配線部７ａを通じて電気的に接続されるとともに、センスＭＯＳ領域ＲＧ２に形成されている複数のゲート電極７にゲート引き出し用の配線部７ａを通じて電気的に接続されている。このため、ゲート配線１０Ｇは、メインＭＯＳ領域ＲＧ１のゲート電極７（すなわち上記パワーＭＯＳＦＥＴＱＨ１用のゲート電極７）とセンスＭＯＳ領域ＲＧ２のゲート電極７（すなわち上記センスＭＯＳＱＳ１用のゲート電極７）とに、電気的に接続されている。図１２には、半導体チップＣＰＨの主面の外周に沿ってゲート配線１０Ｇが延在している場合が示されている。ゲート配線１０Ｇは、ゲート用のパッドＰＤＨＧと、メインＭＯＳ領域ＲＧ１に形成されたパワーＭＯＳＦＥＴＱＨ１用のゲート電極７およびセンスＭＯＳ領域ＲＧ２に形成されたセンスＭＯＳＱＳ１用のゲート電極７とを電気的に接続する配線（ゲート用配線）であり、ソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３と同層に形成されている。すなわち、ゲート配線１０Ｇと、ソース配線１０Ｓ１とソース配線１０Ｓ２とソース配線１０Ｓ３とは、同層に形成されている。
一方、ソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１の絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じて、メインＭＯＳ領域ＲＧ１に形成されているソース用のｎ＋型の半導体領域４と電気的に接続されている。また、このソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１において、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に形成されたｐ＋型の半導体領域１１に電気的に接続され、これを通じてメインＭＯＳ領域ＲＧ１におけるチャネル形成用のｐ型の半導体領域３と電気的に接続されている。ソース配線１０Ｓ１は、メインＭＯＳ領域ＲＧ１と平面視でほぼ重なる（一致する）領域に形成されている。なお、「平面視」と言うときは、半導体チップＣＰＨの主面に平行な平面で見たときを意味するものとする。また、「平面視」を「平面的に見て」と表現する場合もある。
また、ソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２の絶縁膜８に形成されたコンタクトホール（開口部、貫通孔）９ｂを通じて、センスＭＯＳ領域ＲＧ２に形成されているソース用のｎ＋型の半導体領域４と電気的に接続されている。また、このソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２において、ｐ型の半導体領域３の上部であってｎ＋型の半導体領域４の隣接間に形成されたｐ＋型の半導体領域１１に電気的に接続され、これを通じてセンスＭＯＳ領域ＲＧ２におけるチャネル形成用のｐ型の半導体領域３と電気的に接続されている。ソース配線１０Ｓ２は、センスＭＯＳ領域ＲＧ２と平面視でほぼ重なる（一致する）領域に形成されている。
また、ソース配線１０Ｓ３は、フィールド絶縁膜（素子分離領域）２の上方を延在しており、ソース配線１０Ｓ３の下方には単位トランジスタセルは形成されていない。このため、ソース配線１０Ｓ３と平面的に（平面視で）重なる位置に（すなわちソース配線１０Ｓ３の下部に）コンタクトホール９ｂは形成されておらず、ソース配線１０Ｓ３は、ソース配線１０Ｓ３の下部のコンタクトホール９ｂを通じてソース用のｎ＋型の半導体領域４に接続されてはいない。つまり、平面視で、メインＭＯＳ領域ＲＧ１は、ソース配線１０Ｓ３を避けるように（すなわちソース配線１０Ｓ３と重ならないように）、設けられている。しかしながら、ソース配線１０Ｓ３の一端がソース配線１０Ｓ１に接続されており、ソース配線１０Ｓ３とソース配線１０Ｓ１とは一体的に形成されているため、ソース配線１０Ｓ３とソース配線１０Ｓ１とは電気的に接続されている。このため、ソース配線１０Ｓ３は、このソース配線１０Ｓ１と、ソース配線１０Ｓ１に平面的に（平面視で）重なる位置のコンタクトホール９ｂとを通じて、メインＭＯＳ領域ＲＧ１に形成されているソース用のｎ＋型の半導体領域４に電気的に接続されていることになる。
ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３は、コンタクトホール９ａ，９ｂが形成された絶縁膜８上にコンタクトホール９ａ，９ｂを埋めるように導電体膜１０を形成し、この導電体膜１０をパターニングすることにより形成されている。すなわち、ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３は、パターニングされた導電体膜１０により形成されている。また、パターニングされた導電体膜１０を配線とみなすこともできる。導電体膜１０は、金属膜からなり、好ましくはアルミニウム膜またはアルミニウム合金膜からなる。このため、ゲート配線１０Ｇ、ソース配線１０Ｓ１、ソース配線１０Ｓ２およびソース配線１０Ｓ３は、同層の導電体膜１０からなるが、互いに分離されている。但し、ゲート配線１０Ｇは、ソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３のいずれとも接続されておらず、ソース配線１０Ｓ２は、ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ３のいずれとも接続されていないのに対して、ソース配線１０Ｓ３は、一端（ソース配線１０Ｓ３の一端）がソース配線１０Ｓ１に接続されている。
導電体膜１０（ゲート配線１０Ｇおよびソース配線１０Ｓ，１０Ｓ２，１０Ｓ３を含む）は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜）１２により覆われている。すなわち、絶縁膜８上に、導電体膜１０（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３を含む）を覆うように、保護膜１２が形成されている。この保護膜１２は、半導体チップＣＰＨの最上層の膜（絶縁膜）である。保護膜１２には複数の開口部１３が形成されており、各開口部１３からは、導電体膜１０の一部が露出されている。開口部１３から露出する導電体膜１０が、パッド電極（ボンディングパッド）となっており、上記パッドＰＤＨＧ，ＰＤＨＳ１，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４は、それぞれ開口部１３から露出する導電体膜１０により形成されている。
すなわち、開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッド（パッド電極）ＰＤＨＧが形成されている。また、開口部１３から露出するソース配線１０Ｓ１によって、上記パワーＭＯＳＱＨ１のソース用のパッド（パッド電極）ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２が形成されている。すなわち、ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、メインＭＯＳ領域ＲＧ１に形成されたソース配線１０Ｓ１により形成されている。また、開口部１３から露出するソース配線１０Ｓ２によって、上記センスＭＯＳＱＳ１のソース用のパッド（パッド電極）ＰＤＨＳ４が形成されている。すなわち、ソース用のパッドＰＤＨＳ４は、ソース配線１０Ｓ２により形成されている。また、開口部１３から露出するソース配線１０Ｓ３によって、上記パワーＭＯＳＱＨ１のソース用のパッド（パッド電極）ＰＤＨＳ３が形成されている。すなわち、ソース用のパッドＰＤＨＳ３は、ソース配線１０Ｓ３により形成されている。
上述のように上記パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２は、最上層の保護膜１２によって分離されているが、ソース配線１０Ｓ１を通じて互いに電気的に接続されている。また、上記パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ３は、最上層の保護膜１２によって、上記パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２と分離されているが、パッドＰＤＨＳ３はソース配線１０Ｓ３およびソース配線１０Ｓ１を通じてパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２と電気的に接続されている。一方、ソース配線１０Ｓ２は、ソース配線１０Ｓ１，１０Ｓ３とは分離されているため、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４は、パワーＭＯＳＱＨ１のソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３とは、短絡せずに電気的に分離されている。
パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧの表面には（すなわち開口部１３の底部で露出する部分の導電体膜１０上には）、メッキ法などで金属層１４を形成する場合もある。この金属層１４は、例えば、下から順に形成された銅（Ｃｕ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜や、あるいは、下から順に形成されたチタン（Ｔｉ）膜とニッケル（Ｎｉ）膜と金（Ａｕ）膜との積層膜などからなる。金属層１４を形成したことにより、導電体膜１０のアルミニウムの表面の酸化を抑制または防止することができる。
半導体装置ＳＭ１においては、上記図２〜図７からも分かるように、半導体チップＣＰＨの複数のパッド電極のうち、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１が接合され、それ以外のパッド電極（ここではパッドＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧ）には、ワイヤＷＡが接続される。
このような構成の半導体チップＣＰＨにおいては、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の単位トランジスタの動作電流は、ドレイン用のエピタキシャル層１ｂとソース用のｎ＋型の半導体領域４との間をゲート電極７の側面（すなわち、溝５の側面）に沿って基板１の厚さ方向に流れるようになっている。すなわち、チャネルが半導体チップＣＰＨの厚さ方向に沿って形成される。
このように、半導体チップＣＰＨは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されている。ここで、縦型のＭＯＳＦＥＴとは、ソース・ドレイン間の電流が、半導体基板（基板１）の厚さ方向（半導体基板の主面に略垂直な方向）に流れるＭＯＳＦＥＴに対応する。
また、ここでは、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１として、ｎチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合について説明した。他の形態として、ｎ型とｐ型の導電型を逆にして、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１として、ｐチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成することもできる。但し、パワーＭＯＳＱＨ１及びセンスＭＯＳＱＳ１としてｐチャネル型のトレンチゲート型ＭＩＳＦＥＴを形成した場合は、図１の回路ではなく、後述の図８８の回路図においてパワーＭＯＳＱＨ１のドレイン側及びセンスＭＯＳＱＳ１のドレイン側を出力ノードＮ１に接続した回路構成（すなわち図８８の回路図でパワーＭＯＳＱＨ１及びセンスＭＯＳＱＳ１のソース側とドレイン側とを逆にした回路構成）を適用することが好ましい。
また、半導体チップＣＰＬの構造（断面構造）は、半導体チップＣＰＨの構造（断面構造）と基本的には同じであり、半導体チップＣＰＬは、上記基板１と同様の基板にトレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、半導体チップＣＰＬに形成されている各単位トランジスタセルの構成は、半導体チップＣＰＨにおける各単位トランジスタセルと基本的には同じである。
但し、半導体チップＣＰＬでは、センスＭＯＳＱＳ１は形成されず、半導体チップＣＰＬのほぼ全体にパワーＭＯＳＱＬ１を構成する複数の単位トランジスタセルが形成され、それら複数の単位トランジスタセルが並列に接続されることでパワーＭＯＳＱＬ１が形成されている。半導体チップＣＰＬには、センスＭＯＳＱＳ１は形成されないため、上記ソース配線１０Ｓ２も形成されず、また、上記ソース配線１０Ｓ３も形成されない。そして、半導体チップＣＰＬの場合、半導体チップＣＰＬの最上層の上記保護膜１２の開口部１３から露出するゲート配線１０Ｇによって、上記パワーＭＯＳＱＬ１のゲート用のパッド（パッド電極）ＰＤＬＧが形成され、開口部１３から露出するソース配線１０Ｓ１によって、上記パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬ３，ＰＤＬ４が形成される。
＜課題について＞
半導体チップＣＰＨには、パワーＭＯＳＱＨ１だけでなく、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も形成されており、この半導体チップＣＰＨをチップ搭載部である導電性のダイパッドＤＰ２上に導電性の接合材（接着層ＳＤ１）を介して接合し、半導体チップＣＰＨに対する金属板ＭＰ１の接合およびワイヤＷＡの接続を行い、これを樹脂封止して、半導体装置ＳＭ１が形成されている。
しかしながら、このような半導体装置において、金属板ＭＰ１の位置ずれが発生すると、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下する虞があることを、本発明者は見出した。これについて、図１７〜図２３を参照して以下に説明する。
図１７〜図２３は、本発明者が見出した課題の説明図である。このうち、図１７〜図１９は、本発明者が検討した半導体チップＣＰＨ１０１のチップレイアウトを示す平面図であり、図２０〜図２２は、半導体チップＣＰＨ１０１（のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）に金属板ＭＰ１を接合（接続）した状態を示す平面図である。図２３は、図２０〜図２２を重ね合わせた平面図である。なお、図１７は上記図１０に対応し、図１８は上記図１１に対応し、図１９は上記図１２に対応するものである。
図１７〜図２３の半導体チップＣＰＨ１０１と上記半導体チップＣＰＨとでは、ソース配線１０Ｓ３の有無が相違しており、図１７〜図２３の半導体チップＣＰＨ１０１では、上記ソース配線１０Ｓ３に相当するものが存在していない。そして、上記半導体チップＣＰＨにおいて、上記ソース配線１０Ｓ３が形成されていた領域および上記ソース配線１０Ｓ３と上記ソース配線１０Ｓ１との間の隙間の領域にも、ソース配線１０Ｓ１を拡張（形成）したものが、図１７〜図２３の半導体チップＣＰＨ１０１に相当している。上記半導体チップＣＰＨでは、上記パッドＰＤＨＳ３は、上記開口部１３から露出するソース配線１０Ｓ３によって形成されていたが、図１７〜図２３の半導体チップＣＰＨ１０１では、パッドＰＤＨＳ３（に相当するパッドＰＤＨＳ１０３）は、上記開口部１３から露出するソース配線１０Ｓ１によって形成されている。この上記パッドＰＤＨＳ３に相当するパッドを、半導体チップＣＰＨ１０１では符号ＰＤＨＳ１０３を付して、パッドＰＤＨＳ１０３と称することとする。
半導体チップＣＰＨ１０１を用いて上記半導体装置ＳＭ１に相当するものを製造する場合、上記半導体チップＣＰＨを用いる場合と同様に、半導体チップＣＰＨ１０１のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１を接合する。この際、金属板ＭＰ１の接合位置に位置ずれが発生する可能性がある。図２０〜図２２を比べると、図２１の金属板ＭＰ１の位置を基準にすると、図２０では金属板ＭＰ１が図の左側にずれており、一方、図２２では金属板ＭＰ１が図の右側にずれている。図２３は、図２０〜図２２を重ね合わせた平面図であり、図２３においては、図２０における金属板ＭＰ１の位置を一点鎖線で示し、図２１における金属板ＭＰ１の位置を点線で示し、図２２における金属板ＭＰ１の位置を二点鎖線で示してある。
このような金属板ＭＰ１の位置ずれが生じ、製造された半導体装置毎に金属板ＭＰ１の接合位置がばらついた場合、パワーＭＯＳＱＨ１に流れる電流をセンスＭＯＳＱＳ１で検知する際の精度が低下する虞がある。以下、これについて説明する。
図２０〜図２２に模式的に示しているように、半導体チップＣＰＨ１０１において、パッドＰＤＨＳ１０３と金属板ＭＰ１との間は、ソース配線１０Ｓ１によって電気的に接続されており、パッドＰＤＨＳ１０３と金属板ＭＰ１との間には、ソース配線１０Ｓ１によって形成される抵抗成分（拡がり抵抗）ＲＶ１が発生（介在）することになる。図２０〜図２２には、この抵抗成分ＲＶ１を、抵抗を示す回路記号で模式的に示してある。そして、図２０〜図２３に示されるように、金属板ＭＰ１の接合位置がばらついた（変動した）場合、この抵抗成分ＲＶ１もばらつく（変動する）ことになる。図２４は、拡がり抵抗（抵抗成分ＲＶ１）が発生しない理想的な回路構成を示す回路図であり、上記図１の回路の一部を取り出して模式的に示したものである（上記図１のトランジスタＴＲ１は図２４および図２５では図示を省略している）。図２５は、拡がり抵抗（抵抗成分ＲＶ１）が発生する場合の回路構成を示す回路図であり、図２４の回路に抵抗成分ＲＶ１が発生した場合を模式的に示してある。図２６は、ダイパッドＤＰ２上に接着層ＳＤ１を介して搭載（接合）された半導体チップＣＰＨ１０１に金属板ＭＰ１が接着層ＳＤ２で接合された状態が示されており、半導体チップＣＰＨ１０１に形成されたパワーＭＯＳＱＨ１を構成する縦型のトランジスタＴＲ２と、上記抵抗成分ＲＶ１とを模式的に示してある。パワーＭＯＳＱＨ１は、縦型のトランジスタＴＲ２が複数並列に接続されて構成されている。なお、金属板ＭＰ１は、半導体チップＣＰＨ１０１のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに接着層ＳＤ２で接合されるが、図２６では、図面の簡略化のために、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂの図示は省略している。抵抗成分ＲＶ１が発生しなければ、図２４のような回路となるが、図２０〜図２２および図２６に示されるように抵抗成分ＲＶ１が発生する場合には、図２５のような回路となる。
アンプ回路ＡＭＰ１は、パッドＰＤＨＳ４の電圧（出力電圧）とパッドＰＤＨＳ１０３の電圧（出力電圧）とが同じになるように制御する回路である。図２５の回路図において、位置Ｐ１は、金属板ＭＰ１にほぼ相当しており、位置Ｐ１の電圧（電位）をＶ１（電圧Ｖ１）とする。抵抗成分ＲＶ１が小さければ、抵抗成分ＲＶ１による電圧降下量は小さいため、パッドＰＤＨＳ１０３の出力電圧は、位置Ｐ１の電圧Ｖ１とほぼ同じであるが、抵抗成分ＲＶ１が大きくなると、抵抗成分ＲＶ１による電圧降下量が大きくなるため、パッドＰＤＨＳ１０３の出力電圧は、位置Ｐ１の電圧Ｖ１よりも大きくなる。つまり、パッドＰＤＨＳ１０３の出力電圧と位置Ｐ１の電圧Ｖ１との差は、抵抗成分ＲＶ１の大きさに依存して変動し、抵抗成分ＲＶ１が大きくなるほど前記差が大きくなる傾向にある。
このため、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の共通ドレインに入力する上記電位ＶＩＮと位置Ｐ１の電圧Ｖ１との電位差が同じであると仮定すると、抵抗成分ＲＶ１が大きくなるほど、電位ＶＩＮとパッドＰＤＨＳ１０３の出力電圧との電位差が小さくなる。そして、アンプ回路ＡＭＰ１は、パッドＰＤＨＳ４の電圧とパッドＰＤＨＳ１０３の電圧とが同じになるように制御するため、抵抗成分ＲＶ１が大きくなるほど、電位ＶＩＮとパッドＰＤＨＳ４の出力電圧との電位差が小さくなる。電位ＶＩＮとパッドＰＤＨＳ４の出力電圧との電位差が小さくなることは、センスＭＯＳＱＳ１に流れる電流が小さくなることにつながる。従って、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の共通ドレインに入力する上記電位ＶＩＮと位置Ｐ１の電圧Ｖ１との電位差が同じであると仮定すると、抵抗成分ＲＶ１が大きくなるほど、センスＭＯＳＱＳ１に流れる電流が小さくなってしまう。つまり、本来は、半導体チップＣＰＨ１０１に形成されているメインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２との面積比で、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が規定されるはずが、抵抗成分ＲＶ１によって、その電流比が変動してしまうのである。これについて、以下に更に説明する。
上記半導体チップＣＰＨと図１７〜図１９に示される半導体チップＣＰＨ１０１とには、パワーＭＯＳＱＨ１を構成するＭＯＳＦＥＴが形成された領域であるメインＭＯＳ領域ＲＧ１と、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴが形成された領域であるセンスＭＯＳ領域ＲＧ２とが存在している。そして、メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とは、面積が相違しており（メインＭＯＳ領域ＲＧ１の方がセンスＭＯＳ領域ＲＧ２よりも面積が大きい）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流とが、所定の比率となるように、半導体チップＣＰＨ，ＣＰＨ１０１におけるメインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２との面積比が設定されている。
上述のように、抵抗成分ＲＶ１が大きくなると、センスＭＯＳＱＳ１に流れる電流が小さくなるため、抵抗成分ＲＶ１が変動すると（ばらつくと）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が変動して（ばらついて）しまう。例えば、上記図２１の位置に金属板ＭＰ１があるときに、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が２００００：１の比率となると仮定する。上記図２０の場合は、上記図２１の場合よりも抵抗成分ＲＶ１が大きくなることで、センスＭＯＳＱＳ１に流れる電流が小さくなるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が２００００：１よりも大きくなり、例えば２２０００：１となる。一方、上記図２２の場合は、上記図２１の場合よりも抵抗成分ＲＶ１が小さくなることで、センスＭＯＳＱＳ１に流れる電流が大きくなるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が２００００：１よりも小さくなり、例えば１８０００：１となる。
このため、本来は、センスＭＯＳＱＳ１を流れる電流が、パワーＭＯＳＱＨ１を流れる電流の１／２００００であるように半導体チップＣＰＨ１０１を設計しても、金属板ＭＰ１の位置ずれ（上記抵抗成分ＲＶ１の変動）に起因して、センスＭＯＳＱＳ１を流れる電流は、パワーＭＯＳＱＨ１を流れる電流の１／２００００からずれてしまう。このため、パワーＭＯＳＱＨ１に流れる電流をセンスＭＯＳＱＳ１で検知しようとしても、その精度が低下し、実際に流れている電流よりも低い電流または高い電流として検知してしまう。
従って、パワーＭＯＳＱＨ１を流れる電流がある制限値を越えたか否かをセンスＭＯＳＱＳ１で検知しようとする場合、金属板ＭＰ１の位置ずれが発生していなければセンスＭＯＳＱＳ１で精度よく検知できるが、金属板ＭＰ１の位置ずれが発生していると、センスＭＯＳＱＳ１でうまく検知できず、パワーＭＯＳＱＨ１を流れる電流がある制限値を越えた瞬間を見逃す虞がある。例えば、センスＭＯＳＱＳ１を流れる電流が、金属板ＭＰ１の位置ずれが発生していないときにはパワーＭＯＳＱＨ１を流れる電流の１／２００００であったものが、金属板ＭＰ１の位置ずれに起因して、パワーＭＯＳＱＨ１を流れる電流の１／２２０００となった場合には、パワーＭＯＳＱＨ１を流れる電流が、制限値ではなく制限値の１．１倍を越えたときに、制限値越えをセンスＭＯＳＱＳ１が検知することになる。これを防止するためには、金属板ＭＰ１の位置ずれを防止することが有効であるが、金属板ＭＰ１の位置ずれを完全に防止することは難しい。
このため、本実施の形態では、たとえ金属板ＭＰ１の位置ずれが生じても、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流との比率が変動しにくい構造を提供するために、半導体チップＣＰＨに、上記ソース配線１０Ｓ３を設けたレイアウトを採用している。
なお、上記図１７〜図２６を参照して説明した金属板ＭＰ１の位置ずれに起因した課題は、金属板ＭＰ１の位置ずれが発生しやすい場合に特に顕著に発生する課題である。金属板ＭＰ１を接合するための接合材（すなわち上記接着層ＳＤ２）が半田である場合に、金属板ＭＰ１の位置ずれが特に発生しやすいため、本実施の形態は、金属板ＭＰ１を半導体チップＣＰＨに接合するための接合材（すなわち上記接着層ＳＤ２）が半田である場合に特に効果が大きい。しかしながら、金属板ＭＰ１を半導体チップＣＰＨに接合するための接合材（すなわち上記接着層ＳＤ２）に、半田以外の導電性の接合材、例えば銀ペーストなどのペースト型導電性接合材を用いる場合や、接合材を用いずに金属板ＭＰ１を半導体チップＣＰＨに圧着する場合などでも、金属板ＭＰ１の位置ずれは発生し得るため、本実施の形態を適用すれば、有効である。
＜半導体チップＣＰＨの主面内のレイアウトについて＞
以下、ソース配線１０Ｓ３を含めて、半導体チップＣＰＨの主面内のレイアウトの主要な特徴について、上記図１０〜図１２を参照しながら具体的に説明する。
半導体チップＣＰＨは、パワーＭＯＳＱＨ１だけでなく、パワーＭＯＳＱＨ１に流れる電流を検知するためのセンスＭＯＳＱＳ１も形成されている。本実施の形態では、図１０および図１１からも分かるように、半導体チップＣＰＨの主面において、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４と、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴを形成したセンスＭＯＳ領域ＲＧ２とを、同じ平面位置（上下で重なる位置）に配置している。これにより、ソース配線１０Ｓ２の面積を縮小できるため、半導体チップＣＰＨの小面積化に有利である。ここで、パッドＰＤＨＳ４は、センスＭＯＳＱＳ１のソースに電気的に接続されたパッド電極（ボンディングパッド）であり、センスＭＯＳ領域ＲＧ２は、センスＭＯＳＱＳ１を構成するＭＯＳＦＥＴ（すなわちセンスＭＯＳＱＳ１用の並列接続された複数の単位トランジスタセル）が形成された領域である。
本実施の形態では、半導体チップＣＰＨの主面において、メインＭＯＳ領域ＲＧ１の上方にソース配線１０Ｓ１を設け、このソース配線１０Ｓ１を、コンタクトホール９ｂ（このコンタクトホール９ｂはメインＭＯＳ領域ＲＧ１及びソース配線１０Ｓ１に平面的に重なる位置に形成されている）を通じて、メインＭＯＳ領域ＲＧ１のパワーＭＯＳＱＨ１用のＭＯＳＦＥＴのソース（上記ｎ＋型の半導体領域４に対応）と電気的に接続している。そして、このソース配線１０Ｓ１の一部を上記開口部１３から露出させることにより、上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２が形成されている。ここで、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３は、パワーＭＯＳＱＨ１のソースに電気的に接続されたパッド電極（ボンディングパッド）であり、メインＭＯＳ領域ＲＧ１は、パワーＭＯＳＱＨ１を構成するＭＯＳＦＥＴ（すなわちパワーＭＯＳＱＨ１用の並列接続された複数の単位トランジスタセル）が形成された領域である。
そして、本実施の形態では、半導体チップＣＰＨの主面において、このソース配線１０Ｓ１とは別にソース配線１０Ｓ３を設けている。そして、このソース配線１０Ｓ３の一部を上記開口部１３から露出させることにより、上記パッドＰＤＨＳ３が形成されている。このソース配線１０Ｓ３は、一端（ソース配線１０Ｓ３の一端、これが接続部１５に対応している）がソース配線１０Ｓ１に接続されており、このース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５から、パッドＰＤＨＳ３が形成されている領域まで延在している。ソース配線１０Ｓ３は、接続部１５以外ではソース配線１０Ｓ１から離間している。すなわち、接続部１５以外では、ソース配線１０Ｓ３とソース配線１０Ｓ１との間に、ソース配線１０Ｓ１，１０Ｓ３が形成されていない領域（スリット１６）が介在している。つまり、ソース配線１０Ｓ１とソース配線１０Ｓ３とは、一体的に形成されているが、ソース配線１０Ｓ１とソース配線１０Ｓ３との間のスリット１６によって分割されている（接続部１５でだけ接続されている）。ソース配線１０Ｓ３は、接続部１５でソース配線１０Ｓ１と接続されているため、ソース配線１０Ｓ３とソース配線１０Ｓ１とは電気的に接続されており、従って、パッドＰＤＨＳ３はソース配線１０Ｓ３を通じてソース配線１０Ｓ１に電気的に接続されている。
ソース配線１０Ｓ３は、メインＭＯＳ領域ＲＧ１ではなく、フィールド絶縁膜２の上方を延在するように形成されており、ソース配線１０Ｓ３の下方には上記単位トランジスタセルは形成されていない。すなわち、ソース配線１０Ｓ３は、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２以外の領域（平面視でメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２に重ならない領域、具体的にはフィールド絶縁膜２の上方）に形成されている。このため、ソース配線１０Ｓ３の下部には上記コンタクトホール９ｂは形成されておらず、ソース配線１０Ｓ３は、ソース配線１０Ｓ３の下部のコンタクトホール９ｂを通じてメインＭＯＳ領域ＲＧ１のパワーＭＯＳＱＨ１用のＭＯＳＦＥＴのソース（上記ｎ＋型の半導体領域４に対応）に接続されてはいない。そして、パッドＰＤＨＳ３は、フィールド絶縁膜２の上方を延在するソース配線１０Ｓ３を介して、接続部１５でソース配線１０Ｓ１に接続（電気的に接続）され、このソース配線１０Ｓ１がメインＭＯＳ領域ＲＧ１全体にわたって形成されている。これにより、パッドＰＤＨＳ３は、ソース配線１０Ｓ３と、ソース配線１０Ｓ３が接続されたソース配線１０Ｓ１と、ソース配線１０Ｓ１の下部のコンタクトホール９ｂとを通じて、メインＭＯＳ領域ＲＧ１のパワーＭＯＳＱＨ１用のＭＯＳＦＥＴのソース（上記ｎ＋型の半導体領域４に対応）に電気的に接続されることになる。
そして、本実施の形態では、平面視において、ソース配線１０Ｓ３の一部が金属板ＭＰ１に重なっており、金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させている。すなわち、金属板ＭＰ１を半導体チップＣＰＨのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに接合（接着）しているが、この金属板ＭＰ１の下部にソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５が位置している。別の見方をすると、平面視において、スリット１６の一部が金属板ＭＰ１に重なっており、スリット１６の端部（スリット１６の端部は接続部１５に隣接している）は金属板ＭＰ１と重なる位置にある。これは、半導体チップＣＰＨの主面の中央付近にース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させれば、容易に実現することができる。平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させているのは、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗を、固定させる（変動しないようにする）ためである。これを、図２７を参照して説明する。図２７は、本実施の形態の説明図であり、上記図２３に対応するものである。図２７には、半導体チップＣＰＨに接合された金属板ＭＰ１の位置と、ソース配線１０Ｓ１，１０Ｓ３のレイアウトと、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ４，ＰＤＨＧのレイアウトとが示されている。
半導体チップＣＰＨを用いて上記半導体装置ＳＭ１に相当するものを製造する場合、半導体チップＣＰＨのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１を接合するが、この際、上記図２０〜図２２のような金属板ＭＰ１の接合位置の位置ずれが発生する可能性がある。図２７には、上記図２１における金属板ＭＰ１の位置を点線で示し、上記図２０のように金属板ＭＰ１が図の左側にずれた場合の金属板ＭＰ１の位置を一点鎖線で示し、上記図２２のように金属板ＭＰ１が図の右側にずれた場合の金属板ＭＰ１の位置を二点鎖線で示してある。このような金属板ＭＰ１の位置ずれが生じ、製造された半導体装置毎に金属板ＭＰ１の接合位置がばらついた場合でも、本実施の形態では、パワーＭＯＳＱＨ１に流れる電流をセンスＭＯＳＱＳ１で検知する際の精度が低下するのを抑制または防止することができる。以下、これについて説明する。
本実施の形態において、半導体チップＣＰＨに接合した金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗を抵抗ＲＶ２とすると、この抵抗ＲＶ２は、金属板ＭＰ１とパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂとの接続部（接合部）から接続部１５までの抵抗成分ＲＶ３と、ソース配線１０Ｓ３の抵抗成分ＲＶ４との和（合計）である。なお、図２７には、抵抗成分ＲＶ３を、抵抗を示す回路記号で模式的に示してある。
ここで、金属板ＭＰ１の位置ずれが生じても、ソース配線１０Ｓ３の抵抗成分ＲＶ４は一定である。すなわち、図２７において、金属板ＭＰ１の位置が、一点鎖線の位置（上記図２０に相当する位置）であっても、点線の位置（上記図２１に相当する位置）であっても、二点鎖線の位置（上記図２２に相当する位置）であっても、ソース配線１０Ｓ３の抵抗成分ＲＶ４は一定である。これは、ソース配線１０Ｓ３の抵抗成分ＲＶ４は、ソース配線１０Ｓ３の形状や寸法で決まり、金属板ＭＰ１の接続位置は関係しないためである。
このため、金属板ＭＰ１の位置ずれが生じても抵抗成分ＲＶ３を一定にできれば、金属板ＭＰ１の位置ずれが生じても金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２を一定にすることができることになる。そこで、本実施の形態では、金属板ＭＰ１の位置ずれが生じても抵抗成分ＲＶ２を一定にできるように、平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させている。つまり、複数の半導体装置ＳＭ１を製造し、それら複数の半導体装置ＳＭ１において、半導体チップＣＰＨに接合された金属板ＭＰ１の接合位置がばらついたとしても、何れの半導体装置ＳＭ１においても、平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させる。これは、金属板ＭＰ１の平面寸法はワイヤＷＡよりも大きく、たとえ金属板ＭＰ１の位置ずれが生じても、半導体チップＣＰＨの主面の中央付近は、平面視で金属板ＭＰ１に必ず重なるため、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を、半導体チップＣＰＨの主面の中央付近に位置させることで、容易に実現可能である。
平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５が位置している限り（例えば図２７における金属板ＭＰ１の３つの位置ともに）、金属板ＭＰ１とパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂとの接続部（接合部）から接続部１５までの抵抗成分ＲＶ３は、半導体チップＣＰＨにおける金属板ＭＰ１の接合位置に依らず、ほとんど固定される（ほぼ一定となる）。このため、本実施の形態では、ソース配線１０Ｓ１とは別にソース配線１０Ｓ３を設け、このソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を、平面視で金属板ＭＰ１に重なる位置としたことにより、金属板ＭＰ１の位置ずれが生じても抵抗成分ＲＶ２が変動せずにほぼ一定となり、ひいては、金属板ＭＰ１の位置ずれが生じても金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２が変動せずに、ほぼ一定とすることができる。
また、半導体チップＣＰＨの主面に、金属板ＭＰ１を接合するパッド（ここではパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）を少なくとも２つ設け、そのパッド間（ここではパッドＰＤＨＳ１ａとパッドＰＤＨＳ１ｂとの間）に接続部１５を設ければ、より好ましく、これにより、金属板ＭＰ１の接合位置が変動しても、上記抵抗成分ＲＶ３（ひいては上記抵抗ＲＶ２）を固定しやすく（一定にしやすく）なる。
上記図１７〜図２６を参照して上述したように、金属板ＭＰ１の位置ずれにより上記抵抗成分ＲＶ１が変動すると、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動してしまう。それに対して、本実施の形態では、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２は変動せず（ばらつかず）、ほぼ一定とすることができるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止することができる。
つまり、本実施の形態では、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の共通ドレインに入力する上記電位ＶＩＮと上記位置Ｐ１の電圧Ｖ１との電位差が同じであると仮定すると、金属板ＭＰ１の位置ずれが生じても、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２はほぼ一定であるため、パッドＰＤＨＳ３の出力電圧は、金属板ＭＰ１の接合位置に依らず、ほぼ同じ値にすることができる。アンプ回路ＡＭＰ１は、パッドＰＤＨＳ４の電圧とパッドＰＤＨＳ３の電圧とが同じになるように制御するが、パッドＰＤＨＳ３の出力電圧は、金属板ＭＰ１の接合位置に影響されないため、センスＭＯＳＱＳ１に流れる電流の大きさは、金属板ＭＰ１の接合位置に影響されなくなる。このため、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨにおける金属板ＭＰ１の接合位置がばらついても）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比がほぼ同じ電流比となるため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができる。従って、半導体装置ＳＭ１の信頼性を向上させることができる。
本発明者の検証実験によれば、半導体チップＣＰＨにおける金属板ＭＰ１の接合位置がばらついたときに、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、所定の電流比から±１５％程度ばらついていたものが、本実施の形態を適用することで、±５％以内のばらつき（変動）に低減できた。
また、半導体チップＣＰＨの中央付近でなくとも、平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５が位置していれば、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２が、金属板ＭＰ１の位置ずれの影響を受けにくくなるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が金属板ＭＰ１の位置ずれの影響を受けにくくすることができる。このため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができる。
しかしながら、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を、半導体チップＣＰＨの主面の中央付近に位置させておけば、たとえ金属板ＭＰ１の位置ずれが極めて大きくとも、平面視で金属板ＭＰ１に重なる位置に、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を位置させることができ、金属板ＭＰ１からパッドＰＤＨＳ３までの抵抗ＲＶ２が、金属板ＭＰ１の位置ずれの影響を最も受けにくくすることができる。このため、ソース配線１０Ｓ３とソース配線１０Ｓ１との接続部１５を、半導体チップＣＰＨの主面の中央付近に位置させておけば、より好ましく、これにより、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれに、より確実に影響されないようにすることができ、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度をより的確に向上することができる。
また、パッドＰＤＨＳ３は、ワイヤＷＡを接続するパッドであるため、金属板ＭＰ１で覆われない位置（平面視で金属板ＭＰ１に重ならない位置）に配置する。一方、接続部１５は、平面視で金属板ＭＰ１に重なる位置に配置している。このため、金属板ＭＰ１に重ならない位置のパッドＰＤＨＳ３と金属板ＭＰ１に重なる位置の接続部１５とを繋ぐようにソース配線１０Ｓ３が延在している。ここで、パッドＰＤＨＳ３と接続部１５との間におけるソース配線１０Ｓ３の幅（半導体チップＣＰＨの主面に平行でかつソース配線１０Ｓ３の延在方向に垂直な方向の幅）は、パッドＰＤＨＳ３の幅（パッドＰＤＨＳ３が正方形状の場合は一辺の長さ、長方形状の場合は短辺の長さ、円形状の場合は直径）よりも小さいことが好ましく、これにより、メインＭＯＳ領域ＲＧ１の面積を確保しやすくなる。
また、パッドＰＤＨＳ３は、半導体チップＣＰＨの主面の側辺（半導体チップＣＰＣに対向する側辺）に沿って配置することが好ましく、これにより、半導体チップＣＰＨのパッドＰＤＨＳ３と半導体チップＣＰＣのパッドＰＤＣとの間をワイヤＷＡで接続しやすくなる。このため、半導体チップＣＰＨのワイヤＷＡ接続用のパッドＰＤＨＳ２，ＰＤＨＧ，ＰＤＨＳ３，ＰＤＨＳ４は、半導体チップＣＰＨの主面の側辺（半導体チップＣＰＣに対向する側辺）に沿って配置すれば、より好ましく、これにより、これらのパッドＰＤＨＳ２，ＰＤＨＧ，ＰＤＨＳ３，ＰＤＨＳ４にワイヤＷＡを接続しやすくなる。
また、本実施の形態では、パッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２とを、平面視で重なる位置に配置する場合について説明したが、他の形態として、パッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２とを、平面視で異なる位置（重ならない位置）に配置することもでき、この場合は、パッドＰＤＨＳ４が形成されている領域から、センスＭＯＳ領域ＲＧ２が形成されている領域まで、ソース配線１０Ｓ２を延在させればよい。パッドＰＤＨＳ４とセンスＭＯＳ領域ＲＧ２とを、平面視で異なる位置（重ならない位置）に配置する場合は、半導体チップＣＰＨの主面において、パッドＰＤＨＳ４よりもセンスＭＯＳ領域ＲＧ２を内側に配置する（すなわち、センスＭＯＳ領域ＲＧ２よりもパッドＰＤＨＳ４の方が、半導体チップＣＰＨの主面の外周部に近くなるようにする）ことが好ましい。これにより、センスＭＯＳ領域ＲＧ２を内側に配置したことで、熱ストレスによって上記接着層ＳＤ１にクラックが発生したとしても、センスＭＯＳ領域ＲＧ２の下方にそのクラックが延在しにくくなるため、このクラックによってセンスＭＯＳＱＳ１に流れる電流が影響を受けにくくなり、このクラックに起因してセンスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下するのを、抑制または防止することができる。また、パッドＰＤＨＳ４を外側（半導体チップＣＰＨの主面の外周部の近く）に配置したことで、センスＭＯＳＱＳ１のソース用のパッドＰＤＨＳ４にワイヤＷＡのような導電性部材を接続しやすくすることができる。なお、半導体チップＣＰＨの主面において、２つの位置のどちらが内側に位置しているかを判別するには、半導体チップＣＰＨの主面の外周からの距離（間隔）がより大きい方を、内側とみなすものとする。
図２８は、上記図１の回路図と同じ回路図であるが、パワーＭＯＳＱＨ１をオンするときの電流経路ＩＯＮと、パワーＭＯＳＱＨ１をオフするときの電流経路ＩＯＦとを、矢印で模式的に示したものである。
図２８から分かるように、パワーＭＯＳＱＨ１をオフするときの電流経路ＩＯＦは、パワーＭＯＳＱＨ１のゲートから、ドライバ回路ＤＲ１を経て、パワーＭＯＳＱＨ１のソースに至る経路である。上記半導体装置ＳＭ１の場合、この電流経路ＩＯＦは、パッドＰＤＨＳ３とパワーＭＯＳＱＨ１との間を繋ぐ配線（すなわちソース配線１０Ｓ３およびソース配線１０Ｓ１）を通っている。ソース配線１０Ｓ３を設けたことで、このソース配線１０Ｓ３の抵抗成分ＲＶ４がソース配線１０Ｓ１の抵抗に比べて大きくなるため、この比較的大きな抵抗成分ＲＶを有する電流経路ＩＯＦは、配線抵抗が大きな経路となり、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードが遅くなり、ターンオフ損失が増加する虞がある。このため、上記半導体装置ＳＭ１は、スイッチング回数が少ない、あるいは、パワーＭＯＳＱＨ１のオン期間が長いなどの、ターンオフ損失を比較的気にする必要が無いような用途に適用すれば、好ましい。一方、ターンオフ損失を重要視するような用途については、以下の変形例を適用すれば、好ましい。以下、本実施の形態の種々の変形例について説明する。
＜第１の変形例について＞
本実施の形態の第１の変形例について説明する。以下では、第１の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ａと称し、第１の変形例の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ａ）で用いられている半導体チップＣＰＨを、半導体チップＣＰＨａと称することとする。
図２９は、第１の変形例の半導体装置（半導体パッケージ）ＳＭ１ａを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１に対応するものである。図３０および図３１は、第１の変形例の半導体装置ＳＭ１ａの平面透視図であり、図３２〜図３５は、半導体装置ＳＭ１ａの断面図（側面断面図）である。図３０は、上記図２に対応するものであり、半導体装置ＳＭ１ａを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図３１は、上記図３に対応するものであり、図３０において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１ａの平面透視図である。図３１において、更に半導体チップＣＰＣ，ＣＰＨａ，ＣＰＬを外した（透視した）状態の平面透視図は、上記図４と同様となる。また、図３２は、上記図５に対応するものであり、図３０のＡ−Ａ線の断面図にほぼ対応している。図３３は、上記図６に対応するものであり、図３０のＢ−Ｂ線の断面図にほぼ対応している。図３４は、図３０のＣ１−Ｃ１線の断面図にほぼ対応し、図３５は、図３０のＣ２−Ｃ２線の断面図にほぼ対応している。図３６〜図３８は、半導体チップＣＰＨａのチップレイアウトを示す平面図であり、上記図１０〜図１２にそれぞれ対応するものである。このうち、図３６は、半導体チップＣＰＨａの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４）にハッチングを付してある。図３７は、半導体チップＣＰＨａにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４）の位置を点線で示してある。図３８は、半導体チップＣＰＨａにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４）の位置を点線で示してある。
第１の変形例の半導体装置ＳＭ１ａと上記図２〜図７の半導体装置ＳＭ１との共通点ついては、基本的にはその説明を省略し、第１の変形例の半導体装置ＳＭ１ａが、上記図２〜図７の半導体装置ＳＭ１と相違している点について、以下に説明する。
半導体装置ＳＭ１ａに使用されている半導体チップＣＰＨａは、ソース用の上記パッドＰＤＨＳ３の代わりに、ソース用のパッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂを、半導体チップＣＰＨａの主面に有している。そして、半導体チップＣＰＣは、上記パッドＰＤＣ２の代わりに、パッドＰＤＣ２ａ，ＰＤＣ２ｂを、半導体チップＣＰＣの主面に有している。上記パッドＰＤＨＳ３と同様に、パッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂは、半導体チップＣＰＨａ内に形成された上記パワーＭＯＳＱＨ１のソースに電気的に接続されているため、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂは、上記ハイサイド用のパワーＭＯＳＱＨ１のソース用パッド（ボンディングパッド）に対応している。また、上記パッドＰＤＨＳ３と同様に、パッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。
そして、図３０および図３４にも示されるように、半導体チップＣＰＨａのパッドＰＤＨＳ３ａは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２ａと電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨａのパッドＰＤＨＳ３ａに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２ａに接合されている。具体的には、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ａは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１に電気的に接続されている（上記図２９参照）。半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ａは、パワーＭＯＳＱＨ１のソース電圧を検出するためのパッド（ボンディングパッド）である。また、図３０および図３３にも示されるように、半導体チップＣＰＨａのパッドＰＤＨＳ３ｂは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２ｂと電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨａのパッドＰＤＨＳ３ｂに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２ｂに接合されている。具体的には、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ｂは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ｂに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ１に電気的に接続されている（上記図２９参照）。
図２９からも分かるように、半導体チップＣＰＣ内において、パッドＰＤＣ２ａは内部配線（半導体チップＣＰＣの内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されているが、ドライバ回路ＤＲ１には内部配線で接続されておらず、一方、パッドＰＤＣ２ｂは内部配線を通じてドライバ回路ＤＲ１に電気的に接続されているが、アンプ回路ＡＭＰ１には内部配線で接続されていない。すなわち、半導体チップＣＰＣ内において、パッドＰＤＣ２ａとアンプ回路ＡＭＰ１との間を接続する内部配線と、パッドＰＤＣ２ｂとドライバ回路ＤＲ１との間を接続する内部配線とが、別々に設けられている（共通部を有していない）。このため、半導体チップＣＰＣ内において、パッドＰＤＣ２ｂは、ドライバ回路ＤＲ１に（内部配線で）接続されていると言うことができ、また、半導体チップＣＰＣ内において、パッドＰＤＣ２ａ，ＰＤＣ３はドライバ回路ＤＲ１に（内部配線で）接続されていないと言うことができる。
従って、半導体チップＣＰＨａのパッドＰＤＨＳ３ａはワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに接続されているため、半導体チップＣＰＨａのパッドＰＤＨＳ３ａは、ワイヤＷＡ、パッドＰＤＣ２ａおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ｂとドライバ回路ＤＲ１とを接続する内部配線とは異なる内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されている。一方、半導体チップＣＰＨａのパッドＰＤＨＳ３ｂはワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ｂに接続されているため、半導体チップＣＰＨａのパッドＰＤＨＳ３ｂは、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ａとアンプ回路ＡＭＰ１とを接続する内部配線とは異なる内部配線）を通じてドライバ回路ＤＲ１に電気的に接続されている。
ここで、パッドＰＤＣ２ａ，ＰＤＣ３は半導体チップＣＰＣ内の内部配線によってアンプ回路ＡＭＰ１に接続されており、このアンプ回路ＡＭＰ１は、パッドＰＤＣ２ａの入力電圧とパッドＰＤＣ３の入力電圧との差に応じてトランジスタＴＲ１を駆動し、パッドＰＤＣ２ａの入力電圧とパッドＰＤＣ３の入力電圧とが同じに（等しく）なるように、センスＭＯＳＱＳ１に流れる電流を制御する。このため、アンプ回路ＡＭＰおよびトランジスタＴＲ１で構成される回路は、パッドＰＤＣ２ａの電圧（入力電圧）とパッドＰＤＣ３の電圧（入力電圧）とが同じになるようにセンスＭＯＳＱＳ１に流れる電流を制御する回路（第１回路）とみなすことができ、この回路は、半導体チップＣＰＣ内においてパッドＰＤＣ２ａおよびパッドＰＤＣ３に接続されている。パッドＰＤＨＳ３ａとパッドＰＤＣ２ａがワイヤＷＡで接続され、パッドＰＤＨＳ４とパッドＰＤＣ３が他のワイヤＷＡで接続されているため、半導体チップＣＰＨａのパッドＰＤＨＳ３ａの出力電圧が、パッドＰＤＣ２ａの入力電圧に対応し、半導体チップＣＰＨａのパッドＰＤＨＳ４の出力電圧が、パッドＰＤＣ３の入力電圧に対応している。
上記図１０の半導体チップＣＰＨでは、半導体チップＣＰＨの主面において、側辺（半導体チップＣＰＣに対向する側辺）に沿って、パッドＰＤＨＳ２，ＰＤＨＧ，ＰＤＨＳ３，ＰＤＨＳ４が配置されていたが、図３６からも分かるように、半導体チップＣＰＨａの主面においては、側辺（半導体チップＣＰＣに対向する側辺）に沿って、パッドＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＧ，ＰＤＨＳ３ｂ，ＰＤＨＳ４が配置されている。具体的には、上記図１０の半導体チップＣＰＨでは、半導体チップＣＰＨの主面において、側辺に沿って、中央にパッドＰＤＨＧが配置され、一方の端部側にパッドＰＤＨＳ２が配置され、他方の端部側にパッドＰＤＨＳ４が配置され、パッドＰＤＨＧとパッドＰＤＨＳ４との間にパッドＰＤＨＳ３が配置されていた。図３６の半導体チップＣＰＨａでは、半導体チップＣＰＨａの主面において、側辺に沿って、中央にパッドＰＤＨＧが配置され、一方の端部側にパッドＰＤＨＳ２が配置され、他方の端部側にパッドＰＤＨＳ４が配置され、パッドＰＤＨＧとパッドＰＤＨＳ２との間にパッドＰＤＨＳ３ａが配置され、パッドＰＤＨＧとパッドＰＤＨＳ４との間にパッドＰＤＨＳ３ｂが配置されている。つまり、図３６の半導体チップＣＰＨａは、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ４，ＰＤＨＧについては、上記図１０の半導体チップＣＰＨと基本的に同じである。しかしながら、図３６の半導体チップＣＰＨａでは、図１０の半導体チップＣＰＨにおけるパッドＰＤＨＳ３の位置にパッドＰＤＨＳ３の代わりにパッドＰＤＨＳ３ｂが配置され、パッドＰＤＨＧとパッドＰＤＨＳ２との間にパッドＰＤＨＳ３ａが配置されている。
図３６〜図３８からも分かるように、半導体チップＣＰＨａにおけるソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３およびゲート配線１０Ｇのレイアウトは、上記図１０〜図１２の上記半導体チップＣＰＨにおけるソース配線１０Ｓ１，１０Ｓ２，１０Ｓ３およびゲート配線１０Ｇのレイアウトと類似しているが、ソース配線１０Ｓ１，１０Ｓ３について、次の相違点がある。
上記図１０〜図１２の上記半導体チップＣＰＨでは、上記開口部１３から露出するソース配線１０Ｓ３によって、パッドＰＤＨＳ３が形成されていたが、図３６〜図３８の半導体チップＣＰＨａでは、上記開口部１３から露出するソース配線１０Ｓ３によって、パッドＰＤＨＳ３ａが形成されている。上記図１０〜図１２の上記半導体チップＣＰＨでは、接続部１５から、パッドＰＤＨＧ，ＰＤＨＳ４間のパッドＰＤＨＳ３にかけて、ソース配線１０Ｓ３が延在していたが、図３６〜図３８の半導体チップＣＰＨａでは、接続部１５から、パッドＰＤＨＧ，ＰＤＨＳ２間のパッドＰＤＨＳ３ａにかけて、ソース配線１０Ｓ３が延在している。それ以外は、ソース配線１０Ｓ３について、上記図１０〜図１２の上記半導体チップＣＰＨと図３６〜図３８の半導体チップＣＰＨａとで、基本的には同じである。このため、上記半導体チップＣＰＨやこの半導体チップＣＰＨを用いた上記半導体装置ＳＭ１に関連して説明したソース配線１０Ｓ３についての説明（例えば接続部１５の位置、ソース配線１０Ｓ１とソース配線１０Ｓ３との間のスリット１６など）は、半導体チップＣＰＨａやこの半導体チップＣＰＨａを用いた半導体装置ＳＭ１ａにおいても、適用できるため、ここではその繰り返しの説明は省略する。
そして、図３６〜図３８の半導体チップＣＰＨａでは、パッドＰＤＨＳ３ａは、上記開口部１３から露出するソース配線１０Ｓ１によって形成されている。すなわち、メインＭＯＳ領域ＲＧ１上に延在するソース配線１０Ｓ１の一部が上記開口部１３から露出することによって、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが形成されているが、このソース配線１０Ｓ１が、パッドＰＤＨＳ３ｂを形成する領域（パッドＰＤＨＧとパッドＰＤＨＳ４との間の領域）にまで拡張され、そこでソース配線１０Ｓ１が上記開口部１３から露出されることで、パッドＰＤＨＳ３ｂが形成されている。
ソース配線１０Ｓ１とソース配線１０Ｓ３との間にはスリット１６が介在しており、ソース配線１０Ｓ３は、接続部１５でソース配線１０Ｓ１と接続され、そこ（接続部１５）からパッドＰＤＨＳ３ａまで、フィールド絶縁膜（素子分離領域）２の上方を、パッドＰＤＨＳ３ａよりも狭い配線幅で延在している。このため、ソース配線１０Ｓ３の上記抵抗成分ＲＶ４は、ある程度大きな値となってしまう。一方、パッドＰＤＨＳ３ｂはソース配線１０Ｓ１によって形成されており、パッドＰＤＨＳ３ｂを形成するソース配線１０Ｓ１（パッドＰＤＨＳ３ｂとなっている部分のソース配線１０Ｓ１）と、パッドＰＤＨＳ１ａを形成するソース配線１０Ｓ１（パッドＰＤＨＳ１ａとなっている部分のソース配線１０Ｓ１）との間には、スリットは形成されておらず、パッドＰＤＨＳ３ｂの幅と同程度以上の配線幅で連続的につながっている。また、パッドＰＤＨＳ３ｂとパッドＰＤＨＳ１ａとの間のソース配線１０Ｓ１の距離は、接続部１５とパッドＰＤＨＳ３ａとの間のソース配線１０Ｓ３よりも短い。このため、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１を接合したときに、金属板ＭＰ１からパッドＰＤＨＳ３ａまでの抵抗に比べて、金属板ＭＰ１からパッドＰＤＨＳ３ｂまでの抵抗を、小さくすることができる。
半導体チップＣＰＨａの他の構成は、上記半導体チップＣＰＨと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。また、半導体装置ＳＭ１ａの他の構成は、上記半導体装置ＳＭ１と基本的には同じであるので、ここでは、その繰り返しの説明は省略する。
第１の変形例の半導体装置ＳＭ１ａでも、上記半導体装置ＳＭ１とほぼ同様の効果を得ることができる。簡単に言えば、ソース配線１０Ｓ３を用いたことにより、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からパッドＰＤＨＳ３ａまでの抵抗は変動せず（ばらつかず）、ほぼ一定とすることができるため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止することができる。このため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ａの信頼性を向上させることができる。これに加えて、第１の変形例の半導体装置ＳＭ１ａでは、更に次のような効果も得ることができる。
すなわち、上記図２８を参照して説明した、パワーＭＯＳＱＨ１をオフするときの電流経路ＩＯＦは、パワーＭＯＳＱＨ１のゲートから、ドライバ回路ＤＲ１を経て、パワーＭＯＳＱＨ１のソースに至る経路であるが、第１の変形例の半導体装置ＳＭ１ａの場合、パワーＭＯＳＱＨ１をオフするときの電流経路は、ソース配線１０Ｓ１を通るが、ソース配線１０Ｓ３は通らない。これは、第１の変形例の半導体装置ＳＭ１ａでは、上記パッドＰＤＨＳ３をパッドＰＤＨＳ３ａ，ＰＤＨＳ３ｂに分け、パッドＰＤＨＳ３ａはアンプ回路ＡＭＰ１に接続するが、ドライバ回路ＤＲ１には接続せず、一方、パッドＰＤＨＳ３ｂはドライバ回路ＤＲ１に接続するが、アンプ回路ＡＭＰ１には接続しないためである。このため、パッドＰＤＨＳ３ａとそれに接続されたソース配線１０Ｓ３は、パワーＭＯＳＱＨ１をオフするときの電流経路とならない。すなわち、パワーＭＯＳＱＨ１をオフしたときにドライバ回路ＤＲ１からパワーＭＯＳＱＨ１のソースに流れる電流は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）、およびパッドＰＤＨＳ３ｂを経由する経路で流れ、パッドＰＤＣ２ａ、ワイヤＷＡ（パッドＰＤＣ２ａ，ＰＤＨＳ３ａ間を接続するワイヤＷＡ）、およびパッドＰＤＨＳ３ａを経由する経路では流れない。ソース配線１０Ｓ３は、ソース配線１０Ｓ１に比べて高抵抗であるが、この高抵抗のソース配線１０Ｓ３がパワーＭＯＳＱＨ１をオフするときの電流経路とならないことで、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができる。このため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置ＳＭ１ａの性能を向上させることができる。
上記半導体装置ＳＭ１および第１の変形例の半導体装置ＳＭ１ａでは、半導体チップＣＰＨ，ＣＰＨａにソース配線１０Ｓ３を設けることにより、金属板ＭＰ１からパッドＰＤＨＳ３，ＰＤＨＳ３ａまでの抵抗を、金属板ＭＰ１の位置ずれが生じてもほぼ一定とすることができるようにし、それによって、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上させている。次に、ソース配線１０Ｓ３を用いない変形例について説明する。
＜第２の変形例について＞
本実施の形態の第２の変形例について説明する。以下では、第２の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｂと称し、第２の変形例の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ｂ）で用いられている半導体チップＣＰＨを、半導体チップＣＰＨｂと称することとする。
図３９は、第２の変形例の半導体装置（半導体パッケージ）ＳＭ１ｂを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１や上記図２９に対応するものである。図４０および図４１は、第２の変形例の半導体装置ＳＭ１ｂの平面透視図であり、図４２〜図４５は、半導体装置ＳＭ１ｂの断面図（側面断面図）である。図４０は、上記図２に対応するものであり、半導体装置ＳＭ１ｂを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図４１は、上記図３に対応するものであり、図４０において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１ｂの平面透視図である。図４１において、更に半導体チップＣＰＣ，ＣＰＨｂ，ＣＰＬを外した（透視した）状態の平面透視図は、上記図４と同様になる。また、図４２は、上記図５に対応するものであり、図４０のＡ−Ａ線の断面図にほぼ対応している。図４３は、上記図６に対応するものであり、図４０のＢ−Ｂ線の断面図にほぼ対応している。図４４は、図４０のＣ３−Ｃ３線の断面図にほぼ対応し、図４５は、図４０のＣ４−Ｃ４線の断面図にほぼ対応している。図４６〜図４８は、半導体チップＣＰＨｂのチップレイアウトを示す平面図であり、上記図１０〜図１２にそれぞれ対応するものである。このうち、図４６は、半導体チップＣＰＨｂの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）にハッチングを付してある。図４７は、半導体チップＣＰＨｂにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）の位置を点線で示してある。図４８は、半導体チップＣＰＨｂにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）の位置を点線で示してある。
第２の変形例の半導体装置ＳＭ１ｂと上記図２〜図７の半導体装置ＳＭ１との共通点ついては、基本的にはその説明を省略し、第２の変形例の半導体装置ＳＭ１ｂが、上記図２〜図７の半導体装置ＳＭ１と相違している点について、以下に説明する。
半導体装置ＳＭ１ｂに使用されている半導体チップＣＰＨｂは、ソース用の上記パッドＰＤＨＳ３の代わりに、ソース用のパッドＰＤＨＳ３ｃを、半導体チップＣＰＨｂの主面に有している。そして、半導体チップＣＰＣは、上記パッドＰＤＣ２の代わりに、パッドＰＤＣ２ａ，ＰＤＣ２ｂを、半導体チップＣＰＣの主面に有している。このパッドＰＤＣ２ａ，ＰＤＣ２ｂは、上記第１の変形例と同じものであり、第２の変形例の半導体装置ＳＭ１ｂに使用されている半導体チップＣＰＣは、上記第１の変形例の半導体装置ＳＭ１ａに使用されている半導体チップＣＰＣと同じものである。
すなわち、図３９からも分かるように、半導体装置ＳＭ１ｂに使用されている半導体チップＣＰＣ内において、パッドＰＤＣ２ａは内部配線（半導体チップＣＰＣの内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されているが、ドライバ回路ＤＲ１には内部配線で接続されておらず、一方、パッドＰＤＣ２ｂは内部配線を通じてドライバ回路ＤＲ１に電気的に接続されているが、アンプ回路ＡＭＰ１には内部配線で接続されていない。つまり、半導体チップＣＰＣ内において、パッドＰＤＣ２ａとアンプ回路ＡＭＰ１との間を接続する内部配線と、パッドＰＤＣ２ｂとドライバ回路ＤＲ１との間を接続する内部配線とが、別々に設けられている（共通部を有していない）。
上記パッドＰＤＨＳ３と同様に、パッドＰＤＨＳ３ｃは、半導体チップＣＰＨｂ内に形成された上記パワーＭＯＳＱＨ１のソースに電気的に接続されているため、半導体チップＣＰＨｂのソース用のパッドＰＤＨＳ３ｃは、上記ハイサイド用のパワーＭＯＳＱＨ１のソース用パッド（ボンディングパッド）に対応している。また、上記パッドＰＤＨＳ３と同様に、パッドＰＤＨＳ３ｃは、ワイヤＷＡ接続用の電極（パッド電極、電極パッド、ボンディングパッド）である。
そして、図４０および図４５にも示されるように、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２ｂと電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃに接合され、そのワイヤＷＡの他端は半導体チップＣＰＣのパッドＰＤＣ２ｂに接合されている。具体的には、半導体チップＣＰＨｂのソース用のパッドＰＤＨＳ３ｃは、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ｂに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記ドライバ回路ＤＲ１に電気的に接続されている（上記図３９参照）。
また、図４０および図４４にも示されるように、半導体チップＣＰＣの主面のパッドＰＤＣ２ａは、ワイヤＷＡ（単数または複数）を通じて、金属板ＭＰ１と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＣのパッドＰＤＣ２ａに接合され、そのワイヤＷＡの他端は、金属板ＭＰ１（の第１部分ＭＰ１ａの上面）に接合されている。具体的には、金属板ＭＰ１は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１に電気的に接続されている（上記図３９参照）。なお、金属板ＭＰ１の上面において、ワイヤＷＡが接触（接続）される領域に、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、ワイヤＷＡを金属板ＭＰ１に、より的確に接続することができる。
従って、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃはワイヤＷＡを介してパッドＰＤＣ２ｂに接続されているため、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃは、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ａとアンプ回路ＡＭＰ１とを接続する内部配線とは異なる内部配線）を通じてドライバ回路ＤＲ１に電気的に接続されている。また、金属板ＭＰ１はワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに接続されているため、金属板ＭＰ１は、ワイヤＷＡ、パッドＰＤＣ２ａおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ｂとドライバ回路ＤＲ１とを接続する内部配線とは異なる内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されている。
半導体チップＣＰＨｂは、上記図１７〜図１９の半導体チップＣＰＨ１０１と同じものであり、上記半導体チップＣＰＨ１０１における上記パッドＰＤＨＳ１０３が、半導体チップＣＰＨｂにおけるパッドＰＤＨＳ３ｃに相当し、上記半導体チップＣＰＨ１０１における上記ソース配線１０Ｓ１０１が、半導体チップＣＰＨｂにおけるソース配線１０Ｓ１に相当している。このため、上記半導体チップＣＰＨ，ＣＰＨａとは異なり、半導体チップＣＰＨｂには、上記ソース配線１０Ｓ３や上記スリット１６は存在せず、上記開口部１３から露出するソース配線１０Ｓ１によってパッドＰＤＨＳ３ｃが形成されている。上記開口部１３から露出するソース配線１０Ｓ１によってパッドＰＤＨＳ３ｃが形成されている点は、上記半導体チップＣＰＨａにおけるパッドＰＤＨＳ３ｂと同じである。このため、ソース配線１０Ｓ１とパッドＰＤＨＳ３ｃとの関係は、上記半導体チップＣＰＨａにおけるソース配線１０Ｓ１とパッドＰＤＨＳ３ｂと基本的には同じである。このため、パッドＰＤＨＳ３ｃはソース配線１０Ｓ１によって形成されており、パッドＰＤＨＳ３ｃを形成するソース配線１０Ｓ１（パッドＰＤＨＳ３ｃとなっている部分のソース配線１０Ｓ１）と、パッドＰＤＨＳ１ａを形成するソース配線１０Ｓ１（パッドＰＤＨＳ１ａとなっている部分のソース配線１０Ｓ１）との間には、スリットは形成されておらず、パッドＰＤＨＳ３ｃの幅と同程度以上の配線幅で連続的につながっている。従って、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１を接合したときに、金属板ＭＰ１からパッドＰＤＨＳ３ｃまでの抵抗を、小さくすることができる。
半導体チップＣＰＨｂの他の構成は、上記半導体チップＣＰＨと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。また、半導体装置ＳＭ１ｂの他の構成は、上記半導体装置ＳＭ１と基本的には同じであるので、ここでは、その繰り返しの説明は省略する。
第２の変形例の半導体装置ＳＭ１ｂでは、金属板ＭＰ１と半導体チップＣＰＣのパッドＰＤＣ２ｂとをワイヤＷＡを介して接続することで、金属板ＭＰ１を、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線を通じてドライバ回路ＤＲ１に電気的に接続している。このため、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１から半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、ワイヤＷＡの抵抗でほぼ規定され、ほとんど変動せず（ばらつかず）に、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれ（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置のばらつき）によって変動するのを、抑制または防止することができる。
つまり、第２の変形例では、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１の共通ドレインに入力する上記電位ＶＩＮと上記位置Ｐ１の電圧Ｖ１との電位差が同じであると仮定すると、金属板ＭＰ１の位置ずれが生じても、金属板ＭＰ１から半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗はほぼ一定であるため、半導体チップＣＰＣのパッドＰＤＣ２ａの入力電圧は、金属板ＭＰ１の接合位置に依らず、ほぼ同じ値にすることができる。アンプ回路ＡＭＰ１は、半導体チップＣＰＣのパッドＰＤＣ２ａの電圧（入力電圧）とパッドＰＤＣ３の電圧（入力電圧）とが同じになるように制御するが、半導体チップＣＰＣのパッドＰＤＣ２ａの電圧（入力電圧）は、半導体チップＣＰＨｂに対する金属板ＭＰ１の接合位置に影響されないため、センスＭＯＳＱＳ１に流れる電流の大きさは、半導体チップＣＰＨｂに対する金属板ＭＰ１の接合位置に影響されなくなる。このため、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置がばらついても）、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比がほぼ同じ電流比となるため、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができる。従って、半導体装置ＳＭ１ｂの信頼性を向上させることができる。
また、第２の変形例の半導体装置ＳＭ１ｂでは、パワーＭＯＳＱＨ１をオフするときの電流経路は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）およびパッドＰＤＨＳ３ｂを通る経路である。すなわち、パワーＭＯＳＱＨ１をオフしたときにドライバ回路ＤＲ１からパワーＭＯＳＱＨ１のソースに流れる電流は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）、およびパッドＰＤＨＳ３ｂを経由する経路で流れ、パッドＰＤＣ２ａ、ワイヤＷＡ（パッドＰＤＣ２ａと金属板ＭＰ１間を接続するワイヤＷＡ）、および金属板ＭＰ１を経由する経路では流れない。このため、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができるため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置ＳＭ１ｂの性能を向上させることができる。
次に、第２の変形例の半導体装置ＳＭ１ｂの更に変形例について説明する。
＜第３の変形例について＞
本実施の形態の第３の変形例について説明する。以下では、第３の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｃと称し、第３の変形例の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ｃ）で用いられる半導体チップＣＰＨを、半導体チップＣＰＨｃと称することとする。
図４９は、第３の変形例の半導体装置（半導体パッケージ）ＳＭ１ｃを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１、図２９および図３９に対応するものである。図５０および図５１は、第３の変形例の半導体装置ＳＭ１ｃの平面透視図であり、図５２〜図５６は、半導体装置ＳＭ１ｃの断面図（側面断面図）である。図５０は、上記図２に対応するものであり、半導体装置ＳＭ１ｃを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図５１は、上記図３に対応するものであり、図５０において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１ｃの平面透視図である。図５１において、更に半導体チップＣＰＣ，ＣＰＨｃ，ＣＰＬを外した（透視した）状態の平面透視図は、上記図４と同様である。また、図５２は、図５０のＡ１−Ａ１線の断面図にほぼ対応している。図５３は、上記図６に対応するものであり、図５０のＢ−Ｂ線の断面図にほぼ対応している。図５４は、図５０のＣ５−Ｃ５線の断面図にほぼ対応し、図５５は、図５０のＣ６−Ｃ６線の断面図にほぼ対応し、図５６は、図５０のＣ７−Ｃ７線の断面図にほぼ対応している。図５７〜図５９は、半導体チップＣＰＨｃのチップレイアウトを示す平面図であり、上記図１０〜図１２にそれぞれ対応するものである。このうち、図５７は、半導体チップＣＰＨｃの上面図に対応しており、平面図であるが、理解を簡単にするために、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）にハッチングを付してある。図５８は、半導体チップＣＰＨｃにおけるメインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２をハッチングを付して示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）の位置を点線で示してある。図５９は、半導体チップＣＰＨｃにおける金属配線（ゲート配線１０Ｇおよびソース配線１０Ｓ１，１０Ｓ２）のレイアウトをハッチングを付した領域および太線で示し、また、ボンディングパッド（パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｃ，ＰＤＨＳ４）の位置を点線で示してある。
第３の変形例の半導体装置ＳＭ１ｃは、上記第２の変形例の半導体装置ＳＭ１ｂの更なる変形例であるため、上記第２の変形例の半導体装置ＳＭ１ｂとの共通点ついては、基本的にはその説明を省略し、第３の変形例の半導体装置ＳＭ１ｃが、第２の変形例の半導体装置ＳＭ１ｂと相違している点について、以下に説明する。
図５７〜図５８に示されるように、半導体装置ＳＭ１ｃに使用されている半導体チップＣＰＨｃは、パッドＰＤＨＳ４を半導体チップＣＰＨｃの主面の中央付近に配置している。このパッドＰＤＨＳ４は、上記開口部１３から露出するソース配線１０Ｓ２によって形成されているため、ソース配線１０Ｓ２も半導体チップＣＰＨｃの主面の中央付近に配置され、センスＭＯＳ領域ＲＧ２は、そのソース配線１０Ｓ２の下方に配置されている。すなわち、半導体チップＣＰＨｃの主面の中央付近にセンスＭＯＳ領域ＲＧ２が配置され、その上方にソース配線１０ＳおよびパッドＰＤＨＳ４が形成されている。半導体チップＣＰＨｃの主面の中央付近にセンスＭＯＳ領域ＲＧ２が配置されているため、平面視でセンスＭＯＳ領域ＲＧ２はメインＭＯＳ領域ＲＧ１に囲まれた状態になっている。そして、半導体チップＣＰＨｃの主面において、パッドＰＤＨＳ４は、平面視でセンスＭＯＳ領域ＲＧ２に重なり、また、平面視でパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに囲まれた状態となっている。また、半導体チップＣＰＨｃの主面の中央付近にセンスＭＯＳ領域ＲＧ２が配置されているため、半導体チップＣＰＨｃの主面において、パッドＰＤＨＳ４はゲート用のパッドＰＤＨＧよりも内側に配置されていると言うこともできる。
また、半導体チップＣＰＨｃの主面において、外周部だけでなく、平面視で、パッドＰＤＨＳ１ａとパッドＰＤＨＳ１ｂとの間にも、ゲート配線（ゲート用配線）１０Ｇが延在している（具体的には第１方向Ｘに延在している）。ゲート配線１０Ｇのうち、平面視でソース用のパッドＰＤＨＳ１ａとソース用のパッドＰＤＨＳ１ｂとの間に延在しているゲート配線１０Ｇを、符号１０Ｇ１を付してゲート配線１０Ｇ１と称することとする。ゲート配線１０Ｇ１は、上記配線部（ゲート引き出し用の配線部）７ａに接続され、この配線部７ａを介して、メインＭＯＳ領域ＲＧ１に形成されている複数のゲート電極７に電気的に接続され、かつ、配線部７ａを介して、センスＭＯＳ領域ＲＧ２に形成されている複数のゲート電極７と電気的に接続されている。
そして、半導体装置ＳＭ１ｃでは、図５０や図５４からも分かるように、金属板ＭＰ１に開口部（孔、貫通孔）ＯＰが形成されており、この開口部ＯＰは、半導体チップＣＰＨｃのパッドＰＤＨＳ４を露出させる位置および形状に形成されている。そして、半導体チップＣＰＨｃのパッドＰＤＨＳ４と半導体チップＣＰＣのパッドＰＤＣ３とをワイヤＷＡで接続しているが、このワイヤＷＡが金属板ＭＰ１の開口部ＯＰを通過するようにしている。
半導体装置ＳＭ１ｃを製造する際には、ワイヤボンディング工程の前に、半導体チップＣＰＨｃおよびダイパッドＤＰ３に対する金属板ＭＰ１の接合と半導体チップＣＰＬおよびリード配線ＬＢに対する金属板ＭＰ２の接合とを行うが、その際、半導体チップＣＰＨｃのパッドＰＤＨＳ４が平面視で金属板ＭＰ１の開口部ＯＰから露出するように、金属板ＭＰ１を半導体チップＣＰＨｃのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに接合する。その後、ワイヤボンディング工程を行うが、その際、金属板ＭＰ１の開口部ＯＰから露出する半導体チップＣＰＨｃのパッドＰＤＨＳ４と、半導体チップＣＰＣのパッドＰＤＣ３とを、ワイヤＷＡで接続する。すなわち、金属板ＭＰ１の開口部ＯＰから露出する半導体チップＣＰＨｃのパッドＰＤＨＳ４にワイヤＷＡの一端を接続し、半導体チップＣＰＣのパッドＰＤＣ３にワイヤＷＡの他端を接続する。
このように、半導体チップＣＰＨｃのパッドＰＤＨＳ４に一端が接続されたワイヤＷＡは、金属板ＭＰ１に設けられた開口部ＯＰを通って、他端が半導体チップＣＰＣのパッドＰＤＣ３に接続される。
半導体チップＣＰＨｃの他の構成および半導体装置ＳＭ１ｃの他の構成は、上記第２の変形例の半導体チップＣＰＨｂおよび半導体装置ＳＭ１ｂと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。従って、半導体装置ＳＭ１ｃにおいても、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃは、ワイヤＷＡ（単数または複数）を通じて、半導体チップＣＰＣの主面のパッドＰＤＣ２ｂと電気的に接続され、また、半導体チップＣＰＣのパッドＰＤＣ２ａは、ワイヤＷＡ（単数または複数）を通じて、金属板ＭＰ１と電気的に接続されている。
第３の変形例の半導体装置ＳＭ１ｃにおいては、上記第２の変形例の半導体装置ＳＭ１ｂとほぼ同様の効果を得ることができる。
更に、第３の変形例の半導体装置ＳＭ１ｃにおいては、半導体チップＣＰＨｃの主面の中央付近に配置したことで、熱ストレスによって上記接着層ＳＤ１にクラックが発生したとしても、センスＭＯＳ領域ＲＧ２の下方にそのクラックが延在しにくくなるため、このクラックによってセンスＭＯＳＱＳ１に流れる電流が影響を受けにくくなる。このため、このクラックに起因してセンスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度が低下するのを、抑制または防止することができる。また、半導体チップＣＰＨｃの主面の中央付近に配置したセンスＭＯＳ領域ＲＧ２と平面視で重なる位置にパッドＰＤＨＳ４を配置したことで、センスＭＯＳ領域ＲＧ２とパッドＰＤＨＳ４とを繋ぐソース配線１０Ｓ２の面積を縮小できるため、メインＭＯＳ領域ＲＧ１の面積を確保しやすくなる。そして、このような半導体チップＣＰＨｃを使用した場合でも、パッドＰＤＨＳ４へのワイヤＷＡの接続に金属板ＭＰ１が邪魔になることなく、半導体装置ＳＭ１ｃを製造することができ、また、パッドＰＤＨＳ４に接続したワイヤＷＡが金属板ＭＰ１に接触するのを的確に防止できるため、半導体装置ＳＭ１ｃの信頼性を、より向上することができる。
第２の変形例の半導体装置ＳＭ１ｂと第３の変形例の半導体装置ＳＭ１ｃでは、半導体チップＣＰＣのパッドＰＤＣ２ａを、ワイヤＷＡで金属板ＭＰ１に接続していたが、半導体チップＣＰＣのパッドＰＤＣ２ａを、ワイヤＷＡでダイパッドＤＰ３に接続する変形例について説明する。
＜第４の変形例について＞
本実施の形態の第４の変形例について説明する。以下では、第４の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｄと称することとする。また、第４の変形例の半導体装置ＳＭ１（すなわち半導体装置ＳＭ１ｄ）で用いられる半導体チップＣＰＨは、上記第２の変形例の半導体装置ＳＭ１ｂで用いられる上記半導体チップＣＰＨｂと同じであるので、ここでも半導体チップＣＰＨｂと称することとする。
図６０は、第４の変形例の半導体装置（半導体パッケージ）ＳＭ１ｄを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１、図２９、図３９および図４９に対応するものである。図６１および図６２は、第４の変形例の半導体装置ＳＭ１ｄの平面透視図であり、図６３〜図６６は、半導体装置ＳＭ１ｄの断面図（側面断面図）である。図６１は、上記図２に対応するものであり、半導体装置ＳＭ１ｄを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。図６２は、上記図３に対応するものであり、図６１において、更に金属板ＭＰ１，ＭＰ２およびボンディングワイヤＷＡを外した（透視した）状態の半導体装置ＳＭ１ｄの平面透視図である。図６２において、更に半導体チップＣＰＣ，ＣＰＨｂ，ＣＰＬを外した（透視した）状態の平面透視図は、上記図４と同様である。また、図６３は、上記図５に対応するものであり、図６１のＡ−Ａ線の断面図にほぼ対応している。図６４は、上記図６に対応するものであり、図６１のＢ−Ｂ線の断面図にほぼ対応している。図６５は、図６１のＣ８−Ｃ８線の断面図にほぼ対応し、図６６は、図６１のＣ９−Ｃ９線の断面図にほぼ対応している。
第４の変形例の半導体装置ＳＭ１ｄは、上記第２の変形例の半導体装置ＳＭ１ｂの更なる変形例であるため、上記第２の変形例の半導体装置ＳＭ１ｂとの共通点ついては、基本的にはその説明を省略し、第４の変形例の半導体装置ＳＭ１ｄが、第２の変形例の半導体装置ＳＭ１ｂと相違している点について、以下に説明する。
上記第２の変形例の半導体装置ＳＭ１ｂでは、半導体チップＣＰＣの主面のパッドＰＤＣ２ａは、ワイヤＷＡ（単数または複数）を通じて、金属板ＭＰ１と電気的に接続されていた。
それに対して、第４の変形例の半導体装置ＳＭ１ｄでは、図６１および図６６にも示されるように、半導体チップＣＰＣの主面のパッドＰＤＣ２ａは、ワイヤＷＡ（単数または複数）を通じて、ダイパッドＤＰ３と電気的に接続されている。すなわち、ワイヤＷＡの一端は、半導体チップＣＰＣのパッドＰＤＣ２ａに接合され、そのワイヤＷＡの他端は、ダイパッドＤＰ３（の上面）に接合されている。具体的には、ダイパッドＤＰ３は、ワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに電気的に接続され、更に半導体チップＣＰＣの内部配線を通じて、半導体チップＣＰＣ内の上記アンプ回路ＡＭＰ１に電気的に接続されている（上記図３９参照）。なお、ダイパッドＤＰ３の上面において、ワイヤＷＡが接触（接続）される領域に、銀（Ａｇ）などからなるメッキ層（図示せず）を形成することもできる。これにより、ワイヤＷＡをダイパッドＤＰ３に、より的確に接続することができる。
金属板ＭＰ１は、導電性の接着層ＳＤ３を介してダイパッドＤＰ３に電気的に接続され、ダイパッドＤＰ３はワイヤＷＡを介して半導体チップＣＰＣのパッドＰＤＣ２ａに接続されている。このため、金属板ＭＰ１は、接着層ＳＤ３（金属板ＭＰ１とダイパッドＤＰ３とを接合する接着層ＳＤ３）、ダイパッドＤＰ３、ワイヤＷＡ、パッドＰＤＣ２ａおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ｂとドライバ回路ＤＲ１とを接続する内部配線とは異なる内部配線）を通じてアンプ回路ＡＭＰ１に電気的に接続されている。また、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃはワイヤＷＡを介してパッドＰＤＣ２ｂに接続されているため、半導体チップＣＰＨｂのパッドＰＤＨＳ３ｃは、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線（パッドＰＤＣ２ａとアンプ回路ＡＭＰ１とを接続する内部配線とは異なる内部配線）を通じてドライバ回路ＤＲ１に電気的に接続されている。
半導体装置ＳＭ１ｄの他の構成は、上記第２の変形例の半導体装置ＳＭ１ｂと基本的には同じであるので、ここでは、その繰り返しの説明は省略する。
第４の変形例の半導体装置ＳＭ１ｄでは、金属板ＭＰ１とダイパッドＤＰ３とを導電性の接着層ＳＤ３で接続し、このダイパッドＤＰ３と半導体チップＣＰＣのパッドＰＤＣ２ｂとをワイヤＷＡを介して接続することで、金属板ＭＰ１を、接着層ＳＤ３、ワイヤＷＡ、パッドＰＤＣ２ｂおよび半導体チップＣＰＣの内部配線を通じてドライバ回路ＤＲ１に電気的に接続している。半導体チップＣＰＨｂ（のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）と金属板ＭＰ１との接合部から、半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、金属板ＭＰ１、接着層ＳＤ３、ダイパッドおよびワイヤＷＡの抵抗でほぼ規定される。しかしながら、金属板ＭＰ１の厚みは上記導電体膜１０の厚みよりも十分に厚く、金属板ＭＰ１の抵抗は、ソース配線１０Ｓ１で発生する拡がり抵抗（上記抵抗成分ＲＶ１）よりも小さい。このため、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置がばらついても）、半導体チップＣＰＨｂ（のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）と金属板ＭＰ１との接合部から、半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、ほとんど変動せず（ばらつかず）に、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれ（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置のばらつき）によって変動するのを、抑制または防止することができる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ｂの信頼性を向上させることができる。
また、第４の変形例の半導体装置ＳＭ１ｄでは、パワーＭＯＳＱＨ１をオフするときの電流経路は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）およびパッドＰＤＨＳ３ｂを通る経路である。すなわち、パワーＭＯＳＱＨ１をオフしたときにドライバ回路ＤＲ１からパワーＭＯＳＱＨ１のソースに流れる電流は、パッドＰＤＣ２ｂ、ワイヤＷＡ（パッドＰＤＣ２ｂ，ＰＤＨＳ３ｂ間を接続するワイヤＷＡ）、およびパッドＰＤＨＳ３ｂを経由する経路で流れ、パッドＰＤＣ２ａ、ワイヤＷＡ（パッドＰＤＣ２ａとダイパッドＤＰ３間を接続するワイヤＷＡ）、ダイパッドＤＰ３および金属板ＭＰ１を経由する経路では流れない。このため、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができるため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。従って、半導体装置ＳＭ１ｂの性能を向上させることができる。
また、金属板ＭＰ１と半導体チップＣＰＣのパッドＰＤＣ２ａを接続するワイヤＷＡの高さ（ループ高さ、最頂部の高さ）に比べると、ダイパッドＤＰ３と半導体チップＣＰＣのパッドＰＤＣ２ａを接続するワイヤＷＡの高さ（ループ高さ、最頂部の高さ）の方が低くすることができる。このため、第４の変形例の半導体装置ＳＭ１ｄでは、半導体チップＣＰＣのパッドＰＤＣ２ａがワイヤＷＡで接続される対象を、金属板ＭＰ１ではなくダイパッドＤＰ３にしているため、半導体チップＣＰＣのパッドＰＤＣ２ａに接続するワイヤＷＡの高さを低くすることができ、半導体装置ＳＭ１ｄの厚みを薄くすることが可能となる。このため、薄型化という観点では、上記第２の変形例の半導体装置ＳＭ１ｂよりも、第４の変形例の半導体装置ＳＭ１ｄの方が有利である。
一方、上記第２の変形例の場合は、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１から半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、ワイヤＷＡの抵抗でほぼ規定されるのに対し、第４の変形例では、半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、金属板ＭＰ１、接着層ＳＤ３、ダイパッドおよびワイヤＷＡの抵抗でほぼ規定される。このように、第４の変形例の方が抵抗ばらつきの要因となる要素が多いため、上記第２の変形例の場合は、第４の変形例に比べて、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれ（すなわち半導体チップＣＰＨｂにおける金属板ＭＰ１の接合位置のばらつき）によって変動するのを、より抑制または防止することができる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度をより向上することができ、半導体装置ＳＭ１ｂの信頼性をより向上させることができるという利点を有している。
また、上記第１の変形例の場合も同様に、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨａにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１から半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、ワイヤＷＡの抵抗でほぼ規定されるのに対し、第４の変形例では、半導体チップＣＰＣのパッドＰＤＣ２ａまでの抵抗は、金属板ＭＰ１、接着層ＳＤ３、ダイパッドおよびワイヤＷＡの抵抗でほぼ規定される。このように、第４の変形例の方が抵抗ばらつきの要因となる要素が多いため、上記第１の変形例の場合は、第４の変形例に比べて、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が、金属板ＭＰ１の位置ずれ（すなわち半導体チップＣＰＨａにおける金属板ＭＰ１の接合位置のばらつき）によって変動するのを、より抑制または防止することができる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度をより向上することができ、半導体装置ＳＭ１ｂの信頼性をより向上させることができるという利点を有している。
次に、半導体チップＣＰＣを半導体装置（半導体パッケージ）の外部に配置した場合の変形例について説明する。
＜第５の変形例について＞
本実施の形態の第５の変形例について説明する。以下では、第５の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｅと称することとする。
図６７は、第５の変形例の半導体装置（半導体パッケージ）ＳＭ１ｅを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１や上記図２９に対応するものである。図６８は、第５の変形例の半導体装置ＳＭ１ｅの平面透視図であり、図６９および図７０は、半導体装置ＳＭ１ｅの断面図（側面断面図）である。図６８は、上記図２に対応するものであり、半導体装置ＳＭ１ｅを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。また、図６９は、図６８のＥ１−Ｅ１線の断面図にほぼ対応し、図７０は、図６８のＥ２−Ｅ２線の断面図にほぼ対応している。
第５の変形例の半導体装置ＳＭ１ｅは、上記第１の変形例の半導体装置ＳＭ１ａの更なる変形例である。図６７〜図７０の半導体装置ＳＭ１ｅが上記第１の変形例の半導体装置ＳＭ１ａと相違しているのは、半導体装置ＳＭ１ｅが、半導体チップＣＰＣと半導体チップＣＰＣを搭載するダイパッドＤＰ１とを有していないことである。
図６８〜図７０の半導体装置ＳＭ１ｅでは、半導体チップＣＰＣを有していないことに対応して、半導体チップＣＰＨａのゲート用のパッドＰＤＨＧは、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ａに電気的に接続され、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ３ａは、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｂに電気的に接続されている。また、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ４は、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｃに電気的に接続され、半導体チップＣＰＬのゲート用のパッドＰＤＬＧは、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｄに電気的に接続されている。リードＬＤ５ａ，ＬＤ５ｂ，ＬＤ５ｃ，ＬＤ５ｄは、複数のリードＬＤのうち、ダイパッドＤＰ２，ＤＰ３に連結されていないリードであり、かつ、リードＬＤ５ａ，ＬＤ５ｂ，ＬＤ５ｃ，ＬＤ５ｄ同士も互いに連結されていない。
また、図６８〜図７０の半導体装置ＳＭ１ｅにおいて、半導体チップＣＰＨａの代わりに上記半導体チップＣＰＨを用いることもでき、この場合、図６８〜図７０において、パッドＰＤＨＳ３ａが上記パッドＰＤＨＳ３となり、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｂに電気的に接続される。
また、図６８〜図７０の半導体装置ＳＭ１ｅでは、上記第１変形例の半導体チップＣＰＨａに相当するものまたは上記半導体チップＣＰＨに相当するものを用いているが、上記パッドＰＤＨＳ２，ＰＤＨＳ３ｂは設けていない。これは、上記パッドＰＤＨＳ２，ＰＤＨＳ３ｂの代わりに、ダイパッドＤＰ３に接続されているリードＬＤ２を利用できるためである。また、図６８〜図７０では、半導体チップＣＰＬに上記パッドＰＤＬＳ３，ＰＤＬＳ４は形成していない。半導体チップＣＰＬに上記パッドＰＤＬＳ３を設けた場合には、このパッドＰＤＬＳ３は、接着層ＳＤ２を介して金属板ＭＰ２の第１部分ＭＰ２ａに接合される。
半導体装置ＳＭ１ｅの他の構成は、上記第１変形例の半導体装置ＳＭ１ａと基本的には類似しているので、ここではその説明は省略する。
半導体チップＣＰＣは、半導体装置ＳＭ１ｅには内蔵されておらず、半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣが、例えば上記配線基板２１に半導体装置ＳＭ１ｅとともに実装される。この上記配線基板２１に実装された半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）と半導体装置ＳＭ１ｅのリードＬＤとは上記配線基板２１の配線を通じて電気的に接続され、上記図６７の回路図のような構成が得られる。
具体的には、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート（ゲート用のパッドＰＤＨＧ）に電気的に接続されたリードＬＤ５ａが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ３ａ）に電気的に接続されたリードＬＤ５ｂが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のアンプ回路ＡＭＰ１に接続され、センスＭＯＳＱＳ１のソース（ソース用のパッドＰＤＨＳ４）に電気的に接続されたリードＬＤ５ｃが、半導体チップＣＰＣのアンプ回路ＡＭＰ１に接続される。また、パワーＭＯＳＱＬ１のゲート（ゲート用のパッドＰＤＬＧ）に電気的に接続されたリードＬＤ５ｄが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）に電気的に接続されたリードＬＤ２が、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１、コイルＬ１、およびコンデンサＣＢＴに接続される。また、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン（ドレイン用の裏面電極ＢＥ１）に電気的に接続されたリードＬＤ１が、高電位側の電位（電源電位）ＶＩＮに接続される。また、パワーＭＯＳＱＬ１のソース（ソース用のパッドＰＤＬＳ１，ＰＤＬＳ２）に電気的に接続されたリードＬＤ３が、グランド電位（接地電位）に接続される。
このため、半導体装置ＳＭ１ｅに内蔵された半導体チップＣＰＨａ，ＣＰＬに形成されたパワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、半導体装置ＳＭ１ｅの外部の半導体チップＣＰＣ（あるいはその半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣ）によって制御される。
半導体装置ＳＭ１ｅにおいても、上記半導体装置ＳＭ１，ＳＭ１ａと同様に、半導体チップＣＰＨａ（ＣＰＨ）内の上記ソース配線１０Ｓ３を用いたことにより、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨａにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からパッドＰＤＨＳ３ａまでの抵抗は変動せず（ばらつかず）、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止することができる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ｅまたは半導体装置ＳＭ１ｅを用いた電子装置の信頼性を向上させることができる。
また、図６７の回路図のように、半導体チップＣＰＨａのパッドＰＤＨＳ３ａとワイヤＷＡで接続したリードＬＤ５ｂを、半導体装置ＳＭ１ｅの外部の半導体チップＣＰＣ内のアンプ回路ＡＭＰ１に半導体装置ＳＭ１ｅの外部の配線を通じて接続（電気的に接続）するが、ドライバ回路ＤＲ１には接続しないようにすることが好ましい。これにより、パワーＭＯＳＱＨ１をオフするときの電流経路は、上記ソース配線１０Ｓ１を通るが、上記ソース配線１０Ｓ３は通らなくすることができる。上述のように、上記ソース配線１０Ｓ３は上記ソース配線１０Ｓ１に比べて高抵抗であるが、この高抵抗のソース配線１０Ｓ３がパワーＭＯＳＱＨ１をオフするときの電流経路とならないことで、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができる。このため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。
次に、半導体チップＣＰＣ，ＣＰＬを半導体装置（半導体パッケージ）の外部に配置した場合の変形例について説明する。
＜第６の変形例について＞
本実施の形態の第６の変形例について説明する。以下では、第６の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｆと称することとする。
図７１は、第６の変形例の半導体装置（半導体パッケージ）ＳＭ１ｆを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１や上記図２９に対応するものである。図７２は、第６の変形例の半導体装置ＳＭ１ｆの平面透視図であり、図７３および図７４は、半導体装置ＳＭ１ｆの断面図（側面断面図）である。図７２は、上記図２に対応するものであり、半導体装置ＳＭ１ｆを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。また、図７３は、図７２のＥ３−Ｅ３線の断面図にほぼ対応し、図７４は、図７２のＥ４−Ｅ４線の断面図にほぼ対応している。
第６の変形例の半導体装置ＳＭ１ｆは、上記第５の変形例の半導体装置ＳＭ１ｅの更なる変形例である。図７１〜図７４の半導体装置ＳＭ１ｆが上記第５の変形例の半導体装置ＳＭ１ｅと相違しているのは、半導体装置ＳＭ１ｆが、更に、半導体チップＣＰＬと半導体チップＣＰＬを搭載するダイパッドＤＰ３と金属板ＭＰ２とを有していないことである。
図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＬおよびダイパッドＤＰ３を有していないことに対応して、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、金属板ＭＰ１を介してリード配線ＬＢに電気的に接続されている。すなわち、金属板ＭＰ１の上記第１部分ＭＰ１ａは、接着層ＳＤ２を介して半導体チップＣＰＨａのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂと接合されて電気的に接続され、金属板ＭＰ１の上記第２部分ＭＰ１ｂは、接着層ＳＤ３を介してリード配線ＬＢ（の上面）と接合されて電気的に接続されている。
また、上記図６８〜図７０の半導体装置ＳＭ１ｅと同様、図７２〜図７４の半導体装置ＳＭ１ｆにおいても、半導体チップＣＰＨａの代わりに上記半導体チップＣＰＨを用いることもでき、この場合、図７２〜図７４において、パッドＰＤＨＳ３ａが上記パッドＰＤＨＳ３となり、半導体チップＣＰＨのソース用のパッドＰＤＨＳ３は、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ｂに電気的に接続される。
図７２〜図７４の半導体装置ＳＭ１ｆの他の構成は、上記図６８〜図７０の半導体装置ＳＭ１ｅと基本的には類似しているので、ここではその説明は省略する。
半導体チップＣＰＣ，ＣＰＬは、半導体装置ＳＭ１ｆには内蔵されておらず、半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣと半導体チップＣＰＬをパッケージ化した半導体装置ＳＭＣＰＬとが、例えば上記配線基板２１に半導体装置ＳＭ１ｆとともに実装される。この上記配線基板２１に実装された半導体装置ＳＭＣＰＣ，ＳＭＣＰＬと半導体装置ＳＭ１ｆのリードＬＤとは上記配線基板２１の配線を通じで電気的に接続され、上記図７１の回路図のような構成が得られる。
具体的には、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート（ゲート用のパッドＰＤＨＧ）に電気的に接続されたリードＬＤ５ａが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ３ａ）に電気的に接続されたリードＬＤ５ｂが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のアンプ回路ＡＭＰ１に接続され、センスＭＯＳＱＳ１のソース（ソース用のパッドＰＤＨＳ４）に電気的に接続されたリードＬＤ５ｃが、半導体チップＣＰＣのアンプ回路ＡＭＰ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）に電気的に接続されたリードＬＤ３が、半導体装置ＳＭＣＰＬ（半導体チップＣＰＬ）のパワーＭＯＳＱＬ１、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１、コイルＬ１、およびコンデンサＣＢＴに接続される。また、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン（ドレイン用の裏面電極ＢＥ１）に電気的に接続されたリードＬＤ１が、高電位側の電位（電源電位）ＶＩＮに接続される。
このため、半導体装置ＳＭ１ｆに内蔵された半導体チップＣＰＨａに形成されたパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１と、半導体装置ＳＭ１ｆの外部（半導体装置ＳＭＣＰＬ内の半導体チップＣＰＬ）に設けられたパワーＭＯＳＱＬ１とは、半導体装置ＳＭ１ｆの外部の半導体チップＣＰＣ（あるいは半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣ）によって制御される。
半導体装置ＳＭ１ｆにおいても、上記半導体装置ＳＭ１，ＳＭ１ａ，ＳＭ１ｅと同様に、半導体チップＣＰＨａ（ＣＰＨ）内の上記ソース配線１０Ｓ３を用いたことにより、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨａにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からパッドＰＤＨＳ３ａまでの抵抗は変動せず（ばらつかず）、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止できる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ｆまたは半導体装置ＳＭ１ｆを用いた電子装置の信頼性を向上させることができる。
また、図７１の回路図のように、半導体チップＣＰＨａのパッドＰＤＨＳ３ａとワイヤＷＡで接続したリードＬＤ５ｂを、半導体装置ＳＭ１ｆの外部の半導体チップＣＰＣ内のアンプ回路ＡＭＰ１に半導体装置ＳＭ１ｆの外部の配線を通じて接続（電気的に接続）するが、ドライバ回路ＤＲ１には接続しないようにすることが好ましい。これにより、パワーＭＯＳＱＨ１をオフするときの電流経路は、上記ソース配線１０Ｓ１を通るが、上記ソース配線１０Ｓ３は通らなくすることができる。上述のように、上記ソース配線１０Ｓ３は上記ソース配線１０Ｓ１に比べて高抵抗であるが、この高抵抗のソース配線１０Ｓ３がパワーＭＯＳＱＨ１をオフするときの電流経路とならないことで、パワーＭＯＳＱＨ１をオフするときの電流経路の配線抵抗（抵抗成分）を低減することができる。このため、パワーＭＯＳＱＨ１をオフする際のスイッチングスピードを速くすることができ、ターンオフ損失を低減することができる。
次に、上記図４９〜図５６の第３の変形例の半導体装置ＳＭ１ｃの半導体チップＣＰＣを半導体装置ＳＭ１ｃの外部に配置した場合の変形例について説明する。
＜第７の変形例について＞
本実施の形態の第７の変形例について説明する。以下では、第７の変形例の半導体装置ＳＭ１を、半導体装置ＳＭ１ｇと称することとする。
図７５は、第７の変形例の半導体装置（半導体パッケージ）ＳＭ１ｇを用いた電子装置の一例（ここでは非絶縁型ＤＣ−ＤＣコンバータ）を示す回路図であり、上記図１や上記図４９に対応するものである。図７６は、第７の変形例の半導体装置ＳＭ１ｇの平面透視図であり、図７７〜図７９は、半導体装置ＳＭ１ｇの断面図（側面断面図）である。図７６は、上記図２に対応するものであり、半導体装置ＳＭ１ｇを上面側から見て、封止部ＭＲを透視した平面図（上面図）が示されている。また、図７７は、図７６のＥ５−Ｅ５線の断面図にほぼ対応し、図７８は、図７６のＥ６−Ｅ６線の断面図にほぼ対応し、図７９は、図７６のＥ７−Ｅ７線の断面図にほぼ対応している。
第７の変形例の半導体装置ＳＭ１ｇは、上記第３の変形例の半導体装置ＳＭ１ｃの更なる変形例である。図７５〜図７９の半導体装置ＳＭ１ｇが上記第３の変形例の半導体装置ＳＭ１ｃと相違しているのは、半導体装置ＳＭ１ｇが、半導体チップＣＰＣ，ＣＰＬと半導体チップＣＰＣ，ＣＰＬを搭載するダイパッドＤＰ１，ＤＰ３とを有していないことである。
図７６〜図７９の半導体装置ＳＭ１ｇでは、半導体チップＣＰＣ，ＣＰＬおよびダイパッドＤＰ１，ＤＰ３を有していないことに対応して、半導体チップＣＰＨｃのゲート用のパッドＰＤＨＧは、ワイヤＷＡ（単数または複数）を通じてリードＬＤ５ａに電気的に接続され、半導体チップＣＰＨａのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂは、金属板ＭＰ１を介してリード配線ＬＢ（リードＬＤ３）に電気的に接続されている。すなわち、金属板ＭＰ１の上記第１部分ＭＰ１ａは、接着層ＳＤ２を介して半導体チップＣＰＨａのソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂと接合されて電気的に接続され、金属板ＭＰ１の上記第２部分ＭＰ１ｂは、接着層ＳＤ３を介してリード配線ＬＢ（の上面）と接合されて電気的に接続されている。
また、上記第３の変形例の半導体装置ＳＭ１ｃでは、上記半導体チップＣＰＣのパッドＰＤＣ２ａと金属板ＭＰ１とが、ワイヤＷＡを通じて電気的に接続されていたが、図７６〜図７９の半導体装置ＳＭ１ｇでは、半導体チップＣＰＣを有していないことに対応して、図７６および図７８からも分かるように、リードＬＤ５ｂと金属板ＭＰ１とが、ワイヤＷＡ（単数または複数）を通じて電気的に接続されている。すなわち、ワイヤＷＡの一端は、リードＬＤ５ｂ（の上面）に接合され、そのワイヤＷＡの他端は、金属板ＭＰ１（の第１部分ＭＰ１ａの上面）に接合されている。
また、半導体装置ＳＭ１ｃでは、半導体チップＣＰＣのパッドＰＤＣ３と半導体チップＣＰＨｃのパッドＰＤＨＳ４が、金属板ＭＰ１の開口部ＯＰを通るワイヤＷを介して電気的に接続されていたが、図７６〜図７９の半導体装置ＳＭ１ｇでは、半導体チップＣＰＣを有さないことに対応して、リードＬＤ５ｃと半導体チップＣＰＨｃのパッドＰＤＨＳ４が、金属板ＭＰ１の開口部ＯＰを通過するワイヤＷを介して電気的に接続されている。すなわち、ワイヤＷＡの一端は、金属板ＭＰ１の開口部ＯＰから露出する半導体チップＣＰＨｃのパッドＰＤＨＳ４に接合され、そのワイヤＷＡの他端は、リードＬＤ５ｂ（の上面）に接合され、このワイヤＷＡが、金属板ＭＰ１に設けられた開口部ＯＰを通過している。
半導体装置ＳＭ１ｇでも、上記半導体装置ＳＭ１ｃと同様、図７６や図７９からも分かるように、金属板ＭＰ１に開口部（孔、貫通孔）ＯＰが形成されており、この開口部ＯＰは、半導体チップＣＰＨｃのパッドＰＤＨＳ４を露出させる位置および形状に形成されている。そして、半導体チップＣＰＨｃのパッドＰＤＨＳ４と半導体チップＣＰＣのパッドＰＤＣ３とをワイヤＷＡで接続しているが、このワイヤＷＡが金属板ＭＰ１の開口部ＯＰを通過するようにしている。
また、図７６〜図７９の半導体装置ＳＭ１ｇでは、上記第３変形例の半導体チップＣＰＨｃに相当するものを用いているが、上記パッドＰＤＨＳ２，ＰＤＨＳ３ｃは設けていない。これは、上記パッドＰＤＨＳ２，ＰＤＨＳ３ｃの代わりに、リードＬＤ３（このリードＬＤ３は金属板ＭＰ１を介して半導体チップＣＰＨａのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに電気的に接続されている）を利用できるためである。
半導体装置ＳＭ１ｇの他の構成は、上記第３変形例の半導体装置ＳＭ１ｃと基本的には類似しているので、ここではその説明は省略する。
半導体チップＣＰＣ，ＣＰＬは、半導体装置ＳＭ１ｇには内蔵されておらず、半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣと半導体チップＣＰＬをパッケージ化した半導体装置ＳＭＣＰＬとが、例えば上記配線基板２１に半導体装置ＳＭ１ｇとともに実装される。この上記配線基板２１に実装された半導体装置ＳＭＣＰＣ，ＳＭＣＰＬと半導体装置ＳＭ１ｇのリードＬＤとは上記配線基板２１の配線を通じで電気的に接続され、上記図７５の回路図のような構成が得られる。
具体的には、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート（ゲート用のパッドＰＤＨＧ）に電気的に接続されたリードＬＤ５ａが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに接合された金属板ＭＰ１）に電気的に接続されたリードＬＤ５ｂが、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のアンプ回路ＡＭＰ１に接続され、センスＭＯＳＱＳ１のソース（ソース用のパッドＰＤＨＳ４）に電気的に接続されたリードＬＤ５ｃが、半導体チップＣＰＣのアンプ回路ＡＭＰ１に接続される。また、パワーＭＯＳＱＨ１のソース（ソース用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ）に電気的に接続されたリードＬＤ３が、半導体装置ＳＭＣＰＬ（半導体チップＣＰＬ）のパワーＭＯＳＱＬ１、半導体装置ＳＭＣＰＣ（半導体チップＣＰＣ）のドライバ回路ＤＲ１、コイルＬ１、およびコンデンサＣＢＴに接続される。また、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン（ドレイン用の裏面電極ＢＥ１）に電気的に接続されたリードＬＤ１が、高電位側の電位（電源電位）ＶＩＮに接続される。
このため、半導体装置ＳＭ１ｇに内蔵された半導体チップＣＰＨｃに形成されたパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１と、半導体装置ＳＭ１ｇの外部（半導体装置ＳＭＣＰＬ内の半導体チップＣＰＬ）に設けられたパワーＭＯＳＱＬ１とは、半導体装置ＳＭ１ｇの外部の半導体チップＣＰＣ（あるいは半導体チップＣＰＣをパッケージ化した半導体装置ＳＭＣＰＣ）によって制御される。
半導体装置ＳＭ１ｇにおいても、アンプ回路ＡＭＰ１に接続されるリードＬＤ５ｂ（上記半導体装置ＳＭ１ｃではパッドＰＤＣ２ａに相当）を、ワイヤＷＡで金属板ＭＰ１に接続したことにより、金属板ＭＰ１の位置ずれが生じても（すなわち半導体チップＣＰＨｃにおける金属板ＭＰ１の接合位置がばらついても）、金属板ＭＰ１からリードＬＤ５ｂまでの抵抗は変動せず（ばらつかず）、ほぼ一定とすることができる。このため、パワーＭＯＳＱＨ１に流れる電流とセンスＭＯＳＱＳ１に流れる電流の電流比が変動するのを、抑制または防止できる。従って、センスＭＯＳＱＳ１によるパワーＭＯＳＱＨ１に流れる電流の検知精度を向上することができ、半導体装置ＳＭ１ｇまたは半導体装置ＳＭ１ｇを用いた電子装置の信頼性を向上させることができる。
また、図７６〜図７９の半導体装置ＳＭ１ｇは、上記第３の変形例の半導体装置ＳＭ１ｃをベースにしたが、上記第２の変形例の半導体装置ＳＭ１ｂをベースとすることもでき、この場合、半導体チップＣＰＨｃの代わりに半導体チップＣＰＨｂをベースとするため、パッドＰＤＨＳ４は、上記開口部ＯＰを通過しないワイヤＷＡによってリードＬＤ５ｃに接続されることになる。
（実施の形態２）
上記実施の形態１では、半導体チップＣＰＨ，ＣＰＬの表面側にソース用のパッドとゲート用のパッドとが形成され、裏面側にドレイン用の裏面電極が形成されていたが、半導体チップＣＰＨ，ＣＰＬにおいてトレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴを形成することで、表面側のソース用のパッドをドレイン用のパッドに換え、ドレイン用の裏面電極をソース用の裏面電極に換えることもできる。本実施の形態では、この場合について説明する。
すなわち、上記実施の形態１では、半導体チップＣＰＨ，ＣＰＬは、トレンチ型ゲート構造を有する縦型のＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、それぞれ、トレンチゲート型ＭＩＳＦＥＴによって形成されていた。それに対して、本実施の形態では、半導体チップＣＰＨ，ＣＰＬは、ＬＤＭＯＳＦＥＴが形成された半導体チップであり、上記パワーＭＯＳＱＨ１，ＱＬ１およびセンスＭＯＳＱＳ１は、それぞれ、ＬＤＭＯＳＦＥＴ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)によって形成されている。
そして、半導体チップＣＰＨの上記パッドＰＤＨＧは、上記実施の形態１ではパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッドであったが、本実施の形態でも、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用のパッドである。しかしながら、半導体チップＣＰＨの上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ３ｃは、上記実施の形態１ではパワーＭＯＳＱＨ１のソース用のパッドであったが、本実施の形態では、パワーＭＯＳＱＨ１のドレイン用のパッドである。また、半導体チップＣＰＨの上記パッドＰＤＨＳ４は、上記実施の形態１ではセンスＭＯＳＱＳ１のソース用のパッドであったが、本実施の形態では、センスＭＯＳＱＳ１のドレイン用のパッドである。また、半導体チップＣＰＨの上記裏面電極ＢＥ１は、上記実施の形態１ではパワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン用の裏面電極であったが、本実施の形態では、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のソース用の裏面電極である。
また、半導体チップＣＰＬの上記パッドＰＤＬＧは、上記実施の形態１ではパワーＭＯＳＱＬ１のゲート用のパッドであったが、本実施の形態でも、パワーＭＯＳＱＬ１のゲート用のパッドである。しかしながら、半導体チップＣＰＬの上記パッドＰＤＬＳ１，ＰＤＬＳ２，ＰＤＬＳ３，ＰＤＬＳ４は、上記実施の形態１ではパワーＭＯＳＱＬ１のソース用のパッドであったが、本実施の形態では、パワーＭＯＳＱＬ１のドレイン用のパッドである。また、半導体チップＣＰＬの上記裏面電極ＢＥ２は、上記実施の形態１ではパワーＭＯＳＱＬのドレイン用の裏面電極であったが、本実施の形態では、パワーＭＯＳＱＬ１のソース用の裏面電極である。
このような構成（本実施の形態）の半導体チップＣＰＨ，ＣＰＬの場合にも、上記実施の形態１（上記各変形例を含む）の主な特徴を適用することができる。
なお、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴが形成された場合の半導体チップＣＰＨａの構成を、図８０〜図８４を参照して説明する。なお、ここでは、上記実施の形態１の第１の変形例で用いた半導体チップＣＰＨａのチップレイアウトに本実施の形態を適用した場合について説明するが、上記実施の形態１の他の半導体チップＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃのチップレイアウトについても、同様に適用できる。
図８０および図８１は、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴが形成された場合の半導体チップＣＰＨａの要部断面図であり、図８０にはメインＭＯＳ領域ＲＧ１の要部断面図が示され、図８２にはセンスＭＯＳ領域ＲＧ２の要部断面図が示されている。また、図８２〜図８４は、本実施の形態の半導体チップＣＰＨａのチップレイアウトを示す平面図であり、図８２が上記図３６に対応し、図８３が上記図３７に対応し、図８４が上記図３８に対応している。なお、図８２〜図８４のチップレイアウトは、上記第１の実施の形態の第１変形例（図３６〜図３８）のチップレイアウトに本実施の形態を適用した場合に対応している。また、以下では、半導体チップＣＰＨａの構成について図８０〜図８４を参照して説明するが、半導体チップＣＰＬの構成についても、センスＭＯＳ領域ＲＧ２が無いこと以外は基本的には同様の説明を適用することができる。
上記パワーＭＯＳＱＨ１は、半導体チップＣＰＨａを構成する半導体基板（以下、単に基板という）３１の主面に形成されている。図８０および図８１に示されるように、基板３１は、ｐ＋型単結晶シリコンなどからなる基板本体（半導体基板、半導体ウエハ）３１ａと、基板本体３１ａの主面上に形成された、例えばｐ−型単結晶シリコンからなるエピタキシャル層（半導体層）３１ｂと、を有している。このため、基板３１は、いわゆるエピタキシャルウエハである。このエピタキシャル層３１ｂには、絶縁体からなる素子分離領域（ここでは図示せず）が形成されている。
素子分離領域は、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成されている。素子分離領域により、半導体基板３１の主面（エピタキシャル層３１ｂの主面）にメインＭＯＳ領域ＲＧ１用の活性領域とセンスＭＯＳ領域ＲＧ２用の活性領域とが規定（形成）され、メインＭＯＳ領域ＲＧ１用の活性領域にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成され、センスＭＯＳ領域ＲＧ２用の活性領域にＬＤＭＯＳＦＥＴのセル（単位ＬＤＭＯＳＦＥＴ素子）が複数形成されている。上記パワーＭＯＳＱＨ１用は、メインＭＯＳ領域ＲＧ１（の活性領域）に設けられたこれら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることで形成され、上記センスＭＯＳＱＳ１は、センスＭＯＳ領域ＲＧ２（の活性領域）に設けられたこれら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることで形成されている。
エピタキシャル層３１ｂの主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するｐ型ウエル３３が形成されている。ｐ型ウエル３３の表面には、酸化シリコンなどからなるゲート絶縁膜３４を介してＬＤＭＯＳＦＥＴのゲート電極３５が形成されている。ゲート電極３５は、例えばｎ型の多結晶シリコン膜の単体膜あるいはｎ型の多結晶シリコン膜と金属シリサイド膜との積層膜などからなり、ゲート電極３５の側壁には、酸化シリコンなどからなるサイドウォールスペーサ（側壁絶縁膜）３６が形成されている。
エピタキシャル層３１ｂの内部のチャネル形成領域（ゲート電極３５の直下の領域）を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接する第１のｎ−型ドレイン領域３７と、第１のｎ−型ドレイン領域に接し、チャネル形成領域から離間して形成された第２のｎ−型ドレイン領域３８と、第２のｎ−型ドレイン領域に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域（ドレイン高濃度領域、高濃度ｎ型ドレイン領域）３９とからなる。
これら第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９のうち、ゲート電極３５に最も近い第１のｎ−型ドレイン領域３７は不純物濃度が最も低く、ゲート電極３５から最も離間したｎ＋型ドレイン領域３９は不純物濃度が最も高い。また、第２のｎ−型ドレイン領域３８の接合深さは、第１のｎ−型ドレイン領域３７の接合深さとほぼ同じであるが、ｎ＋型ドレイン領域３９は、第２のｎ−型ドレイン領域３８および第１のｎ−型ドレイン領域３７に比べて浅く形成されている。
第１のｎ−型ドレイン領域（第１の低濃度ｎ型ドレイン領域、第１のｎ型ＬＤＤ領域）３７は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、第２のｎ−型ドレイン領域（第２の低濃度ｎ型ドレイン領域、第２のｎ型ＬＤＤ領域）３８は、ゲート電極３５のドレイン側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されることから、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、ゲート電極３５から離間して形成される。
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域４０と、ｎ−型ソース領域４０に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域４０よりも不純物濃度が高いｎ＋型ソース領域４１とからなる。
ｎ−型ソース領域４０は、ゲート電極３５に対して自己整合的に形成され、その端部がチャネル形成領域と接するように、ゲート電極３５の側壁下部で終端している。また、ｎ−型ソース領域４０の下部に、ｐ型ハロー領域（図示せず）を形成することもでき、このｐ型ハロー領域は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
ｎ＋型ソース領域４１は、ゲート電極３５のソース側の側壁に形成されたサイドウォールスペーサ３６に対して自己整合的に形成されているため、ｎ＋型ソース領域４１は、ｎ−型ソース領域４０に接して形成され、かつ、ゲート長方向に沿ったサイドウォールスペーサ３６の膜厚に相当する分、チャネル形成領域から離間して形成されている。ｎ＋型ソース領域４１の底部の位置は、ｎ−型ソース領域４０の底部の位置よりも深い。
このように、ゲート電極３５とｎ＋型ドレイン領域３９との間に介在する低濃度ｎ型ドレイン領域（ｎ型ＬＤＤ領域）を二重構造とし、ゲート電極３５に最も近い第１のｎ−型ドレイン領域３７の不純物濃度を相対的に低く、ゲート電極３５から離間した第２のｎ−型ドレイン領域３８の不純物濃度を相対的に高くしている。これにより、ゲート電極３５とドレインとの間に空乏層が広がるようになる結果、ゲート電極３５とその近傍の第１のｎ−型ドレイン領域３７との間に形成される帰還容量（Ｃgd）は小さくなる。また、第２のｎ−型ドレイン領域３８の不純物濃度が高いことから、オン抵抗（Ｒon）も小さくなる。第２のｎ−型ドレイン領域３８は、ゲート電極３５から離間した位置に形成されているために、帰還容量（Ｃgd）に及ぼす影響は僅かである。このため、オン抵抗（Ｒon）と帰還容量（Ｃgd）を共に小さくすることができるので、増幅回路の電力付加効率を向上させることができる。
なお、本願において、ＭＯＳＦＥＴまたはＬＤＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
ここで、ＬＤＭＯＳＦＥＴは、ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor：ＭＩＳ型電界効果トランジスタ）素子であるが、次のような特徴（第１〜第３の特徴）を有するＭＩＳＦＥＴ素子である。
第１の特徴として、ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧動作を可能とするために、ゲート電極３５のドレイン側にＬＤＤ（Lightly doped drain）領域が形成されている。すなわち、ＬＤＭＯＳＦＥＴのドレインは、高不純物濃度のｎ＋型領域（ここではｎ＋型ドレイン領域３９）と、それよりも低不純物濃度のＬＤＤ領域（ここでは第１のｎ−型ドレイン領域３７および第２のｎ−型ドレイン領域３８）とから構成され、ｎ＋型領域（ｎ＋型ドレイン領域３９）はＬＤＤ領域を介してゲート電極３５（またはゲート電極３５の下のチャネル形成領域）から離間して形成されている。これにより、高耐圧を実現することができる。ドレイン側のＬＤＤ領域における電荷量（不純物濃度）、およびゲート電極３５の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）３９との間の平面（エピタキシャル層３１ｂの主面）に沿った距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
第２の特徴として、ＬＤＭＯＳＦＥＴは、ソース側のソース形成領域（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）とチャネル形成領域とに、パンチスルーストッパ用のｐ型ウエル（ｐ型ベース領域）３３が形成されている。ＬＤＭＯＳＦＥＴのドレイン側（ドレイン形成領域）では、このｐ型ウエル３３は、形成されていないか、あるいはチャネル領域に近い側のドレイン形成領域の一部に接するようにしか形成されていない。
第３の特徴として、ＬＤＭＯＳＦＥＴは、ソース（ここではｎ−型ソース領域４０およびｎ＋型ソース領域４１からなるソース領域）とドレイン（ここでは第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９からなるドレイン領域）とが、ゲート電極３５に対して非対称な構造を有している。
ｎ＋型ソース領域４１の端部（ｎ−型ソース領域４０と接する側とは反対側の端部）には、ｎ＋型ソース領域４１と接するｐ型打抜き層（ｐ型半導体領域）４４が形成されている。ｐ型打抜き層４４の表面近傍には、ｐ型打抜き層４４よりも高不純物濃度のｐ＋型半導体領域４５が形成されている。ｐ型打抜き層４４は、ＬＤＭＯＳＦＥＴのソースと基板本体３１ａとを電気的に接続するための導電層であり、例えばエピタキシャル層３１ｂに形成した溝の内部に埋め込んだｐ型多結晶シリコン膜によって形成される。ｐ型打抜き層４４の先端部（底部）は、基板本体３１ａに達している。ｐ型打抜き層４４は、基板３１に形成した溝に埋め込んだ金属層により形成することもできる。
ｎ＋型ソース領域４１およびｐ＋型半導体領域４５の表面（上部）に金属シリサイド層（例えばニッケルシリサイド層またはコバルトシリサイド層）４９がサリサイド（Salicide：Self Aligned Silicide）技術などにより形成され、この金属シリサイド層４９を介して、ｎ＋型ソース領域４１とｐ＋型半導体領域４５とが電気的に接続されている。
エピタキシャル層３１ｂの主面上には、ゲート電極３５およびサイドウォールスペーサ３６を覆うように、絶縁膜（層間絶縁膜）４６が形成されている。絶縁膜４６は、例えば、薄い窒化シリコン膜とその上の厚い酸化シリコン膜の積層膜などからなる。絶縁膜４６の上面は平坦化されている。
絶縁膜４６には、コンタクトホール（開口部、スルーホール、貫通孔）が形成され、コンタクトホール内には、タングステン（Ｗ）膜を主体とするプラグ（接続用埋込導体）４８が埋め込まれている。コンタクトホールおよびそれを埋め込むプラグ４８は、ドレイン（ｎ＋型ドレイン領域３９）やゲート電極３５などの上部に形成されている。
プラグ４８が埋め込まれた絶縁膜４６上には、アルミニウム（Ａｌ）などを主体とする導電体膜からなる配線（第１層配線）Ｍ１が形成されている。配線Ｍ１は、プラグ４８が埋め込まれた絶縁膜４６上に形成した導電体膜をパターニングすることにより形成されている。また、プラグ４８を形成することなく、配線Ｍ１用の導電体膜をコンタクトホール内を埋めるように絶縁膜４６上に形成し、この導電体膜をパターニングして、コンタクトホール内を埋めるプラグ部分と一体化された配線Ｍ１を形成することもでき、この場合、プラグ４８は配線Ｍ１と同材料で構成されかつ配線Ｍ１と一体化されたものとなる。
配線Ｍ１は、ゲート配線Ｍ１Ｇとドレイン配線Ｍ１Ｄ１，Ｍ１Ｄ２，Ｍ１Ｄ３とを有している。このうち、ゲート配線Ｍ１Ｇは、メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２に形成されているゲート電極７に、プラグ４８を介して電気的に接続されている。ドレイン配線Ｍ１Ｄ１は、メインＭＯＳ領域ＲＧ１に形成されているｎ＋型ドレイン領域３９に、プラグ４８を介して電気的に接続されている。ドレイン配線Ｍ１Ｄ２は、センスＭＯＳ領域ＲＧ２に形成されているｎ＋型ドレイン領域３９に、プラグ４８を介して電気的に接続されている。
ドレイン配線Ｍ１Ｄ３は、素子分離領域（図示せず）の上方を延在しており、ドレイン配線Ｍ１Ｄ３の下方には単位トランジスタセルは形成されていない。つまり、図８２〜図８３からも分かるように、平面視で、メインＭＯＳ領域ＲＧ１は、ドレイン配線Ｍ１Ｄ３を避けるように（すなわちドレイン配線Ｍ１Ｄ３と重ならないように）、設けられている。しかしながら、ドレイン配線Ｍ１Ｄ３の一端（接続部１５）がドレイン配線Ｍ１Ｄ１に接続されており、ドレイン配線Ｍ１Ｄ３とドレイン配線Ｍ１Ｄ１とは一体的に形成されているため、ドレイン配線Ｍ１Ｄ３とドレイン配線Ｍ１Ｄ１とは電気的に接続されている。このため、ドレイン配線Ｍ１Ｄ３は、ドレイン配線Ｍ１Ｄ１と、ドレイン配線Ｍ１Ｄ１に平面的に（平面視で）重なる位置のプラグ４８とを通じて、メインＭＯＳ領域ＲＧ１に形成されているｎ＋型ドレイン領域３９に電気的に接続されていることになる。
配線Ｍ１は、ポリイミド樹脂などからなる絶縁性の保護膜（絶縁膜）５０により覆われている。すなわち、絶縁膜４６上に、配線Ｍ１を覆うように、保護膜５０が形成されている。この保護膜５０は、半導体チップＣＰＨａの最上層の膜（絶縁膜）である。保護膜５０には複数の開口部５１が形成されており、各開口部５１からは、配線Ｍ１の一部が露出されている。開口部５１から露出する配線Ｍ１が、パッド電極（ボンディングパッド）となっている。
すなわち、開口部５１から露出するゲート配線Ｍ１Ｇによって、上記パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のゲート用の上記パッドＰＤＨＧが形成されている。また、開口部５１から露出するドレイン配線Ｍ１Ｄ１によって、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｂが形成され、開口部５１から露出するドレイン配線Ｍ１Ｄ３によって、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ３ａが形成されている。また、開口部５１から露出するドレイン配線Ｍ１Ｄ２によって、上記センスＭＯＳＱＳ１のドレイン用の上記パッドＰＤＨＳ４が形成されている。上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｂは、最上層の保護膜５０によって分離されるが、ドレイン配線Ｍ１Ｄ１を通じて互いに電気的に接続される。また、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ３ａは、ドレイン配線Ｍ１Ｄ１およびドレイン配線Ｍ１Ｄ３を通じて、上記パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｂと電気的に接続される。一方、ドレイン配線Ｍ１Ｄ２は、ドレイン配線Ｍ１Ｄ１，Ｍ１Ｄ１とは分離されているため、センスＭＯＳＱＳ１のドレイン用の上記パッドＰＤＨＳ４は、パワーＭＯＳＱＨ１のドレイン用の上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂとは、短絡せずに電気的に分離される。
パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４，ＰＤＨＧの表面には（すなわち開口部５１の底部で露出する部分の配線Ｍ１上には）、メッキ法などで上記金属層１４と同様の金属層（ここでは図示せず）を形成する場合もある。
基板３１の裏面（エピタキシャル層３１ｂが形成されている側の主面とは反対側の主面）には、裏面電極ＢＥ１が形成されているが、上記実施の形態１では裏面電極ＢＥ１はドレイン用の裏面電極であったが、本実施の形態では、裏面電極ＢＥ１はソース用の裏面電極である。裏面電極ＢＥ１は、半導体チップＣＰＨａを構成する基板３１の裏面全体に形成されている。
メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのソース（ｎ−型ソース領域４０およびｎ＋型ソース領域４１）は、金属シリサイド層４９やｐ型打抜き層４４を介して基板本体３１ａに電気的に接続され、更に基板本体３１ａを介して、ソース用の裏面電極ＢＥ１に電気的に接続されている。
メインＭＯＳ領域ＲＧ１のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄ１を介して、ドレイン用のパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ｂに電気的に接続されている。また、メインＭＯＳ領域ＲＧ１のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄ１およびドレイン配線Ｍ１Ｄ３を介して、ドレイン用のパッドＰＤＨＳ３ａに電気的に接続されている。
センスＭＯＳ領域ＲＧ２のエピタキシャル層３１ｂに形成されたＬＤＭＯＳＦＥＴのドレイン（第１のｎ−型ドレイン領域３７、第２のｎ−型ドレイン領域３８およびｎ＋型ドレイン領域３９）は、プラグ４８（ｎ＋型ドレイン領域３９上に配置されたプラグ４８）、ドレイン配線Ｍ１Ｄ２を介して、ドレイン用のパッドＰＤＨＳ４に電気的に接続されている。
メインＭＯＳ領域ＲＧ１およびセンスＭＯＳ領域ＲＧ２のエピタキシャル層３１に形成されたＬＤＭＯＳＦＥＴのゲート電極３５は、プラグ４８（ゲート電極３５上に配置されたプラグ４８）およびゲート配線Ｍ１Ｇを介して、ゲート用のパッドＰＤＨＧに電気的に接続されている。
このように、本実施の形態では、半導体チップＣＰＨａ内にパワーＭＯＳＱＨ１用のＬＤＭＯＳＦＥＴとセンスＭＯＳＱＳ１用のＬＤＭＯＳＦＥＴとが形成されている。そして、本実施の形態では、半導体チップＣＰＨａの主面（上面、表面）に上記パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４がドレイン用のパッドとして形成され、半導体チップＣＰＨの主面に上記パッドＰＤＨＧがゲート用のパッドとして形成され、半導体チップＣＰＨの裏面に上記裏面電極ＢＥ１がソース用の裏面電極として形成されている。
また、本実施の形態において、半導体チップＣＰＬの構造（断面構造）は、半導体チップＣＰＨａの構造（断面構造）と基本的には同じであり、半導体チップＣＰＬは、上記基板３１と同様の基板にＬＤＭＯＳＦＥＴが形成された半導体チップであり、半導体チップＣＰＨに形成されている各単位ＬＤＭＯＳＦＥＴセルの構成は、半導体チップＣＰＨａにおける各単位ＬＤＭＯＳＦＥＴセルと基本的には同じである。但し、半導体チップＣＰＬでは、センスＭＯＳＱＳ１は形成されずに、上記メインＭＯＳ領域ＲＧ１とセンスＭＯＳ領域ＲＧ２とを合わせた領域全体にパワーＭＯＳＱＬ１を構成する複数の単位ＬＤＭＯＳＦＥＴセルが形成され、それら複数の単位ＬＤＭＯＳＦＥＴセルが並列に接続されることでパワーＭＯＳＱＬ１が形成されている。
半導体チップＣＰＨａにおけるメインＭＯＳ領域ＲＧ１、センスＭＯＳ領域ＲＧ２、パッドＰＤＨＧ，ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４のレイアウトについては、上記図３６〜図３８（上記第１の実施の形態の第１変形例）のチップレイアウトと基本的には同じであるので、ここではその説明は省略する。また、半導体チップＣＰＨａにおけるゲート配線Ｍ１Ｇ、ドレイン配線Ｍ１Ｄ１、ドレイン配線Ｍ１Ｄ２およびドレイン配線Ｍ１Ｄ３のレイアウトについては、上記図３６〜図３８（上記第１の実施の形態の第１変形例）のチップレイアウトにおけるゲート配線１０Ｇ、ソース配線１０Ｓ１、ソース配線１０Ｓ２およびソース配線１０Ｓ３とそれぞれ基本的には同じであるので、ここではその説明は省略する。また、上記図１０〜図１２の半導体チップＣＰＨのチップレイアウト、上記４６〜図４８の半導体チップＣＰＨｂのチップレイアウト、上記図５７〜図５９の半導体チップＣＰＨｃのチップレイアウトについても、本実施の形態を適用することができる。
すなわち、上記実施の形態１の半導体チップＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃ，ＣＰＬにおいて、トレンチ型ゲート型ＭＯＳＦＥＴの代わりにＬＤＭＯＳＦＥＴを形成することで、チップ表面側のソース用のパッドをドレイン用のパッドに代え、チップ裏面側のドレイン裏面電極（ＢＥ１，ＢＥ２）をソース裏面電極に代え、ソース配線（１０Ｓ１，１０Ｓ２，１０Ｓ３）をドレイン配線に代えることができる。そのような場合にも、上記実施の形態１は有効であり、その繰り返しの説明は省略するが、一例として、上記図７１〜図７４の半導体装置ＳＭ１ｆに本実施の形態の半導体チップＣＰＨａを適用した場合について説明する。
図８５は、上記図７１〜図７４に示される上記実施の形態１の第６変形例の半導体装置ＳＭ１ｆに本実施の形態の半導体チップＣＰＨａを適用した場合を示す平面透視図であり、上記図７２に対応するものである。図８６および図８７は、図８５の半導体装置ＳＭ１ｆの断面図であり、それぞれ上記図７３および図７４に対応するものであり、図８５のＥ３−Ｅ３線の断面図が図８６に対応し、図８５のＥ４−Ｅ４線の断面図が図８７に対応している。本実施の形態の半導体チップＣＰＨａを適用した図８５〜図８７に示される半導体装置ＳＭ１ｆを、以下では、半導体装置ＳＭ１ｈと称することとする。
半導体チップＣＰＨａの相違点については上述したので、それ以外についての、上記図７２〜図７４の半導体装置ＳＭ１ｆと図８５〜図８７の半導体装置ＳＭ１ｈとの相違点は、以下の通りである。
すなわち、上記図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨａのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが金属板ＭＰ１を介してリード配線ＬＢに電気的に接続され、このパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂがパワーＭＯＳＱＨ１のソース用のパッドであるため、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１で接続されたリード配線ＬＢ（リードＬＤ３）は、パワーＭＯＳＱＨ１のソース用のリード配線であった。また、上記図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨａのパッドＰＤＨＳ４がワイヤＷＡを介してリードＬＤ５ｃに電気的に接続され、このパッドＰＤＨＳ４がセンスＭＯＳＱＳ１のソース用のパッドであるため、パッドＰＤＨＳ４にワイヤＷＡで接続されたリードＬＤ５ｃは、センスＭＯＳＱＳ１のソース用のリードであった。また、上記図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨａのパッドＰＤＨＳ３ａがワイヤＷＡを介してリードＬＤ５ｂに電気的に接続され、このパッドＰＤＨＳ３ａがパワーＭＯＳＱＨ１のソース用のパッドであるため、パッドＰＤＨＳ３ａにワイヤＷＡで接続されたリードＬＤ５ｂは、パワーＭＯＳＱＨ１のソース用のリードであった。また、上記図７２〜図７４の半導体装置ＳＭ１ｆでは、半導体チップＣＰＨａの上記裏面電極ＢＥ１がドレイン用の裏面電極であるため、半導体チップＣＰＨａの上記裏面電極ＢＥ１に上記接着層ＳＤ１を介して電気的に接続されたダイパッドＤＰ２およびダイパッドＤＰ２に連結されたリードＬＤ１は、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のドレイン用のダイパッドおよびリードであった。
それに対して、図８５〜図８７の半導体装置ＳＭ１ｈでは、半導体チップＣＰＨａのパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂが金属板ＭＰ１を介してリード配線ＬＢに電気的に接続され、このパッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂがパワーＭＯＳＱＨ１のドレイン用のパッドであるため、パッドＰＤＨＳ１ａ，ＰＤＨＳ１ｂに金属板ＭＰ１で接続されたリード配線ＬＢ（リードＬＤ３）は、パワーＭＯＳＱＨ１のドレイン用のリード配線である。また、図８５〜図８７の半導体装置ＳＭ１ｈでは、半導体チップＣＰＨａのパッドＰＤＨＳ４がワイヤＷＡを介してリードＬＤ５ｃに電気的に接続され、このパッドＰＤＨＳ４がセンスＭＯＳＱＳ１のドレイン用のパッドであるため、パッドＰＤＨＳ４にワイヤＷＡで接続されたリードＬＤ５ｃは、センスＭＯＳＱＳ１のドレイン用のリードである。また、図８５〜図８７の半導体装置ＳＭ１ｈでは、半導体チップＣＰＨａのパッドＰＤＨＳ３ａがワイヤＷＡを介してリードＬＤ５ｂに電気的に接続され、このパッドＰＤＨＳ３ａがパワーＭＯＳＱＨ１のドレイン用のパッドであるため、パッドＰＤＨＳ３ａにワイヤＷＡで接続されたリードＬＤ５ｂは、パワーＭＯＳＱＨ１のドレイン用のリードである。また、図８５〜図８７の半導体装置ＳＭ１ｈでは、半導体チップＣＰＨａの上記裏面電極ＢＥ１がソース用の裏面電極であるため、半導体チップＣＰＨａの上記裏面電極ＢＥ１に上記接着層ＳＤ１を介して電気的に接続されたダイパッドＤＰ２およびダイパッドＤＰ２に連結されたリードＬＤ１は、パワーＭＯＳＱＨ１およびセンスＭＯＳＱＳ１のソース用のダイパッドおよびリードである。
図８５〜図８７の半導体装置ＳＭ１ｈの他の構成は、上記図７２〜図７４の半導体装置ＳＭ１ｆと基本的には同じであるので、ここではその説明は省略する。また、上記図７６〜図７９の半導体装置ＳＭ１ｇに本実施の形態を適用する場合も、相違点は、図８５〜図８８の半導体装置ＳＭ１ｈに関して説明した場合と同様である。
また、上記半導体装置ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ，ＳＭ１ｄ，ＳＭ１ｅにも、本実施の形態を適用した半導体チップＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃ，ＣＰＬを適用することもできる。
図８５は、本実施の形態を適用した場合の回路図であり、上記図７１に対応するものである。
上記実施の形態１の半導体チップＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃでは、パワーＭＯＳＱＨ１のドレインとセンスＭＯＳＱＳ１のドレインとが共通であったが、本実施の形態を適用した場合のＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃでは、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとが共通である。これに伴い、上記図７１の回路を図８８のような回路に変更することが好ましい。
すなわち、上記実施の形態１では、パワーＭＯＳＱＨ１に流れる電流Ｉｄｈは出力ノードＮ１から出力されるが、センスＭＯＳＱＳ１に流れる電流Ｉｓｅは、出力ノードＮ１から出力されない。このため、上記実施の形態１では、上記図１のように、電流Ｉｓｅを直接利用し、電流Ｉｓｅを抵抗ＲＳＴに流して電流Ｉｓｅの値を検出（実際には電圧に変換して検出）することができる。一方、本実施の形態の場合、パワーＭＯＳＱＨ１のソースとセンスＭＯＳＱＳ１のソースとが共通であるため、パワーＭＯＳＱＨ１に流れる電流ＩｄｈとセンスＭＯＳＱＳ１に流れる電流Ｉｓｅとの合計が、出力ノードＮ１から出力される。このため、図８８の回路では、センスＭＯＳＱＳ１に流れる電流Ｉｓｅに等しい電流Ｉｒｅｆを生成し、この電流Ｉｒｅｆを抵抗ＲＳＴに流して電流Ｉｓｅの値を検出（実際には電圧に変換して検出）することにより、間接的にセンスＭＯＳＱＳ１に流れる電流Ｉｓｅの値を検出することができる。それ以外については、図８８の回路の場合も、上記図１を参照して行った説明と基本的には同じであるので、ここではその説明は省略する。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、半導体装置に適用して有効である。
１ 基板（半導体基板）
１ａ 基板本体
１ｂ エピタキシャル層
２ フィールド絶縁膜
３ 半導体領域
４ 半導体領域
５ 溝
６ ゲート絶縁膜
７ ゲート電極
７ａ 配線部
８ 絶縁膜
９ａ，９ｂ コンタクトホール
１０ 導電体膜
１０Ｇ ゲート配線
１０Ｇ１ ゲート配線
１０Ｓ１，１０Ｓ２，１０Ｓ３，１０Ｓ１０１ ソース配線
１１ 半導体領域
１２ 保護膜
１３ 開口部
１４ 金属層
１５ 接続部
１６ スリット
２０ 矢印
２１ 配線基板
２２ａ，２２ｂ，２２ｃ，２２ｄ，２２ｅ 配線
３１ 基板(半導体基板)
３１ａ 基板本体
３１ｂ エピタキシャル層
３３ ｐ型ウエル
３４ ゲート絶縁膜
３５ ゲート電極
３６ サイドウォールスペーサ
３７ 第１のｎ−型ドレイン領域
３８ 第２のｎ−型ドレイン領域
３９ ｎ＋型ドレイン領域
４０ ｎ−型ソース領域
４１ 金属層
４１ ｎ＋型型ソース領域
４４ ｐ型打抜き層
４５ ｐ＋型半導体領域
４６ 絶縁膜
４８ プラグ
４９ 金属シリサイド層
５０ 保護膜
５１ 開口部
ＡＭＰ１ アンプ回路
ＢＥ１，ＢＥ２ 裏面電極
ＣＡ，ＣＢ，ＣＣ チップ部品
ＣＢＴ コンデンサ
ＣＬＣ 制御回路
ＣＭＰ１ コンパレータ回路
ＣＰＣ，ＣＰＨ，ＣＰＨａ，ＣＰＨｂ，ＣＰＨｃ，ＣＰＨ１０１，ＣＰＬ 半導体チップ
Ｃｏｕｔ 出力コンデンサ
ＤＰ１，ＤＰ２，ＤＰ３ ダイパッド
ＤＲ１，ＤＲ２ ドライバ回路
Ｉｄｈ，Ｉｒｅｆ，Ｉｓｅ 電流
Ｉｌｍ 許容上限値
ＩＯＦ，ＩＯＮ 電流経路
Ｌ１ コイル
ＬＢ リード配線
ＬＤ，ＬＤ１，ＬＤ２ＬＤ３，ＬＤ４，ＬＤ５ リード
ＬＤ５ａ，ＬＤ５ｂ，ＬＤ５ｃ，ＬＤ５ｄ リード
ＬＯＤ 負荷
Ｍ１ 配線
Ｍ１Ｄ１，Ｍ１Ｄ２，Ｍ１Ｄ３ ドレイン配線
Ｍ１Ｇ ゲート配線
ＭＰ１ 金属板
ＭＰ１ａ 第１部分
ＭＰ１ｂ 第２部分
ＭＰ１ｃ 第３部分
ＭＰ２ 金属板
ＭＰ２ａ 第１部分
ＭＰ２ｂ 第２部分
ＭＰ２ｃ 第３部分
ＭＲ 封止部
ＭＲａ 上面
ＭＲｂ 裏面
Ｎ１ 出力ノード
ＯＣＰ 過電流保護回路
ＯＰ 開口部
Ｐ１ 位置
ＰＤ パッド
ＰＤ，ＰＤＣ１，ＰＤＣ２，ＰＤＣ２ａ，ＰＤＣ２ｂ パッド
ＰＤＣ３，ＰＤＣ４，ＰＤＣ５，ＰＤＨＧ パッド
ＰＤＨＳ１ａ，ＰＤＨＳ１ｂ，ＰＤＨＳ２，ＰＤＨＳ３ パッド
ＰＤＨＳ３ａ，ＰＤＨＳ３ｂ，ＰＤＨＳ４，ＰＤＨＳ１０３ パッド
ＰＤＬＧ，ＰＤＬＳ１，ＰＤＬＳ３，ＰＤＬＳ４ パッド
ＰＦ，ＰＧ パッケージ
ＰＷＬ ｐ型ウエル
ＱＨ１ パワーＭＯＳ（パワーＭＯＳＦＥＴ）
ＱＬ１ パワーＭＯＳ（パワーＭＯＳＦＥＴ）
ＱＳ１ センスＭＯＳ（センスＭＯＳＦＥＴ）
ＲＧ１ メインＭＯＳ領域
ＲＧ２ センスＭＯＳ領域
ＲＳＴ 抵抗
ＲＶ１ 抵抗成分
Ｓ１，Ｓ２ ソース
Ｄ１，Ｄ２ ドレイン
ＳＤ１，ＳＤ２，ＳＤ３，ＳＤ４ 接着層
ＳＭ１，ＳＭ１ａ，ＳＭ１ｂ，ＳＭ１ｃ，ＳＭ１ｄ 半導体装置
ＳＭ１ｅ，ＳＭ１ｆ，ＳＭ１ｇ，ＳＭ１ｈ 半導体装置
ＳＭＣＰＣ，ＳＭＣＰＬ 半導体装置
ＴＥ１，ＴＥ２，ＴＥ３、ＴＥ４，ＴＥ５，ＴＥ６，ＴＥ７，ＴＥ８ 端子
ＴＲ１，ＴＲ２ トランジスタ
ＶＩＮ 電位
ＷＡ ワイヤ（ボンディングワイヤ）
Ｘ 第１方向
Ｙ 第２方向

Claims (13)

  1. 第１チップ搭載部と、
    第１導電体部と、
    第１主面および前記第１主面とは反対側の第１裏面を有し、前記第１裏面が前記第１チップ搭載部に接合された第１半導体チップと、
    前記第１半導体チップ、前記第１チップ搭載部および前記第１導電体部の少なくとも一部を封止する封止部と、
    を有する半導体装置であって、
    前記第１半導体チップには、ドレイン同士が電気的に接続されかつゲート同士が電気的に接続された第１ＭＯＳＦＥＴおよび第２ＭＯＳＦＥＴが形成されており、
    前記第１ＭＯＳＦＥＴは、前記第１半導体チップの前記第１主面の第１領域に形成され、
    前記第２ＭＯＳＦＥＴは、前記第１ＭＯＳＦＥＴに流れる電流検出用の素子であり、かつ、前記第１半導体チップの前記第１主面の第２領域に形成されており、
    前記第２領域は前記第１領域よりも面積が小さく、
    前記第１および第２ＭＯＳＦＥＴのゲートに電気的に接続された第１ゲートパッドと、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第１および第２ソースパッドと、前記第２ＭＯＳＦＥＴのソースに電気的に接続された第３ソースパッドとが、前記第１半導体チップの前記第１主面に形成され、
    前記第１および第２ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第１半導体チップの前記第１裏面に形成され、
    前記第１半導体チップの前記第１ソースパッドと前記第１導電体部とが、第１導体板を介して電気的に接続されており、
    前記第１ソースパッドは、前記第１ＭＯＳＦＥＴに流れる電流を出力するためのパッドであり、
    前記第２ソースパッドは、前記第１ＭＯＳＦＥＴのソース電圧を検知するためのパッドであり、
    前記第１ソースパッドは、前記第１領域に形成された第１ソース用配線により形成されており、
    前記第２ソースパッドは、第２ソース用配線により形成されており、
    前記第２ソース用配線は、一端が前記第１ソース用配線に接続しており、
    平面視において、前記第２ソースパッドは前記第１導体板と重ならない位置にあり、かつ、前記第２ソース用配線と前記第１ソース用配線との接続部は、前記第１導体板と重なる位置にあることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記第１半導体チップの前記第１主面において、前記第２ソース用配線は、前記第１ソース用配線と同層に形成され、かつ前記第１および第２領域以外の領域に形成されていることを特徴とする半導体装置。
  3. 請求項２記載の半導体装置において、
    前記第１ソース用配線と前記第２ソース用配線とは一体的に形成され、前記第１ソース用配線と前記第２ソース用配線との間のスリットによって分割されており、
    平面視において、前記スリットの端部は前記第１導体板と重なる位置にあることを特徴とする半導体装置。
  4. 請求項３記載の半導体装置において、
    前記第１導体板は、金属板であることを特徴とする半導体装置。
  5. 請求項４記載の半導体装置において、
    前記第１導体板は、銅、銅合金、アルミニウム、またはアルミニウム合金からなることを特徴とする半導体装置。
  6. 請求項５記載の半導体装置において、
    前記第２ソースパッドは、前記第２ソース用配線および前記第１ソース用配線を介して、前記第１領域に形成された前記第１ＭＯＳＦＥＴのソース領域と電気的に接続されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    第２チップ搭載部と、
    第２主面および前記第２主面とは反対側の第２裏面を有し、前記第２裏面が前記第２チップ搭載部に接合された第２半導体チップと、
    を更に有し、
    前記第２半導体チップおよび前記第２チップ搭載部の少なくとも一部は前記封止部により封止されており、
    前記第２半導体チップには、前記第１および第２ＭＯＳＦＥＴを制御する制御回路が形成されており、
    前記第２半導体チップの前記第２主面に第１、第２および第３パッドが形成されており、
    前記第１ゲートパッドは、第１ワイヤを介して前記第２半導体チップの前記第１パッドに電気的に接続され、
    前記第２ソースパッドは、第２ワイヤを介して前記第２半導体チップの前記第２パッドに電気的に接続され、
    前記第３ソースパッドは、第３ワイヤを介して前記第２半導体チップの前記第３パッドに電気的に接続されていることを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第２ＭＯＳＦＥＴを流れる電流に応じて、前記第１ＭＯＳＦＥＴが制御されることを特徴とする半導体装置。
  9. 請求項８記載の半導体装置において、
    前記制御回路は、
    前記第２半導体チップ内において前記第１パッドに接続され、前記第１および第２ＭＯＳＦＥＴのゲートにゲート信号を供給するための第１駆動回路と、
    前記第２半導体チップ内において前記第２パッドおよび前記第３パッドに接続され、前記第２パッドの入力電圧と前記第３パッドの入力電圧とが同じになるように、前記第２ＭＯＳＦＥＴに流れる電流を制御する第１回路と、
    を有していることを特徴とする半導体装置。
  10. 請求項９記載の半導体装置において、
    前記第１半導体チップの前記第１主面に、前記第１ＭＯＳＦＥＴのソースに電気的に接続された第４ソースパッドが形成されており、
    前記第２半導体チップの前記第２主面に第４パッドが形成されており、
    前記第４ソースパッドは、第４ワイヤを介して前記第２半導体チップの第４パッドに電気的に接続され、
    前記第２半導体チップ内において、前記第４パッドは前記第１駆動回路に接続されていることを特徴とする半導体装置。
  11. 請求項１０記載の半導体装置において、
    前記第２半導体チップ内において、前記第２および第３パッドは前記第１駆動回路に接続されていないことを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第４ソースパッドは、前記第１ソース用配線により形成されていることを特徴とする半導体装置。
  13. 請求項１２記載の半導体装置において、
    前記第１導電体部上に搭載された第３半導体チップと、前記封止部により少なくとも一部が封止された第２導電体部とを更に有し、
    前記第３半導体チップは、第３主面および前記第３主面とは反対側の第３裏面を有し、かつ前記第３裏面が前記第１導電体部に接合されており、
    前記第３半導体チップには、第３ＭＯＳＦＥＴが形成されており、
    前記第３ＭＯＳＦＥＴのゲートに電気的に接続された第２ゲートパッドと、前記第３ＭＯＳＦＥＴのソースに電気的に接続された第５ソースパッドとが、前記第３半導体チップの前記第２主面に形成され、
    前記第３ＭＯＳＦＥＴのドレインに電気的に接続されたドレイン電極が、前記第３半導体チップの前記第３裏面に形成され、
    前記第５ソースパッドと前記第２導電体部とは、第２導体板を介して電気的に接続され、
    前記第２半導体チップの前記第２主面に第５パッドが形成されており、
    前記第２ゲートパッドは、第５ワイヤを介して前記第２半導体チップの前記第５パッドに電気的に接続され、
    前記制御回路は、前記第２半導体チップ内において前記第５パッドに接続されかつ前記第３ＭＯＳＦＥＴのゲートにゲート信号を供給するための第２駆動回路を有していることを特徴とする半導体装置。
JP2011184430A 2011-08-26 2011-08-26 半導体装置 Active JP5755533B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2011184430A JP5755533B2 (ja) 2011-08-26 2011-08-26 半導体装置
US13/589,160 US9418986B2 (en) 2011-08-26 2012-08-19 Semiconductor device
CN201210308191.9A CN102956619B (zh) 2011-08-26 2012-08-24 半导体器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2011184430A JP5755533B2 (ja) 2011-08-26 2011-08-26 半導体装置

Related Child Applications (1)

Application Number Title Priority Date Filing Date
JP2015081368A Division JP5905622B2 (ja) 2015-04-13 2015-04-13 半導体装置

Publications (2)

Publication Number Publication Date
JP2013045996A JP2013045996A (ja) 2013-03-04
JP5755533B2 true JP5755533B2 (ja) 2015-07-29

Family

ID=47742435

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2011184430A Active JP5755533B2 (ja) 2011-08-26 2011-08-26 半導体装置

Country Status (3)

Country Link
US (1) US9418986B2 (ja)
JP (1) JP5755533B2 (ja)
CN (1) CN102956619B (ja)

Families Citing this family (50)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8916968B2 (en) 2012-03-27 2014-12-23 Infineon Technologies Ag Multichip power semiconductor device
US8866274B2 (en) 2012-03-27 2014-10-21 Infineon Technologies Ag Semiconductor packages and methods of formation thereof
US8847385B2 (en) * 2012-03-27 2014-09-30 Infineon Technologies Ag Chip arrangement, a method for forming a chip arrangement, a chip package, a method for forming a chip package
US9018744B2 (en) * 2012-09-25 2015-04-28 Infineon Technologies Ag Semiconductor device having a clip contact
JP2014086536A (ja) * 2012-10-23 2014-05-12 Renesas Electronics Corp 半導体装置および半導体装置の製造方法
CN104769840A (zh) * 2012-11-09 2015-07-08 三菱电机株式会社 共源共栅放大器
US8975739B2 (en) * 2013-01-11 2015-03-10 Xintec Inc. Package structure and method for manufacturing thereof
US8887119B2 (en) * 2013-03-12 2014-11-11 Analog Devices Technology Method and apparatus for current limit test for high power switching regulator
JP6300316B2 (ja) * 2013-07-10 2018-03-28 ルネサスエレクトロニクス株式会社 半導体装置
US9123701B2 (en) * 2013-07-11 2015-09-01 Infineon Technologies Austria Ag Semiconductor die and package with source down and sensing configuration
JP6094420B2 (ja) 2013-08-09 2017-03-15 三菱電機株式会社 半導体装置
CN110634825B (zh) * 2013-11-28 2023-04-18 罗姆股份有限公司 半导体装置
KR20160114498A (ko) * 2014-01-31 2016-10-05 르네사스 일렉트로닉스 가부시키가이샤 반도체 집적 회로 장치 및 전원 시스템
US10643929B2 (en) * 2014-05-12 2020-05-05 Texas Instruments Incorporated Cantilevered leadframe support structure for magnetic wireless transfer between integrated circuit dies
TWI504320B (zh) 2014-06-17 2015-10-11 矽品精密工業股份有限公司 線路結構及其製法
JP6354392B2 (ja) * 2014-07-03 2018-07-11 株式会社デンソー 半導体装置
EP3018710B1 (en) * 2014-11-10 2020-08-05 Nxp B.V. Arrangement of semiconductor dies
JP2017069412A (ja) * 2015-09-30 2017-04-06 ルネサスエレクトロニクス株式会社 半導体装置
CN106601710B (zh) * 2015-10-19 2021-01-29 富士电机株式会社 半导体装置以及半导体装置的制造方法
JP6755892B2 (ja) * 2016-02-08 2020-09-16 パナソニック株式会社 半導体装置
US10050025B2 (en) * 2016-02-09 2018-08-14 Texas Instruments Incorporated Power converter monolithically integrating transistors, carrier, and components
JP6011737B1 (ja) * 2016-03-14 2016-10-19 富士電機株式会社 降圧チョッパ回路
JP6011736B1 (ja) * 2016-03-14 2016-10-19 富士電機株式会社 昇圧チョッパ回路
US10128173B2 (en) * 2016-10-06 2018-11-13 Infineon Technologies Americas Corp. Common contact leadframe for multiphase applications
US10056362B2 (en) 2016-10-06 2018-08-21 Infineon Technologies Americas Corp. Multi-phase power converter with common connections
CN108282092B (zh) * 2017-01-05 2020-08-14 罗姆股份有限公司 整流ic以及使用该整流ic的绝缘型开关电源
US10153766B2 (en) * 2017-02-15 2018-12-11 Infineon Technologies Austria Ag Switch device
US11227862B2 (en) 2017-02-28 2022-01-18 Murata Manufacturing Co., Ltd. Semiconductor device
CN108511411B (zh) * 2017-02-28 2021-09-10 株式会社村田制作所 半导体装置
US10262928B2 (en) * 2017-03-23 2019-04-16 Rohm Co., Ltd. Semiconductor device
US10147703B2 (en) 2017-03-24 2018-12-04 Infineon Technologies Ag Semiconductor package for multiphase circuitry device
US10447138B2 (en) * 2017-03-28 2019-10-15 Stmicroelectronics S.R.L. Converter configured to convert a DC input voltage to a DC output voltage and including at least one resistive element
KR102008278B1 (ko) * 2017-12-07 2019-08-07 현대오트론 주식회사 파워칩 통합 모듈과 이의 제조 방법 및 양면 냉각형 파워 모듈 패키지
DE112017008277T5 (de) * 2017-12-13 2020-08-20 Mitsubishi Electric Corporation Halbleitervorrichtung und leistungsumwandlungsvorrichtung
CN112400229B (zh) * 2018-07-12 2023-12-19 罗姆股份有限公司 半导体器件
CN110808235A (zh) * 2018-08-06 2020-02-18 珠海格力电器股份有限公司 一种沟槽型绝缘栅双极型晶体管封装结构及其制作方法
JP6989462B2 (ja) * 2018-08-24 2022-01-05 株式会社東芝 電流検出回路
JP7133405B2 (ja) * 2018-09-12 2022-09-08 ルネサスエレクトロニクス株式会社 半導体装置
JP7060104B2 (ja) * 2018-09-20 2022-04-26 富士電機株式会社 半導体装置
US11830792B2 (en) * 2018-11-19 2023-11-28 Rohm Co., Ltd. Lead between a plurality of encapsulated MOSFETs
CN111415909B (zh) * 2019-01-07 2022-08-05 台达电子企业管理（上海）有限公司 多芯片封装功率模块
US11676756B2 (en) 2019-01-07 2023-06-13 Delta Electronics (Shanghai) Co., Ltd. Coupled inductor and power supply module
CN111415908B (zh) 2019-01-07 2022-02-22 台达电子企业管理（上海）有限公司 电源模块、芯片嵌入式封装模块及制备方法
US11316438B2 (en) 2019-01-07 2022-04-26 Delta Eletronics (Shanghai) Co., Ltd. Power supply module and manufacture method for same
JP7103256B2 (ja) 2019-02-13 2022-07-20 株式会社デンソー 半導体装置
JP7090044B2 (ja) * 2019-03-04 2022-06-23 ルネサスエレクトロニクス株式会社 半導体装置
US11094617B2 (en) * 2019-06-27 2021-08-17 Alpha And Omega Semiconductor (Cayman), Ltd. Semiconductor package including low side field-effect transistors and high side field-effect transistors and method of making the same
US10630080B1 (en) * 2019-06-28 2020-04-21 Alpha And Omega Semiconductor (Cayman) Ltd. Super-fast transient response (STR) AC/DC Converter for high power density charging application
JP7353482B2 (ja) 2020-05-21 2023-09-29 三菱電機株式会社 半導体装置
JP7470086B2 (ja) * 2021-09-13 2024-04-17 株式会社東芝 半導体装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2876694B2 (ja) * 1990-03-20 1999-03-31 富士電機株式会社 電流検出端子を備えたｍｏｓ型半導体装置
KR100335481B1 (ko) * 1999-09-13 2002-05-04 김덕중 멀티 칩 패키지 구조의 전력소자
JP5014534B2 (ja) 2001-04-13 2012-08-29 オンセミコンダクター・トレーディング・リミテッド Ｍｏｓｆｅｔ
JP3812447B2 (ja) * 2002-01-28 2006-08-23 富士電機デバイステクノロジー株式会社 樹脂封止形半導体装置
JP2005304210A (ja) * 2004-04-14 2005-10-27 Renesas Technology Corp 電源ドライバ装置及びスイッチング電源装置
WO2007012911A1 (en) * 2005-07-28 2007-02-01 Infineon Technologies Ag Semiconductor module for a switched-mode power supply and method for its assembly
JP4875380B2 (ja) * 2006-02-24 2012-02-15 ルネサスエレクトロニクス株式会社 半導体装置
JP4895104B2 (ja) 2006-07-06 2012-03-14 ルネサスエレクトロニクス株式会社 半導体装置
DE102006049949B3 (de) * 2006-10-19 2008-05-15 Infineon Technologies Ag Halbleitermodul mit Halbleiterchips auf unterschiedlichen Versorgungspotentialen und Verfahren zur Herstelllung desselben
JP5706251B2 (ja) * 2011-06-30 2015-04-22 ルネサスエレクトロニクス株式会社 半導体装置
JP5823798B2 (ja) * 2011-09-29 2015-11-25 ルネサスエレクトロニクス株式会社 半導体装置

Also Published As

Publication number Publication date
CN102956619B (zh) 2017-03-01
JP2013045996A (ja) 2013-03-04
US9418986B2 (en) 2016-08-16
CN102956619A (zh) 2013-03-06
US20130049137A1 (en) 2013-02-28

Similar Documents

Publication Publication Date Title
JP5755533B2 (ja) 半導体装置
JP5706251B2 (ja) 半導体装置
US10204899B2 (en) Semiconductor device with first and second chips and connections thereof and a manufacturing method of the same
JP4426955B2 (ja) 半導体装置
US8049479B2 (en) DC/DC converter package having separate logic and power ground terminals
US9711637B2 (en) Semiconductor device
JP5787784B2 (ja) 半導体装置
JP5905622B2 (ja) 半導体装置
JP5315378B2 (ja) Ｄｃ／ｄｃコンバータ用半導体装置
JP5648095B2 (ja) 半導体装置
JP2011228719A (ja) Ｄｃ／ｄｃコンバータ用半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20140326

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20150126

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20150210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150413

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20150507

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20150527

R150 Certificate of patent or registration of utility model

Ref document number: 5755533

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

S531 Written request for registration of change of domicile

Free format text: JAPANESE INTERMEDIATE CODE: R313531

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350