JP7103256B2 - 半導体装置 - Google Patents

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Description

本開示は、半導体装置に関する。
従来、特許文献１に開示されているように、複数のアクティブ領域と非アクティブ領域が形成された半導体基板を備えた半導体装置がある。
特開２０１６－１６７５２７号公報
特許文献１の半導体装置は、非アクティブ領域上にゲート配線が形成され、非アクティブ領域の両隣のアクティブ領域に表層電極が接続される。この場合、半導体装置は、表層電極がスライドしてゲート配線とショートする可能性がある。そして、半導体装置は、表層電極とゲート配線とがショートした場合、電気的特性が低下するという問題がある。
本開示は、上記問題点に鑑みなされたものであり、電気的性能を向上できる半導体装置を提供することを目的とする。
上記目的を達成するために半導体装置は、
半導体チップ（１０、１０ａ～１０ｃ）と、
半導体チップの裏面側に設けられた第１導電性部材（３０）と、
半導体チップの裏面の反対面である表面側に設けられた第２導電性部材（２０、４０）と、を備え、
半導体チップは、
素子が形成された複数のアクティブ領域（ａ１～ａ４、ａ１１～ａ１６）と、アクティブ領域間及びアクティブ領域の外周に配置された、素子が形成されない非アクティブ領域（ｎａ１～ｎａ５）と、を有した半導体基板（１１、１１ａ）と、
複数のアクティブ領域上と複数のアクティブ領域間の非アクティブ領域上に連なって配置された表層電極（１４）と、
非アクティブ領域の表面側に設けられたゲート配線として、表層電極の周辺に配置された第１ゲート配線（１２）と、表層電極に対向する位置に配置された第２ゲート配線（１３）と、を備え、
第１ゲート配線は、ポリシリコン配線とメタル配線を有し、第２ゲート配線は、メタル配線を有さずポリシリコン配線を有することを特徴とする。
このように、本開示は、表層電極が第２ゲート配線を跨いで設けられているため、表層電極がゲート配線上で分割されている場合よりも、第２ゲート配線上で表層電極がスライドすることを抑制できる。よって、本開示は、表層電極が第２ゲート配線とショートすることを抑制できる。
なお、特許請求の範囲、及びこの項に記載した括弧内の符号は、一つの態様として後述する実施形態に記載の具体的手段との対応関係を示すものであって、本開示の技術的範囲を限定するものではない。
実施形態における半導体装置の概略構成を示す断面図である。 実施形態における半導体チップの概略構成を示す平面図である。 図２のIII－III線に沿う断面図である。 図３のIV部分の拡大断面図である。 変形例１における半導体チップの概略構成を示す平面図である。 変形例２における半導体チップの概略構成を示す平面図である。 変形例３における半導体チップの概略構成を示す平面図である。
以下において、図面を参照しながら、本開示を実施するための複数の形態を説明する。各形態において、先行する形態で説明した事項に対応する部分には同一の参照符号を付して重複する説明を省略する場合がある。各形態において、構成の一部のみを説明している場合は、構成の他の部分については先行して説明した他の形態を参照し適用することができる。なお、以下においては、互いに直交する３方向をＸ方向、Ｙ方向、Ｚ方向と示す。
図１に示すように、半導体装置１００は、半導体チップ１０、ターミナル２０、ヒートシンク３１，４１、主端子３２，４２、信号端子５０、ワイヤー６０、封止樹脂部７０を備えている。このような半導体装置１００は、三相インバータを構成する６つのアームのうちの１つを構成する所謂１ｉｎ１パッケージとして知られており、たとえば車両のインバータ回路に組み入れられる。
第１ヒートシンク３１は、第１端子部材３０の一部である。第１端子部材３０は、第１ヒートシンク３１と第１主端子３２とが一体物として構成されている。詳述すると、第１端子部材３０は、第１主端子３２と、第１主端子３２よりもＺ方向の厚みが厚い第１ヒートシンク３１とを備えていると言える。第１端子部材３０は、半導体チップ１０の裏面側に設けられている。第１端子部材３０は、第１導電性部材に相当する。
第１端子部材３０は、熱伝導性及び電気伝導性に優れる金属（例えばアルミニウムや銅など）を主成分として構成されている。つまり、第１端子部材３０は、放熱部材及び電気伝導経路として用いられるため、熱伝導性及び電気伝導性を確保すべく、金属を主成分として構成されていると言える。また、第１端子部材３０は、熱伝導性及び電気伝導性に優れる金属を含む合金であってもよい。
第１ヒートシンク３１は、半導体チップ１０から発せられた熱を放熱するための部位である。詳しくは、第１ヒートシンク３１は、半導体基板１１に形成されたパワートランジスタの熱を放熱するために設けられている。第１ヒートシンク３１は、第１放熱部に相当する。図１、図３に示すように、第１ヒートシンク３１は、半導体チップ１０の裏面側の電極（例えばドレイン電極）と第１接続部８１を介して接続されている。よって、第１ヒートシンク３１は、半導体チップ１０と電気的及び機械的に接続されている。第１接続部８１は、はんだなどの導電性の接続部材を採用できる。なお、図２、図３では、図面を見やすくするために、第２端子部材４０、封止樹脂部７０の図示を省略している。
また、図１に示すように、第１ヒートシンク３１は、半導体チップ１０と対向している面の反対面が、封止樹脂部７０の裏面側から露出され放熱面となっている。本実施形態では、封止樹脂部７０の裏面と、第１ヒートシンク３１の放熱面が略面一となっている。
よって、半導体装置１００は、半導体チップ１０から発せられた熱が第１ヒートシンク３１に伝達され、第１ヒートシンク３１の放熱面から放熱される。このようにして、半導体装置１００は、半導体チップ１０が発熱したとしても、熱によって半導体チップ１０に不具合が生じることを抑制できる。
なお、第１ヒートシンク３１は、半導体チップ１０との対向面、及び、この対向面と放熱面をつなぐ側面が、封止樹脂部７０によって被覆されている。つまり、第１ヒートシンク３１は、半導体チップ１０との対向面及び側面に封止樹脂部７０が接した状態で、封止樹脂部７０で覆われている。なお、第１ヒートシンク３１における半導体チップ１０との対向面は、第１接続部８１が設けられている領域の周辺が封止樹脂部７０によって被覆されている。
図１に示すように、第１ヒートシンク３１には、第１主端子３２が連なっている。第１主端子３２は、第１ヒートシンク３１から突出した部位である。第１主端子３２は、第１ヒートシンク３１を介して、半導体チップ１０のドレイン電極と電気的に接続されている。よって、第１ヒートシンク３１は、放熱部材としての機能に加えて、電気伝導経路としての機能とを有していると言える。言い換えると、第１ヒートシンク３１は、ドレイン電極と第１主端子３２とを電気的に中継する機能を果たす。
第１主端子３２は、第１ヒートシンク３１から、Ｙ方向であって、後程説明する第２主端子４２と同じ側に延設されている。そして、第１主端子３２は、封止樹脂部７０の側面のうち、第２主端子４２と同じ面から外部に突出している。つまり、第１主端子３２は、一部が封止樹脂部７０に被覆されており、その他の部位が封止樹脂７０から突出している。
なお、本開示の第１端子部材３０は、上記構成に限定されず、第１ヒートシンク３１と第１主端子３２が別体として構成され、第１ヒートシンク３１と第１主端子３２が導電性の接続部材で接続されていてもよい。この場合は、第１ヒートシンク３１を第１導電性部材とみなすこともできる。
ターミナル２０と第２端子部材４０は、半導体チップ１０の表面側に設けられている。ターミナル２０と第２端子部材４０は、第２導電性部材に相当する。ターミナル２０と第２端子部材４０は、熱伝導性及び電気伝導性に優れる金属（例えばアルミニウムや銅など）を主成分として構成されている。つまり、ターミナル２０と第２端子部材４０は、放熱部材及び電気伝導経路として用いられるため、熱伝導性及び電気伝導性を確保すべく、金属を主成分として構成されていると言える。また、ターミナル２０と第２端子部材４０は、熱伝導性及び電気伝導性に優れる金属を含む合金であってもよい。
図１に示すように、ターミナル２０は、半導体チップ１０と第２ヒートシンク４１との間に介在する。ターミナル２０は、後程説明するワイヤー６０が第２ヒートシンク４１に接触することを抑制するために設けられている。ターミナル２０は、半導体チップ１０と第２ヒートシンク４１との熱伝導経路及び電気伝導経路の途中に位置する。ターミナル２０は、略角柱状、より詳しくは略四角柱状（換言すれば略直方体状）をなしている。よって、ターミナル２０は、電極１４との対向面、及び第２ヒートシンク４１との対向面が平坦面となっている。本実施形態では、一例として、一つのブロック状のターミナル２０を採用している。言い換えると、ターミナル２０は、板状をなしている。
図３に示すように、ターミナル２０は、半導体チップ１０の表面側の電極１４（例えばソース電極）に対向して配置されている。ターミナル２０は、第２接続部８２によって、電極１４と電気的及び機械的に接続されている。第２接続部８２は、はんだなどの導電性の接続部材を採用できる。
また、図２に示すように、ターミナル２０は、ＸＹ平面において矩形状をなしている。ターミナル２０は、二つの電極１４にわたって設けられている。また、図３に示すように、ターミナル２０は、複数のアクティブ領域ａ１～ａ４に対向するように設けられている。よって、図３に示すように、ターミナル２０は、複数のアクティブ領域ａ１～ａ４上だけではなく、非アクティブ領域ｎａ２～ｎａ４上にも配置されている。ターミナル２０は、例えば、各電極１４の表面側における全域ではなく一部と接続されている。しかしながら、ターミナル２０は、各電極１４の表面側における全域と接続されていてもよい。
第２ヒートシンク４１は、第２端子部材４０の一部である。第２端子部材４０は、第２ヒートシンク４１と第２主端子４２とが一体物として構成されている。詳述すると、第２端子部材４０は、第２主端子４２と、第２主端子４２よりもＺ方向の厚みが厚い第２ヒートシンク４１とを備えていると言える。第２端子部材４０は、半導体チップ１０の表面側に、ターミナル２０を介して設けられている。
第２ヒートシンク４１は、半導体チップ１０から発せられた熱を放熱するための部位である。詳しくは、第２ヒートシンク４１は、半導体基板１１に形成されたパワートランジスタの熱を放熱するために設けられている。第２ヒートシンク４１は、第２放熱部に相当する。図１、図３に示すように、第２ヒートシンク４１は、はんだなどの導電性の接続部材を介して、ターミナル２０と電気的及び機械的に接続されている。つまり、第２ヒートシンク４１は、電極１４と第２接続部８２及びターミナル２０などを介して接続されている。よって、ターミナル２０は、第２ヒートシンク４１と電極１４とを電気的に接続している。このように、第２ヒートシンク４１は、半導体チップ１０と電気的に接続されている。
また、図１に示すように、第２ヒートシンク４１は、半導体チップ１０と対向している面の反対面が、封止樹脂部７０の裏面側から露出され放熱面となっている。本実施形態では、封止樹脂部７０の表面と、第２ヒートシンク４１の放熱面が略面一となっている。
よって、半導体装置１００は、半導体チップ１０から発せられた熱が第２ヒートシンク４１に伝達され、第２ヒートシンク４１の放熱面から放熱される。このようにして、半導体装置１００は、半導体チップ１０が発熱したとしても、熱によって半導体チップ１０に不具合が生じることを抑制できる。
なお、第２ヒートシンク４１は、ターミナル２０との対向面、及び、この対向面と放熱面をつなぐ側面が、封止樹脂部７０によって被覆されている。つまり、第２ヒートシンク４１は、ターミナル２０との対向面及び側面に封止樹脂部７０が接した状態で、封止樹脂部７０で覆われている。なお、第２ヒートシンク４１におけるターミナル２０との対向面は、接続部材が設けられている領域の周辺が封止樹脂部７０によって被覆されている。
第２ヒートシンク４１には、第２主端子４２が連なっている。第２主端子４２は、第２ヒートシンク４１から突出した部位である。第２主端子４２は、封止樹脂部７０の側面のうち、第１主端子３２と同じ面から外部に突出している。第２主端子４２は、第２ヒートシンク４１を介して、半導体チップ１０の電極１４と電気的に接続されている。よって、第２ヒートシンク４１は、放熱部としての機能と、電気伝導経路としての機能とを有していると言える。言い換えると、第２ヒートシンク４１は、電極１４と第２主端子４２とを電気的に中継する機能を果たす。
なお、本開示の第２端子部材４０は、上記構成に限定されず、第２ヒートシンク４１と第２主端子４２が別体として構成され、第２ヒートシンク４１と第２主端子４２が導電性の接続部材で接続されていてもよい。この場合は、第２ヒートシンク４１を第１導電性部材とみなすこともできる。
ターミナル２０は、両ヒートシンク３１，４１と同じ材料で構成することができる。これによって、半導体装置１００は、半導体チップ１０の表面側及び裏面側において、熱伝導性及び電気伝導性を確保できる。
さらに、ターミナル２０は、両ヒートシンク３１，４１及び半導体基板１１と線膨張係数を異ならせてもよい。この場合、ターミナル２０の線膨張係数α１は、両ヒートシンク３１，４１の線膨張係数α２と、半導体基板１１の線膨張係数α３の間の値であると好ましい。詳述すると、これらの線膨張係数の関係は、α３＜α１＜α２とすると好ましい。このようにすることで、半導体装置１００は、ターミナル２０、両ヒートシンク３１、４１、半導体基板１１の線膨張係数差により反りを抑制できる。これに伴って、半導体装置１００は、半導体基板１１に印加される応力、半導体チップ１０と第１ヒートシンク３１との接続部や半導体チップ１０とターミナル２０との接続部に印加される応力を抑制できる。
信号端子５０は、図１に示すように、ワイヤー６０を介してパッド１６と電気的に接続されている。ワイヤー６０は、例えばボンディングによって、信号端子５０及びパッド１６と接続される。信号端子５０は、一部が封止樹脂７０で被覆されており、その他の部位が封止樹脂７０から突出している。信号端子５０は、封止樹脂部７０の側面のうち、第１主端子３２及び第２主端子４２と反対の面から外部に突出している。
このように、半導体装置１００は、Ｚ方向において、第１端子部材３０、半導体チップ１０、ターミナル２０、第２端子部材４０がこの順番で積層されて配置されている。また、半導体チップ１０、ターミナル２０、第１端子部材３０、第２端子部材４０、信号端子５０、ワイヤー６０は、一体化された構造体をなしている。そして、この構造体は、端子３２，４２，５０の一部や放熱面が露出した状態で封止樹脂部７０によって覆われている。
封止樹脂部７０は、たとえばエポキシ系樹脂からなる。封止樹脂部７０は、平面略矩形状をなしており、Ｚ方向に直交する一面、一面と反対の裏面、及び一面と裏面をつなぐ側面を有している。半導体装置１００は、封止樹脂部７０によって、半導体チップ１０や各接続箇所が保護されている。
ここで、半導体チップ１０に関して説明する。半導体チップ１０は、半導体基板１１、ゲート配線１２，１３、電極１４、絶縁部１５などを備えている。半導体基板１１は、シリコンやシリコンカーバイドなどを主成分として構成されている。つまり、半導体基板１１は、シリコン半導体やワイドバンドギャップ半導体を採用することができる。本実施形態では、一例として、シリコンカーバイドを主成分とし、パワートランジスタとしてＭＯＳＦＥＴが形成された半導体基板１１を採用する。なお、半導体基板１１は、シリコンカーバイド以外のワイドバンドギャップ半導体であっても採用できる。
また、半導体基板１１は、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）やＭＯＳＦＥＴなどのパワートランジスタが形成されている。パワートランジスタは、動作することで熱を発するため、発熱素子と言える。半導体チップ１０は、図２に示すように、平面略矩形状をなしている。
ＭＯＳＦＥＴは、Ｚ方向に電流が流れるように所謂縦型構造をなしている。半導体基板１１は、Ｚ方向の一面側（表面側）にソース電極としての電極１４が形成され、ソース電極とは反対の裏面側にドレイン電極が形成されている。ドレイン電極は、裏面のほぼ全面に形成されている。
図２に示すように、半導体基板１１の一面側には、複数のパッド１６が形成されている。パッド１６は、信号用の電極である。半導体チップ１０は、複数のパッド１６を有している。複数のパッド１６は、Ｙ方向において、電極１４の形成領域とは反対側の端部において、Ｘ方向に並んで形成されている。一つのパッド１６は、例えば、ゲート電極用として、ゲート配線と接続されている。
また、図３に示すように、半導体基板１１は、素子であるＭＯＳＦＥＴが形成された領域である複数のアクティブ領域ａ１～ａ４と、素子が形成されていない領域である非アクティブ領域ｎａ１～ｎａ５を有している。
各アクティブ領域ａ１～ａ４は、電極１４が接続される領域が形成されている。また、各アクティブ領域ａ１～ａ４は、ドレイン電流が流れる領域や、ＭＯＳＦＥＴの動作領域とも言える。本実施形態では、一例として、Ｘ方向における四箇所に複数のアクティブ領域ａ１～ａ４が形成された例を採用している。つまり、半導体基板１１は、Ｙ方向に延設された複数のアクティブ領域ａ１～ａ４がＸ方向に並んで形成されている。各アクティブ領域ａ１～ａ４は、間隔をあけて形成されている。
なお、本開示は、一例として、四つのアクティブ領域ａ１～ａ４が形成された例を採用している。しかしながら、本開示は、これに限定されず、二つのアクティブ領域が形成されていてもよく、五つ以上のアクティブ領域が形成されていてもよい。
非アクティブ領域ｎａ１～ｎａ５上には、後程説明するゲート配線が配置される。非アクティブ領域ｎａ１～ｎａ５は、アクティブ領域間及びアクティブ領域の外周に配置される。非アクティブ領域ｎａ１～ｎａ５には、ガードリングなどの耐圧構造部などが形成される。
第２非アクティブ領域ｎａ２は、第１アクティブ領域ａ１と第２アクティブ領域ａ２の間に形成されている。第３非アクティブ領域ｎａ３は、第２アクティブ領域ａ２と第３アクティブ領域ａ３の間に形成されている。第４非アクティブ領域ｎａ４は、第３アクティブ領域ａ３と第４アクティブ領域ａ４の間に形成されている。第１非アクティブ領域ｎａ１と第５非アクティブ領域ｎａ５は、アクティブ領域ａ１～ａ４の外周に形成されている。
なお、図３では、アクティブ領域ａ１～ａ４の外周に形成された非アクティブ領域に符号ｎａ１，ｎａ５を付与している。しかしながら、第１非アクティブ領域ｎａ１と第５非アクティブ領域ｎａ５は、アクティブ領域ａ１～ａ４の外周を囲う連続した非アクティブ領域とみなすことができる。よって、本実施形態では、四つの非アクティブ領域ｎａ１～ｎａ５が形成されていると言える。しかしながら、本開示は、これに限定されず、アクティブ領域の個数に応じた数の非アクティブ領域が形成されていればよい。
図２、図３に示すように、非アクティブ領域ｎａ１～ｎａ５上には、ゲート配線１２，１３が形成されている。ゲート配線１２，１３は、ＭＯＳＦＥＴのゲートに電圧を印加するための配線である。ゲート配線１２，１３は、パッド１６の電気的に接続されている。ゲート配線１２，１３は、絶縁層としての絶縁部１５で覆われている。
半導体チップ１０は、ゲート配線として、第１ゲート配線１２と第２ゲート配線が形成されている。第１ゲート配線１２は、ポリシリコン配線としてのポリシリコン層１２ａに、メタル配線としてのアルミ層１２ｂが積層されている。一方、第２ゲート配線１３は、ポリシリコン配線としてのポリシリコン層は有しているものの、アルミ層などのメタル配線は有していない。つまり、第２ゲート配線１３は、第１ゲート配線１２からアルミ層１２ｂを除いた配線とみなすことができる。このため、第２ゲート配線１３は、第１ゲート配線１２よりもＺ方向の厚みが薄い。
第１ゲート配線１２は、第１非アクティブ領域ｎａ１、第３非アクティブ領域ｎａ３、第５非アクティブ領域ｎａ５上に形成されている。よって、第１ゲート配線１２は、電極１４を囲うように形成されている。一方、第２ゲート配線１３は、第２非アクティブ領域ｎａ２と第４非アクティブ領域ｎａ４上に形成されている。
電極１４は、表層電極に相当する。図２、図３に示すように、電極１４は、アクティブ領域ａ１～ａ４の表面側に配置され、アクティブ領域ａ１～ａ４と電気的に接続されている。本実施形態では、第１アクティブ領域ａ１及び第２アクティブ領域ａ２と電気的に接続された電極１４と、第３アクティブ領域ａ３及び第４アクティブ領域ａ４と電気的に接続された電極１４の二つが形成された例を採用している。
また、電極１４は、絶縁部１５を介して第２ゲート配線１３を跨いで設けられている。図４に示すように、電極１４は、アクティブ領域ａ１～ａ４と接続される接続部１４１と、第２ゲート配線１３上に配置され二つの接続部１４１間に連なる架橋部１４２とを含んでいる。接続部１４１と架橋部１４２は、連続的に設けられている。つまり、電極１４は、接続部１４１と架橋部１４２とが、ひと続きに形成された電極層と言える。
架橋部１４２は、絶縁部１５を介して第２ゲート配線１３上に配置されている。このように、電極１４は、第２ゲート配線１３及び絶縁部１５上にも設けられているため、部分的に、第２ゲート配線１３及び絶縁部１５の分だけ盛り上がった形状をなしている。よって、第２ゲート配線１３は、電極１４で挟まれるように形成されている。また、第２ゲート配線１３は、半導体基板１１と電極１４で囲まれているとも言える。
なお、図４では、アクティブ領域ａ１，ａ２と非アクティブ領域ｎａ２とを区別するために、半導体基板１１の表面だけハッチングを異ならせている。よって、アクティブ領域ａ１，ａ２と非アクティブ領域ｎａ２は、半導体基板１１の表面に形成されているわけではない。
以上のように、半導体装置１００は、電極１４が第２ゲート配線１３を跨いで設けられている。このため、半導体装置１００は、電極１４がゲート配線上で分割されている場合よりも、第２ゲート配線１３上で電極がスライドすることを抑制できる。よって、半導体装置１００は、電極１４が第２ゲート配線１３とショートすることを抑制できる。
また、第２ゲート配線１３は、第１ゲート配線１２とは異なり、ポリシリコン配線は有しているもののメタル配線は有していない。このため、半導体装置１００は、電極１４がスライドしたとしても、電極１４が第２ゲート配線１３とショートすることを抑制できる。つまり、半導体装置１００は、Ｘ方向に電極１４がスライドしたとしても、電極１４が第２ゲート配線１３とショートすることを抑制できる。このように、半導体装置１００は、電気的性能を向上できる。
さらに、上記のように、電極１４は、電極表面に第２接続部８２が設けられる。そこで、電極１４の電極表面は、第２接続部８２との接合力を向上させるための表面処理が施されていてもよい。表面処理は、酸化防止処理や、はんだの濡れ性向上のための処理などである。本実施形態では、表面処理の一例としてめっき処理を施している。よって、電極１４は、電極表面にめっき層１４３が形成されている。これによって、半導体装置１００は、表面処理を施していない場合よりも、半導体チップ１０とターミナル２０との接続状態を向上できる。
また、本実施形態では、ターミナル２０と第１ゲート配線１２の一部とが対向するように設けられた例を採用している。図２に示すように、電極１４間に配置された第１ゲート配線１２は、ターミナル２０の対向領域に配置されている。しかしながら、ターミナル２０は、第１ゲート配線１２と対向しない位置に設けられていてもよい。つまり、第１ゲート配線１２は、ターミナル２０の対向領域には設けず、ターミナル２０の対向領域の周辺にのみ設けるようにしてもよい。
なお、第１ゲート配線１２及び第２ゲート配線１３の構成は、上記に限定されない。第１ゲート配線１２は、非アクティブ領域の表面側に設けられたゲート配線であり、電極１４の周辺に配置されていればよい。つまり、第１ゲート配線１２は、電極１４に対向する位置（対向領域）に設けられていなければよい。一方、第２ゲート配線１３と、非アクティブ領域の表面側に設けられたゲート配線であり、電極１４に対向する位置に設けられていればよい。つまり、第２ゲート配線１３は、半導体基板１１と電極１４との間に設けられていればよい。
以上、本開示の好ましい実施形態について説明した。しかしながら、本開示は、上記実施形態に何ら制限されることはなく、本開示の趣旨を逸脱しない範囲において、種々の変形が可能である。以下に、本開示のその他の形態として、変形例１～３に関して説明する。上記実施形態及び変形例１～３は、夫々単独で実施することも可能であるが、適宜組み合わせて実施することも可能である。本開示は、実施形態において示された組み合わせに限定されることなく、種々の組み合わせによって実施可能である。
（変形例１）
変形例１の半導体装置は、半導体チップ１０ａの構成が上記実施形態と異なる。図５に示すように、半導体チップ１０ａは、感温ダイオード１７が設けられている。また、本実施形態では、一例として、ターミナル２０の対向領域に感温ダイオード１７が設けられた例を採用している。感温ダイオード１７は、半導体基板１１の温度を検出するために設けられている。
感温ダイオード１７は、非導通領域に設けられている。つまり、感温ダイオード１７は、非アクティブ領域に設けられている。また、感温ダイオード１７は、アノード側に第１配線１７ａを介して第１パッド１６ａが電気的に接続されており、カソード側に第２配線１７ｂを介して第２パッド１６ｂが電気的に接続されている。
変形例１の半導体装置は、半導体装置１００と同様の効果を奏することができる。さらに、変形例１の半導体装置は、半導体基板１１の温度を出力することができる。
（変形例２）
変形例２の半導体装置は、半導体チップ１０ｂの構成が変形例１と異なる。図６に示すように、半導体チップ１０ｂは、ターミナル２０を対向しない位置に感温ダイオード１７が設けられている。つまり、半導体チップ１０ｂは、ターミナル２０の対向領域の周辺に感温ダイオード１７が設けられている。変形例２の半導体装置は、変形例１の半導体装置と同様の効果を奏することができる。
（変形例３）
変形例３の半導体装置は、半導体基板１１ａの構成が上記実施形態と異なる。図７に示すように、半導体チップ１０ｃは、半導体基板１１ａを備えている。半導体基板１１ａは、第１アクティブ領域ａ１１、第２アクティブ領域ａ１２、第３アクティブ領域ａ１３、第４アクティブ領域ａ１４、第５アクティブ領域ａ１５、第６アクティブ領域ａ１６が形成されている。半導体基板１１ａは、これらのアクティブ領域ａ１１～ａ１６の間と周囲に非アクティブ領域が形成されている。
半導体基板１１ａは、第１アクティブ領域ａ１１、第３アクティブ領域ａ１３、第５アクティブ領域ａ１５がＹ方向に並んで配置され、第２アクティブ領域ａ１２、第４アクティブ領域ａ１４、第６アクティブ領域ａ１６がＹ方向に並んで配置されている。また、半導体基板１１ａは、第１アクティブ領域ａ１１と第２アクティブ領域ａ１２がＸ方向に並んで配置されている。同様に、半導体基板１１ａは、第３アクティブ領域ａ１３と第４アクティブ領域ａ１４がＸ方向に並んで配置されている。そして、半導体基板１１ａは、第５アクティブ領域ａ１５と第６アクティブ領域ａ１６がＸ方向に並んで配置されている。
電極１４は、三箇所に設けられている。一つ目の電極１４は、第１アクティブ領域ａ１１と第２アクティブ領域ａ１２とにわたって設けられている。二つ目の電極１４は、第３アクティブ領域ａ１３と第４アクティブ領域ａ１４とにわたって設けられている。そして、三つ目の電極１４は、第５アクティブ領域ａ１５と第６アクティブ領域ａ１６とにわたって設けられている。
なお、以下では、Ｙ方向に並んで配置された第１アクティブ領域ａ１１、第３アクティブ領域ａ１３、第５アクティブ領域ａ１５をまとめて第１アクティブ列と称する。同様に、第２アクティブ領域ａ１２、第４アクティブ領域ａ１４、第６アクティブ領域ａ１６をまとめて第２アクティブ列と称する。また、第１アクティブ領域ａ１１と第２アクティブ領域ａ１２を第１アクティブ行、第３アクティブ領域ａ１３と第４アクティブ領域ａ１４を第２アクティブ行、第５アクティブ領域ａ１５と第６アクティブ領域ａ１６を第３アクティブ行と称する。
第１ゲート配線１２は、アクティブ領域ａ１１～ｓ１６の周囲、第１アクティブ行と第２アクティブ行との間、及び、第２アクティブ行と第３アクティブ行との間に形成された非アクティブ領域上に配置されている。一方、第２ゲート配線１３は、第１アクティブ列と第２アクティブ列との間に形成された非アクティブ領域上に配置されている。
なお、半導体チップ１０ｃは、第１アクティブ行と第２アクティブ行との間、及び、第２アクティブ行と第３アクティブ行との間の第１ゲート配線１２のかわりに、第２ゲート配線１３が配置されていてもよい。これによって、半導体装置は、Ｘ方向だけでなく、Ｙ方向に電極１４がスライドしたとしても、電極１４が第２ゲート配線１３とショートすることを抑制できる。
変形例３の半導体装置は、半導体装置１００と同様の効果を奏することができる。また、半導体装置は、非アクティブ領域上で電極１４を分割している場合、半導体基板の体格が同じであれば、アクティブ領域の分割数が多くなるほど、電極１４とゲート配線とがショートする可能性が高くなる。しかしながら、変形例３の半導体装置は、上記のように構成されているため、アクティブ領域の分割数が多くなってもショートを抑制できる。
１０，１０ａ，１０ｂ…半導体チップ、１１，１１ａ…半導体基板、１２…第１ゲート配線、１２ａ…ポリシリコン層、１２ｂ…アルミ層、１３…第２ゲート配線、１４…電極、１４１…接続部、１４２…架橋部、１４３…めっき層、１５…絶縁部、１６…パッド、１６ａ…第１パッド、１６ｂ…第２パッド、２０…ターミナル、３０…第１端子部材、３１…第１ヒートシンク、３２…第１主端子、４０…第２端子部材、４１…第２ヒートシンク、４２…第２主端子、５０…端子、６０…ワイヤー、１７…感温ダイオード、１７ａ…第１配線、１７ｂ…第２配線、７０…封止樹脂部、８１…第１接続部、８２…第２接続部、１００…半導体装置、ａ１，ａ１１…第１アクティブ領域、ａ２，ａ１２…第２アクティブ領域、ａ３，ａ１３…第３アクティブ領域、ａ４，ａ１４…第４アクティブ領域、ａ１５…第５アクティブ領域、ａ１６…第６アクティブ領域、ｎａ１…第１非アクティブ領域、ｎａ２…第２非アクティブ領域、ｎａ３…第３非アクティブ領域、ｎａ４…第４非アクティブ領域、ｎａ５…第５非アクティブ領域

Claims (10)

  1. 半導体チップ（１０、１０ａ～１０ｃ）と、
    前記半導体チップの裏面側に設けられた第１導電性部材（３０）と、
    前記半導体チップの裏面の反対面である表面側に設けられた第２導電性部材（２０、４０）と、を備え、
    前記半導体チップは、
    素子が形成された複数のアクティブ領域（ａ１～ａ４、ａ１１～ａ１６）と、前記アクティブ領域間及び前記アクティブ領域の外周に配置された、前記素子が形成されない非アクティブ領域（ｎａ１～ｎａ５）と、を有した半導体基板（１１、１１ａ）と、
    複数の前記アクティブ領域上と複数の前記アクティブ領域間の前記非アクティブ領域上に連なって配置された表層電極（１４）と、
    前記非アクティブ領域の前記表面側に設けられたゲート配線として、前記表層電極の周辺に配置された第１ゲート配線（１２）と、前記表層電極に対向する位置に配置された第２ゲート配線（１３）と、を備え、
    前記第１ゲート配線は、ポリシリコン配線とメタル配線を有し、前記第２ゲート配線は、メタル配線を有さずポリシリコン配線を有する半導体装置。
  2. 前記第１導電性部材は、前記半導体チップから発せられた熱を放熱する第１放熱部（３１）を含んでおり、
    前記第２導電性部材は、前記半導体チップから発せられた熱を放熱する第２放熱部（４１）を含んでいる請求項１に記載の半導体装置。
  3. 前記第２導電性部材は、前記第２放熱部と前記半導体チップとの間に、前記表層電極と前記第２放熱部とを電気的に接続しているターミナル（２０）を有し、
    前記ターミナルの線膨張係数は、前記第１放熱部及び前記第２放熱部と、前記半導体基板との間の値である請求項２に記載の半導体装置。
  4. 半導体チップ（１０、１０ａ～１０ｃ）と、
    前記半導体チップの裏面側に設けられた第１導電性部材（３０）と、
    前記半導体チップの裏面の反対面である表面側に設けられた第２導電性部材（２０、４０）と、を備え、
    前記半導体チップは、
    素子が形成された複数のアクティブ領域（ａ１～ａ４、ａ１１～ａ１６）と、前記アクティブ領域間及び前記アクティブ領域の外周に配置された、前記素子が形成されない非アクティブ領域（ｎａ１～ｎａ５）と、を有した半導体基板（１１、１１ａ）と、
    複数の前記アクティブ領域上と複数の前記アクティブ領域間の前記非アクティブ領域上に連なって配置された表層電極（１４）と、
    前記非アクティブ領域の前記表面側に設けられたゲート配線として、前記表層電極の周辺に配置された第１ゲート配線（１２）と、前記表層電極に対向する位置に配置された第２ゲート配線（１３）と、を備え、
    前記第１導電性部材は、前記半導体チップから発せられた熱を放熱する第１放熱部（３１）を含んでおり、
    前記第２導電性部材は、前記半導体チップから発せられた熱を放熱する第２放熱部（４１）を含み、前記第２放熱部と前記半導体チップとの間に、前記表層電極と前記第２放熱部とを電気的に接続しているターミナル（２０）を有し、
    前記ターミナルの線膨張係数は、前記第１放熱部及び前記第２放熱部と、前記半導体基板との間の値である半導体装置。
  5. 前記半導体チップは、前記ターミナルと対向しない位置に感温ダイオードが設けられている請求項３又は４に記載の半導体装置。
  6. 前記ターミナルは、前記第１ゲート配線と対向しない位置に設けられている請求項３乃至５のいずれか１項に記載の半導体装置。
  7. 前記半導体チップは、非導通領域に感温ダイオード（１７）が設けられている請求項１乃至４のいずれか１項に記載の半導体装置。
  8. 前記半導体基板は、シリコン半導体である請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記半導体基板は、ワイドバンドギャップ半導体である請求項１乃至７のいずれか１項に記載の半導体装置。
  10. 前記表層電極は、電極表面に導電性の接続部材が設けられるものであり、
    前記電極表面は、前記接続部材との接合力を向上させるための表面処理が施されている請求項１乃至９のいずれか１項に記載の半導体装置。
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