JP5429413B2 - 半導体装置 - Google Patents

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Description

本発明は、パワー半導体素子が複数搭載された半導体装置に関する。
図９を参照してパワー半導体素子を用いた一般的な半導体装置について説明する。図９は２並列回路の半導体装置の平面図である。絶縁材１６の上に配線金属板１００が設けられる。絶縁材１６の下部には放熱用の金属部材等が配置されている。配線金属板１００にはパワー半導体素子が固着されている。パワー半導体素子はＩＧＢＴと還流ダイオードである。具体的にはＩＧＢＴ２０とこれに並列に接続される還流ダイオード２２、及びＩＧＢＴ２４とこれに並列に接続される還流ダイオード２６である。なお、ＩＧＢＴの表面電極とはエミッタを、裏面電極とはコレクタを意味し、ＩＧＢＴのゲートとはゲート電極を意味するものとする。また、還流ダイオードの表面電極とはアノードを、裏面電極とはカソードを意味するものとする。
この半導体装置は、Ｐ側主電極端子３０、Ｎ側主電極端子３２とゲート電極端子（図示せず）を備える。これらの電極端子は、ワイヤ４０ａ、４０ｂ、４２ａ及び４２ｂによりパワー半導体素子または配線金属板１００に接続されている。そしてこのような構成は、樹脂ケース（ケース内充填樹脂を含む）４４によりパッケージングされている。しかし、上述の各電極端子の一部及び金属部材の裏面は樹脂ケース４４から露出する。
ＩＧＢＴ２０及び２４と還流ダイオード２２及び２６の裏面電極は配線金属板１００へ固着される。これによってそれぞれの裏面電極同士が電気的に接続される。そして配線金属板１００はワイヤ４０ａ及び４０ｂによりＰ側主電極端子３０へ接続される。その一方で、ＩＧＢＴ２０と還流ダイオード２２はワイヤ４２ａで接続され、ＩＧＢＴ２４と還流ダイオード２６はワイヤ４２ｂで接続される。
さらに、ワイヤ４２ａ及び４２ｂは表面電極とＮ側主電極端子３２を接続する。このように接続されてＩＧＢＴ２０及び２４と還流ダイオード２２及び２６がそれぞれ並列回路を構成し２並列回路の半導体装置となっている。
その他半導体装置の構成は例えば特許文献１、２に記載されている。
特開平０８−１９１１３０号公報 特開平０５−３４７３７７号公報
図９に記載の半導体装置の電流経路は２通り考えられる。一方は、Ｐ側主電極端子３０から、ＩＧＢＴ２０と還流ダイオード２２からなる回路（第１回路という）を経てＮ側主電極端子３２へ至る電流経路である。この電流経路は図９において実線及び破線の矢印で示される第１電流経路１０２である。他方の電流経路はＰ側主電極端子３０から、ＩＧＢＴ２４と還流ダイオード２６からなる回路（第２回路という）を経てＮ側主電極端子３２へ至る電流経路である。この電流経路は図９において実線及び破線の矢印で示される第２電流経路１０４である。
半導体装置の長寿命化のためには、第１回路に流れる電流と第２回路に流れる電流が均等であることが好ましい。よって、第１電流経路１０２と第２電流経路１０４は電流経路長が均等になることが好ましい。しかしながら図９に示されるように、第１電流経路１０２と第２電流経路１０４の長さが異なると両者の電流が不均等となる問題があった。この電流不均等は、第１電流経路１０２にて発生する損失と第２電流経路１０４にて発生する損失の不均等を意味する。よって、相対的に損失の大きいパワー半導体デバイス（図９ではＩＧＢＴ２０と還流ダイオード２２）の寿命が低下し、結果として半導体装置の長寿命化ができない問題があった。
また、半導体装置全体の省スペース化の要求から設計自由度が制限され、具体的には主電極端子における外部端子接続部の位置を市場要求に合わせて設計する必要があることから、複数の電流経路の長さを均等にすることは現実的には困難である問題もあった。
本発明は、上述のような課題を解決するためになされたもので、半導体装置全体の省スペース化の要求を満たし、かつ電流経路の長さの不均等による半導体装置の寿命低下を回避できる半導体装置を提供することを目的とする。
本発明に係る半導体装置は、配線金属板と、第１部分と、第２部分と、該第１部分と隣接した外部端子接続部と、該第１部分と該第２部分の間に該第１部分と該第２部分よりも幅が狭くなるように形成された狭幅部とを有する第１主電極端子と、第２主電極端子と、表面電極と裏面電極を有し、該裏面電極が該配線金属板に固着された複数のパワー半導体素子と、該第２部分と該表面電極を接続する第１ワイヤと、該第２主電極端子と該配線金属板を接続する第２ワイヤとを備え、該外部端子接続部は該第１主電極端子の中央を避けて形成され、該狭幅部から該複数のパワー半導体素子までの電流経路長は均等であることを特徴とする。
本発明によれば、半導体装置全体の省スペース化の要求を満たし、かつ電流経路の長さの不均等による半導体装置の寿命低下を回避する半導体装置を製造できる。
本発明の実施の形態１に係る半導体装置の断面図である。 本発明の実施の形態１に係る半導体装置の平面図である。 本発明の実施の形態１に係る半導体装置の電流経路を示す平面図である。 本発明の実施の形態１に係る半導体装置の等価回路図である。 本発明の実施の形態１に係る半導体装置の変形例を示す回路図である。 本発明の実施の形態２に係る半導体装置の平面図である。 本発明の実施の形態２に係る半導体装置の電流経路を示す平面図である。 パッケージとしてモールド樹脂を採用した場合の断面図である。 ２並列回路の半導体装置の平面図である。
実施の形態１．
図１乃至図５を参照して本発明の実施の形態１を説明する。なお、同一又は対応する構成要素には同一の符号を付して複数回の説明を省略する場合がある。他の実施形態でも同様である。
図１は本発明の実施の形態１に係る半導体装置の断面図である。半導体装置１０は放熱用の銅などで製造されたベース板１２を備える。ベース板１２の上には絶縁配線基板が固着される。絶縁配線基板は、セラミック等の絶縁材１６の上に配線金属板として銅やアルミなどの導電材からなる配線パターン１８を備え、絶縁材１６の下に導電材のベタパターン１４を備える。ベタパターン１４とベース板１２とがはんだなどを介して接合される。配線パターン１８にはＩＧＢＴ２０の裏面電極と還流ダイオード２２の裏面電極が固着される。なお、ＩＧＢＴや還流ダイオードをパワー半導体素子と称することがある。
ここで、図２を参照して配線パターン１８の形状とパワー半導体素子の電気的接続について説明する。図２は本発明の実施の形態１に係る半導体装置の平面図である。パワー半導体素子として、ＩＧＢＴ２０とこれに並列に接続される還流ダイオード２２（第１並列回路Ｃ１という）、ＩＧＢＴ２４とこれに並列に接続される還流ダイオード２６（第２並列回路Ｃ２という）を備える。ＩＧＢＴ２０、還流ダイオード２２、ＩＧＢＴ２４、及び還流ダイオード２６の裏面電極（コレクタまたはドレイン、及びカソード）ははんだ等により配線パターン１８へ固着される。これによってそれぞれの裏面電極同士が配線パターン１８を介して電気的に接続される。
そして配線パターン１８はワイヤ４０ａ及び４０ｂによりＰ側主電極端子３０へ接続される。Ｐ側主電極端子３０は外部に接続される外部端子接続部３４を備える。外部端子接続部３４はＰ側主電極端子３０の中央を避けた場所に形成されている。ＩＧＢＴ２０と還流ダイオード２２の表面電極（エミッタまたはソース、及びアノード）はワイヤ４２ａにより相互に接続されかつＮ側主電極端子３２に接続される。Ｎ側主電極端子３２は外部に接続される外部端子接続部３６を備える。同様にＩＧＢＴ２４と還流ダイオード２６の表面電極（エミッタまたはソース、及びアノード）はワイヤ４２ｂにより相互に接続されかつＮ側主電極端子３２に接続されている。
配線パターン１８は、配線パターン１８がＰ側主電極端子３０とワイヤボンディングにより接続される部分と、パワー半導体素子との間に、幅が狭くなるように形成された狭幅部１８ａを有する。狭幅部１８ａは図２において破線で囲まれた部分である。狭幅部１８ａは、配線パターン１８のスリット１８ｂにより形成されるものである。配線パターン１８のうち、Ｐ側主電極端子３０とワイヤボンディングされる部分を第１部分１８ｃと称する。また、配線パターン１８のうち、パワー半導体素子が固着される部分を第２部分１８ｄと称する。狭幅部１８ａは第１部分１８ｃと第２部分１８ｄよりも幅が狭くなるように形成されている。また、狭幅部１８ａは第１部分１８ｃと第２部分１８ｄの間に配置されている。狭幅部１８ａは、狭幅部１８ａから第１並列回路Ｃ１のパワー半導体素子への電流経路長と、狭幅部１８ａから第２並列回路Ｃ２のパワー半導体素子への電流経路長とが等しくなるように形成される。
次に、図１に戻って、半導体装置１０の外部との接続について説明する。半導体装置１０はパワー半導体素子の外部との接続のためにＰ側主電極端子３０、Ｎ側主電極端子３２とゲート電極端子（図示なし）とを備える。半導体装置１０は、樹脂ケース４４で囲繞され、樹脂ケース４４内には樹脂４６が充填される。しかし、外部との接続のために上述の電極端子は封止部材である樹脂ケース４４及び樹脂４６から露出する。また、ベース板１２の裏面も樹脂ケース４４及び樹脂４６から露出する。
なお、図２では、半導体装置１０の内部の構造を可視化するために樹脂ケース４４及び樹脂４６は外形のみ表示している。後述の平面図も同様である。半導体装置１０は上述の構成を有する。図４は本発明の実施の形態１に係る半導体装置の等価回路図である。
図３を参照して、半導体装置１０の電流経路について検討する。図３は本発明の実施の形態１に係る半導体装置の電流経路を示す平面図である。半導体装置１０の電流経路は２通りである。第１電流経路はＰ側主電極端子３０から狭幅部１８ａ、第１並列回路Ｃ１を経由してＮ側主電極端子３２へ至る電流経路である。この電流経路は図３において実線及び破線の矢印で示される第１電流経路５０である。第２電流経路はＰ側主電極端子３０から狭幅部１８ａ、第２並列回路Ｃ２を経由してＮ側主電極端子３２へ至る電流経路である。この電流経路は図３において実線及び破線の矢印で示される第２電流経路５２である。
第１電流経路５０も第２電流経路５２もいったん狭幅部１８ａを経由する点で一致する。前述のとおり狭幅部１８ａから第１並列回路Ｃ１のパワー半導体素子への電流経路長は、狭幅部１８ａから第２並列回路Ｃ２のパワー半導体素子への電流経路長と等しいため、第１並列回路Ｃ１における損失と第２並列回路Ｃ２における損失は等しい。よって第１電流経路５０にて発生する損失と第２電流経路５２にて発生する損失を均等にできる。その結果、半導体装置を長寿命化できる。
ここで、本発明の実施の形態１に係る半導体装置の長寿命化は、複数の電流経路長を均等にすることを要しない。すなわち、図３の第１電流経路５０全体と第２電流経路５２全体の経路長が相違していても長寿命化の効果を得ることができる。これは、配線パターン１８の狭幅部１８ａにいったん電流を集中させることで損失不均一の問題を解消するために得られる効果である。よって、外部端子接続部３４はＰ側主電極端子３０の中央に配置する必要がなくなり、省スペース化の要請を満たすためにＰ側主電極端子３０の形状を任意に変形できる。よって省スペース化と長寿命化を両立できる。
本実施形態の半導体装置では、電流をいったん第１部分１８ｃと第２部分１８ｄの間に配置された狭幅部１８ａに集約させる。そして、当該狭幅部１８ａから等電気経路長となる場所に配置された第１並列回路Ｃ１と第２並列回路Ｃ２へ電流を分流する。言い換えれば、本発明は電流経路ごとの回路インピーダンスの不平衡を緩和し電流や損失の不均等を是正するものである。従ってこの特徴を失わない範囲で様々な変形が可能である。
図５は本発明の実施の形態１に係る半導体装置の変形例を示す回路図である。例えば、図５の回路構成のように上アーム２００、下アーム２０２を有する構成などにも本発明が適用可能である。
例えば、パワー半導体素子はＩＧＢＴ、還流ダイオードに代えてＭＯＳＦＥＴなどその他のパワー半導体素子であっても良い。
実施の形態２．
図６乃至図８を参照して本発明の実施の形態２を説明する。図６は本発明の実施の形態２に係る半導体装置の平面図である。半導体装置６０はＰ側主電極端子に狭幅部を備えることが特徴である。半導体装置６０は２つの並列回路を備え、本発明の実施の形態１に係る半導体装置１０の構成と類似点が多いので半導体装置１０との相違点のみ説明する。
Ｐ側主電極端子６２には、狭幅部６２ａが形成されている。狭幅部６２ａはスリット６２ｂにより形成される。Ｐ側主電極端子６２のうち外部と接続される部分を第１部分６２ｃと称し、Ｐ側主電極端子６２のうちワイヤ４０ａ及び４０ｂと接続される部分を第２部分６２ｄと称する。狭幅部６２ａは第１部分６２ｃと第２部分６２ｄよりも幅が狭くなるように形成されている。また、狭幅部６２ａは第１部分６２ｃと第２部分６２ｄの間に配置されている。狭幅部６２ａから第１並列回路Ｃ１のパワー半導体素子までの電気経路長は、狭幅部６２ａから第２並列回路Ｃ２のパワー半導体素子までの電気経路長と等しい。なお、これらの電流経路の全体について電気経路長が等しい必要はない。
半導体装置６０の配線パターン６４は矩形である。狭幅部６２ａは、Ｐ側主電極端子６２が配線パターン６４とワイヤボンディング接続される場所よりもパワー半導体素子と離間する位置に形成される。すなわち、パワー半導体素子とＰ側主電極端子６２の電流経路の間には狭幅部６２ａが存在する。図７は本発明の実施の形態２に係る半導体装置６０の電流経路を示す平面図である。半導体装置６０の電流経路は、第１電流経路６６と第２電流経路６８の２つであり、両者ともいったん狭幅部６２ａを経由する。よって、第１並列回路Ｃ１と第２並列回路Ｃ２の損失の不均衡を解消できるため本発明の実施の形態１に係る半導体装置１０と同様の効果を得ることができる。
半導体装置６０では、Ｐ側主電極端子６２に狭幅部６２ａを設けたが、Ｎ側主電極端子３２に狭幅部を設けても良い。そうすると、省スペース化の要請上、Ｎ側主電極端子３２を変形する場合にも半導体装置の長寿命化ができる。
ここまでの説明では、半導体装置のパッケージとして樹脂ケースを採用した例を示したが、パッケージとしてモールド樹脂を採用しても良い。具体例として本発明の実施の形態２の半導体装置６０のパッケージとしてモールド樹脂を採用した場合について図８の断面図を参照して説明する。図８はパッケージとしてモールド樹脂を採用した場合の断面図である。金属部材としてはベース板に替わって銅箔（薄板）８０が、絶縁材としては絶縁基板に替わってエポキシ等の熱硬化の高熱伝導樹脂シート８２が、配線金属板として配線パターン６４に替わって銅などからなり配線としてだけでなく放熱部材として機能するヒートシンク８４がそれぞれ用いられて構成される。そして、パワー半導体素子は、ヒートシンク８４に固着され、各ワイヤも各主電極端子とパワー半導体素子の表面電極やヒートシンクとの間に接続される。そのため、半導体装置の電気的接続についてはパッケージの違いによる相違はない。そして、このような構成がトランスファーモールド技術を使って、モールド樹脂８６によって覆われる。外部との接続のために電極端子が封止樹脂から露出することや、銅箔の裏面が封止樹脂（ケース）から露出することも樹脂ケースの場合と違いはない。
本発明は２つの主電極端子間に複数の電流経路が存在する場合に広く応用できる。そのため実施の形態１及び２における主電極端子は、Ｐ側主電極端子及びＮ側主電極端子に限定されず、これらを第１主電極端子及び第２主電極端子と一般化できる。
１０ 半導体装置、 ２０，２４ ＩＧＢＴ、 ２２，２６ 還流ダイオード、 １８ 配線パターン、 １８ａ 狭幅部、 ３０ Ｐ側主電極端子、 ３２ Ｎ側主電極端子、 ５０ 第１電流経路、 ５２ 第２電流経路

Claims (1)

  1. 配線金属板と、
    第１部分と、第２部分と、前記第１部分と隣接した外部端子接続部と、前記第１部分と前記第２部分の間に前記第１部分と前記第２部分よりも幅が狭くなるように形成された狭幅部とを有する第１主電極端子と、
    第２主電極端子と、
    表面電極と裏面電極を有し、前記裏面電極が前記配線金属板に固着された複数のパワー半導体素子と、
    前記第２部分と前記表面電極を接続する第１ワイヤと、
    前記第２主電極端子と前記配線金属板を接続する第２ワイヤとを備え、
    前記外部端子接続部は前記第１主電極端子の中央を避けて形成され、
    前記狭幅部から前記複数のパワー半導体素子までの電流経路長は均等であることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05347377A (ja) * 1992-06-16 1993-12-27 Fuji Electric Co Ltd 半導体装置
JP3222341B2 (ja) * 1995-01-11 2001-10-29 株式会社日立製作所 半導体モジュール
JP2001094035A (ja) * 1999-09-27 2001-04-06 Toshiba Corp 半導体装置
JP2001308264A (ja) * 2000-04-21 2001-11-02 Toyota Industries Corp 半導体装置
JP4587378B2 (ja) * 2005-01-27 2010-11-24 東芝三菱電機産業システム株式会社 積層導体
JP5136343B2 (ja) * 2008-10-02 2013-02-06 三菱電機株式会社 半導体装置

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11177190B2 (en) 2018-06-06 2021-11-16 Fuji Electric Co., Ltd. Semiconductor device
US11373938B2 (en) 2019-11-14 2022-06-28 Hyundai Motor Company Substrate having a plurality of slit portions between semiconductor devices

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