JP2007234690A - パワー半導体モジュール - Google Patents

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Abstract

【課題】
パワー半導体モジュール内部のインダクタンスを小さくする。
【解決手段】
電源電位に主端子の一端が接続さたハイサイドパワー半導体素子と、グランド電位に主端子の一端が接続されたローサイドパワー半導体素子と、ハイサイドパワー半導体素子とローサイドパワー半導体素子とが接続される回路パタン付絶縁基板とを備え、ハイサイドパワー半導体素子の一方の表面が、回路パタン付絶縁基板上の電源配線パタンに接着し、ローサイドパワー半導体素子の他方の表面がグランド配線に接着し、ハイサイドパワー半導体素子の他方の表面と、ローサイドパワー半導体素子の一方の表面とを、出力配線の金属配線に接続する。
【選択図】図1

Description

本発明は、パワー半導体モジュール、特にGBTモジュールに関する。
IGBTモジュール等、パワー半導体モジュールでは、パワー半導体チップが、樹脂絶縁層を有する絶縁金属基板、または、セラミックス基板にはんだ接着され、アルミワイヤボンディング又はリードフレームのはんだ接着で絶縁金属基板、又は、セラミックス基板の金属回路パタンと電気的に接続される。さらに、主として大電力容量のパワー半導体モジュールで採用されているセラミックス基板の場合には、パワー半導体チップ搭載セラミックス基板は、放熱板である銅等の金属ベースにはんだ接着される。以上の構造体が、主端子、制御端子がインサート成型された樹脂ケース中に収められ、全体がシリコーンゲル等の樹脂で封止される。また、最近の封止形態としては、全体をエポキシ樹脂でトランスファモールドする構造も実現されている。この場合は、樹脂ケース無しで、リードフレームで構成される端子とともにパワー半導体素子はトランスファモールドされる。
IGBT等のパワー半導体は、スイッチング損失低減のためのスイッチングの高速化が着実に進展してきている。スイッチングが高速化されると、スイッチング時の電流時間変化であるdi/dtが大きくなり、主配線の寄生インダクタンスLsの影響で、Vs=Lsxdi/dtで決定されるサージ電圧Vsが発生する。このことは、スイッチング損失の低損失化のために高速化したにもかかわらず、スイッチング損失を増大させてしまう。このことを避けるために、パワー半導体モジュールにおいては、寄生インダクタンスLsの低減に最大限の注意を払っている。即ち、配線長を短くする事に配慮することはもちろん、配線を可能な限り金属ベースに近づけて、金属ベース中の渦電流による磁東のキャンセル効果で低インダクタンス化を図っている。さらには、樹脂ケース中の電源配線とグランド配線を可能な限り重ね合わせる事により、向きが反対方向の電流の磁束をキャンセル効果により低インダクタンス化させる。このような構造の工夫により、低インダクタンス化しているにも拘わらず、現実的には、スイッチング時のVsを低減するために、ゲート抵抗の増大等の工夫により、di/dtを小さくして使用している。即ち、パワー半導体素子の性能を活かしきれていない。
上記のように、パワー半導体モジュールで、低インダクタンス化は、内蔵したパワー半導体チップの性能を最大限に引き出すために、きわめて重要である。そこで、さらに低インダクタンス化を図るために図17に示すように、ハイサイドのIGBTチップ131とローサイドのIGBTチップ132のダイボンディングで、表裏を逆に接着する構造が、特許文献1に開示されている。
特許文献1に開示されているように、ハイサイドのIGBTチップ131とローサイドのIGBTチップ132のダイボンディングで、表裏を逆に接着すること、つまり、IGBTチップ132の場合、従来通りコレクタ側をはんだ1310で接着し、IGBTチップ131はエミッタ側をはんだ138で接着する、即ち、フェースダウンで接着するすることにより、電源配線133は、はんだ136でIGBTチップ131のコレクタ電極に接着され、直接外部へ引き出されて配線長が短くなり、低インダクタンス化される。また、出力配線パタン139に配線無しでハイサイド、ローサイドIGBTが接続されるので、ハイサイドのIGBTチップ131のエミッタ電極から基板への接続配線が必要なくなり、この部分も低インダクタンス化されている。
特開2000−49281号公報(図1、図2、図3、図4の記載)
パワー半導体モジュールにおいて、最もサージ電圧Vsが問題になるのは、リバースリカバリと呼ばれる現象の場合である。例えば、IGBTモジュールの場合、IGBTのターンオン時に、還流電流が流れていた対アームのFree Wheeling Diode(FWDと略記する。) に、逆方向に貫通電流が一瞬流れ、その回復時に大きなサージ電圧Vsが発生する。従って、最も重要なことは、電源パタンからIGBT、対アームFWD、グランドパタンヘと繋がる電流流れのインダクタンスを小さくすることである。
特許文献1では、電源、グランド配線の低インダクタンス化に配慮されているのみで、IGBTと対アームFWDの接続形態等リバースリカバリについては考慮されていない。
解決しようとする問題点は、サージ電圧Vsを発生させるため、パワー半導体モジュールの性能向上の妨げとなっている、主配線寄生インダクタンス、Lsを抜本的に低減することである。特に、リバースリカバリ時のサージ電圧Vsは大きく、最大の問題であるため、リバースリカバリを決定するLsを低減することが最大の課題である。このことを、フリップチップ(フェースダウン)実装を利用することにより、抜本的に通電ループを最小にする。
本発明は、リバースリカバリ時のサージ電圧の大きさを決定する、電源パタン→IGBT→対アームFWD→グランドパタンの電流ループあるいは、電源パタン→FWD→対アームIGBT→グランドパタンの電流ループを最短にするため、以下に説明するIGBT、FWDダイボンディング構造及び配線構造にした。
損失が少ないNチャネルデバイスで、インバータ回路を構成した場合を例に説明する。ハイサイドのIGBT、FWDは、従来通りチップ裏面電極であるコレクタ電極、及び、カソード電極を絶縁基板の電源パタンヘはんだ接着し、一方、ローサイドのIGBT、FWDはチップ表面電極であるエミッタ電極、及び、アノード電極を絶縁基板のグランドパタンヘはんだ接着する、即ち、フリップチップ実装する。本ダイボンディング構造とすると、ハイサイド、ローサイドともに絶縁基板に接着されていない面がU、V、W出カ電極となるため、配線基板を介さずにリード配線で直接接続することができる。即ち、従来は、パワーチップ間の接続のために、チップ表面から絶縁基板上回路パタンヘとアルミワイヤ等の手段で必ず配線していた、即ち、絶縁基板を介して上下アームのパワー半導体素子は接続されていたが、この部分の配線がなくなり、全体の電流ループ長を短縮できる。
本発明では、フリップチップ実装を高耐圧パワー半導体チップに適用した。高耐圧パワー半導体チップには、チップ表面周囲にField Lmiting Ring(FLRと略記する。)と呼ばれる高電圧保持領域が存在し、この領域の最外周、即ち、チップ端には高電圧であるコレクタ電圧が電位となる領域が存在する。従って、グランド配線とチップ表面外周が近接すると耐圧不良を起こす。そこで、本発明では、フリップチップ実装する場合、アンダーフィル材でFLR部を含むチップ周囲をコーティングし、グランド配線とチップ表面外周を絶縁するか、もしくは、多層基板を採用し、FLR部より内側のパタンを内層パタンに接続して、チップ外部へ取り出す構造とし、フリップチップ実装しても耐圧不良を起こさない構造としている。
本発明のフリップチップIGBTモジュールでは、ローサイドパワー半導体素子も出カ電極はチップ表面となるため、電流が流れる経路が短くなり低インダクタンス化できる。また、本発明では、ローサイドパワー半導体素子は、グランドパタンヘチップのグランド電極をはんだ接着するので、チップとグランド電極との配線部もなくなり、低インダクタンス化できる。さらに、チップ表面と絶縁基板を接続する領域が必要なくなるので、絶縁基板面積を縮小できる。このように、本願発明によれば、IGBTモジュールの小型化や、高速スイッチングによる損失の低減が達成できる。
小型・低損失IGBTモジュールを実現できる構造として、ハイサイドパワー半導体素子は従来通りの実装形態で、ローサイドのIGBT、及び、FWDチップをフェースダウンでフリップチップ実装する。本発明では、電源端子、IGBT、対アームのFWD、グランド端子を最短ループで接続して、リバースリカバリ時のサージ電圧を大幅に低減できることから、スイッチングの高速化を実現でき、低損失モジュールを実現した。以下、本発明の詳細を図面を参照しながら説明する。
図1、図2、図7、図8、図9、図11、図12、図19、図20を使用して、本実施例を詳細に説明する。なお、本実施例では、3相IGBTモジュール(6 in 1 IGBTモジュール)の1相回路分を説明する。図1、図2は本実施例のパワー半導体チップを搭載したセラミックス基板の平面模式図を示す。図1は本実施例のリード配線11を透視図で描いており、パワー半導体チップ等の配置が分かるようにしたものであり、図2はリード配線11の形状が明確に分かるように描いたものである。図7、図8はフェースダウンでフリップチップ実装した場合の、パワー半導体チップ43の周囲構造を断面模式図で示す。図9は、本実施例に相当する構造を、従来技術で構成した場合のパワー半導体チップ搭載セラミックス基板の平面模式図である。図11、図12は本実施例及び、図9に示す従来技術の構造の寄生インダクタンス成分をセラミックス基板構造と併せて示したものであり、図19、図20はリバースリカバリ時の寄生インダクタンスの等価回路を示す。
本実施例半導体モジュールの定格電圧/電流は各々600V/400Aである。IGBT、FWD(Free Wheeling Diode)は各2チップが並列で各アームを構成している。即ち、IGBTチップ12、FWD13チップのチップ定格電流は各々200Aである。IGBTチップサイズは概略11mm角、FWDチップサイズは概略6mm×9mmである。本実施例のセラミックス基板16は、厚さ0.635mmのAlNに、表面は、厚さ0.4mmのAl製回路パタンを、裏面は、はんだ接着用の厚さ0.2mmのAl板を貼り付けた、Al貼りAlN基板である。基板の大きさは、37mm×48.5mmである。AlN基板上の電源パタン17にハイサイド(上アーム)のIGBTチップ12及びFWDチップ13を、従来通り、チップ裏面であるコレクタ及びカソードが、厚さ0.1mm程度のはんだで接着している。
一方、ローサイド(下アーム)のIGBTチップ14、及び、FWDチップ15はフェースダウンによるフリップチップ実装で、AlN基板上のグランドパタン18にハイサイド同様、厚さ0.1mm程度のはんだで、エミッタ及びアノードが、接着されている。なお、ローサイドのIGBTチップ14は、もちろん、ゲート電極もはんだバンプ等でAlN基板のゲートパタンに接着されている。従来技術のパワー半導体チップ表面は、Al電極であったが、本実施例の場合、チップ表面にもはんだ接着するため、Al電極表面がNiメッキ処理されている。IGBTチップ12、14、FWDチップ13、15の厚さは0.35mmである。
ハイサイドパワー半導体チップとローサイドパワー半導体の接続、即ち、出カの接続は、リード配線11で行われている。リード配線11の材質は無酸素銅で厚さは0.6mmである。また、パワー半導体チップヘのダメージ、特に熱応カを軽減するため、リード配線11は予め高温で焼鈍されている。IGBTチップ、FWDチップとの接続は、IGBTチップ、FWDチップとAlN基板とを接着したはんだと同じはんだを使用し、同時に行っている。はんだの厚さも0.1mm程度である。ハイサイドチップに接着されているリード配線11は、IGBTチップ12、FWDチップ13の内側となっている。パワー半導体チップの周囲には、FLRと呼ばれる電圧保持領域が存在するため、電圧保持領域の内側に電極を配置しなければ、素子耐圧不良を起こすためである。
同様の理由で、ローサイド側への接続される側のリード配線11は、図2の領域119のようにチップ端で立ち上がっている。IGBTチップを2並列接続以上で動作させる場合、ゲート回路の共振を防止するため、ダンピング抵抗が必要である。チップ抵抗110がゲート回路の共振を防止するためのダンピング抵抗である。IGBTチップのゲートパッドからAlワイヤ111でチップ抵抗110と接続される。外部制御回路からのゲートヘの給電は、セラミックス基板16上ゲート回路の領域118から行われ、IGBTのゲートにゲート抵抗が接続される。チップ抵抗110の抵抗値は10Ω程度以下である。また、Alワイヤ配線112は制御エミッタと呼ばれるものであり、エミッタ主配線の大電流通電による電位変動の影響をゲート回路が受けなくなるようにするものである。
フェースダウンでフリップチップ実装するローサイドの場合は、ハイサイドの接続構成と異なる。IGBTチップ14のゲート電極は、エミッタパタンと孤立、絶縁してセラミックス基板16上に存在するゲートパタン114にはんだ接着され、ゲートパタン114にチップ抵抗116が接着される。ゲート抵抗は、IGBTのゲートと外部回路との間に接続されなければならない。そこで、ローサイドでは、Alワイヤ117で外部ゲート回路とチップ抵抗116表面が接続されるようにしている。制御エミッタはグランドパタン18の一部を制御エミッタパタン115としている。
以上の構成で、ハイサイドパワー半導体素子の出カをAlN基板上回路パタンヘ接続することなく、ローサイドパワー半導体素子に接続でき、さらには、ローサイドパワー半導体素子のグランドを、チップ表面からAlN基板上回路パタンヘ接続することがないので、AlN基板の小型にできる。さらには、通電配線長を大幅に短くできるため、大幅な低インダクタンス化を実現できている。インサートケース中の出カ端子等、外部配線への接続は、リード配線11を直接接続できる。なお、本実施例では、パワーチップ搭載AlN基板単位での検査性を考慮して、セラミックス基板16上の回路パタン19に出力配線であるリード配線11を接着している。このような構造にすることで、基板単位での検査が可能となり、複数個の基板を搭載するIGBTモジュールの歩留まりが向上する。外部回路への接続は、回路パタン19と外部配線とをリード配線、Alワイヤボンディング等の接続で行われる。
本実施例の、パワー半導体チップのフリップ実装構造を、図7、図8を使用して説明する。図7は、IGBTのエミッタ電極のみの領域の断面模式図である。図7に示すようにパワー半導体チップ43のチップ表面周囲には、FLRと呼ばれる電圧保持領域42が存在する。電圧保持領域42に通電領域が接触すると素子耐圧不良を発生させるため、エミッタ電極接着はんだ49は電圧保持領域42の内側となっている。また、グランド電位であるパタン47と高電圧であるリード配線45及びはんだ44を近接配置すると、パワー半導体チップ43は主耐圧不良をおこす可能性がある。
そこで、本実施例では、アンダーフィル材を利用して絶縁性を確保している。アンダーフィル材41をパワー半導体チップ43のエミッタ側周囲全周に渡って埋め込んでいる。この際、アンダーフィル材41をパワー半導体チップ43及び、パワー半導体チップ43、エミッタ電極接着はんだ49と完全に接着させなければならない。この理由は、界面にボイド他の剥離層が存在すると、その部分で絶縁性が劣化するからである。アンダーフィル材41の領域はその間隔46が重要である。即ち、エミッタ電位となるAlN基板48上パタン47とコレクタ電位であるはんだ44の間隔は、耐圧600Vクラスのデバイスの場合、1mm以上でなければならない。従って、LSlチップをフリップチップ実装した場合のアンダーフィル構造と異なり、本実施例の場合、マスキング等の手法で距離412を制御して実現しなければならない。
図8はゲート電極領域を含む断面の模式図である。ゲート電極部にも、その周囲に電圧保持領域42が存在し、本領域をアンダーフィル材41で封止することはエミッタ電極の場合と同様である。AlN基板48上ゲートパタン410とパワー半導体チップ43端との距離413が問題となるが、本実施例の方法で十分な距離を確保できる。さらに、ゲートパタン410及び、ゲート接続はんだ411とエミッタパタン47及び、エミッタ電極接着はんだ49との間もアンダーフィル材414を充填し、絶縁性を確保する、但し、アンダーフィル材414を充填する領域は、高電圧が印加される領域ではないため、アンダーフィル材41を充填する領域と比べると、その接着性は十分でなくてもなんら問題は発生しない。
以上、本実施例の構造を説明した。次に、本実施例のパワー半導体モジュールで低インダクタンス及び、小型にできることを定量的に説明するため、従来技術で設計した基板構造の例として図9の平面模式図を使用して説明し、比較対照する。図9に示す従来技術のIGBTチップ51、FWDチップ52の定格は本実施例と同じであり、2並列接続されている点も本実施例と同様である。AlN基板55のコレクタパタン56にIGBTチップ51、FWDチップ52は裏面がはんだ接着される。IGBTチップ51表面のエミッタ電極からAlワイヤ53でエミッタパタン57に接続され、FWDチップ52表面のアノード電極から同じくAlワイヤ54でエミッタパタン57に接続される。チップ抵抗110、ゲートAlワイヤ59等は本実施例と同じである。この構造で1アームを構成する基板となる。図9に示す従来技術の構造で、本実施例と異なり、1アームを1基板にしている理由は、1アームを搭載した基板の大きさは、48.5mmx26mmであり、1相を1基板にすると基板対角が長くなり、AlN基板接着はんだ層の熱歪が大きくなり許容限度を越えるためである。図9に示すように基板を2基板使用し、エミッタパタン57と対アームのコレクタパタン510を厚さ0.6mmの無酸素銅製バー配線58で接続して、1相の回路を形成する。この場合の1相分の回路の大きさは48.5mm×53.5mmである。本実施例では、48.5mmx37mmであり、そのサイズは図9に示す従来技術の場合の約7割の面積で済む。
次に寄生インダクタンスについて説明する。図12は図9に示した、従来技術のパワー半導体モジュールの寄生インダクタンス成分を、模式的に表現した説明図であり、図19は等価回路で表現した回路図である。同様に、図11は本実施例のパワー半導体モジュールである図1、図2の寄生インダクタンスを模式的に表現した図であり、図20はその等価回路である。いずれの場合にも、ハイサイドのIGBTがターンオンし、ローサイドのFWDに逆方向の貫通電流が一瞬流れる、いわゆるリバースリカバリ時のサージ電圧を決定するインダクタンスパスを表現している。図19、図20でインダクタンス成分を表現したナンバー後の括弧内記号の意味は以下の通りである。Pは基板上回路パタン、WはAlワイヤ配線、Bは従来技術の構造の基板間接続バー配線、Lはリード配線である。なお、図12の場合、71(P)は電源配線端から、2つのFWDチップまでの距離の平均、72(P)は、同様に、2つのFWDチップの平均位置から2つのIGBTチップの平均位置までの距離である。その他の場合にもIGBT、FWDチップに平行なインダクタンス成分の距離は、2チップの平均距離で表している。図12、図19に示した従来技術の場合、電流は71(P)→72(P)→81(W)→82(P)→83(B)→84(P)→85(W)→86(P)→87(P)のように流れる。即ち、インダクタンス成分としては、9成分からなる。
一方、図11、図20に示した本実施例の場合、電流は71(P)→72(P)→73(L)→74(P)→75(P)のように流れる。即ち、インダクタンス成分とが、5成分である。さらに、図11と図12とを比較すれば明らかなように、電流ループが本実施例では従来技術に比べて大幅に小さくなるため、セラミックス基板の下の放熱金属ベースに発生する渦電流効果が顕著になり、さらにインダクタンスは小さくなる。ターンオン波形から実測したインダクタンスは、従来技術の場合30nHであったが、本実施例の場合12nHと概略半分以下となっており、本実施例のパワー半導体モジュールが、スイッチングの低損失化に大きく寄与できることが分かった。
本実施例では、IGBTにダイオードを逆並列に接続したIGBTモジュールに付いて説明したが、パワーMOSFETをIGBTチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、FWDは不要であって、ハイサイドのパワーMOSFETは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーMOSFETは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
図3、図4、図10、図13、図14、図21、図22を使用して、本実施例を詳細に説明する。実施例1と同様、3相IGBTモジュール(6 in 1 IGBTモジュール)の1相回路分の実施例である。図3は本実施例のパワー半導体チップ搭載セラミックス基板の平面模式図を、図4は断面模式図を示す。図10は、本実施例のパワー半導体モジュールに相当する構造を、従来技術で構成した場合のパワー半導体チップ搭載セラミックス基板の平面模式図である。図13、図14は寄生インダクタンス成分をセラミックス基板構造と併せて示したもの、図21、図22はリバースリカバリ時の寄生インダクタンスの等価回路を示す。図3、図4を使用して、本実施例のパワー半導体モジュール構造を説明する。
本実施例のパワー半導体モジュールの定格電圧/電流は各々600V/300Aである。IGBT22、FWD23は、実施例1と異なり1チップで各アームを構成している。IGBTチップサイズは概略13mm角、FWDチップサイズは概略13mmx8mmである。チップの厚さ等は実施例1と同じである。セラミックス基板26のセラミックス材質、厚さ、回路パタン材質、厚さ等も実施例1と同じである。本実施例のパワー半導体モジュールの基板の大きさは、33mmx36mmである。セラミックス基板26上の電源パタン27にハイサイド(上アーム)のIGBT22及びFWD23は、チップ裏面が接着され、ローサイド(下アーム)のIGBT24及びFWD25は、フェースダウンによるフリップチップ実装で、グランドパタン28にはんだ接着されている。はんだ仕様、厚さも実施例1と同じである。さらに、ローサイドのIGBT24に関しては、ゲートもはんだバンプ等で基板に接着されている点も実施例1と同じである。実施例1と同仕様のリード配線21でハイサイドとローサイドの接続、即ち、出カの接続は行われ、セラミックス基板26上パタン217で基板に接続されている。
図4を使用して、リード配線21を含む断面構造を説明する。図4は、FWD23とIGBT24を切断する断面構造を示す。FWD23はカソード、即ち、チップ裏面がはんだ216で電源パタン27に接着されている。一方、ローサイドのIGBT24は、フェースダウンでチップ表面、即ち、エミッタ電極がはんだ214でグランドパタン28に接着されている。リード配線21は上下アームの間で山型に折り曲げられ、チップ接着はんだと同じ仕様のはんだ215、213で接着されている。実施例1と同様に、ハイサイドFWDチップ上のリード配線21はチップ表面の周囲内側1mm程度の領域に接着される。FLR部とリード配線が干渉して素子耐圧不良発生を防ぐためである。逆に、ローサイドのIGBT24のはんだ214はチップ内側1mm程度としている。同様に素子耐圧不良発生防止のためである。本実施例ではゲート抵抗は必要なく、ハイサイドIGBT22のゲート電極から直接Alワイヤ29でAlN基板上回路パタンに接続している。同様に、制御エミッタもチップからAlワイヤ210で回路パタンに接続されている。フェースダウンでフリップチップ実装するローサイドは、エミッタパタンと孤立、絶縁されたパタン211にIGBT24のゲート電極は接着され、グランドパタン28の一部が制御エミッタパタン212となっている。
以上の構成で、実施例1と同様に本実施例でも、ハイサイドチップの出カをAlN基板上回路パタンヘ接続することがなく、ローサイドチップのグランドをチップ表面からAlN基板上回路パタンヘ接続することもないので、AlN基板を小型化にできた。さらに、通電配線長を大幅に短くできるため、低インダクタンス化を実現できている。上述した検査性、歩留まり向上のため、出カ配線であるリード配線21はセラミックス基板26上のパタン217に接続されている。
以上、本実施例のパワー半導体モジュールの構造を説明した。実施例1と同様に、図10に示す従来技術で設計した基板構造と比較して説明する。図10に示すIGBT61、FWD62のチップの定格は、本実施例と同じである。AlN基板64の電源パタン65にIGBT61、FWD62がはんだ接着される。IGBT61表面のエミッタ電極から出力パタン69へは、エミッタ電極からAlワイヤ63でFWD62表面のアノード電極に接続し、さらに、アノード電極から同じくAlワイヤで出カパタン69に接続する、ステッチボンディングと呼ばれる方法で接続した。ローサイドのIGBT、FWDも同様にコレクタ、カソード電極が出カパタン69にはんだ接着され、ステッチボンディングでグランドパタン68に接続される。図10に示す基板の大きさは33mm×45mmである。本実施例の場合、33mm×36mmであり、そのサイズは約8割に低減している。
次に寄生インダクタンスについて説明する。図14は図10に示した従来技術の構造の寄生インダクタンス成分を模式的に表現した説明図であり、図21は等価回路で表現した回路図である。同様に、図13は本実施例のパワー半導体モジュールの図3の寄生インダクタンスを模式的に表現した図であり、図22はその等価回路である。本実施例の場合、電流ループが最大となる場合で比較するため、ローサイドのIGBTがターンオンし、ハイサイドのFWDに逆方向の貫通電流が一瞬流れる場合のリバースリカバリ現象のサージ電圧を決定するインダクタンズパスを示している。図14、図21に示した従来技術の場合、電流は91(P)→92(P)→101(W)→102(P)→103(W)→104(W)→105(P)のように流れる。即ち、インダクタンスの成分が、7つの成分からなる。一方、図13、図22に示した本実施例の場合、電流は91(P)→92(P)→93(L)→94(P)→95(P)のように流れ、インダクタンスの成分が、5つの成分からなる。さらに、本実施例では図14に示した従来技術に比べて、電流ループが小さくなるため、セラミックス基板の下の放熱金属ベースに発生する渦電流効果が顕著になり、さらにインダクタンスは小さくなる。ターンオン波形から実測したインダクタンスは従来技術の場合20nHであったが、本実施例の場合10nHと概略半分程度となり、スイッチングの低損失化に大幅に寄与できることが分かった。
本実施例では、IGBTにダイオードを逆並列に接続したIGBTモジュールに付いて説明したが、パワーMOSFETをIGBTチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、FWDは不要であって、ハイサイドのパワーMOSFETは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーMOSFETは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
図5、図6、図15、図23を使用して、本実施例を詳細に説明する。実施例1、実施例2と同様に、3相IGBTモジュール(6 in 1 IGBTモジュール)の1相回路分について説明する。図5は本実施例のパワー半導体チップ搭載セラミックス基板の平面模式図を、図6は断面模式図を示す。図15は寄生インダクタンス成分をセラミックス基板構造と併せて示したもの、図23はリバースリカバリ時の寄生インダクタンスの等価回路を示す。まず、図5、図6を使用して、本実施例のパワー半導体モジュールの構造を説明する。図6は、パタン33、FWD23、IGBT24、パタン37を通る断面の模式図である。本実施例の定格電圧/電流、IGBTチップ、FWDチップの仕様は実施例2と同一である。本実施例では、配線構造とセラミックス基板構造が実施例2と異なる。
セラミックス基板32のセラミックス材質は、SiNであり、内層の金属配線層が備えた、いわゆる多層セラミックス基板である。SiN315、316の厚さは0.32mmであり、実施例1、実施例2のAlN厚さ0.635mmと比べて半減している。これは、SiNの破壊強度がAlNより大きいためであり、この特徴を活かして、多層基板も実現できている。回路パタンの材質は無酸素銅であり、表面回路パタン及び、内層配線の厚さは0.6mm、裏面銅板の厚さは0.5mmである。また、基板の大きさは、32mm×36mmである。セラミックス基板32上の電源パタン34にハイサイドIGBT22、及び、FWD23は、チップ裏面が接着、ローサイドのIGBT24及びFWD25は、フェースダウンによるフリップチップ実装で、グランドパタン38に接続される。
ローサイドチップの内層のグランドパタン38への接続法は以下の通りである。IGBT24、FWD25直下には、はんだ接着用の銅パタン317が存在し、このパタン直下のSiNには接続用のスルーホールが穿たれており、埋め込み銅313で内層のグランドパタン38に接続されている。この銅パタン317にIGBT24のエミッタは、はんだ311で接着され、グランドに接続される。FWD25についても同様な接続法である。銅パタン317はこれまで説明したように、チップ表面の電圧保持領域の配慮し、チップサイズより内側となっている。本実施例において、グランド配線は内層配線であるため、フリップ実装されたチップ周囲から張り出すことはない。従って、対向電極との絶縁距離を確保するためのアンダーフィル層が無しであっても良い。接着はんだ層の信頼性を考慮してその要否を判断すればよい。内層のグランドパタン38は、外部への接続のため、銅埋め込み領域39でセラミックス基板32表面のパタン33へ接続されている。ローサイドのIGBT24のゲート配線、制御エミッタ配線も一度内層配線へ接続されて表面パタンヘ接続される。従って、ゲートパタン35、制御エミッタパタン36は平面図では孤立したパタンとして描かれている。出カ配線であるリード配線31は、はんだ314、312、318でハイサイドFWD23、ローサイドのIGBT24、出カパタン37に接着される。上下アーム間でリード配線31が山型になっていることはこれまでの実施例と同じである。本実施例では、多層配線基板によって、徹底した低インダクタンス化を図ることができる。本実施例では、通電電流によるカウンターフラックス効果でよりインダクタンスの低減を大きくするものである。
寄生インダクタンスについて説明する。実施例2の説明に用いた従来技術のパワー半導体モジュールを用いて説明する。図15は寄生インダクタンス成分を模式的に表現した説明図であり、図23は等価回路で表現した回路図である。本実施例では、リバースリカバリによるサージ電圧を決定するインダクタンスが、上下アームでほぼ同じである。即ち、構造的に、対アームのFWDは、IGBTと直線上に配置されているためである。図15は、図14の従来技術の構造との対比を容易にするために、ローサイドのIGBTがターンオンした場合のリバースリカバリについてのインダクタンス成分を示す。電流は1101(P)→11d2(L)→1103(P)→1104(P)のように流れる。この場合のインダクタンス成分は、4つの成分である。また、電流ループは極めて小さいことが図15から分かる。さらに、1101(P)と1104(P)は磁束をキャンセルするように電流が流れるため、インダクタンス成分が無視できるほど小さいものになる。図15の等価回路が図23である。本実施例ではインダクタンスが7nH程度と小さくなり、従来技術の20nHと比べて1/3程度になって、IGBTモジュールの大幅な低損失化、高速化を実現できる。
本実施例では、IGBTにダイオードを逆並列に接続したIGBTモジュールに付いて説明したが、パワーMOSFETをIGBTチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、FWDは不要であって、ハイサイドのパワーMOSFETは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーMOSFETは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
図16を使用して、本実施例を詳細に説明する。実施例1から実施例3と同様に、3相IGBTモジュール(6 in 1 IGBTモジュール)の1相回路分について説明する。本実施例は、放熱を強化した構成であり、図4と図16は同じ部分の断面を示す。
本実施例は、フリップチップ実装により、大幅な小型、低インダクタンス化とを実現し、フリップチップ実装で生じ易い、放熱能カの低下を回避する。フリップチップ実装では、チップ裏面全体を基板にはんだ接着することは不可能であり、ゲート電極、周囲のFLR領域、さらには、チップ中に複数存在するゲート電極を避けてエミッタ電極をはんだ接着しなければならない。そのために、発熱領域であるエミッタ電極の接触面積が低下し、熱抵抗は増大するので、フリップチップ実装されるローサイドのチップをハイサイドと比べて、例えば2割程度大きくする、等の手段で回避することはできる。本実施例は、チップの両面を冷却する構造にした。
IGBTやFWDの仕様、セラミックス基板26へFWD23、IGBT24をはんだ接着する構造等、出カ配線の接続までは、実施例2と本実施例とは同一である。本実施例では、実施例2のリード配線21の代わりに、基板1203を接着して出カ配線とした。図16に示すように、本実施例では基板1203上の銅パタン1204を、はんだ1201、1202でFWD23、IGBT24にはんだ接着している。即ち、銅パタン1204が出カ配線である。基板1203をグリース等の熱伝導性接続手段を介して放熱器に固着する事により、放熱が強化される。基板1203は基板26と同じAlN基板とすると、上下アームが熱的に対称になり、より優れた放熱特性のモジュールにすることができる。但し、フリップチップ実装されるローサイドの放熱能カを上げるために、図16に示す構成とすれば良く、例えば、ハイサイドを、より基板コストの低いアルミナ基板としても良い。本実施例のパワー半導体モジュールも実施例1から実施例3と同様にインダクタンスを低下する。
本実施例では、IGBTにダイオードを逆並列に接続したIGBTモジュールに付いて説明したが、パワーMOSFETをIGBTチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、FWDは不要であって、ハイサイドのパワーMOSFETは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーMOSFETは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
図18を使用して、本実施例を詳細に説明する。実施例1から実施例4と同様に、3相IGBTモジュール(6 in 1 IGBTモジュール)の1相回路分を説明する。本実施例は、実施例1の変形例であり、長寿命化を図った例である。
IGBT、FWD仕様、AlN基板142、145へFWD、IGBTをはんだ接着する構造等は、実施例1と同じである。パワー半導体モジュールである、IGBTモジュールの寿命を決定するのは、AlN基板あるいはSiN基板と銅ベース等の放熱板の間の接着はんだ層の寿命である。この寿命は、はんだ層の厚さにも依存するが、主たる決定因子は、セラミックス基板の大きさである。セラミックス基板の大きさが大きいと、銅ベースとの線膨張係数のミスマッチで発生する接着はんだ層の熱応カが増大し、寿命を長くできない。
本実施例では、基板を2分割して、上下アームで分離している。即ち、AlN基板142が電源配線141を表面に有するハイサイド用基板であり、AlN基板145がグランド配線144を表面に有するローサイド用基板である。上下アームの出カはリード配線143で接続され、AlN基板145表面に設けられた出カ配線146にリード配線143は接着される。本実施例によると、基板サイズの小型化により、はんだの歪が基板を2分割しない場合に比べて4割ほど低減することが、応力解析の結果明らかになり、製品寿命を2倍程度に増大することが期待できる。
本実施例では、IGBTにダイオードを逆並列に接続したIGBTモジュールに付いて説明したが、パワーMOSFETをIGBTチップの代わりにしても同様にスイッチング損失を低くできる。この場合には、FWDは不要であって、ハイサイドのパワーMOSFETは、ドレイン電極を回路パタン付絶縁基板に接着し、ローサイドのパワーMOSFETは、ソース電極と、ゲート電極とを回路パタン付絶縁基板に接着すればよい。
実施例1のパワー半導体チップを搭載したセラミックス基板の平面模式図。 実施例1のパワー半導体チップを搭載したセラミックス基板の平面模式図。 実施例2のパワー半導体チップを搭載したセラミックス基板の平面模式図。 実施例2のパワー半導体チップを搭載したセラミックス基板の断面模式図。 実施例3のパワー半導体チップを搭載したセラミックス基板の平面模式図。 実施例3のパワー半導体チップを搭載したセラミックス基板の断面模式図。 実施例1のチップ周囲端部構造の断面模式図。 実施例1のチップ周囲端部構造の断面模式図。 従来技術のパワー半導体チップを搭載したセラミックス基板の平面模式図。 従来技術のパワー半導体チップを搭載したセラミックス基板の平面模式図。 図1に示す実施例1のパワー半導体モジュールのインダクタンス成分説明図。 図9に示す従来技術のパワー半導体モジュールのインダクタンスの成分説明図。 図3に示す実施例2のパワー半導体モジュールのインダクタンス成分説明図。 図10に示す従来技術のパワー半導体モジュールのインダクタンスの成分説明図。 図5に示す実施例3のパワー半導体モジュールのインダクタンス成分説明図。 実施例4のパワー半導体チップを搭載したセラミックス基板の断面模式図。 従来技術のパワー半導体モジュールの断面模式図。 実施例5のパワー半導体チップを搭載したセラミックス基板の平面模式図。 リバースリカバリ時のインダクタンス成分の説明図。 リバースリカバリ時のインダクタンス成分の説明図。 リバースリカバリ時のインダクタンス成分の説明図。 リバースリカバリ時のインダクタンス成分の説明図。 リバースリカバリ時のインダクタンス成分の説明図。
符号の説明
11…リード配線、12、14、51、131、132…IGBTチップ、13、15、52…FWDチップ、16…セラミックス基板、17、27、34、65…電源パタン、18…グランドパタン、19…回路パタン、21…リード配線、22、24、61…IGBT、23、25、62…FWD、26、32、135…セラミックス基板、28…グランドパタン、29、53、54、63、111、117、210…Alワイヤ、31、45…リード配線、35…ゲートパタン、36…制御エミッタパタン、37、69…出力パタン、38…グランドパタン、39…銅埋め込み領域、41…アンダーフィル材、42…電圧保持領域、43…パワー半導体チップ、44、136、138、213、214、215、216、311、312、314、1201、1202、1310…はんだ、47、57、212…エミッタパタン、48、55、64、142、145…AlN基板、49…エミッタ電極接着はんだ、56…コレクタパタン、58…バー配線、59…ゲートAlワイヤ、69…グランドパタン、110、116…チップ抵抗、112…Alワイヤ配線、114…ゲートパタン、115…制御エミッタパタン、133、141…電源配線、139…出力配線パタン、143…リード配線、144…グランド配線、146…出力配線、313…埋め込み銅、317、1204…銅パタン、410…ゲートパタン、411…ゲート接続はんだ、414…アンダーフィル材、510…コレクタパタン、1203…基板。

Claims (12)

  1. 電源電位に主端子の一端が接続され主電流をスイッチングするハイサイドパワー半導体素子と、グランド電位に主端子の一端が接続され主電流をスイッチングするローサイドパワー半導体素子と、該ハイサイドパワー半導体素子とローサイドパワー半導体素子とが接着され電気的に接続される回路パタン付絶縁基板とを有するパワー半導体モジュールにおいて、
    前記ハイサイドパワー半導体素子の一方の表面が、前記回路パタン付絶縁基板上の電源配線パタンに接着し、前記ローサイドパワー半導体素子は、前記ハイサイドパワー半導体素子と反対の他方の表面がグランド配線に接着し、
    前記ハイサイドパワー半導体素子の他方の表面と、前記ローサイドパワー半導体素子の一方の表面とが、金属配線で接続され、該金属配線が出カ配線となることを特徴とするパワー半導体モジュール。
  2. 請求項1において、前記ハイサイドパワー半導体素子とローサイドパワー半導体素子が、NチャネルIGBTにダイオードを逆並列接続したものであり、前記ハイサイドパワー半導体素子のコレクタ電極とカソード電極とが前記回路パタン付絶縁基板に接着され、前記ローサイドパワー半導体素子のエミッタ電極と、ゲート電極と、アノード電極とが前記回路パタン付絶縁基板に接着していることを特徴としたパワー半導体モジュール。
  3. 請求項1において、前記ハイサイドパワー半導体素子とローサイドパワー半導体素子が、NチャネルMOSFETであり、前記ハイサイドパワー半導体素子は、ドレイン電極が前記回路パタン付絶縁基板に接着され、前記ローサイドパワー半導体素子は、ソース電極と、ゲート電極とが前記回路パタン付絶縁基板に接着されることを特徴としたパワー半導体モジュール。
  4. 請求項1において、前記回路パタン付絶縁基板に接着される前記ローサイドパワー半導体素子の基板接着面周囲に、アンダーフィル材を成す樹脂層を配置したことを特徴としたパワー半導体モジュール。
  5. 請求項4において、前記パワー半導体素子周囲に配置した前記アンダーフィル材の露出部分の幅が1mm以上であることを特徴としたパワー半導体モジュール。
  6. 請求項1において、前記回路パタン付絶縁基板は、表裏面に金属板が接着された金属貼りセラミックス基板であることを特徴としたパワー半導体モジュール。
  7. 請求項6において、前記セラミックス基板は、内層配線層を備えた多層配線基板であって、該内層配線層はグランド配線とゲート配線とを備え、前記ローサイドパワー半導体素子のグランド電極がスルーホール配線で内層配線層のグランド配線に接続されることを特徴としたパワー半導体モジュール。
  8. 請求項6において、前記金属貼りセラミックス基板に、ハイサイドパワー半導体素子を構成するIGBTチップとダイオードチップと、ローサイドパワー半導体を構成するIGBTチップとダイオードチップとを搭載していることを特徴とするパワー半導体モジュール。
  9. 請求項1から請求項3のいずれかにおいて、前記ローサイドパワー半導体素子は、前記ハイサイドパワー半導体素子よりもチップサイズが大きいことを特徴とするパワー半導体モジュールの構造。
  10. 請求項1から請求項3のいずれかにおいて、前記ハイサイドパワー半導体素子のチップ表面及び、前記ローサイドパワー半導体素子のチップ表面に接着された出カ電極に放熱手段が固着され、前記チップの両面から放熱されることを特徴とするパワー半導体モジュール。
  11. 請求項7において、前記金属貼りセラミックス基板は、基板の一端に電源パタン、グランドパタンが配置され、該電源パタン、グランドパタンの下部にハイサイドパワー半導体素子が配置され、該ハイサイドパワー半導体素子の下部にローサイドパワー半導体素子が配置され、該ローサイドパワー半導体素子の下部に出カパタンが配置されることを特徴とするパワー半導体モジュール。
  12. 請求項8において、前記パワー半導体モジュールは、3相パワー半導体モジュールの1相分の回路を構成する前記ハイサイドパワー半導体素子が、一枚の金属貼りセラミックス基板に搭載され、前記ローサイドパワー半導体素子も、別の一枚の金属貼りセラミックス基板に搭載されることを特徴とするパワー半導体モジュール。
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