JP6246617B2 - 表面電極を備えている半導体チップ - Google Patents

Description

本明細書では、半導体基板の表面に、半導体基板の表面に沿って伸びる表面電極が形成されている半導体チップを開示する。ここでいう半導体チップは、半導体基板から、半導体装置として機能する半導体構造が作り込まれている範囲を切出して得られた半導体装置をいう。また半導体基板の表面とは、半導体基板の上面または下面のことをいう。

半導体基板の上面と下面に、エミッタ電極とコレクタ電極、ソース電極とドレイン電極、あるいはアノード電極とカソード電極等を形成した半導体チップが実用化されている。これらの表面電極と半導体基板の膨張率が相違することから、半導体チップが加熱されると半導体基板に熱応力が生じ、半導体基板が熱破壊されることがある。
ＳｉＣの温度と真性キャリア密度の関係を調べると、素子温度が１５００Ｋ（あるいは１２００℃）程度を超えると真性キャリア密度が増大して熱暴走し始める反面、１４００Ｋ（あるいは１１００℃）程度以下の温度であれば熱暴走を防止できることがわかる。ＳｉＣを半導体基板に用いると、素子温度が１４００Ｋ程度の高温になっても熱暴走しない半導体チップを実現できることがわかる。電極に多用されるＡｌの融点は６６０℃であり、上記のＳｉＣを半導体基板に用いると、電極が融点に達しても半導体基板は熱暴走しない関係が得られることがわかる。逆に、１５００Ｋ以上の融点を持つ材料で電極を形成すると、半導体基板に熱暴走が生じても電極は機能を失わない関係を実現できることがわかる。
しかしながら、実際には、前記の熱応力が作用する結果、個々の材料の耐熱温度、すなわち電極自体が持っている使用可能な上限温度、あるいは、半導体基板自体が持っている使用可能な上限温度よりも低い温度で、半導体基板が熱破壊してしまう。現状の技術では、個々の材料が持っている耐熱温度より低い温度で、半導体基板が熱破壊されてしまう。

特許文献１に、半導体チップを効率的に冷却する技術が開示されている。特許文献１の技術では、表面電極の表面に凹凸を形成して半導体チップの空冷量を増大する。表面電極の表面に凹凸を形成することは、表面電極の厚みをところどころで減じることに相当する。表面電極の厚みをところどころで減じると、半導体チップが加熱されたときに半導体基板に生じる熱応力が大きな値に発達してしまうことを防止する。表面電極の厚みをところどころで減じると、半導体基板に生じる熱応力が緩和され、半導体基板が熱破壊されてしまう温度を上昇させることができる。

特開２０１０−２３９０１８号公報

表面電極の厚みをところどころで減じると、半導体基板が熱破壊する温度を上昇させることができるが、表面電極の実質的な抵抗値が増大してしまうことがある。本明細書では、表面電極の実質的抵抗値が増大することを防止しながら、半導体基板に大きな熱応力が発生することを防止できる技術を提案する。

半導体基板の表面に臨む範囲に、複数個のトレンチゲート電極が形成されているＭＯＳやＩＧＢＴが開発されている。この場合、トレンチゲート電極の上面上に絶縁膜を形成する。絶縁膜は、複数の範囲に分割されており、絶縁膜と絶縁膜の間隔では、エミッタ領域またはソース領域が露出している。この種の半導体チップでは、半導体基板の表面に、表面に沿って広がるエミッタ電極またはソース電極を形成する。これらの表面電極は、絶縁膜と絶縁膜の間隔において露出している半導体基板の表面上から、絶縁膜の表面上に至る範囲に亘って形成されている。それによって、エミッタ電極がエミッタ領域に導通し、エミッタ電極とトレンチゲート電極が絶縁される構造が得られる。あるいは、ソース電極がソース領域に導通し、ソース電極とトレンチゲート電極が絶縁される構造が得られる。

本明細書で開示する技術は、上記の絶縁膜が形成されている半導体チップに適用される。すなわち、半導体基板の表面上に形成されているとともに、半導体基板の表面の一部を覆って残部を覆わない絶縁膜を備えている半導体チップに適用される。
本明細書で開示する半導体チップは、絶縁膜で覆われていない範囲の半導体基板の表面上から絶縁膜の表面上に亘る範囲に形成されている表面電極を備えている。表面電極の内部には、絶縁膜の表面に接する空洞が形成されている。

上記によると、前記空洞が応力を緩和し、半導体基板に生じる熱応力が大きな値に発達することを防止する。また、空洞は絶縁膜の形成範囲に形成されており、空洞によって表面電極の実質的抵抗値が上昇することもない。半導体基板が熱破壊する温度を上昇させることができ、しかも表面電極の実質的抵抗値を増大させることもない。

本技術を電界効果型トランジスタに適用した第１実施例の半導体チップの断面図。 第１実施例の半導体チップの平面図。 第１実施例の変形例に係る半導体チップの平面図。 第２実施例の半導体チップの断面図。 第３実施例の半導体チップの断面図。 第３実施例の半導体チップの平面図。 第４実施例の半導体チップの断面図。

以下、本明細書で開示する技術の特徴を整理する。なお、以下に記す事項は、各々単独で技術的な有用性を有している。
（第１特徴）表面電極は伝熱部材を兼用している。
（第２特徴）表面電極の厚みは、（Ｄ×ｔ）の平方根よりも厚い。ここで、Ｄは表面電極の熱拡散係数であり、ｔは半導体チップに異常大電流が流れ始めた瞬間から、異常大電流に対する処理が実施されるまでに要する時間である。表面電極が（Ｄ×ｔ）の平方根よりも厚ければ、異常大電流の通電開始時に生じた異常大熱量が表面電極の表面に伝熱されるまでの間に、異常大電流に対する処理が実施される。
（第３特徴）表面電極の厚みが減じられた部分は、発熱しない絶縁膜の形成範囲にあり、厚みを減じることによって表面電極への伝熱特性が低下することがない。
（第４特徴）厚みが減じられた位置における表面電極の厚みは、（Ｄ×ｔ）の平方根よりも薄い。

図１は、本技術を電界効果型トランジスタに適用した第１実施例の半導体チップの断面図を示し、図２はその平面図を示している。図２では、後記するトレンチ２２ａと、絶縁膜２０、ソース領域１４、コンタクト領域１６等の位置関係を示すために、実際の平面図では視認できない絶縁膜２０、ソース領域１４、コンタクト領域１６等の形成範囲を示している。図３、図６等でも同様である。図１と図２において、同じハッチングは対応関係にあることを示している。
図１において、参照番号２は裏面電極であり、本実施例の場合はドレイン電極である。参照番号１８は、半導体基板であり、本実施例では、Ｓｉの単結晶基板を利用している。半導体基板１８の裏面側には、ｎ型不純物が高濃度に注入されたドレイン領域４が形成されており、ドレイン領域４はドレイン電極２にオーミック接触する。ドレイン領域４の上部には、半導体基板１８が未加工のまま残されている。加工前の半導体基板１８は、ｎ型不純物を低濃度に含んでおり、ドリフト領域６として動作する。

半導体基板１８の表面１８ａからｐ型の不純物が注入され、ボディ領域１２が形成されている。ボディ領域１２の不純物濃度は、後記するトレンチゲート電極１０に正電圧を印加したときに、トレンチゲート電極１０に対向する範囲のボディ領域１２がｎ型に反転する低濃度であり、後記する表面電極２２とオーミック接触しない。そこで、ボディ領域１２の表面の一部に、ｐ型の不純物が高濃度に注入されて表面電極２２とオーミック接触するコンタクト領域１６が形成されている。ボディ領域１２の表面の一部であって、コンタクト領域１６と重ならない範囲に、ｎ型の不純物が高濃度に注入されたソース領域１４が形成されている。ソース領域１４は表面電極２２にオーミック接触する。

ソース領域１４に隣接する位置に、トレンチが形成されている。トレンチは、ソース領域１４とボディ領域１２を貫通してドリフト領域６に達している。トレンチの壁面には、ゲート絶縁膜８が形成されており、その内側にトレンチゲート電極１０が充填されている。トレンチゲート電極１０は、ゲート絶縁膜８を介して、ソース領域１４とドリフト領域６を隔てている範囲のボディ領域１２に対向している。

トレンチゲート電極１０の上面は、絶縁膜２０で被覆されている。トレンチゲート電極１０が複数本存在することから、絶縁膜２０も複数枚に分割されている。各々の絶縁膜２０は、半導体基板１８の表面１８ａの一部に形成されている。絶縁膜２０が形成されていない範囲の半導体基板１８の表面には、ソース領域１４とコンタクト領域１６が臨んでいる。

絶縁膜２０の表面上と、絶縁膜２０で覆われていない範囲の半導体基板１８の表面上には、表面電極（ソース電極）２２が形成されている。表面電極２２は、絶縁膜２０の有無に無関係に、半導体基板１８の表面１８ａの全範囲に形成されている。表面電極２２は、絶縁膜２０で覆われていない範囲の半導体基板１８の表面１８ａ上から全部の絶縁膜２０の表面上に亘る範囲に形成されている。
個々のトレンチゲート電極１０は、図１の紙面に対して垂直方向に延びている。それに対応して、図２に示すように、ソース領域１４、コンタクト領域１６、絶縁膜２０も、図１の紙面に対して垂直方向に延びている。

図１、２に示すように、表面電極２２には、表面電極２２の表面から絶縁膜２０の表面まで伸びるトレンチ２２ａが形成されている。トレンチ２２ａは複数個形成されている。すなわち、一本の絶縁膜２０の長手方向に沿って、トレンチ群２２ａが所定ピッチで形成され、トレンチ列を形成している。そして、全部の絶縁膜２０に対して、トレンチ列が形成されている。その結果、図２に示すように、トレンチ群２２ａは行列を成すように配置されている。ただし、隣接する絶縁膜２０同志を比較すると明らかに、例えば右側の絶縁膜２０上に形成されているトレンチ２２ａとトレンチ２２ａの間隔に、左側の絶縁膜２０上に形成されているトレンチ２２ａが形成されている。すなわち、トレンチ２２ａ群は、千鳥格子状に配置されている。

表面電極２２の膜厚は、（Ｄ×ｔ）の平方根よりも厚い。ここで、Ｄは表面電極２２の熱拡散係数であり、ｔは半導体チップに異常大電流が流れ始めた瞬間から、異常大電流に対する処理が実施されるまでに要する時間である。

上記の半導体チップの場合、ゲート電極１０に正電圧を印加しない状態では、ｎ型ソース領域１４とｎ型ドレイン領域６の間がｐ型ボディ領域１２で分断され、ｎ型ソース領域１４とｎ型ドレイン領域６の間の抵抗が高い。ゲート電極１０に正電圧を印加すると、ｎ型ソース領域１４とｎ型ドレイン領域６を分断しているとともに、ゲート絶縁膜８を介してトレンチゲート電極１０に対向している範囲のボディ領域１２がｎ型に反転し、ｎ型ソース領域１４とｎ型ドレイン領域６の間の抵抗が低下する。電界効果型トランジスタとして動作する。

表面電極（ソース電極）２２は、図２に示すように、トレンチ群２２ａが分散して形成されていることから、全範囲が連続しており、どこかの一か所に電気的接続ポイントを確保すると、表面電極２２の全範囲がその接続ポイントに電気的に接続される。
トレンチ群２２ａが形成されていると表面電極２２の抵抗が増大することが懸念される。しかしながら、トレンチ群２２ａは、絶縁膜群２０の形成範囲に形成されている。トレンチ群２２ａが形成されていても、電気的接続ポイントとソース領域１４の間の抵抗、あるいは電気的接続ポイントとコンタクト領域１６の間の抵抗が増大することはない。

上記の実施例では、千鳥格子状に配置されているトレンチ群２２ａの配置位置では、表面電極２２の厚みがゼロに減じられている。これによって、表面電極２２と半導体基板１８の膨張率の相違に起因して半導体基板１８に生じる熱応力が、大きな値に発達することを防止している。比較のために、表面電極２２にトレンチ２２ａ群が形成されていない場合を考える。この場合、絶縁膜２０の長手方向に沿って、長い距離に亘って、絶縁膜２０と表面電極２２が連続的に密着している。同様に、隣接する絶縁膜２０の間隔において、長い距離に亘って、表面電極２２と半導体基板１８が連続的に密着している。絶縁膜２０の長手方向に対して直交する方向に観測しても、長い距離に亘って表面電極２２が絶縁膜２０または半導体基板１８の表面に連続的に密着している。長い距離に亘って表面電極２２が絶縁膜２０または半導体基板１８の表面に連続的に密着していると、熱膨張率の相違に基づいて半導体基板１８に生じる熱応力が大きな値に発達する。大きな熱応力が絶縁膜２０または半導体基板１８に作用すると、例えば絶縁膜２０が損傷して半導体チップが正常に動作しなくなる現象が生じる。本実施例では、絶縁膜２０が熱破壊する場合を含めて半導体基板が熱破壊するという。

本実施例では、トレンチ２２ａ群が千鳥格子状に配置されていることから、表面電極２２が長い距離に亘って絶縁膜２０の表面に連続的に密着することがない。そのために、大きな熱応力が絶縁膜２０および半導体基板１８に作用して熱破壊する現象が生じにくい。トレンチ群２２ａを配置することで、半導体基板が熱破壊する温度を上げることができる。

熱膨張率の相違によって生じる熱応力が緩和されると、半導体基板１８自体の耐熱温度、あるいは表面電極２２自体の耐熱温度に近い温度まで、半導体基板１８が熱破壊されなくすることができる。熱応力緩和技術を採用するによって、素材を選択することで熱破壊に対する素子の上限温度を向上させることが可能となる。例えば、半導体基板にＳｉＣを用いると、１６００℃程度の高温でも半導体基板は正常に動作する。表面電極に、Ｎｉ，Ｗ，Ｔｉ，Ｔａ，Ａｇ，Ｐｔ，Ａｕ，Ｃｕの群から選択された1種類の金属を用いると、Ａｌよりも高い温度まで電極が溶融しない。従来技術によると、素材の耐熱温度よりも低い温度で熱応力が過大となるために、素材を選択することで熱破壊に対する上限温度を上昇させることができなかった。熱応力緩和技術を導入すると、素材を選択することで熱破壊に対する上限温度を上昇させることが可能となる。なお、表面電極には、Ｎｉ，Ｗ，Ｔｉ，Ｔａ，Ａｇ，Ｐｔ，Ａｕ，Ｃｕの群から選択された1種類の金属を用いてもよいし、前記の群から選択された２種類以上の金属からなる合金を使用してもよいし、あるいは、前記金属または前記合金のシリサイドを利用してもよい。あるいは、前記金属・前記合金・前記シリサイドの積層膜または混合膜を利用してもよい。

トレンチは、図３の２２ｂに示すように、絶縁膜２０の長手方向に引き伸ばされた形状であってもよい。この場合も、千鳥格子状に配置することが好ましい。トレンチは、図２の２２ａまたは図３の２２ｂに示すように、絶縁膜２０の形成範囲内にとどまり、絶縁膜と絶縁膜の間隔において半導体基板１８の表面が露出している範囲にまでは延びていないことが好ましい。この条件でトレンチ群が形成されていると、表面電極２２に対する電気的接続ポイントとソース領域１４の間の抵抗、あるいは電気的接続ポイントとコンタクト領域１６の間の抵抗が、トレンチ群の存在によって増大することはない。

（第２実施例）
トレンチは、図４に示すように、絶縁膜２０の表面に達していなくてもよい。トレンチ２２ｃのように、表面電極２２の表面から中間深さまで達するものであってもよい。トレンチ２２ｃの形成部分では、表面電極２２の厚みが減じられる。表面電極２２の厚みが減じられると、膨張率の相違に起因して半導体基板１８に生じる熱応力が、厚みが減少した範囲の表面電極２２によって緩和される。半導体基板１８に生じる熱応力を緩和するためには、表面電極２２の厚みが減少した範囲が存在すればよく、トレンチが絶縁膜２０の表面にまで達している必要は必ずしもない。

（第３実施例）
図５に示すように、絶縁膜２０の上方に空洞２２ｄを形成することによって、絶縁膜２０の形成範囲における表面電極２２の厚みを減じてもよい。例えば、絶縁膜２０の表面と、絶縁膜２０で覆われていない半導体基板１８の表面の全域に亘って、表面電極下層２４を形成する。次いで、絶縁膜２０の形成範囲において、表面電極下層２４をエッチングしてトレンチ群を形成する。その後に表面電極上層２６を堆積させる。この際に、表面電極上層２６が表面電極下層２４に形成されたトレンチを充填しきれず、空洞２２ｄが形成されることがある。空洞２２ｄが形成される条件で、表面電極上層２６を堆積させることができる。図６に示すように、絶縁膜２０の上方に空洞２２ｄを形成すると、絶縁膜２０の形成範囲では、表面電極２２の厚みが減じられる。絶縁膜２０の上方に空洞２２ｄを残しながら表面電極２２を形成することで、半導体基板１８に大きな熱応力が発達するのを防止できる。
表面電極下層２４と表面電極上層２６は、同一材料で形成してもよいし、異種類材料で形成してもよい。例えば、表面電極下層２４には、低膨張率で高融点な材料を用い、表面電極上層２６には高熱伝導材料を用いることができる。
なお厚みのある電極内に空洞を形成する技術が、例えば特開２０１２−５４３０７号公報に開示されている。同公報に記載に技術では、アスペクト比が高い溝が形成されている表面上にＣＶＤ法で成膜する。溝の入り口での成膜レートが高く、溝の底での成膜レートが低いことから、溝の内側に空洞が形成される。本実施例では、同種の手法を用いて空洞２２ｄを形成する。

（第４実施例）
図７に示すように、中間深さに達するトレンチ群２２ｃと、空洞２２ｄの両者を併用して、絶縁膜２０の形成範囲における表面電極２２の厚みを減じてもよい。

以上、本発明の具体例を詳細に説明したが、これらは例示に過ぎず、特許請求の範囲を限定するものではない。特許請求の範囲に記載の技術には、以上に例示した具体例を様々に変形、変更したものが含まれる。
例えば、ドレイン領域４に代えてコレクタ領域としたＩＧＢＴの表面電極に本技術を適用することができる。この場合は、ソース領域１４がエミッタ領域となり、表面電極２２がエミッタ電極となる。また、ダイオードのなかにも、半導体基板の表面の随所に絶縁膜が形成されているものがあり、その表面電極に本技術を適用することができる。
また、本明細書または図面に説明した技術要素は、単独であるいは各種の組合せによって技術的有用性を発揮するものであり、出願時請求項記載の組合せに限定されるものではない。また、本明細書または図面に例示した技術は複数目的を同時に達成し得るものであり、そのうちの一つの目的を達成すること自体で技術的有用性を持つものである。

２：裏面電極（ドレイン電極）
４：ドレイン領域
６：ドリフト領域
８：ゲート絶縁膜
１０：トレンチゲート電極
１２：ボディ領域
１４：ソース領域
１６：コンタクト領域
１８：半導体基板
１８ａ：半導体基板の表面
２０：絶縁膜
２２：表面電極（ソース電極）
２２ａ，２２ｂ，２２ｃ：トレンチ
２２ｄ：空洞
２４：表面電極下層
２６：表面電極上層

Claims (7)

1. 半導体基板の表面上に形成されており、前記表面の一部を覆って残部を覆わない絶縁膜と、
   前記絶縁膜で覆われていない範囲の前記半導体基板の表面上から前記絶縁膜の表面上に亘る範囲に形成されている表面電極を備えており、
   前記表面電極の内部に、前記絶縁膜の表面に接する空洞が形成されている半導体チップ。
2. 前記絶縁膜が存在する位置において、前記表面電極の表面から中間深さに達する溝が形成されている請求項１の半導体チップ。
3. 前記表面電極が、表面電極下層と表面電極上層で形成されている請求項１または２の半導体チップ。
4. 前記絶縁膜が存在する位置において、前記表面電極下層を貫通するトレンチが形成されている請求項３の半導体チップ。
5. 前記表面電極が、Ｎｉ，Ｗ，Ｔｉ，Ｔａ，Ａｇ，Ｐｔ，Ａｕ，Ｃｕの群から選択された１種類の金属、前記群から選択された２種類以上の金属の合金、前記金属または前記合金のシリサイド、または前記金属・前記合金・前記シリサイドの積層膜または混合膜で形成されていることを特徴とする請求項１から４のいずれかの１項に記載の半導体チップ。
6. 半導体基板の表面に臨む範囲にエミッタ領域とトレンチゲート電極が形成されており、
   半導体基板の表面上に、前記エミッタ領域の表面を覆わないで前記トレンチゲート電極の表面を覆う絶縁膜が形成されており、
   前記エミッタ領域の表面上から前記絶縁膜の表面上に亘る範囲にエミッタ電極が形成されており、
   前記エミッタ電極の内部に、前記絶縁膜の表面に接する空洞が形成されているトランジスタチップ。
7. 半導体基板の表面に臨む範囲にソース領域とトレンチゲート電極が形成されており、
   半導体基板の表面上に、前記ソース領域の表面を覆わないで前記トレンチゲート電極の表面を覆う絶縁膜が形成されており、
   前記ソース領域の表面上から前記絶縁膜の表面上に亘る範囲にソース電極が形成されており、
   前記ソース電極の内部に、前記絶縁膜の表面に接する空洞が形成されているトランジスタチップ。

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