JP2009266935A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法 Download PDF

Info

Publication number
JP2009266935A
JP2009266935A JP2008112487A JP2008112487A JP2009266935A JP 2009266935 A JP2009266935 A JP 2009266935A JP 2008112487 A JP2008112487 A JP 2008112487A JP 2008112487 A JP2008112487 A JP 2008112487A JP 2009266935 A JP2009266935 A JP 2009266935A
Authority
JP
Japan
Prior art keywords
electrode layer
semiconductor device
recesses
layer
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008112487A
Other languages
English (en)
Inventor
Kinya Otani
欣也 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Electronics Corp
Original Assignee
NEC Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Electronics Corp filed Critical NEC Electronics Corp
Priority to JP2008112487A priority Critical patent/JP2009266935A/ja
Priority to US12/428,686 priority patent/US20090267142A1/en
Publication of JP2009266935A publication Critical patent/JP2009266935A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41741—Source or drain electrodes for field effect devices for vertical or pseudo-vertical devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/0361—Physical or chemical etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/036—Manufacturing methods by patterning a pre-deposited material
    • H01L2224/03622—Manufacturing methods by patterning a pre-deposited material using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04026—Bonding areas specifically adapted for layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05557—Shape in side view comprising protrusions or indentations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • H01L2224/05559—Shape in side view non conformal layer on a patterned surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05617—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05624—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/291—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H01L2224/301—Disposition
    • H01L2224/30104—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body
    • H01L2224/3011—Disposition relative to the bonding areas, e.g. bond pads, of the semiconductor or solid-state body the layer connectors being bonded to at least one common bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/8319—Arrangement of the layer connectors prior to mounting
    • H01L2224/83191—Arrangement of the layer connectors prior to mounting wherein the layer connectors are disposed only on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83801—Soldering or alloying
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

【課題】電極層の特定部分に応力が集中して亀裂が生じることを抑制する。
【解決手段】本発明にかかる半導体装置は、複数のトレンチ１０５、複数のゲート電極１０２、複数の拡散層１０７、層間絶縁膜１０３、電極層１１０、電極層１１０に形成された複数の凹部１０８，１０９、半田層１１１、並びに導電板１１３を備える。ゲート電極１０２は、複数のトレンチ１０５それぞれの中に位置している。複数の拡散層１０７は、それぞれトレンチ１０５に隣接している。層間絶縁膜１０３は、複数のゲート電極１０２それぞれ上に選択的に形成されている。凹部１０８は、複数のゲート電極１０２の相互間の上方に位置している。凹部１０９は、複数の凹部１０８の相互間に位置している。導電板１１３は、半田層１１１を介して電極層１１０に接続している。
【選択図】図１

Description

本発明は、トレンチゲート型のトランジスタを有する半導体装置及びその製造方法に関する。
図５は、パワーデバイスとして用いられる半導体装置の一例を示す断面図である。本図に示す半導体装置はトレンチゲート型のトランジスタを備えている。半導体基板２００には拡散層２０７及びトレンチ２０５が形成されており、トレンチ２０５の中にはゲート絶縁膜２１２及びゲート電極２０２が位置している。ゲート電極２０２の上には層間絶縁膜２０３が形成されている。層間絶縁膜２０３上及び拡散層２０７上には電極層２１０が形成されている。電極層２１０の表面には、層間絶縁膜２０３の有無に起因した凹部２０８が形成されている。
電極層２１０は、半田層２１１を介して導電板２１３に接続している。半田層２１１は、電極層２１０の表面のうち凹部２０８を除いた領域に設けられている。このような半導体装置は、例えば特許文献１に記載されている。
特開２００３−１０１０２４号公報
電極層と導電板を半田層で接続するとき、半田層はその融点以上に加熱される。そして常温に戻ることにより、半田層は凝固して電極層と導電板を接続する。このとき、電極層と半田層の熱膨張率の違いにより、電極層に亀裂（図５において符合２１４で示す部分）が発生する。これを起点として、拡散層と電極層が接続している部分又はゲート絶縁膜にダメージが生じ、リークなどの特性不良が生じる可能性があった。
本発明によれば、半導体基板に形成された複数のトレンチと、
前記複数のトレンチそれぞれの中に位置しているゲート電極と、
前記半導体基板に形成され、前記複数のトレンチそれぞれに隣接する複数の拡散層と、
前記複数のゲート電極それぞれの上に選択的に形成された層間絶縁膜と、
前記複数の拡散層上及び前記層間絶縁膜上に連続的に形成された電極層と、
前記電極層に形成され、前記複数のゲート電極の相互間の上方に位置する複数の第１の凹部と、
前記電極層に形成され、前記複数の第１の凹部の相互間に位置する第２の凹部と、
前記電極層の表面に設けられた半田層と、
前記半田層を介して前記電極層に接続された導電板と、
を備える半導体装置が提供される。
本発明によれば、半導体基板に複数のトレンチゲート型のトランジスタを形成する工程と、
前記複数のトランジスタの上方に位置し、前記複数のトランジスタそれぞれが有する複数の拡散層に接続する電極層、及び前記複数のトランジスタのゲート電極の相互間の上方に位置する複数の第１の凹部を形成する工程と、
前記電極層を選択的に除去することにより、前記電極層に複数の第２の凹部を形成する工程と、
前記第１及び第２の凹部以外の前記電極層の表面に半田層を設ける工程と、
前記半田層を介して前記電極層に導電板を接続する工程と、
を備える半導体装置の製造方法が提供される。
本発明によれば、第１及び第２の凹部一つあたりの応力が小さくなり、電極層の特定部分に応力が集中して亀裂が生じることを抑制できる。この結果、半導体装置の信頼性が向上する。
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
図１は、実施形態にかかる半導体装置の断面図である。この半導体装置は、トレンチゲート型のトランジスタを複数有するパワーデバイスであり、複数のトレンチ１０５、複数のゲート電極１０２、複数の拡散層１０７、層間絶縁膜１０３、電極層１１０、電極層１１０に形成された複数の凹部１０８，１０９、半田層１１１、並びに導電板１１３を備える。
トレンチ１０５は、シリコン基板などの半導体基板１００に形成されている。ゲート電極１０２は、複数のトレンチ１０５それぞれの中に位置している。複数の拡散層１０７は、それぞれトレンチ１０５に隣接している。拡散層１０７は、第１導電型（例えばＮ型）であり、トランジスタのソースとして機能する。層間絶縁膜１０３は、複数のゲート電極１０２それぞれ上に選択的に形成されている。
電極層１１０は、トランジスタのソース電極であり、複数の拡散層１０７上及び層間絶縁膜１０３上に連続的に形成されている。凹部１０８は、複数のゲート電極１０２の相互間の上方に位置しており、層間絶縁膜１０３の有無に起因して形成されている。凹部１０９は、複数の凹部１０８の相互間に位置している。凹部１０９は、本図に示す例では凹部１０８の間に一つずつ形成されているが、複数形成されていてもよい。半田層１１１は、電極層１１０の表面に設けられている。導電板１１３は、半田層１１１を介して電極層１１０に接続している。凹部１０８，１０９の深さは、電極層１１０の表面から層間絶縁膜１０３の表面までの距離の半分以下であるのが好ましい。凹部１０９の深さは、凹部１０８の深さの５０％以上１５０％以下である。凹部１０８，１０９は、好ましくは互いの深さが等しい。
図２〜図４は、図１に示した半導体装置の製造方法を説明するための断面図である。まず図２に示すように、半導体基板にトレンチゲート型のトランジスタを形成する。このトランジスタは、ゲート電極１０２及び拡散層１０７の他に、ゲート絶縁膜１１２及び拡散層１０６を有している。ゲート絶縁膜１１２は、トレンチ１０５の内壁に位置している。拡散層１０６は第２導電型（例えばＰ型）であり、拡散層１０７の下に位置している。拡散層１０６はトランジスタのベースとして機能する。
次いで、層間絶縁膜１０３を形成する。層間絶縁膜１０３は、例えばＣＶＤ法により形成され、その後選択的に除去されることにより、ゲート電極１０２の上方に選択的に形成される。
次いで、電極層１１０を形成する。電極層１１０は、例えばＡｌ電極層であり、例えばスパッタリング法により形成される。電極層１１０とゲート電極１０２は、層間絶縁膜１０３によって物理的かつ電気的に分離される。このとき電極層１１０の表面には、層間絶縁膜１０３の有無に起因して凹部１０８が形成される。凹部１０８は、ゲート電極１０２の相互間に位置するコンタクト領域１０４の上方に位置している。コンタクト領域１０４では、電極層１１０と拡散層１０７が接続している。なお、本図に示す例では一つのコンタクト領域１０４の中で複数のトランジスタの拡散層１０７が電極層１１０と接続している。
次いで図３に示すように、電極層１１０上にマスクパターン５０を形成する。マスクパターン５０はレジストパターンであっても良いし、ハードマスクであっても良い。次いで、マスクパターン５０をマスクとして電極層１１０をエッチングする。これにより、凹部１０９が形成される。
次いで図４に示すように、マスクパターン５０を除去する。次いで、電極層１１０の表面に半田層１１１を塗布により形成する。このとき半田層１１１は、凹部１０８，１０９の中には形成されない。なお半田層１１１の熱膨張率は、電極層１１０の熱膨張率より大きい。
その後、図１に示した導電板１１３を半田層１１１上に載置し、半田層１１１をリフローさせる。これにより、電極層１１０と導電板１１３は、半田層１１１を介して接続される。このようにして、図１に示した半導体装置が形成される。
次に、上記した実施形態の作用効果について説明する。電極層１１０には、層間絶縁膜１０３の有無に起因して形成された複数の凹部１０８に加えて、複数の凹部１０９も形成されている。このため、半田層１１１が凝固するときに半田層１１１と電極層１１０の間で生じる熱応力は、凹部１０８，１０９によって分散される。この効果は、凹部１０９の数が増えるに従って大きくなる。従って、凹部１０８，１０９一つあたりの応力が小さくなり、電極層１１０の特定部分に応力が集中して亀裂が生じることを抑制できる。この結果、半導体装置の信頼性が向上する。この効果は、凹部１０９の深さが凹部１０８の深さの５０％以上１５０％以下である時に顕著になり、凹部１０８，１０９の深さが等しいときに特に顕著になる。また、凹部１０８，１０９の深さが電極層１１０の表面から層間絶縁膜１０３の表面までの距離の１／５以上１／２以下であるとき、熱応力を分断する力と凹部１０８，１０９による電極層１１０の強度低下のバランスがとれるため、上記した効果が顕著になる。
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
実施形態にかかる半導体装置の断面図である。 図１に示した半導体装置の製造方法を説明するための断面図である。 図２の次の工程を説明するための断面図である。 図３の次の工程を説明するための断面図である。 パワーデバイスとして用いられる半導体装置の一例を示す断面図である。
符号の説明
５０ マスクパターン
１００ 半導体基板
１０２ ゲート電極
１０３ 層間絶縁膜
１０４ コンタクト領域
１０５ トレンチ
１０６ 拡散層
１０７ 拡散層
１０８ 凹部
１０９ 凹部
１１０ 電極層
１１１ 半田層
１１２ ゲート絶縁膜
１１３ 導電板
２００ 半導体基板
２０２ ゲート電極
２０３ 層間絶縁膜
２０５ トレンチ
２０７ 拡散層
２０８ 凹部
２１０ 電極層
２１１ 半田層
２１２ ゲート絶縁膜
２１３ 導電板

Claims (5)

  1. 半導体基板に形成された複数のトレンチと、
    前記複数のトレンチそれぞれの中に位置しているゲート電極と、
    前記半導体基板に形成され、前記複数のトレンチそれぞれに隣接する複数の拡散層と、
    前記複数のゲート電極それぞれの上に選択的に形成された層間絶縁膜と、
    前記複数の拡散層上及び前記層間絶縁膜上に連続的に形成された電極層と、
    前記電極層に形成され、前記複数のゲート電極の相互間の上方に位置する複数の第１の凹部と、
    前記電極層に形成され、前記複数の第１の凹部の相互間に位置する第２の凹部と、
    前記電極層の表面に設けられた半田層と、
    前記半田層を介して前記電極層に接続された導電板と、
    を備える半導体装置。
  2. 請求項１に記載の半導体装置において、
    前記第２の凹部の深さは前記第１の凹部の深さの５０％以上１５０％以下である半導体装置。
  3. 請求項２に記載の半導体装置において、
    前記第１の凹部と前記第２の凹部の深さは略等しい半導体装置。
  4. 請求項１〜３のいずれか一つに記載の半導体装置において、
    前記第１の凹部及び前記第２の凹部の深さは、前記電極層の表面から前記層間絶縁膜の表面までの距離の１／５以上１／２以下である半導体装置。
  5. 半導体基板に複数のトレンチゲート型のトランジスタを形成する工程と、
    前記複数のトランジスタの上方に位置し、前記複数のトランジスタそれぞれが有する複数の拡散層に接続する電極層、及び前記複数のトランジスタのゲート電極の相互間の上方に位置する複数の第１の凹部を形成する工程と、
    前記電極層を選択的に除去することにより、前記電極層に複数の第２の凹部を形成する工程と、
    前記第１及び第２の凹部以外の前記電極層の表面に半田層を設ける工程と、
    前記半田層を介して前記電極層に導電板を接続する工程と、
    を備える半導体装置の製造方法。
JP2008112487A 2008-04-23 2008-04-23 半導体装置及びその製造方法 Pending JP2009266935A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008112487A JP2009266935A (ja) 2008-04-23 2008-04-23 半導体装置及びその製造方法
US12/428,686 US20090267142A1 (en) 2008-04-23 2009-04-23 Semiconductor device and method of manufacturing same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008112487A JP2009266935A (ja) 2008-04-23 2008-04-23 半導体装置及びその製造方法

Publications (1)

Publication Number Publication Date
JP2009266935A true JP2009266935A (ja) 2009-11-12

Family

ID=41214144

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008112487A Pending JP2009266935A (ja) 2008-04-23 2008-04-23 半導体装置及びその製造方法

Country Status (2)

Country Link
US (1) US20090267142A1 (ja)
JP (1) JP2009266935A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015162534A (ja) * 2014-02-27 2015-09-07 株式会社豊田中央研究所 表面電極を備えている半導体チップ
US11335595B2 (en) 2017-02-15 2022-05-17 Mitsubishi Electric Corporation Method of manufacturing a semiconductor element front side electrode

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015162534A (ja) * 2014-02-27 2015-09-07 株式会社豊田中央研究所 表面電極を備えている半導体チップ
US11335595B2 (en) 2017-02-15 2022-05-17 Mitsubishi Electric Corporation Method of manufacturing a semiconductor element front side electrode

Also Published As

Publication number Publication date
US20090267142A1 (en) 2009-10-29

Similar Documents

Publication Publication Date Title
JP5563186B2 (ja) 半導体装置及びその製造方法
TWI253729B (en) A system and method of heat dissipation in semiconductor devices
JP2010092895A (ja) 半導体装置及びその製造方法
JP2009054947A (ja) 半導体装置の製造方法
JP2009266935A (ja) 半導体装置及びその製造方法
JP2006114853A (ja) 半導体装置及びその製造方法
JP2007165663A (ja) 半導体装置の製造方法および半導体装置
JP2008041835A (ja) 半導体装置とその製造方法
JP2010165907A (ja) 半導体装置の製造方法
JP2009054828A (ja) 半導体装置およびその製造方法
JP2007035728A (ja) 半導体装置及びその製造方法
JP2006261522A (ja) 半導体装置の製造方法
JP2006202928A (ja) 半導体装置の製造方法
JP2009238866A (ja) 半導体装置の製造方法
JP2002313791A (ja) 回路配線およびその製造方法
JP2007081230A (ja) 半導体装置及びその製造方法
JP2005057112A (ja) 半導体装置の製造方法
JP2009238865A (ja) 半導体装置およびその製造方法
JP4905145B2 (ja) 半導体装置の製造方法
JP2006351998A (ja) 半導体装置の製造方法及び半導体装置
JP2008210834A (ja) 半導体装置の製造方法及び半導体装置
JP2010092894A (ja) 半導体装置の製造方法
JP2009147248A (ja) 半導体装置の製造方法
JP2008010819A (ja) 半導体素子の製造方法
JP2013222765A (ja) 半導体装置、及び、半導体装置の製造方法