JP2006114853A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 トレンチパワーＭＯＳやトレンチＩＧＢＴ、或いはトレンチアイソレーションを用いた半導体装置での基板に加わる応力を低減する。
【解決手段】 Ｎｃｈ パワーＭＯＳトランジスタには、小さな粒径を有するシリカ微粒子７がトレンチゲート底部に埋め込まれ、トレンチゲート上部には、シリカ微粒子と接するＮ＋多結晶シリコン膜からなるゲート電極８が埋め込まれている。シリカ微粒子７の空隙には、ゲート電極８が形成されていない。
【選択図】 図１

Description

本発明は、トレンチ構造を有する半導体装置に係り、特にトレンチパワーＭＯＳトランジスタやトレンチＩＧＢＴ（Insulated Gate Bipolar Transistor）、或いはトレンチアイソレーションを有する半導体装置及びその製造方法に関する。
近年、メモリデバイスやロジックデバイス等のＬＳＩでは、微細化、高集積化、及び高速化を図るために素子間を分離するＳＴＩ（Shallow Trench Isolation）が設けられ、パワーＭＯＳトランジスタやＩＧＢＴでは、オン抵抗の低減化やスイッチング特性向上等を図るためにトレンチ構造のゲートが設けられている（例えば、非特許文献１参照。）。そして、ＳＴＩにはプラズマＣＶＤ（Chemical Vapor Deposition）法やＴＥＯＳ（TetraEthyl Ortho Silicate）等による二酸化シリコン膜が埋め込まれ、トレンチパワーＭＯＳトランジスタやトレンチＩＧＢＴには、基板を熱酸化した二酸化シリコン膜などのゲート絶縁膜及び高濃度多結晶シリコン膜などからなるゲート電極が埋め込まれている。
ところが、素子の微細化に伴って、素子分離工程や素子形成工程での熱処理により、トレンチ底部のコーナー部分ではシリコンと二酸化シリコンの熱膨張係数差やシリコン基板の酸化に起因する応力が発生する。この応力によりシリコン基板に結晶欠陥や転移が発生し、素子のリーク電流増大や素子の耐圧低下などが発生するという問題点がある。
また、パワーＭＯＳトランジスタやＩＧＢＴのスイッチング特性向上を目的として、帰還容量を低減するためにトレンチ底部を厚く酸化して他の部分よりも二酸化シリコン膜を厚く形成すると、更にシリコン基板に結晶欠陥や転移が発生し、例えば、パワーＭＯＳトランジスタではソース・ドレイン間ショートが発生するという問題点がある。
社団法人 電気学会編者［パワーデバイス・ＩＣハンドブック］（株）コロナ社１９９６年7月３０日発行（Ｐ１４０ 図６．２、Ｐ１７４ 図７．３６）
本発明は、基板に加わる応力を低減できるトレンチパワーＭＯＳトランジスタやトレンチＩＧＢＴ、或いはトレンチアイソレーションを有する半導体装置及びその製造方法を提供する。
本発明の一態様の半導体装置は、第１導電型の半導体基板と、前記半導体基板の第１主面に選択的に設けられた第２導電型の第１の半導体層と、前記第１の半導体層に選択的に設けられた第１導電型の第２の半導体層と、前記第２の半導体層及び前記第１の半導体層を貫いて前記半導体基板の途中の深さまで達するトレンチと、前記トレンチ内部に設けられたゲート絶縁膜と、前記トレンチ内底部に、前記ゲート絶縁膜と接して埋め込まれた誘電体の微粒子と、前記トレンチ内部に、側面が前記ゲート絶縁膜と接し、且つ底部が前記微粒子と接し、前記半導体基板の第１主面まで埋め込まれたゲート電極とを具備することを特徴とする。
更に、本発明の一態様の半導体装置の製造方法は、第１導電型の半導体基板の第１主面に第２導電型の第１の半導体層を選択的に形成する工程と、前記第１の半導体層の第１主面に第１導電型の第２の半導体層を選択的に形成する工程と、前記第２の半導体層及び前記第１の半導体層を貫いて前記半導体基板の途中の深さまで達するトレンチを形成する工程と、前記トレンチ内部にゲート絶縁膜を形成する工程と、誘電体の微粒子が分散された溶液を前記半導体基板の第１主面に塗布し、前記トレンチ底部に、前記ゲート絶縁膜と接する誘電体の微粒子を埋め込む工程と、前記トレンチ内部に、側面が前記ゲート絶縁膜と接し、且つ底部が前記微粒子と接し、前記半導体基板の第１主面近傍までゲート電極を埋め込む工程とを具備することを特徴とする。
本発明によれば、基板に加わる応力を低減できるトレンチパワーＭＯＳトランジスタやトレンチＩＧＢＴ、或いはトレンチアイソレーションを有する半導体装置及びその製造方法を提供することができる。
以下本発明の実施例について図面を参照しながら説明する。
まず、本発明の実施例１に係る半導体装置としてのＮｃｈ トレンチパワーＭＯＳトランジスタ及びその製造方法について、図面を参照して説明する。図１はＮｃｈ トレンチパワーＭＯＳトランジスタを示す断面図である。本実施例では、Ｎｃｈ パワーＭＯＳトランジスタのゲートをトレンチ構造にしている。
図１に示すように、Ｎｃｈ トレンチパワーＭＯＳトランジスタでは、Ｎ＋層１上にＮ−層２が設けられ、ドレイン層としてのシリコン基板３を有している。このＮ−層２の表面（第１主面）にはＰ層４が選択的に形成されている。このＰ層４の表面には、Ｐ＋層９が選択的に形成されている。このＰ＋層９の表面には、Ｎ＋ソース層５がＰ＋層９よりも浅く、選択的に形成されている。
そして、Ｎ＋ソース層５及びＰ層４を貫通分離し、Ｎ−層４まで達するトレンチが形成されている。このトレンチの内側にゲート絶縁膜６が埋め込まれ、トレンチの底部にゲート絶縁膜６と接するシリカ微粒子７が設けられ、トレンチの上部にゲート絶縁膜６と接し、且つシリカ微粒子７と接してゲート電極８が埋め込まれている。
このゲート電極８を覆う絶縁膜１０に、コンタクト開口部１１がＰ＋層９及びその周辺のＮ＋ソース層５の一部を露出するように設けられ、この露出されたＰ＋層９及びその周辺のＮ＋ソース層５に、ソース電極１２が形成されている。また、シリコン基板３のＮ＋層１の裏面（第２主面）には、ドレイン電極１３が形成されている。ここで、トレンチゲートの側壁部分のＰ層４は、Ｎｃｈ トレンチパワーＭＯＳトランジスタのチャネル領域となる。
次に、半導体装置の製造方法について、図２乃至図５を参照して説明する。図２乃至図５はＮｃｈ トレンチパワーＭＯＳトランジスタの製造工程を示す断面図である。
図２に示すように、まず、Ｎ＋層１上にＮ−層２が形成されたシリコン基板３の表面に、選択的にＰ層４を形成する。次に、Ｐ層４の表面に、選択的にＮ＋ソース層５を形成する。Ｐ層４及びＮ＋ソース層５は、例えば、イオン注入法及び高温アニールを用いて形成する。
次に、図３に示すように、Ｎ＋ソース層５の中央部分を、例えば、ＲＩＥ（Reactive Ion Ecthing）法などにより垂直にエッチングして、シリコン基板３のＮ−層２に達する深溝（トレンチ）を形成する。ここで、トレンチの深さは例えば、約１μｍ、トレンチ底部の幅は例えば、０．４μｍに形成する。
続いて、ＲＩＥによって発生したトレンチ部分のシリコン基板３のダメージを除去した後、高温酸化を行いシリコン酸化膜からなるゲート絶縁膜６を形成する。ここで、シリコン酸化膜の代わりに、シリコン酸化膜とシリコン窒化膜の積層膜をゲート絶縁膜に用いてもよい。
次に、シリカ微粒子７が分散された溶液を、例えば、スピンコート法を用いてシリカ微粒子（コロイダルシリカとも呼称される）７をトレンチ部分及びゲート絶縁膜６の表面部分に塗布する。なお、シリカ微粒子７の粒径は、トレンチ底部にシリカ微粒子７を均一に埋め込むために、０．００４μｍ（４ｎｍ）から０．０４μｍ（４０ｎｍ）の範囲が好ましい。
続いて、図４に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いて、ゲート絶縁膜６の表面部分及びトレンチ上面部分のシリカ微粒子７を除去し、トレンチ底部のシリカ微粒子７を残置させる。なお、残置したトレンチ底部のシリカ微粒子７は、Ｐ層４とＮ−層２の境界よりもトレンチ内部に設けるのが好ましい。
ここで、シリカ微粒子の粒径を０．０４μｍ（４０ｎｍ）以上にすると、トレンチ内部に均一にシリカ微粒子７の粒径を埋め込むことが困難となり、シリカ微粒子７の粒径を０．００４μｍ（４ｎｍ）以下にすると、ＣＭＰ処理中にシリカ微粒子７が飛散して、シリカ微粒子７をトレンチ底部に残置させるのが困難となる。なお、ＣＭＰ法の代わりに、水を供給しながらブラシを回転させるブラシ洗浄装置などを用いてもよい。このとき、水に極微量のフッ化水素酸溶液を添加してもよい。フッ化水素酸溶液を用いた場合、ゲート絶縁膜６を再度熱酸化するのが好ましい。なお、シリカ微粒子７の粒径は、ＴＥＭや断面ＳＥＭなどを用いて確認している。
次に、高温熱処理を行い、トレンチ部分などに残留している溶媒を揮発除去し、シリカ微粒子７とゲート絶縁膜６とを固着させる。
そして、図５に示すように、ＣＶＤ法によりゲート電極８となるＮ＋多結晶シリコン膜をシリコン基板３の表面に堆積する。ここで、シリカ微粒子７の粒径を比較的小さくしているので、Ｎ＋多結晶シリコン膜はシリカ微粒子７間の空隙に堆積されない。次に、ＣＭＰ法を用いて、シリコン基板３の表面のＮ＋多結晶シリコン膜及びゲート絶縁膜６を剥離し、Ｐ層４及びＮ＋ソース層５を露呈させる。続いて、後処理を行い、シリコン基板３の表面に残置している不純物などをエッチング除去し、シリコン基板３の表面を清浄化する。なお、ゲート絶縁膜６を剥離せずに残置しておいてもよい。
次に、Ｎ＋ソース層５の間に、Ｎ＋ソース層５と接するＰ＋層９を形成する。そして、周知の技術を用いて、層間絶縁膜形成、コンタクト開口、配線形成を行い、Ｎｃｈ トレンチパワーＭＯＳトランジスタが完成する。
上述したように、本実施例の半導体装置では、トレンチ底部にシリカ微粒子７が埋め込まれ、トレンチ上部にゲート電極８が埋め込まれたＮｃｈ トレンチパワーＭＯＳトランジスタが設けられている。そして、シリカ微粒子７の空隙にはゲート電極８が形成されていない。このため、素子分離工程や素子形成工程での熱処理により、シリコンと二酸化シリコンの熱膨張係数差やシリコン基板の酸化に起因するトレンチ底部での応力発生を抑制し、シリコン基板に結晶欠陥や転移が発生するのを抑制することができる。したがって、素子のリーク電流増大や素子の耐圧低下などを従来よりも抑制することができる。
更に、トレンチ底部に絶縁物としてのシリカ微粒子７が埋め込まれ、シリカ微粒子７の空隙にはシリカ微粒子７よりも比誘電率の小さい空気などの気体が充満している。このため、Ｎｃｈ トレンチパワーＭＯＳトランジスタのゲート・ドレイン間容量を低減でき、帰還容量を低減できる。したがって、Ｎｃｈ トレンチパワーＭＯＳトランジスタのスイッチング特性を従来よりも向上することができる。
なお、本実施例では、シリカ微粒子７を用いているが、アルミナ微粒子やシリコンカーバイド微粒子などの誘電体の微粒子を用いてもよい。
次に、本発明の実施例２に係る半導体装置としてのＮｃｈ ＭＯＳトランジスタ及びその製造方法について、図面を参照して説明する。図６はＮｃｈ ＭＯＳトランジスタを示す断面図である。本実施例では、Ｎｃｈ ＭＯＳトランジスタの素子分離にＳＴＩを用いている。
図６に示すように、Ｎｃｈ ＭＯＳトランジスタでは、Ｐ型シリコン基板３ａの表面にＮ＋ソース層５ａ、Ｎ層２３、及びＮ＋ドレイン層２４が選択的に形成され、Ｎ層２３はＮ＋ソース層５ａと接して形成されている。
そして、Ｎ＋ソース層５ａ間を貫通分離してトレンチが形成されている。このトレンチの内側にシリコン酸化膜２１が埋め込まれ、トレンチの底部にシリコン酸化膜２１と接するシリカ微粒子７が設けられ、トレンチの上部にシリコン酸化膜２１と接し、且つシリカ微粒子７と接して二酸化シリコン膜２２が埋め込まれている。
Ｎ層２３間のシリコン基板３ａ上には、ゲート絶縁膜６ａ、ゲート電極８ａ、及びゲート電極保護膜２５がＮ層２３とオーバーラップして形成されている。ゲート電極８ａ及びゲート電極保護膜２５の側面には、側壁絶縁膜２６が形成され、Ｎ＋ソース層５ａ及びＮ＋ドレイン層２４は側壁絶縁膜２６をマスクに形成されている。
このゲート電極８ａ及びゲート電極保護膜２５を覆う絶縁膜１０に、コンタクト開口部１１がＮ＋ソース層５ａ及びＮ＋ドレイン層２４の一部を露出するように設けられ、この露出されたＮ＋ソース層５ａ及びＮ＋ドレイン層２４に、ビア２７が形成され、ビア２７を覆うようにビア２７と接する配線２８が選択的に形成されている。
次に、半導体装置の製造方法について、図７及び図８を参照して説明する。図７及び図８はＮｃｈ ＭＯＳトランジスタの製造工程を示す断面図である。
図７に示すように、まず、Ｐ型のシリコン基板３ａの表面を、例えば、ＲＩＥ法などによりエッチングして、浅溝（浅いトレンチ）を形成する。ここで、トレンチの深さは、例えば、約０．３μｍ、トレンチ底部の幅は、例えば、０．１５μｍに形成する。続いて、ＲＩＥによって発生した浅いトレンチ部分のシリコン基板３ａのダメージを除去した後、高温酸化を行い、シリコン酸化膜２１を形成する。
そして、シリカ微粒子７を分散させた溶液を、例えば、スピンコート法を用いてシリカ微粒子７を塗布する。なお、シリカ微粒子７の粒径は、トレンチ底部にシリカ微粒子７を均一に埋め込むために、０．００１５μｍ（１．５ｎｍ）から０．０１５μｍ（１５ｎｍ）の範囲が好ましい。
次に、ＣＭＰ法を用いて、シリコン酸化膜２１の表面及び浅いトレンチ上面部分のシリカ微粒子７を除去し、浅いトレンチ底部のシリカ微粒子７を残置させる。
ここで、シリカ微粒子の粒径を０．０１５μｍ（１５ｎｍ）以上にすると、浅いトレンチ内部に均一にシリカ微粒子７の粒径を埋め込むことが困難となり、シリカ微粒子７の粒径を０．００１５μｍ（１．５ｎｍ）以下にすると、ＣＭＰ処理中にシリカ微粒子７が飛散して、シリカ微粒子７を浅いトレンチ底部に残置させるのが困難となる。
次に、図８に示すように、ＣＶＤ法により２酸化シリコン膜２２をシリコン基板３ａの表面に堆積する。ここで、シリカ微粒子７の粒径を比較的小さくしているので、二酸化シリコン膜２２はシリカ微粒子７間の空隙に堆積されない。次に、ＣＭＰ法を用いて、シリコン基板３ａの表面の二酸化シリコン膜２２及びシリコン酸化膜２１の一部まで剥離し、浅いトレンチ部分に設けられた２酸化シリコン膜２２を残置する。これにより、浅いトレンチアイソレーション（ＳＴＩ）が形成される。なお、残置したシリコン底部のシリカ微粒子７は、後述するＮ層、Ｎ＋ソース層、及びＮ＋ドレイン層とシリコン基板３ａの境界よりもトレンチ内部に設けるのが好ましい。
次に、周知の技術を用いて、Ｎｃｈ ＭＯＳトランジスタのゲート絶縁膜形成、ゲート電極形成、ソース・ドレイン形成、層間絶縁膜形成、コンタクト開口、配線形成などを行い、Ｎｃｈ ＭＯＳトランジスタが完成する。
上述したように、本実施例の半導体装置では、トレンチ底部にシリカ微粒子７が埋め込まれ、トレンチ上部に二酸化シリコン膜２２が埋め込まれたＭＯＳトランジスタが設けられている。そして、シリカ微粒子７の空隙には二酸化シリコン膜２２が形成されていない。このため、素子分離工程や素子形成工程での熱処理により、シリコンと二酸化シリコンの熱膨張係数差やシリコン基板の酸化に起因するトレンチ底部での応力発生を抑制し、シリコン基板に結晶欠陥や転移が発生するのを抑制することができる。したがって、素子のリーク電流増大や素子の耐圧低下などを従来よりも抑制することができる。
本発明は、上記実施例に限定されるものではなく、発明の趣旨を逸脱しない範囲で、種々、変更してもよい。
例えば、実施例１では、Ｎｃｈ パワーＭＯＳトランジスタのゲートをトレンチ構造にしているが、Ｐｃｈ パワーＭＯＳトランジスタやＩＧＢＴのゲートをトレンチ構造にしてもよい。なお、トレンチＩＧＢＴの場合、Ｎ−層の裏面（第２主面）にＰ＋層を接して形成したノンパンチスルー（ＮＰＴ）形構造やＮ−層の裏面（第２主面）にＮ＋層を形成し、Ｎ＋層の裏面（第２主面）にＰ＋層を形成したパンチスルー（ＰＴ）形構造のどちらの構造を用いてもよい。
本発明の実施例１に係るＮｃｈ トレンチパワーＭＯＳトランジスタを示す断面図。 本発明の実施例１に係るＮｃｈ トレンチパワーＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例１に係るＮｃｈ トレンチパワーＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例１に係るＮｃｈ トレンチパワーＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例１に係るＮｃｈ トレンチパワーＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例２に係るＮｃｈ ＭＯＳトランジスタを示す断面図。 本発明の実施例２に係るＮｃｈ ＭＯＳトランジスタの製造工程を示す断面図。 本発明の実施例２に係るＮｃｈ ＭＯＳトランジスタの製造工程を示す断面図。
符号の説明
１ Ｎ＋層
２ Ｎ−層
３、３ａ シリコン基板
４ Ｐ層
５、５ａ Ｎ＋ソース層
６、６ａ ゲート絶縁膜
７ シリカ微粒子
８、８ａ ゲート電極
９ Ｐ＋層
１０ 絶縁膜
１１ コンタクト開口部
１２ ソース電極
１３ ドレイン電極
２１ シリコン酸化膜
２２ 二酸化シリコン膜
２３ Ｎ層
２４ Ｎ＋ドレイン層
２５ ゲート電極保護膜
２６ 側壁絶縁膜
２７ ビア
２８ 配線

Claims (5)

  1. 第１導電型の半導体基板と、
    前記半導体基板の第１主面に選択的に設けられた第２導電型の第１の半導体層と、
    前記第１の半導体層に選択的に設けられた第１導電型の第２の半導体層と、
    前記第２の半導体層及び前記第１の半導体層を貫いて前記半導体基板の途中の深さまで達するトレンチと、
    前記トレンチ内部に設けられたゲート絶縁膜と、
    前記トレンチ内底部に、前記ゲート絶縁膜と接して埋め込まれた誘電体の微粒子と、
    前記トレンチ内部に、側面が前記ゲート絶縁膜と接し、且つ底部が前記微粒子と接し、前記半導体基板の第１主面まで埋め込まれたゲート電極と
    を具備することを特徴とする半導体装置。
  2. 第１導電型の第１の半導体層及び前記第１の半導体層の第１主面に設けられた第２導電型の第２の半導体層を有する半導体基板と、
    前記第２の半導体層に選択的に設けられた第１導電型の第３の半導体層と、
    前記第３の半導体層に選択的に設けられた第２導電型の第４の半導体層と、
    前記第４の半導体層及び前記第３の半導体層を貫いて前記第２の半導体層の途中の深さまで達するトレンチと、
    前記トレンチ内部に設けられたゲート絶縁膜と、
    前記トレンチ内底部に、前記ゲート絶縁膜と接して埋め込まれた誘電体の微粒子と、
    前記トレンチ内部に、側面が前記ゲート絶縁膜と接し、且つ底部が前記微粒子と接し、前記半導体基板の第１主面まで埋め込まれたゲート電極と
    を具備することを特徴とする半導体装置。
  3. 第１導電型の半導体基板と、
    前記半導体基板の第１主面に設けられたトレンチと、
    前記トレンチ内側部に設けられたシリコン酸化膜と、
    前記トレンチ底部に、前記シリコン酸化膜と接して埋め込まれた誘電体の微粒子と、
    前記トレンチ内部に、側面が前記シリコン酸化膜と接し、且つ底面が前記微粒子と接し、前記半導体基板の第１主面まで埋め込まれた誘電体層と、
    前記シリコン酸化膜と接し、前記半導体基板の第１主面に選択的に設けられ、トランジスタのソース又はドレインである第２導電型の半導体層と
    を具備することを特徴とする半導体装置。
  4. 前記微粒子の粒径は、前記トレンチ底部の幅の１／１００以上、１／１０以下の範囲であることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置。
  5. 第１導電型の半導体基板の第１主面に第２導電型の第１の半導体層を選択的に形成する工程と、
    前記第１の半導体層の第１主面に第１導電型の第２の半導体層を選択的に形成する工程と、
    前記第２の半導体層及び前記第１の半導体層を貫いて前記半導体基板の途中の深さまで達するトレンチを形成する工程と、
    前記トレンチ内部にゲート絶縁膜を形成する工程と、
    誘電体の微粒子が分散された溶液を前記半導体基板の第１主面に塗布し、前記トレンチ底部に、前記ゲート絶縁膜と接する誘電体の微粒子を埋め込む工程と、
    前記トレンチ内部に、側面が前記ゲート絶縁膜と接し、且つ底部が前記微粒子と接し、前記半導体基板の第１主面近傍までゲート電極を埋め込む工程と
    を具備することを特徴とする半導体装置の製造方法。
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