JP4116007B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は、半絶縁性の分離領域を有する半導体装置及びその製造方法に関する。
大電力を扱う金属・酸化膜・半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）や金属・絶縁膜・半導体（ＭＩＳ）ＦＥＴ等のパワー半導体装置では、低オン抵抗、且つ高耐圧化に適した縦型構造が用いられる。例えば、ｎチャネルＭＯＳＦＥＴでは、半導体基板裏面のドレインから、ｎ型半導体層のドリフト領域を介して半導体基板表面側のソースに電流が流れる。高耐圧化するために、ドリフト領域は空乏化される。パワーＭＯＳＦＥＴのオン抵抗には、主にドリフト領域の抵抗の寄与が大きい。オン抵抗を下げるために、ドリフト領域の厚さを薄くすると、耐圧が低下してしまう。
低オン抵抗で、且つ高耐圧化を実現するため、スーパージャンクション構造のＭＯＳＦＥＴが用いられれている。一般に、スーパージャンクション構造では、ソース及びドレイン領域の間にｐ型ピラー領域及びｎ型ピラー領域が隣接して配置される。ＭＯＳＦＥＴのオン状態では、ｎ型ピラー領域をドリフト領域として電流が流れる。オフ状態では、隣接するｐ型及びｎ型ピラー領域が空乏化することにより高耐圧が実現される。
スーパージャンクション構造のｐ型及びｎ型ピラー領域は、例えば半導体基板上の半導体層に半導体基板に達する深いトレンチの側壁から不純物を添加して形成される。通常、トレンチはスーパージャンクション形成後に誘電体で埋め戻されて分離領域が形成される。あるいは、誘電体の代わりに半絶縁性多結晶シリコン（ＳＩＰＯＳ）膜をトレンチに埋め込んで半絶縁性分離領域としているものもある（例えば、特許文献１参照。）。スーパージャンクション形成後にトレンチをＳＩＰＯＳ膜で埋め込むことにより、ソース・ドレイン間に高抵抗のリーク経路が提供される。その結果、ＳＩＰＯＳ膜の埋込み方向に沿って強制的に均一な電界分布が形成され、ピラー領域へのリサーフ（ＲＥＳＵＲＦ）効果が補強されるといったメリットを期待することができる。ここで、「ＲＥＳＵＲＦ」とは、高電圧が印加されたとき、ｐｎ接合に発生する電界集中を制御する接合終端である。
しかし、半絶縁性分離領域の抵抗を左右するＳＩＰＯＳ成膜中の酸素（Ｏ）濃度の制御が困難なため、ＳＩＰＯＳ膜には深さ方向で酸素濃度分布が生じる。その結果、トレンチ内への埋め込みに当たって、酸素濃度の高いＳＩＰＯＳ膜を有する半絶縁性分離領域表面側で、ウェットエッチング等による加工が困難になる。また、成膜したＳＩＰＯＳ膜の膜応力が大きく、半絶縁性分離領域に隣接するドリフト領域に結晶欠陥を誘起して、ＭＯＳＦＥＴの特性が劣化する問題がある。
特開２００２−２１７４１５号公報
本発明の目的は、加工が容易で、膜応力が低減された半絶縁性の分離領域を有する半導体装置及びその製造方法を提供することにある。
本発明の第１の態様によれば、（イ）第１導電型の第１のピラー領域と、第１のピラー領域に挟まれた第２導電型の第２のピラー領域とを備える複数の活性素子セルと、（ロ）複数の活性素子セルのそれぞれを分離するように複数の活性素子セルの間に配置され、粒状絶縁物及び粒状絶縁物の表面を覆う半導体膜を有する複数の半絶縁性粒子を埋め込んだ分離領域とを備える半導体装置が提供される。
本発明の第２の態様によれば、（イ）第１導電型の半導体基板上に半導体層を成長し、（ロ）半導体層の一部を除去して複数のトレンチを形成し、複数のトレンチにより複数の活性素子セルを分離形成し、（ハ）トレンチの側壁を介して活性素子セルに第１導電型の不純物と第１導電型の不純物より拡散係数の大きい第２導電型の不純物を添加し、側壁側に第１導電型の第１のピラー領域と、第１のピラー領域に挟まれた第２導電型の第２のピラー領域を形成し、（ニ）トレンチを埋め込むように粒状絶縁物を塗布し、粒状絶縁物の表面を覆うように半導体膜を堆積して分離領域を形成することを含む半導体装置の製造方法が提供される。
本発明によれば、加工が容易で、膜応力が低減された半絶縁性の分離領域を有する半導体装置及びその製造方法を提供することが可能となる。
以下図面を参照して、本発明の形態について説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号が付してある。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
本発明の実施の形態に係る半導体装置は、図１に示すように、ｎ++型（第１導電型）のシリコン（Ｓｉ）等の半導体基板１０と、半導体基板１０上に配置された複数の活性素子セル４０ａ、４０ｂ、４０ｃと、複数の活性素子セル４０ａ〜４０ｃのそれぞれを分離するように配置された分離領域２０を備える。分離領域２０の底部は、半導体基板１０に接している。分離領域２０と活性素子セル４０ａ〜４０ｃの間に、酸化シリコン（ＳｉＯ2）等の保護膜１８が配置される。「活性素子セル」とは、半導体装置の活性素子が設けられる領域を言う。以下のおいては、活性素子の一例として、パワーＭＯＦＥＴについて説明するが、パワーＭＯＳＦＥＴに限られるものではない。例えば、ＭＩＳＦＥＴ、ゲートターンオフ（ＧＴＯ）サイリスタ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）等のスイッチング素子であってもよい。
活性素子セル４０ａ〜４０cのそれぞれは、分離領域２０側で半導体基板１０表面に接して配置されたｎ型の第１のピラー領域１４と、第１のピラー領域１４に挟まれ、半導体基板１０表面に接して配置されたｐ型（第２導電型）の第２のピラー領域１６とを備える。活性素子セル４０ａ〜４０cのそれぞれの平面パターンは、例えば、ストライプ状である。第１のピラー領域１４は、ストライプ状の第２のピラー領域１６を囲むように配置される。活性素子セル４０ａ〜４０cのそれぞれの平面パターンは、メッシュ状であってもよい。
なお、第１導電型と第２導電型とは互いに反対導電型である。すなわち、第１導電型がｎ型であれば、第２導電型はｐ型であり、第１導電型がｐ型であれば、第２導電型はｎ型である。以下の説明では、便宜上、ｎ型を第１導電型、ｐ型を第２導電型としているが、ｐ型を第１導電型、ｎ型を第２導電型としても良いことは勿論である。
また、活性素子セル４０ａ〜４０cのそれぞれには、第２のピラー領域１６の表面側で第１のピラー領域１４で挟まれたｐ型の障壁層２３と、障壁層２３の表面側に配置されたコンタクト層２４とを有するベース領域（ボディ領域）２２が備えられる。また、ベース領域２２の表面側で障壁層２３を挟んで第１のピラー領域１４と対向するように配置されたｎ+型のソース領域２６が備えられる。また、ソース領域２６及び第１のピラー領域１４の間の障壁層２３の表面に配置されたＳｉＯ2等のゲート絶縁膜２８と、ゲート絶縁膜２８表面に配置された多結晶Ｓｉ（ｐｏｌｙ−Ｓｉ）等のゲート電極３０と、ゲート電極３０を覆うように配置されたＳｉＯ2等の絶縁膜３２とが備えられる。更に、ソース領域２６、ベース領域２２、及び分離領域２０の上に配置されたソース電極３４と、半導体基板１０の裏面に配置されたドレイン電極３６とが備えられる。
実施の形態に係る分離領域２０には、半絶縁性膜が埋め込まれる。例えば、図２に示すように、粒状シリカ等を含む塗布溶液を塗布して半導体基板１０の上に設けられたトレンチの中に埋め込むように粒状絶縁物５０を有する塗布膜が形成される。粒状絶縁物５０間には気孔６０が含まれる。シラン（ＳｉＨ4）等のガスを用いる低圧化学気相成長（ＬＰＣＶＤ）により、図３に示すように、粒状絶縁物５０の表面にｐｏｌｙ−Ｓｉ等の半導体膜５２が堆積して半絶縁性粒子５４が形成される。ＬＰＣＶＤ中では、粒状絶縁物５０間に気孔６０が存在するため、ＳｉＨ4ガスの平均自由行程が大きくＳｉＨ4ガスはトレンチの底部まで供給される。また、気孔６０は、半絶縁性粒子５４形成後にも残存する。
粒状絶縁物５０は、トレンチへの埋め込みが可能で、塗布溶液に分散可能な平均粒径を有する。ここで、平均粒径は、粒状絶縁物５０を球形とみなしたときの平均直径であり、例えば、レーザ回折散乱法等により測定される。半導体膜５２の膜厚は、図１に示した近傍の第１のピラー領域１４の半導体層に結晶欠陥が誘起される膜応力限界で規定される。半導体膜５２として用いるｐｏｌｙ−Ｓｉ膜は、大きな内部応力を示す。ｐｏｌｙ−Ｓｉ膜の膜厚が薄いと、膜応力が小さくなる。
具体的には、粒状絶縁物５０の粒径は、例えば、開口寸法が約５μｍで深さが約５０μｍのトレンチでは、約３０ｎｍ〜約５００ｎｍが望ましい。即ち、粒状絶縁物５０として用いる粒状シリカの粒径が増加すると、気孔６０の密度が増加する。その結果、ｐｏｌｙ−Ｓｉ膜の密度が小さくなり、膜応力が小さくなる。一方、粒状絶縁物５０として用いる粒状シリカの粒径が大きすぎると、塗布溶液中に単分散させることが困難となるからである。また、ｐｏｌｙ−Ｓｉ膜に対する膜応力限界膜厚は、約１μｍであり、結晶欠陥を抑制するために、半導体膜５２の膜厚は、約１μｍ以下が望ましい。更に、得られる半絶縁性粒子５４を十分に半絶縁性とする観点からは、半導体膜５２の膜厚を約１００ｎｍ以上、約１μｍ以下とすることが望ましい。
上記した半絶縁性粒子５４が埋め込まれた分離領域２０は、抵抗率が約１０4Ω・ｃｍ〜約１０8Ω・ｃｍの半絶縁性を示す。したがって、図１に示したドレイン電極３６及びソース電極３４間に高抵抗のリーク経路が提供される。その結果、ドレイン電極３６からソース電極３４に向かう縦方向に沿って強制的に均一な電界分布を形成することが可能となる。
このように、実施の形態に係る半導体装置では、半絶縁性粒子５４が埋め込まれた分離領域２０が配置される。半絶縁性粒子５４の間には、気孔６０が含まれるため、分離領域２０の膜応力を低減することが可能となる。
なお、実施の形態の説明では、分離領域２０と第１のピラー領域１４の間に、保護膜１８が配置されている。保護膜１８は、第１のピラー領域１４の表面を不活性化するために設けられる。しかし、保護膜１８を設けずに、第１のピラー領域１４の側壁に接するように半絶縁性粒子５４を埋め込んだ分離領域２０であってもよい。
次に、本発明の実施の形態に係る半導体装置の製造方法を、図４〜図１０に示す断面図を用いて説明する。
（イ）図４に示すように、エピタキシャル成長法等により、ｎ++型Ｓｉ等の半導体基板１０上にｎ-型Ｓｉ等の半導体層１２を成長させる。半導体基板１０の不純物濃度は、例えば１×１０19ｃｍ-3以上である。半導体層１２は、厚さが約５０μｍで、不純物濃度が約５×１０13ｃｍ-3〜約１×１０14ｃｍ-3の範囲である。
（ロ）図５に示すように、フォトリソグラフィ及び反応性イオンエッチング（ＲＩＥ）等により、半導体層１２を選択的に除去して半導体基板１０に達する深いトレンチ１３を形成する。トレンチ１３は、例えば深さが約５１μｍ〜約５５μｍ、開口寸法が８μｍである。トレンチ１３は、半導体基板１０表面に対してほぼ垂直な形状である。また、トレンチ１３で分離された活性素子セル１４０ａ〜１４０ｃは、幅が約１５μｍである。
（ハ）図６に示すように、斜め回転イオン注入法により、半導体基板１０のチルト角が２°〜７°の注入角度でトレンチ１３の側壁から活性素子セル１４０ａ〜１４０ｃの側壁に砒素（Ａｓ）及びボロン（Ｂ）を注入する。活性素子セル１４０ａ〜１４０ｃには、Ａｓが注入された不純物注入層５６、及びＢが注入された不純物注入層５８が形成される。
（ニ）約１１５０℃、約４５時間の活性化熱処理等により、Ａｓ及びＢを活性化しながら拡散させる。１１５０℃でのＡｓ及びＢの拡散係数は、それぞれ約９×１０-3μｍ2／ｈ及び５．５×１０-2μｍ2／ｈである。ＢのほうがＡｓより拡散係数が大きい。Ａｓが約２．５μｍ、Ｂが約７．５μｍ拡散する。その結果、図７に示すように、ｎ型の第１のピラー領域１４が活性素子セル１４０ａ〜１４０ｃの側壁側に形成され、第１のピラー領域１４に挟まれるようにｐ型の第２のピラー領域１６が形成される。
（ホ）図８に示すように、熱酸化及びＲＩＥ等により、第１のピラー領域１４の側壁に選択的に保護膜１８を形成する。粒状シリカ等を含む塗布溶液により、トレンチ１３の中に、図２に示した粒状絶縁物５０を有する塗布膜を埋め込む。化学機械研磨（ＣＭＰ）等により、第１及び第２のピラー領域１４、１６の表面が露出するように平坦化する。粒状シリカのような粒状絶縁物５０の場合、例えば純水研磨等であっても容易に塗布膜をトレンチ内に選択的に残置させることが可能でなる。続いて、ＬＰＣＶＤ等により、図３に示したように粒状絶縁物５０の表面にｐｏｌｙ−Ｓｉ等の半導体膜５２を堆積させる。更に、ＲＩＥ等により、第１及び第２のピラー領域１４、１６の表面に堆積したｐｏｌｙ−Ｓｉ膜を除去して半絶縁性粒子５４を有する分離領域２０が形成される。このとき、ｐｏｌｙ−Ｓｉ膜は、均一な膜質で形成可能であることに起因し、ＳＩＰＯＳ膜の場合のようなエッチング速度の変動等を招くことなく、制御性の高いエッチングを行なうことができる。
（ヘ）図９に示すように、フォトリソグラフィ及びイオン注入等により、第２のピラー領域１６の表面に、ｐ型の障壁層２３及びｐ+型のコンタクト層２４を有するベース領域２２を形成する。更に、フォトリソグラフィ及びイオン注入等により、ベース領域２２の表面にｎ+型のソース領域２６を選択的に形成する。障壁層２３は、第１のピラー領域１４の間に設けられる。コンタクト層２４は、ベース領域２２の表面側に障壁層２３に囲まれるように設けられる。ソース領域２６は、障壁層２３を挟んで第１のピラー領域１４と対向するように設けられる。
（ト）図１０に示すように、熱酸化、ＣＶＤ、フォトリソグラフィ及びＲＩＥなどにより、第１のピラー領域１４及びソース領域２６間の障壁層２３の表面にゲート絶縁膜２８及び絶縁膜３２で覆われたゲート電極３０を形成する。更に、ベース領域２２のコンタクト層２４、ソース領域２６及び分離領域２０の表面、並びに、半導体基板１０の裏面に、それぞれソース電極３４及びドレイン電極３６が形成され、図１に示した半導体装置が製造される。
実施の形態に係る半導体装置の製造方法では、分離領域２０に半絶縁性粒子５４が埋め込まれる。半絶縁性粒子５４の間には、気孔６０が含まれるため、分離領域２０の膜応力を低減することが可能となる。また、半絶縁性粒子５４の粒状絶縁物５０及び半導体膜５２がシリカ及びｐｏｌｙ−Ｓｉ膜等であり、それぞれ容易に研磨及びエッチングすることができる。したがって、分離領域２０の加工を容易に行うことができる。
（その他の実施の形態）
上記のように、本発明の実施の形態を記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者にはさまざまな代替実施の形態、実施例及び運用技術が明らかとなろう。
本発明の実施の形態においては、粒状絶縁物５０として、シリカを用いて説明している。しかし、粒状絶縁物５０は、シリカに限定されず、他の絶縁物であってもよい。例えば、チタニア（ＴｉＯ2）、ジルコニア（ＺｒＯ2）、アルミナ（Ａｌ2Ｏ3）等を使用することができる。また、半導体膜５２として、ｐｏｌｙ−Ｓｉを用いている。しかし、ゲルマニウム（Ｇｅ）等の半導体結晶、あるいはシリコンカーバイド（ＳｉＣ）等の半導体混晶等を用いてもよい。更に、半導体膜５２は、多結晶に限定されない。例えば、非晶質であってもよい。
このように、本発明はここでは記載していないさまざまな実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係わる発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る半導体装置の一例を示す断面概略図である。 本発明の実施の形態に係る分離領域の形成方法の一例を説明する図（その１）である。 本発明の実施の形態に係る分離領域の形成方法の一例を説明する図（その２）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その１）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その２）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その３）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その４）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その５）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その６）である。 本発明の実施の形態に係る半導体装置の製造方法の一例を示す工程断面図（その７）である。
符号の説明
１０ 半導体基板
１２ 半導体層
１３ トレンチ
１４ 第１のピラー領域
１６ 第２のピラー領域
１８ 保護膜
２０ 分離領域
２２ ベース領域
２３ 障壁層
２４ コンタクト層
２６ ソース領域
２８ ゲート絶縁膜
３０ ゲート電極
３２ 絶縁膜
３４ ソース電極
３６ ドレイン電極
４０ａ〜４０ｃ、１４０ａ〜１４０ｃ 活性素子セル
５０ 粒状絶縁物
５２ 半導体膜
５４ 半絶縁性粒子
５６、５８ 不純物注入層
６０ 気孔

Claims (5)

  1. 第１導電型の第１のピラー領域と、該第１のピラー領域に挟まれた第２導電型の第２のピラー領域とを備える複数の活性素子セルと、
    前記複数の活性素子セルのそれぞれを分離するように前記複数の活性素子セルの間に配置され、粒状絶縁物及び前記粒状絶縁物の表面を覆う半導体膜を有する複数の半絶縁性粒子を埋め込んだ分離領域
    とを備えることを特徴とする半導体装置。
  2. 前記分離領域は、前記複数の半絶縁性粒子間に気孔を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記粒状絶縁物の平均粒径が、３０ｎｍ〜５００ｎｍであることを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記半導体膜は、厚さが１μｍ以下の多結晶シリコンであることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
  5. 第１導電型の半導体基板上に半導体層を成長し、
    前記半導体層の一部を除去して複数のトレンチを形成し、該複数のトレンチにより複数の活性素子セルを分離形成し、
    前記トレンチの側壁を介して前記活性素子セルに第１導電型の不純物と該第１導電型の不純物より熱拡散係数の大きい第２導電型の不純物を添加し、前記側壁側に第１導電型の第１のピラー領域と、前記第１のピラー領域に挟まれた第２導電型の第２のピラー領域を熱処理により形成し、
    前記トレンチを埋め込むように粒状絶縁物を塗布し、前記粒状絶縁物の各々の表面を覆うように半導体膜を堆積して分離領域を形成する
    ことを含むことを特徴とする半導体装置の製造方法。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4791723B2 (ja) * 2004-10-18 2011-10-12 株式会社東芝 半導体装置及びその製造方法
US7781797B2 (en) * 2006-06-29 2010-08-24 International Business Machines Corporation One-transistor static random access memory with integrated vertical PNPN device
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
TWI357108B (en) * 2007-08-21 2012-01-21 Nat Univ Tsing Hua Semiconductor device structure
DE112007003638T5 (de) * 2007-09-10 2010-08-12 Fujitsu Ltd., Kawasaki Prozess zum Herstellen einer siliziumhaltigen Beschichtung, siliziumhaltige Beschichtung und Halbleitervorrichtung
US8298889B2 (en) * 2008-12-10 2012-10-30 Semiconductor Components Industries, Llc Process of forming an electronic device including a trench and a conductive structure therein
US8916927B2 (en) * 2012-07-19 2014-12-23 Taiwan Semiconductor Manufacturing Vertical tunnel field effect transistor (FET)
US9472667B2 (en) 2015-01-08 2016-10-18 International Business Machines Corporation III-V MOSFET with strained channel and semi-insulating bottom barrier
CN105529369B (zh) * 2016-03-08 2019-05-14 中国电子科技集团公司第二十四研究所 一种半导体元胞结构和功率半导体器件
US11056581B2 (en) * 2017-08-21 2021-07-06 Semiconductor Components Industries, Llc Trench-gate insulated-gate bipolar transistors
KR20200027816A (ko) 2018-09-05 2020-03-13 삼성전자주식회사 소자분리층을 갖는 반도체 소자 및 그 제조 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US2974062A (en) * 1956-02-14 1961-03-07 Owens Corning Fiberglass Corp Epoxy-glass fiber systems and method for improving the bonding relation therebetween
US5219606A (en) * 1989-05-23 1993-06-15 Kabushiki Kaisha Toshiba Method of manufacturing phosphor screen for intensifier
JPH0493362A (ja) * 1990-08-10 1992-03-26 Toshiba Ceramics Co Ltd 電子部品封止用充填剤およびその製造方法
US6329062B1 (en) * 2000-02-29 2001-12-11 Novellus Systems, Inc. Dielectric layer including silicalite crystals and binder and method for producing same for microelectronic circuits
US6608350B2 (en) 2000-12-07 2003-08-19 International Rectifier Corporation High voltage vertical conduction superjunction semiconductor device
US6653718B2 (en) * 2001-01-11 2003-11-25 Honeywell International, Inc. Dielectric films for narrow gap-fill applications
JP3993458B2 (ja) 2002-04-17 2007-10-17 株式会社東芝 半導体装置
JP3947127B2 (ja) 2002-04-30 2007-07-18 株式会社東芝 半導体装置
US20040016962A1 (en) * 2002-04-30 2004-01-29 Hideki Okumura Semiconductor device
US7262477B2 (en) * 2002-04-30 2007-08-28 Kabushiki Kaisha Toshiba Semiconductor device

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