JP5806600B2 - 炭化珪素半導体装置の製造方法 - Google Patents
炭化珪素半導体装置の製造方法 Download PDFInfo
- Publication number
- JP5806600B2 JP5806600B2 JP2011253556A JP2011253556A JP5806600B2 JP 5806600 B2 JP5806600 B2 JP 5806600B2 JP 2011253556 A JP2011253556 A JP 2011253556A JP 2011253556 A JP2011253556 A JP 2011253556A JP 5806600 B2 JP5806600 B2 JP 5806600B2
- Authority
- JP
- Japan
- Prior art keywords
- silicon carbide
- region
- side wall
- trench
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 69
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 68
- 238000000034 method Methods 0.000 title claims description 36
- 239000004065 semiconductor Substances 0.000 title claims description 33
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 238000005530 etching Methods 0.000 claims description 57
- 150000002500 ions Chemical class 0.000 claims description 7
- 230000000149 penetrating effect Effects 0.000 claims description 3
- 239000010410 layer Substances 0.000 description 85
- 238000005452 bending Methods 0.000 description 19
- 239000013078 crystal Substances 0.000 description 12
- 239000007789 gas Substances 0.000 description 11
- 238000005468 ion implantation Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 5
- 238000010884 ion-beam technique Methods 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 230000004048 modification Effects 0.000 description 5
- 238000012986 modification Methods 0.000 description 5
- 238000010438 heat treatment Methods 0.000 description 4
- 239000012535 impurity Substances 0.000 description 4
- 239000011229 interlayer Substances 0.000 description 4
- 238000001020 plasma etching Methods 0.000 description 4
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 3
- 241000526657 Microchloa Species 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 230000002349 favourable effect Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- ATUOYWHBWRKTHZ-UHFFFAOYSA-N Propane Chemical compound CCC ATUOYWHBWRKTHZ-UHFFFAOYSA-N 0.000 description 2
- 239000012159 carrier gas Substances 0.000 description 2
- 230000005669 field effect Effects 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000012495 reaction gas Substances 0.000 description 2
- KZBUYRJDOAKODT-UHFFFAOYSA-N Chlorine Chemical compound ClCl KZBUYRJDOAKODT-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- 229910002601 GaN Inorganic materials 0.000 description 1
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 1
- UFHFLCQGNIYNRP-UHFFFAOYSA-N Hydrogen Chemical compound [H][H] UFHFLCQGNIYNRP-UHFFFAOYSA-N 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 238000002050 diffraction method Methods 0.000 description 1
- 229910001873 dinitrogen Inorganic materials 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000001704 evaporation Methods 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 230000006698 induction Effects 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 125000004430 oxygen atom Chemical group O* 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 239000001294 propane Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
- H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
- H01L29/1608—Silicon carbide
Description
この発明は、炭化珪素半導体装置およびその製造方法に関し、より特定的には、トレンチが形成された炭化珪素層を有する炭化珪素半導体装置およびその製造方法に関する。
特開２００９−１８８２２１号公報によれば、トレンチが形成された炭化珪素基板を有するＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。また高いチャネル移動度を有するＭＯＳＦＥＴを得るためには、トレンチ側壁の角度を特定の角度に制御する必要があることが開示されている。
Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）が開示されている。また高いチャネル移動度を有するＭＯＳＦＥＴを得るためには、トレンチ側壁の角度を特定の角度に制御する必要があることが開示されている。
しかしながら、トレンチ側壁の角度をチャネル移動度の観点で定めた場合、トレンチのアスペクト比が高くなることでトレンチ内にゲート電極を埋め込む工程が困難になることがあった。本発明は、このような課題を解決するためになされたものであり、この発明の目的は、好ましいチャネル特性と、トレンチ中へのゲート電極の埋め込みの容易性とを兼ね備えた炭化珪素半導体装置およびその製造方法を提供することである。
本発明の炭化珪素半導体装置は、炭化珪素層と、ゲート絶縁膜と、ゲート電極とを有する。炭化珪素層は、厚さ方向を有し、第１の主面と第１の主面に対して厚さ方向において対向する第２の主面とを有する。また炭化珪素層は、第１の主面をなし第１の導電型を有する第１の領域と、第１の領域上に設けられ、第１の導電型と異なる第２の導電型を有する第２の領域と、第２の領域の上に設けられ、第１の導電型を有する第３の領域とを含む。炭化珪素層の第２の主面上には内面を有するトレンチが形成されている。トレンチは第２および第３の領域を貫通している。ゲート絶縁膜はトレンチの内面を覆っている。ゲート電極はトレンチの少なくとも一部を埋めている。トレンチの内面は、第１の側壁と、第１の側壁よりも深くに位置しかつ第２の領域からなる部分を有する第２の側壁とを有する。第２の主面に対する第１の側壁の傾斜は、第２の主面に対する第２の側壁の傾斜に比して小さい。
上記炭化珪素半導体装置によれば、トレンチの内面は、チャネルとして機能し得る第２の領域からなる部分を有する第２の側壁を含む。この第２の側壁の、炭化珪素層の第２の主面に対する傾斜は、好ましいチャネル特性が得られるように選択され得る。第２の側壁よりも浅くに位置する第１の側壁の傾斜がより小さくされることで、トレンチの浅い部分がより大きく開口するので、トレンチ中にゲート電極をより容易に埋め込むことができる。
好ましくは、第２の側壁は、第１および第２の領域の境界と、第２および第３の領域の境界とをつないでいる。
これにより、チャネル特性上好ましい傾斜が設けられた第２の側壁からなる部分により、第１および第２の領域の間を結ぶチャネルが設けられる。このチャネルはその全体が、好ましい傾斜を有する側壁からなるので、チャネル特性をより好ましいものとすることができる。
より好ましくは、ゲート電極は、少なくとも第１および第２の側壁の間に達するまでトレンチを埋めている。
これによりゲート電極は深さ方向において第２の側壁の全体に対向するように埋められる。よって、第２の側壁からなる部分により設けられるチャネルの全体を制御することができるように、トレンチ中に十分にゲート電極が埋められる。
本発明の炭化珪素半導体装置の製造方法は、次の工程を有する。厚さ方向を有し、第１の主面と第１の主面に対して厚さ方向において対向する第２の主面とを有する炭化珪素層が準備される。炭化珪素層は、第１の主面をなし第１の導電型を有する第１の領域と、第１の領域上に設けられ、第１の導電型と異なる第２の導電型を有する第２の領域と、第２の領域の上に設けられ、第１の導電型を有する第３の領域とを含む。炭化珪素層の第２の主面上に、開口部を有するマスクが形成される。マスクを用いて炭化珪素層をエッチングすることにより、炭化珪素層の第２の主面上に、内面を有し、第２および第３の領域を貫通するトレンチが形成される。トレンチを形成する工程は、トレンチの内面が、第１の側壁と、第１の側壁よりも深くに位置しかつ第２の領域からなる部分を有する第２の側壁とを有するように、かつ、第２の主面に対する第１の側壁の傾斜が、第２の主面に対する第２の側壁の傾斜に比して小さくなるように行われる。トレンチの内面を覆うゲート絶縁膜が形成される。トレンチの少なくとも一部を埋めるゲート電極が形成される。
上記製造方法によれば、トレンチの内面は、チャネルとして機能し得る第２の領域からなる部分を有する第２の側壁を含む。この第２の側壁の、炭化珪素層の第２の主面に対する傾斜は、好ましいチャネル特性が得られるように選択され得る。第２の側壁よりも浅くに位置する第１の側壁の傾斜がより小さくされることで、トレンチの浅い部分がより大きく開口するので、トレンチ中にゲート電極をより容易に埋め込むことができる。
上記製造方法におけるトレンチを形成する工程は、次の工程を含んでもよい。炭化珪素層を物理的にエッチングすることにより、炭化珪素層の第２の主面上に凹部が形成される。凹部の内面に対して熱エッチングが行われる。
これにより、第２の主面に対する第１の側壁の傾斜が、第２の主面に対する第２の側壁の傾斜に比して小さくなるように、トレンチを形成することができる。
好ましくは、凹部を形成する工程は、凹部が第２の領域よりも浅くに位置するように行われる。
これにより、第１の側壁が過度に深く形成されることを避けることができる。よってチャネルのより多くの部分を、チャネル特性上好ましい傾斜を有する第２の側壁によってなすことができる。
より好ましくは、凹部を形成する工程は、凹部の内面が、第１の側面と、第１の側面よりも深くに位置し、かつ第１の側面に対して傾斜した第２の側面とを含むように行われる。
これにより、物理的なエッチングにより形成された第１および第２の側面のそれぞれが熱エッチングによって侵食されることで、第１および第２の側壁をより確実に形成することができる。
上記製造方法は、トレンチを形成する工程の前に、炭化珪素層中にマスクを用いてイオンを注入することにより、炭化珪素層中に変質層を形成する工程をさらに有してもよい。この場合、トレンチを形成する工程は、炭化珪素層のうち変質層を含む領域を熱エッチングにより除去する工程を含み得る。
これにより、炭化珪素層中に形成された変質層において熱エッチングのエッチングレートを高めることができる。よって熱エッチングの前半過程においては主に変質層のエッチングが相対的に高いレートで行われ、後半過程においては通常の炭化珪素層のエッチングが相対的に低いレートで行われる。このような２段階の過程を経ることで、互いに傾斜の程度が異なる第１および第２の側壁がより確実に形成される。
好ましくは、変質層を形成する工程は、変質層が第２の領域よりも浅くに位置するように行われる。
これにより、第２の側壁がより浅い位置にまで形成されるので、第２の領域のうち浅くに位置する部分にも第２の側壁を形成することができる。よって第２の領域からなるチャネルのより広い部分を、好ましい傾斜を有する側壁によってなすことができるので、チャネル特性をより好ましいものとすることができる。
好ましくは、変質層を形成する工程は常温下で行われる。
これにより、常温下でイオン注入が行われるので、高温下でイオン注入が行われる場合に比して、イオン注入の際に生じる結晶欠陥の程度がより大きくなる。この結果、変質層に対する熱エッチングのエッチングレートがより高まるので、炭化珪素層中の変質層とそれ以外の部分とのエッチングレートの差異がより大きくなる。よって、互いに傾斜の程度が異なる第１および第２の側壁がより確実に形成される。
これにより、常温下でイオン注入が行われるので、高温下でイオン注入が行われる場合に比して、イオン注入の際に生じる結晶欠陥の程度がより大きくなる。この結果、変質層に対する熱エッチングのエッチングレートがより高まるので、炭化珪素層中の変質層とそれ以外の部分とのエッチングレートの差異がより大きくなる。よって、互いに傾斜の程度が異なる第１および第２の側壁がより確実に形成される。
上記製造方法における炭化珪素層を準備する工程は、第３の領域の結晶性が第２の領域の結晶性よりも低くなるように行われてもよい。
これにより熱エッチングにおいて、第３の領域のエッチングレートが、第２の領域のエッチングレートよりも高くなる。よって、互いに傾斜の程度が異なる第１および第２の側壁がより確実に形成される。
上述したように本発明によれば、好ましいチャネル特性と、トレンチ中へのゲート電極の埋め込みの容易性とを両立させることができる。
以下、図面に基づいて本発明の実施の形態について説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付しその説明は繰返さない。また、本明細書中における結晶学的説明においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
図１に示すように、本実施の形態の炭化珪素半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１０１は、基板４０と、エピタキシャル層（炭化珪素層）５０と、ゲート絶縁膜６１と、層間絶縁膜６２と、ゲート電極７０と、ソース電極７１と、ソース配線電極７２と、ドレイン電極８１とを有する。
図１に示すように、本実施の形態の炭化珪素半導体装置としてのＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１０１は、基板４０と、エピタキシャル層（炭化珪素層）５０と、ゲート絶縁膜６１と、層間絶縁膜６２と、ゲート電極７０と、ソース電極７１と、ソース配線電極７２と、ドレイン電極８１とを有する。
基板４０は、ｎ型（第１の導電型）の半導体、または導体から作られており、好ましくは単結晶炭化珪素基板である。基板４０の一方側の上にはドレイン電極８１が設けられており、他方側の上にはエピタキシャル層５０が設けられている。ドレイン電極８１はオーミック電極である。
エピタキシャル層５０は、厚さ方向（図中、縦方向）を有し、基板４０に面する下面（第１の主面）Ｐ１と、下面Ｐ１に対して厚さ方向において対向する上面（第２の主面）Ｐ２とを有する。エピタキシャル層５０の結晶構造が六方晶の場合、上面Ｐ２の面方位は好ましくは、実質的に{０００−１}面であり、より好ましくは、実質的に（０００−１）面である。またその結晶構造が立方晶の場合、上面Ｐ２の面方位は好ましくは、実質的に{１１１}面である。エピタキシャル層５０は、第１〜第３の領域５１〜５３と、コンタクト領域５４とを有する。第１の領域５１は、下面Ｐ１をなしており、ｎ型を有する。第２の領域５２は、第１の領域５１上に設けられており、ｎ型とは異なる導電型すなわちｐ型（第２の導電型）を有する。第３の領域５３は、第２の領域５２の上に設けられており、ｎ型を有する。コンタクト領域５４は、ｐ型を有し、第２の領域５２とソース電極７１とをつないでいる。
エピタキシャル層５０の上面Ｐ２上には、内面を有するトレンチＴＲが形成されている。トレンチＴＲは、第２および第３の領域５２、５３を貫通している。トレンチＴＲの内面は、側壁ＳＷを有する。側壁ＳＷは、上部側壁（第１の側壁）ＳＷ１と、上部側壁ＳＷ１よりも深くに位置しかつ第２の領域５２からなる部分を有する下部側壁ＳＷ２（第２の側壁）とを有する。上面Ｐ２に対する上部側壁ＳＷ１の傾斜は、上面Ｐ２に対する下部側壁ＳＷ２の傾斜に比して小さい。エピタキシャル層５０の結晶構造が六方晶の場合、下部側壁ＳＷ２の結晶面は、好ましくは、実質的に{０−３３−８}面または{０１−１−４}面となっている。またその結晶構造が立方晶である場合、下部側壁ＳＷ２の結晶面は、好ましくは、実質的に{１００}面となっている。下部側壁ＳＷ２は、第１および第２の領域５１、５２の境界と、第２および第３の領域５２、５３の境界とをつないでいる。トレンチＴＲの内面上における上部側壁ＳＷ１および下部側壁ＳＷ２の間の屈曲点Ｋ１０１は、第２および第３の領域５２、５３の境界に位置している。
ゲート絶縁膜６１はトレンチＴＲの内面を覆っている。ゲート電極７０はトレンチＴＲの少なくとも一部を埋めている。また本実施の形態においては、ゲート電極７０は、少なくとも上部側壁ＳＷ１および下部側壁ＳＷ２の間に達するまでトレンチＴＲを埋めている。すなわちゲート電極７０は少なくとも屈曲点Ｋ１０１に達するまで埋め込まれており、本実施の形態においては、ゲート電極７０は屈曲点Ｋ１０１を越えて埋め込まれている。
ソース電極７１は、第３の領域５３およびコンタクト領域５４の各々に接するように配置されたオーミック電極である。ソース配線電極７２は、ソース電極７１上に配置されている。ソース配線電極７２は、層間絶縁膜６２によってゲート電極７０と電気的に絶縁されている。
次にＭＯＳＦＥＴ１０１（図１）の製造方法について説明する。
図２に示すように、基板４０上にｎ型のエピタキシャル層５０が形成される。このためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。またエピタキシャル成長の際に、ｎ型を付与するための導電型不純物としてたとえば窒素（Ｎ）またはリン（Ｐ）を導入することが好ましい。エピタキシャル層５０のこのｎ型不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
図２に示すように、基板４０上にｎ型のエピタキシャル層５０が形成される。このためのエピタキシャル成長は、たとえば原料ガスとしてシラン（ＳｉＨ4）とプロパン（Ｃ3Ｈ8）との混合ガスを用い、キャリアガスとしてたとえば水素ガス（Ｈ2）を用いたＣＶＤ法により実施することができる。またエピタキシャル成長の際に、ｎ型を付与するための導電型不純物としてたとえば窒素（Ｎ）またはリン（Ｐ）を導入することが好ましい。エピタキシャル層５０のこのｎ型不純物の濃度は、たとえば５×１０15ｃｍ-3以上５×１０16ｃｍ-3以下である。
図３に示すように、エピタキシャル層５０上への不純物イオンの注入によって、エピタキシャル層５０中に第１〜第３の領域５１〜５３が形成される。第２の領域５２を形成するためのイオン注入においては、たとえばアルミニウム（Ａｌ）が用いられる。第３の領域５３を形成するためのイオン注入においては、たとえばリン（Ｐ）が用いられる。イオンの加速エネルギーを調整することにより、第２および第３の領域５２、５３の各々が形成される領域の深さは調整される。
図４に示すように、エピタキシャル層５０の上面Ｐ２上にマスク９０が形成される。好ましくはマスク９０の形成は堆積法によって行われる。ここで堆積法とは、形成される膜の材料のすべてが外部から供給されることを特徴とする方法である。よって堆積法は、熱酸化法、すなわち、膜が形成されることになる領域に既に存在していた元素を材料の一部として利用する方法を含まない。堆積法としては、たとえば、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法、スパッタ法、または抵抗加熱型蒸着法を用いることができる。
図５に示すように、マスク９０に開口部が形成される。開口部の形成は、たとえば、フォトリソグラフィおよびエッチングを用いて行い得る。開口部の幅は、たとえば０．１μｍ以上２μｍ以下である。次にマスク９０を用いてエピタキシャル層５０をエッチングすることにより、エピタキシャル層５０の上面Ｐ２上に、内面を有し、第２および第３の領域５３を貫通するトレンチＴＲ（図１）が形成される。トレンチＴＲを形成する工程は、トレンチＴＲの内面が、上部側壁ＳＷ１と、上部側壁ＳＷ１よりも深くに位置しかつ第２の領域５２からなる部分を有する下部側壁ＳＷ２とを有するように、かつ、上面Ｐ２に対する上部側壁ＳＷ１の傾斜が、上面Ｐ２に対する下部側壁ＳＷ２の傾斜に比して小さくなるように行われる。以下、このエッチング工程について説明する。
図６および図７に示すように、エピタキシャル層５０を物理的にエッチングすることにより、エピタキシャル層５０の上面Ｐ２上に凹部ＲＣが形成される。本実施の形態においては、凹部ＲＣは、図７に示すように、第２の領域５２よりも浅くに位置するように形成される。また凹部ＲＣは、その側面ＳＤが、上部側面（第１の側面）ＳＤ１と、上部側面ＳＤ１よりも深くに位置し、かつ上部側面ＳＤ１に対して傾斜した下部側面（第２の側面）ＳＤ２とを含むように形成される。これにより、上部側面ＳＤ１および下部側面ＳＤ２の間に屈曲点Ｋ１が設けられる。
具体的には、まず、矢印ＲＴ（図６）に示すように上面Ｐ２を面内回転させながら、上面Ｐ２に対して傾いた入射角を有するイオンビームＩＢを用いたイオンビームエッチングが行われる。このイオンビームエッチングにより上面Ｐ２上に凹部ＲＣｐが形成される。凹部ＲＣｐは、上面Ｐ２に対して傾いた内面を有する。次に、イオンビームＩＢの入射角が上面Ｐ２に対してより垂直に近いものとされたイオンビームエッチング、またはＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）が行われることで、図７に示すように、エピタキシャル層５０の上面Ｐ２上に凹部（ＲＣ）が形成される。ＲＩＥとしては、たとえば、反応ガスとしてＳＦ6またはＳＦ6とＯ2との混合ガスを用いたＩＣＰ−ＲＩＥ（Ｉｎｄｕｃｔｉｏｎ Ｃｏｕｐｌｅｄ Ｐｌａｓｍａ−ＲＩＥ）を用いることができる。
次に凹部ＲＣの内面に対して熱エッチングが行われる。具体的には、炭化珪素層に、反応ガスを含有するプロセスガスに接触させながら炭化珪素層を加熱する処理が行われる。反応性ガスとしては、塩素系ガスを用いることができ、たとえば塩素ガスを用いることができる。またプロセスガス中に酸素原子を含有するガスが混ぜられてもよく、たとえば酸素ガスが混ぜられてもよい。またプロセスガスは、窒素ガス、アルゴンガス、またはヘリウムガスなどのキャリアガスを含んでもよい。熱エッチングにおける熱処理温度は、好ましくは７００℃以上１２００℃以下とされる。熱処理温度を７００℃以上とすることで、ＳｉＣのエッチング速度７０μｍ／ｈｒ程度を確保し得る。下限温度は、より好ましくは８００℃以上とされ、さらに好ましくは９００℃以上とされる。上限温度は、より好ましくは１１００℃以下とされ、さらに好ましくは１０００℃以下とされる。また、この場合にマスク９０の材料として酸化珪素、窒化珪素、酸化アルミニウム、窒化アルミニウム、または窒化ガリウムを用いると、マスク９０の材料に対するＳｉＣのエッチング選択比を極めて大きくすることができるので、ＳｉＣのエッチング中のマスク９０の消耗を抑制することができる。
図８に示すように、上記の熱エッチングにより、トレンチＴＲが形成される。なおこの熱エッチングの進行にともなって、屈曲点Ｋ１（図７）が徐々に移動して屈曲点Ｋ１０１に至る。次にマスク９０が、たとえばエッチングにより除去される。
再び図１を参照して、上面Ｐ２の一部の上への選択的なイオン注入によって、コンタクト領域５４が形成される。次にエピタキシャル層５０中の不純物イオンを活性化するためのアニールが行われる。次にエピタキシャル層５０のトレンチＴＲの内面および上面Ｐ２を覆うゲート絶縁膜６１が形成される。ゲート絶縁膜６１は、好ましくは酸化珪素膜である。酸化珪素膜は、たとえばエピタキシャル層５０を熱酸化することによって形成され得る。
次にトレンチＴＲの少なくとも一部を埋めるゲート電極７０が形成される。この形成は、たとえば、ゲート電極７０となる材料を堆積した後にＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）を行うことで行い得る。次に、層間絶縁膜６２、ソース電極７１、およびソース配線電極７２が形成される。これにより、図１に示すＭＯＳＦＥＴ１０１が得られる。
本実施の形態によれば、トレンチＴＲの内面は、ＭＯＳＦＥＴ１０１のチャネルとして機能し得る第２の領域５２からなる部分を有する下部側壁ＳＷ２を含む。この下部側壁ＳＷ２の、エピタキシャル層５０の上面Ｐ２に対する傾斜は、好ましいチャネル特性が得られるように選択され得る。一方で、下部側壁ＳＷ２よりも浅くに位置する上部側壁ＳＷ１の傾斜がより小さくされることで、トレンチＴＲの浅い部分がより大きく開口するので、トレンチＴＲ中にゲート電極７０をより容易に埋め込むことができる。
下部側壁ＳＷ２は、第１および第２の領域５１、５２の境界と、第２および第３の領域５２、５３の境界とをつないでいる。これにより、チャネル特性上好ましい傾斜が設けられた下部側壁ＳＷ２からなる部分により、第１および第２の領域５１、５２の間を結ぶチャネルが設けられる。このチャネルはその全体が、好ましい傾斜を有する側壁からなるので、チャネル特性をより好ましいものとすることができる。
ゲート電極７０は、少なくとも上部側壁ＳＷ１および下部側壁ＳＷ２の間に達するまでトレンチＴＲを埋めている。これによりゲート電極７０は深さ方向において下部側壁ＳＷ２の全体に対向するように埋められる。よって、下部側壁ＳＷ２からなる部分により設けられるチャネルの全体を制御することができるように、トレンチＴＲ中に十分にゲート電極７０が埋められる。
エピタキシャル層５０を物理的にエッチングすることにより、エピタキシャル層５０の上面Ｐ２上に凹部ＲＣが形成される。凹部ＲＣの内面に対して熱エッチングが行われる。これによりより確実に、上面Ｐ２に対する上部側壁ＳＷ１の傾斜が、上面Ｐ２に対する下部側壁ＳＷ２の傾斜に比して小さくなるように、トレンチＴＲを形成することができる。
凹部が第２の領域５２よりも浅くに位置するように形成される。これにより、上部側壁ＳＷ１が過度に深く形成されることを避けることができる。よってチャネルのより多くの部分を、チャネル特性上好ましい傾斜を有する下部側壁ＳＷ２によってなすことができる。
凹部ＲＣを形成する工程は、凹部の内面が、上部側面ＳＤ１と、上部側面ＳＤ１よりも深くに位置し、かつ上部側面ＳＤ１に対して傾斜した下部側面ＳＤ２とを含むように行われる。これにより、物理的なエッチングにより形成された上部側面ＳＤ１および下部側面ＳＤ２のそれぞれが熱エッチングによって侵食されることで、上部側壁ＳＷ１および下部側壁ＳＷ２をより確実に形成することができる。
次にＭＯＳＦＥＴ１０１の２つの変形例について説明する。
図９に示すように、ＭＯＳＦＥＴ１０２においては、トレンチＴＲの内面上における上部側壁ＳＷ１および下部側壁ＳＷ２の間の屈曲点Ｋ１０２は、第２および第３の領域５２、５３の境界から離れて第３の領域５３上に位置している。この変形例によれば、工程ばらつきによって屈曲点Ｋ１０２の位置がばらついても、下部側壁ＳＷ２が、第１および第２の領域５１、５２の境界と、第２および第３の領域５２、５３の境界とをより確実につなぐことができる。
図９に示すように、ＭＯＳＦＥＴ１０２においては、トレンチＴＲの内面上における上部側壁ＳＷ１および下部側壁ＳＷ２の間の屈曲点Ｋ１０２は、第２および第３の領域５２、５３の境界から離れて第３の領域５３上に位置している。この変形例によれば、工程ばらつきによって屈曲点Ｋ１０２の位置がばらついても、下部側壁ＳＷ２が、第１および第２の領域５１、５２の境界と、第２および第３の領域５２、５３の境界とをより確実につなぐことができる。
図１０に示すように、ＭＯＳＦＥＴ１０３においては、トレンチＴＲの内面上における上部側壁ＳＷ１および下部側壁ＳＷ２の間の屈曲点Ｋ１０３は、第２および第３の領域５２、５３の境界から離れて第２の領域５２上に位置している。この変形例によれば、トレンチＴＲの浅い部分がより大きく開口するので、トレンチＴＲ中にゲート電極７０をより容易に埋め込むことができる。
（実施の形態２）
本実施の形態においては、まず実施の形態１における図５までと同様の工程が行われる。次に図１１に示すように、エピタキシャル層５０中にマスク９０を用いてイオンを注入することにより、エピタキシャル層５０中に変質層９９が形成される。好ましくは、変質層９９を形成する工程は、変質層９９が第２の領域５２よりも浅くに位置するように行われる。好ましくは、変質層９９を形成する工程は常温下で行われる。次に実施の形態１と同様の熱エッチングが行われる。この場合、熱エッチングの前半過程において、図１２に示すように、エピタキシャル層５０のうち変質層９９を含む領域が除去される。これにより形成される凹部は、屈曲点Ｋ２を有する。なおこれ以外の工程は実施の形態１とほぼ同様であるためその説明を省略する。
本実施の形態においては、まず実施の形態１における図５までと同様の工程が行われる。次に図１１に示すように、エピタキシャル層５０中にマスク９０を用いてイオンを注入することにより、エピタキシャル層５０中に変質層９９が形成される。好ましくは、変質層９９を形成する工程は、変質層９９が第２の領域５２よりも浅くに位置するように行われる。好ましくは、変質層９９を形成する工程は常温下で行われる。次に実施の形態１と同様の熱エッチングが行われる。この場合、熱エッチングの前半過程において、図１２に示すように、エピタキシャル層５０のうち変質層９９を含む領域が除去される。これにより形成される凹部は、屈曲点Ｋ２を有する。なおこれ以外の工程は実施の形態１とほぼ同様であるためその説明を省略する。
本実施の形態によれば、トレンチＴＲを形成する工程の前に、エピタキシャル層５０中にマスク９０を用いてイオンを注入することにより、エピタキシャル層５０中に変質層９９が形成される。この結果、トレンチＴＲを形成する工程は、エピタキシャル層５０のうち変質層９９を含む領域を熱エッチングにより除去する工程を含む。これにより、エピタキシャル層５０中に形成された変質層９９において熱エッチングのエッチングレートを高めることができる。よって熱エッチングの前半過程においては主に変質層９９のエッチングが相対的に高いレートで行われ、屈曲点Ｋ２（図１２）が形成される。後半過程においては通常のエピタキシャル層５０のエッチングが相対的に低いレートで行われ、熱エッチングの進行にともなって、屈曲点Ｋ２（図１２）が徐々に移動して屈曲点Ｋ１０１〜Ｋ１０３（図１、図９、図１０）のいずれかに至る。これにより上部側壁ＳＷ１および下部側壁ＳＷ２がより確実に形成される。
屈曲点Ｋ１０１〜Ｋ１０３のいずれが得られるかは、変質層９９の厚さによって調整され得る。屈曲点Ｋ１０１またはＫ１０２を得るには、図１１に示すように、変質層９９の厚さは第３の領域５３の厚さよりも小さくされる。言い換えれば、変質層９９を形成する工程が、変質層９９が第２の領域５２よりも浅くに位置するように行われる。これにより、下部側壁ＳＷ２がより浅い位置にまで形成されるので、第２の領域５２うち浅くに位置する部分にも下部側壁ＳＷ２を形成することができる。よって第２の領域５２からなるチャネルのより広い部分を、好ましい傾斜を有する側壁によってなすことができるので、チャネル特性をより好ましいものとすることができる。
変質層９９を形成するためのイオン注入が常温下で行われると、高温下の場合に比して、イオン注入の際に生じる結晶欠陥の程度がより大きくなる。この結果、変質層９９に対する熱エッチングのエッチングレートがより高まるので、エピタキシャル層５０中の変質層９９とそれ以外の部分とのエッチングレートの差異がより大きくなる。よって、互いに傾斜の程度が異なる上部側壁ＳＷ１および下部側壁ＳＷ２がより確実に形成される。
（実施の形態３）
本実施の形態においては、実施の形態１における第３の領域５３を形成するためのイオン注入（図３）において、結晶欠陥が特に生じやすいような方法が選択される。たとえば、第３の領域５３を形成するためのイオン注入が常温下で行われる。この結果、第３の領域５３の結晶性は、第２の領域５２の結晶性に比して十分に低くなる。その後、実施の形態１における図５までと同様の工程が行われる。次に実施の形態１と同様の熱エッチングが行われる。この場合、熱エッチングの前半過程において、図１３に示すように、エピタキシャル層５０のうち第３の領域５３が除去される。これにより形成される凹部は、屈曲点Ｋ３を有する。そして熱エッチングの後半工程を経て、たとえば図１４に示すように、トレンチＴＲが形成される。なおこれ以外の工程は実施の形態１とほぼ同様であるためその説明を省略する。
本実施の形態においては、実施の形態１における第３の領域５３を形成するためのイオン注入（図３）において、結晶欠陥が特に生じやすいような方法が選択される。たとえば、第３の領域５３を形成するためのイオン注入が常温下で行われる。この結果、第３の領域５３の結晶性は、第２の領域５２の結晶性に比して十分に低くなる。その後、実施の形態１における図５までと同様の工程が行われる。次に実施の形態１と同様の熱エッチングが行われる。この場合、熱エッチングの前半過程において、図１３に示すように、エピタキシャル層５０のうち第３の領域５３が除去される。これにより形成される凹部は、屈曲点Ｋ３を有する。そして熱エッチングの後半工程を経て、たとえば図１４に示すように、トレンチＴＲが形成される。なおこれ以外の工程は実施の形態１とほぼ同様であるためその説明を省略する。
本実施の形態によれば、エピタキシャル層５０を準備する工程は、第３の領域５３の結晶性が第２の領域５２の結晶性よりも十分に低くなるように行われる。これにより熱エッチングにおいて、第３の領域５３のエッチングレートが、第２の領域５２のエッチングレートよりも高くなる。よって熱エッチングの前半過程においては第３の領域５３のエッチングが相対的に高いレートで行われ、屈曲点Ｋ３（図１３）が形成される。後半過程においてはエピタキシャル層５０の第２の領域５２および第１の領域５１のエッチングが相対的に低いレートで行われ、熱エッチングの進行にともなって、屈曲点Ｋ３（図１３）が徐々に移動して屈曲点Ｋ１０１〜Ｋ１０３のいずれか（図１、図９、図１０）に至る。これにより、上部側壁ＳＷ１および下部側壁ＳＷ２が形成される。これにより上部側壁ＳＷ１および下部側壁ＳＷ２がより確実に形成される。
なお上記各実施の形態においてはＭＯＳＦＥＴについて特に説明したが、炭化珪素半導体装置はＭＯＳＦＥＴ以外のＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。また炭化珪素半導体装置はＭＩＳＦＥＴ以外のものであってもよく、たとえばＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）であってもよい。
また上記各実施の形態におけるｎ型とｐ型とが入れ替えられた形態が用いられてもよい。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
４０ 基板、５０ エピタキシャル層、５１〜５３ 第１〜第３の領域、５４ コンタクト領域、６１ ゲート絶縁膜、６２ 層間絶縁膜、７０ ゲート電極、７１ ソース電極、７２ ソース配線電極、８１ ドレイン電極、９０ マスク、９９ 変質層、Ｐ１ 下面（第１の主面）、Ｐ２ 上面（第２の主面）、ＲＣ 凹部、ＳＷ 側壁、ＳＷ１ 上部側壁（第１の側壁）、ＳＷ２ 下部側壁（第２の側壁）、ＴＲ トレンチ。
Claims (7)
- 厚さ方向を有し、第１の主面と前記第１の主面に対して前記厚さ方向において対向する第２の主面とを有する炭化珪素層を準備する工程を備え、
前記炭化珪素層は、前記第１の主面をなし第１の導電型を有する第１の領域と、前記第１の領域上に設けられ、前記第１の導電型と異なる第２の導電型を有する第２の領域と、前記第２の領域の上に設けられ、前記第１の導電型を有する第３の領域とを含み、さらに
前記炭化珪素層の前記第２の主面上に、開口部を有するマスクを形成する工程と、
前記マスクを用いて前記炭化珪素層をエッチングすることにより、前記炭化珪素層の前記第２の主面に、内面を有し、前記第２および第３の領域を貫通するトレンチを形成する工程とを備え、
前記トレンチを形成する工程は、前記炭化珪素層を物理的にエッチングすることにより、前記炭化珪素層の前記第２の主面に凹部を形成する工程と、前記凹部の内面に対して熱エッチングを行うことで、前記トレンチの前記内面に、前記第２の主面に対して傾斜する第１の側壁と、前記第１の側壁よりも深くに位置し前記第２の主面に対して傾斜しかつ前記第２の領域からなる部分を有する第２の側壁とを設け、かつ、前記第２の主面に対する前記第１の側壁の傾斜を、前記第２の主面に対する前記第２の側壁の傾斜に比して小さくする工程とを含み、さらに
前記トレンチの前記内面を覆うゲート絶縁膜を形成する工程と、
前記トレンチの少なくとも一部を埋めるゲート電極を形成する工程とを備える、炭化珪素半導体装置の製造方法。 - 前記凹部を形成する工程は、前記凹部が前記第２の領域よりも浅くに位置するように行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
- 前記凹部を形成する工程は、前記凹部の内面が、第１の側面と、前記第１の側面よりも深くに位置し、かつ前記第１の側面に対して傾斜した第２の側面とを含むように行われる、請求項２に記載の炭化珪素半導体装置の製造方法。
- 前記トレンチを形成する工程の前に、前記炭化珪素層中に前記マスクを用いてイオンを注入することにより、前記炭化珪素層中に変質層を形成する工程をさらに備え、
前記トレンチを形成する工程は、前記炭化珪素層のうち前記変質層を含む領域を熱エッチングにより除去する工程を含む、請求項１に記載の炭化珪素半導体装置の製造方法。 - 前記変質層を形成する工程は、前記変質層が前記第２の領域よりも浅くに位置するように行われる、請求項４に記載の炭化珪素半導体装置の製造方法。
- 前記変質層を形成する工程は常温下で行われる、請求項４または請求項５に記載の炭化珪素半導体装置の製造方法。
- 前記炭化珪素層を準備する工程は、前記第３の領域の結晶性が前記第２の領域の結晶性よりも低くなるように行われる、請求項１に記載の炭化珪素半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011253556A JP5806600B2 (ja) | 2011-11-21 | 2011-11-21 | 炭化珪素半導体装置の製造方法 |
| CN201280051725.2A CN103890952B (zh) | 2011-11-21 | 2012-09-12 | 碳化硅半导体器件及其制造方法 |
| EP12851689.5A EP2784821B1 (en) | 2011-11-21 | 2012-09-12 | Silicon carbide semiconductor device and method for manufacturing the same |
| PCT/JP2012/073284 WO2013077064A1 (ja) | 2011-11-21 | 2012-09-12 | 炭化珪素半導体装置およびその製造方法 |
| US13/658,672 US9293549B2 (en) | 2011-11-21 | 2012-10-23 | Silicon carbide semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2011253556A JP5806600B2 (ja) | 2011-11-21 | 2011-11-21 | 炭化珪素半導体装置の製造方法 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2013110238A JP2013110238A (ja) | 2013-06-06 |
| JP2013110238A5 JP2013110238A5 (ja) | 2014-08-28 |
| JP5806600B2 true JP5806600B2 (ja) | 2015-11-10 |
Family
ID=48425954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2011253556A Active JP5806600B2 (ja) | 2011-11-21 | 2011-11-21 | 炭化珪素半導体装置の製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US9293549B2 (ja) |
| EP (1) | EP2784821B1 (ja) |
| JP (1) | JP5806600B2 (ja) |
| CN (1) | CN103890952B (ja) |
| WO (1) | WO2013077064A1 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2013031172A1 (ja) | 2011-08-26 | 2015-03-23 | 国立大学法人 奈良先端科学技術大学院大学 | ＳｉＣ半導体素子およびその製造方法 |
| JP6065303B2 (ja) | 2012-06-15 | 2017-01-25 | ローム株式会社 | スイッチングデバイス |
| KR101723780B1 (ko) * | 2013-12-20 | 2017-04-05 | 엔지케이 인슐레이터 엘티디 | 질화갈륨층을 포함하는 기판 및 그 제조 방법 |
| JP6183224B2 (ja) * | 2014-01-16 | 2017-08-23 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2015220408A (ja) * | 2014-05-20 | 2015-12-07 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP6357869B2 (ja) * | 2014-05-20 | 2018-07-18 | 住友電気工業株式会社 | 炭化珪素半導体装置の製造方法 |
| JP2016048747A (ja) * | 2014-08-28 | 2016-04-07 | 株式会社豊田中央研究所 | トレンチゲート電極を備えている半導体装置 |
| JP6766512B2 (ja) * | 2016-08-05 | 2020-10-14 | 富士電機株式会社 | 半導体装置および半導体装置の製造方法 |
| JP2021190647A (ja) * | 2020-06-04 | 2021-12-13 | 豊田合成株式会社 | 半導体装置とその製造方法 |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5436174A (en) * | 1993-01-25 | 1995-07-25 | North Carolina State University | Method of forming trenches in monocrystalline silicon carbide |
| JP3490857B2 (ja) * | 1996-11-25 | 2004-01-26 | 三洋電機株式会社 | 半導体装置及び半導体装置の製造方法 |
| JP3976374B2 (ja) * | 1997-07-11 | 2007-09-19 | 三菱電機株式会社 | トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法 |
| JP2000068505A (ja) * | 1998-08-20 | 2000-03-03 | Toshiba Corp | 半導体装置およびその製造方法 |
| JP5058406B2 (ja) * | 2000-10-31 | 2012-10-24 | ローム株式会社 | 半導体装置の製造方法 |
| JP2004520718A (ja) * | 2001-04-28 | 2004-07-08 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | トレンチ−ゲート構造半導体装置及びその製造方法 |
| JP4961668B2 (ja) * | 2005-01-11 | 2012-06-27 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2006351744A (ja) * | 2005-06-15 | 2006-12-28 | Fuji Electric Holdings Co Ltd | 炭化珪素半導体装置の製造方法 |
| JP5017823B2 (ja) * | 2005-09-12 | 2012-09-05 | 富士電機株式会社 | 半導体素子の製造方法 |
| JP5017855B2 (ja) * | 2005-12-14 | 2012-09-05 | 富士電機株式会社 | 半導体装置の製造方法 |
| JP2007227649A (ja) * | 2006-02-23 | 2007-09-06 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP5167593B2 (ja) * | 2006-03-23 | 2013-03-21 | 富士電機株式会社 | 半導体装置 |
| JP4450241B2 (ja) * | 2007-03-20 | 2010-04-14 | 株式会社デンソー | 炭化珪素半導体装置の製造方法 |
| JP5309587B2 (ja) | 2008-02-07 | 2013-10-09 | 富士電機株式会社 | 炭化珪素半導体基板のトレンチエッチング方法 |
| JP4877286B2 (ja) * | 2008-07-08 | 2012-02-15 | 株式会社デンソー | 炭化珪素半導体装置およびその製造方法 |
| JP2010182857A (ja) * | 2009-02-05 | 2010-08-19 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
| CN102576723B (zh) * | 2009-10-23 | 2014-09-24 | 松下电器产业株式会社 | 半导体装置及其制造方法 |
| JP5699878B2 (ja) * | 2011-09-14 | 2015-04-15 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP5834801B2 (ja) * | 2011-11-16 | 2015-12-24 | 住友電気工業株式会社 | 半導体装置の製造方法および半導体装置 |
-
2011
- 2011-11-21 JP JP2011253556A patent/JP5806600B2/ja active Active
-
2012
- 2012-09-12 EP EP12851689.5A patent/EP2784821B1/en active Active
- 2012-09-12 CN CN201280051725.2A patent/CN103890952B/zh active Active
- 2012-09-12 WO PCT/JP2012/073284 patent/WO2013077064A1/ja active Application Filing
- 2012-10-23 US US13/658,672 patent/US9293549B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN103890952B (zh) | 2016-12-07 |
| JP2013110238A (ja) | 2013-06-06 |
| US20130126904A1 (en) | 2013-05-23 |
| EP2784821A1 (en) | 2014-10-01 |
| US9293549B2 (en) | 2016-03-22 |
| CN103890952A (zh) | 2014-06-25 |
| EP2784821A4 (en) | 2015-07-15 |
| EP2784821B1 (en) | 2019-12-04 |
| WO2013077064A1 (ja) | 2013-05-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5806600B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| JP5741583B2 (ja) | 半導体装置およびその製造方法 | |
| JP2013110238A5 (ja) | ||
| JP5699878B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| US8999854B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| US9000447B2 (en) | Silicon carbide semiconductor device | |
| US10014376B2 (en) | Silicon carbide semiconductor device having a trench with side walls and method for manufacturing same | |
| TW201304146A (zh) | 半導體裝置及其製造方法 | |
| JP2012038771A (ja) | 半導体装置およびその製造方法 | |
| US9543412B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP6135383B2 (ja) | 炭化珪素半導体装置 | |
| US8927368B2 (en) | Method for manufacturing silicon carbide semiconductor device | |
| JP6233211B2 (ja) | 炭化珪素半導体装置およびその製造方法 | |
| JP2015026723A (ja) | 炭化珪素半導体装置およびその製造方法 | |
| US9299790B2 (en) | Silicon carbide semiconductor device | |
| JP6233210B2 (ja) | 炭化珪素半導体装置の製造方法 | |
| US9679986B2 (en) | Silicon carbide semiconductor device | |
| JP6287642B2 (ja) | 炭化珪素半導体装置およびその製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20140702 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20140702 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20140702 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150106 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150204 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150526 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150625 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150818 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150904 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5806600 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |