CN103890952B - 碳化硅半导体器件及其制造方法 - Google Patents

碳化硅半导体器件及其制造方法 Download PDF

Info

Publication number
CN103890952B
CN103890952B CN201280051725.2A CN201280051725A CN103890952B CN 103890952 B CN103890952 B CN 103890952B CN 201280051725 A CN201280051725 A CN 201280051725A CN 103890952 B CN103890952 B CN 103890952B
Authority
CN
China
Prior art keywords
district
silicon carbide
groove
carbide layer
sidewall
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201280051725.2A
Other languages
English (en)
Other versions
CN103890952A (zh
Inventor
增田健良
畑山智亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NAT UNIVERSITY CORP NARA I OF
Sumitomo Electric Industries Ltd
Original Assignee
NAT UNIVERSITY CORP NARA I OF
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NAT UNIVERSITY CORP NARA I OF, Sumitomo Electric Industries Ltd filed Critical NAT UNIVERSITY CORP NARA I OF
Publication of CN103890952A publication Critical patent/CN103890952A/zh
Application granted granted Critical
Publication of CN103890952B publication Critical patent/CN103890952B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide

Abstract

碳化硅层（50）包括具有第一导电类型的第一区（51）、提供在第一区上并具有第二导电类型的第二区（52），以及设置在第二区（52）上并具有第一导电类型的第三区（53）。具有内表面的沟槽（TR）形成在碳化硅层（50）中。沟槽（TR）穿过第二和第三区（52，53）。沟槽（TR）的内表面具有第一侧壁（SW1）以及位置比第一侧壁（SW1）更深并具有包括第二区（52）的部分的第二侧壁（SW2）。第一侧壁（SW1）的斜率小于第二侧壁（SW2）的斜率。

Description

碳化硅半导体器件及其制造方法
技术领域
本发明涉及一种碳化硅半导体器件及其制造方法，且更特别地涉及一种具有其中形成有沟槽的碳化硅层的碳化硅半导体器件及其制造方法。
背景技术
日本专利特开No.2009-188221公开了一种具有其中形成有沟槽的碳化硅衬底的MOSFET（金属氧化物半导体场效应晶体管）。该公布还公开了需要将沟槽侧壁的角度控制为特定角度以便获得具有高沟道迁移率的MOSFET。
引文列表
专利文献
PTL1：日本专利特开No.2009-188221
发明内容
技术问题
但是，当从沟道迁移率的观点出发确定沟槽侧壁的角度时，由于沟槽的高纵横比，因此有时难以执行将栅电极填入沟槽的步骤。已经提出本发明以解决这种问题，且本发明的一个目的是提供一种同时具有优选的沟道特性以及容易将栅电极填入沟槽的碳化硅半导体器件，以及制造其的方法。
问题的解决方案
根据本发明的碳化硅半导体器件包括碳化硅层、栅绝缘膜以及栅电极。碳化硅层具有厚度方向，且具有第一主表面以及在厚度方向上与第一主表面相反的第二主表面。碳化硅层包括形成第一主表面并具有第一导电类型的第一区、提供在第一区上并具有不同于第一导电类型的第二导电类型的第二区，以及提供在第二区上并具有第一导电类型的第三区。具有内表面的沟槽形成在碳化硅层的第二主表面中。沟槽穿过第二和第三区。栅绝缘膜覆盖沟槽的内表面。栅电极填充沟槽的至少一部分。沟槽的内表面具有第一侧壁以及位于比第一侧壁更深处并具有由第二区构成的部分的第二侧壁。第一侧壁相对于第二主表面的倾斜小于第二侧壁相对于第二主表面的倾斜。
根据上述碳化硅半导体器件，沟槽的内表面包括第二侧壁，该第二侧壁具有能够作为沟道的、由第二区构成的部分。能够选择第二侧壁相对于碳化硅层的第二主表面的倾斜以获得优选的沟道特性。因为位于比第二侧壁更浅处的第二侧壁具有较小的倾斜，且因此沟槽的浅部打开地更宽，因此栅电极能够更容易地填充沟槽。
优选地，第二侧壁将第一和第二区之间的边界与第二和第三区之间的边界连接。
由此，关于沟道特性，使用具有优选的倾斜的第二侧壁构成的部分提供第一和第二区之间连接的沟道。因为沟道整体由具有优选的倾斜的侧壁构成，因此能够实现更优选的沟道特性。
更优选地，栅电极填充沟槽直至栅电极至少达到第一和第二侧壁之间。
由此，栅电极填充沟槽以在深度方向上面对整个第二侧壁。因此，栅电极充分填充沟槽以能控制使用由第二侧壁制成的部分提供的整个沟道。
根据本发明的制造碳化硅半导体器件的方法包括步骤：制备碳化硅层，该碳化硅层具有厚度方向，且具有第一主表面以及在厚度方向上与第一主表面相反的第二主表面，碳化硅层包括形成第一主表面并具有第一导电类型的第一区、提供在第一区上并具有不同于第一导电类型的第二导电类型的第二区，以及提供在第二区上并具有第一导电类型的第三区；形成在碳化硅层的第二主表面上具有开口的掩膜；通过使用掩膜蚀刻碳化硅层而在碳化硅层的第二主表面中形成沟槽，沟槽具有内表面并穿过第二和第三区，形成沟槽的步骤执行为使得沟槽的内表面具有第一侧壁以及位于比第一侧壁更深处并具有由第二区构成的部分的第二侧壁，以及使得第一侧壁相对于第二主表面的倾斜小于第二侧壁相对于第二主表面的倾斜；形成覆盖沟槽的内表面的栅绝缘膜；以及形成填充沟槽的至少一部分的栅电极。
根据上述制造方法，沟槽的内表面包括第二侧壁，该第二侧壁具有能够作为沟道的、由第二区构成的部分。能够选择第二侧壁相对于碳化硅层的第二主表面的倾斜以获得优选的沟道特性。因为位于比第二侧壁更浅处的第一侧壁具有较小的倾斜且因此沟槽的浅部打开地更宽，因此栅电极能够更容易地填充沟槽。
在上述制造方法中，形成沟槽的步骤可包括步骤：通过物理蚀刻碳化硅层而在碳化硅层的第二主表面中形成凹部；以及在凹部的内表面上执行热蚀刻。
由此，能够形成沟槽以致第一侧壁相对于第二主表面的倾斜小于第二侧壁相对于第二主表面的倾斜。
优选地，执行形成凹部的步骤以致凹部位于比第二区更浅处。
这能够避免第一侧壁被形成得太深。因此，关于沟道特性，沟道的更大部分能够由具有优选的倾斜的第二侧壁构成。
更优选地，执行形成凹部的步骤以致凹部的内表面包括第一侧表面以及位于比第一侧表面更深处并相对于第一侧表面倾斜的第二侧表面。
由此，通过物理蚀刻形成的第一和第二侧表面中的每一个都被热蚀刻腐蚀，且因此能够更可靠地形成第一和第二侧壁。
上述制造方法还包括：在形成沟槽的步骤之前，通过使用掩膜将离子注入碳化硅层中而在碳化硅层中形成改变层的步骤。在这种情况下，形成沟槽的步骤能够包括通过热蚀刻移除包括了改变层的碳化硅层的区域的步骤。
由此，在碳化硅层中形成的改变层处能够提高热蚀刻中的蚀刻速率。因此，在热蚀刻的上半阶段中，主要以相对较高的速率执行改变层的蚀刻，且在热蚀刻的下半阶段中，以相对较低的速率执行正常的碳化硅层的蚀刻。通过这种两步工艺，更可靠地形成具有不同倾斜程度的第一和第二侧壁。
优选地，执行形成改变层的步骤以致改变层位于比第二区更浅处。
由此，形成第二侧壁直至更浅的位置，且因此第二侧壁还能够形成在位于浅位置处的第二区的部分中。因此，因为由第二区构成的沟道的更大的部分能够由具有优选的倾斜的侧壁形成，因此能够实现更优选的沟道特性。
优选地，在常温下执行形成改变层的步骤。
因为由此在常温下执行离子注入，因此与在高温下执行离子注入的情况相比时，离子注入期间导致的晶体缺陷的程度增大。因此，更加提高了对改变层的热蚀刻中的蚀刻速率，致使改变层和碳化硅层中除改变层之外的部分之间的蚀刻速率的更大差异。因此，可更可靠地形成具有不同倾斜程度的第一和第二侧壁。
在上述制造方法中，可以执行制备碳化硅层的步骤以致第三区的结晶度小于第二区的结晶度。
由此，在热蚀刻中，第三区的蚀刻速率高于第二区的蚀刻速率。因此，更可靠地形成具有不同倾斜程度的第一和第二侧壁。
发明的有益效果
如上所述，根据本发明，能够同时实现优选的沟道特性以及容易将栅电极填充进沟槽。
附图说明
图1是示意性示出根据本发明实施例1的碳化硅半导体器件的结构的截面图。
图2是示意性示出制造根据本发明实施例1的碳化硅半导体器件的方法的第一步的截面图。
图3是示意性示出制造根据本发明实施例1的碳化硅半导体器件的方法的第二步的截面图。
图4是示意性示出制造根据本发明实施例1的碳化硅半导体器件的方法的第三步的截面图。
图5是示意性示出制造根据本发明实施例1的碳化硅半导体器件的方法的第四步的截面图。
图6是示意性示出制造根据本发明实施例1的碳化硅半导体器件的方法的第五步的截面图。
图7是示意性示出制造根据本发明实施例1的碳化硅半导体器件的方法的第六步的截面图。
图8是示意性示出制造根据本发明实施例1的碳化硅半导体器件的方法的第七步的截面图。
图9是示意性示出图1中的碳化硅半导体器件的结构的第一变型的截面图。
图10是示意性示出图1中的碳化硅半导体器件的结构的第二变型的截面图。
图11是示意性示出制造根据本发明实施例2的碳化硅半导体器件的方法的第一步的截面图。
图12是示意性示出制造根据本发明实施例2的碳化硅半导体器件的方法的第二步的截面图。
图13是示意性示出制造根据本发明实施例3的碳化硅半导体器件的方法的第一步的截面图。
图14是示意性示出制造根据本发明实施例3的碳化硅半导体器件的方法的第二步的截面图。
具体实施方式
以下参考附图说明本发明的实施例。应注意在以下提及的附图中，相同或相应的部分由相同的附图标记指定且不再赘述。而且，在本说明的晶体学说明中，单独的取向由[]表示，组取向由<>表示，单独的面由()表示，且组面由{}表示。此外，在晶体学上负指数应该是通过在数字上放置“-”（横杠）来表示，但是在本说明书中，由数字之前放置的负号来表示。
（实施例1）
如图1中所示，作为根据本实施例的碳化硅半导体器件的MOSFET（金属氧化物半导体场效应晶体管）101具有衬底40、外延层（碳化硅层）50、栅绝缘膜61、层间绝缘膜62、栅电极70、源电极71、源引线电极72以及漏电极81。
衬底40由n型（第一导电类型）半导体或导体制成，且优选为单晶碳化硅衬底。漏电极81提供在衬底40的一侧上，且外延层50提供在衬底40的另一侧上。漏电极81是欧姆电极。
外延层50具有厚度方向（附图中的垂直方向），且具有面对衬底40的下表面（第一主表面）P1以及在厚度方向上与下表面P1相反的上表面（第二主表面）P2。当外延层50具有六方晶体结构时，上表面P2具有优选基本上为{000-1}面且更优选基本上为(000-1)面的面取向。当外延层50具有立方晶体结构时，上表面P2具有优选基本上为{111}面的面取向。外延层50具有第一至第三区51至53以及接触区54。第一区51形成下表面P1并具有n型。第二区52提供在第一区51上并具有不同于n型的导电类型，即p型（第二导电类型）。第三区53提供在第二区52上并具有n型。接触区54具有p型并使第二区52与源电极71接触。
具有内表面的沟槽TR形成在外延层50的上表面P2中。沟槽TR穿过第二和第三区52，53。沟槽TR的内表面具有侧壁SW。各个侧壁SW都具有上侧壁（第一侧壁）SW1和位于比上侧壁SW1更深处并具有由第二区52构成的部分的下侧壁SW2（第二侧壁）。上侧壁SW1相对于上表面P2的倾斜小于下侧壁SW2相对于上表面P2的倾斜。当外延层50具有六方晶体结构时，下侧壁SW2的晶面优选对应于基本上{0-33-8}面或{01-1-4}面。当外延层50具有立方晶体结构时，下侧壁SW2的晶面优选对应于基本上{100}的面。下侧壁SW2将第一和第二区51，52之间的边界与第二和第三区52，53之间的边界连接。沟槽TR的内表面上的上侧壁SW1和下侧壁SW2之间的弯折点K101位于第二和第三区52，53之间的边界处。
栅绝缘膜61覆盖沟槽TR的内表面。栅电极70填充沟槽TR的至少一部分。而且，在本实施例中，栅电极70填充沟槽TR直至栅电极70至少达到上侧壁SW1和下侧壁SW2之间。具体地，栅电极70填充沟槽TR直至栅电极70至少达到弯折点K101，且在本实施例中，栅电极70填充TR以超过弯折点K101。
源电极71是布置为与第三区53和接触区54中每一个接触的欧姆电极。源引线电极72布置在源电极71上。源引线电极72通过层间绝缘膜62而与栅电极70电绝缘。
以下将说明制造MOSFET101（图1）的方法。
如图2中所示，n型外延层50形成在衬底40上。例如能够通过使用硅烷（SiH4）和丙烷（C3H8）的混合气体作为材料气体并使用氢气（H2）作为载气的CVD方法执行用于其的外延生长。在外延生长期间，例如优选引入氮（N）或磷（P）作为用于给予n型的导电类型杂质。外延层50例如浓度包含不小于5×1015cm-3且不大于5×1016cm-3的n型杂质。
如图3中所示，通过将杂质离子注入外延层50中而在外延层50中形成第一至第三区51至53。在用于形成第二区52的离子注入中，例如使用铝（Al）。在用于形成第三区53的离子注入中，例如使用磷（P）。通过调整离子的加速能，调整其中将要形成第二和第三区52，53的每一个的区域的深度。
如图4中所示，掩膜90形成在外延层50的上表面P2上。优选地，掩膜90由沉积方法形成。此处所使用的沉积方法是特征在于用于将要形成膜的所有材料都从外界供应的方法。因此，该沉积方法不包括热氧化方法，即，使用将要形成膜的区域中已经存在的元素作为一部分材料的方法。作为沉积方法，例如能够使用CVD（化学气相沉积）方法、溅射方法或电阻加热蒸发方法。
如图5中所示，开口形成在掩膜90中。例如能够使用光刻和蚀刻形成开口。开口例如具有不小于0.1μm且不大于2μm的宽度。随后，通过使用掩膜90蚀刻外延层50，在外延层50的上表面P2中形成具有内表面并穿过第二和第三区52，53的沟槽TR（图1）。执行形成沟槽TR的步骤以致沟槽TR的内表面具有上侧壁SW1以及位于比上侧壁SW1更深处并具有由第二区52构成的部分的下侧壁SW2，且以致上侧壁SW1相对于上表面P2的倾斜小于下侧壁SW2相对于上表面P2的倾斜。以下将说明该蚀刻步骤。
如图6和7中所示，通过物理蚀刻外延层50，在外延层50的上表面P2中形成凹部RC。在本实施例中，如图7中所示，凹部RC形成为位于比第二区52更浅处。而且，形成凹部RC以致其侧表面SD包括上侧表面（第一侧表面）SD1以及位于比上侧表面SD1更深处且相对于上侧表面SD1倾斜的下侧表面（第二侧表面）SD2。由此，弯折点K1提供在上侧表面SD1和下侧表面SD2之间。
具体地，首先，执行使用具有相对于上表面P2倾斜的入射角的离子束IB的离子束蚀刻，上表面P2在面内旋转如箭头RT所示（图6）。通过离子束蚀刻，凹部RCp形成在上表面P2中。凹部RCp具有相对于上表面P2倾斜的内表面。随后，执行使用具有接近垂直上表面P2的入射角的离子束IB的离子束蚀刻或RIE（反应离子蚀刻），且由此凹部（RC）形成在外延层50的上表面P2中，如图7中所示。作为RIE，例如能够使用采用SF6或SF6和O2的混合气体作为反应气体的ICP-RIE（感应耦合等离子体RIE）。
随后，对凹部RC的内表面执行热蚀刻。具体地，执行在将碳化硅层暴露于包含反应气体的工艺气体的同时加热碳化硅层的处理。作为反应气体，能够使用氯基气体，且例如能够使用氯气。而且，包含氧原子的气体可混入工艺气体中，且例如氧气可混入其中。而且，工艺气体可包含诸如氮气、氩气、氦气等的载气。热蚀刻中的热处理温度优选设定为不小于700℃且不大于1200℃。通过将热处理温度设定为不小于700℃，能够确保约70μm/hr的SiC蚀刻速率。下限温度更优选设定为不小于800℃，且进一步优选设定为不小于900℃。上限温度更优选设定为不大于1100℃，且进一步优选设定为不大于1000℃。此外，如果在此场合氧化硅、氮化硅、氧化铝、氮化铝或氮化镓用作掩膜90的材料，则能够大幅提高SiC相对于掩膜90的材料的蚀刻选择性，且因此能够抑制SiC的蚀刻期间掩膜90的消耗。
如图8中所示，通过上述热蚀刻形成沟槽TR。随着热蚀刻的进行，弯折点K1（图7）逐渐移至弯折点K101。随后例如通过蚀刻移除掩膜90。
再次参考图1，通过将离子选择性注入上表面P2的一部分中来形成接触区54。随后，执行退火以活化外延层50中的杂质离子。随后，形成覆盖外延层50中的沟槽TR的内表面以及上表面P2的栅绝缘膜61。栅绝缘膜61优选是氧化硅膜。例如通过热氧化外延层50来形成氧化硅膜。
随后，形成填充沟槽TR的至少一部分的栅电极70。例如能够通过沉积用作栅电极70的材料且随后执行CMP（化学机械研磨）来执行该形成。随后，形成层间绝缘膜62、源电极71以及源引线电极72。由此，获得图1中所示的MOSFET101。
根据本实施例，沟槽TR的内表面包括具有能够用作MOSFET101中的沟道的、由第二区52构成的部分的下侧壁SW2。能够选择下侧壁SW2相对于外延层50的上表面P2的倾斜以获得优选的沟道特性。另一方面，因为位于比下侧壁SW2更浅处的上侧壁SW1具有较小的倾斜且因此沟槽TR的浅部打开地更宽，因此栅电极70能够更容易地填充沟槽TR。
下侧壁SW2使第一和第二区51，52之间的边界与第二和第三区52，53之间的边界接触。由此，关于沟道特性，使用由具有优选的倾斜的下侧壁SW2构成的部分提供在第一和第二区51，52之间连接的沟道。因为沟道整体由具有优选的倾斜的侧壁构成，因此能够实现更优选的沟道特性。
栅电极70填充沟槽TR直至栅电极70至少达到上侧壁SW1和下侧壁SW2之间。由此，栅电极70填充沟槽TR以在深度方向上面对整个下侧壁SW2。因此，栅电极70充分填充沟槽TR以能控制使用由下侧壁SW2制成的部分提供的整个沟道。
通过物理蚀刻外延层50而使凹部RC形成在外延层50的上表面P2中。在凹部RC的内表面上执行热蚀刻。由此，能够更可靠地形成沟槽TR以致上侧壁SW1相对于上表面P2的倾斜小于下侧壁SW2相对于上表面P2的倾斜。
形成凹部以致凹部位于比第二区52更浅处。这能够避免上侧壁SW1被形成得过深。因此，关于沟道特性，沟道的更大部分能够由具有优选的倾斜的下侧壁SW2构成。
执行形成凹部RC的步骤以致凹部的内表面包括上侧表面SD1以及位于比上侧壁SD1更深处且相对于上侧表面SD1倾斜的下侧表面SD2。由此，通过物理蚀刻形成的上侧表面SD1以及下侧表面SD2中的每一个都被热蚀刻腐蚀，且因此能够更可靠地形成上侧壁SW1以及下侧壁SW2。
以下将说明MOSFET101的两个变型。
如图9中所示，在MOSFET102中，沟槽TR的内表面上的上侧壁SW1和下侧壁SW2之间的弯折点K102离开第二和第三区52，53之间的边界并位于第三区53中。根据这个变型，即使弯折点K102的位置由于步骤中的变化而改变，下侧壁SW2也能更可靠地将第一和第二区51，52之间的边界与第二和第三区52，53之间的边界连接。
如图10中所示，在MOSFET103中，沟槽TR的内表面上的上侧壁SW1和下侧壁SW2之间的弯折点K103离开第二和第三区52，53之间的边界并位于第二区52中。根据这个变型，因为沟槽TR的浅部打开地更宽，因此栅电极70能够更容易地填充沟槽TR。
（实施例2）
在本实施例中，首先，执行与直至图5中所示的步骤相同的步骤。随后，如图11中所示，通过使用掩膜90将离子注入外延层50中而使改变层99形成在外延层50中。优选地，执行形成改变层99的步骤以致改变层99位于比第二区52更浅处。优选地，在常温下执行形成改变层99的步骤。随后，执行与实施例1相同的热蚀刻。在这种情况下，在热蚀刻的上半阶段中，如图12中所示，移除包括了改变层99的外延层50的区域。由此形成的凹部具有弯折点K2。因为除此之外的步骤基本上与实施例1中的步骤相同，因此将不再重复其说明。
根据本实施例，在形成沟槽TR的步骤之前，通过使用掩膜90将离子注入外延层50中而在外延层50中形成改变层99。因此，形成沟槽TR的步骤包括通过热蚀刻移除包括了改变层99的外延层50的区域的步骤。由此，热蚀刻中的蚀刻速率能够在外延层50中形成的改变层99处提高。因此，在热蚀刻的上半阶段中，主要以相对较高的速率执行改变层99的蚀刻，形成弯折点K2（图12）。在热蚀刻的下半阶段中，以相对较低的速率执行正常外延层50的蚀刻，且随着热蚀刻的进行，弯折点K2（图12）逐渐移动至弯折点K101至K103中任一个（图1，9，10）。由此，更可靠地形成上侧壁SW1和下侧壁SW2。
能够通过改变层99的厚度来调整获得弯折点K101至K103中的哪一个。为了获得弯折点K101或K102，如图11中所示，改变层99的厚度被设定为小于第三区53的厚度。换言之，执行形成改变层99的步骤以致改变层99位于比第二区52更浅处。由此，形成下侧壁SW2直至更浅的位置，且因此下侧壁SW2还能够形成在位于浅位置的第二区52的部分中。因此，因为由第二区52构成的沟道的更大部分能够由具有优选倾斜的侧壁形成，因此能够实现更优选的沟道特性。
如果在常温下执行用于形成改变层99的离子注入，则在离子注入期间造成的晶体缺陷的程度增大得超过高温下的情况。因此，更增大了改变层99上的热蚀刻中的蚀刻速率，造成改变层99和外延层50中除此之外的部分之间在蚀刻速率上更大的差异。因此，更可靠地形成具有不同倾斜程度的上侧壁SW1和下侧壁SW2。
（实施例3）
在本实施例中，在用于形成实施例1中的第三区53（图3）的离子注入中，选择非常可能造成晶体缺陷的方法。例如，在常温下执行用于形成第三区53的离子注入。因此，第三区53的结晶度远低于第二区52的结晶度。随后，执行与直至实施例1中的图5中所示的步骤相同的步骤。随后，执行与实施例1中相同的热蚀刻。在这种情况下，在热蚀刻的上半阶段中，如图13中所示，移除外延层50的第三区53。由此形成的凹部具有弯折点K3。随后，通过热蚀刻的下半阶段，形成沟槽TR，例如如图14中所示。因为除此之外的步骤都基本上与实施例1中的步骤相同，因此将不再重复其说明。
根据本实施例，执行制备外延层50的步骤以致第三区53的结晶度远低于第二区52的结晶度。由此，在热蚀刻中，第三区53的蚀刻速率高于第二区52的蚀刻速率。因此，在热蚀刻的上半阶段中，以相对较高的速率执行第三区53的蚀刻，形成弯折点K3（图13）。在热蚀刻的下半阶段中，以相对较低的速率执行外延层50的第二区52和第一区51的蚀刻，且随着热蚀刻的进行，弯折点K3（图13）逐渐移至弯折点K101至K103中的任一个（图1，9，10）。由此，形成上侧壁SW1和下侧壁SW2。由此，更可靠地形成上侧壁SW1和下侧壁SW2。
虽然已经在上述各个实施例中特别说明了MOSFET，但是碳化硅半导体器件可以是除MOSFET之外的MISFET（金属绝缘体半导体场效应晶体管）。而且，碳化硅半导体器件可以不是MISFET，且例如可以是IGBT（绝缘栅双极晶体管）。
此外，可使用上述各个实施例中的n型和p型颠倒的构造。
本文公开的实施例在任意方面都是说明性而非限制性的。本发明的范围由权利要求的范围限定而不是由上述说明书限定，且旨在涵盖等同于权利要求的范围的范围和含义范围内的任意变型。
参考标记列表
40：衬底，50：外延层，51至53：第一至第三区，54：接触区，61：栅绝缘膜，62：层间绝缘膜，70：栅电极，71：源电极，72：源引线电极，81：漏电极，90：掩膜，99：改变层，P1：下表面（第一主表面），P2：上表面（第二主表面），RC：凹部，SW：侧壁，SW1：上侧壁（第一侧壁），SW2：下侧壁（第二侧壁），TR：沟槽。

Claims (11)

1.一种碳化硅半导体器件(101至103)，包括：
碳化硅层(50)，所述碳化硅层(50)具有厚度方向，并且具有第一主表面(P1)和在所述厚度方向上与所述第一主表面相反的第二主表面(P2)，所述碳化硅层包括形成所述第一主表面并且具有第一导电类型的第一区(51)、设置在所述第一区上并且具有与所述第一导电类型不同的第二导电类型的第二区(52)、以及设置在所述第二区上并且具有所述第一导电类型的第三区(53)，具有内表面的沟槽(TR)被形成在所述碳化硅层的所述第二主表面中，所述沟槽穿过所述第二区和第三区；
栅绝缘膜(61)，所述栅绝缘膜(61)覆盖所述沟槽的所述内表面；以及
栅电极(70)，所述栅电极(70)填充所述沟槽的至少一部分，
其中所述沟槽的所述内表面相对于所述第二主表面倾斜，并且具有第一侧壁(SW1)和第二侧壁(SW2)，所述第一侧壁具有沿着所述第三区延伸的部分，所述第二侧壁(SW2)位于比所述第一侧壁更深处，所述第二侧壁相对于所述第二主表面倾斜，并且所述第二侧壁具有沿所述第二区延伸的部分，并且所述第一侧壁相对于所述第二主表面的倾斜小于所述第二侧壁相对于所述第二主表面的倾斜，
其中，当所述碳化硅层具有六方晶体结构时，所述第二侧壁的晶面对应于{0-33-8}面或{01-1-4}面，并且当所述碳化硅层具有立方晶体结构时，所述第二侧壁的晶面对应于{100}面。
2.根据权利要求1所述的碳化硅半导体器件(101，102)，其中所述第二侧壁将所述第一区和第二区之间的边界与所述第二区和第三区之间的边界连接。
3.根据权利要求2所述的碳化硅半导体器件，其中所述栅电极填充所述沟槽直至所述栅电极至少达到所述第一侧壁和第二侧壁之间。
4.一种制造碳化硅半导体器件(101至103)的方法，包括以下步骤：
制备碳化硅层(50)，所述碳化硅层(50)具有厚度方向，并且具有第一主表面(P1)以及在所述厚度方向上与所述第一主表面相反的第二主表面(P2)，所述碳化硅层包括形成所述第一主表面并且具有第一导电类型的第一区(51)、设置在所述第一区上并且具有与所述第一导电类型不同的第二导电类型的第二区(52)、以及设置在所述第二区上并且具有所述第一导电类型的第三区(53)；
形成掩膜(90)，所述掩膜(90)在所述碳化硅层的所述第二主表面上具有开口；
通过使用所述掩膜对所述碳化硅层进行蚀刻，来在所述碳化硅层的所述第二主表面中形成沟槽(TR)，所述沟槽具有内表面并且穿过所述第二区和第三区，形成所述沟槽的步骤被执行为使得所述沟槽的所述内表面具有第一侧壁(SW1)和第二侧壁(SW2)，并且使得所述第一侧壁相对于所述第二主表面的倾斜小于所述第二侧壁相对于所述第二主表面的倾斜，其中所述第一侧壁相对于所述第二主表面倾斜，并且具有沿着所述第三区延伸的部分，所述第二侧壁(SW2)位于比所述第一侧壁更深处，所述第二侧壁相对于所述第二主表面倾斜，并且所述第二侧壁具有沿所述第二区延伸的部分；
形成覆盖所述沟槽的所述内表面的栅绝缘膜(61)；以及
形成填充所述沟槽的至少一部分的栅电极(70)，
其中，当所述碳化硅层具有六方晶体结构时，所述第二侧壁的晶面对应于{0-33-8}面或{01-1-4}面，并且当所述碳化硅层具有立方晶体结构时，所述第二侧壁的晶面对应于{100}面。
5.根据权利要求4所述的制造碳化硅半导体器件的方法，其中形成所述沟槽的步骤包括以下步骤：
通过对所述碳化硅层进行物理蚀刻来在所述碳化硅层的所述第二主表面中形成凹部(RC)；以及
在所述凹部的内表面上执行热蚀刻。
6.根据权利要求5所述的制造碳化硅半导体器件的方法，其中形成所述凹部的步骤被执行为使得所述凹部位于比所述第二区更浅处。
7.根据权利要求6所述的制造碳化硅半导体器件的方法，其中形成所述凹部的步骤被执行为使得所述凹部的内表面包括第一侧表面(SD1)和第二侧表面(SD2)，所述第二侧表面(SD2)位于比所述第一侧表面更深处并且相对于所述第一侧表面倾斜。
8.根据权利要求4所述的制造碳化硅半导体器件的方法，还包括在形成所述沟槽的步骤之前，通过使用所述掩膜将离子注入所述碳化硅层中，来在所述碳化硅层中形成改变层(99)的步骤，
其中形成所述沟槽的步骤包括通过热蚀刻来移除所述碳化硅层的包括了所述改变层的区域的步骤。
9.根据权利要求8所述的制造碳化硅半导体器件的方法，其中形成所述改变层的步骤被执行为使得所述改变层位于比所述第二区更浅处。
10.根据权利要求8或9所述的制造碳化硅半导体器件的方法，其中在常温下执行形成所述改变层的步骤。
11.根据权利要求4所述的制造碳化硅半导体器件的方法，其中制备所述碳化硅层的步骤被执行为使得所述第三区的结晶度低于所述第二区的结晶度。
CN201280051725.2A 2011-11-21 2012-09-12 碳化硅半导体器件及其制造方法 Active CN103890952B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2011253556A JP5806600B2 (ja) 2011-11-21 2011-11-21 炭化珪素半導体装置の製造方法
JP2011-253556 2011-11-21
PCT/JP2012/073284 WO2013077064A1 (ja) 2011-11-21 2012-09-12 炭化珪素半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN103890952A CN103890952A (zh) 2014-06-25
CN103890952B true CN103890952B (zh) 2016-12-07

Family

ID=48425954

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201280051725.2A Active CN103890952B (zh) 2011-11-21 2012-09-12 碳化硅半导体器件及其制造方法

Country Status (5)

Country Link
US (1) US9293549B2 (zh)
EP (1) EP2784821B1 (zh)
JP (1) JP5806600B2 (zh)
CN (1) CN103890952B (zh)
WO (1) WO2013077064A1 (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101584023B1 (ko) 2011-08-26 2016-01-08 고쿠리츠다이가쿠호징 나라 센탄카가쿠기쥬츠 다이가쿠인 다이가쿠 ＳｉＣ반도체소자 및 그 제조방법
JP6065303B2 (ja) 2012-06-15 2017-01-25 ローム株式会社 スイッチングデバイス
DE112014005913B4 (de) * 2013-12-20 2021-10-07 Ngk Insulators, Ltd. Verfahren zum Herstellen von Substraten mit zumindest einer Oberflächen-Gallium-Nitrid-Schicht
JP6183224B2 (ja) * 2014-01-16 2017-08-23 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2015220408A (ja) * 2014-05-20 2015-12-07 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP6357869B2 (ja) 2014-05-20 2018-07-18 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2016048747A (ja) * 2014-08-28 2016-04-07 株式会社豊田中央研究所 トレンチゲート電極を備えている半導体装置
JP6766512B2 (ja) * 2016-08-05 2020-10-14 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2021190647A (ja) * 2020-06-04 2021-12-13 豊田合成株式会社 半導体装置とその製造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5436174A (en) * 1993-01-25 1995-07-25 North Carolina State University Method of forming trenches in monocrystalline silicon carbide
JP3490857B2 (ja) * 1996-11-25 2004-01-26 三洋電機株式会社 半導体装置及び半導体装置の製造方法
JP3976374B2 (ja) 1997-07-11 2007-09-19 三菱電機株式会社 トレンチｍｏｓゲート構造を有する半導体装置及びその製造方法
JP2000068505A (ja) * 1998-08-20 2000-03-03 Toshiba Corp 半導体装置およびその製造方法
JP5058406B2 (ja) * 2000-10-31 2012-10-24 ローム株式会社 半導体装置の製造方法
WO2002089196A2 (en) * 2001-04-28 2002-11-07 Koninklijke Philips Electronics N.V. Trench-gate semiconductor devices and their manufacture
JP4961668B2 (ja) * 2005-01-11 2012-06-27 富士電機株式会社 半導体装置の製造方法
JP2006351744A (ja) * 2005-06-15 2006-12-28 Fuji Electric Holdings Co Ltd 炭化珪素半導体装置の製造方法
JP5017823B2 (ja) * 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP5017855B2 (ja) * 2005-12-14 2012-09-05 富士電機株式会社 半導体装置の製造方法
JP2007227649A (ja) * 2006-02-23 2007-09-06 Sanyo Electric Co Ltd 半導体装置の製造方法
JP5167593B2 (ja) * 2006-03-23 2013-03-21 富士電機株式会社 半導体装置
JP4450241B2 (ja) * 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5309587B2 (ja) 2008-02-07 2013-10-09 富士電機株式会社 炭化珪素半導体基板のトレンチエッチング方法
JP4877286B2 (ja) * 2008-07-08 2012-02-15 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP2010182857A (ja) * 2009-02-05 2010-08-19 Renesas Electronics Corp 半導体装置およびその製造方法
US8754422B2 (en) 2009-10-23 2014-06-17 Panasonic Corporation Semiconductor device and process for production thereof
JP5699878B2 (ja) * 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP5834801B2 (ja) * 2011-11-16 2015-12-24 住友電気工業株式会社 半導体装置の製造方法および半導体装置

Also Published As

Publication number Publication date
US20130126904A1 (en) 2013-05-23
WO2013077064A1 (ja) 2013-05-30
EP2784821A4 (en) 2015-07-15
EP2784821B1 (en) 2019-12-04
CN103890952A (zh) 2014-06-25
EP2784821A1 (en) 2014-10-01
US9293549B2 (en) 2016-03-22
JP5806600B2 (ja) 2015-11-10
JP2013110238A (ja) 2013-06-06

Similar Documents

Publication Publication Date Title
CN103890952B (zh) 碳化硅半导体器件及其制造方法
CN102971853B (zh) 半导体器件及其制造方法
CN104380472B (zh) 碳化硅半导体器件
US9012922B2 (en) Silicon carbide semiconductor device and method for manufacturing same
CN103988310B (zh) 制造碳化硅半导体器件的方法
CN103765594B (zh) 碳化硅半导体器件
CN103782391A (zh) 碳化硅半导体器件及其制造方法
US8999854B2 (en) Method for manufacturing silicon carbide semiconductor device
JP2013110238A5 (zh)
CN104737297A (zh) 碳化硅半导体器件及其制造方法
WO2013011740A1 (ja) 半導体装置の製造方法
US10014376B2 (en) Silicon carbide semiconductor device having a trench with side walls and method for manufacturing same
JP2009141307A (ja) 半導体装置の製造方法
JP6119100B2 (ja) 炭化珪素半導体装置
CN104584220B (zh) 用于制造碳化硅半导体器件的方法
CN103930996B (zh) 半导体器件
CN109661728A (zh) 碳化硅半导体装置及其制造方法
US20140346588A1 (en) Superjunction power device and manufacturing method
CN104321876A (zh) 用于制造碳化硅半导体器件的方法和碳化硅半导体器件

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant