CN102971853B - 半导体器件及其制造方法 - Google Patents

半导体器件及其制造方法 Download PDF

Info

Publication number
CN102971853B
CN102971853B CN201180032956.4A CN201180032956A CN102971853B CN 102971853 B CN102971853 B CN 102971853B CN 201180032956 A CN201180032956 A CN 201180032956A CN 102971853 B CN102971853 B CN 102971853B
Authority
CN
China
Prior art keywords
face
layer
end surfaces
type
silicon carbide
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180032956.4A
Other languages
English (en)
Other versions
CN102971853A (zh
Inventor
增田健良
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Electric Industries Ltd
Original Assignee
Sumitomo Electric Industries Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Electric Industries Ltd filed Critical Sumitomo Electric Industries Ltd
Publication of CN102971853A publication Critical patent/CN102971853A/zh
Application granted granted Critical
Publication of CN102971853B publication Critical patent/CN102971853B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
    • H01L21/3065—Plasma etching; Reactive-ion etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H01L29/0623—Buried supplementary region, e.g. buried guard ring
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/931—Silicon carbide semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

提供了具有稳定特性和高质量的半导体器件以及用于生产该半导体器件的工艺。该半导体器件包括具有主表面的衬底（1）和碳化硅层（2至5）。该碳化硅层形成在衬底（1）的主表面上。碳化硅层中的每一个具有作为相对于主表面倾斜的端表面的侧表面。在碳化硅层是六方晶型时，侧表面基本上包含{03-3-8}面和{01-1-4}面中的一种，并且在碳化硅层是立方晶型时，侧表面基本上包含{100}面。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及用于制造该半导体器件的方法，更具体地，涉及利用在碳化硅层中形成并且包括预定晶面的倾斜表面的半导体器件以及用于制造这种半导体器件的方法。
背景技术
传统上，已提出使用碳化硅（SiC）作为用于半导体器件的材料。例如，通过改进的雷利（Rayleigh）方法制造由这种碳化硅制成的衬底。
然而，如上所述制造的碳化硅衬底具有的问题在于，在其表面中形成开口并且常常产生微管，微管是在c轴方向上延伸的晶体缺陷。当在衬底表面上形成碳化硅的外延膜时，由于在衬底表面中存在微管，导致在外延膜中也存在晶体缺陷，这会造成最终得到的半导体器件的电特性劣化。
为了解决这种问题，例如，专利文献1（日本专利特开No.2004-292305）公开了一种通过以下步骤实现的液相外延生长技术：将由碳化硅单晶制成的籽晶衬底和多晶碳化硅衬底叠置并且使硅源置于其间，将它们容纳在封闭容器中，此后将籽晶衬底和多晶碳化硅衬底加热到1400℃至2300℃，并且，利用由置于这两个衬底之间的熔化硅源产生的超薄硅熔体，通过液相外延生长方法在籽晶衬底上生长碳化硅单晶。专利文献1描述了通过如上所述的方法外延生长的碳化硅单晶可以减小微管密度。
引用列表
专利文献
PTL1：日本专利特开No.2004-292305
发明内容
技术问题
然而，在专利文献1所公开的技术中，以液相执行晶体生长，因此难以控制杂质的浓度。因此，因为不能精确地控制杂质的浓度，所以存在的问题是，使用外延生长的碳化硅单晶的半导体器件可能具有劣化或波动的电特性。
另外，例如，至于六方晶型的碳化硅，传统上已经报道了，可以通过利用所谓的半极性面，诸如具有{03-3-8}面取向的面，作为诸如MOSFET的半导体器件中的沟道，来实现高沟道迁移率。专利文献1还描述了可以使用不同于（0001）的任意面取向作为籽晶衬底的面取向。然而，专利文献1没有提到用于形成如上所述的半极性面的具体方法。尽管也可想到的是加工碳化硅单晶衬底以形成上述的半极性面，但加工具有有限的处理精度，因此所形成的面可能不是精确的上述的半极性面。在这种情况下，存在的问题是，所形成的半导体器件的特性（例如，沟道迁移率）没有充分提高。
已经提出本发明来解决以上问题，并且本发明的一个目的在于提供具有稳定特性的高质量半导体器件和用于制造这种半导体器件的方法。
问题的解决方法
由于努力研究，发明人已发现，通过在预定条件下处理碳化硅单晶，可以作为自发形成的表面形成所谓的半极性面，并且通过使用由此自发形成的半极性面作为半导体器件的有源区（例如，沟道区），可以实现电特性优良（例如，具有高沟道迁移率）的半导体器件。基于发明人的这些发现，根据本发明的半导体器件包括具有主表面和碳化硅层的衬底。碳化硅层形成在衬底的主表面上。碳化硅层包括相对于主表面倾斜的端表面。在碳化硅层具有六方晶型的情况下，端表面基本上包括{03-3-8}面和{01-1-4}面中的一种，并且在碳化硅层具有立方晶型的情况下，端表面基本上包括{100}面。
应该注意，表述“端表面基本上包括{03-3-8}面和{01-1-4}面中的一种”是指构成端表面的晶面是{03-3-8}面和{01-1-4}面中的一种的情况，以及构成端表面的晶面是在<1-100>方向上相对于{03-3-8}面或{01-1-4}面具有不小于-3°且不大于3°的偏离角的面的情况。还应该注意，“在<1-100>方向相对于{03-3-8}面或{01-1-4}面的偏离角”是指上述端表面的法线在由<1-100>方向和<0001>方向限定的平面上的正交投影与{03-3-8}面或{01-1-4}面的法线形成的角度。正值的符号对应于正交投影接近平行于<1-100>方向的情况，而负值的符号对应于正交投影接近平行于<0001>方向的情况。另外，表述“端表面基本上包括{100}面”是指构成端表面的晶面是{100}面的情况，以及构成端表面的晶面是在任何晶体取向上相对于{100}面具有不小于-3°且不大于3°的偏离角的晶面的情况。
以此方式，碳化硅层的端表面基本上对应于{03-3-8}面、{01-1-4}面和{100}面中的任意一种。因此，可以使用与所谓的半极性面对应的端表面作为半导体器件的有源区。因为端表面由此对应于稳定的晶面，所以与采用另一个晶面（诸如（0001）面）用于有源区的情况相比，在采用该端表面用于诸如沟道区的有源区的情况下，可以充分地稳定减小漏电流并且可以得到高击穿电压。
另外，发明人已发现，通过在将碳化硅层暴露于包含氧和氯的反应气体的同时加热碳化硅层（碳化硅单晶层），在碳化硅中自发形成允许最低蚀刻速率的晶面。发明人还已发现，通过调节反应气体的组成（例如，氧和氯之间的比率）和加热温度，可以自发形成上述的{03-3-8}面、{01-1-4}面或{100}面。基于这些发现，根据本发明的用于制造半导体器件的方法包括步骤：制备其上形成碳化硅层的衬底；形成相对于碳化硅层的主表面倾斜的端表面；并且使用该端表面，形成包括在半导体器件中的结构。在形成端表面的步骤中，通过利用在将碳化硅层暴露于包含氧和氯的反应气体的同时加热碳化硅的蚀刻，去除碳化硅层的主表面的一部分。因此，形成相对于碳化硅层的主表面倾斜的端表面。在碳化硅层具有六方晶型的情况下，端表面基本上包括{03-3-8}面和{01-1-4}面中的一种，并且在碳化硅层具有立方晶型的情况下，端表面基本上包括{100}面。在这种情况下，可以容易制造根据本发明的半导体器件。另外，因为可以通过如上所述执行蚀刻（热蚀刻）自发形成{03-3-8}面、{01-1-4}面或{100}面，所以不需要采用液相生长等来形成这些晶面。因此，在自发形成过程中，以上晶面中的杂质浓度不太可能发生变化。因此，可以通过诸如离子注入的方法容易地控制晶面中的杂质浓度。
本发明的有益效果
根据本发明，可以得到具有稳定减小的漏电流和高击穿电压的优良特性的半导体器件。
附图说明
图1是示出根据本发明的半导体器件的第一实施例的示意性横截面图。
图2是示出用于制造图1中所示的半导体器件的方法的示意性横截面图。
图3是示出用于制造图1中所示的半导体器件的方法的示意性横截面图。
图4是示出用于制造图1中所示的半导体器件的方法的示意性横截面图。
图5是示出用于制造图1中所示的半导体器件的方法的示意性横截面图。
图6是示出用于制造图1中所示的半导体器件的方法的示意性横截面图。
图7是示出用于制造图1中所示的半导体器件的方法的示意性横截面图。
图8是示出用于制造图1中所示的半导体器件的方法的示意性横截面图。
图9是示出用于制造图1中所示的半导体器件的方法的示意性横截面图。
图10是示出用于制造图1中所示的半导体器件的方法的参考例的示意性横截面图。
图11是示出用于制造图1中所示的半导体器件的方法的参考例的示意性横截面图。
图12是示出图1中所示的半导体器件的变型的示意性横截面图。
图13是示出根据本发明的半导体器件的第二实施例的示意性横截面图。
图14是示出用于制造图13中所示的半导体器件的方法的示意性横截面图。
图15是示出用于制造图13中所示的半导体器件的方法的示意性横截面图。
图16是示出用于制造图13中所示的半导体器件的方法的示意性横截面图。
图17是示出用于制造图13中所示的半导体器件的方法的示意性横截面图。
图18是示出用于制造图13中所示的半导体器件的方法的示意性横截面图。
图19是示出用于制造图13中所示的半导体器件的方法的示意性横截面图。
图20是示出用于制造图13中所示的半导体器件的方法的示意性横截面图。
图21是示出用于制造图13中所示的半导体器件的方法的示意性横截面图。
图22是示出图13中所示的半导体器件的变型的示意性横截面图。
图23是示出根据本发明的半导体器件的第三实施例的示意性横截面图。
图24是示出图23中所示的半导体器件的变型的示意性横截面图。
图25是碳化硅层的侧表面的放大局部示意性横截面图。
具体实施方式
下面参照附图描述本发明的实施例。应该注意，在下述附图中，为相同或对应的部分赋予相同的附图标记，并且不再重复进行描述。另外，在本说明书中，单个取向用[]标示，取向群（grouporientation）用<>标示，单个面用()标示，并且面群（groupplane）用{}标示。另外，虽然应当通过在数字上方设置“-”（横杠）来结晶学地指示负指数，但是在本说明书中是通过在数字之前设置负号指示的。
（第一实施例）
参照图1，将描述本发明中的半导体器件的第一实施例。
参照图1，本发明中的半导体器件是垂直型MOSFET，其是采用具有倾斜侧表面的沟槽的垂直型器件。图1中所示的半导体器件包括：衬底1，其由碳化硅制成；击穿电压保持层2，其由碳化硅制成并且用作具有n型导电性的外延层；p型体层3（p型半导体层3），其由碳化硅制成并且具有p型导电性；n型源极接触层4，其由碳化硅制成并且具有n型导电性；接触区5，其由碳化硅制成并且具有p型导电性；栅极绝缘膜8；栅电极9；层间绝缘膜10；源电极12；源极布线电极13；漏电极14；以及背侧表面保护电极15。
衬底1由六方晶型的碳化硅或立方晶型的碳化硅制成。击穿电压保持层2形成在衬底1的一个主表面上。p型体层13中的每一个形成在击穿电压保持层2上。在p型体层3上，形成n型源极接触层4。p型接触区5形成为被n型源极接触层4围绕。通过去除n型源极接触层4、p型体层3和击穿电压保持层2的一部分，形成沟槽6。沟槽6的侧壁中的每一个用作相对于衬底1的主表面倾斜的端表面。倾斜的端表面围绕突出部分（具有上表面的突出状部分，源电极12形成在该上表面上）。如果衬底1具有六方晶型，则突出部分可以具有例如六边形平面形状。另外，如果衬底1具有立方晶型，则突出部分可以具有例如四边形平面形状。
栅极绝缘膜8形成在沟槽6的侧壁和底壁上。栅极绝缘膜8延伸到n型源极接触层4中的每一个的上表面上。栅电极9形成在栅极绝缘膜8上，以填充沟槽6的内部。栅电极9具有基本与栅极绝缘膜8在n型源极接触层4中的每一个的上表面上的部分的上表面一样高的上表面。
层间绝缘膜10形成为覆盖栅电极9以及栅极绝缘膜8延伸到n型源极接触层4中的每一个的上表面上的部分。通过去除层间绝缘膜10和栅极绝缘膜8的一部分，形成开口11，以暴露n型源极接触层4的一部分和p型接触区5。源电极12形成为与p型接触区5和n型源极接触层4的该一部分接触，以填充开口11的内部。源极布线电极13形成为与源电极12中的每一个的上表面接触，以便在层间绝缘膜10的上表面上延伸。另外，漏电极14形成在衬底1的背侧表面上，该背侧表面与衬底的上面形成有击穿电压保持层2的主表面相反。该漏电极14是欧姆电极。漏电极14具有与其面对衬底的表面相反并且上面形成有背侧表面保护电极15的表面。
在图1中所示的半导体器件中，沟槽6的侧壁中的每一个倾斜并且在构成击穿电压保持层2等的碳化硅具有六方晶型的情况下，基本上对应于{03-38}面和{01-1-4}面中的一种。另外，在构成击穿电压保持层2等的碳化硅具有立方晶型的情况下，沟槽6的倾斜侧壁基本上对应于{100}面。如从图1看到的，可以使用由此对应于所谓半极性面的侧壁中的每一个作为沟道区，其是半导体器件的有源区。因为侧壁中的每一个对应于稳定的晶面，所以与采用另一个晶面（诸如（0001）面）用于沟道区的情况相比，在采用这种侧壁用于沟道区的情况下，可以显著减小漏电流并且可以得到高击穿电压。
下面简要描述图1中所示的半导体器件的操作。参照图1，当向栅电极9施加等于或小于阈值的电压时，即，当半导体器件处于截止（OFF）状态时，p型体层3和具有n型导电性的击穿电压保持层2被反向偏置。因此，它们处于非导电状态。另一方面，当向栅电极9馈送正电压时，在p型体层3与栅极绝缘膜8接触的区域附近的沟道区中形成反型层。因此，n型源极接触层4和击穿电压保持层2彼此电连接。结果，电流在源电极12和漏电极14之间流动。
下面参照图2至图9描述用于制造本发明中的图1中所示的半导体器件的方法。
首先，参照图2，在由碳化硅制成的衬底1的主表面上，形成具有n型导电性的碳化硅的外延层。外延层用作击穿电压保持层2。借助采用CVD方法的外延生长，形成击穿电压保持层2，该CVD方法例如利用硅烷（SiH4）和丙烷（C3H8）的混合气体作为原料气体并且利用氢气（H2）作为载气。在这种情况下，优选的是，例如，引入氮（N）或磷（P）作为n型导电性的杂质。击穿电压保持层2可以包含浓度例如不小于5×1015cm-3且不大于5×1016cm-3的n型杂质。
接着，将离子注入击穿电压保持层2的上表面层中，从而形成p型体层3和n型源极接触层4。在用于形成p型体层3的离子注入中，注入诸如铝（Al）的p型导电性的杂质离子。在这种情况下，通过调节将要注入的离子的加速能量，可以调节其中将要形成p型体层3的区域的深度。
接着，将n型导电性的杂质离子注入由此具有其中形成的p型体层3的击穿电压保持层2中，从而形成n型源极接触层4。示例性的可使用的n型杂质是磷等。以此方式，得到图3中所示的结构。
接着，如图4中所示，在n型源极接触层4的上表面上形成掩膜层17。可以使用诸如硅氧化物膜的绝缘膜作为掩膜层17。例如，可以采用以下过程作为用于形成掩膜层17的方法。也就是说，借助CVD方法等，在n型源极接触层4的上表面上形成硅氧化物膜。然后，借助光刻方法，在硅氧化物膜上，形成具有预定开口图案的抗蚀剂膜（未示出）。使用该抗蚀剂膜作为掩膜，通过蚀刻去除硅氧化物膜的一部分。此后，去除抗蚀剂膜。结果，形成了具有与将要形成图4中所示的沟槽16的区域一致的开口图案的掩膜层17。
然后，使用掩膜层17作为掩膜，借助蚀刻，去除n型源极接触层4、p型体层3和击穿电压保持层2的一部分。示例性的可使用的蚀刻方法是反应离子蚀刻（RIE），尤其是感应耦合等离子体（ICP）RIE。具体地，例如，可以使用采用SF6或SF6和O2的混合气体作为反应气体的ICP-RIE。借助这种蚀刻，可以在将要形成图1中所示的沟槽6的区域中，形成具有与衬底1的主表面基本垂直的侧壁的沟槽16。以此方式，得到了图4中所示的结构。
接着，执行热蚀刻步骤，以在击穿电压保持层2、p型体层3和n型源极接触层4中的每一个中示出预定的晶面。具体地，使用氧气和氯气的混合气体作为反应气体，在例如不小于700℃且不大于1000℃的热处理温度下，蚀刻（热蚀刻）图4中所示的沟槽16的侧壁中的每一个，从而形成沟槽6，该沟槽6具有相对于衬底1的主表面倾斜的侧表面20，如图5中所示。
这里，例如，可以将氯气流量与氧气流量的比率（氯气流量/氧气流量）设定为不小于0.5且不大于4.0，更优选地，不小于1.0且不大于2.0，作为用于热蚀刻步骤的条件。应该注意，除了氯气和氧气之外，反应气体还可以包含载气。示例性的可使用的载气是氮（N2）气、氩气、氦气等。当如上所述将热处理温度设定为不小于700℃且不大于1000℃时，蚀刻SiC的速率大致为例如70μm/小时。另外，当在这种情况下使用氧化硅（SiO2）作为掩膜层17时，SiC与SiO2的选择比可以非常高。因此，在蚀刻SiC期间，没有基本上蚀刻由SiO2制成的掩膜层17。
应该注意，在侧表面20中的每一个处示出的晶面对应于例如{03-3-8}面。即，在上述条件下蚀刻的过程中，沟槽6的侧表面20自发形成为对应于{03-3-8}面，即允许最低蚀刻速率的晶面。结果，得到如图5中所示的结构。应该注意，构成侧表面20的晶面可以是{01-1-4}面。另外，在构成击穿电压保持层2等的碳化硅具有立方晶型的情况下，构成侧表面20的晶面可以是{100}面。
接着，通过诸如蚀刻的任何方法去除掩膜层17。此后，使用光刻方法，将具有预定图案的抗蚀剂膜（未示出）形成为沟槽6的内部延伸到n型源极接触层4中的每一个的上表面上。可以使用具有与沟槽6的底部和n型源极接触层4的上表面的一部分相一致的开口图案的抗蚀剂膜作为该抗蚀剂膜。通过使用这个抗蚀剂膜作为掩膜，注入p型导电性的杂质的离子，在沟槽6的底部形成电场缓和区7，并且在n型源极接触层4的该一部分的区域处形成具有p型导电性的接触区5。此后，去除抗蚀剂膜。结果，得到如图6中所示的结构。
然后，执行活化退火步骤，以活化借助上述离子注入而注入的杂质。在这个活化退火步骤中，在没有在由碳化硅制成的外延层的表面上形成特定的盖层的情况下，执行退火处理。这里，发明人已发现，在采用上述{03-38}面的情况下，即使在没有在其表面上形成诸如盖层的保护膜的情况下执行活化退火处理时，该表面的特性也决不会劣化并且可以保持足够的表面平滑度。因此，省去传统上在活化退火处理之前形成保护层（盖层）的必要步骤，并且直接执行活化退火步骤。应该注意，可以在执行活化退火步骤之前，形成上述盖层。替代地，例如，可以在执行活化退火处理之前，只在n型源极接触层4和p型接触区5的上表面上设置盖层。
接着，如图7中所示，将栅极绝缘膜8形成为从沟槽6的内部延伸到n型源极接触层4和p型接触区5的上表面上。例如，可以使用通过热氧化由碳化硅制成的外延层而得到的氧化物膜（氧化硅膜）作为栅极绝缘膜8。以此方式，得到图7中所示的结构。
接着，如图8中所示，在栅极绝缘膜8上形成栅电极9，以填充沟槽6的内部。例如，可以使用以下方法作为用于形成栅电极9的方法。首先，采用溅射方法等以在栅极绝缘膜8上形成导体膜。该导体膜将成为延伸到沟槽6的内部以及p型接触区5上的区域的栅电极。该导体膜可以由诸如金属的任何材料制成，只要该材料具有导电性。此后，使用诸如回蚀方法或CMP方法的合适方法，去除形成在除了沟槽6的内部之外的区域上的导体膜的一部分。结果，保持了填充沟槽6的内部的导体膜以构成栅电极9。以此方式，得到图8中所示的结构。
接着，将层间绝缘膜10（参见图9）形成为覆盖栅电极9的上表面和暴露于p型接触区5上的栅极绝缘膜8的上表面。层间绝缘膜可以由任何材料制成，只要该材料是绝缘的。另外，使用光刻方法，在层间绝缘膜10上形成具有图案的抗蚀剂膜。该抗蚀剂膜（未示出）设置有形成为与p型接触区5上的区域一致的开口图案。
使用这个抗蚀剂膜作为掩膜，借助蚀刻去除层间绝缘膜10和栅极绝缘膜8的一部分。结果，形成开口11（参见图9），以贯穿层间绝缘膜10和栅极绝缘膜8延伸。开口11中的每一个都具有底部，p型接触区5和n型源极接触层4的一部分在该底部处暴露。此后，形成将用作源电极12（参见图9）的导体膜，以填充开口11的内部并且覆盖上述抗蚀剂膜的上表面。此后，使用化学溶液等去除抗蚀剂膜，从而同时去除在抗蚀剂膜上形成的导体膜的一部分（剥离）。结果，填充开口11内部的导体膜构成源电极12。这个源电极12是与p型接触区5和n型源极接触层4形成欧姆接触的欧姆电极。
另外，在衬底1的背侧表面（与其上形成有击穿电压保持层2的主表面相反的衬底表面）上，形成漏电极14（参见图9）。漏电极14可以由任何材料制成，只要该材料允许与衬底1的欧姆接触。以此方式，得到图9中所示的结构。
此后，采用诸如溅射方法的合适方法形成源极布线电极13（参见图1）和背侧表面保护电极15（参见图1）。源极布线电极13与源电极12的上表面中的每一个形成接触，并且在层间绝缘膜10的上表面上延伸。背侧表面保护电极15形成在漏电极14的表面上。结果，可以得到图1中所示的半导体器件。
参照图10和图11，以下描述用于制造本发明中的图1中所示的半导体器件的方法的参考例。
在用于制造本发明中的半导体器件的方法的参考例中，首先执行图2至图4中所示的步骤。此后，去除图4中所示的掩膜层17。接着，将由硅制成的Si膜21（参见图10）形成为从沟槽16的内部延伸到n型源极接触层4的上表面。在这种状态下，执行热处理，以在与在沟槽16的内周表面和n型源极接触层4的上表面上的Si膜21接触的区域中造成碳化硅的重构。因此，如图10中所示，形成碳化硅的重构层22，使得沟槽的侧壁中的每一个对应于预定的晶面（{03-3-8}面）。结果，得到图10中所示的结构。
此后，去除剩余的Si膜21。可以借助例如使用HNO3和HF等的混合液体（气体）的蚀刻来去除Si膜21。此后，借助蚀刻进一步去除上述的重构层22。可以使用ICP-RIE作为用于去除重构层22的蚀刻。结果，可以形成使其倾斜侧表面如图11中所示的沟槽6。
此后，通过执行图6至图9中所示的上述步骤，可以得到图1中所示的半导体器件。
接着，参照图12，描述图1中所示的半导体器件的变型。图12中所示的半导体器件基本具有与图1中所示的半导体器件的构造相同的构造，不同之处在于沟槽6的形状。具体地，在图12中所示的半导体器件中，沟槽6具有V形横截面形状。另外，从不同的观点看，图12中所示的半导体器件的沟槽6具有相对于衬底1的主表面倾斜、彼此相对并且其下部彼此连接的侧表面。在沟槽6的底部（相对侧壁的下部在该处彼此连接的部分），形成电场缓和区7。利用由此构造的半导体器件，可以提供与图1中所示的半导体器件的效果相同的效果。另外，在图12中所示的半导体器件中，沟槽6不具有图1中所示的平坦底表面。因此，图12中所示的沟槽6具有比图1中所示的沟槽6的宽度窄的宽度。结果，与图1中所示的半导体器件相比，图12中所示的半导体器件的尺寸可以减小。这有利于实现半导体器件的更精细的设计和更高的集成度。
（第二实施例）
参照图13，以下描述本发明中的半导体器件的第二实施例。
参照图13，本发明中的半导体器件是IGBT，其是利用具有倾斜侧表面的沟槽的垂直型器件。图13中所示的半导体器件包括：衬底31，其由碳化硅制成并且具有p型导电性；p型外延层36，其由碳化硅制成并且用作具有p型导电性的缓冲层；n型外延层32，其由碳化硅制成并且用作具有n型导电性的击穿电压保持层；p型半导体层33，其由碳化硅制成并且对应于具有p型导电性的阱区；n型源极接触层34，其由碳化硅制成并且对应于具有n型导电性的发射区；接触区35，其由碳化硅制成并且具有p型导电性；栅极绝缘膜8；栅电极9；层间绝缘膜10；源电极12，其对应于发射极；源极布线电极13；漏电极14，其对应于集电极；以及背侧表面保护电极15。
p型外延层36形成在衬底31的一个主表面上。在p型外延层36上，形成n型外延层32。在n型外延层32上，形成p型半导体层33中的每一个。在p型半导体层33上，形成n型源极接触层34。p型接触区35形成为被n型源极接触层34围绕。通过去除n型源极接触层34、p型半导体层33和n型外延层32的一部分，形成沟槽6。沟槽6的侧壁中的每一个用作相对于衬底31的主表面倾斜的端表面。倾斜的端表面围绕突出部分（突出状部分，其具有源电极12形成在其上的上表面）。突出部分具有例如六边形平面形状。
栅极绝缘膜8形成在沟槽6的侧壁和底壁上。栅极绝缘膜8延伸到n型源极接触层34的上表面上。栅电极9形成在栅极绝缘膜8上，以填充沟槽6的内部。栅电极9具有基本与栅极绝缘膜8在n型源极接触层34的上表面上的部分的上表面一样高的上表面。
层间绝缘膜10形成为覆盖栅电极9以及栅极绝缘膜8延伸到n型源极接触层34的上表面上的部分。通过去除层间绝缘膜10和栅极绝缘膜8的一部分，形成开口11，以暴露n型源极接触层34的一部分和p型接触区35。源电极12形成与为p型接触区35和n型源极接触层34的该一部分接触，以填充开口11的内部。源极布线电极13形成为与源电极12的上表面接触，以便在层间绝缘膜10的上表面上延伸。
另外，如图1中所示的半导体器件，漏电极14和背侧表面保护电极15形成在衬底1的背侧表面上，该背侧表面与上面形成有击穿电压保持层2的主表面相反。
如图1中所示的半导体器件，在图13中所示的半导体器件中，在构成n型外延层32等的碳化硅具有六方晶型的情况下，沟槽6的侧壁中的每一个倾斜并且基本上对应于{03-3-8}面和{01-14}面中的一种。另外，在构成n型外延层32等的碳化硅具有立方晶型的情况下，沟槽6的倾斜侧壁基本上对应于{100}面。另外，在这种情况下，可以得到与图1中所示的半导体器件的效果类似的效果。
下面简要描述图13中所示的半导体器件的操作。参照图13，当向栅电极9施加负电压并且负电压超过阈值时，在p型半导体层33的与设置在栅电极9侧面栅极绝缘膜8接触并且面对沟槽6的端部区域（沟道区）中，形成反型层。因此，用作发射区的n型源极接触层34和用作击穿电压保持层的n型外延层32彼此电连接。因此，从用作发射区的n型源极接触区34向用作击穿电压保持层的n型外延层32注入正空穴。因此，从衬底31经由用作缓冲层的p型外延层36向n型外延层32供应电子。结果，使IGBT处于导通（ON）状态。因此，在n型外延层32中发生导电性调制，以使在用作发射极的源电极12和用作集电极的漏电极14之间的电阻减小，从而允许电流在其内流动。另一方面，当向栅电极9施加的负电压等于或小于阈值时，在沟道区中没有形成反型层。因此，在n型外延层32和p型半导体层33之间保持反向偏置状态。结果，使IGBT处于截止状态，由此没有电流在其内流动。
参照图14至图21，以下描述用于制造本发明中的第二实施例的半导体器件的方法。
首先，参照图14，在由碳化硅制成的衬底31的主表面上，形成由具有p型导电性的碳化硅制成的p型外延层36。另外，在p型外延层36上，形成具有n型导电性的碳化硅的n型外延层32。n型外延层32用作击穿电压保持层。p型外延层36和n型外延层32是借助采用CVD方法的外延生长而形成的，该CVD方法例如利用硅烷（SiH4）和丙烷（C3H8）的混合气体作为原料气体并且利用氢气（H2）作为载气。在这种情况下，优选的是，引入例如铝（Al）作为p型导电性的杂质，并且引入例如氮（N）或磷（P）作为n型导电性的杂质。
接着，将离子注入击穿电压保持层32的上表面层中，从而形成p型半导体层33和n型源极接触层34。在用于形成p型体层33的离子注入中，注入诸如铝（Al）的p型导电性的杂质的离子。在这种情况下，通过调节将要注入的离子的加速能量，可以调节其中将要形成p型半导体层33的区域的深度。
接着，将n型导电性的杂质离子注入由此具有其中形成的p型半导体层33的n型外延层32中，从而形成n型源极接触层34。示例性的可使用的n型杂质是磷等。以此方式，得到图15中所示的结构。
接着，如图16中所示，在n型源极接触层34的上表面上形成掩膜层17。可以使用诸如氧化硅膜的绝缘膜作为掩膜层17。可以使用与如图4中所示的用于制造掩膜层17的方法相同的方法，作为形成掩膜层17的方法。结果，形成了具有与将要形成图16中所示的沟槽16的区域一致的开口图案的掩膜层17。
然后，使用掩膜层17作为掩膜，借助蚀刻去除n型源极接触层34、p型半导体层33和n型外延层32的一部分。可以使用与图4中所示的步骤相同的方法，作为用于蚀刻的方法等。以此方式，可以得到图16中所示的结构。
接着，执行热蚀刻步骤，以在击穿电压保持层32、p型半导体层33和n型源极接触层34中的每一个中示出预定的晶面。用于这个热蚀刻步骤的条件可以与参照图5描述的用于热蚀刻步骤的条件相同。结果，可以形成沟槽6，该沟槽6具有相对于衬底31的主表面倾斜的侧表面20，如图17中所示。应该注意，在侧表面20中的每一个处示出的晶面的面取向为例如{03-3-8}。以此方式，得到如图17中所示的结构。
接着，借助诸如蚀刻的任何方法去除掩膜层17。此后，如图6中所示的步骤，使用光刻方法，将具有预定图案的抗蚀剂膜（未示出）形成为从沟槽6的内部延伸到n型源极接触层34的上表面上。可以使用具有与沟槽6的底部和n型源极接触层34的上表面的一部分一致的开口图案的抗蚀剂膜作为该抗蚀剂膜。通过使用这个抗蚀剂膜作为掩膜，注入p型导电性的杂质离子，在沟槽6的底部形成电场缓和区7，并且在n型源极接触层34的该一部分的区域处形成具有p型导电性的接触区35。此后，去除抗蚀剂膜。结果，得到如图18中所示的结构。
然后，执行活化退火步骤，以活化借助上述离子注入而注入的杂质。在这个活化退火步骤中，如上述本发明中的第一实施例的情况，在没有在由碳化硅制成的外延层的表面上（具体地，在沟槽6的侧表面20上）形成特定的盖层的情况下，执行退火处理。应该注意，可以在执行活化退火步骤之前，形成上述盖层。替代地，例如，可以在执行活化退火处理之前，只在n型源极接触层34和p型接触区35的上表面上设置盖层。
接着，如图19中所示，将栅极绝缘膜8形成为从沟槽6的内部延伸到n型源极接触层34和p型接触区35的上表面上。栅极绝缘膜8由与用于图7中所示的栅极绝缘膜8的材料相同的材料制成，并且借助与用于形成图7中所示的栅极绝缘膜8的方法相同的方法形成。以此方式，得到图19中所示的结构。
接着，如图20中所示，在栅极绝缘膜8上形成栅电极9，以填充沟槽6的内部。可以借助与用于形成图8中所示的栅电极9的方法相同的方法形成栅电极9。以此方式，得到图20中所示的结构。
接着，将层间绝缘膜10（参见图21）形成为覆盖栅电极9的上表面和暴露于p型接触区35上的栅极绝缘膜8的上表面。层间绝缘膜10可以由任何材料制成，只要该材料是绝缘的。另外，如图9中所示的步骤，在层间绝缘膜10和栅极绝缘膜8中形成开口11（参见图21）。使用与用于形成图9中的开口的方法相同的方法，形成开口11中的每一个。开口11具有底部，p型接触区35和n型源极接触层34的一部分在该底部处暴露。
此后，使用与图9中所示的方法相同的方法，由填充开口11内部的导体膜形成源电极12。这个源电极12是与p型接触区35和n型源极接触层34形成欧姆接触的欧姆电极。
另外，在衬底31的背侧表面（与其上形成有n型外延层32的主表面相反的衬底表面）上，形成漏电极14（参见图21）。漏电极14可以由任何材料制成，只要该材料允许与衬底31的欧姆接触。以此方式，得到图21中所示的结构。
此后，采用诸如溅射方法的合适方法形成源极布线电极13（参见图13）和背侧表面保护电极15（参见图13）。源极布线电极13与源电极12的上表面形成接触，并且在层间绝缘膜10的上表面上延伸。背侧表面保护电极15形成在漏电极14的表面上。结果，可以得到图13中所示的半导体器件。
接着，参照图22，描述图13中所示的半导体器件的变型。图22中所示的半导体器件基本具有与图13中所示的半导体器件的构造相同的构造，不同之处在于沟槽6的形状。具体地，在图22中所示的半导体器件中，沟槽6具有V形横截面形状，如图12中所示的半导体器件。在沟槽6的底部（相对侧壁的下部在该处彼此连接的部分），形成电场缓和区7。利用由此构造的半导体器件，可以提供与图13中所示的半导体器件的效果相同的效果。另外，在图22中所示的半导体器件中，沟槽6不具有图13中所示的平坦底表面。因此，图22中所示的沟槽6具有比图13中所示的沟槽6的宽度窄的宽度。结果，与图13中所示的半导体器件相比，图22中所示的半导体器件的尺寸可以减小。这有利于实现半导体器件的更精细的设计和更高的集成度。
（第三实施例）
参照图23，以下描述本发明中的半导体器件的第三实施例。
参照图23，本发明中的半导体器件是PiN二极管，并且包括：衬底1，其由碳化硅制成；n-外延层42，其具有n型导电性，具有比衬底1中的导电杂质浓度低的导电杂质浓度，并且在其表面处具有脊状结构；p+半导体层43，其形成在于n-外延层42的表面上形成的脊状结构44中并且连接到n-外延层42；以及保护环45，其形成为围绕脊状结构44。衬底1由碳化硅制成并且具有n型导电性。n-外延层42形成在衬底1的主表面上。n-外延层42具有带有脊状结构44的表面，该脊状结构44形成在该表面上并且具有相对于衬底1的主表面倾斜的侧表面20。在包括脊状结构44的上表面的层中，形成具有p型导电性的p+半导体层43。保护环45形成为围绕这个脊状结构44，保护环45中的每一个是p型导电性的区域。保护环45中的每一个形成为具有围绕脊状结构44的环形形状。脊状结构44的侧表面20中的每一个由特定晶面（例如，{03-3-8}面）构成。即，脊状结构44由与特定晶面（{03-3-8}面）等价的六个面构成。因此，脊状结构44的上表面和底部每个都具有六边形平面形状。
另外，在具有这种结构的半导体器件中，脊状结构44的侧表面20对应于稳定的晶面，如图1中示出的沟槽6的侧表面20。因此，与侧表面20对应于另一个晶面的情况相比，可以充分减小来自侧表面20的漏电流。
下面描述用于制造图23中所示的半导体器件的方法。在用于制造图23中所示的半导体器件的方法中，首先制备由碳化硅制成的衬底1。例如，使用由六方晶型的碳化硅制成的衬底作为衬底1。使用外延生长方法，在衬底1的主表面上形成n-外延层42。将具有p型导电性的杂质的离子注入n-外延层42的表面层中，从而形成将成为p+半导体层43的p型半导体层。
此后，在将用作脊状结构44（参见图23）的区域上，形成由硅氧化物膜制成并且成为岛形式的掩膜图案。这个掩膜图案可以适于具有例如六边形平面形状，但是可以具有任何其它形状（诸如，圆形或四边形）。利用所形成的这个掩膜图案，借助蚀刻去除p+半导体层43和n-外延层42的一部分。结果，在掩膜图案下方形成将用作脊状结构44的突出部分。
然后，如上述本发明的第一实施例中的图5中所示的步骤，执行热蚀刻步骤，从而借助蚀刻去除突出部分的侧表面，以得到图23中所示的倾斜侧表面20。此后，去除掩膜图案。另外，形成具有预定图案的抗蚀剂膜，以覆盖整个结构。这个抗蚀剂膜设置有与将成为保护环45的区域一致的开口图案。使用抗蚀剂膜作为掩膜，将p型导电性的杂质注入n-外延层42中，从而形成保护环45。此后，去除抗蚀剂膜。在用于形成保护环45的离子注入之后，执行活化退火处理。在活化退火处理中，可以在没有形成覆盖至少侧表面20的盖层的情况下执行热处理。结果，可以得到图23中示出的半导体器件。
接着，参照图24，描述图23中所示的半导体器件的变型。
图24中所示的半导体器件具有与图23中所示的半导体器件的结构基本相同的结构，但是不同之处在于，形成JTE（结终端扩展）区46替代保护环45（参见图23）。JTE区46是p型导电性的区域。这种JTE区46还可以通过执行离子注入和活化退火形成，如形成图23中所示的保护环45的过程。然后，在用于制造图24中所示的半导体器件的方法中，在用于形成JTE区46的离子注入之后，在没有形成覆盖至少侧表面20的盖层的情况下，执行活化退火处理，如用于制造图23中所示的半导体器件的方法。另外，以此方式，侧表面20由稳定的晶面（例如，{03-3-8}面）构成。因此，没有出现诸如侧表面20因活化退火而具有表面粗糙度的问题。
下面描述本发明的特性特征，尽管在上述实施例中已描述了其中的一些。
如图1、图13、图23、图24等中所示，根据本发明的半导体器件包括：衬底1、31，其具有主表面；以及碳化硅层（图1中的击穿电压保持层2、半导体层3、n型源极接触层4和p型接触区5、或图13中的n型外延层32、p型半导体层33、n型源极接触层34和p型接触区35、或图23和图24中的n-外延层42和p+半导体层43）。碳化硅层形成在衬底1、31的主表面上。碳化硅层包括用作相对于主表面倾斜的端表面的侧表面20。在碳化硅层具有六方晶型的情况下，侧表面20基本上包括{03-3-8}面和{01-1-4}面中的一种。在碳化硅层具有立方晶型的情况下，侧表面20基本上包括{100}面。
以此方式，碳化硅层中形成的侧表面20基本上对应于{03-3-8}面、{01-1-4}面和{100}面中的任意一种。这里，与所谓的半极性面对应的侧表面20可以用作半导体器件的有源区（例如，沟道区）。因为侧表面20由此对应于稳定的晶面，所以与采用另一个晶面（诸如（0001）面）用于沟道区的情况相比，在采用这种侧表面20用于诸如沟道区的有源区的情况下，可以充分减小漏电流并且可以得到高击穿电压。
在本说明书中，沟槽6的侧表面20对应于{03-3-8}面、{01-1-4}面和{100}面中的任意一种的情况包括以下情况：存在构成沟槽6的侧表面的多个晶面，并且这多个晶面包括{03-3-8}面、{01-1-4}面和{100}面中的任意一种。下面具体描述沟槽6的侧表面对应于{03-3-8}面的示例性情况。
在本发明中，显微地，如图25中所示，{03-3-8}面还包括通过例如在沟槽6的侧表面中交替设置面56a（第一面）和面56b（第二面）而构成的化学稳定的面。面56a具有{03-3-8}的面取向，而连接到面56a的面56b具有与面56a的面取向不同的面取向。这里，术语“显微地”是指“微小到至少考虑原子间间隔的大约两倍大的尺寸的程度”。优选地，面56b具有{0-11-1}的面取向。另外，例如，图25中的面56b可以具有是Si原子（或C原子）的原子间间隔的两倍大的长度（宽度）。
另外，下面描述沟槽的侧表面对应于{01-1-4}面的示例性情况。在本发明中，显微地，如图25中所示，{01-1-4}面还包括通过交替设置面56a（第一面）和面56b（第二面）而构成的化学稳定的面。面56a具有{01-1-4}的面取向，而连接到面56a的面56b具有与面56a的面取向不同的面取向。此外，下面描述了沟槽的侧表面对应于{100}面的示例性情况。在本发明中，显微地，如图25中所示，{100}面还包括通过交替设置面56a（第一面）和面56b（第二面）而构成的化学稳定的面。面56a具有{100}的面取向，而连接到面56a的面56b具有与面56a的面取向不同的面取向。
在半导体器件中，侧表面20可以包括如图1或图13中所示的有源区。另外，在半导体器件中，具体地，有源区包括沟道区。在这种情况下，可以可靠地得到上述特性，诸如减小的漏电流和高击穿电压。
在半导体器件中，碳化硅层可以在其位于与其面对衬底1、31的表面相反的主表面处包括台面结构，该台面结构具有通过如图23和图24中所示的上述侧表面20构成的侧表面。在台面结构中，可以形成PN结（图23或图24中的n-外延层42和p+半导体层43之间的结）。在这种情况下，用作台面结构的侧壁的侧表面20对应于上述晶面。因此，可以减小来自侧表面20的漏电流。
在半导体器件中，如图24中所示，侧表面20的至少一部分可以构成终端结构（JTE区46）。在这种情况下，可以减小在侧表面20中形成的终端结构中的漏电流，并且终端结构中的击穿电压可以是高的。
另外，根据本发明的用于制造半导体器件的方法包括以下步骤：如图3或图15中所示，制备其上形成碳化硅层的衬底1、31；如图4和图5或图16和图17中所示，形成相对于碳化硅层的主表面倾斜的端表面（侧表面20）；并且如图6至图11或图18至图21中所示，使用端表面（侧表面20），形成包括在半导体器件中的结构。在形成端表面（侧表面20）的步骤中，通过利用在将碳化硅层暴露于包含氧和氯的反应气体的同时加热碳化硅层的蚀刻，去除碳化硅层的主表面的一部分。因此，形成相对于碳化硅层的主表面（例如，图5、图17中的n型源极接触层4、34的上表面）倾斜的端表面（侧表面20）。在碳化硅层具有六方晶型的情况下，端表面（侧表面20）基本上包括{03-3-8}面和{01-1-4}面中的一种，并且在碳化硅层具有立方晶型的情况下，端表面（侧表面20）基本上包括{100}面。在这种情况下，可以容易地制造根据本发明的半导体器件。
另外，根据本发明的用于加工衬底的方法包括以下步骤：如图3或图15中所示，制备其上形成有碳化硅层的衬底1、31；并且如图4和图5或图16和图17中所示，形成相对于碳化硅层的主表面倾斜的端表面（侧表面20）。在形成端表面（侧表面20）的步骤中，通过利用在将碳化硅层暴露于包含氧和氯的反应气体的同时加热碳化硅层的蚀刻，去除碳化硅层的主表面的一部分。因此，形成相对于碳化硅层的主表面倾斜的侧表面20。在碳化硅层具有六方晶型的情况下，侧表面20基本上包括{03-3-8}面和{01-1-4}面中的一种，并且在碳化硅层具有立方晶型的情况下，侧表面20基本上包括{100}面。在这种情况下，可以容易地得到其上形成有碳化硅层以具有包括上述晶面的侧表面的衬底。
用于制造半导体器件的方法或用于加工衬底的方法还可以包括，在形成端表面（侧表面20）的步骤之前，如图4或图16中所示在碳化硅层的主表面上形成具有图案的掩膜层17的步骤。在形成端表面（侧表面20）的步骤中，可以使用掩膜层17作为掩膜执行蚀刻。在这种情况下，可以根据掩膜层17的图案的位置，控制将要形成的侧表面20的位置。这导致将要形成的半导体器件的布局的自由度增大。
另外，优选的是借助采用掩膜层17作为掩膜的蚀刻，预先去除碳化硅层的一部分，并且此后在将碳化硅层暴露于包含氧和氯的反应气体的同时加热碳化硅层，如图5或图17中所示，从而借助蚀刻（热蚀刻）去除碳化硅层的主表面的一部分。在这种情况下，与没有使用掩膜层17作为掩膜预先执行上述蚀刻的情况相比，热蚀刻碳化硅层以形成侧表面20所花费的时间更短。
在用于制造半导体器件的方法或用于加工衬底的方法中，在形成端表面（侧表面20）的步骤中使用的反应气体中，氧的流量与氯的流量的比率可以是不小于0.25且不大于2.0。在这种情况下，可以可靠地形成包括{03-3-8}面、{01-1-4}面或{100}面的端表面。
在用于制造半导体器件的方法或用于加工衬底的方法中的形成端表面（侧表面20）的步骤中，可以在不小于700℃且不大于1200℃的温度下加热碳化硅层。另外，加热温度的下限可以为800℃，更优选地为900℃。另外，加热温度的上限可以更优选地为1100℃，进一步优选地为1000℃。在这种情况下，在形成包括{03-3-8}面、{01-1-4}面或{100}面的端表面的热蚀刻步骤中，蚀刻速率可以是足够实用的值。因此，这个步骤中的处理时间可以足够短。
本文公开的实施例在任何方面都是示例性的并非限制性的。本发明的范围由权利要求书的条款限定，而非由以上描述限定，并且旨在包括落入与权利要求书的条款等价的范围和含义内的任何修改形式。
工业适用性
本发明尤其有利地应用于采用碳化硅层的半导体器件。
附图标记列表
1、31：衬底；2：击穿电压保持层；3：体层（p型半导体层）；4、34：n型源极接触层；5、35：接触区；6、16：沟槽；7：电场缓和区；8：栅极绝缘膜；9：栅电极；10：层间绝缘膜；11：开口；12：源电极；13：源极布线电极；14：漏电极；15：背侧表面保护电极；17：掩膜层；20：侧表面；21：Si膜；22：SiC重构层；32：n型外延层；33：p型半导体层；36：p型外延层；42：n-外延层；43：p+半导体层；44：脊状结构；45：保护环；46：JTE区。

Claims (7)

1.一种半导体器件，包括：
衬底(1、31)，所述衬底(1、31)具有主表面；以及
碳化硅层，所述碳化硅层形成在所述衬底(1、31)的所述主表面上，
所述碳化硅层包括：n型外延层(2、32)，在所述n型外延层(2、32)上形成的p型半导体层(3、33)，在所述p型半导体层(3、33)上形成的n型源极接触层(4、34)，以及具有位于在所述n型外延层(2、32)中的底部的沟槽(6)，所述沟槽(6)包括相对于所述主表面倾斜的端表面(20)，
在所述沟槽(6)的位于所述n型外延层(2、32)中的所述底部，形成有p型电场缓和区(7)，
在所述碳化硅层是六方晶型的情况下，所述端表面(20)基本上包括{03-3-8}面和{01-1-4}面之一，并且在所述碳化硅层是立方晶型的情况下，所述端表面(20)基本上包括{100}面，
其中，表述“端表面基本上包括{03-3-8}面和{01-1-4}面之一”是指构成端表面的晶面是{03-3-8}面和{01-1-4}面中的一种的情况，以及构成端表面的晶面是在<1-100>方向上相对于{03-3-8}面或{01-1-4}面具有不小于-3°且不大于3°的偏离角的面的情况，并且
表述“端表面基本上包括{100}面”是指构成端表面的晶面是{100}面的情况，以及构成端表面的晶面是在任何晶体取向上相对于{100}面具有不小于-3°且不大于3°的偏离角的晶面的情况。
2.根据权利要求1所述半导体器件，其中，所述端表面(20)包括有源区。
3.根据权利要求2所述的半导体器件，其中，所述有源区包括沟道区。
4.一种用于制造半导体器件的方法，包括以下步骤：
制备衬底(1、31)，在所述衬底(1、31)上形成有碳化硅层；
在将所述碳化硅层暴露于包含氧和氯的反应气体的同时，通过利用加热所述碳化硅层进行的蚀刻而去除所述碳化硅层的主表面的一部分，来自发地形成作为沟槽(6)的侧表面的、相对于所述碳化硅层的所述主表面倾斜的端表面(20)；并且
利用所述端表面(20)，形成包括在所述半导体器件中的结构，
在所述碳化硅层是六方晶型的情况下，所述端表面(20)基本上包括{03-3-8}面和{01-1-4}面之一，并且在所述碳化硅层是立方晶型的情况下，所述端表面(20)基本上包括{100}面，
其中，表述“端表面基本上包括{03-3-8}面和{01-1-4}面之一”是指构成端表面的晶面是{03-3-8}面和{01-1-4}面中的一种的情况，以及构成端表面的晶面是在<1-100>方向上相对于{03-3-8}面或{01-1-4}面具有不小于-3°且不大于3°的偏离角的面的情况，并且
表述“端表面基本上包括{100}面”是指构成端表面的晶面是{100}面的情况，以及构成端表面的晶面是在任何晶体取向上相对于{100}面具有不小于-3°且不大于3°的偏离角的晶面的情况。
5.根据权利要求4所述的用于制造半导体器件的方法，进一步包括以下步骤：在形成所述端表面(20)的步骤之前，在所述碳化硅层的所述主表面上形成具有图案的掩膜层(17)，
其中，在形成所述端表面(20)的步骤中，利用所述掩膜层(17)作为掩膜，执行用于形成沟槽(6)的蚀刻。
6.根据权利要求4所述的用于制造半导体器件的方法，其中，在形成所述端表面(20)的步骤中使用的反应气体中，氧的流量与氯的流量的比率不小于0.1且不大于2.0。
7.根据权利要求4所述的用于制造半导体器件的方法，其中，在形成所述端表面(20)的步骤中，在不小于700℃且不大于1200℃的温度下加热所述碳化硅层。
CN201180032956.4A 2010-08-03 2011-07-14 半导体器件及其制造方法 Active CN102971853B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2010-174664 2010-08-03
JP2010174664 2010-08-03
PCT/JP2011/066096 WO2012017798A1 (ja) 2010-08-03 2011-07-14 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN102971853A CN102971853A (zh) 2013-03-13
CN102971853B true CN102971853B (zh) 2016-06-29

Family

ID=45559305

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201180032956.4A Active CN102971853B (zh) 2010-08-03 2011-07-14 半导体器件及其制造方法
CN201180018742.1A Active CN102844868B (zh) 2010-08-03 2011-07-29 用于制造半导体器件的方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
CN201180018742.1A Active CN102844868B (zh) 2010-08-03 2011-07-29 用于制造半导体器件的方法

Country Status (8)

Country Link
US (2) US8981384B2 (zh)
EP (2) EP2602823B1 (zh)
JP (2) JP5741583B2 (zh)
KR (2) KR20130118215A (zh)
CN (2) CN102971853B (zh)
CA (1) CA2790741A1 (zh)
TW (2) TW201216409A (zh)
WO (2) WO2012017798A1 (zh)

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2602823B1 (en) 2010-08-03 2020-03-11 Sumitomo Electric Industries, Ltd. Process for producing a mosfet or an igbt
JP5699878B2 (ja) 2011-09-14 2015-04-15 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2013069964A (ja) 2011-09-26 2013-04-18 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5764046B2 (ja) 2011-11-21 2015-08-12 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP5867134B2 (ja) * 2012-02-13 2016-02-24 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP2013165197A (ja) * 2012-02-13 2013-08-22 Sumitomo Electric Ind Ltd 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP2013219293A (ja) * 2012-04-12 2013-10-24 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
CN104303314B (zh) * 2012-05-17 2017-05-24 通用电气公司 具有结终端扩展的半导体器件
JP6064366B2 (ja) 2012-05-18 2017-01-25 住友電気工業株式会社 半導体装置
JP2013243179A (ja) * 2012-05-18 2013-12-05 Sumitomo Electric Ind Ltd 炭化珪素半導体装置
JP5920010B2 (ja) * 2012-05-18 2016-05-18 住友電気工業株式会社 半導体装置
JP2014007310A (ja) * 2012-06-26 2014-01-16 Sumitomo Electric Ind Ltd 炭化珪素半導体装置の製造方法および炭化珪素半導体装置
JP5900243B2 (ja) 2012-08-23 2016-04-06 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6070155B2 (ja) * 2012-12-18 2017-02-01 住友電気工業株式会社 炭化珪素半導体装置
JP5803979B2 (ja) 2013-05-29 2015-11-04 住友電気工業株式会社 炭化珪素基板および炭化珪素半導体装置ならびに炭化珪素基板および炭化珪素半導体装置の製造方法
JP6098447B2 (ja) * 2013-09-06 2017-03-22 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015072944A (ja) * 2013-10-01 2015-04-16 住友電気工業株式会社 炭化珪素半導体装置およびその製造方法
JP2015072999A (ja) * 2013-10-02 2015-04-16 株式会社デンソー 炭化珪素半導体装置
JP2016048747A (ja) * 2014-08-28 2016-04-07 株式会社豊田中央研究所 トレンチゲート電極を備えている半導体装置
JP2016213419A (ja) * 2015-05-13 2016-12-15 住友電気工業株式会社 炭化珪素半導体装置
JP6233436B2 (ja) * 2016-03-22 2017-11-22 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP6658257B2 (ja) 2016-04-22 2020-03-04 住友電気工業株式会社 炭化珪素半導体装置
CN109661728A (zh) * 2016-08-31 2019-04-19 住友电气工业株式会社 碳化硅半导体装置及其制造方法
JP2018082114A (ja) * 2016-11-18 2018-05-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
FR3085369B1 (fr) * 2018-08-31 2021-01-08 St Microelectronics Crolles 2 Sas Modulateur electro-optique
CN110957214A (zh) * 2018-09-26 2020-04-03 株洲中车时代电气股份有限公司 一种沟槽及其蚀刻方法
JP7230477B2 (ja) * 2018-12-12 2023-03-01 株式会社デンソー トレンチゲート型のスイッチング素子の製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744826A (en) * 1996-01-23 1998-04-28 Denso Corporation Silicon carbide semiconductor device and process for its production

Family Cites Families (60)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3471473B2 (ja) 1994-04-06 2003-12-02 株式会社デンソー 半導体装置及びその製造方法
JP3531291B2 (ja) 1994-06-23 2004-05-24 株式会社デンソー 炭化珪素半導体装置の製造方法
US5723376A (en) * 1994-06-23 1998-03-03 Nippondenso Co., Ltd. Method of manufacturing SiC semiconductor device having double oxide film formation to reduce film defects
JP3419163B2 (ja) 1995-09-06 2003-06-23 株式会社デンソー 炭化珪素半導体装置の製造方法
JP3307184B2 (ja) * 1995-09-06 2002-07-24 株式会社デンソー 炭化珪素半導体装置
DE19636302C2 (de) 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
US6133587A (en) 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
US5882786A (en) * 1996-11-15 1999-03-16 C3, Inc. Gemstones formed of silicon carbide with diamond coating
JPH11251592A (ja) 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP2000021849A (ja) 1998-07-06 2000-01-21 Shin Etsu Handotai Co Ltd ドライエッチング方法
JP4457432B2 (ja) 1999-06-17 2010-04-28 株式会社デンソー 種結晶とそれを用いた炭化珪素単結晶の製造方法、炭化珪素単結晶体および単結晶製造装置
DE60033829T2 (de) * 1999-09-07 2007-10-11 Sixon Inc. SiC-HALBLEITERSCHEIBE, SiC-HALBLEITERBAUELEMENT SOWIE HERSTELLUNGSVERFAHREN FÜR EINE SiC-HALBLEITERSCHEIBE
AU1416701A (en) 2000-05-31 2001-12-11 Matsushita Electric Industrial Co., Ltd. Misfet
US20020177321A1 (en) 2001-03-30 2002-11-28 Li Si Yi Plasma etching of silicon carbide
JP2005056868A (ja) 2001-06-04 2005-03-03 Matsushita Electric Ind Co Ltd 炭化珪素半導体装置の製造方法
US20030012925A1 (en) 2001-07-16 2003-01-16 Motorola, Inc. Process for fabricating semiconductor structures and devices utilizing the formation of a compliant substrate for materials used to form the same and including an etch stop layer used for back side processing
JP2003133434A (ja) 2001-10-23 2003-05-09 Mitsubishi Electric Corp 半導体集積回路
JP2003218350A (ja) 2002-01-22 2003-07-31 Hitachi Ltd 半導体装置及びその製造方法
JP4593099B2 (ja) 2003-03-10 2010-12-08 学校法人関西学院 単結晶炭化ケイ素の液相エピタキシャル成長法及びそれに用いられる熱処理装置
US20060249073A1 (en) 2003-03-10 2006-11-09 The New Industry Research Organization Method of heat treatment and heat treatment apparatus
JP2005167035A (ja) 2003-12-03 2005-06-23 Kansai Electric Power Co Inc:The 炭化珪素半導体素子およびその製造方法
JP4500558B2 (ja) 2004-02-09 2010-07-14 トヨタ自動車株式会社 絶縁ゲート型半導体装置の製造方法
JP4487655B2 (ja) 2004-04-14 2010-06-23 株式会社デンソー 半導体装置の製造方法
JPWO2005116307A1 (ja) 2004-05-27 2008-04-03 株式会社ブリヂストン 炭化ケイ素単結晶ウェハの製造方法
JP5017768B2 (ja) * 2004-05-31 2012-09-05 富士電機株式会社 炭化珪素半導体素子
EP1612851B1 (en) 2004-06-30 2010-03-03 Xycarb Ceramics B.V. A method for the treatment of a surface of a metal-carbide substrate for use in semiconductor manufacturing processes as well as such a metal-carbide substrate
JP2007182330A (ja) 2004-08-24 2007-07-19 Bridgestone Corp 炭化ケイ素単結晶ウェハ及びその製造方法
JP4872217B2 (ja) 2005-02-16 2012-02-08 富士電機株式会社 炭化珪素半導体素子の製造方法
JP2006303469A (ja) 2005-03-25 2006-11-02 Shindengen Electric Mfg Co Ltd ＳｉＣ半導体装置
US20060214268A1 (en) 2005-03-25 2006-09-28 Shindengen Electric Manufacturing Co., Ltd. SiC semiconductor device
JP4986420B2 (ja) 2005-07-05 2012-07-25 三菱電機株式会社 トランジスタ
JP2007035823A (ja) 2005-07-26 2007-02-08 Elpida Memory Inc トレンチ形成方法、半導体装置の製造方法および半導体装置
JP2007053227A (ja) 2005-08-18 2007-03-01 Matsushita Electric Ind Co Ltd 半導体素子およびその製造方法
JP5017823B2 (ja) 2005-09-12 2012-09-05 富士電機株式会社 半導体素子の製造方法
JP5017855B2 (ja) * 2005-12-14 2012-09-05 富士電機株式会社 半導体装置の製造方法
WO2007081964A2 (en) 2006-01-10 2007-07-19 Cree, Inc. Silicon carbide dimpled substrate
JP2007243080A (ja) 2006-03-13 2007-09-20 Fuji Electric Holdings Co Ltd 半導体装置およびその製造方法
JP5034315B2 (ja) 2006-05-19 2012-09-26 三菱電機株式会社 半導体装置及びその製造方法
JP2008098593A (ja) * 2006-09-15 2008-04-24 Ricoh Co Ltd 半導体装置及びその製造方法
CA2669581A1 (en) 2006-11-21 2009-05-29 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device and method of manufacturing the same
JP2008135534A (ja) 2006-11-28 2008-06-12 Toyota Motor Corp 有底の溝を有する半導体基板の製造方法
JP4046140B1 (ja) 2006-11-29 2008-02-13 住友電気工業株式会社 炭化珪素半導体装置の製造方法
JP4450241B2 (ja) 2007-03-20 2010-04-14 株式会社デンソー 炭化珪素半導体装置の製造方法
JP5307381B2 (ja) * 2007-11-12 2013-10-02 Ｈｏｙａ株式会社 半導体素子ならびに半導体素子製造法
JP2009170456A (ja) 2008-01-10 2009-07-30 Sumitomo Electric Ind Ltd 半導体装置の製造方法
EP2091083A3 (en) 2008-02-13 2009-10-14 Denso Corporation Silicon carbide semiconductor device including a deep layer
JP2010147222A (ja) * 2008-12-18 2010-07-01 Denso Corp 炭化珪素半導体装置およびその製造方法
JP5589263B2 (ja) 2008-05-29 2014-09-17 富士電機株式会社 炭化珪素半導体基板のトレンチ形成方法
JP5298691B2 (ja) * 2008-07-31 2013-09-25 住友電気工業株式会社 炭化ケイ素半導体装置およびその製造方法
JP5442229B2 (ja) 2008-09-04 2014-03-12 ローム株式会社 窒化物半導体素子の製造方法
JP4544360B2 (ja) 2008-10-24 2010-09-15 トヨタ自動車株式会社 Ｉｇｂｔの製造方法
CN102150270B (zh) 2009-03-27 2014-04-09 住友电气工业株式会社 Mosfet和用于制造mosfet的方法
JP2011044513A (ja) 2009-08-20 2011-03-03 National Institute Of Advanced Industrial Science & Technology 炭化珪素半導体装置
CN102576723B (zh) 2009-10-23 2014-09-24 松下电器产业株式会社 半导体装置及其制造方法
JPWO2011115294A1 (ja) 2010-03-16 2013-07-04 合同会社先端配線材料研究所 炭化珪素用電極、炭化珪素半導体素子、炭化珪素半導体装置および炭化珪素用電極の形成方法
EP2602823B1 (en) 2010-08-03 2020-03-11 Sumitomo Electric Industries, Ltd. Process for producing a mosfet or an igbt
JP5707770B2 (ja) 2010-08-03 2015-04-30 住友電気工業株式会社 半導体装置およびその製造方法
JP5510309B2 (ja) 2010-12-22 2014-06-04 株式会社デンソー 炭化珪素半導体装置およびその製造方法
JP5668576B2 (ja) 2011-04-01 2015-02-12 住友電気工業株式会社 炭化珪素半導体装置
US9006747B2 (en) 2011-08-26 2015-04-14 National University Corporation NARA Institute of Science and Technology SiC semiconductor element and manufacturing method thereof

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5744826A (en) * 1996-01-23 1998-04-28 Denso Corporation Silicon carbide semiconductor device and process for its production

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
SiO2/SiC Interface Properties on Various Surface Orientations;Hiroshi Yano et al.;《Mat. Res. Soc. Symp. Proc.》;20031231;第742卷;K4.5.1-K4.5.8 *

Also Published As

Publication number Publication date
WO2012017798A9 (ja) 2013-01-10
EP2602823A4 (en) 2017-08-16
EP2602823A1 (en) 2013-06-12
TW201216409A (en) 2012-04-16
CA2790741A1 (en) 2012-02-09
CN102844868B (zh) 2015-12-16
CN102844868A (zh) 2012-12-26
WO2012017958A1 (ja) 2012-02-09
CN102971853A (zh) 2013-03-13
JPWO2012017798A1 (ja) 2013-10-03
JP5741584B2 (ja) 2015-07-01
EP2602823B1 (en) 2020-03-11
US20130112996A1 (en) 2013-05-09
KR20130118215A (ko) 2013-10-29
WO2012017958A9 (ja) 2013-01-03
EP2602824A1 (en) 2013-06-12
US20120309195A1 (en) 2012-12-06
JP5741583B2 (ja) 2015-07-01
JPWO2012017958A1 (ja) 2013-10-03
TW201216460A (en) 2012-04-16
WO2012017798A1 (ja) 2012-02-09
US8981384B2 (en) 2015-03-17
EP2602824B1 (en) 2016-06-01
US9054022B2 (en) 2015-06-09
EP2602824A4 (en) 2015-02-18
KR20130098138A (ko) 2013-09-04

Similar Documents

Publication Publication Date Title
CN102971853B (zh) 半导体器件及其制造方法
CN102652362B (zh) 半导体器件及其制造方法
CN103718298B (zh) 碳化硅半导体器件及其制造方法
US8999854B2 (en) Method for manufacturing silicon carbide semiconductor device
CN103782391A (zh) 碳化硅半导体器件及其制造方法
CN103890952B (zh) 碳化硅半导体器件及其制造方法
KR20140112009A (ko) 탄화규소 반도체 장치의 제조방법
CN103718299A (zh) 碳化硅半导体器件的制造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant