JP3307184B2 - 炭化珪素半導体装置 - Google Patents
炭化珪素半導体装置Info
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- 239000004065 semiconductor Substances 0.000 title claims description 209
- 229910010271 silicon carbide Inorganic materials 0.000 title claims description 135
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims description 134
- 239000010410 layer Substances 0.000 claims description 201
- 239000000758 substrate Substances 0.000 claims description 33
- 239000012535 impurity Substances 0.000 claims description 32
- 239000010409 thin film Substances 0.000 claims description 32
- 239000010408 film Substances 0.000 claims description 25
- 239000013078 crystal Substances 0.000 claims description 14
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims description 4
- 229910052799 carbon Inorganic materials 0.000 claims description 4
- 239000002344 surface layer Substances 0.000 claims description 4
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 108091006146 Channels Proteins 0.000 description 47
- 230000015556 catabolic process Effects 0.000 description 18
- 230000001965 increasing effect Effects 0.000 description 14
- 238000004519 manufacturing process Methods 0.000 description 8
- 238000009825 accumulation Methods 0.000 description 6
- 239000000969 carrier Substances 0.000 description 6
- 230000000694 effects Effects 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000000779 depleting effect Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 230000001939 inductive effect Effects 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- -1 aluminum ions Chemical class 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
- H01L29/7828—Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
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Description
【０００１】
【発明の属する技術分野】この発明は、炭化珪素半導体
装置、例えば、絶縁ゲート型電界効果トランジスタ、と
りわけ大電力用の縦型ＭＯＳＦＥＴに関する。
装置、例えば、絶縁ゲート型電界効果トランジスタ、と
りわけ大電力用の縦型ＭＯＳＦＥＴに関する。
【０００２】
【従来の技術】近年、電力用トランジスタとして炭化珪
素単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが提案されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子として図１３に示す溝ゲート
型パワーＭＯＳＦＥＴ（例えば、特開平４−２３９７７
８号公報）が提案されている。図１３における溝ゲート
型パワーＭＯＳＦＥＴは、ｎ型炭化珪素半導体基板２１
上にｎ型エピタキシャル層２２が形成され、さらに、ｎ
型エピタキシャル層２２上にｐ型エピタキシャル層２３
が形成され、さらに、ｐ型エピタキシャル層２３の所定
領域にｎ型ソース領域２４が形成されている。又、ｎ型
ソース領域２４とｐ型エピタキシャル層２３を貫通して
ｎ型エピタキシャル層２２に達する凹所２５が形成さ
れ、凹所２５内にはゲート絶縁膜２６を介してゲート電
極２７が形成されている。ゲート電極２７の上面には絶
縁膜２８が形成され、絶縁膜２８上を含むｎ型ソース領
域２４上にはソース電極膜２９が形成され、ｎ型炭化珪
素半導体基板２１の表面にはドレイン電極膜３０が形成
されている。
素単結晶材料を使用して作製される縦型パワーＭＯＳＦ
ＥＴが提案されている。電力用トランジスタの損失を低
減するためにはオン抵抗の低減が必要であり、効果的に
オン抵抗低減が可能な素子として図１３に示す溝ゲート
型パワーＭＯＳＦＥＴ（例えば、特開平４−２３９７７
８号公報）が提案されている。図１３における溝ゲート
型パワーＭＯＳＦＥＴは、ｎ型炭化珪素半導体基板２１
上にｎ型エピタキシャル層２２が形成され、さらに、ｎ
型エピタキシャル層２２上にｐ型エピタキシャル層２３
が形成され、さらに、ｐ型エピタキシャル層２３の所定
領域にｎ型ソース領域２４が形成されている。又、ｎ型
ソース領域２４とｐ型エピタキシャル層２３を貫通して
ｎ型エピタキシャル層２２に達する凹所２５が形成さ
れ、凹所２５内にはゲート絶縁膜２６を介してゲート電
極２７が形成されている。ゲート電極２７の上面には絶
縁膜２８が形成され、絶縁膜２８上を含むｎ型ソース領
域２４上にはソース電極膜２９が形成され、ｎ型炭化珪
素半導体基板２１の表面にはドレイン電極膜３０が形成
されている。
【０００３】ここで、ソース端子〜ドレイン端子間にキ
ャリアを流すチャネルは、ゲート電極２７に電圧を印加
し、ゲート電極２７と、凹所２５側壁部分のｐ型エピタ
キシャル層２３とに挟まれたゲート絶縁膜２６に電界を
与えることにより、ゲート絶縁膜２６に接するｐ型エピ
タキシャル層２３の導電型を反転させることで形成して
いた。
ャリアを流すチャネルは、ゲート電極２７に電圧を印加
し、ゲート電極２７と、凹所２５側壁部分のｐ型エピタ
キシャル層２３とに挟まれたゲート絶縁膜２６に電界を
与えることにより、ゲート絶縁膜２６に接するｐ型エピ
タキシャル層２３の導電型を反転させることで形成して
いた。
【０００４】さらに、炭化珪素単結晶材料を使用して作
製されるオン抵抗の低減が可能な素子として、図１４に
示す、蓄積モードでチャネルを誘起する縦型パワーＭＯ
ＳＦＥＴ（米国特許第５３２３０４０号）が提案されて
いる。図１４における縦型パワーＭＯＳＦＥＴは次のよ
うに構成されている。炭化珪素半導体基板３１の第１の
表面３２ａにはｎ+ 型ドレイン領域３３が形成され、こ
のｎ+ 型ドレイン領域３３よりも内方にはｎ型炭化珪素
半導体ドリフト領域３４が形成されている。炭化珪素半
導体基板３１の第２の表面３２ｂにはｎ+ 型ソース領域
３５が形成され、このｎ+ 型ソース領域３５と前述のｎ
型炭化珪素半導体ドリフト領域３４との間には、ｎ- 型
炭化珪素半導体チャネル領域３６が形成されている。さ
らに、炭化珪素半導体基板３１の第２の表面３２ｂには
ｎ型炭化珪素半導体ドリフト領域３４に達するトレンチ
３７が形成され、ｎ+ 型ソース領域３５とｎ- 型炭化珪
素半導体チャネル領域３６を含むメサ領域３８が形成さ
れている。トレンチ３７の側面３７ａとトレンチ３７の
底面３７ｂに沿って絶縁膜３９が形成されている。トレ
ンチ３７内にはゲート電極４０が形成されている。ｎ+
型ソース領域３５、ｎ+ 型ドレイン領域３３にはそれぞ
れ、ソース電極４１、ドレイン電極４２が形成されてい
る。
製されるオン抵抗の低減が可能な素子として、図１４に
示す、蓄積モードでチャネルを誘起する縦型パワーＭＯ
ＳＦＥＴ（米国特許第５３２３０４０号）が提案されて
いる。図１４における縦型パワーＭＯＳＦＥＴは次のよ
うに構成されている。炭化珪素半導体基板３１の第１の
表面３２ａにはｎ+ 型ドレイン領域３３が形成され、こ
のｎ+ 型ドレイン領域３３よりも内方にはｎ型炭化珪素
半導体ドリフト領域３４が形成されている。炭化珪素半
導体基板３１の第２の表面３２ｂにはｎ+ 型ソース領域
３５が形成され、このｎ+ 型ソース領域３５と前述のｎ
型炭化珪素半導体ドリフト領域３４との間には、ｎ- 型
炭化珪素半導体チャネル領域３６が形成されている。さ
らに、炭化珪素半導体基板３１の第２の表面３２ｂには
ｎ型炭化珪素半導体ドリフト領域３４に達するトレンチ
３７が形成され、ｎ+ 型ソース領域３５とｎ- 型炭化珪
素半導体チャネル領域３６を含むメサ領域３８が形成さ
れている。トレンチ３７の側面３７ａとトレンチ３７の
底面３７ｂに沿って絶縁膜３９が形成されている。トレ
ンチ３７内にはゲート電極４０が形成されている。ｎ+
型ソース領域３５、ｎ+ 型ドレイン領域３３にはそれぞ
れ、ソース電極４１、ドレイン電極４２が形成されてい
る。
【０００５】ここで、ソース端子〜ドレイン端子間のキ
ャリア伝導は、ゲート電極４０に電圧を正に印加し、ｎ
- 型炭化珪素半導体チャネル領域３６のトレンチ側面３
７ａ近傍にｎ型蓄積層チャネル４３を形成することで行
っていた。ゲート電極４０の仕事関数、ｎ- 型炭化珪素
半導体チャネル領域３６の不純物濃度、メサ領域３８の
幅Ｗは、ゲート電極４０に電圧を印加しない場合はメサ
領域３８が空乏化するように設計されているため、ゲー
ト電極４０に電圧を印加しない場合または負の電圧を印
加した場合は、ソース端子〜ドレイン端子間のキャリア
伝導は生じにくくなっている。
ャリア伝導は、ゲート電極４０に電圧を正に印加し、ｎ
- 型炭化珪素半導体チャネル領域３６のトレンチ側面３
７ａ近傍にｎ型蓄積層チャネル４３を形成することで行
っていた。ゲート電極４０の仕事関数、ｎ- 型炭化珪素
半導体チャネル領域３６の不純物濃度、メサ領域３８の
幅Ｗは、ゲート電極４０に電圧を印加しない場合はメサ
領域３８が空乏化するように設計されているため、ゲー
ト電極４０に電圧を印加しない場合または負の電圧を印
加した場合は、ソース端子〜ドレイン端子間のキャリア
伝導は生じにくくなっている。
【０００６】このように、図１４に示す縦型パワーＭＯ
ＳＦＥＴでは、チャネル蓄積モードで誘起することで閾
値電圧を低くするとともにユニットセル４３を小型化
（メサ領域３８の幅Ｗを２μｍ程度に小さく）すること
で集積度を上げてオン抵抗の低減を図っている。
ＳＦＥＴでは、チャネル蓄積モードで誘起することで閾
値電圧を低くするとともにユニットセル４３を小型化
（メサ領域３８の幅Ｗを２μｍ程度に小さく）すること
で集積度を上げてオン抵抗の低減を図っている。
【０００７】
【発明が解決しようとする課題】しかしながら、図１３
に示す溝ゲート型パワーＭＯＳＦＥＴは、チャネルが形
成される領域の不純物濃度は、ｐ型エピタキシャル層２
３の不純物濃度で規定されてしまっていた。その結果、
以下に述べるような不具合が生じてしまう。図１３に示
す構造のパワーＭＯＳＦＥＴの、ソース・ドレイン間耐
圧を決定するパラメータの一つが、ｐ型エピタキシャル
層２３の不純物濃度ＮA とソース領域２４とｎ型エピタ
キシャル層２２に挟まれた厚さａである。ソース・ドレ
イン間耐圧は、ｐ型エピタキシャル層２３とｎ型エピタ
キシャル層２２のｐｎ接合のアバランシェ条件と、ｐ型
エピタキシャル層２３が空乏化してパンチスルーが生じ
る条件で支配される。このため、ｐ型エピタキシャル層
２３の不純物濃度ＮA は十分高く、厚さａも十分厚くす
る必要がある。ところが、ｐ型エピタキシャル層２３の
不純物濃度ＮA を大きくすると、ゲート閾値電圧が高く
なる問題が生じると共に、不純物散乱の増大によりチャ
ネル移動度が低下し、オン抵抗が大きくなる問題があっ
た。又、厚さａを大きくすると、チャネル長が長くな
り、オン抵抗が大きくなる問題もあった。
に示す溝ゲート型パワーＭＯＳＦＥＴは、チャネルが形
成される領域の不純物濃度は、ｐ型エピタキシャル層２
３の不純物濃度で規定されてしまっていた。その結果、
以下に述べるような不具合が生じてしまう。図１３に示
す構造のパワーＭＯＳＦＥＴの、ソース・ドレイン間耐
圧を決定するパラメータの一つが、ｐ型エピタキシャル
層２３の不純物濃度ＮA とソース領域２４とｎ型エピタ
キシャル層２２に挟まれた厚さａである。ソース・ドレ
イン間耐圧は、ｐ型エピタキシャル層２３とｎ型エピタ
キシャル層２２のｐｎ接合のアバランシェ条件と、ｐ型
エピタキシャル層２３が空乏化してパンチスルーが生じ
る条件で支配される。このため、ｐ型エピタキシャル層
２３の不純物濃度ＮA は十分高く、厚さａも十分厚くす
る必要がある。ところが、ｐ型エピタキシャル層２３の
不純物濃度ＮA を大きくすると、ゲート閾値電圧が高く
なる問題が生じると共に、不純物散乱の増大によりチャ
ネル移動度が低下し、オン抵抗が大きくなる問題があっ
た。又、厚さａを大きくすると、チャネル長が長くな
り、オン抵抗が大きくなる問題もあった。
【０００８】このように、高耐圧で動作時の電流損失が
小さく、閾値電圧が低いパワーＭＯＳＦＥＴを実現する
には、ｐ型エピタキシャル層とチャネルが形成される領
域の不純物濃度は独立に制御する必要があるが、従来の
構造では困難であった。
小さく、閾値電圧が低いパワーＭＯＳＦＥＴを実現する
には、ｐ型エピタキシャル層とチャネルが形成される領
域の不純物濃度は独立に制御する必要があるが、従来の
構造では困難であった。
【０００９】上述の問題を解決する手段の一つとして、
シリコン単結晶を使用した溝ゲート型パワーＭＯＳＦＥ
Ｔにおいては熱拡散法によるチャネル形成層の低濃度化
が行われている。しかし、炭化珪素を使用した溝ゲート
型パワーＭＯＳＦＥＴにおいては、炭化珪素中の不純物
原子の熱拡散定数が極めて小さいために熱拡散法が使え
ないという新たな問題があった。
シリコン単結晶を使用した溝ゲート型パワーＭＯＳＦＥ
Ｔにおいては熱拡散法によるチャネル形成層の低濃度化
が行われている。しかし、炭化珪素を使用した溝ゲート
型パワーＭＯＳＦＥＴにおいては、炭化珪素中の不純物
原子の熱拡散定数が極めて小さいために熱拡散法が使え
ないという新たな問題があった。
【００１０】又、図１４に示す縦型パワーＭＯＳＦＥＴ
においては、素子のブレークダウンはトレンチ底部の絶
縁膜の耐圧で決まるため、ｐｎ接合のアバランシェブレ
ークダウンで耐圧が決まる素子に比べ、破壊耐量が小さ
いという問題があった。又、トランジスタ・オフ時にお
いて、高温条件下では、ｎ+ 型ソース領域３５からｎ -
型炭化珪素半導体チャネル領域３６への多数キャリアの
供給が起こり、ソース・ドレイン間リーク電流が大きい
という問題点があった。
においては、素子のブレークダウンはトレンチ底部の絶
縁膜の耐圧で決まるため、ｐｎ接合のアバランシェブレ
ークダウンで耐圧が決まる素子に比べ、破壊耐量が小さ
いという問題があった。又、トランジスタ・オフ時にお
いて、高温条件下では、ｎ+ 型ソース領域３５からｎ -
型炭化珪素半導体チャネル領域３６への多数キャリアの
供給が起こり、ソース・ドレイン間リーク電流が大きい
という問題点があった。
【００１１】そこで、この発明の目的は、高耐圧、低損
失、低閾値電圧、低リーク電流の炭化珪素半導体装置を
提供することにある。
失、低閾値電圧、低リーク電流の炭化珪素半導体装置を
提供することにある。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、第１導電型の低抵抗半導体層と第１導電型の高抵抗
半導体層と第２導電型の第１の半導体層とが順に積層さ
れることにより構成され、単結晶炭化珪素よりなる半導
体基板と、前記第１の半導体層内の表層部の所定領域に
形成された第１導電型の半導体領域と、前記半導体領域
と前記第１の半導体層を貫通し前記高抵抗半導体層に達
する溝と、前記溝の側面における前記半導体領域と前記
第１の半導体層と前記高抵抗半導体層の表面に延設さ
れ、炭化珪素の薄膜よりなる第１導電型の第２の半導体
層と、前記溝内における前記第２の半導体層の表面に形
成されたゲート絶縁膜と、前記溝内における前記ゲート
絶縁膜の内側に形成されたゲート電極層と、前記第１の
半導体層の表面および前記半導体領域の表面の一部のう
ちの少なくとも前記半導体領域の表面の一部に形成され
た第１の電極層と、前記低抵抗半導体層の表面に形成さ
れた第２の電極層とを備えた炭化珪素半導体装置をその
要旨とする。
は、第１導電型の低抵抗半導体層と第１導電型の高抵抗
半導体層と第２導電型の第１の半導体層とが順に積層さ
れることにより構成され、単結晶炭化珪素よりなる半導
体基板と、前記第１の半導体層内の表層部の所定領域に
形成された第１導電型の半導体領域と、前記半導体領域
と前記第１の半導体層を貫通し前記高抵抗半導体層に達
する溝と、前記溝の側面における前記半導体領域と前記
第１の半導体層と前記高抵抗半導体層の表面に延設さ
れ、炭化珪素の薄膜よりなる第１導電型の第２の半導体
層と、前記溝内における前記第２の半導体層の表面に形
成されたゲート絶縁膜と、前記溝内における前記ゲート
絶縁膜の内側に形成されたゲート電極層と、前記第１の
半導体層の表面および前記半導体領域の表面の一部のう
ちの少なくとも前記半導体領域の表面の一部に形成され
た第１の電極層と、前記低抵抗半導体層の表面に形成さ
れた第２の電極層とを備えた炭化珪素半導体装置をその
要旨とする。
【００１３】請求項２に記載の発明は、請求項１に記載
の発明における前記第２の半導体層の結晶型が、前記第
１の半導体層の結晶型と同じである炭化珪素半導体装置
をその要旨とする。
の発明における前記第２の半導体層の結晶型が、前記第
１の半導体層の結晶型と同じである炭化珪素半導体装置
をその要旨とする。
【００１４】請求項３に記載の発明は、請求項１又は２
に記載の発明における半導体基板と第２の半導体層とが
六方晶系炭化珪素よりなる炭化珪素半導体装置をその要
旨とする。
に記載の発明における半導体基板と第２の半導体層とが
六方晶系炭化珪素よりなる炭化珪素半導体装置をその要
旨とする。
【００１５】請求項４に記載の発明は、請求項１〜３の
いずれか１項に記載の発明における前記半導体基板にお
ける前記半導体領域が形成される基板表面を略（０００
１）カーボン面とした炭化珪素半導体装置をその要旨と
する。
いずれか１項に記載の発明における前記半導体基板にお
ける前記半導体領域が形成される基板表面を略（０００
１）カーボン面とした炭化珪素半導体装置をその要旨と
する。
【００１６】請求項５に記載の発明は、請求項１〜４の
いずれか１項に記載の発明における前記第２の半導体層
の不純物濃度が、前記低抵抗半導体層および前記半導体
領域の不純物濃度より低い炭化珪素半導体装置をその要
旨とする。 （作用）請求項１に記載の発明によれば、ゲート電極層
（ゲート端子）に電圧を印加してゲート絶縁膜に電界を
与えることにより、第２の半導体層に蓄積型チャネルを
誘起させて、第１の電極層（ソース端子）と第２の電極
層（ドレイン端子）との間にキャリアが流れる。つま
り、第２の半導体層がチャネル形成領域となる。
いずれか１項に記載の発明における前記第２の半導体層
の不純物濃度が、前記低抵抗半導体層および前記半導体
領域の不純物濃度より低い炭化珪素半導体装置をその要
旨とする。 （作用）請求項１に記載の発明によれば、ゲート電極層
（ゲート端子）に電圧を印加してゲート絶縁膜に電界を
与えることにより、第２の半導体層に蓄積型チャネルを
誘起させて、第１の電極層（ソース端子）と第２の電極
層（ドレイン端子）との間にキャリアが流れる。つま
り、第２の半導体層がチャネル形成領域となる。
【００１７】このように、ＭＯＳＦＥＴ動作モードを、
チャネル形成層の導電型を反転させることなくチャネル
を誘起する蓄積モードとすることで、導電型を反転させ
てチャネルを誘起する反転モードのＭＯＳＦＥＴに比
べ、低いゲート電圧でＭＯＳＦＥＴを動作させることが
できるとともに、チャネル移動度を大きくすることがで
き、低電流損失で閾値電圧が低い炭化珪素半導体装置が
得られる。又、第１の半導体層（ボディ層）の不純物濃
度とチャネルが形成される第２の半導体層の不純物濃度
とを独立に制御することで、高耐圧、低電流損失で閾値
電圧が低い炭化珪素半導体装置が得られる。つまり、ソ
ース・ドレイン間耐圧は、高抵抗半導体層の不純物濃度
とその膜厚と、第１の半導体層の不純物濃度と高抵抗半
導体層と半導体領域に挟まれた距離Ｌとで主に支配され
るので、第１の半導体層の不純物濃度を上げて、高抵抗
半導体層と半導体領域に挟まれた距離Ｌを短くすること
ができる。高抵抗半導体層と半導体領域に挟まれた距離
Ｌはほぼチャネル長に等しい。このように、高耐圧性を
維持しながらチャネル長を短くすることができ、その結
果、高耐圧、低電流損失の炭化珪素半導体装置が得られ
る。さらに、チャネルが形成される第２の半導体層の不
純物濃度を低くすることで、キャリアが流れる時の不純
物散乱の影響を小さくすることができるため、チャネル
移動度を大きくすることができ、その結果、高耐圧、低
電流損失の炭化珪素半導体装置が得られる。
チャネル形成層の導電型を反転させることなくチャネル
を誘起する蓄積モードとすることで、導電型を反転させ
てチャネルを誘起する反転モードのＭＯＳＦＥＴに比
べ、低いゲート電圧でＭＯＳＦＥＴを動作させることが
できるとともに、チャネル移動度を大きくすることがで
き、低電流損失で閾値電圧が低い炭化珪素半導体装置が
得られる。又、第１の半導体層（ボディ層）の不純物濃
度とチャネルが形成される第２の半導体層の不純物濃度
とを独立に制御することで、高耐圧、低電流損失で閾値
電圧が低い炭化珪素半導体装置が得られる。つまり、ソ
ース・ドレイン間耐圧は、高抵抗半導体層の不純物濃度
とその膜厚と、第１の半導体層の不純物濃度と高抵抗半
導体層と半導体領域に挟まれた距離Ｌとで主に支配され
るので、第１の半導体層の不純物濃度を上げて、高抵抗
半導体層と半導体領域に挟まれた距離Ｌを短くすること
ができる。高抵抗半導体層と半導体領域に挟まれた距離
Ｌはほぼチャネル長に等しい。このように、高耐圧性を
維持しながらチャネル長を短くすることができ、その結
果、高耐圧、低電流損失の炭化珪素半導体装置が得られ
る。さらに、チャネルが形成される第２の半導体層の不
純物濃度を低くすることで、キャリアが流れる時の不純
物散乱の影響を小さくすることができるため、チャネル
移動度を大きくすることができ、その結果、高耐圧、低
電流損失の炭化珪素半導体装置が得られる。
【００１８】又、第１の半導体層と、チャネルが形成さ
れる第２の半導体層とは異なる結晶型の炭化珪素でもよ
いため、チャネルが形成される第２の半導体層の結晶型
をキャリアが流れる方向の移動度が第１の半導体層より
も大きな結晶型とすることで、低電流損失の炭化珪素半
導体装置が得られる。
れる第２の半導体層とは異なる結晶型の炭化珪素でもよ
いため、チャネルが形成される第２の半導体層の結晶型
をキャリアが流れる方向の移動度が第１の半導体層より
も大きな結晶型とすることで、低電流損失の炭化珪素半
導体装置が得られる。
【００１９】又、ゲート電圧無印加時のソース・ドレイ
ン電流制御は、ボディー層すなわち第１の半導体層とチ
ャネル形成層すなわち第２の半導体層により形成される
ｐｎ接合の空乏層の広がりにより行われ、ノーマリオフ
特性は第２の半導体層を完全に空乏化することで達成さ
れる。
ン電流制御は、ボディー層すなわち第１の半導体層とチ
ャネル形成層すなわち第２の半導体層により形成される
ｐｎ接合の空乏層の広がりにより行われ、ノーマリオフ
特性は第２の半導体層を完全に空乏化することで達成さ
れる。
【００２０】ボディー層すなわち第１の半導体層と、ド
リフト層すなわち高抵抗半導体層はｐｎ接合を形成する
ため、素子の耐圧はソース電極に電位が固定されたボデ
ィー層とドリフト層間のｐｎ接合のアバランシェブレー
クダウンで決まるように設計できるため、破壊耐量を大
きくできる。
リフト層すなわち高抵抗半導体層はｐｎ接合を形成する
ため、素子の耐圧はソース電極に電位が固定されたボデ
ィー層とドリフト層間のｐｎ接合のアバランシェブレー
クダウンで決まるように設計できるため、破壊耐量を大
きくできる。
【００２１】又、チャネルを形成する第２の半導体層の
不純物濃度は低く、さらに、その膜厚を薄くすることに
より、高温条件下であっても、ソース・ドレイン間のリ
ーク電流を小さくすることができる。
不純物濃度は低く、さらに、その膜厚を薄くすることに
より、高温条件下であっても、ソース・ドレイン間のリ
ーク電流を小さくすることができる。
【００２２】請求項２に記載の発明によれば、請求項１
に記載の発明の作用に加え、第２の半導体層の結晶型
が、第１の半導体層の結晶型と同じであるので、本発明
の構造を容易に形成できる。
に記載の発明の作用に加え、第２の半導体層の結晶型
が、第１の半導体層の結晶型と同じであるので、本発明
の構造を容易に形成できる。
【００２３】請求項３に記載の発明によれば、請求項１
又は２に記載の発明の作用に加え、半導体基板と第２の
半導体層が六方晶系炭化珪素よりなるので、より好まし
いものとなる。
又は２に記載の発明の作用に加え、半導体基板と第２の
半導体層が六方晶系炭化珪素よりなるので、より好まし
いものとなる。
【００２４】請求項４に記載の発明によれば、請求項１
〜３のいずれか１項に記載の発明の作用に加え、半導体
基板の表面が略（０００１）カーボン面であるので、高
耐圧構造を容易に形成できる。
〜３のいずれか１項に記載の発明の作用に加え、半導体
基板の表面が略（０００１）カーボン面であるので、高
耐圧構造を容易に形成できる。
【００２５】請求項５に記載の発明によれば、請求項１
〜４のいずれか１項に記載の発明の作用に加え、第２の
半導体層の不純物濃度は、低抵抗半導体層および半導体
領域の不純物濃度より低いので、チャネル抵抗を小さく
できる。
〜４のいずれか１項に記載の発明の作用に加え、第２の
半導体層の不純物濃度は、低抵抗半導体層および半導体
領域の不純物濃度より低いので、チャネル抵抗を小さく
できる。
【００２６】
【発明の実施の形態】以下、この発明の実施の形態を図
面に従って説明する。図１に、本実施の形態におけるｎ
チャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。
面に従って説明する。図１に、本実施の形態におけるｎ
チャネルタイプの溝ゲート型パワーＭＯＳＦＥＴ（縦型
パワーＭＯＳＦＥＴ）の断面図を示す。
【００２７】低抵抗半導体層としてのｎ+ 型炭化珪素半
導体基板１は、六方晶系炭化珪素が用いられている。こ
のｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層と
してのｎ- 型炭化珪素半導体層２と第１の半導体層とし
てのｐ型炭化珪素半導体層３が順次積層されている。
導体基板１は、六方晶系炭化珪素が用いられている。こ
のｎ+ 型炭化珪素半導体基板１上に、高抵抗半導体層と
してのｎ- 型炭化珪素半導体層２と第１の半導体層とし
てのｐ型炭化珪素半導体層３が順次積層されている。
【００２８】このように、ｎ+ 型炭化珪素半導体基板１
とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３
とから単結晶炭化珪素よりなる半導体基板１３が構成さ
れており、その上面を略（０００１）カーボン面として
いる。
とｎ- 型炭化珪素半導体層２とｐ型炭化珪素半導体層３
とから単結晶炭化珪素よりなる半導体基板１３が構成さ
れており、その上面を略（０００１）カーボン面として
いる。
【００２９】ｐ型炭化珪素半導体層３内の表層部におけ
る所定領域には、半導体領域としてのｎ+ 型ソース領域
４が形成されている。さらに、ｐ型炭化珪素半導体層３
内の表層部におけるｎ+ 型ソース領域４の外周側の所定
領域には、低抵抗ｐ型炭化珪素領域５が形成されてい
る。
る所定領域には、半導体領域としてのｎ+ 型ソース領域
４が形成されている。さらに、ｐ型炭化珪素半導体層３
内の表層部におけるｎ+ 型ソース領域４の外周側の所定
領域には、低抵抗ｐ型炭化珪素領域５が形成されてい
る。
【００３０】又、ｎ+ 型ソース領域４の所定位置に溝６
が形成され、この溝６は、ｎ+ 型ソース領域４とｐ型炭
化珪素半導体層３を貫通しｎ- 型炭化珪素半導体層２に
達している。溝６は半導体基板１３の表面に垂直な側面
６ａおよび半導体基板１３の表面に平行な底面６ｂを有
する。
が形成され、この溝６は、ｎ+ 型ソース領域４とｐ型炭
化珪素半導体層３を貫通しｎ- 型炭化珪素半導体層２に
達している。溝６は半導体基板１３の表面に垂直な側面
６ａおよび半導体基板１３の表面に平行な底面６ｂを有
する。
【００３１】溝６の側面６ａにおけるｎ+ 型ソース領域
４とｐ型炭化珪素半導体層３とｎ-型炭化珪素半導体層
２の表面には、第２の半導体層としてのｎ型炭化珪素半
導体薄膜層７が延設されている。ｎ型炭化珪素半導体薄
膜層７は厚さがおよそ１０００〜５０００Å程度の薄膜
よりなり、図１４に示した装置におけるメサ領域３８の
幅Ｗ＝２μｍに比べ薄くなっている。ｎ型炭化珪素半導
体薄膜層７の結晶型は、ｐ型炭化珪素半導体層３の結晶
型と同じであり、例えば６Ｈ−ＳｉＣとなっている。こ
の他にも４Ｈ−ＳｉＣであったり、３Ｃ−ＳｉＣであっ
てもよい。又、ｎ型炭化珪素半導体薄膜層７の不純物濃
度は、ｎ+ 型炭化珪素半導体基板１およびｎ+ 型ソース
領域４の不純物濃度より低くなっている。
４とｐ型炭化珪素半導体層３とｎ-型炭化珪素半導体層
２の表面には、第２の半導体層としてのｎ型炭化珪素半
導体薄膜層７が延設されている。ｎ型炭化珪素半導体薄
膜層７は厚さがおよそ１０００〜５０００Å程度の薄膜
よりなり、図１４に示した装置におけるメサ領域３８の
幅Ｗ＝２μｍに比べ薄くなっている。ｎ型炭化珪素半導
体薄膜層７の結晶型は、ｐ型炭化珪素半導体層３の結晶
型と同じであり、例えば６Ｈ−ＳｉＣとなっている。こ
の他にも４Ｈ−ＳｉＣであったり、３Ｃ−ＳｉＣであっ
てもよい。又、ｎ型炭化珪素半導体薄膜層７の不純物濃
度は、ｎ+ 型炭化珪素半導体基板１およびｎ+ 型ソース
領域４の不純物濃度より低くなっている。
【００３２】さらに、溝６内でのｎ型炭化珪素半導体薄
膜層７の表面と溝６の底面６ｂにはゲート絶縁膜８が形
成されている。溝６内におけるゲート絶縁膜８の内側に
はゲート電極層９が充填されている。ゲート電極層９は
絶縁膜１０にて覆われている。ｎ+ 型ソース領域４の表
面および低抵抗ｐ型炭化珪素領域５の表面には第１の電
極層としてのソース電極層１１が形成されている。ｎ+
型炭化珪素半導体基板１の表面（半導体基板１３の裏
面）には、第２の電極層としてのドレイン電極層１２が
形成されている。
膜層７の表面と溝６の底面６ｂにはゲート絶縁膜８が形
成されている。溝６内におけるゲート絶縁膜８の内側に
はゲート電極層９が充填されている。ゲート電極層９は
絶縁膜１０にて覆われている。ｎ+ 型ソース領域４の表
面および低抵抗ｐ型炭化珪素領域５の表面には第１の電
極層としてのソース電極層１１が形成されている。ｎ+
型炭化珪素半導体基板１の表面（半導体基板１３の裏
面）には、第２の電極層としてのドレイン電極層１２が
形成されている。
【００３３】この溝ゲート型パワーＭＯＳＦＥＴの動作
としては、ゲート電極層９に正の電圧を印加することに
より、ｎ型炭化珪素半導体薄膜層７に蓄積型チャネルを
誘起させ、ソース電極層１１とドレイン電極層１２との
間にキャリアが流れる。つまり、ｎ型炭化珪素半導体薄
膜層７がチャネル形成領域となる。
としては、ゲート電極層９に正の電圧を印加することに
より、ｎ型炭化珪素半導体薄膜層７に蓄積型チャネルを
誘起させ、ソース電極層１１とドレイン電極層１２との
間にキャリアが流れる。つまり、ｎ型炭化珪素半導体薄
膜層７がチャネル形成領域となる。
【００３４】このように、ＭＯＳＦＥＴ動作モードとし
てチャネルを誘起させる蓄積モードとすることで、導電
型を反転させてチャネルを誘起する反転モードのＭＯＳ
ＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作さ
せることができるとともに、チャネル移動度を大きくす
ることができ、低電流損失で閾値電圧が低くなる。又、
ゲート電圧無印加時のソース・ドレイン電流制御は、ｐ
型炭化珪素半導体層３（ボディー層）とｎ型炭化珪素半
導体薄膜層７（チャネル形成層）により形成されるｐｎ
接合の空乏層の広がりにより行う。ノーマリオフ特性は
ｎ型炭化珪素半導体薄膜層７を完全に空乏化することで
達成することができる。さらに、ｐ型炭化珪素半導体層
３（ボディー層）とｎ- 型炭化珪素半導体層２（ドリフ
ト層）はｐｎ接合を形成するため、素子の耐圧はソース
電極に固定されたｐ型炭化珪素半導体層３とｎ- 型炭化
珪素半導体層２との間のｐｎ接合のアバランシェブレー
クダウンで決まるように設計できるため、破壊耐量を大
きくできる。
てチャネルを誘起させる蓄積モードとすることで、導電
型を反転させてチャネルを誘起する反転モードのＭＯＳ
ＦＥＴに比べ、低いゲート電圧でＭＯＳＦＥＴを動作さ
せることができるとともに、チャネル移動度を大きくす
ることができ、低電流損失で閾値電圧が低くなる。又、
ゲート電圧無印加時のソース・ドレイン電流制御は、ｐ
型炭化珪素半導体層３（ボディー層）とｎ型炭化珪素半
導体薄膜層７（チャネル形成層）により形成されるｐｎ
接合の空乏層の広がりにより行う。ノーマリオフ特性は
ｎ型炭化珪素半導体薄膜層７を完全に空乏化することで
達成することができる。さらに、ｐ型炭化珪素半導体層
３（ボディー層）とｎ- 型炭化珪素半導体層２（ドリフ
ト層）はｐｎ接合を形成するため、素子の耐圧はソース
電極に固定されたｐ型炭化珪素半導体層３とｎ- 型炭化
珪素半導体層２との間のｐｎ接合のアバランシェブレー
クダウンで決まるように設計できるため、破壊耐量を大
きくできる。
【００３５】又、ｐ型炭化珪素半導体層３の不純物濃度
とｎ型炭化珪素半導体薄膜層７の不純物濃度とを独立に
制御することで、高耐圧、低電流損失で閾値電圧が低い
ＭＯＳＦＥＴとなる。特に、チャネルを形成するｎ型炭
化珪素半導体薄膜層７の不純物濃度を低くすることで、
キャリアが流れる時の不純物散乱の影響が小さくなり、
チャネル移動度を大きくすることができる。ソース・ド
レイン間耐圧は、ｎ-型炭化珪素半導体層２、ｐ型炭化
珪素半導体層３の不純物濃度及びその膜厚で主に支配さ
れるので、ｐ型炭化珪素半導体層３の不純物濃度を上げ
て、高抵抗半導体層と半導体領域に挟まれた距離Ｌを短
くすることができ、高耐圧性を維持しながら、チャネル
長を短くすることができる。そのため、チャネル抵抗を
飛躍的に低減でき、ソース・ドレイン間のオン抵抗を低
減することができる。
とｎ型炭化珪素半導体薄膜層７の不純物濃度とを独立に
制御することで、高耐圧、低電流損失で閾値電圧が低い
ＭＯＳＦＥＴとなる。特に、チャネルを形成するｎ型炭
化珪素半導体薄膜層７の不純物濃度を低くすることで、
キャリアが流れる時の不純物散乱の影響が小さくなり、
チャネル移動度を大きくすることができる。ソース・ド
レイン間耐圧は、ｎ-型炭化珪素半導体層２、ｐ型炭化
珪素半導体層３の不純物濃度及びその膜厚で主に支配さ
れるので、ｐ型炭化珪素半導体層３の不純物濃度を上げ
て、高抵抗半導体層と半導体領域に挟まれた距離Ｌを短
くすることができ、高耐圧性を維持しながら、チャネル
長を短くすることができる。そのため、チャネル抵抗を
飛躍的に低減でき、ソース・ドレイン間のオン抵抗を低
減することができる。
【００３６】次に、溝ゲート型パワーＭＯＳＦＥＴの製
造工程を、図２〜図８を用いて説明する。まず、図２に
示すように、ｎ+ 型炭化珪素半導体基板１を用意し、そ
の表面にｎ- 型炭化珪素半導体層２をエピタキシャル成
長し、さらにｎ- 型炭化珪素半導体層２上にｐ型炭化珪
素半導体層３をエピタキシャル成長する。このようにし
て、ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導
体層２とｐ型炭化珪素半導体層３とからなる半導体基板
１３が形成される。
造工程を、図２〜図８を用いて説明する。まず、図２に
示すように、ｎ+ 型炭化珪素半導体基板１を用意し、そ
の表面にｎ- 型炭化珪素半導体層２をエピタキシャル成
長し、さらにｎ- 型炭化珪素半導体層２上にｐ型炭化珪
素半導体層３をエピタキシャル成長する。このようにし
て、ｎ+ 型炭化珪素半導体基板１とｎ- 型炭化珪素半導
体層２とｐ型炭化珪素半導体層３とからなる半導体基板
１３が形成される。
【００３７】次に、図３に示すように、ｐ型炭化珪素半
導体層３の表層部の所定領域に、ｎ + 型ソース領域４
を、例えば窒素のイオン注入により形成する。さらに、
ｐ型炭化珪素半導体層３の表層部の別の所定領域に低抵
抗ｐ型炭化珪素領域５を、例えばアルミニウムのイオン
注入により形成する。
導体層３の表層部の所定領域に、ｎ + 型ソース領域４
を、例えば窒素のイオン注入により形成する。さらに、
ｐ型炭化珪素半導体層３の表層部の別の所定領域に低抵
抗ｐ型炭化珪素領域５を、例えばアルミニウムのイオン
注入により形成する。
【００３８】そして、図４に示すように、ｎ+ 型ソース
領域４及びｐ型炭化珪素半導体層３を共に貫通してｎ-
型炭化珪素半導体層２に達する溝６を形成する。さら
に、図５に示すように、溝６の側面６ａにｎ型炭化珪素
半導体薄膜層７を形成する。つまり、溝６の内壁におけ
るｎ+ 型ソース領域４、ｐ型炭化珪素半導体層３および
ｎ- 型炭化珪素半導体層２の表面に延びるｎ型炭化珪素
半導体薄膜層７を形成する。ここで、溝側面６ａのｎ型
炭化珪素半導体薄膜層７の不純物濃度は、ｎ+ 型炭化珪
素半導体基板１およびｎ+ 型ソース領域４の不純物濃度
より低く設定する。より具体的なｎ型炭化珪素半導体薄
膜層７の形成方法としては、ＣＶＤ法により、６Ｈ−Ｓ
ｉＣの上に６Ｈ−ＳｉＣの薄膜層７をホモエピタキシャ
ル成長させる。
領域４及びｐ型炭化珪素半導体層３を共に貫通してｎ-
型炭化珪素半導体層２に達する溝６を形成する。さら
に、図５に示すように、溝６の側面６ａにｎ型炭化珪素
半導体薄膜層７を形成する。つまり、溝６の内壁におけ
るｎ+ 型ソース領域４、ｐ型炭化珪素半導体層３および
ｎ- 型炭化珪素半導体層２の表面に延びるｎ型炭化珪素
半導体薄膜層７を形成する。ここで、溝側面６ａのｎ型
炭化珪素半導体薄膜層７の不純物濃度は、ｎ+ 型炭化珪
素半導体基板１およびｎ+ 型ソース領域４の不純物濃度
より低く設定する。より具体的なｎ型炭化珪素半導体薄
膜層７の形成方法としては、ＣＶＤ法により、６Ｈ−Ｓ
ｉＣの上に６Ｈ−ＳｉＣの薄膜層７をホモエピタキシャ
ル成長させる。
【００３９】引き続き、図６に示すように、半導体基板
１３およびｎ型炭化珪素半導体薄膜層７の表面と溝６の
底面６ｂにゲート絶縁膜８を形成する。そして、図７に
示すように、溝６内のゲート絶縁膜８の内側にゲート電
極層９を充填する。さらに、図８に示すように、ゲート
電極層９の上面に絶縁膜１０を形成する。その後、図１
に示すように、絶縁膜１０上を含むソース領域４と低抵
抗ｐ型炭化珪素領域５の上に、ソース電極層１１を形成
する。又、ｎ+ 型炭化珪素半導体基板１の表面に、ドレ
イン電極層１２を形成して、溝ゲート型パワーＭＯＳＦ
ＥＴを完成する。
１３およびｎ型炭化珪素半導体薄膜層７の表面と溝６の
底面６ｂにゲート絶縁膜８を形成する。そして、図７に
示すように、溝６内のゲート絶縁膜８の内側にゲート電
極層９を充填する。さらに、図８に示すように、ゲート
電極層９の上面に絶縁膜１０を形成する。その後、図１
に示すように、絶縁膜１０上を含むソース領域４と低抵
抗ｐ型炭化珪素領域５の上に、ソース電極層１１を形成
する。又、ｎ+ 型炭化珪素半導体基板１の表面に、ドレ
イン電極層１２を形成して、溝ゲート型パワーＭＯＳＦ
ＥＴを完成する。
【００４０】このように本実施の形態では、溝６の側面
６ａにｎ型炭化珪素半導体薄膜層７を配置し、このｎ型
炭化珪素半導体薄膜層７に対しゲート絶縁膜８を介して
ゲート電極層９を設けたので、チャネル形成領域となる
ｎ型炭化珪素半導体薄膜層７をｐ型炭化珪素半導体層３
とは独立して濃度調整でき、高耐圧、低電流損失で閾値
電圧を低くできる。又、チャネルを形成するｎ型炭化珪
素半導体薄膜層７の不純物濃度は低く、さらに、その膜
厚を１０００〜５０００Å程度に薄くすることにより、
高温条件下であっても、ソース・ドレイン間のリーク電
流を小さくすることができる。
６ａにｎ型炭化珪素半導体薄膜層７を配置し、このｎ型
炭化珪素半導体薄膜層７に対しゲート絶縁膜８を介して
ゲート電極層９を設けたので、チャネル形成領域となる
ｎ型炭化珪素半導体薄膜層７をｐ型炭化珪素半導体層３
とは独立して濃度調整でき、高耐圧、低電流損失で閾値
電圧を低くできる。又、チャネルを形成するｎ型炭化珪
素半導体薄膜層７の不純物濃度は低く、さらに、その膜
厚を１０００〜５０００Å程度に薄くすることにより、
高温条件下であっても、ソース・ドレイン間のリーク電
流を小さくすることができる。
【００４１】これまで述べた構成の他にも、例えば、ｎ
+ 型ソース領域４と低抵抗ｐ型炭化珪素領域５に形成さ
れるソース電極は、異なる材料でもよい。又、低抵抗ｐ
型炭化珪素領域５は省略も可能であり、この場合ソース
電極層１１はｎ+ 型ソース領域４とｐ型炭化珪素半導体
層３に接するように形成される。又、ソース電極層１１
は、少なくともｎ+ 型ソース領域４の表面に形成されて
いればよい。
+ 型ソース領域４と低抵抗ｐ型炭化珪素領域５に形成さ
れるソース電極は、異なる材料でもよい。又、低抵抗ｐ
型炭化珪素領域５は省略も可能であり、この場合ソース
電極層１１はｎ+ 型ソース領域４とｐ型炭化珪素半導体
層３に接するように形成される。又、ソース電極層１１
は、少なくともｎ+ 型ソース領域４の表面に形成されて
いればよい。
【００４２】さらに、上述した例では、ｎチャネル縦型
ＭＯＳＦＥＴに適用した場合について説明したが、図１
においてｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯ
ＳＦＥＴにおいても、同じ効果が得られる。
ＭＯＳＦＥＴに適用した場合について説明したが、図１
においてｐ型とｎ型を入れ替えた、ｐチャネル縦型ＭＯ
ＳＦＥＴにおいても、同じ効果が得られる。
【００４３】さらには、図１では、溝６は基板表面に対
し側面６ａが９０°となっているが、図９に示すよう
に、溝６の側面６ａと基板表面のなす角度は必ずしも９
０°でなくてもよい。又、溝６は、底面を有しないＶ字
形でもよい。
し側面６ａが９０°となっているが、図９に示すよう
に、溝６の側面６ａと基板表面のなす角度は必ずしも９
０°でなくてもよい。又、溝６は、底面を有しないＶ字
形でもよい。
【００４４】尚、溝６の側面と基板１３表面のなす角度
は、チャネル移動度が大きくなるように設計することに
より、よりよい効果が得られる。又、図１０に示すよう
に、ゲート電極層９の上部が、ｎ+ 型ソース領域４の上
方に延びる形状であってもよい。本構成とすることで、
ｎ+ 型ソース領域４とｎ型炭化珪素半導体薄膜層７に誘
起されたチャネルとの接続抵抗を低減することができ
る。
は、チャネル移動度が大きくなるように設計することに
より、よりよい効果が得られる。又、図１０に示すよう
に、ゲート電極層９の上部が、ｎ+ 型ソース領域４の上
方に延びる形状であってもよい。本構成とすることで、
ｎ+ 型ソース領域４とｎ型炭化珪素半導体薄膜層７に誘
起されたチャネルとの接続抵抗を低減することができ
る。
【００４５】さらに、図１１に示すように、ゲート絶縁
膜８の厚さは、チャネルが形成されるｎ型炭化珪素半導
体薄膜層７の中央部と下端でほぼ等しく、かつｎ型炭化
珪素半導体薄膜層７の下端より下までゲート電極層９が
延びている構造であってもよい。本構成とすることでｎ
型炭化珪素半導体薄膜層７に誘起されたチャネルとドレ
イン領域との接続抵抗を低減することができる。
膜８の厚さは、チャネルが形成されるｎ型炭化珪素半導
体薄膜層７の中央部と下端でほぼ等しく、かつｎ型炭化
珪素半導体薄膜層７の下端より下までゲート電極層９が
延びている構造であってもよい。本構成とすることでｎ
型炭化珪素半導体薄膜層７に誘起されたチャネルとドレ
イン領域との接続抵抗を低減することができる。
【００４６】さらには、図１２に示すように実施しても
よい。つまり、図１０に示したようにゲート電極層９の
上部がｎ+ 型ソース領域４の上方に延びる形状であっ
て、かつ、図１１に示したようにｎ型炭化珪素半導体薄
膜層７の下端より下までゲートゲート電極層９が延びて
いる構造であってもよい。
よい。つまり、図１０に示したようにゲート電極層９の
上部がｎ+ 型ソース領域４の上方に延びる形状であっ
て、かつ、図１１に示したようにｎ型炭化珪素半導体薄
膜層７の下端より下までゲートゲート電極層９が延びて
いる構造であってもよい。
【００４７】又、ｎ型炭化珪素半導体薄膜層７とｐ型炭
化珪素半導体層３とは異なる結晶型でもよく、例えば、
ｐ型炭化珪素半導体層３を６ＨのＳｉＣ、ｎ型炭化珪素
半導体薄膜層７を４ＨのＳｉＣとしてキャリアが流れる
方向の移動度を大きくすることにより低電流損失のＭＯ
ＳＦＥＴが得られる。
化珪素半導体層３とは異なる結晶型でもよく、例えば、
ｐ型炭化珪素半導体層３を６ＨのＳｉＣ、ｎ型炭化珪素
半導体薄膜層７を４ＨのＳｉＣとしてキャリアが流れる
方向の移動度を大きくすることにより低電流損失のＭＯ
ＳＦＥＴが得られる。
【００４８】さらに、本発明の主旨を逸脱しない範囲で
の変形も含むことは言うまでもない。
の変形も含むことは言うまでもない。
【００４９】
【発明の効果】以上詳述したようにこの発明によれば、
高耐圧、低損失、低閾値電圧、低リーク電流な装置とす
ることができる優れた効果を発揮する。
高耐圧、低損失、低閾値電圧、低リーク電流な装置とす
ることができる優れた効果を発揮する。
【図１】 実施の形態を説明するためのｎチャネル溝型
ＳｉＣ・ＭＯＳＦＥＴの断面構造模式図。
ＳｉＣ・ＭＯＳＦＥＴの断面構造模式図。
【図２】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図３】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図４】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図５】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図６】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図７】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図８】 ｎチャネル溝型ＳｉＣ・ＭＯＳＦＥＴの製造
工程を説明するための断面図。
工程を説明するための断面図。
【図９】 応用例を説明するためのｎチャネル溝型Ｓｉ
Ｃ・ＭＯＳＦＥＴの断面構造模式図。
Ｃ・ＭＯＳＦＥＴの断面構造模式図。
【図１０】 応用例を説明するためのｎチャネル溝型Ｓ
ｉＣ・ＭＯＳＦＥＴの断面構造模式図。
ｉＣ・ＭＯＳＦＥＴの断面構造模式図。
【図１１】 応用例を説明するためのｎチャネル溝型Ｓ
ｉＣ・ＭＯＳＦＥＴの断面構造模式図。
ｉＣ・ＭＯＳＦＥＴの断面構造模式図。
【図１２】 応用例を説明するためのｎチャネル溝型Ｓ
ｉＣ・ＭＯＳＦＥＴの断面構造模式図。
ｉＣ・ＭＯＳＦＥＴの断面構造模式図。
【図１３】 従来の炭化珪素溝ゲート型パワーＭＯＳＦ
ＥＴの断面構造模式図。
ＥＴの断面構造模式図。
【図１４】 従来の炭化珪素縦型パワーＭＯＳＦＥＴの
断面構造模式図。
断面構造模式図。
１…低抵抗半導体層としてのｎ+ 型炭化珪素半導体基
板、２…高抵抗半導体層としてのｎ- 型炭化珪素半導体
層、３…第１の半導体層としてのｐ型炭化珪素半導体
層、４…半導体領域としてのｎ+ 型ソース領域、６…
溝、６ａ…側面、６ｂ…底面、７…第２の半導体層とし
てのｎ型炭化珪素半導体薄膜層、８…ゲート絶縁膜、９
…ゲート電極層、１１…第１の電極層としてのソース電
極層、１２…第２の電極層としてのドレイン電極層、１
３…半導体基板
板、２…高抵抗半導体層としてのｎ- 型炭化珪素半導体
層、３…第１の半導体層としてのｐ型炭化珪素半導体
層、４…半導体領域としてのｎ+ 型ソース領域、６…
溝、６ａ…側面、６ｂ…底面、７…第２の半導体層とし
てのｎ型炭化珪素半導体薄膜層、８…ゲート絶縁膜、９
…ゲート電極層、１１…第１の電極層としてのソース電
極層、１２…第２の電極層としてのドレイン電極層、１
３…半導体基板
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平７−131016（ＪＰ，Ａ) 特開 昭58−184767（ＪＰ，Ａ) 特開 平２−91976（ＪＰ，Ａ) 特開 平２−15677（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (5)
- 【請求項１】 第１導電型の低抵抗半導体層と第１導電
型の高抵抗半導体層と第２導電型の第１の半導体層とが
順に積層されることにより構成され、単結晶炭化珪素よ
りなる半導体基板と、 前記第１の半導体層内の表層部の所定領域に形成された
第１導電型の半導体領域と、 前記半導体領域と前記第１の半導体層を貫通し前記高抵
抗半導体層に達する溝と、 前記溝の側面における前記半導体領域と前記第１の半導
体層と前記高抵抗半導体層の表面に延設され、炭化珪素
の薄膜よりなる第１導電型の第２の半導体層と、 少なくとも前記溝内における前記第２の半導体層の表面
に形成されたゲート絶縁膜と、 前記溝内における前記ゲート絶縁膜の内側に形成された
ゲート電極層と、 前記第１の半導体層の表面および前記半導体領域の表面
の一部のうちの少なくとも前記半導体領域の一部の表面
に形成された第１の電極層と、 前記低抵抗半導体層の表面に形成された第２の電極層と
を備えたことを特徴とする炭化珪素半導体装置。 - 【請求項２】 前記第２の半導体層の結晶型が、前記第
１の半導体層の結晶型と同じであることを特徴とする請
求項１に記載の炭化珪素半導体装置。 - 【請求項３】 前記半導体基板と第２の半導体層とが六
方晶系炭化珪素よりなることを特徴とする請求項１又は
２に記載の炭化珪素半導体装置。 - 【請求項４】 前記半導体基板における前記半導体領域
が形成される基板表面を略（０００１）カーボン面とし
たことを特徴とする請求項１〜３のいずれか１項に記載
の炭化珪素半導体装置。 - 【請求項５】 前記第２の半導体層の不純物濃度は、前
記低抵抗半導体層および前記半導体領域の不純物濃度よ
り低いことを特徴とする請求項１〜４のいずれか１項に
記載の炭化珪素半導体装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948795A JP3307184B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置 |
| KR1019960038644A KR100199997B1 (ko) | 1995-09-06 | 1996-09-06 | 탄화규소 반도체장치 |
| DE19636302A DE19636302C2 (de) | 1995-09-06 | 1996-09-06 | Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung |
| FR9610880A FR2738394B1 (fr) | 1995-09-06 | 1996-09-06 | Dispositif a semi-conducteur en carbure de silicium, et son procede de fabrication |
| US08/893,221 US5976936A (en) | 1995-09-06 | 1997-07-15 | Silicon carbide semiconductor device |
| US08/938,805 US6020600A (en) | 1995-09-06 | 1997-09-26 | Silicon carbide semiconductor device with trench |
| US09/265,582 US6573534B1 (en) | 1995-09-06 | 1999-03-10 | Silicon carbide semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22948795A JP3307184B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0974193A JPH0974193A (ja) | 1997-03-18 |
| JP3307184B2 true JP3307184B2 (ja) | 2002-07-24 |
Family
ID=16892941
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22948795A Expired - Lifetime JP3307184B2 (ja) | 1995-09-06 | 1995-09-06 | 炭化珪素半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3307184B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112007001860T5 (de) | 2006-08-08 | 2009-06-10 | Japan Fine Ceramics Center, Nagoya | Siliziumcarbidhalbleitervorrichtung und Verfahren zu deren Herstellung |
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| US6054752A (en) * | 1997-06-30 | 2000-04-25 | Denso Corporation | Semiconductor device |
| JP4192281B2 (ja) | 1997-11-28 | 2008-12-10 | 株式会社デンソー | 炭化珪素半導体装置 |
| JPH11251592A (ja) * | 1998-01-05 | 1999-09-07 | Denso Corp | 炭化珪素半導体装置 |
| JP5101030B2 (ja) * | 2006-04-10 | 2012-12-19 | 三菱電機株式会社 | トレンチ型ｍｏｓｆｅｔ及びその製造方法 |
| JP4900212B2 (ja) * | 2007-11-30 | 2012-03-21 | 株式会社デンソー | 炭化珪素半導体装置とその製造方法 |
| WO2012017798A1 (ja) * | 2010-08-03 | 2012-02-09 | 住友電気工業株式会社 | 半導体装置およびその製造方法 |
| US8772788B2 (en) | 2011-05-30 | 2014-07-08 | Panasonic Corporation | Semiconductor element and method of manufacturing thereof |
| US8686439B2 (en) | 2011-06-27 | 2014-04-01 | Panasonic Corporation | Silicon carbide semiconductor element |
| JP2013131512A (ja) | 2011-12-20 | 2013-07-04 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| JP2013145770A (ja) | 2012-01-13 | 2013-07-25 | Sumitomo Electric Ind Ltd | 半導体装置およびその製造方法 |
| US9087894B2 (en) | 2012-02-10 | 2015-07-21 | Panasonic Intellectual Property Management Co., Ltd. | Semiconductor device and method of manufacturing the device |
| JP6146146B2 (ja) * | 2013-06-07 | 2017-06-14 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| JP6741419B2 (ja) | 2015-12-11 | 2020-08-19 | 株式会社アムコー・テクノロジー・ジャパン | 半導体パッケージおよびその製造方法 |
| JP7184681B2 (ja) * | 2019-03-18 | 2022-12-06 | 株式会社東芝 | 半導体装置およびその制御方法 |
| CN114843347A (zh) * | 2022-07-04 | 2022-08-02 | 香港中文大学（深圳） | 一种高沟道迁移率的碳化硅mosfet及其制备方法 |
| CN118738084A (zh) * | 2023-03-29 | 2024-10-01 | 广州华瑞升阳投资有限公司 | 一种半导体元件 |
-
1995
- 1995-09-06 JP JP22948795A patent/JP3307184B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE112007001860T5 (de) | 2006-08-08 | 2009-06-10 | Japan Fine Ceramics Center, Nagoya | Siliziumcarbidhalbleitervorrichtung und Verfahren zu deren Herstellung |
| DE112007001860B4 (de) | 2006-08-08 | 2018-02-08 | Japan Fine Ceramics Center | Siliziumcarbidhalbleitervorrichtung und Verfahren zu deren Herstellung |
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| Publication number | Publication date |
|---|---|
| JPH0974193A (ja) | 1997-03-18 |
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