KR20120053544A - 탄화규소 소자들 및 그 제조방법들 - Google Patents

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Abstract

하이브리드 채널을 가지는 MOS 채널 소자들 및 그러한 소자들의 제조 방법이 제공된다. 대표적인 소자들은 탄화규소의 하이브리드 웰 영역, 예를 들어 에피택셜하게 형성된 영역 및 주입된 영역들을 포함하는 탄화규소의 웰 영역,을 포함하는 종형 전력 MOSFET들을 포함하고, 그러한 소자들의 제조방법이 제공된다. 상기 하이브리드 웰 영역은 p-타입 탄화규소 에피택셜 층에 있는 주입된 p-타입 탄화규소 웰 영역 부분, 상기 주입된 p-타입 탄화규소 웰 영역 부분과 콘택하고 상기 p-타입 에피택셜 층의 표면까지 신장하는 주입된 p-타입 탄화규소 콘택 부분 및/또는 상기 MOSFET의 p-타입 채널 영역에 해당하는 에피택셜 p-타입 탄화규소 부분, 상기 에피택셜 p-타입 탄화규소 웰 부분의 적어도 일부를 포함할 수 있다.

Description

탄화규소 소자들 및 그 제조방법들{Silicon carbide devices and fabricating methods therefor}
본 발명은 전력 소자들의 제조방법들 및 그에 의한 소자들에 관한 것이고, 더욱 상세하게는 탄화규소 전력 소자들 및 탄화규소 전력 소자들의 제조방법들에 관한 것이다.
전력 소자(power device)들은 고전류를 흐르게 하고 및 고전압을 뒷받침하기 위해 널리 사용된다. 최근의 전력 소자들은 일반적으로 단결정 규소 반도체 물질로부터 제조된다. 널리 사용되는 전력 소자의 하나는 전력 금속 산화물 반도체 전계 효과 트랜지스터(MOSFET)이다. 전력 MOSFET에서는, 반도체 표면으로부터 개재된 절연체에 의해 분리된 게이트 전극에 컨트롤 신호가 공급되는데, 상기 절연체는 이산화규소일 수 있으나 이산화규소에 한정되지는 않는다. 바이폴라 트랜지스터 동작에서 사용되는 소수의 캐리어 인젝션이 존재하지 않고, 다수의 캐리어들의 이동을 통해서 통전(current conduction)이 발생한다. 전력 MOSFET들은 탁월한 안정 동작 영역을 제공할 수 있고, 단위 셀 구조에서 평행할 수 있다.
당업자들에게 널리 알려진 것처럼, 전력 MOSFET들은 횡형(lateral) 구조 또는 종형(vertical) 구조를 포함할 수 있다. 횡형 구조에서는, 드레인, 게이트 및 소스 단자들이 기판의 동일 평면 상에 위치한다. 이와 달리, 종형 구조에서는, 소스 및 드레인은 기판의 반대쪽 평면들 상에 위치한다.
널리 사용되는 실리콘 전력 MOSFET의 하나는 이중 확산(double diffusion) 공정을 사용하여 제조되는 이중 확산 MOSFET(DMOSFET)이다. 이러한 소자들에서는, p 베이스 영역 및 n+ 소스 영역은 마스크에서 통상의 개구부(opening)을 통해 확산된다.
상기 p 베이스 영역은 n+ 소스 영역보다 더 깊게 구동된다. 상기 p 베이스 및 n+ 소스 영역들 사이의 횡형 확산에서의 차이는 표면 채널 영역을 형성한다. DMOSFET들을 포함하는 전력 MOSFET들의 개관은 1996년 PWS 출판사가 출판하고 B.J.Baliga가 저술한 "Power Semiconductor Devices"라는 제목의 교재에서 찾을 수 있는데, 특히 "Power MOSFET"라는 제목의 제7장에서 찾을 수 있다. 상기 내용들은 여기에서 참고로 인용되어 통합된다.
전력 소자들에서 최근의 개발 노력들은 전력 소자에서 탄화규소(SiC) 소자들을 사용하는 연구를 또한 포함한다. 규소에 대비하여 탄화규소는 넓은 밴드갭, 더 낮은 유전상수, 높은 항복전계강도(breakdown field strength), 높은 열전도도 및 높은 포화전자표류속도를 가진다. 이러한 특징들은 탄화규소 전력소자들을 통상적인 규소계 전력 소자들보다 더 높은 온도, 더 높은 전력 레벨 및 더 낮은 비저항(specific on-resistance)에서 동작할 수 있게 한다. 규소 소자들에 대비한 탄화규소 소자들의 우수성에 대한 이론적 분석은 "Comparison of 6H-SiC, 3C-SiC and Si for Power Devices"라는 제목으로 Bhatnagar 등이 저술한 출판물(IEEE Transaction on Electron Devices, Vol.40, 1993, pp. 645-655)에 수록되어 있다. 탄화규소로 제조된 전력 MOSFET는 Plamour가 발명하고 본 발명의 출원인에게 양도된 "Power MOSFET in Silicon Carbide"라는 명칭의 미국 특허 5,506,421에 기술된다.
이러한 잠재적인 이점들에도 불구하고, 탄화규소로 전력 MOSFET들을 포함한 전력 소자들을 제조하는 것은 어려울 수 있다. 예를 들어, 앞서 설명한 것처럼, 이중-확산 MOSFET(DMOSFET)는 p-베이스 영역이 n+ 소스보다 더 깊게 구동되는 이중 확산 공정을 사용하여 일반적으로 규소로 제조된다. 불행하게도, 탄화규소에서는, 통상적인 p- 및 n-타입 도펀트들의 확산 계수들이 규소에 대비하여 작고, 따라서 적절한 확산 시간 및 온도를 사용하여 p-베이스 및 n+ 소스 영역들의 필요한 깊이들을 확보하는 것이 어려울 수 있다. p-베이스 및 n+소스에 주입하기 위하여 이온 주입이 또한 사용될 수 있다. 예를 들어, Shenoy 등에 의한 "High-Voltage Double-Implanted Power MOSFET's in 6H-SiC"(IEEE Electron Device Letters, Vol.18, No.3, March 1997, pp.93-95)을 참조할 수 있다. 그러나, 이온 주입된 영역들의 깊이와 측방향 정도를 조절하는 것은 어려울 수 있다. 더욱이, 소스 영역을 둘러싸는 표면 채널을 형성하는 필요성은 두 개의 분리된 주입 마스크들의 사용을 필요로 할 수 있다. 따라서, 소자 동작에 크게 영향을 줄 수 있는, p-베이스 및 소스 영역들을 서로 정렬하는 공정이 어려울 수 있다.
p-타입 주입를 사용하여 규소로 구성된 FET들을 형성하는 방법들은, 예를 들어, "Self-Aligned Method of Fabricating Silicon Carbide Power Devices by Implantation and Lateral Diffusion"이라는 명칭으로 공동 양도된 미국 특허 번호 6,107,142에 또한 기술되는데, 상기 발명의 명세서의 내용은 여기에서 전부 설명된 것처럼 여기에 인용하여 통합된다. 또한, PCT 국제공개번호 WO98/02916은 도핑된 p-타입 채널 영역층의 제조방법을 설명하는데, 상기 p-타입 채널 영역층은 측방향으로 반대측들(laterally opposite sides) 상에 전압-조절 반도체 소자를 제조하기 위한 탄화규소층으로 형성되는 도핑된 n-타입 영역들을 가진다. 마스킹 층은 저농도로(lightly) n-도핑된 탄화규소층의 상에 적용된다. 마스킹 층에 탄화규소층까지 신장되는 어퍼쳐(aperture)가 식각된다. N-타입 도펀트들이 탄화규소층의 상기 어퍼쳐로 정의되는 영역으로 주입되는데, 이는 상기 영역 아래의 탄화규소층의 표면 근처의 층에 n-타입의 높은 도핑농도를 얻기 위함이다. 상기 n-타입 도펀트들보다 탄화규소에서 상당히 더 높은 확산율을 가지는 P-타입 도펀트들은 상기 어퍼쳐에 의해 정의되는 탄화규소층의 영역으로 표면-근처 층의 도핑 타입을 유지할 정도로 주입된다. 그 다음 표면 근처의 층에 주입된 상기 p-타입 도펀트들이 저농도로 n-도핑된 탄화규소층의 둘러싼 영역들을 향해 확산해서 p-타입 도펀트들이 특징을 지우는 채널 영역층이 이러한 층과 탄화규소 층의 저농도로 n-도핑된 영역들 사이에서 고농도로 도핑된 n-타입 표면-근처층까지 측방향으로 형성될 정도의 온도에서 가열된다.
p-타입 이온주입를 사용하지 않고 형성되는 탄화규소 MOSFET들은 "Silicon Carbide Inversion MOSFET's"이라는 명칭으로 공동 양도된 미국 특허번호 6,429,041에서 기술되는데, 상기 발명의 명세서의 내용은 여기에서 전부 설명된 것처럼 여기에 인용하여 통합된다.
본 발명의 어떠한 실시예들은 드리프트 영역을 가지는 탄화규소 기판 상에 하이브리드 p-타입 탄화규소 웰 영역을 형성하는 단계를 포함하는 탄화규소 MOSFET 제조방법을 제공한다. 상기 하이브리드 p-타입 탄화규소 웰 영역은 p-타입 탄화규소 에피택셜 층에, 주입된(implanted) p-타입 탄화규소 웰 부분(portion); 상기 주입된 p-타입 탄화규소 웰 부분과 콘택하고 상기 p-타입 에피택셜 층의 표면까지 신장하는, 주입된 p-타입 탄화규소 콘택 부분; 및 MOSFET의 p-타입 채널 영역에 해당하는 에피택셜 p-타입 탄화규소 부분, 상기 에피택셜 p-타입 탄화규소 부분의 적어도 일부;를 포함하는 하이브리드 p-타입 탄화규소 웰 영역(region)을 포함한다.
상기 MOSFET의 제조방법은 또한 제1 n-타입 탄화규소 영역을 형성하는 단계를 포함한다. 제1 n-타입 탄화규소 영역은, 적어도 일부분, 상기 하이브리드 p-타입 탄화규소 웰 영역 내에 있다. 상기 MOSFET의 제조방법은 또한 n-타입 채널 영역을 제공하기 위하여, 상기 p-타입 채널 영역에 인접하고 상기 드리프트 영역까지 신장하는 제2 n-타입 탄화규소 영역을 형성하는 단계; 및 상기 제2 n-타입 탄화규소 상에 그리고 상기 제1 n-타입 탄화규소 영역의 적어도 일부 상에 게이트 절연체(gate dielectric)를 형성하는 단계;를 포함한다. 상기 게이트 절연체 상에 게이트 콘택이 형성된다. 상기 하이브리드 p-타입 탄화규소 웰 영역의 콘택 부분의 일부 및 상기 제1 n-타입 탄화규소 영역의 일부와 콘택하기 위하여 제1 콘택이 형성된다. 상기 기판 상에 제2 콘택이 형성된다.
상기 드리프트 영역이 n-타입 탄화규소 드리프트 영역인 본 발명의 다른 실시예들에서는, 하이브리드 p-타입 탄화규소 웰 영역을 형성하는 단계는, 상기 n-타입 탄화규소 드리프트 영역 상에 p-타입 탄화규소 에피택셜 층을 형성하는 단계; 상기 p-타입 탄화규소 에피택셜 층에, 상기 p-타입 에피택셜 층의 캐리어 농도보다 더 높은 캐리어 농도를 가지는, 매립 p-타입 탄화규소 영역을 형성하는 단계; 및 상기 p-타입 탄화규소 에피택셜 영역에, 상기 매립 p-타입 영역에서 상기 p-타입 탄화규소 에피택셜 층의 표면까지 신장하는, 제2 p-타입 탄화규소 영역을 형성하는 단계를 포함한다.
상기 매립 p-타입 탄화규소 영역을 형성하는 단계는, 상기 p-타입 탄화규소 에피택셜 층 상에 제1 이온 주입 마스크를 형성하는 단계; 및 상기 제1 이온 주입 마스크를 사용하여 상기 p-타입 에피택셜 층에 p-타입 도펀트들을 주입하는 단계;에 의해 제공될 수 있다. 상기 제1 이온 주입 마스크는 상기 매립 p-타입 탄화규소 영역의 위치에 해당하는 개구부를 가진다. 제1 n-타입 탄화규소 영역을 형성하는 단계는 상기 제1 이온 주입 마스크를사용하여 상기 p-타입 에피택셜 층에 n-타입 도펀트들을 주입하는 단계에 의해 제공될 수 있다.
본 발명의 부가적인 실시예들에서는, 제2 p-타입 탄화규소 영역을 형성하는 단계는 상기 p-타입 탄화규소 에피택셜 층 상에 제2 이온 주입 마스크를 형성하는 단계; 및 상기 제2 이온 주입 마스크를 사용하여 상기 p-타입 에피택셜 층에 p-타입 도펀트들을 주입하는 단계;에 의해 제공될 수 있다. 제2 이온 주입 마스크는 상기 제2 p-타입 탄화규소 영역의 위치에 해당하는 개구부를 가진다. 더욱이, 제2 n-타입 탄화규소 영역을 형성하는 단계는 상기 p-타입 탄화규소 에피택셜 층 상에 제3 이온 주입 마스크를 형성하는 단계; 및 상기 제3 이온 주입 마스크를 사용하여 상기 p-타입 에피택셜 층에 n-타입 도펀트들을 주입하는 단계;에 의해서 제공될 수 있다. 상기 제3 이온 주입 마스크는 상기 제2 n-타입 탄화규소 영역의 위치에 해당하는 개구부를 가진다.
본 발명의 추가적인 실시예들에서는, 상기 MOSFET의 제조방법은 상기 p-타입 에피택셜 층을 1200℃에서 1800℃까지의 온도에 노출시킴으로써 상기 주입된 n-타입 및 p-타입 도펀트들을 활성화(activating)시키는 단계를 포함한다. 상기 주입된 n-타입 및 p-타입 도펀트들을 활성화시키는 단계는 상기 p-타입 에피택셜 층의 노출된 부분들을 패시베이팅(passivating) 물질로 캐핑(capping)하는 단계 이후일 수 있다. 상기 게이트 절연체를 형성하는 단계는 상기 게이트 절연체를 제공하기 위하여 상기 패시베이팅 물질을 패터닝하는 단계에 의해 제공될 수 있다. 상기 탄화규소 소자 DMOSFET 주변에 전압 흡수 영역이 형성될 수 있다.
본 발명의 한층 더한 실시예들에서는, 상기 드리프트 영역은 상기 탄화규소 기판 상의 n-타입 탄화규소 에피택셜 층을 포함하고, 상기 p-타입 에피택셜 층은 상기 n-타입 탄화규소 에피택셜 층 상에 형성된다.
본 발명의 다른 실시예들에서, 탄화규소 전력소자의 제조방법은 n-타입 탄화규소 기판 상의 n-타입 탄화규소 드리프트 영역 상에, 제1 p-타입 탄화규소 에피택셜 층을 형성하는 단계; 상기 제1 p-타입 탄화규소 에피택셜 층에 적어도 하나의 채널 영역을 제공하기 위하여, 상기 제1 p-타입 탄화규소 에피택셜 층을 관통하고 상기 n-타입 탄화규소 드리프트 영역까지 신장하는, 적어도 하나의 n-타입 탄화규소의 제1 영역을 형성하는 단계; 상기 제1 p-타입 탄화규소 에피택셜 층에, 상기 n-타입 탄화규소의 제1 영역에 인접하고 이격된, 적어도 하나의 n-타입 탄화규소의 제2 영역을 형성하는 단계; 및 상기 제1 p-타입 탄화규소 에피택셜 층에 적어도 하나의 p-타입 탄화규소의 매립 영역을 형성하기 위하여, 상기 p-타입 탄화규소 에피택셜 층에 p-타입 도펀트들을 주입하는 단계;를 포함한다. 상기 적어도 하나의 매립 영역은, 상기 p-타입 탄화규소 에피택셜 층보다 더 높은 캐리어 농도를 가지고, 적어도 하나의 n-타입 탄화규소의 제2 영역과 상기 드리프트 영역 사이에 위치하고, 상기 적어도 하나의 n-타입 탄화규소의 제1영역 근처에서 상기 적어도 하나의 n-타입 탄화규소의 제2 영역의 측면과 실질적으로 정렬된다. 상기 적어도 하나의 n-타입 탄화규소의 제2 영역을 관통하여 적어도 하나의 p-타입 탄화규소의 매립 영역까지 신장하는 적어도 하나의 p-타입의 탄화규소의 콘택 영역을 형성하기 위하여 상기 p-타입 탄화규소 에피택셜 층에 p-타입 도펀트들이 주입된다. 상기 n-타입 탄화규소의 제1 영역 상에 그리고 상기 n-타입 탄화규소의 제2 영역의 적어도 일부 상에 게이트 절연체가 형성된다.
본 발명의 한층 더한 실시예들에서, 탄화규소 전력소자의 제조방법은 상기 게이트 절연체 상에 게이트 콘택을 형성하는 단계; 상기 p-타입 탄화규소의 콘택 영역의 일부 및 상기 n-타입 탄화규소의 제2 영역의 일부와 콘택하기 위하여 제1 콘택을 형성하는 단계; 및 상기 기판 상에 제2 콘택을 형성하는 단계를 포함한다.
본 발명의 어떠한 실시예들에서, 적어도 하나의 n-타입 탄화규소의 제2 영역을 형성하는 단계 및 적어도 하나의 매립 영역을 형성하기 위하여 상기 p-타입 탄화규소 에피택셜 층에 p-타입 도펀트들을 주입하는 단계는, 상기 적어도 하나의 n-타입 탄화규소의 제2 영역과 상기 적어도 하나의 매립 영역에 해당하는 개구부를 가지는, 제1 마스크 층을 상기 p-타입 에피택셜 층 상에 패터닝하는 단계; 상기 적어도 하나의 매립 영역을 제공하기 위하여 상기 패터닝된 제1 마스크 층을 사용하여 p-타입 도펀트들을 주입하는 단계; 및 상기 적어도 하나의 n-타입 탄화규소의 제2 영역을 제공하기 위하여 상기 패터닝된 제1 마스크 층을 사용하여 n-타입 도펀트들을 주입하는 단계를 포함한다. 상기 p-타입 탄화규소 에피택셜 층에 n-타입 도펀트들을 주입하는 단계 및 p-타입 도펀트들을 주입하는 단계 이후에 상기 주입된 n-타입 도펀트들 및 p-타입 도펀트들을 활성화시키는 단계가 있을 수 있다. 상기 주입된 n-타입 도펀트들 및 p-타입 도펀트들을 활성화시키는 단계는 상기 주입된 제1 p-타입 에피택셜 층을 1200℃에서 1800℃까지의 온도에 노출시키는 단계에 의해 제공될 수 있다. 상기 주입된 제1 p-타입 에피택셜 층을 노출시키는 단계는 상기 제1 p-타입 에피택셜 층의 노출된 부분들을 패시베이팅 물질로 캐핑하는 단계 이후일 수 있다. 상기 게이트 절연체를 형성하는 단계는 상기 게이트 절연체를 제공하기 위하여 상기 패시베이팅 물질을 패터닝하는 단계에 의해 제공될 수 있다.
본 발명의 한층 더한 실시예들에서, 적어도 하나의 p-타입 탄화규소의 콘택 영역을 형성하기 위하여 상기 p-타입 탄화규소 에피택셜 층에 p-타입 도펀트들을 주입하는 단계는, 상기 p-타입 탄화규소 에피택셜 층 상에, 상기 적어도 하나의 콘택 영역의 위치에 해당하는 개구부를 가지는, 제2 마스크 층을 형성하는 단계; 및 상기 제2 마스크 층을 사용하여 상기 p-타입 에피택셜 층에 p-타입 도펀트들을 주입하는 단계;에 의해 제공될 수 있다. 부가적으로, 적어도 하나의 n-타입 탄화규소 영역의 제2 영역을 형성하는 단계는, 상기 p-타입 탄화규소 에피택셜 층 상에, 적어도 하나의 n-타입 탄화규소의 제2 영역의 위치에 해당하는 개구부를 가지는, 제3 마스크 층을 형성하는 단계; 및 상기 제3 마스크 층을 사용하여 상기 p-타입 에피택셜 층에 n-타입 도펀트들을 주입하는 단계에 의해 제공될 수 있다.
탄화규소 전력 소자의 제조방법은 또한 탄화규소 소자의 주변에 전압 흡수 영역을 형성하는 단계를 포함할 수 있다. 상기 탄화규소 기판 상에, 상기 n-타입 드리프트 영역을 제공하는, n-타입 탄화규소 에피택셜 층이 또한 형성될 수 있다. 더욱이, 상기 매립 영역은 상기 드리프트 영역까지 신장할 수 있다.
본 발명의 추가적인 실시예들은 탄화규소 기판 상의 하이브리드 p-타입 탄화규소 웰 영역; 상기 하이브리드 p-타입 탄화규소 웰 영역에 있는 n-타입 탄화규소 소스 영역; 상기 n-타입 탄화규소 소스 영역에서 이격되고 인접하는 n-타입 탄화규소 채널 영역; 및 상기 n-타입 탄화규소 채널 영역 상에 그리고 상기 n-타입 탄화규소 소스 영역의 적어도 일부의 상에 위치한 게이트 절연체;를 포함하는 종형 탄화규소 MOSFET를 제공한다. 상기 게이트 절연체 상의 게이트 콘택이 제공된다. 상기 하이브리드 p-타입 탄화규소 웰 영역의 일부의 상에 그리고 상기 n-타입 탄화규소 소스 영역의 일부의 상에 제1 콘택이 제공된다. 상기 기판 상에 제2 콘택이 제공된다.
본 발명의 한층 더한 실시예들에서, 상기 하이브리드 p-타입 탄화규소 웰 영역은, p-타입 탄화규소 에피택셜 층에 위치한, 주입된 p-타입 탄화규소 웰 부분; 상기 주입된 p-타입 탄화규소 웰 부분과 접촉하고 상기 p-타입 에피택셜 층의 표면까지 신장하는, 주입된 p-타입 탄화규소 콘택 부분; 적어도 일부가 상기 MOSFET의 p-타입 채널 영역에 해당하는, 상기 p-타입 탄화규소 에피택셜 층의 에피택셜 p-타입 탄화규소 부분;을 포함한다. 상기 하이브리드 p-타입 탄화규소 웰 영역과 상기 기판 사이에 n-타입 에피택셜 층이 또한 제공될 수 있다.
본 발명의 어떠한 실시예들에서, 상기 n-타입 소스 영역과 상기 n-타입 채널 영역은 n-타입 도펀트들로 주입된 상기 p-타입 에피택셜 층의 영역들을 포함한다. 더욱이, 상기 탄화규소 소자 MOSFET 주변에 전압 흡수 영역이 제공될 수 있다. 상기 p-타입 에피택셜 층의 노출된 부분들 상에 패시베이팅 층이 또한 제공될 수 있다.
본 발명의 다른 실시예들에서, 종형 탄화규소 전력소자의 단위셀은 n-타입 탄화규소 기판 상의 n-타입 탄화규소 드리프트 영역 상에 위치한, 제1 p-타입 탄화규소 에피택셜 층; 상기 제1 p-타입 탄화규소 에피택셜 층을 관통하여 상기 n-타입 드리프트 영역까지 신장하는 적어도 하나의 n-타입 탄화규소의 제1 영역; 상기 n-타입 탄화규소의 제1 영역에서 이격되고 인접하는, 적어도 하나의 n-타입 탄화규소의 제2 영역; 및 상기 제1 p-타입 탄화규소 에피택셜 층에, 적어도 하나의 p-타입 탄화규소의 주입된 매립 영역;을 포함한다. 상기 적어도 하나의 주입된 매립 영역은, 상기 p-타입 탄화규소 에피택셜 층보다 더 높은 캐리어 농도를 가지고, 상기 적어도 하나의 n-타입 탄화규소의 제2 영역과 상기 드리프트 영역 사이에 위치하고, 상기 적어도 하나의 n-타입 탄화규소의 제1 영역에 인접하는 상기 적어도 하나의 n-타입 탄화규소의 제2 영역의 측면과 실질적으로 정렬된다. 상기 제1 p-타입 탄화규소 층에 위치한 상기 n-타입 탄화규소의 제1 영역의 위에(over) 그리고 상기 n-타입 탄화규소의 제2 영역의 적어도 일부 위에 게이트 절연체가 제공될 수 있다.
본 발명의 한층 더한 실시예들에서, 상기 단위셀은 상기 적어도 하나의 n-타입 탄화규소의 제2 영역을 관통하고 상기 적어도 하나의 p-타입 탄화규소의 매립 영역까지 신장하는, 적어도 하나의 p-타입 탄화규소의 콘택 영역을 포함한다. 추가적으로, 상기 게이트 절연체 상에 게이트 콘택이 제공될 수 있다. 상기 적어도 하나의 콘택 영역의 일부 그리고 상기 n-타입 탄화규소의 제2 영역의 일부와 콘택하기 위해 제1 콘택이 제공될 수 있다. 상기 기판 상에 제2 콘택이 제공될 수 있다.
본 발명의 부가적인 실시예들에서, 상기 제1 p-타입 탄화규소 에피택셜 층과 상기 기판 사이에 n-타입 에피택셜 층이 제공될 수 있다. 상기 n-타입 탄화규소의 제1 및 제2 영역들은 n-타입 도펀트들로 주입된 상기 제1 p-타입 에피택셜 층의 영역들일 수 있다. 상기 제1 p-타입 에피택셜 층에 트렌치가 제공될 수 있고, 상기 n-타입 탄화규소의 제1 영역은 상기 트렌치의 측벽과 인접하는 n-타입 탄화규소의 영역을 포함할 수 있다. 상기 제1 p-타입 에피택셜 층의 노출된 부분들 상에 패시베이팅 층이 제공될 수 있다. 상기 탄화규소 소자 주변에 전압 흡수 영역이 또한 제공될 수 있다.
본 발명의 한층 더한 실시예들은 제1 도전 타입의 하이브리드 탄화규소 웰 영역을 형성하는 단계에 의해 탄화규소 금속 산화물 반도체(MOS) 게이트 소자의 제조 방법 및 그러한 소자들을 제공한다. 상기 하이브리드 탄화규소 웰 영역을 형성하는 단계는, 제1 도전 타입의 제1 탄화규소 에피택셜 층을 형성하는 단계; 상기 탄화규소 에피택셜 층에 제1 도전 타입의 주입된 웰 부분을 제공하기 위하여, 상기 탄화규소 에피택셜 층에 이온을 주입하는 단계; 및 상기 주입된 웰 부분과 콘택하고 상기 에피택셜 층의 표면까지 신장하는 주입된 콘택 부분을 제공하기 위하여 상기 탄화규소 에피택셜 층에 이온들을 주입하는 단계;를 포함한다. 상기 하이브리드 탄화규소 웰 영역 내에 제2 도전 타입의 제1 탄화규소 영역이 적어도 일부 형성된다. 상기 웰 영역에 인접하고 상기 제1 탄화규소 영역에 이격된, 상기 제2 도전 타입의 제2 탄화규소 영역이 형성된다. 상기 제2 탄화규소 영역 상에 그리고 제1 탄화규소 영역의 적어도 일부의 상에 게이트 절연체가 형성되고, 상기 게이트 절연체 상에 게이트 콘택이 형성된다. 상기 에피택셜 층의 주입되지 않은 부분은 상기 소자의 채널 영역에 해당한다.
본 발명의 추가적인 실시예들에서, 상기 제1 도전 타입은 p-타입이고, 상기 제2 도전 타입은 n-타입이다. 본 발명의 다른 실시예들에서는, 상기 제1 도전 타입은 n-타입이고, 상기 제2 도전 타입은 p-타입이다.
본 발명의 어떠한 실시예들에서, 에피택셜 층은 상기 제2 도전 타입의 드리프트 영역 상에 형성되고, 그리고 전계 효과 트랜지스터(field effect transistor)를 제공하기 위하여 상기 탄화규소의 제1 영역은 상기 드리프트 영역까지 신장한다.
본 발명의 다른 실시예들에서, 에피택셜 층은 제1 도전 타입 탄화규소의 층 상에 형성되고, 절연된 게이트 바이폴라 트랜지스터를 제공하기 위하여 탄화규소의 제1 영역은 상기 제1 도전 타입 탄화규소의 층까지 신장한다. 상기 제1 도전 타입 탄화규소의 층은 탄화규소의 에피택셜 층일 수 있고 그리고/또는 탄화규소 기판일 수 있다.
본 발명에 따른 탄화규소 소자들 및 그 제조방법들에 의하면, 신뢰성이 있는 소자들을 확보할 수 있다.
도 1은 본 발명의 어떤 실시예들인 전력 MOSFET의 단면도이다.
도 2 내지 도 11은 본 발명의 어떤 실시예들인 도 1의 전력 MOSFET를 제조하는 방법들을 도해하는 단면도들이다.
도 12는 본 발명의 어떤 실시예들에 따른 절연된 게이트 바이폴라 트랜지스터들(IGBTs)의 단면도이다.
이제 본 발명은 발명의 실시예들을 도시한 첨부된 도면들을 참조하여 이하에서 더욱 상세하게 설명된다. 본 발명은, 그러나, 많은 다른 형태로 구체화될 수 있으며, 여기에서 설명되는 실시예들에 한정되어 해석되어서는 안된다. 오히려, 이러한 실시예들은 본 명세서가 철저하고 완전하며, 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다. 도면들에서는, 층들 및 영역들의 크기와 상대적인 크기들은 명확성을 위해 과장될 수 있다. 하나의 요소 또는 층이 다른 요소 또는 층 "상에", "에 연결되어" 또는 "에 결합되어" 위치한다고 언급될 때, 그것은 다른 요소 또는 층 바로 직접 상에, 에 연결되어 또는 결합되어 위치할 수 있거나, 중간에 개재되는 요소들 또는 층들이 존재할 수 있다. 이와는 달리, 하나의 요소가 다른 요소 또는 층 "바로 상에", "에 바로 연결되어" 또는 "에 바로 결합되어"라고 언급될 때는, 중간에 개재되는 요소들 또는 층들은 존재하지 않는다. 명세서에 걸쳐 동일한 참조번호는 동일한 요소들을 참조한다. 여기에서 사용되는 "및/또는" 이라는 용어는 관련되어 기재된 항목들의 하나 또는 그 이상의 어떠한 모든 조합들을 포함한다.
제1, 제2 등의 용어들이 여기에서 다양한 요소(element)들, 구성성분(componet)들, 영역들, 층들 및/또는 부분(section)들을 기술하기 위하여 사용되더라도 이러한 요소들, 구성성분들, 영역들, 층들 및/또는 부분들은 이러한 용어들에 의해 제한되어서는 안 된다는 것으로 이해될 수 있다. 이러한 용어들은 하나의 요소, 구성성분, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여 사용될 뿐이다. 따라서, 아래에서 기술되는 제1 요소, 구성성분, 영역, 층 또는 부분은 본 발명의 취지에서 벗어나지 않으면서 제2 요소, 구성성분, 영역, 층 또는 부분으로 명명될 수 있다.
본 발명의 실시예들은 여기에서 본 발명의 이상화된 실시예들을 개요적으로 도해하는 단면도들을 참조하여 설명된다. 그 결과, 도면들의 형태들로부터의 변동들, 결국, 예를 들어, 제조 기술들 및/또는 공차들의 변동들이 예상될 수 있다. 따라서, 본 발명의 실시예들은 여기에서 도해되는 영역들의 특별한 형태들에 한정하여 해석되어서는 안되고, 예를 들어, 제조에서 기인하는 형태들의 변동들을 포함하여야 한다. 예를 들어, 사각형으로 도해되는 주입 영역은 통상적으로 원형 또는 곡선의 형태들을 가질 수 있으며 그리고/또는 주입된 영역에서 주입 되지 않은 영역으로의 바이너리 변화보다는 경계에서 주입 농도의 구배를 가진다. 유사하게, 주입에 의해 형성되는 매립 영역은 상기 매립 영역과 표면을 통하여 상기 주입이 일어나는 상기 표면 사이의 영역에서의 어떠한 주입이 있을 수 있다. 따라서, 도면들에서 도해되는 영역들은 본질적으로 개요적이고, 그들의 형태들은 소자의 영역의 정확한 형태를 도해하기 위함이 아니고 본 발명의 범위를 한정하기 위함이 아니다.
본 발명의 실시예들은 다양한 층들/영역들에 대한 특정한 극성 도전 타입을 참고하여 설명된다. 그러나, 당업자들에게 이해되는 것처럼, 영역들/층들의 극성은 소자의 반대 극성을 제공하기 위하여 반대로 될 수 있다.
본 발명의 어떠한 실시예들은 탄화규소(silicon carbide)의 하이브리드 웰 영역을 포함하는 종형(vertical) 전력 MOSFET들 및/또는 IGBT들을 제공한다. 여기에서 사용되는 것처럼, "하이브리드 웰 영역"이라는 용어는 에피택셜하게 형성된 영역들과 주입된(implanted) 영역들 모두를 포함하는 탄화규소 소자의 웰 영역을 나타낸다. 당업자들에게 알려진 것처럼, 탄화규소의 도핑된 영역들은 에피택셜 성장 및/또는 주입을 통하여 형성될 수 있다. 예를 들어, 탄화규소의 p-타입 영역은 p-타입 도펀트가 존재하면서 에피택셜 성장을 통하여 형성될 수 있거나, 도핑되지 않은 p-타입 또는 n-타입 에피택셜 층에 p-타입 도펀트들의 주입을 통하여 형성될 수 있다. 따라서, "에피택셜 영역" 및 "주입된 영역"의 용어들은 구조적으로 탄화규소의 다른 영역들을 구별하고, 탄화규소의 영역들의 구조적인 특징들을 상술하는 것으로 그리고/또는 탄화규소의 그러한 영역들을 형성하는 방법들을 상술하는 것으로 여기에서 사용될 수 있다.
본 발명의 실시예들은 MOSFET들 및 IGBT들을 참조로 하여 설명되지만, 하이브리드 웰 영역들이 다른 소자들, 저농도로 도핑된 MOSFET(LDMOSFET)들 또는 다른 그러한 소자들,에서 사용될 수 있다. 따라서, 본 발명의 어떠한 실시예들은, MOSFET들 및/또는 IGBT들을 참조로 하여 여기에서 설명되는 것처럼, 하이브리드 웰 영역을 가지는 어떠한 MOS 게이트 소자(MOS gated device)를 포함할 수 있다.
이제 도 1을 참고하면, 종형 전력 MOSFET 및 종형 전력 MOSFET의 단위 셀의 실시예들이 도해된다. 종형 탄화규소 MOSFET들은 일반적으로 단위 셀로 반복된다는 것이 당업자들에 의해 이해될 수 있다. 그러한 단위 셀들은 라인 100a 와 100c 사이 또는 라인 100b 와 100c 사이에서 도해된다. 도해의 편의상, 두 개의 단위 셀 MOSFET이 설명되지만, 본 발명의 기술적 사상들에서 여전히 이득을 얻으면서, 당업자들에게 이해되는 것처럼 추가적인 단위 셀들이 하나의 MOSFET에, 일반적으로 수직인 방향들인, 한 방향 또는 두 방향으로 병합될 수 있다.
도 1에서 도시한 것처럼, 본 발명의 어떠한 실시예들의 MOSFET는 n+ 단결정 탄화규소 기판(10)을 포함한다. n- 탄화규소층(12)은 기판(10)의 제1면 상에 제공된다. p-타입 에피택셜 성장 탄화규소 영역(14)이 n-타입 층(12)상에 위치하고, p-웰(well) 영역을 제공할 수 있다. p+ 탄화규소의 매립 영역(18)이 탄화규소의 n+ 영역(20)의 아래로 p-웰 영역(14)에서 제공되는데, n+영역(20)도 p-타입 에피택셜 영역(14)에서 제공될 수 있다. n+ 영역(20)은 소자의 소스 영역을 제공할 수 있다. p++ 영역(19)은 p-웰 영역(14)의 하나의 면에서부터 매립 영역(18)까지 신장되고 콘택 영역을 제공할 수 있다. n-층(12)까지 신장하는 n-타입 탄화규소 영역(21)이 n+ 소스 영역(20)에서부터 이격되어 인접한다. n-타입 탄화규소 영역(21)은 n-타입 채널 영역을 제공할 수 있다. n+ 소스영역(20) 사이의 에피택셜 p-웰 영역(14)의 영역은 p-타입 탄화규소 채널 영역을 제공할 수 있다. SiO2와 같은 적합한 절연물질로 이루어진 게이트 절연층(22)은 채널 영역(21)를 가로질러(over) n+ 소스영역들(20)까지 신장한다. 게이트 콘택(26)은 채널 영역(21)의 반대편인 게이트층 상에 제공된다. 소스 콘택(24)은 p++ 콘택 영역들(19)과 n+ 소스 영역들(20) 사이에서 제공되고, 드레인 콘택(28)은 p-타입 에피택셜 영역(14)의 반대편인 기판(10)의 면 상에 제공된다.
본 발명의 어떠한 실시예들에서는, n- 탄화규소 기판(10)이 사용될 수 있고, 탄화규소 층(12)은 생략될 수 있다. n+ 에피택셜 층 및/또는 기판(10)의 후면(backside) 주입이 제공될 수 있고, 드레인 콘택(28)이 에피택셜 층/주입 영역 상에 제공될 수 있다. 따라서, 본 발명의 실시예들에 따른 MOS 게이트 및 하이브리드 웰 구조는 "METHODS OF FORMING POWER SEMICONDUCTOR DEVICES USING BOULE-GROWN SILICON CARBIDE DRIFT LAYERS AND POWER SEMICONDUCTOR DEVICES FORMED THEREBY"의 명칭으로 2003년 10월 16일에 출원되고 공동 양도된 미국 특허 출원 일련번호 10/686,795에서 기술된 소자들과 같은 소자들이 사용될 수 있는데, 상기 발명의 명세서의 내용은 여기에서 전부 설명된 것처럼 여기에 인용하여 통합된다.
p-타입 에피택셜 영역을 가로지르는 매립 p-타입 영역(18)의 증가된 도핑 농도는 n-타입 영역(14)과 드리프트 층(12) 사이에서 펀치쓰루를 방지할 수 있다. 매립 p-타입 영역은, 어떠한 실시예들에서는, n-타입 영역(20)과 드리프트 층(12) 사이에 위치한다. 더욱이, p-타입 영역(18)은 n-타입 채널 영역(21)에 인접한 n-타입 영역(20)의 측면(side)과 본질적으로 정렬될 수 있다. 특히, 본 발명의 어떠한 실시예들에서는, p-타입 영역(18)은 n-타입 영역(20)의 에지(edge)까지 신장하지만, n-타입 영역(20)의 에지를 지나서 신장하지 않는다.
주입된 매립 p-타입 영역(18) 및 에피택셜 p-타입 채널 영역을 포함하는 하이브리드 p-타입 웰 영역을 제공함으로써, 평면(planar) MOSFET가 제공될 수 있다. 평면 MOSFET들은 제조하기가 더 쉽고 비평면 소자들에 비하여 향상된 신뢰성을 가질 수 있다. 더욱이, 매립 p-타입 영역(18)이 본질적으로 p-타입 채널 영역으로 향해 신장하지 않기 때문에, p-타입 채널 영역은 이온 주입에 의한 열화(degradation) 없이 제공될 수 있다. 더욱이, 도핑 농도가 높을수록 캐리어 이동도(mobility)는 더 낮게 되는 것처럼, 캐리어 이동도는 p-타입 도핑과 통상적으로 역비례 관계이다. p-타입 채널 영역과 p-타입 매립 영역을 다르게 도핑함으로써, 채널 영역에서 캐리어 이동도의 근본적인 감소없이, 펀치쓰루의 가능성이 감소될 수 있다. 따라서, 예를 들어, 본 발명의 어떠한 실시예들의 소자들은 50 cm2/V-s 와 같은 이동도를 가질 수 있다.
선택적으로, 필드 집중을 감소하도록 MOSFET의 주변에서 전기장을 분배하는 전압 흡수 영역이 제공될 수 있다. 특히, p-타입 에피택셜 영역(14)에서 스텝(step) 또는 스텝들을 형성함으로써 전압 흡수 영역이 형성될 수 있다. 그러한 스텝은 소자를 둘러싸는 측벽을 가지는 메사(mesa)를 형성할 수 있다. 더욱이, 전기장을 더 분배하기 위하여 p- 영역은 소자의 주변에서 형성될 수 있다. 그러한 전압 흡수 영역 및 그러한 전압 흡수 영역의 다른 실시예들은 아래에서 더욱 상세하게 설명된다. 그러나, 본 발명은 특정 전압 흡수 영역 형상에 한정하여 해석되어서는 안된다. 예를 들어, p-타입 에피택셜 영역(14)에서 다중 스텝들이 제공될 수 있다. 유사하게, 소자의 주변에서 형성되는 p-영역은 전기장을 더 분배하기 위하여 경사를 완만하게 할 수 있다.
전압 흡수 영역을 가지는 본 발명의 실시예들에서는, 상기 전압 흡수 영역은 p-타입 에피택셜 층(14)의 두께를 점점 감소시키기 위하여 하나 또는 그 이상의 스텝들을 가질 수 있다. 스텝들의 영역에서 p-타입 에피택셜 층(14)의 두께는 상기 두께와 p-타입 에피택셜 층(14)의 도핑 캐리어 농도의 곱이 약 1x1012cm-2에서 약 1x1013cm-2 사이가 되도록 감소될 수 있다. p- 탄화규소의 영역들은, 예를 들어, 당업자들에게 알려진 기술들인 이온 주입을 통하여 p-타입 에피택셜 층(14)에서 형성될 수 있다. 그러한 주입은 당업자들에게 알려진 기술들을 사용하여 마스킹을 하고 다음에 p-타입 에피택셜 층(14)의 영역을 보상하기 위하여 n-타입 도펀트들을 주입함으로써 완성될 수 있다. 콘택 영역들(18)과 p- 탄화규소의 영역들 사이의 거리는 소정의 소자의 항복전압에 근거할 수 있다. 예를 들어, 약 150㎛ 의 거리는 2kV 소자에 대해 적합할 수 있다. 당업자들에게 이해되는 것처럼, 본 발명의 기술적 사상들에서 이득을 얻으면서 다른 거리들이 사용될 수 있다.
전압 흡수 영역은 소자를 분리하기 위하여 식각될 수도 있다. 그러한 식각 공정은, n-타입 에피택셜 층(12)까지 그리고/또는 n-타입 에피택셜 층(12)을 향해 신장하는 측벽을 가지는 메사를 형성하도록, p-타입 에피택셜 층(14)을 관통하여 n-타입 에피택셜 층(12)까지 식각될 수 있다. 대신에, 메사의 측벽은 n-타입 에피택셜 층(12)을 관통하여 기판(10)까지 그리고/또는 기판(10)을 향하여(into) 신장할 수 있다. 바람직하게는, 메사의 측벽은 앞에서 설명한 소자의 소정의 항복 전압에 근거하여 소스 콘택 영역(18)에서 떨어진 거리에 있는 전압 흡수 p- 영역을 관통하여 신장한다. 대신에, 전압 흡수 영역은 마스킹을 하고 에피택셜 층(14)의 선택적 에피택셜 성장에 의해 형성될 수 있다. 본 발명의 그러한 실시예에서는, 아래에서 설명되는 도 2의 구조의 형성이 선택적 에피택셜 성장 공정을 병합하도록 변형될 수 있다.
이제, 본 발명의 어떠한 실시예들의 제조방법들을 기술한다. 도 2에서 도시된 것처럼, n- 에피택셜 층(12)이 n+ 탄화규소 기판(10) 상에 형성된다. n-층(12)은 약 5㎛에서 약 200㎛ 까지의 두께를 가지고, 약 1x1014cm- 3 에서 약 1x1017cm-3 까지의 캐리어 농도를 제공하도록 도핑된다. 본 발명의 특별한 실시예들에서, n-층(12)은 약 12㎛ 의 두께를 가지고 약 5x1015cm- 3 의 캐리어 농도를 제공하도록 도핑된다. 그 다음에 p-타입 에피택셜 층(14)은 n- 에피택셜 층(12) 상에 성장된다. p-타입 에피택셜 층(14)은 약 0.5 에서 약 3 ㎛까지의 두께를 가지고, 약 2x1016cm- 3 에서 약 5x1017cm- 3 까지의 캐리어 농도를 제공하도록 도핑된다. 본 발명의 특별한 실시예들에서, p-타입 에피택셜 층(14)은 약 0.5㎛ 의 두께를 가지고 약 1x1016cm- 3 의 캐리어 농도를 제공하도록 도핑된다. 마스크 층(100)은 p-타입 에피택셜 층(14) 상에 형성되고 소자의 소스 영역들(20)과 매립 p-타입 영역들(18)에 대응하는 개구부(opening)들을 형성하기 위하여 패터닝된다.
도 3 및 도 4에 도시된 것처럼, 상기 소스 영역들(20)의 위치에 대응하는 개구부들을 가지는 마스크 층(100)을 패터닝하여 매립 p-타입 영역들(18) 및 소스 영역들(20)이 형성될 수 있다. 매립 p-타입 영역들(18)은 패터닝된 마스크(100)를 사용하여 p-타입 도펀트들의 이온 주입에 의해 형성될 수 있다. 매립 p-타입 영역들(18)은 드리프트 영역(예를 들어, n-타입 에피택셜 층(12)) 까지(to) 그리고, 어떠한 실시예들에서는, 드리프트 영역의 내부까지(into the drift region) 신장될 수 있다. p-타입 도펀트는 알루미늄 또는 다른 적합한 p-타입 도펀트일 수 있다. 본 발명의 어떤 실시예들에서는, p-타입 영역(18)은 영역(21)이 예를 들어, 약 0.2㎛ 에서 약 1㎛ 까지 형성될 수 있을 정도의 두께 이하로 형성될 수 있다. 본 발명의 특별한 실시예들에서는, 매립 p-타입 영역들(18)은 p-타입 에피택셜 층(14)의 표면에서 약 0.2㎛ 의 깊이에서부터 약 0.7㎛ 의 깊이까지 신장된다. 더욱이, p-타입 영역(18)은 약 1017cm- 3 에서 약 1018cm- 3 까지의 캐리어 농도를 제공하기 위하여 도핑될 수 있다. 본 발명의 특별한 실시예들에서는, p-타입 영역(18)은 약 1x 1018m- 3 의 캐리어 농도를 제공하기 위하여 도핑될 수 있다.
도 4에서 도시된 것처럼, 소스 영역들(20)은 n-타입 도펀트들을 패터닝된 마스크(100)를 사용하여 p-타입 에피택셜 층(14)에 주입함으로써 형성될 수 있다. 모든 n-타입 주입들에 사용되는 n-타입 도펀트는 질소 및/또는 인을 포함하는 것일 수 있지만, 다른 n-타입 도펀트들이 또한 사용될 수 있다. n-타입 소스 영역들(20)은 p-타입 에피택셜층을 향해(into) 약 0.2㎛ 에서 약 0.3㎛까지의 거리로 신장될 수 있다. n-타입 소스 영역들은 바람직한 오믹 콘택의 형성을 허용할 정도로 충분한 캐리어 농도를 제공하도록 도핑될 수 있다. 본 발명의 특별한 실시예들에서는, n-타입 소스 영역들은 p-타입 에피택셜 층을 향해 약 0.2㎛ 의 깊이까지 신장되고, 약 1x1019cm-3의 캐리어 농도를 제공하기 위해 도핑된다.
본 발명의 실시예들이 p-타입 영역들(18) 및 소스 영역들(20)을 주입하기 위해 패터닝된 마스크(100)에서 동일한 윈도우들을 사용하는 것으로 설명되지만, 본 발명의 어떤 실시예들에서는, 주입에서 스트래글(straggle)을 보상하기 위하여 다른 크기의 윈도우들이 사용될 수 있다.
도 5 및 도 6에서 도시한 것처럼, 마스크(110)가 제거되고 추가적인 마스크(110)가 콘택 영역들(19)에 대응하는 개구부를 제공하기 위하여 형성되고 패터닝된다. p-타입 콘택 영역들(19)은 패터닝된 마스크(130)를 사용하여 이온 주입하여 형성된다. 콘택 영역들(19)은 에피택셜 층(14)의 표면에서 매립 p-타입 영역(18)까지 신장될 수 있고, 약 5x1018cm- 3 에서 약 1x1021cm- 3 까지의 캐리어 농도를 제공하기 위하여 도핑될 수 있다. 본 발명의 특별한 실시예들에서는, 콘택 영역들(19)은 약 1x1019cm-3의 캐리어 농도를 가지고, p-타입 에피택셜 층(14)을 향해(into) 약 0.4 ㎛ 의 깊이까지 신장된다.
도 7 및 8은 본 발명의 어떤 실시예들에서 채널 영역(21)의 형성을 도해한다. 도 7에서 도시한 것처럼, 마스크(110)는 제거되고 콘택 영역들(19)에 대응하는 개구부를 가지도록 추가적인 마스크층(120)이 패터닝된다. 도 8에서 도시된 것처럼 채널 영역(21)은, p-타입 에피택셜 층(14)을 관통하여 드리프트 영역(예를 들어 n-타입 에피택셜 층(12))까지 신장하는 채널 영역(21)을 형성하도록, 패터닝된 마스크(120)를 사용하여 n-타입 도펀트들을 p-타입 에피택셜 층(14)에 주입함으로써 형성될 수 있다. 소자가 켜질 때, 이러한 n-타입 채널은 전자들이 소스 영역들에서 드레인 영역들까지 흐르는 것을 허용하면서 MOS 채널에서 저농도로 도핑된 드리프트 영역까지의 경로를 제공할 수 있다. 오프 상태에서는 이러한 n-채널 영역은 역 바이어스된 pn 접합에서부터 전자들이 공핍될 수 있으며, 이것은 채널 영역의 양쪽(both sides) 상에서 형성될 수 있다. 채널 영역의 양쪽 상의 pn 접합은 오프 상태에서 고전기장들로부터 MOS 영역을 차폐할 수 있고, 이것은 UMOSFET들과 같은 트렌치 소자들과 비교하여 소자의 신뢰성을 더 높게 할 수 있다.
모든 적합한 n-타입 도펀트들이 사용될 수 있다. 본 발명의 어떠한 실시예들에서는, n-타입 도펀트로서 질소가 사용된다. 본 발명의 어떠한 실시예들에서는 n-타입 채널(21)의 캐리어 농도가 p-타입 에피택셜 층(14)의 캐리어 농도의 1% 에서 200%까지이고, 본 발명의 특별한 실시예들에서는 30에서 50%(예를 들어 약 1x1016)이다. n-타입 채널(21)은 p-타입 에피택셜 영역을 관통하여 드리프트 영역까지 신장한다. 특별한 실시예들에서는, n-타입 채널(21)은 p-타입 에피택셜 영역을 향해(into) 약 0.5㎛ 까지 신장한다.
본 발명의 다른 실시예들에서는, 채널 영역(21)은 p-타입 에피택셜 층에 트렌치를 먼저 식각하고 그 다음에 채널 영역(21)을 제공하기 위하여 트렌치의 노출된 부분들(저면 및 측벽들)에 n-타입 도펀트들을 주입하여 형성될 수도 있다. 도 3을 참고로 하여 앞에서 설명한 캐리어 농도들과 유사한 캐리어 농도들을 사용할 수 있다.
도 9는 증착된 산화막 및/또는 다른 패시베이팅 물질로 구성된 선택적인 캡층(140)의 형성을 도해한다. 캡층(140)은 약 0.01㎛ 에서 약 1㎛ 가지의 두께를 가질 수 있다. 어떠한 경우에도, 캡층(140)이 사용되던지 또는 그렇지 않던간에, n-타입 및 p-타입 주입을 활성화하기 위하여, 소자는 약 900℃ 에서 약 1800℃의 범위를 가지는 고온의 어닐링에 노출될 수 있고, 어떠한 실시예들에서는, 몇 분동안, 가령 5분동안, 약 1600℃의 온도에서 노출될 수 있다.
도 10에서 도시된 것처럼, 어닐링 후에, 캡층(140)은 소자에서 스트립되어 제거될 수 있고, 게이트 절연 물질을 제공하기 위하여 절연물질로 구성된 층(30')이 소자 상에 증착될 수 있다. 대신에, 캡층(140)이 게이트 절연 물질로서 사용될 수 있다. 본 발명의 어떠한 실시예들에서는, 절연 물질 및/또는 캡층이 "Method of N2O annealing an oxide layer on a silicon carbide layer"라는 명칭인 미국 특허 번호 6,610,366, "Method of N2O growth of an oxide layer on a silicon carbide layer"라는 명칭인 미국 특허 출원 공개번호 US2002/0072247A1 및/또는 "Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydorgen environment"라는 명칭인 미국 특허 출원 공개번호 US2002/0102358A1 에서 기술된 내용처럼 형성될 수 있고, 상기 발명들의 명세서의 내용은 여기에서 전부 설명된 것처럼 여기에 통합된다. 다른 경우에서는, 게이트 절연 물질 상에 금속 콘택을 형성함으로써 게이트 콘택(26)이 형성될 수 있다. 적합한 게이트 콘택 물질들은 알루미늄, 폴리실리콘 및 몰리브덴을 포함할 수 있지만, 여기에 한정되는 것은 아니다. 더욱이, 당업자들에게 이해되는 것처럼, 다층의 게이트 콘택이 사용될 수도 있다.
도 11에서 도시된 것처럼, 콘택 홀들이 절연 물질(30')에 형성될 수 있고, 소스 콘택들(24)들을 제공하기 위하여 콘택 홀들에 오믹 콘택들이 형성될 수 있다. 유사하게, 오믹 콘택(28)이 기판(10) 상에 형성될 수 있다. 적합한 오믹 콘택 물질은 니켈, 티타늄 합금 및 알루미늄을 포함할 수 있지만, 여기에 한정되지는 않는다. 그 다음에, 증착된 금속 콘택들은 약 500℃에서 약 1200℃까지의 범위의 고온에서 소결(sinter)될 수 있다. 예를 들어, 소자에의 연결을 원할하게 하기 위하여 오버레이어(overlayer) 금속이 콘택들 상에 증착될 수 있다.
도 2 내지 도 11에서의 단계들의 순서는 변경될 수 있다는 것이 당업자들에게 이해될 수 있다. 따라서, 예를 들어, 도 8의 채널 영역(21)은 도 4의 n+ 영역들(20)을 형성하기 이전에 형성될 수 있다. 유사하게, 매립 p 영역들(18) 및/또는 콘택 영역들(19)은 n+ 영역들(20) 또는 채널 영역(21)을 형성하기 이전 또는 이후에 형성될 수 있다. 유사하게, 콘택들(24)은 예를 들어 금속층을 증착하고 패터닝함으로써 형성될 수 있고, 다음에 절연층(140)이 제공될 수 있고, 절연층 내의 개구부가 콘택들(24)까지 형성될 수 있다. 따라서, 본 발명은 여기에서 기술되는 실시들의 정확한 순서에 한정되어 해석되어서는 안되고, 본 발명의 명세서에 비추어 당업자들에게 명백해지는 다른 제조 순서들을 포함하고자 한다.
도 12는 하이브리드 웰 영역을 가지는 MOS 게이트 소자가 IGBT로서 제공되는 본 발명의 다른 실시예들을 도해한다. 도 12에서 도시된 것처럼, p-타입 기판(210) 및 p-타입 에피택셜 층(212)을 이용함으로써, 도 1에서 도해된 구조가 IGBT로서 제공될 수 있다. 대신에, n-타입 기판 및 에피택셜 층이 사용된다면, 에피택셜 층(14) 및 주입된 영역들(19 및 18)은 n-타입일 수 있고, 주입된 영역들(20 및 21)은 p-타입일 수 있다. 도 12에서의 소자들은 앞에서 언급한 도전성 타입에 대한 다양한 변경들을 제외하고는 본질적으로 도 2 내지 도 11을 참고하여 앞에서 기술된 것처럼 제조될 수 있다.
도면들 및 명세서에서, 발명의 전형적인 바람직한 실시예들을 개시하였고, 특정 용어들을 사용하였지만, 이 용어들은 한정의 목적이 아니라 일반적이고 기술적(descriptive)인 의미로만 사용되고, 발명의 범위는 다음의 특허청구범위들에서 기술된다.

Claims (1)

  1. 탄화규소 MOSFET을 제조하는 방법으로서,
    드리프트(drift) 영역을 가지는 탄화규소 기판 상에 하이브리드 p-타입 탄화규소 웰 영역(region)을 형성하는 단계;
    상기 하이브리드 p-타입 탄화규소 웰 영역 내에 제1 n-타입 탄화규소 영역을 적어도 일부 형성하는 단계; 및
    상기 MOSFET의 p-타입 채널 영역에 인접하고 상기 드리프트 영역까지 신장하는 제2 n-타입 탄화규소 영역을 형성하여 n-타입 채널 영역을 제공하는 단계
    를 포함하는 탄화규소 MOSFET 제조방법.
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100487521B1 (ko) * 2002-03-19 2005-05-03 삼성전자주식회사 부동체 효과를 제거하는 스태틱 랜덤 억세스 메모리 셀 및그 제조방법
KR100595899B1 (ko) * 2003-12-31 2006-06-30 동부일렉트로닉스 주식회사 이미지 센서 및 그 제조방법
US7417266B1 (en) * 2004-06-10 2008-08-26 Qspeed Semiconductor Inc. MOSFET having a JFET embedded as a body diode
US7528040B2 (en) 2005-05-24 2009-05-05 Cree, Inc. Methods of fabricating silicon carbide devices having smooth channels
JP4857610B2 (ja) * 2005-06-01 2012-01-18 株式会社日立製作所 高圧アナログ・スイッチｉｃおよびそれを使った超音波診断装置
CN1937183A (zh) * 2005-09-19 2007-03-28 中芯国际集成电路制造(上海)有限公司 使用应变硅晶体管栅极图案化用硬掩模的方法和结构
US20070134853A1 (en) * 2005-12-09 2007-06-14 Lite-On Semiconductor Corp. Power semiconductor device having reduced on-resistance and method of manufacturing the same
JP4900662B2 (ja) * 2006-03-02 2012-03-21 独立行政法人産業技術総合研究所 ショットキーダイオードを内蔵した炭化ケイ素ｍｏｓ電界効果トランジスタおよびその製造方法
US7728402B2 (en) 2006-08-01 2010-06-01 Cree, Inc. Semiconductor devices including schottky diodes with controlled breakdown
US8432012B2 (en) 2006-08-01 2013-04-30 Cree, Inc. Semiconductor devices including schottky diodes having overlapping doped regions and methods of fabricating same
US8710510B2 (en) 2006-08-17 2014-04-29 Cree, Inc. High power insulated gate bipolar transistors
JP2008103636A (ja) * 2006-10-20 2008-05-01 Sumitomo Electric Ind Ltd 縦型トランジスタ、および縦型トランジスタを作製する方法
US20080142811A1 (en) * 2006-12-13 2008-06-19 General Electric Company MOSFET devices and methods of fabrication
US8835987B2 (en) 2007-02-27 2014-09-16 Cree, Inc. Insulated gate bipolar transistors including current suppressing layers
US8866150B2 (en) * 2007-05-31 2014-10-21 Cree, Inc. Silicon carbide power devices including P-type epitaxial layers and direct ohmic contacts
US7687825B2 (en) * 2007-09-18 2010-03-30 Cree, Inc. Insulated gate bipolar conduction transistors (IBCTS) and related methods of fabrication
JP2009088440A (ja) * 2007-10-03 2009-04-23 Oki Semiconductor Co Ltd 半導体装置及びその製造方法
JP4935741B2 (ja) * 2008-04-02 2012-05-23 三菱電機株式会社 炭化珪素半導体装置の製造方法
US8232558B2 (en) 2008-05-21 2012-07-31 Cree, Inc. Junction barrier Schottky diodes with current surge capability
JP5646139B2 (ja) 2008-09-26 2014-12-24 株式会社東芝 半導体装置
JP5452062B2 (ja) 2009-04-08 2014-03-26 三菱電機株式会社 炭化珪素半導体装置の製造方法
US8294507B2 (en) 2009-05-08 2012-10-23 Cree, Inc. Wide bandgap bipolar turn-off thyristor having non-negative temperature coefficient and related control circuits
US8193848B2 (en) 2009-06-02 2012-06-05 Cree, Inc. Power switching devices having controllable surge current capabilities
US8629509B2 (en) 2009-06-02 2014-01-14 Cree, Inc. High voltage insulated gate bipolar transistors with minority carrier diverter
US8541787B2 (en) 2009-07-15 2013-09-24 Cree, Inc. High breakdown voltage wide band-gap MOS-gated bipolar junction transistors with avalanche capability
JP5300658B2 (ja) * 2009-08-26 2013-09-25 三菱電機株式会社 半導体装置及びその製造方法
US8354690B2 (en) 2009-08-31 2013-01-15 Cree, Inc. Solid-state pinch off thyristor circuits
US9117739B2 (en) 2010-03-08 2015-08-25 Cree, Inc. Semiconductor devices with heterojunction barrier regions and methods of fabricating same
US8415671B2 (en) 2010-04-16 2013-04-09 Cree, Inc. Wide band-gap MOSFETs having a heterojunction under gate trenches thereof and related methods of forming such devices
JP5783796B2 (ja) 2010-05-26 2015-09-24 株式会社半導体エネルギー研究所 光電変換装置
JP2012015491A (ja) 2010-06-04 2012-01-19 Semiconductor Energy Lab Co Ltd 光電変換装置
US9142662B2 (en) 2011-05-06 2015-09-22 Cree, Inc. Field effect transistor devices with low source resistance
US9029945B2 (en) 2011-05-06 2015-05-12 Cree, Inc. Field effect transistor devices with low source resistance
US8698196B2 (en) * 2011-06-28 2014-04-15 Alpha And Omega Semiconductor Incorporated Low capacitance transient voltage suppressor (TVS) with reduced clamping voltage
US8680587B2 (en) 2011-09-11 2014-03-25 Cree, Inc. Schottky diode
US9640617B2 (en) 2011-09-11 2017-05-02 Cree, Inc. High performance power module
US8664665B2 (en) 2011-09-11 2014-03-04 Cree, Inc. Schottky diode employing recesses for elements of junction barrier array
US9373617B2 (en) 2011-09-11 2016-06-21 Cree, Inc. High current, low switching loss SiC power module
US8618582B2 (en) 2011-09-11 2013-12-31 Cree, Inc. Edge termination structure employing recesses for edge termination elements
CN103918079B (zh) 2011-09-11 2017-10-31 科锐 包括具有改进布局的晶体管的高电流密度功率模块
US8633094B2 (en) 2011-12-01 2014-01-21 Power Integrations, Inc. GaN high voltage HFET with passivation plus gate dielectric multilayer structure
US8940620B2 (en) 2011-12-15 2015-01-27 Power Integrations, Inc. Composite wafer for fabrication of semiconductor devices
US9722018B2 (en) * 2012-03-30 2017-08-01 Fuji Electric Co., Ltd. Vertical high voltage semiconductor apparatus and fabrication method of vertical high voltage semiconductor apparatus
CN103855211B (zh) * 2012-12-04 2017-03-22 旺宏电子股份有限公司 半导体元件及其制造方法
US8928037B2 (en) 2013-02-28 2015-01-06 Power Integrations, Inc. Heterostructure power transistor with AlSiN passivation layer
JP6189131B2 (ja) * 2013-08-01 2017-08-30 株式会社東芝 半導体装置およびその製造方法
DE102013111966B4 (de) * 2013-10-30 2017-11-02 Infineon Technologies Ag Feldeffekthalbleiterbauelement und Verfahren zu dessen Herstellung
CN103779404B (zh) * 2014-01-24 2016-03-30 东南大学 P沟道注入效率增强型绝缘栅双极型晶体管
TWI626746B (zh) * 2014-04-03 2018-06-11 財團法人工業技術研究院 半導體結構
US9583482B2 (en) 2015-02-11 2017-02-28 Monolith Semiconductor Inc. High voltage semiconductor devices and methods of making the devices
EP3176812A1 (en) * 2015-12-02 2017-06-07 ABB Schweiz AG Semiconductor device and method for manufacturing such a semiconductor device
JP6853621B2 (ja) * 2016-03-17 2021-03-31 国立大学法人大阪大学 炭化珪素半導体装置の製造方法
CN106024627A (zh) * 2016-07-22 2016-10-12 泰科天润半导体科技（北京）有限公司 具有低关态损耗的SiC基超结IGBT的制作方法
US10269955B2 (en) * 2017-01-17 2019-04-23 Cree, Inc. Vertical FET structure
CN110718452A (zh) 2018-07-12 2020-01-21 创能动力科技有限公司 碳化硅器件及其制造方法
DE212019000104U1 (de) * 2018-08-07 2020-02-19 Rohm Co., Ltd. SiC-Halbleitervorrichtung
US10957768B1 (en) * 2019-10-07 2021-03-23 Infineon Technologies Ag Silicon carbide device with an implantation tail compensation region
US11222782B2 (en) 2020-01-17 2022-01-11 Microchip Technology Inc. Self-aligned implants for silicon carbide (SiC) technologies and fabrication method
CN111627987A (zh) * 2020-05-29 2020-09-04 东莞南方半导体科技有限公司 一种Fin沟道结构SiC场效应晶体管器件
DE102020118404A1 (de) * 2020-07-13 2022-01-13 Infineon Technologies Ag Vertikale leistungs-halbleitervorrichtung und herstellungsverfahren
CN112086361A (zh) * 2020-09-27 2020-12-15 江苏东海半导体科技有限公司 一种SiC沟槽MOSFET及其制造工艺
US11302776B1 (en) 2021-05-31 2022-04-12 Genesic Semiconductor Inc. Method and manufacture of robust, high-performance devices

Family Cites Families (99)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3629011A (en) 1967-09-11 1971-12-21 Matsushita Electric Ind Co Ltd Method for diffusing an impurity substance into silicon carbide
US4466172A (en) 1979-01-08 1984-08-21 American Microsystems, Inc. Method for fabricating MOS device with self-aligned contacts
US4811065A (en) 1987-06-11 1989-03-07 Siliconix Incorporated Power DMOS transistor with high speed body diode
JPH01117363A (ja) 1987-10-30 1989-05-10 Nec Corp 縦型絶縁ゲート電界効果トランジスタ
US5111253A (en) 1989-05-09 1992-05-05 General Electric Company Multicellular FET having a Schottky diode merged therewith
JPH0766971B2 (ja) 1989-06-07 1995-07-19 シャープ株式会社 炭化珪素半導体装置
JPH0334466A (ja) 1989-06-30 1991-02-14 Nippon Telegr & Teleph Corp <Ntt> 縦形二重拡散ｍｏｓｆｅｔ
JPH03157974A (ja) 1989-11-15 1991-07-05 Nec Corp 縦型電界効果トランジスタ
JP2542448B2 (ja) 1990-05-24 1996-10-09 シャープ株式会社 電界効果トランジスタおよびその製造方法
US5270554A (en) 1991-06-14 1993-12-14 Cree Research, Inc. High power high frequency metal-semiconductor field-effect transistor formed in silicon carbide
US5182222A (en) 1991-06-26 1993-01-26 Texas Instruments Incorporated Process for manufacturing a DMOS transistor
JP3471823B2 (ja) * 1992-01-16 2003-12-02 富士電機株式会社 絶縁ゲート型半導体装置およびその製造方法
US5242841A (en) 1992-03-25 1993-09-07 Texas Instruments Incorporated Method of making LDMOS transistor with self-aligned source/backgate and photo-aligned gate
US5459107A (en) 1992-06-05 1995-10-17 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
US5629531A (en) 1992-06-05 1997-05-13 Cree Research, Inc. Method of obtaining high quality silicon dioxide passivation on silicon carbide and resulting passivated structures
US6344663B1 (en) 1992-06-05 2002-02-05 Cree, Inc. Silicon carbide CMOS devices
US5726463A (en) 1992-08-07 1998-03-10 General Electric Company Silicon carbide MOSFET having self-aligned gate structure
JP3146694B2 (ja) 1992-11-12 2001-03-19 富士電機株式会社 炭化けい素ｍｏｓｆｅｔおよび炭化けい素ｍｏｓｆｅｔの製造方法
US5506421A (en) 1992-11-24 1996-04-09 Cree Research, Inc. Power MOSFET in silicon carbide
JPH0799312A (ja) 1993-02-22 1995-04-11 Texas Instr Inc <Ti> 半導体装置とその製法
US5510630A (en) 1993-10-18 1996-04-23 Westinghouse Electric Corporation Non-volatile random access memory cell constructed of silicon carbide
US5396085A (en) 1993-12-28 1995-03-07 North Carolina State University Silicon carbide switching device with rectifying-gate
US5385855A (en) 1994-02-24 1995-01-31 General Electric Company Fabrication of silicon carbide integrated circuits
JP3022598B2 (ja) 1994-03-04 2000-03-21 シーメンス アクチエンゲゼルシヤフト 高いラッチアップ耐性を備えた炭化ケイ素ベースのｍｉｓ構造
JPH08213607A (ja) 1995-02-08 1996-08-20 Ngk Insulators Ltd 半導体装置およびその製造方法
US5510281A (en) * 1995-03-20 1996-04-23 General Electric Company Method of fabricating a self-aligned DMOS transistor device using SiC and spacers
JP3521246B2 (ja) 1995-03-27 2004-04-19 沖電気工業株式会社 電界効果トランジスタおよびその製造方法
SE9501310D0 (sv) 1995-04-10 1995-04-10 Abb Research Ltd A method for introduction of an impurity dopant in SiC, a semiconductor device formed by the mehtod and a use of a highly doped amorphous layer as a source for dopant diffusion into SiC
US5734180A (en) 1995-06-02 1998-03-31 Texas Instruments Incorporated High-performance high-voltage device structures
JP3385938B2 (ja) 1997-03-05 2003-03-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
DE19636302C2 (de) 1995-09-06 1998-08-20 Denso Corp Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung
US6573534B1 (en) 1995-09-06 2003-06-03 Denso Corporation Silicon carbide semiconductor device
JPH11261061A (ja) 1998-03-11 1999-09-24 Denso Corp 炭化珪素半導体装置及びその製造方法
US5972801A (en) 1995-11-08 1999-10-26 Cree Research, Inc. Process for reducing defects in oxide layers on silicon carbide
US6133587A (en) 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
JPH09205202A (ja) 1996-01-26 1997-08-05 Matsushita Electric Works Ltd 半導体装置
SE9601174D0 (sv) 1996-03-27 1996-03-27 Abb Research Ltd A method for producing a semiconductor device having a semiconductor layer of SiC and such a device
US5763905A (en) 1996-07-09 1998-06-09 Abb Research Ltd. Semiconductor device having a passivation layer
SE9602745D0 (sv) 1996-07-11 1996-07-11 Abb Research Ltd A method for producing a channel region layer in a SiC-layer for a voltage controlled semiconductor device
US6002159A (en) 1996-07-16 1999-12-14 Abb Research Ltd. SiC semiconductor device comprising a pn junction with a voltage absorbing edge
US5917203A (en) 1996-07-29 1999-06-29 Motorola, Inc. Lateral gate vertical drift region transistor
US5837572A (en) 1997-01-10 1998-11-17 Advanced Micro Devices, Inc. CMOS integrated circuit formed by using removable spacers to produce asymmetrical NMOS junctions before asymmetrical PMOS junctions for optimizing thermal diffusivity of dopants implanted therein
US6180958B1 (en) 1997-02-07 2001-01-30 James Albert Cooper, Jr. Structure for increasing the maximum voltage of silicon carbide power transistors
US6133233A (en) * 1997-02-18 2000-10-17 Kansas State University Research Foundation Peptide modulation of reperfusion injury
JP3206727B2 (ja) 1997-02-20 2001-09-10 富士電機株式会社 炭化けい素縦型ｍｏｓｆｅｔおよびその製造方法
DE19809554B4 (de) 1997-03-05 2008-04-03 Denso Corp., Kariya Siliziumkarbidhalbleitervorrichtung
JPH10308501A (ja) 1997-05-02 1998-11-17 Texas Instr Japan Ltd 半導体装置
US5877041A (en) 1997-06-30 1999-03-02 Harris Corporation Self-aligned power field effect transistor in silicon carbide
DE19832329A1 (de) 1997-07-31 1999-02-04 Siemens Ag Verfahren zur Strukturierung von Halbleitern mit hoher Präzision, guter Homogenität und Reproduzierbarkeit
JP3180895B2 (ja) 1997-08-18 2001-06-25 富士電機株式会社 炭化けい素半導体装置の製造方法
CN1267397A (zh) 1997-08-20 2000-09-20 西门子公司 具有预定的α碳化硅区的半导体结构及此半导体结构的应用
US6239463B1 (en) 1997-08-28 2001-05-29 Siliconix Incorporated Low resistance power MOSFET or other device containing silicon-germanium layer
SE9704150D0 (sv) 1997-11-13 1997-11-13 Abb Research Ltd Semiconductor device of SiC with insulating layer a refractory metal nitride layer
JPH11191559A (ja) 1997-12-26 1999-07-13 Matsushita Electric Works Ltd Ｍｏｓｆｅｔの製造方法
JPH11251592A (ja) 1998-01-05 1999-09-07 Denso Corp 炭化珪素半導体装置
JP3216804B2 (ja) 1998-01-06 2001-10-09 富士電機株式会社 炭化けい素縦形ｆｅｔの製造方法および炭化けい素縦形ｆｅｔ
JPH11266017A (ja) 1998-01-14 1999-09-28 Denso Corp 炭化珪素半導体装置及びその製造方法
JPH11238742A (ja) 1998-02-23 1999-08-31 Denso Corp 炭化珪素半導体装置の製造方法
JP3893725B2 (ja) 1998-03-25 2007-03-14 株式会社デンソー 炭化珪素半導体装置の製造方法
US6107142A (en) 1998-06-08 2000-08-22 Cree Research, Inc. Self-aligned methods of fabricating silicon carbide power devices by implantation and lateral diffusion
US6100169A (en) 1998-06-08 2000-08-08 Cree, Inc. Methods of fabricating silicon carbide power devices by controlled annealing
JP4123636B2 (ja) 1998-06-22 2008-07-23 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6221700B1 (en) 1998-07-31 2001-04-24 Denso Corporation Method of manufacturing silicon carbide semiconductor device with high activation rate of impurities
JP3959856B2 (ja) 1998-07-31 2007-08-15 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2000106371A (ja) 1998-07-31 2000-04-11 Denso Corp 炭化珪素半導体装置の製造方法
US6246076B1 (en) 1998-08-28 2001-06-12 Cree, Inc. Layered dielectric on silicon carbide semiconductor structures
JP4186337B2 (ja) 1998-09-30 2008-11-26 株式会社デンソー 炭化珪素半導体装置及びその製造方法
US6228720B1 (en) 1999-02-23 2001-05-08 Matsushita Electric Industrial Co., Ltd. Method for making insulated-gate semiconductor element
DE59910451D1 (de) * 1999-02-25 2004-10-14 Siemens Ag Vorrichtung und Verfahren zum Erfassen eines Objektes oder einer Person im Innenraum eines Fahrzeugs
JP3485491B2 (ja) * 1999-03-29 2004-01-13 シャープ株式会社 絶縁ゲート型半導体装置及びその製造方法
US6420225B1 (en) 1999-04-01 2002-07-16 Apd Semiconductor, Inc. Method of fabricating power rectifier device
US6448160B1 (en) 1999-04-01 2002-09-10 Apd Semiconductor, Inc. Method of fabricating power rectifier device to vary operating parameters and resulting device
US6399996B1 (en) 1999-04-01 2002-06-04 Apd Semiconductor, Inc. Schottky diode having increased active surface area and method of fabrication
US6238967B1 (en) 1999-04-12 2001-05-29 Motorola, Inc. Method of forming embedded DRAM structure
US6137139A (en) 1999-06-03 2000-10-24 Intersil Corporation Low voltage dual-well MOS device having high ruggedness, low on-resistance, and improved body diode reverse recovery
JP4192353B2 (ja) 1999-09-21 2008-12-10 株式会社デンソー 炭化珪素半導体装置及びその製造方法
JP2001119025A (ja) * 1999-10-21 2001-04-27 Matsushita Electric Ind Co Ltd 半導体素子およびその形成方法
JP3551909B2 (ja) * 1999-11-18 2004-08-11 株式会社デンソー 炭化珪素半導体装置の製造方法
US6303508B1 (en) 1999-12-16 2001-10-16 Philips Electronics North America Corporation Superior silicon carbide integrated circuits and method of fabricating
JP3434278B2 (ja) * 2000-04-06 2003-08-04 松下電器産業株式会社 電界効果トランジスタおよびその製造方法
US6429041B1 (en) * 2000-07-13 2002-08-06 Cree, Inc. Methods of fabricating silicon carbide inversion channel devices without the need to utilize P-type implantation
DE10036208B4 (de) 2000-07-25 2007-04-19 Siced Electronics Development Gmbh & Co. Kg Halbleiteraufbau mit vergrabenem Inselgebiet und Konaktgebiet
US6767843B2 (en) 2000-10-03 2004-07-27 Cree, Inc. Method of N2O growth of an oxide layer on a silicon carbide layer
US6956238B2 (en) 2000-10-03 2005-10-18 Cree, Inc. Silicon carbide power metal-oxide semiconductor field effect transistors having a shorting channel and methods of fabricating silicon carbide metal-oxide semiconductor field effect transistors having a shorting channel
US7067176B2 (en) 2000-10-03 2006-06-27 Cree, Inc. Method of fabricating an oxide layer on a silicon carbide layer utilizing an anneal in a hydrogen environment
US6610366B2 (en) 2000-10-03 2003-08-26 Cree, Inc. Method of N2O annealing an oxide layer on a silicon carbide layer
US6593620B1 (en) 2000-10-06 2003-07-15 General Semiconductor, Inc. Trench DMOS transistor with embedded trench schottky rectifier
EP1204145B1 (en) 2000-10-23 2011-12-28 Panasonic Corporation Semiconductor element
JP3881840B2 (ja) 2000-11-14 2007-02-14 独立行政法人産業技術総合研究所 半導体装置
DE10214150B4 (de) 2001-03-30 2009-06-18 Denso Corporation, Kariya Siliziumkarbidhalbleitervorrichtung und Verfahren zur Herstellung derselben
JP4961633B2 (ja) * 2001-04-18 2012-06-27 株式会社デンソー 炭化珪素半導体装置の製造方法
US6841812B2 (en) * 2001-11-09 2005-01-11 United Silicon Carbide, Inc. Double-gated vertical junction field effect power transistor
DE10226583B4 (de) * 2002-06-14 2010-07-08 Qimonda Ag DRAM-Speicherzelle für schnellen Schreib-/Lesezugriff und Speicherzellenfeld
AU2003275541A1 (en) * 2002-10-18 2004-05-04 National Institute Of Advanced Industrial Science And Technology Silicon carbide semiconductor device and its manufacturing method
US6940110B2 (en) * 2002-11-29 2005-09-06 Matsushita Electric Industrial Co., Ltd. SiC-MISFET and method for fabricating the same
US7221010B2 (en) 2002-12-20 2007-05-22 Cree, Inc. Vertical JFET limited silicon carbide power metal-oxide semiconductor field effect transistors
JP4020196B2 (ja) * 2002-12-25 2007-12-12 三菱電機株式会社 半導体素子の製造方法
US6979863B2 (en) 2003-04-24 2005-12-27 Cree, Inc. Silicon carbide MOSFETs with integrated antiparallel junction barrier Schottky free wheeling diodes and methods of fabricating the same
US7074643B2 (en) 2003-04-24 2006-07-11 Cree, Inc. Silicon carbide power devices with self-aligned source and well regions and methods of fabricating same

Also Published As

Publication number Publication date
TW200605231A (en) 2006-02-01
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WO2006006964A1 (en) 2006-01-19
US20050280004A1 (en) 2005-12-22

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