JP4935741B2 - 炭化珪素半導体装置の製造方法 - Google Patents

炭化珪素半導体装置の製造方法 Download PDF

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Description

この発明は、炭化珪素半導体装置の製造技術に関する。
珪素を用いたパワーデバイスの物性限界を打破するために、炭化珪素を用いたパワーデバイスの開発が行われている。特に、低抵抗率のｐ型オーミックコンタクトは、炭化珪素半導体デバイスにとって必要不可欠であり、それを実現するための高濃度ｐ＋＋層形成技術の確立は極めて重要である。
特許文献１に示されるｐ型ベースオーミックコンタクト形成法に於いては、コンタクト用のｐ＋＋層を形成する際に、イオン注入（Ａｌ、Ｂ、Ｇａ）を４００℃以上の温度の雰囲気下で行うことにより、炭化珪素ＭＯＳＦＥＴ作製時に於けるプロセス不良を回避出来ることが、開示されている。
又、特許文献２に於いては、高濃度イオン注入時に炭化珪素を１５０℃〜４００℃に加熱しておくことで、イオン注入による結晶劣化を抑制出来ることが、開示されている。
特開２００７−６６９５９号公報 特開２００７−２２７６５５号公報
炭化珪素は珪素と比べて優れた物性値を有しており、次世代のパワーデバイス用半導体材料として期待されている。炭化珪素を用いたＭＯＳＦＥＴのｐ型ベースオーミックコンタクトは、濃度が１ｅ１９ｃｍ−３〜１ｅ２１ｃｍ−３である高濃度イオン（Ａｌ、Ｂ、Ｇａ）注入により形成されるｐ＋＋層と、金属電極とで構成される。この様な高濃度イオン注入を室温で行うときには、ｐ＋＋層の結晶が著しく劣化するため、これがデバイス作製時に於けるプロセス不良の原因となる。そのため、高温中で高濃度イオン注入を行うことにより、結晶劣化を抑制する方法が用いられる。
他方、デバイスのスイッチング損失及びアバランシェ耐量等の観点から、ｐ型ベースオーミックコンタクトの抵抗率は、より低いことが望ましい。
しかしながら、これまでの公知技術に於いては、高濃度イオン注入時の温度と、ｐ型ベースオーミックコンタクトの抵抗率と、デバイス作製時のプロセス不良とに関する、詳細な関係については何等言及されていないのが現実である。
本発明は斯かる現状認識に基づいて成されたものであり、その目的とするところは、デバイス作製時のプロセス不良の発生が無く、且つ、低抵抗のｐ型ベースオーミックコンタクトを有する炭化珪素半導体装置の製造技術を確立することにある。
本発明の主題は、炭化珪素層を備える炭化珪素半導体装置の製造方法であって、前記炭化珪素層の温度を１７５℃以上、２００℃以内の範囲内の値に保持しつつ、前記炭化珪素層の主面から前記炭化珪素層の内部に向けて、その注入濃度が１Ｅ１９ｃｍ-3以上、１Ｅ２１ｃｍ-3以内の範囲内にある、Ａｌイオンを注入して、ｐ型の不純物層を形成する工程と、前記Ａｌイオンの注入後に、前記炭化珪素層を１６００℃以上、２０００℃以内の範囲内の温度でアニールする工程と、その裏面が前記ｐ型の不純物層の表面とオーミックコンタクトする、Ｎｉで構成される、コンタクト電極を前記ｐ型の不純物層の前記表面上に形成し、温度９５０〜１０００℃で熱処理し合金化する工程とを備えることを特徴とする。
本発明の主題によれば、デバイス作製時のプロセス不良の発生が無く、且つ、低抵抗のｐ型ベースオーミックコンタクトを有する炭化珪素半導体装置の製造技術を確立することができる。
以下、この発明の主題の様々な具体化を、添付図面を基に、その効果・利点と共に、詳述する。
（実施の形態１）
本実施の形態に係る炭化珪素半導体装置の製造方法によって製造される、炭化珪素ｐ型ベースオーミックコンタクト用ｐ＋＋領域に対する高温プロセスの影響について、以下に詳述する。
先ず、図１は、炭化珪素ｐ型ベースオーミックコンタクト用ｐ＋＋領域に対するプロセスの影響を評価するための半導体装置の構成を示す縦断面図である。図１に於いて、１は炭化珪素基板であり、２は炭化珪素基板１の表面上に成長された炭化珪素エピタキシャル層であり、３は炭化珪素エピタキシャル層２の段差状溝部の表面上に形成されたｐ＋＋領域である。
次に、本実施の形態に於ける、炭化珪素ｐ型ベースオーミックコンタクト用ｐ＋＋領域３に対するプロセスの影響の評価手順を、図２〜図１２の各図面に基づいて、記載する。尚、図１１に於ける参照符号４は、熱酸化膜を示す。
先ず、オフ角を有する炭化珪素基板１の上面上に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、温度１５００℃〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス種がＨ２から成り、生成ガス種がＳｉＨ４（シラン）及びＣ３Ｈ８（プロパン）から成る上記の条件の下で、膜厚１．０μｍ〜１００μｍの炭化珪素エピタキシャル層２を積層する（図２参照）。
次に、炭化珪素エピタキシャル層２の上面上に選択イオン注入用マスク６を形成した上で（図３参照）、濃度１ｅ１９ｃｍ−３〜１ｅ２１ｃｍ−３のＡｌイオン、Ｂイオン、又はＧａイオンの何れかのイオンを、炭化珪素エピタキシャル層２の上面から深さｘμｍまでに亘る領域内に注入して、ｐ＋＋層３Ｐを形成する（図４参照）。このイオン注入は、炭化珪素体（１＋２）を室温〜５００℃の範囲内の温度（以下、注入温度ないしは保持温度とも言う。）に保持して行われる。
選択イオン注入用マスク６を除去した後（図５参照）、温度１４００℃〜２１００℃の範囲内で、ｐ＋＋層３Ｐを有する炭化珪素体（１＋２）の活性化アニールを行い、ｐ＋＋領域３を形成する（図６参照）。ｐ＋＋領域３は、高温中での炭化珪素の昇華により、未注入領域よりも更に深くエッチングされ、結果として、図６に示す様に、炭化珪素エピタキシャル層２の未注入の上面とエッチング後のｐ＋＋領域３の上面との間に、深さｙ１の段差が形成される。
活性化アニール後のｐ＋＋領域３の表面モフォロジーを、図７〜図９に示す。ここでは、注入深さｘを約０．２５μｍとし、活性化アニール温度を約１７００℃に設定した。又、像観察は、光学顕微鏡及びＡＦＭ（Ａｔｏｍｉｃ Ｆｏｒｃｅ Ｍｉｃｒｏｓｃｏｐｙ）により行った。室温及び１１５℃の各々の注入温度の下でイオン注入したサンプルのｐ＋＋領域３の表面にはランダムな表面荒れが見られ、ＡＦＭ評価で得られたｒｍｓ（ｒｏｏｔ ｍｅａｎ ｓｑｕａｒｅ）は２０ｎｍ〜４０ｎｍであった。これは、高濃度のイオン注入により著しく劣化した炭化珪素結晶が活性化アニールプロセスにより他のポリタイプ多結晶に変質してしまったことによる。注入温度が１５０℃の下でイオン注入したサンプルでは、更に大きな表面荒れがｐ＋＋領域３の表面にランダムに発生し、ｒｍｓは３００ｎｍ〜５００ｎｍであった。これは、活性化アニールにより粒径の大きな多結晶が成長したことによる。他方、１７５℃〜５００℃の範囲内の注入温度の下でイオン注入したサンプルのｐ＋＋領域３には、炭化珪素基板１のオフ角に対応したステップバンチング（そのｒｍｓは約５０ｎｍである。）が確認され、この結果は、イオン注入前の結晶構造への回復が進んだことを示している。特に、１７５℃以上、３００℃以内の範囲内の注入温度の下でイオン注入したサンプルでは、ｐ＋＋領域３の表面は、上記オフ角に対応したステップバンチングの表面荒れに加えて、その他の表面荒れをも含むことが、確認される。他方、注入温度が４００℃又は５００℃の下でのサンプルでは、ｐ＋＋領域３の表面は上記オフ角に対応したステップバンチングの表面荒れのみを含むことが、観察される。
活性化アニール後の注入／未注入領域間段差プロファイルを、図１０に示す。図１０に於いて、横軸ｘは段差計のスキャン方向を示しており、縦軸は相対的な深さを示している（注入温度が１５０℃での未注入領域の深さを基準値０と設定して、相対的に段差計の測定結果を示している。）。以下に示す他の注入／未注入領域間段差プロファイルに於いても、その横軸及び縦軸の定義は、上記と同様である。
図１０より、１７５℃〜５００℃の範囲内の注入温度の下でイオン注入したサンプルでは、領域間段差が確認されていないことから、活性化アニールによるエッチング或いは昇華に関しては、注入／未注入領域間には差はないと言える。それに対して、室温又は１１５℃の保持温度の下でイオン注入したサンプルでは、２０ｎｍ〜３０ｎｍ程度の段差が確認され、これらの結果は、室温又は１１５℃の注入温度の下ではｐ＋＋領域３のエッチング或いは昇華が未注入領域と比べて僅かに促進されたことを示している。一方、１５０℃の注入温度の下でイオン注入した場合の結果は、サンプルのｐ＋＋領域３が未注入領域に比べて盛り上がった様な形状を有することを示しており、これは、粒径の大きな多結晶の成長によるものと考えられる。
ｐ＋＋領域３を適切に形成するためには、（１）ｐ＋＋領域３が未注入領域に比べて盛り上がった場合と、（２）未注入領域と注入領域との間に段差が生じる場合とがあり、後者（２）の場合に於いては、Ａｌイオン等を注入したときの最初の深さをｘとし、活性化アニール後の段差の深さをｙ１（ｙ１＜０）とすると、図６に於いて、│ｘ│＞│ｙ１│の関係を満たす必要性がある。
この点に関しては、図１０の測定結果より、活性化アニールプロセスのみを適用するデバイス作製に於いては、何れの注入温度（保持温度）の条件下に於いても、ｐ＋＋領域３を適切に形成することが出来ることが、認識される。
次に、熱酸化によって、ｐ＋＋領域３及びＳｉＣエピタキシャル層２の上面に熱酸化膜（ＳｉＯ２膜）４を形成する（図１１）。この場合、ｐ＋＋領域３の結晶はイオン注入工程によって既に著しく劣化しているため、熱酸化によるｐ＋＋領域３の酸化速度は、未注入領域の酸化速度よりも速い。よって、図１１に示される様に、ｐ＋＋領域３は、未注入領域よりも、その内部深くまで酸化される。その後、弗化水素酸により熱酸化膜４を除去すると、図１２に示す様な段差（深さは│ｙ１│＋│ｙ２│）が形成される。
熱酸化処理後（犠牲酸化後）及び熱酸化膜除去後（酸化膜エッチング後）の注入／未注入領域間段差プロファイルを、既述した活性化アニール後の注入／未注入領域間段差プロファイルと共に、図１３（注入温度が室温又は１１５℃の場合）、図１４（注入温度が１５０℃の場合）、及び図１５（注入温度が１７５℃〜５００℃の範囲内の場合）に示す。何れのサンプルに於いても、犠牲酸化後のｐ＋＋領域３が未注入領域よりも約５０ｎｍ高くなっていることから、ｐ＋＋領域３に於いて、より厚膜の熱酸化膜が形成されたと、言える。他方、酸化膜除去後の各注入／未注入領域間段差プロファイルは、注入温度が室温又は１１５℃の条件下でイオン注入したサンプルのｐ＋＋領域３が未注入領域に比べて深い位置まで熱酸化されたのに対して、注入温度が１５０℃〜５００℃の範囲内の温度下でイオン注入したサンプルでは、その様な領域間の差が生じていないことを、示している。ここで、ｐ＋＋領域３を適切に形成するためには、│ｘ│＞（│ｙ１│＋│ｙ２│）の関係を満たす必要性がある。この点で、図１３の結果は、１１５℃以下の注入温度でのイオン注入によるｐ＋＋領域３の形成プロセスが、実際の工程では３回以上の熱酸化処理を必要とするデバイスプロセスには適用出来ないことを、示唆している。
次に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、温度１５００℃〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス種がＨ２、生成ガス種がＳｉＨ４及びＣ３Ｈ８、の条件下で、膜厚０．０５μｍ〜２．０μｍの炭化珪素エピタキシャル追成長層５を、両層２，３の上面上に積層する（図１６）。ｐ＋＋領域３の結晶はイオン注入により著しく劣化しているので、熱ＣＶＤ法での成長中に於けるキャリアガス種Ｈ２による高温水素エッチングが強く作用するために、ｐ＋＋領域３上の成長速度は未注入領域上の成長速度よりも低い。よって、図１６に示す様に、ｐ＋＋領域３上の炭化珪素エピタキシャル追成長層５は、未注入領域上の炭化珪素エピタキシャル追成長層５よりも薄くなる。その後、ＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）法により、炭化珪素エピタキシャル追成長層５を除去すると、図１７に示す様に、深さ（│ｙ│＝│ｙ１│＋│ｙ２│＋│ｙ３│）の段差が形成される。
ここで、熱ＣＶＤ法の工程中に於いて、生成ガス種ＳｉＨ４及びＣ３Ｈ８をキャリアガス種Ｈ２に加える前の段階に於ける高温水素アニール処理後での注入／未注入領域間段差プロファイルを、図１８（注入温度が室温又は１１５℃の場合）、図１９（注入温度が１５０℃の場合）、及び図２０（注入温度が１７５℃〜５００℃の範囲内にある場合）に示す。ここでは、高温水素アニール温度を約１５００℃に設定した。高温水素アニール後の各プロファイルは、室温又は１１５℃の注入温度の下でイオン注入したサンプルのｐ＋＋領域３が未注入領域に比べて格段に深い位置までエッチングされたのに対して、１５０℃〜５００℃以上の注入温度下でイオン注入したサンプルでは、その様な差異が見られないことを示している。これらの測定結果は、１１５℃以下の注入温度下でのイオン注入によるｐ＋＋領域３の形成プロセスが、炭化珪素エピタキシャル追成長等の高温水素プロセスを経る必要性があるデバイス作製には適用出来ないことを、示唆している。
更に、炭化珪素エピタキシャル追成長層形成後の注入／未注入領域間段差プロファイルを、酸化膜エッチング後の注入／未注入領域間段差プロファイルと共に、図２１（注入温度が室温又は１１５℃の場合）、図２２（注入温度が１５０℃の場合）、及び図２３（注入温度が１７５℃〜５００℃の範囲内の場合）に示すと共に、ｐ＋＋領域３上の表面モフォロジー(光学顕微鏡像とＡＦＭ像)を図２４〜図２６に示す。ここでは、炭化珪素エピタキシャル追成長層５の膜厚を約０．４５μｍに設定した。図２１より、室温又は１１５℃の注入温度下でイオン注入したサンプルのｐ＋＋領域３のｒｍｓは炭化珪素エピタキシャル追成長層５の形成により約１００ｎｍに拡大し、領域間段差も部分的に大きくなった。これは、図１８で示した様な高温水素中でのエッチング又はステップフロー成長の不良によるものと考えられる。これに対して、注入温度１５０℃でイオン注入したサンプルのｐ＋＋領域３のｒｍｓは約１００ｎｍに縮小し、領域間の高さ位置関係に関しては、未注入領域に比べて、ｐ＋＋領域３の方が１５０ｎｍ低くなった。このことは、ｐ＋＋領域３が高温水素アニールにより殆どエッチングされなかったことから、ｐ＋＋領域３上へのステップフロー成長が殆ど進まなかったことを示唆している。他方、１７５℃〜５００℃の範囲内の注入温度の下でイオン注入したサンプルの領域間段差は何れの注入温度に於いても約２０ｎｍ程度であり、ｐ＋＋領域３上への炭化珪素エピタキシャル追成長速度は、未注入領域上と比べて、殆ど差が無いと、言える。ここで、ｐ＋＋領域３を適切に形成するためには、│ｘ│＞（│ｙ１│＋│ｙ２│＋│ｙ３│）の関係を満たす必要性がある。図２１〜図２３の測定結果は、ｐ＋＋領域３の形成後に炭化珪素エピタキシャル追成長層５の形成を経る必要性のあるデバイス作製に於いては、ｐ＋＋領域３の形成プロセス時に１７５℃以上の注入温度でのイオン注入が必須であることを、示している。
（実施の形態２）
本実施の形態に係る炭化珪素半導体装置の製造方法によって製造される、炭化珪素ｐ型ベースオーミックコンタクト用ｐ＋＋領域の電気的特性及びｐベースオーミックコンタクト抵抗率について、記載する。
一方で、図２７は、炭化珪素ｐベースオーミックコンタクト用ｐ＋＋領域のホールキャリア密度及びホール移動度を、Ｈａｌｌ測定により評価するための半導体装置の構成を示す縦断面図である。図２７に於いて、炭化珪素基板１１上には、炭化珪素エピタキシャル層１２が成長形成されており、炭化珪素エピタキシャル層１２の上面から同層１２の内部に向けてｐ＋＋領域１３が形成されている。そして、オーミック電極１５がｐ＋＋領域１３の上面上に形成されている。更に、オーミック電極１５との接触領域を除くｐ＋＋領域１３の上面上及び炭化珪素エピタキシャル層１２の上面上に、熱酸化膜１４が形成されている。
他方で、図３７は、炭化珪素ｐベースオーミックコンタクト抵抗率を、ＴＬＭ（Ｔｒａｎｓｆｅｒ Ｌｅｎｇｔｈ Ｍｅｔｈｏｄ）測定により評価するための半導体装置の構成を示す縦断面図である。図３７に於いて、炭化珪素基板２１上には、炭化珪素エピタキシャル層２２が成長形成されており、炭化珪素エピタキシャル層２２の上面から同層２２の内部に向けてｐ＋＋領域２３が形成されている。そして、複数のオーミック電極２５がｐ＋＋領域２３の上面上に形成されている。更に、オーミック電極２５との接触領域を除くｐ＋＋領域２３の上面上及び炭化珪素エピタキシャル層２２の上面上に、熱酸化膜２４が形成されている。
次に、実施の形態２に係るＨａｌｌ測定用半導体装置の製造方法を、図２８〜図３３に基づき、記載する。
先ず、オフ角を有する炭化珪素基板１１の上面上に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、温度１５００℃〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス種はＨ２、生成ガス種はＳｉＨ４及びＣ３Ｈ８の条件の下で、膜厚０．３μｍ以上の炭化珪素エピタキシャル層１２を積層する（図２８）。
次に、炭化珪素エピタキシャル層１２の上面上に選択イオン注入用マスク１６を形成し（図２９）、選択イオン注入用マスク１６を用いて、濃度が約２ｅ２０ｃｍ−３のＡｌイオン、Ｂイオン、及びＧａイオンの内で何れかのイオンを、炭化珪素エピタキシャル層１２内に注入して、ｐ＋＋領域１３Ａを形成する（図３０）。尚、上記のイオン注入は、炭化珪素（１１＋１２）を室温〜５００℃の範囲内の各注入温度に保持して行われる。その後は、選択イオン注入用マスク１６を除去した上で、１４００℃〜２０００℃の範囲内の温度で以ってｐ＋＋領域１３Ａの活性化アニール処理を行い、これにより、ｐ＋＋領域１３が形成される（図３１）。
次に、熱酸化により、炭化珪素エピタキシャル層１２の露出面上に、全面的に、熱酸化膜１４を形成する（図３２）。
次に、熱酸化膜１４の内でオーミック電極１５を形成すべき領域のみを除去した上で、当該被除去領域上にＮｉを積層し、ｐ＋＋領域１３の端部の表面上にＮｉオーミック電極１５を形成する（図３３）。尚、オーミック電極１５用の材料としては、Ｎｉの他に、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、或いは、これらの合金を用いても良い。
次に、Ｎｉオーミック電極１５を、当該電極１５と接触している炭化珪素と合金化させるために、炭化珪素（１１＋１２）に対して、温度９５０℃〜１０００℃、処理時間２０秒間〜６０秒間、昇温速度１０℃／秒〜２５℃／秒の条件下で熱処理を行う。これにより、図２７に示す炭化珪素半導体装置が完成される。
ここで、図３４は、Ｈａｌｌ測定から得られた、ｐ＋＋領域１３に於けるホールキャリア密度(プロット：白丸)及びホール移動度(プロット：黒の三角形)の注入温度依存性を示す。但し、図３４の測定例は、ｐ＋＋領域１３Ａの活性化アニール温度が１７００℃であり、更に、既述した実施の形態１での評価結果を踏まえて、注入温度が１７５℃以上の場合に関するデータのみを、図示している。図３４より、ホールキャリア密度は、注入温度が２５０℃〜５００℃の範囲内では殆ど注入温度に対する依存性を示さないが、注入温度が２５０℃以下、１７５℃以上の範囲内に於いては、ホールキャリア密度は急激に増大している。又、ホールキャリア密度の当該増大に対応して、ホール移動度も急激に低下している。この現象は、注入時の炭化珪素（１１＋１２）の保持温度が２５０℃以下、１７５℃以上の範囲内では、イオン注入したｐ＋＋領域１３内に、アクセプタ型のエネルギー準位を有する結晶欠陥がより高密度に分布していることを示している。
又、図３５は、Ｈａｌｌ測定から得られた、ｐ＋＋領域１３に於けるホールキャリア密度の活性化アニール温度及び注入温度の依存性示しており、図３６は、Ｈａｌｌ測定から得られた、ｐ＋＋領域１３に於けるホール移動度の活性化アニール温度及び注入温度依存性を示している。尚、注入温度が４００℃及び５００℃の場合についても本願発明者らは同様に測定を行ったが、その測定結果は、注入温度が３００℃の場合のそれと殆ど変わらなかったため、注入温度が４００℃及び５００℃の場合の測定データは、何れも、図３５及び図３６には図示されてはいない。両図３５，３６より、イオン注入時の炭化珪素（１１＋１２）の保持温度（注入温度）が２５０℃及び３００℃の各々では、Ａｌイオンを注入したサンプルに関して、活性化アニール温度が高くなるにつれてホールキャリア密度は増大し、逆にホール移動度は活性化アニール温度が高くなるにつれて低下している。この現象は、注入されたＡｌイオンが炭化珪素格子サイトに配置されて電気的に活性化したことにより、ホールキャリア密度が増大すると共に、イオン化不純物散乱因子密度が増大してホール移動度が低下したことを示している。他方、注入温度が１７５℃及び２００℃の各々では、Ａｌイオンを注入したサンプルに関しては、ホールキャリア密度は活性化アニール温度が高くなる程に増大するが、ホール移動度は、アニール温度如何に関わらず、約３ｃｍ２／Ｖｓ程度の低い値を示している。この現象は、注入されたＡｌイオンの活性化により増大するイオン化不純物散乱とは別の散乱機構に、ホール移動度が強く依存していることを示唆している。何れの活性化アニール温度条件下に於いても、注入温度が１７５℃及び２００℃の各々である場合に於いてＡｌイオンを注入したときのサンプルのホールキャリア密度は、注入温度が２５０℃及び３００℃の各々である注入サンプルよりも高い値を示しており、特に活性化アニール温度が低い程に、その比は顕著に大きくなっている。これらの結果から、測定されたホールキャリアの起源として、活性化アニールの高温化により増大するＡｌアクセプタと、Ａｌイオン注入温度の低温化により増大するアクセプタ型結晶欠陥とが存在すると、考えられる。
次に、実施の形態２に係るＴＬＭ測定用半導体装置の製造方法を、図３８〜図４３に基づき、記載する。
先ず、炭化珪素基板２１の上面上に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、温度１５００℃〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス種はＨ２、生成ガス種はＳｉＨ４及びＣ３Ｈ８、の条件の下で、膜厚０．３μｍ以上の炭化珪素エピタキシャル層２２を積層する（図３８）。
次に、炭化珪素エピタキシャル層２２の上面上に選択イオン注入用マスク２６を形成した上で（図３９）、濃度が約２ｅ２０ｃｍ−３のＡｌイオン、Ｂイオン、又はＧａイオンの内の何れかのイオンを炭化珪素エピタキシャル層２２内に注入して、活性化アニール前のｐ＋＋領域２３Ａを形成する（図４０）。このときのイオン注入は、炭化珪素（２１＋２２）を、室温〜５００℃の範囲内の各温度に保持して行われる。その後、選択イオン注入用マスク２６を除去した上で、温度１４００℃〜２０００℃の範囲内で活性化アニールを行い、ｐ＋＋領域２３を形成する（図４１）。
次に、熱酸化により、炭化珪素エピタキシャル層２２の露出面上に、全面的に熱酸化膜２４を形成する（図４２）。
次に、熱酸化膜２４の内でオーミック電極２５を形成すべき各領域のみを除去した上で、各被除去領域上にオーミック電極２５を形成する（図４３）。これにより、図３７に示すＴＬＭ測定用半導体装置が完成される。
ここで、図４４は、ＴＬＭ測定から得られた、ｐ型ベースオーミックコンタクト抵抗率(プロット：黒の四角形)の注入温度依存性を、ホールキャリア密度の注入温度依存性と共に、示す。但し、図４４に於いても、実施の形態１の評価結果を踏まえて、イオン注入温度の下限値は１７５℃とされている。図４４より明らかな通り、注入温度が２５０℃以下、１７５℃以上の温度範囲内に於いては、注入温度が下がる程に、ホールキャリア密度が増大すると共に、コンタクト抵抗率が低下している。尚、コンタクト抵抗率は、注入温度が３００℃以下、１７５℃以上の範囲内に於いて、注入温度が下がる程に、低下している。半導体／金属間のオーミックコンタクト抵抗率は、界面の欠陥密度又は半導体のドーピング濃度に依存することが知られており、今回得られたコンタクト抵抗率の注入温度依存性の原因としては、上記既知の原因の何れの可能性も考えられる。
次に、図４５は、ＴＬＭ測定から得られた、各注入温度に於けるｐ型オーミックコンタクト抵抗率のアニール温度依存性を示す。図４５より、何れの注入温度のサンプルに於いても、活性化アニール温度を高くすることによりｐ型オーミックコンタクト抵抗率は概ね低下している。この現象の要因の一つとして、活性化Ａｌアクセプタ密度の増大が考えられる。又、図４５より、活性化アニール温度が低い程、コンタクト抵抗率はＡｌ注入温度に強く依存しており、この現象は、イオン注入により誘起されるアクセプタ型結晶欠陥又は界面欠陥の密度が大きく影響している可能性がある。注入温度が１７５℃〜２００℃の範囲内では、活性化アニール温度を１６００℃〜２０００℃の範囲内の値に設定することにより、その注入温度条件に関わらず、オーミックコンタクト抵抗率を約１ｅ−３Ωｃｍ２以下にすることが出来る。
既述した本実施の形態により製造される炭化珪素ｐ型ベースオーミックコンタクトでは、イオン注入時の炭化珪素の保持温度（注入温度）を１７５℃以上、３００℃以下の範囲内の値に設定した場合には、更に望ましくは１７５℃以上、２００℃以下の範囲内の値に設定した場合には、３００℃を超える注入温度でイオン注入を行った場合よりも、オーミックコンタクト抵抗率が低くなる。しかも、本実施の形態の条件の下では、実施の形態１で示した様に、室温下でイオン注入する場合に見られる様なプロセス不良が発生しない。
（実施の形態３）
本実施の形態は、実施の形態１及び２に於いて明らかとなった既述の評価結果を反映させた、炭化珪素半導体装置の製造方法に関している。
ここで、図４６は、炭化珪素エピタキシャルチャネルＭＯＳＦＥＴの構成を示す縦断面図であり、各参照符号は次の構成要素を示す。即ち、３１は炭化珪素基板、３２は炭化珪素エピタキシャル層（炭化珪素層に該当）、３３はｐベース領域、３４はｎソース領域、３５はｐ型ベースコンタクト用ｐ＋＋領域、３６はチャネル用炭化珪素エピタキシャル追成長層、３７は例えばゲート酸化膜から成るゲート絶縁膜、３８はゲート電極、３９は層間絶縁膜、４０はソース電極、４１はドレイン電極である。
次に、実施の形態３に係る炭化珪素半導体装置の製造方法を、図４７〜図５５に基づき、記載する。
先ず、オフ角を有する炭化珪素基板３１の上面上に、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、温度１５００℃〜１６００℃、気圧２５０ｍｂａｒ、キャリアガス種はＨ２、生成ガス種はＳｉＨ４及びＣ３Ｈ８、の条件下で、膜厚が１．０μｍ〜１００μｍの範囲内にある炭化珪素エピタキシャル層３２を積層する（図４７）。
次に、炭化珪素エピタキシャル層３２の上面上に選択イオン注入用マスク（図示せず。）を形成し、同マスクを用いて、炭化珪素エピタキシャル層３２の上面より同層３２の内部に向けて、深さが０．５μｍ〜３．０μｍの範囲内となる様に、濃度が１ｅ１７ｃｍ−３〜１ｅ１９ｃｍ−３の範囲内にあるＡｌイオン、Ｂイオン、又はＧａイオンの何れかのイオンを注入して、一対の対向し合うｐベース領域３３を形成する（図４８）。その後、上記選択イオン注入用マスクを除去した上で、新たな選択イオン注入用マスク（図示せず。）を炭化珪素エピタキシャル層３２の上面上に形成し、当該新たなマスクを用いて、各ｐベース領域３３の表面から同領域３３の内部に向けて、深さが０．１μｍ〜２．０μｍの範囲内となる様に、濃度が１ｅ１８ｃｍ−３〜１ｅ２０ｃｍ−３の範囲内にあるＮイオン、Ａｓイオン、又はＰイオンの何れかのイオンを注入して、ｎソース領域３４を形成する。その後、上記の選択イオン注入用マスクを除去する（図４８）。
次に、炭化珪素エピタキシャル層３２の上面上に選択イオン注入用マスク（図示せず。）を形成し、当該マスクを用いて、各ｐベース領域３３の表面（主面）の内でｎソース領域３４の表面端部に隣接する外側領域から当該ｐベース領域３３の内部に向けて、深さが０．１μｍ〜２．０μｍとなる様に、濃度が１ｅ１９ｃｍ−３〜１ｅ２１ｃｍ−３の範囲内にあるＡｌイオン、Ｂイオン、又はＧａイオンの何れかのイオンを注入して、各ｐベース領域３３よりもｐ型不純物濃度が遥かに高いｐ型ベースコンタクト用ｐ＋＋領域（ｐ型炭化珪素領域に該当。）３５と成るべき領域を形成する。このときのイオン注入工程は、炭化珪素（３１＋３２）を１７５℃以上、３００℃以内の範囲の注入温度に、更に望ましくは１７５℃以上、２００℃以内の範囲内の注入温度に保持して、行われる。上記のイオン注入工程終了後は、上記の選択イオン注入用マスクを除去した上で、温度が１４００℃〜２１００℃の範囲内の値に於いて活性化アニール処理を行い、これにより、ｐベース領域３３、ｎソース領域３４、及びｐベースコンタクト用ｐ＋＋領域３５が完成される（図４９）。尚、実施の形態２の図４５に於いて既述した様に、特にオーミックコンタクト抵抗率を約１ｅ−３Ωｃｍ２以下の低い値に設定する場合には、１７５℃以上、２００℃以内の範囲内の注入温度に於いて、活性化アニール温度を１６００℃〜２０００℃の範囲内の値に設定する必要性がある。
次に、炭化珪素エピタキシャル層３２の上にチャネル用炭化珪素エピタキシャル追成長層３６を積層した上で、フォトリソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術により、一対のｐベース領域３３の間に露出した炭化珪素エピタキシャル層３２の主面３２Ｓがその下面の中央部に位置し、且つ、それぞれのｐベース領域３３の端部表面３３Ｓ及びｎソース領域３４の端部表面３４Ｓがその下面の両端部に位置する形状の下面を有するチャネル用炭化珪素エピタキシャル追成長層３６を、形成する（図５０）。
或いは、チャネル用炭化珪素エピタキシャル追成長層３６を形成せずに、次の工程に進んでも良い。
次に、素子基板の全面上に、ゲート絶縁膜３７を形成する（図５１）。
次に、フォトリソグラフィ及びエッチング技術により、一対のｐベース領域３３の間に露出した炭化珪素エピタキシャル層３２の表面３２Ｓがその中央部に位置し、且つ、それぞれのｐベース領域３３の端部表面３３Ｓ及びｎソース領域３４の端部表面３４Ｓがその両端部の直下に位置する様な形状を有するゲート電極３８を、ゲート絶縁膜３７の表面上に形成する（図５２）。
次に、ソース・ゲート間を電気的に絶縁するための層間絶縁膜３９を、素子全面上に積層する（図５３）。
次に、各ｎソース領域３４の表面上及び各pベースコンタクト用ｐ＋＋領域３５の表面上のゲート絶縁膜３７及び層間絶縁膜３９の部分をフォトリソグラフィ及びエッチング技術によって除去する（図５４）。その後、各ｎソース領域３４及び各pベースコンタクト用ｐ＋＋領域３５の表面の内で露出した部位上にＮｉ層を積層することで、ソース・ベース共通のＮｉコンタクト電極４０を形成する（図５４）。コンタクト電極４０用の材料としては、Ｎｉの他に、Ｔｉ、Ａｌ、Ｍｏ、Ｃｒ、Ｐｔ、Ｗ、Ｓｉ、ＴｉＣ、或いは、これらの合金を用いても良い。
次に、炭化珪素基板３１の裏面上に、全面的にドレイン電極４１を形成する。この後、ソース・ベース共通のコンタクト電極４０及びドレイン電極４１の各々を、当該電極と接触している炭化珪素と合金化させるために、温度が９５０℃〜１０００℃の範囲内で、処理時間が２０秒間〜６０秒間の範囲内で、昇温速度が１０℃／秒〜２５℃／秒の範囲内の条件下で、炭化珪素（３１＋３２）に対して熱処理を行う。これにより、図５５に示す様な素子構造の主要部が完成される。
本実施の形態によれば、ＭＯＳＦＥＴの耐圧低下及びオン抵抗の増大を招くこと無く、且つプロセス不良を招くこと無く（歩留まりの向上）、十分に低抵抗なｐベースオーミックコンタクトを有する炭化珪素-エピタキシャルチャネルＭＯＳＦＥＴを作製することが出来る。しかも、十分に低抵抗なオーミックコンタクト抵抗率を有するｐベースコンタクト用ｐ＋＋領域３５が完成されるので、ＭＯＳＦＥＴ素子のスイッチングがスムーズに行われることとなり、電力消費量の削減化を図ることが出来る。加えて、炭化珪素半導体装置にサージ電圧等の高電圧が印加されてアバランシェ現象等が発生しても、低抵抗なｐ型ベースコンタクト用ｐ＋＋領域３５と当該領域３５とオーミックコンタクトするコンタクト電極４０とが蓄積されるホールを逃がすための通路領域として機能するので、炭化珪素半導体装置の電気的特性の破壊を効果的に回避して炭化珪素半導体装置の長寿命化を図ることも可能である。
又、本炭化珪素半導体装置では、ｐ型の炭化珪素領域３５のホールキャリア濃度は当該領域の不純物濃度の５％以上であり、ｐ型の炭化珪素領域３５のホール移動度は４ｃｍ２／Ｖｓ以下であり、しかも、ｐ型の炭化珪素領域３５のオーミックコンタクト抵抗率は８Ｅ−４Ωｃｍ２以下であるので、３００℃を越える注入温度で以ってイオン注入してｐ型の炭化珪素領域を作成した場合よりも、格段にオーミックコンタクト抵抗率を低減化することが出来る。
（付記）
以上、本発明の実施の形態を詳細に開示し記述したが、以上の記述は本発明の適用可能な局面を例示したものであって、本発明はこれに限定されるものではない。即ち、記述した局面に対する様々な修正や変形例を、この発明の範囲から逸脱することの無い範囲内で考えることが可能である。
この発明は、例えばパワー半導体デバイスに適用して好適である。
実施の形態１の炭化珪素半導体装置の製造方法によって製造される、炭化珪素ｐベースオーミックコンタクト用ｐ＋＋領域に対するプロセスの影響を評価するための炭化珪素半導体装置の構成を示す縦断面図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置に於いて、活性化アニール後のｐ＋＋領域の表面モフォロジーを示す図である。 実施の形態１の炭化珪素半導体装置に於いて、活性化アニール後のｐ＋＋領域の表面モフォロジーを示す図である。 実施の形態１の炭化珪素半導体装置に於いて、活性化アニール後のｐ＋＋領域の表面モフォロジーを示す図である。 実施の形態１の炭化珪素半導体装置に於いて、活性化アニール後の注入／未注入領域間段差プロファイルを示す図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置に於いて、熱酸化及び熱酸化膜除去後の注入／未注入領域間段差プロファイル（注入温度：室温又は１１５℃）を示す図である。 実施の形態１の炭化珪素半導体装置に於いて、熱酸化及び熱酸化膜除去後の注入／未注入領域間段差プロファイル（注入温度：１５０℃）を示す図である。 実施の形態１の炭化珪素半導体装置に於いて、熱酸化及び熱酸化膜除去後の注入／未注入領域間段差プロファイル（注入温度：１７５℃〜５００℃）を示す図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態１の炭化珪素半導体装置に於いて、高温水素アニール後の注入／未注入領域間段差プロファイル（注入温度：室温又は１１５℃）を示す図である。 実施の形態１の炭化珪素半導体装置に於いて、高温水素アニール後の注入／未注入領域間段差プロファイル（注入温度：１５０℃）を示す図である。 実施の形態１の炭化珪素半導体装置に於いて、高温水素アニール後の注入／未注入領域間段差プロファイル（注入温度：１７５℃〜５００℃）を示す図である。 実施の形態１の炭化珪素半導体装置に於いて、炭化珪素エピタキシャル追成長後の注入／未注入領域間段差プロファイル（注入温度：室温又は１１５℃）を示す図である。 実施の形態１の炭化珪素半導体装置に於いて、炭化珪素エピタキシャル追成長後の注入／未注入領域間段差プロファイル（注入温度：１５０℃）を示す図である。 実施の形態１の炭化珪素半導体装置に於いて、炭化珪素エピタキシャル追成長後の注入／未注入領域間段差プロファイル（注入温度：１７５℃〜５００℃）を示す図である。 実施の形態１の炭化珪素半導体装置に於いて、炭化珪素エピタキシャル追成長後のｐ＋＋領域上の表面モフォロジーを示す図である。 実施の形態１の炭化珪素半導体装置に於いて、炭化珪素エピタキシャル追成長後のｐ＋＋領域上の表面モフォロジーを示す図である。 実施の形態１の炭化珪素半導体装置に於いて、炭化珪素エピタキシャル追成長後のｐ＋＋領域上の表面モフォロジーを示す図である。 実施の形態２の炭化珪素半導体装置の製造方法によって製造される、炭化珪素ｐベースオーミックコンタクト用ｐ＋＋領域のホールキャリア密度とホール移動度とを、Ｈａｌｌ測定により評価するための炭化珪素半導体装置の構成を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法によって製造される、ｐ＋＋領域に於けるホールキャリア密度(プロット：○)とホール移動度(プロット：黒三角形)の注入温度依存性を示す図である。 実施の形態２の炭化珪素半導体装置の製造方法によって製造される、ｐ＋＋領域に於けるホールキャリア密度の活性化アニール温度及び注入温度依存性を示す図である。 実施の形態２の炭化珪素半導体装置の製造方法によって製造される、ｐ＋＋領域に於けるホール移動度の活性化アニール温度及び注入温度依存性を示す図である。 実施の形態２の炭化珪素半導体装置の製造方法によって製造される、炭化珪素ｐベースオーミックコンタクト抵抗率を、ＴＬＭ法により評価するための炭化珪素半導体装置の構成を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態２の炭化珪素半導体装置の製造方法によって製造される、ｐベースオーミックコンタクト抵抗率(プロット：黒の四角形)の注入温度依存性を示す図である。 実施の形態２の炭化珪素半導体装置の製造方法によって製造される、ｐベースオーミックコンタクト抵抗率の活性化アニール温度及び注入温度依存性を示す図である。 実施の形態３の炭化珪素半導体装置の製造方法によって製造される、炭化珪素ＭＯＳＦＥＴの構成を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。 実施の形態３の炭化珪素半導体装置の製造方法の一部を示す縦断面図である。
符号の説明
１ 炭化珪素基板、２ 炭化珪素エピタキシャル層、３ ｐ＋＋領域、４ 熱酸化膜、５ 炭化珪素エピタキシャル追成長層、６ 選択イオン注入用マスク、１１ 炭化珪素基板、１２ 炭化珪素エピタキシャル層、１３ ｐ＋＋領域、１４ 熱酸化膜、１５ オーミック電極、１６ 選択イオン注入用マスク、２１ 炭化珪素基板、２２ 炭化珪素エピタキシャル層、２３ ｐ＋＋領域、２４ 熱酸化膜、２５ オーミック電極、２６ 選択イオン注入用マスク、３１ 炭化珪素基板、３２ 炭化珪素エピタキシャル層、３３ ｐベース領域、３４ ｎソース領域、３５ ｐ＋＋領域、３６ 炭化珪素エピタキシャル追成長層、３７ ゲート絶縁膜、３８ ゲート電極、３９ 層間絶縁膜、４０ ソース・ベース共通電極、４１ ドレイン電極。

Claims (1)

  1. 炭化珪素層を備える炭化珪素半導体装置の製造方法であって、
    前記炭化珪素層の温度を１７５℃以上、２００℃以内の範囲内の値に保持しつつ、前記炭化珪素層の主面から前記炭化珪素層の内部に向けて、その注入濃度が１Ｅ１９ｃｍ-3以上、１Ｅ２１ｃｍ-3以内の範囲内にある、Ａｌイオンを注入して、ｐ型の不純物層を形成する工程と、
    前記Ａｌイオンの注入後に、前記炭化珪素層を１６００℃以上、２０００℃以内の範囲内の温度でアニールする工程と、
    その裏面が前記ｐ型の不純物層の表面とオーミックコンタクトする、Ｎｉで構成される、コンタクト電極を前記ｐ型の不純物層の前記表面上に形成し、温度９５０〜１０００℃で熱処理し合金化する工程とを備えることを特徴とする、
    炭化珪素半導体装置の製造方法。
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