JP2014154667A - 半導体装置 - Google Patents

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Abstract

【課題】電気特性の変動を抑制することが可能な半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴは、｛０００１｝面に対してオフ角を有する主表面１０Ａを含む炭化珪素基板１０と、主表面１０Ａに接触して形成されたソース電極４０とを備えている。炭化珪素基板１０において、ソース電極４０との接触界面の少なくとも一部には、基底面１０Ｃが露出している。このような構成を有することにより、ＭＯＳＦＥＴでは、閾値電圧の変動が抑制されている。
【選択図】図２

Description

本発明は、半導体装置に関するものであり、より特定的には、電気特性の変動が抑制された半導体装置に関するものである。
近年、半導体装置の高耐圧化、低損失化などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められている。炭化珪素は、従来より半導体装置を構成する材料として広く用いられている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
炭化珪素を構成材料とする半導体装置としては、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂｒｒｉｅｒ Ｄｉｏｄｅ）などがある。ＭＯＳＦＥＴは、所定の閾値電圧を境としてチャネル領域における反転層の形成の有無を制御し、電流の導通および遮断をする半導体装置である。このＭＯＳＦＥＴにおいては、電流の導通および遮断の境となる閾値電圧が変動することにより、安定な動作が得られないという問題がある。これに対して、たとえばゲート酸化膜の形成条件の検討により閾値電圧の不安定性を低減することなどが提案されている（たとえば、非特許文献１参照）。
岡本 光央ら、「４Ｈ−ＳｉＣ カーボン面 ＭＯＳＦＥＴにおけるＶｔｈ不安定性の低減」、第５９回応用物理学関係連合講演会 講演予稿集、応用物理学会、２０１２年３月、ｐｐ１５−３０９
上述のように、ＭＯＳＦＥＴにおける閾値電圧の変動を抑制するための提案はなされているものの、その詳細な原因などについての知見は得られていなかった。そのため、従来のＭＯＳＦＥＴでは、閾値電圧などの電気特性の変動を十分に抑制することが困難であった。そこで、本発明の目的は、閾値電圧などの電気特性の変動が十分に抑制された半導体装置を提供することである。
本発明に従った半導体装置は、｛０００１｝面に対してオフ角を有する主表面を含む炭化珪素基板と、上記主表面に接触して形成されたオーミック電極とを備えている。炭化珪素基板において、オーミック電極との接触界面の少なくとも一部には、基底面が露出している。
本発明者は、炭化珪素基板上にオーミック電極が形成された構成を有する半導体装置（たとえば、ＭＯＳＦＥＴなど）において、閾値電圧などの電気特性に変動が生じる原因について詳細な検討を行った結果、以下の知見を得て、本発明に想到した。
まず、炭化珪素基板上にオーミック電極が形成された半導体装置では、当該半導体装置に対して電圧が印加される前には、オーミック電極と炭化珪素基板との接触界面付近に電極材料に由来した塊状物が存在している。そして、所定時間だけ電圧が印加された後には、当該塊状物が消失する。つまり、オーミック電極に対する電圧の印加前後において、オーミック電極と炭化珪素基板との接触界面における元素（たとえばオーミック電極がＴｉＡｌＳｉ合金である場合にはシリコン元素）の分布状態が変化する。
本発明者は、上述のような元素の分布状態の変化が半導体装置の電気特性の変動の原因となっていることに着目し、オーミック電極と炭化珪素基板との接触界面におけるより安定な構造を見出し、本発明に想到した。すなわち、本発明に従った半導体装置では、炭化珪素基板においてオーミック電極との接触界面の少なくとも一部には基底面が露出している。これにより、当該接触界面に基底面が露出しない場合に比べてより安定な構造が得られ、その結果電気特性の変動が緩和される。したがって、本発明に従った半導体装置によれば、電気特性の変動が十分に抑制された半導体装置を提供することができる。
上記半導体装置において、オーミック電極は、Ｎｉ、ＴｉおよびＡｌのうち少なくとも一種の金属を含んでいてもよい。より具体的には、オーミック電極は、ＴｉＡｌＳｉ合金またはＮｉＳｉ合金からなっていてもよい。これにより、オーミック電極と炭化珪素基板との間における良好なオーミック接触を確保することができる。
上記半導体装置において、基底面のオフ角方向での長さは、３６ｎｍ以上４３０ｎｍ以下であってもよい。基底面の上記長さが３６ｎｍ未満である場合には、炭化珪素基板のオーミック電極との接触界面において、基底面が露出した領域を十分に確保することが困難である。一方、基底面の上記長さが４３０ｎｍを超える場合には、電極材料がソースのｎ型ＳｉＣ領域をスパイク（貫通）し、ＭＯＳＦＥＴ動作に支障をきたすという問題が発生する可能性がある。このような理由から、基底面の上記長さは、３６ｎｍ以上４３０ｎｍ以下であることが好ましく、さらに５０ｎｍ以上１４３ｎｍ以下であることがより好ましい。これにより、上記半導体装置の電気特性の変動を一層抑制することができる
上記半導体装置は、炭化珪素基板に接触して形成された酸化膜と、炭化珪素基板との間に酸化膜を挟むように酸化膜に接触して形成されたゲート電極と、炭化珪素基板に接触して形成されたドレイン電極とをさらに備えていてもよい。また、オーミック電極は、ソース電極であってもよい。また、ソース電極およびドレイン電極は、ゲート電極に印加されるゲート電圧によってソース電極およびドレイン電極の間に流れる電流が制御可能に構成されていてもよい。また、初めて測定される半導体装置の第１の閾値電圧と、１０００時間継続的に半導体装置に対してストレス印加した後に測定される半導体装置の第２の閾値電圧との差が±０．２Ｖ以内であってもよい。ここで、ストレス印加とは、ソース電極の電圧が０Ｖでありかつドレイン電極の電圧が０Ｖの状態で、ゲート電極に対して−１５Ｖのゲート電圧を印加することである。これにより、閾値電圧の変動が一層抑制された半導体装置を提供することができる。
ここで、閾値電圧の定義について図１１および図１２を参照して説明する。図１１および図１２において、横軸はゲート電圧（Ｖｇ）、縦軸はドレイン電流（Ｉｄ）を示している。図１１を参照して、まず、ゲート電圧（Ｖｇ）を変化させてドレイン電流（Ｉｄ）を測定する。ゲート電圧がマイナスの場合はドレイン電流はほとんど流れないが、ゲート電圧を大きくしていくとドレイン電流が急に流れ始める。閾値電圧（Ｖｔｈ）は、ドレイン電流が流れ始めるゲート電圧のことである。より詳細には、閾値電圧（Ｖｔｈ）は、ドレイン電圧が０．１Ｖであり、ソース電圧が０Ｖであって、ドレイン電流が１ｎＡであるときのゲート電圧のことである。なお、ソースドレイン間の電圧（Ｖｄｓ）は０．１Ｖである。
次に、閾値電圧の変動について図１２を参照して説明する。まず、半導体装置に印加されるゲート電圧を変化させてドレイン電流を測定する。ドレイン電流が１ｎＡになるゲート電圧を第１の閾値電圧（Ｖｔｈ１）とする。次に、半導体装置に対してストレスを印加する。その後、ゲート電圧を変化させてドレイン電流を測定する。そして、ドレイン電流が１ｎＡになるゲート電圧を第２の閾値電圧（Ｖｔｈ２）とする。このように、閾値電圧はストレス印加により変動する。
通常、半導体装置の製造が完了した後、出荷検査などのため動作確認を行い、その後半導体装置が出荷される。本発明において、初めて測定される半導体装置の第１の閾値電圧とは、半導体装置が出荷された後に初めてゲート電極に電圧を印加して第１の閾値電圧を測定する場合を含む。
以上の説明から明らかなように、本発明に従った半導体装置によれば、閾値電圧などの電気特性の変動が十分に抑制された半導体装置を提供することができる。
実施の形態１に係るＭＯＳＦＥＴの構造を示す概略断面図である。 実施の形態１に係るＭＯＳＦＥＴの構造を拡大して示す概略断面図である。 実施の形態１に係る半導体装置の製造方法を概略的に示すフローチャートである。 実施の形態１に係る半導体装置の製造方法を説明するための概略断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための概略断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための概略断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための概略断面図である。 実施の形態１に係る半導体装置の製造方法を説明するための概略断面図である。 実施の形態２に係るＭＯＳＦＥＴの構造を示す概略断面図である。 実施の形態３に係るＳＢＤの構造を示す概略断面図である。 ゲート電圧とドレイン電流との関係を示す図である。 ゲート電圧とドレイン電流との関係を示す図である。 ゲート電圧の印加時間と閾値電圧の変動との関係を示す図である。 実施例のＭＯＳＦＥＴにおけるＥＤＸによるシリコン元素のマッピング図である。 実施例のＭＯＳＦＥＴにおけるＢＦ−ＳＴＥＭ写真である。 実施例のＭＯＳＦＥＴにおけるＨＡＤＤＦ−ＳＴＥＭ写真である。 実施例のＭＯＳＦＥＴにおけるＥＤＸによるシリコン元素のマッピング図である。 実施例のＭＯＳＦＥＴにおけるＢＦ−ＳＴＥＭ写真である。 実施例のＭＯＳＦＥＴにおけるＨＡＤＤＦ−ＳＴＥＭ写真である。 電圧印加前の比較例のＭＯＳＦＥＴにおけるＥＤＸによるシリコン元素のマッピング図である。 電圧印加前の比較例のＭＯＳＦＥＴにおけるＢＦ−ＳＴＥＭ写真である。 電圧印加前の比較例のＭＯＳＦＥＴにおけるＨＡＤＤＦ−ＳＴＥＭ写真である。 電圧印加後の比較例のＭＯＳＦＥＴにおけるＥＤＸによるシリコン元素のマッピング図である。 電圧印加後の比較例のＭＯＳＦＥＴにおけるＢＦ−ＳＴＥＭ写真である。 電圧印加後の比較例のＭＯＳＦＥＴにおけるＨＡＤＤＦ−ＳＴＥＭ写真である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中の結晶学的記載においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”‐”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１に係る半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。図１を参照して、ＭＯＳＦＥＴ１は、プレーナ型のＭＯＳＦＥＴであって、炭化珪素基板１０と、ゲート酸化膜２０と、ゲート電極３０と、オーミック電極としてのソース電極４０およびドレイン電極５０と、層間絶縁膜６０と、ソース配線４１とを主に備えている。
炭化珪素基板１０は、たとえばポリタイプ４Ｈの六方晶炭化珪素からなっており、｛０００１｝面に対してオフ角を有する主表面１０Ａを含んでいる。主表面１０Ａは、たとえば｛０００１｝面に対して０．１°以上８°以下のオフ角を有する面であってもよく、１°以上８°以下のオフ角を有する面であってもよい。また、主表面１０Ａは、｛０００１｝面に対して巨視的に６２°±１０°のオフ角を有する面であってもよく、具体的には（０３−３８）面であってもよい。
炭化珪素基板１０は、炭化珪素からなり導電型がｎ型であるベース基板１１と、炭化珪素からなり導電型がｎ型であるバッファ層１２と、炭化珪素からなり導電型がｎ型のドリフト層１３と、導電型がｐ型の一対のボディ領域１４と、導電型がｎ型のソース領域１５と、導電型がｐ型のコンタクト領域１６とを含んでいる。また、炭化珪素基板１０は、炭化珪素を一部に含む基板であればよく、ベース基板１１は炭化珪素からなるものには限定されない。ベース基板１１は、たとえばシリコン（Ｓｉ）、窒化ガリウム（ＧａＮ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウムと窒化アルミニウムの混晶（ＡｌＧａＮ）などからなっていてもよい。
バッファ層１２は、ベース基板１１の一方の主表面１１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層１３は、バッファ層１２上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層１３に含まれるｎ型不純物は、たとえば窒素（Ｎ）であり、バッファ層１２に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。バッファ層１２およびドリフト層１３は、ベース基板１１の一方の主表面１１Ａ上に形成されたエピタキシャル成長層である。
一対のボディ領域１４は、エピタキシャル成長層において互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ボディ領域１４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、ホウ素（Ｂ）などである。
ソース領域１５は、主表面１０Ａを含み、かつボディ領域１４に取り囲まれるように、一対のボディ領域１４のそれぞれの内部に形成されている。ソース領域１５は、ｎ型不純物（導電型がｎ型である不純物）、たとえばリン（Ｐ）などをドリフト層１３に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。
コンタクト領域１６は、主表面１０Ａを含み、かつボディ領域１４に取り囲まれるとともに、ソース領域１５に隣接するように一対のボディ領域１４のそれぞれの内部に形成されている。コンタクト領域１６は、ｐ型不純物、たとえばＡｌなどをボディ領域１４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。
ゲート酸化膜２０は、炭化珪素基板１０の主表面１０Ａ上に接触するように形成されている。ゲート酸化膜２０は、たとえば二酸化珪素からなり、一方のソース領域１５上から他方のソース領域１５上にまで延在するように主表面１０Ａ上において形成されている。
ゲート電極３０は、一方のソース領域１５上から他方のソース領域１５上にまで延在するようにゲート酸化膜２０上に接触して形成されている。ゲート電極３０は、炭化珪素基板１０との間にゲート酸化膜２０を挟むようにゲート酸化膜２０に接触して形成されている。ゲート電極３０は、不純物が添加されたポリシリコンやＡｌなどの導電体からなっている。
ソース電極４０は、炭化珪素基板１０の主表面１０Ａ上（ソース領域１５およびコンタクト領域１６上）に接触するように形成されている。ソース電極４０は、たとえばＴｉＡｌＳｉ（チタンアルミニウムシリサイド）合金またはＮｉＳｉ（ニッケルシリサイド）合金などからなり、Ｎｉ、ＴｉおよびＡｌのうち少なくとも一種の金属と、シリコン（Ｓｉ)とを含んでいる。これにより、炭化珪素基板１０とソース電極４０との間において良好なオーミック接触が確保されている。なお、炭化珪素基板１０とソース電極４０との接触界面の構造は、後に詳述する。
ドレイン電極５０は、炭化珪素基板１０において主表面１０Ａ側とは反対側の主表面１０Ｂ上に接触して形成されている。ドレイン電極５０は、ソース電極４０と同様にＴｉＡｌＳｉ合金やＮｉＳｉ合金などからなっており、炭化珪素基板１０に対してオーミック接触している。ソース電極４０およびドレイン電極５０は、ゲート電極３０に印加されるゲート電圧（Ｖｇ）により、ソース電極４０とドレイン電極５０との間に流れる電流（Ｉｄｓ）が制御可能に構成されている。
層間絶縁膜６０は、たとえば二酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮ）などからなっており、ゲート酸化膜２０とともにゲート電極３０を取り囲むように形成されている。層間絶縁膜６０の膜厚は、たとえば０．５μｍ以上２．０μｍ以下である。
次に、ソース電極４０と炭化珪素基板１０との接触界面の構造について説明する。図２を参照して、炭化珪素基板１０の主表面１０Ａには、基底面１０Ｃが露出した領域が形成されており、当該領域においてソース電極４０と接触している。つまり、炭化珪素基板１０においてソース電極４０との接触界面の少なくとも一部には、基底面１０Ｃが露出している。また、当該接触界面には複数の基底面１０Ｃが露出しており、それぞれの基底面１０Ｃにおいてソース電極４０と接触している。ここで、主表面１０Ａが（０００１）面に対して０．１°以上８°以下（１°以上８°以下）のオフ角を有する面である場合には、基底面１０Ｃは（０００１）面（シリコン面）であり、主表面１０Ａが（０００−１）面に対して０．１°以上８°以下（１°以上８°以下）のオフ角を有する面である場合には、基底面１０Ｃは（０００−１）（カーボン面）であり、主表面１０Ａが（０３−３８）面である場合には、基底面１０Ｃは（０１−１２）面である。このような構造を有することにより、本実施の形態に係るＭＯＳＦＥＴ１は、後述するように閾値電圧の変動が抑制されたものとなっている。
また、図２を参照して、基底面１０Ｃのオフ角方向での長さＬはたとえば３６ｎｍ以上４３０ｎｍ以下であってもよい。基底面１０Ｃの長さＬが３６ｎｍ未満である場合には、炭化珪素基板１０のソース電極４０との接触界面において、基底面１０Ｃが露出した領域を十分に確保することが困難である。一方、基底面１０Ｃの長さＬが４３０ｎｍを超える場合には、電極材料がｎ型ＳｉＣ（ソース領域１５）をスパイクするという可能性がある。このような理由から、基底面の上記長さＬは、３６ｎｍ以上４３０ｎｍ以下であることが好ましく、これによりＭＯＳＦＥＴ１の閾値電圧の変動を一層抑制することができる。ここで、「基底面１０Ｃのオフ角方向での長さＬ」とは、主表面１０Ａに対する基底面１０Ｃのオフ方向における基底面１０Ｃの長さである。また、基底面１０Ｃの長さＬが３６ｎｍ以上４３０ｎｍ以下である場合には、高さＨは５ｎｍ以上１５ｎｍ以下である。また、基底面１０Ｃの上記長さＬは、３６ｎｍ以上４３０ｎｍ以下であることが好ましく、５０ｎｍ以上１４３ｎｍ以下であることがさらに好ましい。
また、図２に示すような基底面１０Ｃが露出した状態は、たとえばＥＤＸ（Ｅｎｅｒｇｙ Ｄｉｓｐｅｒｓｉｖｅ Ｘ−ｒａｙ ｓｐｅｃｔｒｏｍｅｔｒｙ）や、ＢＦ（Ｂｒｉｇｈｔ Ｆｉｅｌｄ）−ＳＴＥＭ（Ｓｃａｎｎｎｉｎｇ Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）、あるいはＨＡＤＤＦ（Ｈｉｇｈ−ａｎｇｌｅ Ａｎｎｕｌａｒ Ｄａｒｋ−ｆｉｅｌｄ）−ＳＴＥＭなどにより、ＭＯＳＦＥＴ１の断面構造を観察することで確認することができる。また、本実施の形態のＭＯＳＦＥＴ１では、ソース電極４０と炭化珪素基板１０との接触界面においてだけでなく、ドレイン電極５０と炭化珪素基板１０との接触界面においても図２に示すような構造が形成されていてもよい。
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極５０に電圧が印加されても、ゲート酸化膜２０の直下に位置するボディ領域１４とドリフト層１３との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧を印加すると、ボディ領域１４のゲート酸化膜２０と接触する付近であるチャネル領域において、反転層が形成される。その結果、ソース領域１５とドリフト層１３とが電気的に接続され、ソース電極４０とドレイン電極５０との間に電流が流れる。
また、ＭＯＳＦＥＴ１の閾値電圧の変動が抑制されていることは以下のようにして確認することができる。すなわち、ＭＯＳＦＥＴ１に対して初めて測定されるＭＯＳＦＥＴ１の第１の閾値電圧（Ｖｔｈ１）と、１０００時間継続的にＭＯＳＦＥＴ１に対してストレス印加した後に測定されるＭＯＳＦＥＴ１の第２の閾値電圧（Ｖｔｈ２）との差は±０．２Ｖ以内である。ここで、ストレス印加とは、ソース電極４０のソース電圧が０Ｖでありかつドレイン電極５０のドレイン電圧が０Ｖの状態で、ゲート電極３０に対して−１５Ｖのゲート電圧を印加することである。
また、第１の閾値電圧（Ｖｔｈ１）と、ＭＯＳＦＥＴ１に対してストレス印加を開始した後、１０００時間までの任意の時間経過後に測定される第３の閾値電圧（Ｖｔｈ３）との差が±０．２Ｖ以内であることがより好ましい。なお、ＭＯＳＦＥＴ１に対するストレス印加は、たとえば室温で行われてもよいし、１５０℃の温度下で行われてもよい。好ましくは、ストレス印加が室温および１５０℃のいずれの温度で行われても第１の閾値電圧（Ｖｔｈ１）と第２の閾値電圧（Ｖｔｈ２）との差が±０．２Ｖ以内である。
次に、本実施の形態に係る半導体装置の製造方法について説明する。本実施の形態に係る半導体装置の製造方法では、上記本実施の形態に係るＭＯＳＦＥＴ１が製造される。図３を参照して、本実施の形態に係る半導体装置の製造方法では、まず、工程（Ｓ１０）として、炭化珪素基板準備工程が実施される。この工程（Ｓ１０）では、ベース基板準備工程（Ｓ１１）と、エピタキシャル成長工程（Ｓ１２）と、イオン注入工程（Ｓ１３）とが順に実施される。
まず、工程（Ｓ１１）では、図４を参照して、４Ｈ−ＳｉＣなどからなるインゴット（図示しない）を切断することにより、単結晶炭化珪素からなるベース基板１１が準備される。次に、工程（Ｓ１２）では、エピタキシャル成長によりベース基板１１の一方の主表面１１Ａ上に炭化珪素からなるバッファ層１２およびドリフト層１３が順次形成される。
次に、工程（Ｓ１３）では、図５を参照して、まず、ボディ領域１４を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層１３に注入されることにより、ボディ領域１４が形成される。次に、ソース領域１５を形成するためのイオン注入が実施される。具体的には、たとえばＰ（リン）イオンがボディ領域１４に注入されることにより、ボディ領域１４内にソース領域１５が形成される。さらに、コンタクト領域１６を形成するためのイオン注入が実施される。具体的には、たとえばＡｌイオンがボディ領域１４に注入されることにより、ボディ領域１４内にコンタクト領域１６が形成される。上記イオン注入は、ドリフト層１３上において、たとえば二酸化珪素からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
これにより、導電型がｎ型である炭化珪素からなるベース基板１１と、炭化珪素からなり導電型がｎ型であるバッファ層１２と、炭化珪素からなり導電型がｎ型のドリフト層１３と、導電型がｐ型のボディ領域１４と、導電型がｎ型のソース領域１５と、導電型がｐ型のコンタクト領域１６とを含む炭化珪素基板１０が準備される。また、炭化珪素基板１０の主表面１０Ａは、たとえば｛０００１｝面に対して０．１°以上８°以下のオフ角を有する面であってもよく、１°以上８°以下のオフ角を有する面であってもよい。
次に、工程（Ｓ２０）として、活性化アニール工程が実施される。この工程（Ｓ２０）では、たとえばアルゴンなどの不活性ガス雰囲気中において炭化珪素基板１０が加熱される。これにより、上記工程（Ｓ１３）において注入された不純物が活性化される。
次に、工程（Ｓ３０）として、ゲート酸化膜形成工程が実施される。この工程（Ｓ３０）では、たとえば酸素を含む雰囲気ガス下において炭化珪素基板１０が１１００℃以上１４００℃以下の温度で加熱される（ドライ酸化）。これにより、図６に示すように、二酸化珪素からなるゲート酸化膜２０が炭化珪素基板１０の主表面１０Ａ上に接触するように形成される。
次に、工程（Ｓ４０）として、窒素アニール工程が実施される。この工程（Ｓ４０）では、たとえば一酸化窒素（ＮＯ）などの雰囲気ガス下において、炭化珪素基板１０が１１００℃以上１４００℃以下の温度で加熱される。これにより、ゲート酸化膜２０と炭化珪素基板１０との界面領域に存在するトラップ（図示しない）に窒素原子が捕獲され、その結果当該界面領域における界面準位の形成が抑制される。その後、窒素（Ｎ２）などの雰囲気ガス下において１１００℃以上１４００℃以下の温度で炭化珪素基板１０がさらに加熱される（ＰＯＡ（Ｐｏｓｔ Ｏｘｉｄａｔｉｏｎ Ａｎｎｅａｌｉｎｇ）処理）。
次に、工程（Ｓ５０）として、ゲート電極形成工程が実施される、この工程（Ｓ５０）では、図７を参照して、たとえばＬＰ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ）−ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法などにより、高密度に不純物が添加されたポリシリコンからなるゲート電極３０がゲート酸化膜２０上に接触するように形成される。
次に、工程（Ｓ６０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ６０）では、図７を参照して、たとえばＣＶＤ法により、二酸化珪素または窒化珪素からなる層間絶縁膜６０（膜厚：０．５μｍ以上２．０μｍ以下）が、ゲート酸化膜２０とともにゲート電極３０を取り囲むように形成される。
次に、工程（Ｓ７０）として、オーミック電極形成工程が実施される。この工程（Ｓ７０）では、図８を参照して、まず、ソース電極４０を形成すべき領域において、層間絶縁膜６０およびゲート酸化膜２０が除去され、ソース領域１５およびコンタクト領域１６が露出した領域が形成される。そして、当該領域において、たとえばＴｉ、ＡｌおよびＳｉの積層膜や混合膜、またはＮｉおよびＳｉの積層膜や混合膜である金属膜が形成される。具体的には、上記金属膜は、リフトオフまたはドライエッチングを用いてパターニングされることにより、当該領域内に形成される。一方、炭化珪素基板１０において主表面１０Ａ側とは反対側の主表面１０Ｂ上においても同様に上記金属膜が形成される。その後、窒素やアルゴンなどの不活性ガスの雰囲気下において、炭化珪素基板１０を８５０℃以上１１００℃以下の温度で０．５分以上１５分以下の間保持する。このようにして上記金属膜をアニールすることにより、上記金属膜が合金化するとともに上記金属膜の少なくとも一部がシリサイド化される。その結果、ＴｉＡｌＳｉ合金またはＮｉＳｉ合金からなるソース電極４０およびドレイン電極５０がそれぞれ形成される。
次に、工程（Ｓ８０）として、ソース配線形成工程が実施される。この工程（Ｓ８０）では、図１を参照して、たとえば蒸着法により導電体であるＡｌからなるソース配線４１が、層間絶縁膜６０およびソース電極４０を覆うように形成される。以上の工程（Ｓ１０）〜（Ｓ８０）が実施されることにより、上記本実施の形態に係るＭＯＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２に係る半導体装置としてのＭＯＳＦＥＴ２について説明する。本実施の形態に係るＭＯＳＦＥＴ２は、基本的にはＭＯＳＦＥＴ１と同様の構成を備え、同様に動作し、かつ同様の効果を奏する。しかし、ＭＯＳＦＥＴ１はプレーナ型のＭＯＳＦＥＴであったのに対し、本実施の形態に係るＭＯＳＦＥＴ２はトレンチ型のＭＯＳＦＥＴである点でその構造が異なっている。
図９を参照して、ＭＯＳＦＥＴ２は、トレンチ型のＭＯＳＦＥＴであって、上記実施の形態１に係るＭＯＳＦＥＴ１と同様に炭化珪素基板１０と、ゲート酸化膜２０と、ゲート電極３０と、オーミック電極としてのソース電極４０およびドレイン電極５０と、層間絶縁膜６０と、ソース配線４１とを主に備えている。炭化珪素基板１０には、主表面１０Ａ側に開口するトレンチ７０が形成されている。トレンチ７０は、側壁面７０Ａと底面７０Ｂとを含み、側壁面７０Ａがソース領域１５、ボディ領域１４およびドリフト層１３に亘るようにソース領域１５およびボディ領域１４を貫通し、底面７０Ｂがドリフト層１３に位置するように形成されている。主表面１０Ａは、｛０００１｝面に対してたとえば０．１°以上８°以下、好ましくは１°以上８°以下のオフ角を有している。
ボディ領域１４は、ドリフト層１３から見てベース基板１１側とは反対側に形成されている。ボディ領域１４は、側壁面７０Ａを含み、側壁面７０Ａから離れる向きにおいてドリフト層１３と接触しつつ延在するように形成されている。ボディ領域１４は、ｐ型不純物を含むことにより導電型がｐ型となっている。ボディ領域１４に含まれるｐ型不純物は、たとえばＡｌ（アルミニウム）、Ｂ（硼素）などである。
ソース領域１５は、ボディ領域１４から見てドリフト層１３とは反対側に形成されている。ソース領域１５は、側壁面７０Ａを含み、側壁面７０Ａから離れる向きにおいてボディ領域１４と接触しつつ延在するように形成されている。ソース領域１５は、ｎ型不純物を含むことにより導電型がｎ型となっている。ソース領域１５に含まれるｎ型不純物の濃度値は、ドリフト層１３に含まれるｎ型不純物の濃度値よりも高い値となっている。ソース領域１５に含まれるｎ型の不純物は、たとえばＰ（リン）などである。
コンタクト領域１６は、ボディ領域１４に接触しつつ、ソース領域１５に隣接するように形成されている。コンタクト領域１６は、ｐ型不純物を含むことにより導電型がｐ型となっている。コンタクト領域１６に含まれるｐ型不純物の濃度値は、ボディ領域１４に含まれるｐ型不純物の濃度値よりも高い値となっている。コンタクト領域１６に含まれるｐ型不純物は、ボディ領域１４に含まれるｐ型不純物と同様に、たとえばＡｌ、Ｂなどである。
ゲート酸化膜２０は、炭化珪素基板１０に接触して形成されており、具体的にはトレンチ７０の側壁面７０Ａおよび底面７０Ｂ、ならびに炭化珪素基板１０の主表面１０Ａを覆うように形成されている。ゲート酸化膜２０は、たとえば二酸化珪素からなっている。
ゲート電極３０は、炭化珪素基板１０との間にゲート酸化膜２０を挟むようにゲート酸化膜２０に接触して形成されており、具体的にはトレンチ７０内を充填するように形成されている。ゲート電極３０は、たとえば不純物が添加されたポリシリコン、Ａｌなどの導電体からなっている。
ソース電極４０は、炭化珪素基板１０の主表面１０Ａ上（ソース領域１５およびコンタクト領域１６上）に接触するように形成されている。ソース電極４０は、上記実施の形態１と同様にＴｉＡｌＳｉ合金やＮｉＳｉ合金からなっている。
層間絶縁膜６０は、ゲート酸化膜２０と共にゲート電極３０を取囲むように形成されており、ゲート電極３０をソース電極４０およびソース配線４１に対して電気的に絶縁している。層間絶縁膜６０は、たとえば二酸化珪素や窒化珪素からなっている。
ソース配線４１は、層間絶縁膜６０およびソース電極４０を覆うように形成されている。ソース配線４１は、たとえばＡｌなどの導電体からなっており、ソース電極４０を介してソース領域１５と電気的に接続されている。
ドレイン電極５０は、炭化珪素基板１０において主表面１０Ａ側とは反対側の主表面１０Ｂ上に接触して形成されている。ドレイン電極５０は、炭化珪素基板１０とオーミック接触することができる材料、たとえばソース電極４０と同様の材料からなっており、炭化珪素基板１０に対して電気的に接続されている。
ソース電極４０と炭化珪素基板１０との接触界面、およびドレイン電極５０と炭化珪素基板１０との接触界面は、上記実施の形態１の場合と同様に構成されている（図２参照）。これにより、ＭＯＳＦＥＴ２は、上記実施の形態１に係るＭＯＳＦＥＴ１と同様に閾値電圧の変動が抑制されたものとなっている。
（実施の形態３）
次に、本発明のさらに他の実施の形態である実施の形態３に係る半導体装置としてのショットキーバリアダイオード（ＳＢＤ：Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ）３の構造について説明する。図１０を参照して、ＳＢＤ３は、炭化珪素基板８０と、ショットキ―電極９１と、オーミック電極９２と、配線９３と、パッド電極９４とを主に備えている。
炭化珪素基板８０は、ベース基板８１と、バッファ層８２と、半導体層８３とを含んでいる。ベース基板８１は、炭化珪素からなり、たとえば窒素などのｎ型不純物を含むことにより導電型がｎ型となっている。バッファ層８２は、ベース基板８１の主表面上においてエピタキシャル成長により形成されている。バッファ層８２は、ベース基板８１と同様に導電型がｎ型となっている。半導体層８３は、バッファ層８２のベース基板８１側とは反対側の主表面上に形成されている。半導体層８３は、ベース基板８１およびバッファ層８２と同様に導電型がｎ型となっている。
ショットキー電極９１は、炭化珪素基板８０の主表面上に接触するように形成されている。ショットキー電極９１を構成する金属としては、炭化珪素基板８０に対してショットキー接触することが可能な金属として、たとえばチタン（Ｔｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、タンタル（Ｔａ）および金（Ａｕ）からなる群より選択される少なくとも一の金属を採用することができる。配線９３は、Ａｌなどの導電体からなり、ショットキー電極９１上に形成されている。
オーミック電極９２は、炭化珪素基板８０においてショットキー電極９１側とは反対側の主表面上に接触するように形成されている。オーミック電極９２は、上記実施の形態１および２と同様にＴｉＡｌＳｉ合金やＮｉＳｉ合金などからなり、炭化珪素基板８０に対してオーミック接触している。パッド電極９４は、Ａｌなどの導電体からなり、オーミック電極９２上に形成されている。また、オーミック電極９２と炭化珪素基板８０との接触界面は、上記実施の形態１および２の場合と同様に構成されている（図２参照）。これにより、ＳＢＤ３は、上記実施の形態１および２の場合と同様に、オーミック電極９２と炭化珪素基板８０との接触状態に起因した電気特性の変動が抑制されたものとなっている。
上記実施の形態１〜３では、本発明の半導体装置の例としてＭＯＳＦＥＴやＳＢＤについて説明したが、本発明の半導体装置はこれに限定されるものではない。すなわち、本発明の半導体装置は、たとえばＪＦＥＴ（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）またはＰＩＮ（Ｐ−Ｉｎｔｒｉｎｓｉｃ−Ｎ）ダイオードなどであってもよく、これらの半導体装置のオーミック電極と炭化珪素基板との接触界面において、図２に示したような構造が形成されていてもよい。これにより、これらの半導体装置においてもＭＯＳＦＥＴやＳＢＤと同様に、オーミック電極と炭化珪素基板との接触状態に起因した電気特性の変動を抑制することができる。
閾値電圧の変動の抑制について本発明の効果を確認する実験を行った。まず、上記実施の形態１に係るＭＯＳＦＥＴ１を準備した（実施例、図１参照）。次に、電圧が印加される前のＭＯＳＦＥＴ１の閾値電圧（Ｖｔｈ１）を測定した。そして、ソース電極４０の電圧が０Ｖ、ドレイン電極５０の電圧が０Ｖの状態で、ゲート電極３０に対して−１５Ｖの電圧を所定時間印加し、印加時間ごとに再度閾値電圧（Ｖｔｈ２）を測定し、その測定結果から閾値電圧の変動値（ΔＶｔｈ＝Ｖｔｈ１−Ｖｔｈ２）を算出した。ここで、閾値電圧（Ｖｔｈ）とは、図１１および図１２を用いて説明した通りである。また、比較例として、炭化珪素基板１０においてソース電極４０との接触界面に基底面１０Ｃが露出していないＭＯＳＦＥＴ（図２に示した構造を有さないＭＯＳＦＥＴ)を準備し、上記と同様の実験を行った。また、上記実施例および比較例のＭＯＳＦＥＴを厚み方向に切断し、ソース電極４０と炭化珪素基板１０との接触界面の構造をＥＤＸ、ＢＦ−ＳＴＥＭおよびＨＡＤＤＦ−ＳＴＥＭにより解析した。
図１３は、ゲート電圧の印加時間ごとに閾値電圧の変動値（ΔＶｔｈ）を算出した結果を示している。図１３において、横軸はゲート電圧の印加時間（ｈ）を示し、縦軸は閾値電圧の変動値（ΔＶｔｈ（Ｖ））を示している。図１３から明らかなように、実施例の場合では比較例の場合と比べてΔＶｔｈの値（絶対値）が大きく低下した。この結果より、本発明の半導体装置によれば、閾値電圧の変動を十分に抑制可能であることが分かった。
次に、閾値電圧の変動と接触界面における構造との関係について調査した。図１４〜図１９は、実施例の場合のソース電極４０と炭化珪素基板１０との接触界面におけるＥＤＸによるＳｉマッピング図（図１４および図１７参照）、ＢＦ−ＳＴＥＭ写真（図１５および図１８参照）、ＨＡＤＤＦ−ＳＴＥＭ写真（図１６および図１９参照）をそれぞれ示している。また、図２０〜図２２は、電圧印加前の比較例の場合の当該接触界面におけるＥＤＸによるＳｉマッピング図（図２０参照）、ＢＦ−ＳＴＥＭ写真（図２１参照）、ＨＡＤＤＦ−ＳＴＥＭ写真（図２２参照）をそれぞれ示している。また、図２３〜図２５は、電圧印加後の比較例の場合の当該接触界面におけるＥＤＸによるＳｉマッピング図（図２３参照）、ＢＦ−ＳＴＥＭ写真（図２４参照）、ＨＡＤＤＦ−ＳＴＥＭ写真（図２５参照）をそれぞれ示している。なお、図１４〜図１６および図２０〜図２５において倍率は１０００００倍であり、図１７〜図１９において倍率は２０００００倍である。また、ＥＤＸによるマッピング図では、シリコン元素が濃い領域が白く確認されている。
図２０〜図２２に示すように、電圧印加前の比較例の場合では接触界面付近においてシリコン（Ｓｉ）の塊状物４０Ａが確認されたのに対し、図２３〜図２５に示すように、電圧印加後の比較例の場合では当該塊状物４０Ａは確認されなかった。一方、図１４〜図１９に示すように、実施例のＭＯＳＦＥＴでは、当該塊状物４０Ａが確認されず、炭化珪素基板１０においてソース電極４０との接触界面に基底面１０Ｃが露出している状態が確認された。また、基底面１０Ｃの高さＨ（図２参照）を確認したところ、６４．５ｎｍおよび２８．７ｎｍ（図１５参照）、ならびに１０．３ｎｍおよび１５．０ｎｍ（図１８参照）のものが確認された。この結果より、電圧印加前後における接触界面でのシリコン元素の分布状態の変化が、閾値電圧の変動の原因として考えられることが分かった。また、炭化珪素基板１０においてソース電極４０との接触界面に基底面１０Ｃが露出したより安定な構造とした場合には、閾値電圧の変動が緩和されることが分かった。
今回開示された実施の形態および実施例はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、電気特性の変動を抑制することが要求される半導体装置において、特に有利に適用され得る。
１，２ ＭＯＳＦＥＴ、３ ＳＢＤ、１０，８０ 炭化珪素基板、１０Ａ，１０Ｂ，１１Ａ 主表面、１０Ｃ 基底面、１１，８１ ベース基板、１２，８２ バッファ層、１３ ドリフト層、１４ ｐ型ボディ領域、１５ ソース領域、１６ コンタクト領域、２０ ゲート酸化膜、３０ ゲート電極、４０ ソース電極、４０Ａ 塊状物、４１ ソース配線、５０ ドレイン電極、６０ 層間絶縁膜、７０ トレンチ、７０Ａ 側壁面、７０Ｂ 底面、８３ 半導体層、９１ ショットキー電極、９２ オーミック電極、９３ 配線、９４ パッド電極、Ｈ 高さ、Ｌ 長さ。

Claims (5)

  1. ｛０００１｝面に対してオフ角を有する主表面を含む炭化珪素基板と、
    前記主表面に接触して形成されたオーミック電極とを備え、
    前記炭化珪素基板において、前記オーミック電極との接触界面の少なくとも一部には、基底面が露出している、半導体装置。
  2. 前記オーミック電極は、Ｎｉ、ＴｉおよびＡｌのうち少なくとも一種の金属を含む、請求項１に記載の半導体装置。
  3. 前記オーミック電極は、ＴｉＡｌＳｉ合金またはＮｉＳｉ合金からなる、請求項２に記載の半導体装置。
  4. 前記基底面のオフ角方向での長さは、３６ｎｍ以上４３０ｎｍ以下である、請求項１〜３のいずれか１項に記載の半導体装置。
  5. 前記炭化珪素基板に接触して形成された酸化膜と、
    前記炭化珪素基板との間に前記酸化膜を挟むように前記酸化膜に接触して形成されたゲート電極と、
    前記炭化珪素基板に接触して形成されたドレイン電極とをさらに備え、
    前記オーミック電極は、ソース電極であり、
    前記ソース電極および前記ドレイン電極は、前記ゲート電極に印加されるゲート電圧によって前記ソース電極および前記ドレイン電極の間に流れる電流が制御可能に構成されており、
    初めて測定される前記半導体装置の第１の閾値電圧と、
    １０００時間継続的に前記半導体装置に対してストレス印加した後に測定される前記半導体装置の第２の閾値電圧との差が±０．２Ｖ以内であり、
    前記ストレス印加とは、前記ソース電極の電圧が０Ｖでありかつ前記ドレイン電極の電圧が０Ｖの状態で、前記ゲート電極に対して−１５Ｖの前記ゲート電圧を印加することである、請求項１〜４のいずれか１項に記載の半導体装置。
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