JP2012253293A - 半導体装置 - Google Patents

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Abstract

【課題】チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供する。
【解決手段】ＭＯＳＦＥＴ１は、炭化珪素基板１１と、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面（主面１２Ａ）を有し、炭化珪素からなるドリフト層１２と、ドリフト層１２の主面１２Ａ上に接触して形成されたゲート酸化膜２１とを備えている。ドリフト層１２は、ゲート酸化膜２１と接触する領域１４Ａを含むように形成されたｐ型ボディ領域１４を含んでいる。ｐ型ボディ領域１４における不純物密度は５×１０１６ｃｍ−３以上となっている。そして、ｐ型ボディ領域１４と炭化珪素基板１１とに挟まれたドリフト層１２の領域には、ドリフト層１２の厚み方向に垂直な方向において互いに分離して配置された導電型がｐ型であるｐ型領域１３が複数並ぶように形成されている。
【選択図】図１

Description

本発明は半導体装置に関し、より特定的には、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置に関するものである。
近年、半導体装置の高耐圧化、低損失化、高温環境下での使用などを可能とするため、半導体装置を構成する材料として炭化珪素の採用が進められつつある。炭化珪素は、従来から半導体装置を構成する材料として広く使用されている珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体である。そのため、半導体装置を構成する材料として炭化珪素を採用することにより、半導体装置の高耐圧化、オン抵抗の低減などを達成することができる。また、炭化珪素を材料として採用した半導体装置は、珪素を材料として採用した半導体装置に比べて、高温環境下で使用された場合の特性の低下が小さいという利点も有している。
このような炭化珪素を材料として用いた半導体装置のうち、たとえばＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）やＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ）など、所定の閾値電圧を境にチャンネル層における反転層の形成の有無をコントロールし、電流を導通および遮断する半導体装置においては、閾値電圧の調整やチャネル移動度の向上について様々な検討がなされている（たとえば非特許文献１参照）。
Ｓｅｉ−Ｈｙｕｎｇ Ｒｙｕ ｅｔ ａｌ．、"Ｃｒｉｔｉｃａｌ Ｉｓｓｕｅｓ ｆｏｒ ＭＯＳ ＢａｓｅｄＰｏｗｅｒ Ｄｅｖｉｃｅｓ ｉｎ ４Ｈ−ＳｉＣ"、Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ、２００９年、 Ｖｏｌｓ．６１５−６１７、ｐ７４３−７４８
ここで、たとえばＮチャネルのＭＯＳＦＥＴやＩＧＢＴなどの半導体装置においては、導電型がｐ型であるｐ型ボディ領域が形成され、当該ｐ型ボディ領域内にチャンネル層が形成される。そして、ｐ型ボディ領域におけるｐ型不純物（たとえばＢ（硼素）、Ａｌ（アルミニウム）など）の密度（ドーピング密度）を高くすることにより、閾値電圧をプラス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。一方、Ｐチャネルの半導体装置においては、上記Ｎチャネルの場合とは逆にｎ型ボディ領域におけるｎ型不純物の密度を高くすることにより、閾値電圧をマイナス側にシフトさせ、ノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることができる。
しかし、このような方法で閾値電圧を調整すると、チャネル移動度が大幅に低下するという問題がある。これは、ドーピング密度を高くすることにより、ドーパントによる電子の散乱が顕著になるためである。そのため、たとえばｐ型ボディ領域のドーピング密度は、たとえば１×１０１６ｃｍ−３〜４×１０１６ｃｍ−３程度とされる。その結果、従来の半導体装置においては、十分なチャネル移動度を確保しつつ閾値電圧を自由に設定すること、特にノーマリーオフ型に近づける、あるいはノーマリーオフ型とすることは難しいという問題があった。
本発明はこのような問題に対応するためになされたものであって、その目的は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することである。
本発明に従った半導体装置は、炭化珪素からなる基板と、基板上に形成され、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面を有し、導電型が第１導電型である炭化珪素からなる半導体層と、半導体層の上記表面上に接触して形成された絶縁膜とを備えている。半導体層は、絶縁膜と接触する領域を含むように形成され、導電型が第１導電型とは異なる第２導電型であるボディ領域を含んでいる。ボディ領域における不純物密度は５×１０１６ｃｍ−３以上である。そして、ボディ領域と基板とに挟まれた半導体層の領域には、半導体層の厚み方向に垂直な方向において互いに分離して配置された導電型が第２導電型である領域が複数並ぶように形成されている。
本発明者は、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高める方策について詳細な検討を行なった結果、以下のような知見を得て本発明に想到した。
従来の炭化珪素を素材として採用した半導体装置においては、炭化珪素からなる半導体層に形成された｛０００１｝面に対するオフ角が８°以下程度の表面近傍がチャネル層として利用される。このような半導体装置においては、上述のように十分なチャネル移動度を確保しつつ閾値電圧を自由に設定することは困難である。
しかし、本発明者の検討によれば、｛０００１｝面に対するオフ角が所定の範囲となる表面の近傍にチャネル層が形成される構造を採用した場合、ボディ領域のドーピング密度上昇とチャネル移動度の向上との相反関係が大幅に緩和されることが明らかとなった。より具体的には、炭化珪素からなる半導体層の｛０００１｝面に対するオフ角が５０°以上６５°以下である表面を含むようにボディ領域を形成し、当該表面を含む領域にチャネル層が形成される構造を採用した場合、ボディ領域のドーピング密度を上昇させてもチャネル移動度の低下が大幅に抑制される。
本発明の半導体装置においては、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面を有する炭化珪素からなる半導体層の当該表面上に接触するように絶縁膜を形成するとともに、この絶縁膜と接触する領域を含むようにボディ領域が形成される。つまり、本発明の半導体装置においては、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面を含むようにボディ領域が形成されることにより、当該表面を含む領域にチャネル層が形成される。そのため、不純物密度が５×１０１６ｃｍ−３以上という高いドーピング密度のボディ領域を形成し、閾値電圧をプラス側にシフトさせた場合でも、チャネル移動度の低下が抑制される。その結果、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。
なお、上述の「不純物」は、炭化珪素中に導入されることにより多数キャリアを生成する不純物を意味する。
さらに、本発明の半導体装置においては、ボディ領域と基板とに挟まれた半導体層の領域に、半導体層の厚み方向に垂直な方向において互いに分離して配置された導電型が第２導電型である領域が複数並ぶように形成されている。すなわち、本発明の半導体装置の半導体層には、超接合（Ｓｕｐｅｒ Ｊｕｎｃｔｉｏｎ）構造が形成されている。その結果、本発明の半導体装置は、所望の耐圧を維持しつつ、オン抵抗を低減可能な半導体装置となっている。
上記半導体装置においては、上記半導体層の表面のオフ方位と＜０１−１０＞方向とのなす角は５°以下となっていてもよい。
＜０１−１０＞方向は、炭化珪素基板における代表的なオフ方位である。たとえばプレーナ型のＭＯＳＦＥＴを製造する場合、オフ方位が＜０１−１０＞方向に近い主面を有する炭化珪素基板上に、半導体層をエピタキシャル成長により形成することで、上記半導体層の表面のオフ方位が＜０１−１０＞方向に近いものとなる。
上記半導体装置においては、上記半導体層の表面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であってもよい。
これにより、チャネル移動度を一層向上させることができる。ここで、面方位{０３−３８}に対するオフ角を−３°以上＋５°以下としたのは、チャネル移動度と上記オフ角との関係を調査した結果、この範囲内で特に高いチャネル移動度が得られたことに基づいている。
また、「＜０１−１０＞方向における{０３−３８}面に対するオフ角」とは、＜０１−１０＞方向および＜０００１＞方向を含む平面への上記半導体層の表面の法線の正射影と、{０３−３８}面の法線とのなす角度であり、その符号は、上記正射影が＜０１−１０＞方向に対して平行に近づく場合が正であり、上記正射影が＜０００１＞方向に対して平行に近づく場合が負である。
なお、上記半導体層の表面の面方位は、実質的に{０３−３８}であることがより好ましく、上記半導体層の表面の面方位は{０３−３８}であることがさらに好ましい。ここで、表面の面方位が実質的に{０３−３８}であるとは、加工精度などを考慮して実質的に面方位が{０３−３８}とみなせるオフ角の範囲に表面の面方位が含まれていることを意味し、この場合のオフ角の範囲はたとえば{０３−３８}に対してオフ角が±２°の範囲である。これにより、上述したチャネル移動度をより一層向上させることができる。
上記半導体装置においては、上記半導体層の表面のオフ方位と＜−２１１０＞方向とのなす角は５°以下となっていてもよい。
＜−２１１０＞方向は、上記＜０１−１０＞方向と同様に、炭化珪素基板における代表的なオフ方位である。そして、たとえばプレーナ型のＭＯＳＦＥＴを製造する場合、オフ方位が＜−２１１０＞方向に近い主面を有する炭化珪素基板上に、半導体層をエピタキシャル成長により形成することで、上記半導体層の表面のオフ方位が＜−２１１０＞方向に近いものとなる。
上記半導体装置においては、上記半導体層の表面は、炭化珪素のカーボン面側の面であってもよい。
このようにすることにより、チャネル移動度をさらに向上させることができる。ここで、六方晶の単結晶炭化珪素の（０００１）面はシリコン面、（０００−１）面はカーボン面と定義される。つまり、上記半導体層の表面のオフ方位と＜０１−１０＞方向とのなす角が５°以下である構成を採用する場合、上記半導体層の表面を（０−３３−８）面に近いものとすることにより、チャネル移動度をさらに向上させることができる。
上記半導体装置においては、上記ボディ領域における不純物密度は１×１０２０ｃｍ−３以下であってもよい。
ボディ領域における不純物密度を１×１０２０ｃｍ−３以下としても、閾値電圧は十分な自由度をもって設定することができる。また、１×１０２０ｃｍ−３を超えるドーピング密度を採用すると、結晶性の悪化などの問題が発生する可能性がある。
上記半導体装置は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にボディ領域のドーピング密度を高くした場合でも、本発明の半導体装置によればチャネル移動度の低下を十分に抑制することができる。
上記半導体装置においては、上記絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極は第２導電型のポリシリコンからなっていてもよい。すなわち、第２導電型がｐ型である場合、ゲート電極はｐ型ポリシリコンからなるものとし、第２導電型がｎ型である場合、ゲート電極はｎ型ポリシリコンからなるものとすることができる。ｐ型ポリシリコンとは、多数キャリアが正孔であるポリシリコンをいい、ｎ型ポリシリコンとは、多数キャリアが電子であるポリシリコンをいう。このようにすることにより、ゲート電極の仕事関数により半導体装置の閾値電圧を制御し、半導体装置をノーマリーオフ型とすることが容易となる。
上記半導体装置においては、絶縁膜上に接触して配置されたゲート電極をさらに備え、当該ゲート電極はｎ型ポリシリコンからなっていてもよい。このようにすることにより、半導体装置のスイッチング速度を向上させることができる。
上記半導体装置においては、上記絶縁膜の厚みは２５ｎｍ以上７０ｎｍ以下であってもよい。上記絶縁膜の厚みが２５ｎｍ未満では、動作中に絶縁破壊が発生するおそれがある。一方、上記絶縁膜の厚みが７０ｎｍを超える場合、当該絶縁膜をゲート絶縁膜として使用する場合のゲート電圧の絶対値を大きくする必要が生じる。そのため、上記絶縁膜の厚みを２５ｎｍ以上７０ｎｍ以下とすることにより、上記問題点を容易に解消することができる。
上記半導体装置においては、上記第１導電型はｎ型であり、第２導電型はｐ型であってもよい。すなわち、上記半導体装置は、Ｎチャネル型であってもよい。このようにすることにより、高い移動度を確保することが容易な電子を多数キャリアとする半導体装置を提供することができる。
上記半導体装置においては、ボディ領域における不純物密度は８×１０１６ｃｍ−３以上３×１０１８ｃｍ−３以下であってもよい。このようにすることにより、通常の動作温度において０〜５Ｖ程度の閾値電圧を得ることが可能となる。その結果、本願の半導体装置を、珪素を材料として採用した半導体装置と置き換えて使用することが容易になるとともに、半導体装置を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
上記半導体装置においては、ボディ領域において絶縁膜に接する領域に弱反転層が形成される閾値電圧は、室温以上１００℃以下の温度範囲において２Ｖ以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。ここで、室温とは具体的には２７℃である。
上記半導体装置においては、上記閾値電圧が１００℃において３Ｖ以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
上記半導体装置においては、上記閾値電圧が２００℃において１Ｖ以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
上記半導体装置においては、上記閾値電圧の温度依存性は−１０ｍＶ／℃以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。
上記半導体装置においては、室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上であってもよい。このようにすることにより、半導体装置のオン抵抗を十分に抑制することが容易となる。
上記半導体装置においては、１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度が高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。
上記半導体装置においては、１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度がより高温である場合でも、半導体装置のオン抵抗を十分に抑制することが可能となる。
上記半導体装置においては、電子のチャネル移動度の温度依存性が−０．３ｃｍ２／Ｖｓ℃以上であってもよい。これにより、安定して半導体装置のオン抵抗を抑制することが可能となる。
上記半導体装置においては、半導体層と絶縁膜との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下であってもよい。
バリアハイトを大きくすることにより、ゲート絶縁膜として機能する上記絶縁膜中を流れるリーク電流（トンネル電流）を抑制することができる。しかし、上記エピタキシャル成長層が炭化珪素からなる場合、単に絶縁膜との間のバリアハイトが大きい結晶面を絶縁膜と接触する面に採用すると、チャネル移動度が低下するという問題が生じる。これに対し、バリアハイトが２．２ｅＶ以上２．６ｅＶとなる結晶面を絶縁膜と接触する面に採用することにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。このようなバリアハイトは、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面を有する半導体層を採用することにより、容易に達成することができる。なお、バリアハイトとは、半導体層の伝導帯と絶縁膜の伝導帯との間のバンドギャップの大きさをいう。
上記半導体装置においては、オン状態において、ボディ領域に形成されるチャンネル層における抵抗値であるチャネル抵抗は、チャンネル層以外の半導体層における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、半導体装置のオン抵抗を低減することができる。このようなチャネル抵抗とドリフト抵抗との関係は、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面を有する半導体層を採用することにより、容易に達成することができる。
上記半導体装置は、ＤｉＭＯＳＦＥＴ（Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔｅｄ ＭＯＳＦＥＴ）であってもよいし、トレンチＭＯＳＦＥＴであってもよい。本発明の半導体装置は、種々の構造を有する半導体装置に適用することができる。
以上の説明から明らかなように、本発明の半導体装置によれば、チャネル移動度の低下を抑制しつつ閾値電圧の設定の自由度を高めることが可能な半導体装置を提供することができる。
実施の形態１におけるＭＯＳＦＥＴの構造を示す概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態１におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの構造を示す概略斜視図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法の概略を示すフローチャートである。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。 実施の形態２におけるＭＯＳＦＥＴの製造方法を説明するための概略断面図である。
以下、図面に基づいて本発明の実施の形態を説明する。なお、以下の図面において同一または相当する部分には同一の参照番号を付し、その説明は繰返さない。また、本明細書中においては、個別方位を［］、集合方位を＜＞、個別面を（）、集合面を｛｝でそれぞれ示している。また、負の指数については、結晶学上、”−”（バー）を数字の上に付けることになっているが、本明細書中では、数字の前に負の符号を付けている。
（実施の形態１）
まず、本発明の一実施の形態である実施の形態１について説明する。図１を参照して、本実施の形態における半導体装置（ＤｉＭＯＳＦＥＴ）であるＭＯＳＦＥＴ１は、導電型がｎ型（第１導電型）である炭化珪素基板１１と、炭化珪素からなり導電型がｎ型の半導体層であるドリフト層１２と、導電型がｐ型（第２導電型）のｐ型領域１３と、導電型がｐ型の一対のｐ型ボディ領域１４と、導電型がｎ型のｎ＋領域１５と、導電型がｐ型のｐ＋領域１６とを備えている。
ドリフト層１２は、炭化珪素基板１１の一方の主面１１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層１２に含まれるｎ型不純物は、たとえばＮ（窒素）であり、炭化珪素基板１１に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。ドリフト層１２は、炭化珪素基板１１の一方の主面１１Ａ上に形成されたエピタキシャル成長層である。
一対のｐ型ボディ領域１４は、ドリフト層１２において、炭化珪素基板１１側の主面とは反対側の主面１２Ａを含むように互いに分離して形成され、ｐ型不純物（導電型がｐ型である不純物）を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域１４に含まれるｐ型不純物は、たとえばアルミニウム（Ａｌ）、硼素（Ｂ）などである。主面１２Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。ｐ型ボディ領域１４における不純物密度は５×１０１６ｃｍ−３以上となっている。
ｎ＋領域１５は、上記主面１２Ａを含み、かつｐ型ボディ領域１４に取り囲まれるように、一対のｐ型ボディ領域１４のそれぞれの内部に形成されている。ｎ＋領域１５は、ｎ型不純物、たとえばＰなどをドリフト層１２に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域１６は、上記主面１２Ａを含み、かつｐ型ボディ領域１４に取り囲まれるとともに、ｎ＋領域１５に隣接するように一対のｐ型ボディ領域１４のそれぞれの内部に形成されている。ｐ＋領域１６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域１４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。
ｐ型領域１３は、ｐ型ボディ領域１４と炭化珪素基板１１とに挟まれたドリフト層１２の領域に、ドリフト層１２の厚み方向に垂直な方向（炭化珪素基板１１の主面１１Ａに沿った方向）において互いに分離するように複数並べて配置されている。
より具体的には、本実施の形態におけるＭＯＳＦＥＴ１のｐ型領域１３は以下のような特徴を有している。なお、本発明の半導体装置の構造は以下の態様に限定されるものではない。ｐ型領域１３は、１のｐ型ボディ領域１４に対して１のｐ型領域１３が対応するように形成されている。また、隣接するｐ型ボディ領域１４同士の距離は、それぞれのｐ型ボディ領域１４に対応して配置されるｐ型領域１３同士の距離よりも小さくなっている。さらに、ｐ型領域１３は、ｐ型ボディ領域１４に接触するように形成されている。一方、ｐ型領域１３と炭化珪素基板１１との間には間隔が形成されている。また、ｐ型領域１３は、柱状の形状、より具体的には直方体状の形状を有している。
さらに、図１を参照して、ＭＯＳＦＥＴ１は、ゲート絶縁膜としてのゲート酸化膜２１と、ゲート電極２３と、一対のソースコンタクト電極２２と、層間絶縁膜２４と、ソース配線２５と、ドレイン電極２６と、パッシベーション保護膜２７とを備えている。
ゲート酸化膜２１は、主面１２Ａに接触し、一方のｎ＋領域１５の上部表面から他方のｎ＋領域１５の上部表面にまで延在するように半導体層としてのドリフト層１２の主面１２Ａ上に形成され、たとえば二酸化珪素（ＳｉＯ２）、Ａｌ２Ｏ３などの誘電体からなっている。
ゲート電極２３は、一方のｎ＋領域１５上から他方のｎ＋領域１５上にまで延在するように、ゲート酸化膜２１に接触して配置されている。また、ゲート電極２３は、不純物が添加されたポリシリコン、Ａｌ、Ｗ、Ｍｏなどの導電体からなっている。
ソースコンタクト電極２２は、一対のｎ＋領域１５上のそれぞれから、ゲート酸化膜２１から離れる向きに延在してｐ＋領域１６上にまで達するとともに、主面１２Ａに接触して配置されている。また、ソースコンタクト電極２２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）や、ＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）など、ｎ＋領域１５およびｐ＋領域１６とオーミックコンタクト可能な材料からなっている。
層間絶縁膜２４は、ドリフト層１２の主面１２Ａ上においてゲート電極２３を取り囲み、かつ一方のｐ型ボディ領域１４上から他方のｐ型ボディ領域１４上にまで延在するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）、窒化珪素（ＳｉＮ）などからなっている。
ソース配線２５は、ドリフト層１２の主面１２Ａ上において、層間絶縁膜２４を取り囲み、かつソースコンタクト電極２２の上部表面上にまで延在している。また、ソース配線２５は、Ａｌなどの導電体からなり、ソースコンタクト電極２２を介してｎ＋領域１５と電気的に接続されている。
ドレイン電極２６は、炭化珪素基板１１においてドリフト層１２が形成される側とは反対側の主面１１Ｂに接触して形成されている。このドレイン電極２６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板１１とオーミックコンタクト可能な材料からなっており、炭化珪素基板１１と電気的に接続されている。
パッシベーション保護膜２７は、ソース配線２５上にソース配線２５を覆うように形成されている。このパッシベーション保護膜２７は、たとえば二酸化珪素、窒化珪素（ＳｉＮ）などの絶縁体からなっている。
すなわち、本実施の形態におけるＤｉＭＯＳＦＥＴであるＭＯＳＦＥＴ１は、炭化珪素基板１１と、炭化珪素基板１１上に形成され、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面（主面１２Ａ）を有し、導電型が第１導電型（ｎ型）である炭化珪素からなる半導体層としてのドリフト層１２と、ドリフト層１２の主面１２Ａ上に接触して形成された絶縁膜としてのゲート酸化膜２１とを備えている。ドリフト層１２は、ゲート酸化膜２１と接触する領域１４Ａを含むように形成され、導電型が第２導電型（ｐ型）であるｐ型ボディ領域１４を含んでいる。ｐ型ボディ領域１４における不純物密度は５×１０１６ｃｍ−３以上となっている。そして、ｐ型ボディ領域１４と炭化珪素基板１１とに挟まれたドリフト層１２の領域には、ドリフト層１２の厚み方向に垂直な方向において互いに分離して配置された導電型が第２導電型（ｐ型）であるｐ型領域１３が複数並ぶように形成されている。
次に、ＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極２３の電圧が閾値電圧未満の状態、すなわちオフ状態では、ドレイン電極２６に電圧が印加されても、ゲート酸化膜２１の直下に位置するｐ型ボディ領域１４とドリフト層１２との間のｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極２３に閾値電圧以上の電圧を印加すると、ｐ型ボディ領域１４のゲート酸化膜２１と接触する付近であるチャンネル層において、反転層が形成される。その結果、ｎ＋領域１５とドリフト層１２とが電気的に接続され、ソース配線２５とドレイン電極２６との間に電流が流れる。
ここで、ＭＯＳＦＥＴ１においては、ドリフト層１２において炭化珪素基板１１とは反対側の主面１２Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。そのため、ｐ型ボディ領域１４においてゲート酸化膜２１と接触する領域１４Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっており、この領域１４Ａの近傍にチャネル層が形成される。そのため、ｐ型不純物密度が５×１０１６ｃｍ−３以上という高いドーピング密度のｐ型ボディ領域１４を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャンネル層におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。その結果、ＭＯＳＦＥＴ１は、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なＭＯＳＦＥＴとなっている。なお、閾値電圧をさらにプラス側にシフトさせる観点から、ｐ型ボディ領域１４におけるｐ型不純物密度は、１×１０１７ｃｍ−３以上であってもよく、さらに５×１０１７ｃｍ−３以上とすることもできる。
さらに、ＭＯＳＦＥＴ１においては、ｐ型領域１３が、ｐ型ボディ領域１４と炭化珪素基板１１とに挟まれたドリフト層１２の領域に、ドリフト層１２の厚み方向に垂直な方向において互いに分離するように並べて配置されている。すなわち、ＭＯＳＦＥＴ１のドリフト層１２には、炭化珪素基板１１の主面１１Ａに沿った方向においてｐｎ接合が繰り返して配置される超接合構造が形成されている。このｐｎ接合により形成される空乏層のはたらきによって、ＭＯＳＦＥＴ１は高い耐圧を有している。一方、ドリフト層１２においてｐ型領域１３が形成されていない領域が電流の流路となるため、オン抵抗が低減されている。その結果、ＭＯＳＦＥＴ１は、高い耐圧を確保しながら低損失化を図ることが可能な半導体装置となっている。
また、ドリフト層１２の主面１２Ａのオフ方位と＜０１−１０＞方向とのなす角は５°以下となっていることが好ましい。これにより、代表的なオフ方位である＜０１−１０＞方向のオフ方位を有する炭化珪素基板１１を用いてＭＯＳＦＥＴ１を容易に製造することができる。
さらに、主面１２Ａの、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下であることが好ましく、主面１２Ａは実質的に{０３−３８}面であることがより好ましい。これにより、チャネル移動度を一層向上させることができる。
一方、上記ＭＯＳＦＥＴ１においては、主面１２Ａのオフ方位と＜−２１１０＞方向とのなす角は５°以下となっていてもよい。これにより、代表的なオフ方位である＜−２１１０＞方向のオフ方位を有する炭化珪素基板１１を用いてＭＯＳＦＥＴ１を容易に製造することができる。
さらに、主面１２Ａは、炭化珪素のカーボン面側の面であることが好ましい。これにより、チャネル移動度をさらに向上させることができる。
また、ｐ型ボディ領域１４におけるｐ型不純物密度は１×１０２０ｃｍ−３以下であることが好ましい。これにより、結晶性の悪化などを抑制することができる。
さらに、ＭＯＳＦＥＴ１は、ノーマリーオフ型となっていてもよい。このようにノーマリーオフ型になる程度にｐ型ボディ領域１４のドーピング密度を高くした場合でも、上記ＭＯＳＦＥＴ１によれば、チャネル移動度の低下を十分に抑制することができる。
また、ＭＯＳＦＥＴ１においては、ゲート電極２３はｐ型ポリシリコンからなっていてもよい。これにより、閾値電圧をプラス側にシフトさせ易くなり、ＭＯＳＦＥＴ１をノーマリーオフ型とすることも容易となる。
さらに、ＭＯＳＦＥＴ１においては、ゲート電極２３はｎ型ポリシリコンからなっていてもよい。このようにすることにより、ＭＯＳＦＥＴ１のスイッチング速度を向上させることができる。
また、ＭＯＳＦＥＴ１においては、ｐ型ボディ領域１４におけるｐ型不純物密度は８×１０１６ｃｍ−３以上３×１０１８ｃｍ−３以下であってもよい。このようにすることにより、通常の動作温度において０〜５Ｖ程度の閾値電圧を得ることが可能となる。その結果、ＭＯＳＦＥＴ１を、珪素を材料として採用したＭＯＳＦＥＴと置き換えて使用することが容易になるとともに、ＭＯＳＦＥＴ１を安定してノーマリーオフ型とすることができる。また、不純物密度が高くなることによる大幅なチャネル移動度の低下を回避することができる。
さらに、ＭＯＳＦＥＴ１においては、ゲート酸化膜２１の厚みは２５ｎｍ以上７０ｎｍ以下であってもよい。ゲート酸化膜２１の厚みが２５ｎｍ未満では、動作中に絶縁破壊が発生するおそれがある一方、７０ｎｍを超えるとゲート電圧を大きくする必要が生じる。そのため、ゲート酸化膜２１の厚みは２５ｎｍ以上７０ｎｍ以下とすることが好ましい。
また、ＭＯＳＦＥＴ１においては、閾値電圧は、室温以上１００℃以下の温度範囲において２Ｖ以上であってもよい。これにより、通常の動作温度においてより確実にノーマリーオフの状態を維持することができる。
さらに、ＭＯＳＦＥＴ１においては、閾値電圧が１００℃において３Ｖ以上であってもよい。これにより、動作温度が高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
また、ＭＯＳＦＥＴ１においては、閾値電圧が２００℃において１Ｖ以上であってもよい。これにより、動作温度がより高温である場合でも、より確実にノーマリーオフの状態を維持することができる。
さらに、ＭＯＳＦＥＴ１においては、閾値電圧の温度依存性は−１０ｍＶ／℃以上であってもよい。このようにすることにより、安定してノーマリーオフの状態を維持することができる。
さらに、ＭＯＳＦＥＴ１においては、室温における電子のチャネル移動度が３０ｃｍ２／Ｖｓ以上であることが好ましい。これにより、ＭＯＳＦＥＴ１のオン抵抗を十分に抑制することが容易となる。
また、ＭＯＳＦＥＴ１においては、１００℃における電子のチャネル移動度が５０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度が高温である場合でも、ＭＯＳＦＥＴ１のオン抵抗を十分に抑制することが可能となる。
さらに、ＭＯＳＦＥＴ１においては、１５０℃における電子のチャネル移動度が４０ｃｍ２／Ｖｓ以上であってもよい。これにより、動作温度がより高温である場合でも、ＭＯＳＦＥＴ１のオン抵抗を十分に抑制することが可能となる。
また、ＭＯＳＦＥＴ１においては、電子のチャネル移動度の温度依存性が−０．３ｃｍ２／Ｖｓ℃以上であってもよい。これにより、安定してＭＯＳＦＥＴ１のオン抵抗を抑制することが可能となる。
さらに、ＭＯＳＦＥＴ１においては、ドリフト層１２とゲート酸化膜２１との界面におけるバリアハイトは２．２ｅＶ以上２．６ｅＶ以下であってもよい。これにより、リーク電流を抑制しつつ、高いチャネル移動度を確保することができる。
また、ＭＯＳＦＥＴ１においては、オン状態において、ｐ型ボディ領域１４に形成されるチャンネル層における抵抗値であるチャネル抵抗は、ｐ型ボディ領域１４以外のドリフト層１２における抵抗値であるドリフト抵抗よりも小さくなっていてもよい。これにより、ＭＯＳＦＥＴ１のオン抵抗を低減することができる。
次に、実施の形態１におけるＭＯＳＦＥＴ１の製造方法の一例について、図２〜図１１を参照して説明する。図２を参照して、本実施の形態におけるＭＯＳＦＥＴ１の製造方法では、まず工程（Ｓ１０）として基板準備工程が実施される。この工程（Ｓ１０）では、図３を参照して、｛０００１｝面に対するオフ角が５０°以上６５°以下である主面１１Ａを有する炭化珪素基板１１が準備される。
次に、工程（Ｓ２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２０）では、図３を参照して、エピタキシャル成長により炭化珪素基板１１の一方の主面１１Ａ上に炭化珪素からなるドリフト層１２が形成される。
次に、工程（Ｓ３０）としてｐ型領域形成工程が実施される。この工程（Ｓ３０）では、図３および図４を参照して、ｐ型領域１３を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層１２に注入されることにより、ｐ型領域１３が形成される。Ａｌイオンは、たとえば１×１０１６ｃｍ−３程度の濃度（密度）となるように注入される。
ここで、ドリフト層１２の厚みは、必要な耐圧に応じて決定する必要がある。そのため、ドリフト層１２の厚みを大きくする目的で、上記工程（Ｓ２０）および（Ｓ３０）を繰り返して実施してもよい。すなわち図５および図６を参照して、ｐ型領域１３が形成されたドリフト層１２上に、さらにエピタキシャル成長によりドリフト層１２を形成した後、イオン注入によりｐ型領域１３を形成することにより、ドリフト層１２およびｐ型領域１３の厚みを大きくすることができる。
次に、工程（Ｓ４０）としてｐ型ボディ領域形成工程が実施される。この工程（Ｓ４０）では、図７を参照して、たとえばＡｌイオンがドリフト層１２に注入されることにより、ｐ型ボディ領域１４が形成される。次に、工程（Ｓ５０）としてｎ＋領域形成工程が実施される。この工程（Ｓ５０）では、図７を参照して、たとえばＰ（リン）イオンがｐ型ボディ領域１４に注入されることにより、ｐ型ボディ領域１４内にｎ＋領域１５が形成される。さらに、工程（Ｓ６０）としてｐ＋領域形成工程が実施される。この工程（Ｓ６０）では、図７を参照して、たとえばＡｌイオンがｐ型ボディ領域１４に注入されることにより、ｐ型ボディ領域１４内にｐ＋領域１６が形成される。上記ｐ型領域１３、ｐ型ボディ領域１４、ｎ＋領域１５およびｐ＋領域１６を形成するためのイオン注入は、たとえばドリフト層１２の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
次に、工程（Ｓ７０）として活性化アニール工程が実施される。この工程（Ｓ７０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００〜１８００℃程度に加熱し、５〜３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ３０）〜（Ｓ６０）において注入された不純物（イオン）が活性化する。
次に、工程（Ｓ８０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ８０）では、図７および図８を参照して、たとえば酸素雰囲気中において１１００℃〜１３００℃に加熱して６０分間程度保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）２１が形成される。
この工程（Ｓ８０）の後に、ＮＯアニール工程が実施されてもよい。この工程では、雰囲気ガスとして一酸化窒素（ＮＯ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば１１００℃以上１３００℃以下の温度で６０分間程度保持する条件を採用することができる。このような熱処理により、酸化膜２１とドリフト層１２との界面領域に窒素原子が導入される。これにより、酸化膜２１とドリフト層１２との界面領域における界面準位の形成が抑制され、最終的に得られるＭＯＳＦＥＴ１のチャネル移動度を向上させることができる。なお、ここでは雰囲気ガスとしてＮＯガスを使用するプロセスが採用される場合について説明したが、酸化膜２１とドリフト層１２との界面領域に窒素原子を導入することが可能な他のガスを使用するプロセスが採用されてもよい。
次に、Ａｒアニール工程が実施されてもよい。この工程では、雰囲気ガスとしてアルゴン（Ａｒ）ガスが採用され、当該雰囲気ガス中において加熱する熱処理が実施される。この熱処理の条件としては、たとえば上記ＮＯアニール工程における加熱温度以上で、酸化膜２１の融点未満の温度（具体的には１１００℃〜１３００℃程度の温度）で６０分間程度保持する条件を採用することができる。このような熱処理により、酸化膜２１とドリフト層１２との界面領域における界面準位の形成がさらに抑制され、最終的に得られるＭＯＳＦＥＴ１のチャネル移動度を向上させることができる。なお、ここでは雰囲気ガスとしてＡｒガスを使用するプロセスが採用される場合について説明したが、Ａｒガスに代えて窒素ガスなどの他の不活性ガスを使用するプロセスが採用されてもよい。
次に、工程（Ｓ９０）としてゲート電極形成工程が実施される。図８および図９を参照して、この工程（Ｓ９０）では、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法によりポリシリコン膜（導電体膜）が形成された後、フォトリソグラフィによりマスクが形成され、さらにＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのエッチングにより当該ポリシリコン膜が加工されることにより、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極２３が形成される。
次に、工程（Ｓ１００）として層間絶縁膜形成工程が実施される。この工程（Ｓ１００）では、図９を参照して、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜２４が、主面１２Ａ上においてゲート電極２３を取り囲むように形成される。層間絶縁膜２４の厚みは、たとえば１μｍ程度とすることができる。次に、図１０を参照して、フォトリソグラフィおよびエッチングにより、後述の工程（Ｓ１１０）においてソースコンタクト電極２２が形成されるべき領域の層間絶縁膜２４と酸化膜２１が除去される。これにより、層間絶縁膜２４が所望の形状に成形される。
次に、工程（Ｓ１１０）としてオーミックコンタクト電極形成工程が実施される。この工程（Ｓ１１０）では、図１０を参照して、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極２２およびドレイン電極２６が形成される。
次に、工程（Ｓ１２０）としてソース配線形成工程が実施される。この工程（Ｓ１２０）では、図１０および図１１を参照して、たとえば蒸着法により導電体であるソース配線２５が、主面１２Ａ上において、層間絶縁膜２４を取り囲むとともに、ｎ＋領域１５およびソースコンタクト電極２２の上部表面上にまで延在するように形成される。このソース配線２５は、たとえば厚み５０〜２００ｎｍのＴｉ（チタン）、厚み２〜８μｍのＡｌ、ＡｌＳｉを順次蒸着することにより形成することができる。
次に、工程（Ｓ１３０）としてパッシベーション保護膜形成工程が実施される。この工程（Ｓ１３０）では、図１１および図１を参照して、ソース配線２５を覆うようにパッシベーション保護膜２７が形成される。パッシベーション保護膜２７の形成は、たとえば厚み０．５〜３μｍ程度のＳｉＯ２、ＳｉＮ、ポリイミドなどの絶縁体からなる膜を形成することにより実施することができる。以上の手順により、本実施の形態におけるＭＯＳＦＥＴ１が完成する。
（実施の形態２）
次に、本発明の他の実施の形態である実施の形態２について説明する。実施の形態２における半導体装置であるＭＯＳＦＥＴ３は、絶縁膜（ゲート酸化膜）と接触する半導体層の表面の面方位、ｐ型ボディ領域のｐ型不純物密度およびドリフト層に形成された超接合構造に関する点を含めて、基本的には上記実施の形態１におけるＭＯＳＦＥＴ１と同様の構造を有することにより、同様に動作し、同様の効果を奏する。
すなわち、図１２を参照して、実施の形態２におけるＭＯＳＦＥＴ３は半導体層に形成されたトレンチに沿ってチャネル層が形成されるトレンチＭＯＳＦＥＴであって、導電型がｎ型である炭化珪素基板３１と、炭化珪素からなり導電型がｎ型の半導体層であるドリフト層３２と、導電型がｐ型のｐ型領域３３と、導電型がｐ型のｐ型ボディ領域３４と、導電型がｎ型のｎ＋領域３５と、導電型がｐ型のｐ＋領域３６とを備えている。
ドリフト層３２は、炭化珪素基板３１の一方の主面３１Ａ上に形成され、ｎ型不純物を含むことにより導電型がｎ型となっている。ドリフト層３２に含まれるｎ型不純物は、たとえば窒素であり、炭化珪素基板３１に含まれるｎ型不純物よりも低い濃度（密度）で含まれている。ドリフト層３２は、炭化珪素基板３１の一方の主面３１Ａ上に形成されたエピタキシャル成長層である。
このドリフト層３２には、炭化珪素基板３１とは反対側の面から炭化珪素基板３１側に向けて幅が徐々に狭くなるテーパ形状を有するトレンチ３９が形成されている。
ｐ型ボディ領域３４は、ドリフト層３２において、炭化珪素基板３１側の主面とは反対側の主面３２Ａを含むとともに、トレンチ３９の表面において露出する表面３４Ａを含むように形成され、ｐ型不純物を含むことにより、導電型がｐ型となっている。ｐ型ボディ領域３４に含まれるｐ型不純物は、たとえばアルミニウム、硼素などである。表面３４Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっている。ｐ型ボディ領域３４における不純物密度は５×１０１６ｃｍ−３以上となっている。
ｎ＋領域３５は、上記主面３２Ａを含むようにｐ型ボディ領域３４の内部に形成されている。ｎ＋領域３５は、ｎ型不純物、たとえばＰなどをドリフト層３２に含まれるｎ型不純物よりも高い濃度（密度）で含んでいる。ｐ＋領域３６は、上記主面３２Ａを含み、かつｎ＋領域３５に隣接するようにｐ型ボディ領域３４の内部に形成されている。ｐ＋領域３６は、ｐ型不純物、たとえばＡｌなどをｐ型ボディ領域３４に含まれるｐ型不純物よりも高い濃度（密度）で含んでいる。上記トレンチ３９は、ｎ＋領域３５およびｐ型ボディ領域３４を貫通し、ドリフト層３２に至るように形成されている。
ｐ型領域３３は、ｐ型ボディ領域３４と炭化珪素基板３１とに挟まれたドリフト層３２の領域に、ドリフト層３２の厚み方向に垂直な方向（炭化珪素基板３１の主面３１Ａに沿った方向）において互いに分離するように並べて配置されている。
より具体的には、本実施の形態におけるＭＯＳＦＥＴ３のｐ型領域３３は以下のような特徴を有している。なお、本発明の半導体装置の構造は以下の態様に限定されるものではない。ｐ型領域３３は、トレンチ３９が延在する方向に沿って互いに分離するように複数並べて配置されている。また、ｐ型領域３３は、ｐ型ボディ領域３４に接触するように形成されている。一方、ｐ型領域３３と炭化珪素基板３１との間には間隔が形成されている。
さらに、図１２を参照して、ＭＯＳＦＥＴ３は、ゲート絶縁膜としてのゲート酸化膜４１と、ゲート電極４３と、ソースコンタクト電極４２と、層間絶縁膜４４と、ソース配線４５と、ドレイン電極４６と、パッシベーション保護膜（図示しない）とを備えている。
ゲート酸化膜４１は、トレンチ３９の表面を覆うとともに、主面３２Ａ上にまで延在するように形成され、たとえば二酸化珪素（ＳｉＯ２）からなっている。
ゲート電極４３は、トレンチ３９を充填するとともに主面３２Ａ上にまで延在するように、ゲート酸化膜４１に接触して配置されている。ゲート電極４３は、不純物が添加されたポリシリコン、またはＡｌなどの導電体からなっている。
ソースコンタクト電極４２は、ｎ＋領域３５上からｐ＋領域３６上にまで延在することによりｎ＋領域３５およびｐ＋領域３６に接触して配置されている。また、ソースコンタクト電極４２は、たとえばＮｉｘＳｉｙ（ニッケルシリサイド）、ＴｉｘＳｉｙ（チタンシリサイド）、ＡｌｘＳｉｙ（アルミシリサイド）や、ＴｉｘＡｌｙＳｉｚ（チタンアルミシリサイド）など、ｎ＋領域３５およびｐ＋領域３６とオーミックコンタクト可能な材料からなっている。
層間絶縁膜４４は、ドリフト層３２の主面３２Ａ上においてゲート電極４３を取り囲み、ゲート電極４３とソースコンタクト電極４２とを分離するように形成され、たとえば絶縁体である二酸化珪素（ＳｉＯ２）からなっている。
ソース配線４５は、ドリフト層３２の主面３２Ａ上において、層間絶縁膜４４を取り囲み、かつソースコンタクト電極４２の上部表面上にまで延在している。また、ソース配線４５は、Ａｌなどの導電体からなり、ソースコンタクト電極４２を介してｎ＋領域３５と電気的に接続されている。
ドレイン電極４６は、炭化珪素基板３１においてドリフト層３２が形成される側とは反対側の主面３１Ｂに接触して形成されている。このドレイン電極４６は、たとえばＮｉｘＳｉｙなど、炭化珪素基板３１とオーミックコンタクト可能な材料からなっており、炭化珪素基板３１と電気的に接続されている。
パッシベーション保護膜（図示しない）は、ソース配線４５上にソース配線４５を覆うように形成されている。パッシベーション保護膜は、たとえば二酸化珪素などの絶縁体からなっている。
すなわち、本実施の形態におけるトレンチＭＯＳＦＥＴであるＭＯＳＦＥＴ３は、炭化珪素基板３１と、炭化珪素基板３１上に形成され、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面（表面３４Ａ）を有し、導電型が第１導電型（ｎ型）である炭化珪素からなる半導体層としてのドリフト層３２と、ドリフト層３２の表面３４Ａ上に接触して形成された絶縁膜としてのゲート酸化膜４１とを備えている。ドリフト層３２は、ゲート酸化膜４１と接触する表面３４Ａを含むように形成され、導電型が第２導電型（ｐ型）であるｐ型ボディ領域３４を含んでいる。ｐ型ボディ領域３４における不純物密度は５×１０１６ｃｍ−３以上となっている。そして、ｐ型ボディ領域３４と炭化珪素基板３１とに挟まれたドリフト層３２の領域には、ドリフト層３２の厚み方向に垂直な方向において互いに分離して配置された導電型が第２導電型（ｐ型）であるｐ型領域３３が複数並ぶように形成されている。
ここで、ＭＯＳＦＥＴ３においては、ｐ型ボディ領域３４においてゲート酸化膜４１と接触する表面３４Ａの｛０００１｝面に対するオフ角は５０°以上６５°以下となっており、この表面３４Ａの近傍にチャネル層が形成される。そのため、ｐ型不純物密度が５×１０１６ｃｍ−３以上という高いドーピング密度のｐ型ボディ領域３４を形成し、閾値電圧をプラス側にシフトさせた場合でも、上記チャンネル層におけるキャリア（電子）の移動度（チャネル移動度）の低下が抑制される。その結果、ＭＯＳＦＥＴ３は、チャネル移動度の低下を抑制しつつ閾値電圧をプラス側にシフトさせ、ノーマルオフ型に近づける、あるいはノーマリーオフ型とすることが可能なＭＯＳＦＥＴとなっている。
さらに、ＭＯＳＦＥＴ３においては、ｐ型領域３３が、ｐ型ボディ領域３４と炭化珪素基板３１とに挟まれたドリフト層３２の領域に、ドリフト層３２の厚み方向に垂直な方向において互いに分離するように並べて配置されている。すなわち、ＭＯＳＦＥＴ３のドリフト層３２には、トレンチ３９が延在する方向に沿った方向においてｐｎ接合が繰り返して配置される超接合構造が形成されている。このｐｎ接合により形成される空乏層のはたらきによって、ＭＯＳＦＥＴ３は高い耐圧を有している。一方、ドリフト層３２においてｐ型領域３３が形成されていない領域が電流の流路となるため、オン抵抗が低減されている。その結果、ＭＯＳＦＥＴ３は、高い耐圧を確保しながら低損失化を図ることが可能な半導体装置となっている。
次に、実施の形態２におけるＭＯＳＦＥＴ３の製造方法の一例について、図１３〜図２２を参照して説明する。図１３を参照して、本実施の形態におけるＭＯＳＦＥＴ３の製造方法では、まず工程（Ｓ２１０）として基板準備工程が実施される。この工程（Ｓ２１０）では、図１４を参照して、｛０００１｝面に対するオフ角が２°以上１０°以下である主面３１Ａを有する炭化珪素基板３１が準備される。
次に、工程（Ｓ２２０）としてエピタキシャル成長工程が実施される。この工程（Ｓ２２０）では、図１４を参照して、エピタキシャル成長により炭化珪素基板３１の一方の主面３１Ａ上に炭化珪素からなるドリフト層３２が形成される。
次に、工程（Ｓ２３０）としてｐ型領域形成工程が実施される。この工程（Ｓ２３０）では、図１４および図１５を参照して、ｐ型領域３３を形成するためのイオン注入が実施される。具体的には、たとえばＡｌ（アルミニウム）イオンがドリフト層３２に注入されることにより、ｐ型領域３３が形成される。Ａｌイオンは、たとえば１×１０１６ｃｍ−３程度の濃度（密度）となるように注入される。
ここで、ドリフト層３２の厚みを大きくする目的で、上記工程（Ｓ２２０）および（Ｓ２３０）を繰り返して実施してもよい。すなわち図１６および図１７を参照して、ｐ型領域３３が形成されたドリフト層３２上に、さらにエピタキシャル成長によりドリフト層３２を形成した後、イオン注入によりｐ型領域３３を形成することにより、ドリフト層３２およびｐ型領域３３の厚みを大きくすることができる。
次に、工程（Ｓ２４０）としてｐ型ボディ領域形成工程が実施される。以下の工程については、上記図１４〜図１７に対して炭化珪素基板３１の主面３１Ａに垂直な軸周りに９０°回転した状態の断面を示す図１８〜図２２に基づいて説明する。工程（Ｓ２４０）では、図１８を参照して、たとえばＡｌイオンがドリフト層３２に注入されることにより、ｐ型ボディ領域３４が形成される。次に、工程（Ｓ２５０）としてｎ＋領域形成工程が実施される。この工程（Ｓ２５０）では、図１８を参照して、たとえばＰ（リン）イオンがｐ型ボディ領域３４に注入されることにより、ｐ型ボディ領域３４内にｎ＋領域３５が形成される。さらに、工程（Ｓ２６０）としてｐ＋領域形成工程が実施される。この工程（Ｓ２６０）では、図１８を参照して、たとえばＡｌイオンがｐ型ボディ領域３４に注入されることにより、ｐ型ボディ領域３４内にｐ＋領域３６が形成される。上記ｐ型領域３３、ｐ型ボディ領域３４、ｎ＋領域３５およびｐ＋領域３６を形成するためのイオン注入は、たとえばドリフト層３２の主面上に二酸化珪素（ＳｉＯ２）からなり、イオン注入を実施すべき所望の領域に開口を有するマスク層を形成して実施することができる。
次に、工程（Ｓ２７０）として活性化アニール工程が実施される。この工程（Ｓ２７０）では、たとえばアルゴンなどの不活性ガス雰囲気中において１７００〜１８００℃程度に加熱し、５〜３０分間保持する熱処理が実施される。これにより、上記工程（Ｓ２３０）〜（Ｓ２６０）において注入された不純物（イオン）が活性化する。
次に、工程（Ｓ２７５）としてトレンチ形成工程が実施される。この工程（Ｓ２７５）では、たとえば所望の領域に開口を有する二酸化珪素からなるマスクが用いられて、ＲＩＥなどのドライエッチング、または塩素や臭素等のハロゲン系ガスを用いた熱エッチング、あるいはそれらの組み合わせなどの方法によりトレンチ３９が形成される。具体的には、図１８および図１９を参照して、ｎ＋領域３５上に開口を有するマスクが形成された後、ｎ＋領域３５およびｐ型ボディ領域３４を貫通するとともに、炭化珪素基板３１の主面３１Ａに沿った方向（図１９では紙面奥行き方向）に延在するトレンチ３９が形成される。このとき、トレンチの表面（斜面）から露出するｐ型ボディ領域３４の表面３４Ａの｛０００１｝面に対するオフ角が５０°以上６５°以下となるように、トレンチ３９は形成される。
次に、工程（Ｓ２８０）としてゲート酸化膜形成工程が実施される。この工程（Ｓ２８０）では、図１９および図２０を参照して、たとえば酸素雰囲気中において１１００℃〜１３００℃に加熱して６０分間程度保持する熱処理が実施されることにより、酸化膜（ゲート酸化膜）４１が形成される。この酸化膜４１は、ドリフト層３２の主面３２Ａを覆うとともに、トレンチ３９の表面をも覆うように形成される。この工程（Ｓ２８０）の後に、実施の形態１の場合と同様に、ＮＯアニール工程およびＡｒアニール工程が実施されてもよい。
次に、工程（Ｓ２９０）としてゲート電極形成工程が実施される。図２０を参照して、この工程（Ｓ２９０）では、まず、たとえばＬＰＣＶＤ法によりポリシリコン膜（導電体膜）がトレンチ３９を充填するように形成される。その後、フォトリソグラフィによりマスクが形成され、ＲＩＥなどのエッチングにより当該ポリシリコン膜が加工されて、高濃度に不純物が添加された導電体であるポリシリコンからなるゲート電極４３が形成される。
次に、工程（Ｓ３００）として層間絶縁膜形成工程が実施される。この工程（Ｓ３００）では、図２０を参照して、たとえばＰ−ＣＶＤ法により、絶縁体であるＳｉＯ２からなる層間絶縁膜４４が、主面３２Ａ上においてゲート電極４３を取り囲むように形成される。層間絶縁膜２４の厚みは、たとえば１μｍ程度とすることができる。次に、図２１を参照して、フォトリソグラフィおよびエッチングにより層間絶縁膜２４が所望の形状に成形される。
次に、工程（Ｓ３１０）としてオーミックコンタクト電極形成工程が実施される。この工程（Ｓ３１０）では、図２１を参照して、たとえば蒸着法により形成されたニッケル（Ｎｉ）膜が加熱されてシリサイド化されることにより、ソースコンタクト電極２２およびドレイン電極２６が形成される。
次に、工程（Ｓ３２０）としてソース配線形成工程が実施される。この工程（Ｓ３２０）では、図２１および図２２を参照して、たとえば蒸着法により導電体であるソース配線４５が、主面３２Ａ上において、層間絶縁膜４４を取り囲むとともに、ソースコンタクト電極４２の上部表面上にまで延在するように形成される。このソース配線４５は、たとえば厚み５０〜２００ｎｍのＴｉ（チタン）、厚み２〜８μｍのＡｌ、ＡｌＳｉを順次蒸着することにより形成することができる。
次に、工程（Ｓ３３０）としてパッシベーション保護膜形成工程が実施される。この工程（Ｓ３３０）では、ソース配線４５を覆うようにパッシベーション保護膜が形成される。パッシベーション保護膜の形成は、たとえば厚み０．５〜３μｍ程度のＳｉＯ２、ＳｉＮ、ポリイミドなどの絶縁体からなる膜を形成することにより実施することができる。以上の手順により、図１２に示す本実施の形態におけるＭＯＳＦＥＴ３が完成する。
今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。
本発明の半導体装置は、閾値電圧の設定の自由度を高めることが求められる半導体装置に、特に有利に適用され得る。
１，３ ＭＯＳＦＥＴ、１１，３１ 炭化珪素基板、１１Ａ，１１Ｂ，３１Ａ，３１Ｂ 主面、１２，３２ ドリフト層、１２Ａ，３２Ａ 主面、１３，３３ ｐ型領域、１４，３４ ｐ型ボディ領域、１４Ａ 領域、１５，３５ ｎ＋領域、１６，３６ ｐ＋領域、２１，４１ ゲート酸化膜（酸化膜）、２２，４２ ソースコンタクト電極、２３，４３ ゲート電極、２４，４４ 層間絶縁膜、２５，４５ ソース配線、２６，４６ ドレイン電極、２７ パッシベーション保護膜、３４Ａ 表面、３９ トレンチ。

Claims (10)

  1. 炭化珪素からなる基板と、
    前記基板上に形成され、｛０００１｝面に対するオフ角が５０°以上６５°以下である表面を有し、導電型が第１導電型である炭化珪素からなる半導体層と、
    前記半導体層の前記表面上に接触して形成された絶縁膜とを備え、
    前記半導体層は、前記絶縁膜と接触する領域を含むように形成され、導電型が前記第１導電型とは異なる第２導電型であるボディ領域を含み、
    前記ボディ領域における不純物密度は５×１０１６ｃｍ−３以上であり、
    前記ボディ領域と前記基板とに挟まれた前記半導体層の領域には、前記半導体層の厚み方向に垂直な方向において互いに分離して配置された導電型が前記第２導電型である領域が複数並ぶように形成されている、半導体装置。
  2. 前記表面のオフ方位と＜０１−１０＞方向とのなす角は５°以下となっている、請求項１に記載の半導体装置。
  3. 前記表面の、＜０１−１０＞方向における｛０３−３８｝面に対するオフ角は−３°以上５°以下である、請求項２に記載の半導体装置。
  4. 前記表面のオフ方位と＜−２１１０＞方向とのなす角は５°以下となっている、請求項１に記載の半導体装置。
  5. 前記表面は、炭化珪素のカーボン面側の面である、請求項１〜４のいずれか１項に記載の半導体装置。
  6. 前記ボディ領域における不純物密度は１×１０２０ｃｍ−３以下である、請求項１〜５のいずれか１項に記載の半導体装置。
  7. ノーマリーオフ型となっている、請求項１〜６のいずれか１項に記載の半導体装置。
  8. 前記絶縁膜の厚みは２５ｎｍ以上７０ｎｍ以下である、請求項１〜７のいずれか１項に記載の半導体装置。
  9. 前記第１導電型はｎ型であり、前記第２導電型はｐ型である、請求項１〜８のいずれか１項に記載の半導体装置。
  10. 前記ボディ領域における不純物密度は８×１０１６ｃｍ−３以上３×１０１８ｃｍ−３以下である、請求項９に記載の半導体装置。
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