CN103503146A - 半导体器件 - Google Patents

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和田圭司
增田健良
穗永美纱子
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Abstract

一种MOSFET设置有：碳化硅衬底（11）；漂移层（12），其具有相对于{0001}面具有50°或更大且65°或更小的偏离角的主面（12A），并且该漂移层（12）由碳化硅制成；以及栅极氧化物膜（21），其形成在漂移层（12）的主面（12A）上并与该主面接触。漂移层（12）包括形成为包括接触栅极氧化物膜（21）的区域（14A）的p型体区（14）。p型体区（14）的杂质密度为5×1016cm-3或更大。在位于p型体区（14）和碳化硅衬底（11）之间的漂移层（12）中的区域中，通过彼此对准来形成具有p导电类型的多个p型区（13），所述p型区在垂直于漂移层（12）的厚度方向的方向上彼此隔开。

Description

半导体器件
技术领域
本发明涉及半导体器件，并且更特别地涉及一种能实现提高设定阈值电压的灵活性的同时还能实现抑制沟道迁移率降低的半导体器件。
背景技术
近年来，碳化硅已经被越来越多地用作用于半导体器件的材料，以便实现半导体器件的更高的击穿电压、损耗降低、用于高温环境等等。碳化硅是一种宽带隙半导体，其具有比已经被常规且广泛用作用于半导体器件的材料的硅更宽的带隙。因此，通过采用碳化硅作为用于半导体器件的材料，可以实现半导体器件的更高的击穿电压、导通电阻降低等等。与由硅制成的半导体器件相比，由碳化硅制成的半导体器件也具有在高温环境下使用时展现更低的性能退化的优点。
对于由碳化硅制成的半导体器件之中的诸如MOSFET（金属氧化物半导体场效应晶体管）和IGBT（绝缘栅双极晶体管）的半导体器件来说，其中根据规定的阈值电压来控制在沟道层中是否形成反型层，从而导通或中断电流，已经对阈值电压的调整和沟道迁移率的改进进行了各种研究（例如参见Sei-Hyung Ryu等人的“Critical Issues for MOSBased Power Devices in4H-SiC（针对4H-SiC的MOS基功率器件的关键问题）”，Materials Science Forum（材料科学论坛），2009，第615-617卷，pp.743-748（专利文献1））
引证文献列表
非专利文献
NPL1：Sei-Hyung Ryu等人的″Critical Issues for MOS Based PowerDevices in4H-SiC,″Materials Science Forum，2009，第615-617卷，pp.743-748
发明内容
技术问题
在诸如N沟道MOSFET或IGBT的半导体器件中，形成p导电类型的p型体区，并且在p型体区中形成沟道层。通过提高p型体区中的p型杂质（例如，B（硼）和/或Al（铝））的密度（掺杂密度），可以将阈值电压偏移至正侧，并且可以使器件更接近常关型或制成为常关型。在P沟道半导体器件中，与N沟道器件相反，通过增加n型体区中的n型杂质的密度，可以将阈值电压偏移至负侧，并且可以使器件更接近常关型或制成为常关型。
但是，以这种方式调整阈值电压会导致沟道迁移率明显降低。这是因为增加掺杂密度会导致电子由于掺杂剂而明显散射。为此，p型体区中的掺杂密度例如被设定为约1×1016cm-3至约4×1016cm-3。因此，难以在常规半导体器件中在确保足够的沟道迁移率的同时自由地设定阈值电压，特别是使器件更接近常关型或将器件制成为常关型的情况下。
提出本发明以解决这些问题，并且本发明的目的是提供一种能实现提高设定阈值电压的灵活性的同时实现抑制沟道迁移率的降低的半导体器件。
问题的解决手段
根据本发明的半导体器件包括：衬底，其由碳化硅制成；半导体层，其由第一导电类型的碳化硅制成，该半导体层形成在衬底上并包括相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，以及绝缘膜，其形成在半导体层的该表面上并与该表面接触。半导体层包括与第一导电类型不同的第二导电类型的体区，该体区被形成为包括接触绝缘膜的区域。体区具有5×1016cm-3或更大的杂质密度。在垂直于半导体层的厚度方向上彼此隔开定位的第二导电类型的多个区域被布置在位于体区和衬底之间的半导体层的区域中。
本发明人对提高设定阈值电压的灵活性的同时抑制沟道迁移率的降低的方法进行了细致的研究，并且基于以下发现得到本发明。
在由碳化硅制成的常规半导体器件中，由碳化硅制成的半导体层的表面附近的区域，相对于{0001}面具有约8°或更小的偏离角的表面被用作沟道层。在这种半导体器件中，如上所述，难以在确保足够的沟道迁移率的同时自由地设定阈值电压。
但是，根据本发明人的研究，发现如果采用将沟道层形成在相对于{0001}面具有规定范围内的偏离角度的表面附近的结构，则可显著缓解体区中掺杂密度增大和沟道迁移率提高之间的相反关系。更具体来说，如果采用将体区形成为包括由碳化硅制成的半导体层的表面，并且该表面相对于{0001}面具有50°或更大且65°或更小的偏离角，并且沟道层被形成在包括该表面的区域中的结构，则即使体区中的掺杂密度增加，也能显著抑制沟道迁移率的降低。
在本发明的半导体器件中，绝缘膜形成在由碳化硅制成的半导体层的表面上并与其接触，该表面相对于{0001}面具有50°或更大且65°或更小的偏离角，并且体区形成为包括接触这种绝缘膜的区域。即，在本发明的半导体器件中，因为体区被形成为包括相对于{0001}面具有50°或更大且65°或更小的偏离角的表面，因此沟道层被形成在包括该表面的区域中。因此，即使形成具有5×1016cm-3或更大的杂质密度的高掺杂体区并且阈值电压偏移至正侧，也能抑制沟道迁移率的降低。因此，根据本发明，可以提供一种能实现提高设定阈值电压的灵活性的同时实现抑制沟道迁移率的降低的半导体器件。
注意到上文提及的“杂质”是指引入碳化硅以产生多数载流子的杂质。
而且，在本发明的半导体器件中，在垂直于半导体层的厚度方向上彼此隔开定位的第二导电类型的多个区域被布置在位于体区和衬底之间的半导体层的区域中。即，本发明的半导体器件中的半导体层具有超结结构。因此，本发明的半导体器件可以实现降低导通电阻的同时维持所需的击穿电压。
在上述半导体器件中，形成在半导体层的该表面的偏离取向和<01-10>方向之间的角度可以是5°或更小。
<01-10>方向是碳化硅衬底中的代表性偏离取向。当例如通过在包括具有接近<01-10>方向的偏离取向的主面的碳化硅衬底上外延生长形成半导体层，来制造平面型MOSFET时，半导体层的表面的偏离取向更接近<01-10>方向。
在上述半导体器件中，半导体层的表面可以在<01-10>方向上相对于{03-38}面具有-3°或更大且5°或更小的偏离角度。
因此，可以进一步提高沟道迁移率。将相对于面取向{03-38}的偏离角度设定为-3°或更大且+5°或更小的理由是基于沟道迁移率和偏离角度之间的关系的检查结果，这示出在这个范围内能获得特别高的沟道迁移率。
而且，“在<01-10>方向上相对于{03-38}面的偏离角度”是指在半导体层的表面的法线到包括<01-10>方向和<0001>方向的平面的正交投影和{03-38}面的法线之间形成的角度，并且其符号在正交投影接近于与<01-10>方向平行时为正，并且在正交投影更接近于与<0001>方向平行时为负。
更优选的是，半导体层的表面的平面取向基本上是{03-38}面，并且更加优选的是，半导体层的表面的平面取向是{03-38}面。表面的平面取向基本上是{03-38}面意味着在考虑到处理精度等的情况下，表面的平面取向处于基本上被认为是{03-38}面的平面取向的偏离角度的范围内，并且在这种情况下的偏离角度范围是相对于{03-38}面为±2°偏离角度的范围。因此，可以进一步提高沟道迁移率。
在上述半导体器件中，形成在半导体层的表面的偏离取向和<-2110>方向之间的角度可以是5°或更小。
类似于<01-10>方向，<-2110>方向是碳化硅衬底中的代表性偏离取向。当制造平面型MOSFET时，例如通过外延生长在包括具有接近<-2110>方向的偏离取向的主面的碳化硅衬底上形成半导体层，能使半导体层的表面的偏离取向接近<-2110>方向。
在上述半导体器件中，半导体层的表面可以是碳化硅的碳面侧的表面。
因此可以进一步提高沟道迁移率。这里，六方晶体的单晶碳化硅的(0001)面被定义为硅面，并且(000-1)面被定义为碳面。即，如果采用在半导体层的表面的偏离取向和<01-10>方向之间形成的角度是5°或更小的结构，则通过使半导体层的表面更接近(0-33-8)面而进一步提高沟道迁移率。
在上述半导体器件中，体区可以具有1×1020cm-3或更小的杂质密度。
即使体区具有1×1020cm-3或更小的杂质密度，也能以足够的灵活性设定阈值电压。如果采用高于1×1020cm-3的掺杂密度，则会发生诸如结晶度劣化的问题。
上述半导体器件可以是常关型。即使体区中的掺杂密度增大至使器件以此方式制成为常关型的程度，根据本发明的半导体器件，也能充分抑制沟道迁移率的降低。
上述半导体器件可以进一步包括被布置在绝缘膜上并与其接触的栅电极，并且栅电极可以由第二导电类型的多晶硅制成。即，当第二导电类型是p型时，栅电极可以由p型多晶硅制成，并且当第二导电类型是n型时，栅电极可以由n型多晶硅制成。p型多晶硅是指多数载流子是空穴的多晶硅，并且n型多晶硅是指多数载流子是电子的多晶硅。因此，半导体器件的阈值电压可以通过栅电极的功函数来控制，且半导体器件可被容易地制成常关型。
上述半导体器件可以进一步包括被布置在绝缘膜上并与其接触的栅电极，并且栅电极可以由n型多晶硅制成。因此，可以提高半导体器件的开关速度。
在上述半导体器件中，绝缘膜可以具有25nm或更大且70nm或更小的厚度。如果绝缘膜的厚度小于25nm，则在操作过程中会发生击穿。如果绝缘膜的厚度大于70nm，则当将该绝缘膜用作栅极绝缘膜时需要增大栅极电压的绝对值。因此，通过将绝缘膜的厚度设定为25nm或更大且70nm或更小，可以容易地解决上述问题。
在上述半导体器件中，第一导电类型可以是n型，并且第二导电类型可以是p型。即，上述半导体器件可以是N沟道型。因此，可以提供能容易地确保高迁移率的、多数载流子是电子的半导体器件。
在上述半导体器件中，体区可以具有8×1016cm-3或更大且3×1018cm-3或更小的杂质密度。因此，在正常操作温度下可以获得约0V至约5V的阈值电压。因此，由硅制成的半导体器件可以容易地被本申请的半导体器件取代以供使用，并且半导体器件可以被稳定地制成为常关型。而且，可以避免由杂质密度增大而造成的沟道迁移率的显著降低。
在上述半导体器件中，在不小于室温且不大于100℃的温度范围内，在接触绝缘膜的体区中的区域中形成弱反型层时的阈值电压可以是2V或更大。因此，可以更可靠地在正常操作温度下维持常关态。室温具体是指27℃。
在上述半导体器件中，在100℃下的阈值电压可以是3V或更大。因此，可以在高操作温度下更可靠地维持常关态。
在上述半导体器件中，在200℃下的阈值电压可以是1V或更大。因此，可以在更高操作温度下更可靠地维持常关态。
在上述半导体器件中，阈值电压可以具有-10mV/℃或更大的温度相关性。因此，可以稳定地维持常关态。
在上述半导体器件中，在室温下，电子可以具有30cm2/Vs或更大的沟道迁移率。因此有助于半导体器件的导通电阻的充分抑制。
在上述半导体器件中，在100℃下，电子可以具有50cm2/Vs或更大的沟道迁移率。因此可以在高操作温度下充分抑制半导体器件的导通电阻。
在上述半导体器件中，在150℃下，电子可以具有40cm2/Vs或更大的沟道迁移率。因此可以在更高操作温度下充分抑制半导体器件的导通电阻。
在上述半导体器件中，电子的沟道迁移率可以具有-0.3cm2/Vs℃或更大的温度相关性。因此，可以稳定地抑制半导体器件的导通电阻。
在上述半导体器件中，半导体层和绝缘膜之间的界面处的势垒高度可以是2.2eV或更大且2.6eV或更小。
通过提高势垒高度，可以抑制流过用作栅极绝缘膜的绝缘膜的泄漏电流（隧道电流）。但是，当外延生长层由碳化硅制成时，如果采用简单地具有与绝缘膜的大势垒高度的晶面作为接触绝缘膜的表面，则会降低沟道迁移率。为了解决这个问题，采用具有2.2eV或更大且2.6eV或更小的势垒高度的晶面作为接触绝缘膜的表面，由此在抑制泄漏电流的同时确保高沟道迁移率。可以通过采用包括相对于{0001}面具有50°或更大且65°或更小的偏离角度的表面的半导体层来容易地实现这种势垒高度。注意到势垒高度是指半导体层的导带和绝缘膜的导带之间的带隙大小。
在上述半导体器件中，在开态下，作为形成在体区中的沟道层的电阻值的沟道电阻可以小于作为除沟道层之外的半导体层中的电阻值的漂移电阻。因此，可以降低半导体器件的导通电阻。可以通过采用包括相对于{0001}面具有50°或更大且65°或更小的偏离角度的表面的半导体层而容易地实现沟道电阻和漂移电阻之间的这种关系。
上述半导体器件可以是DiMOSFET（双注入MOSFET）或沟槽MOSFET。本发明的半导体器件适用于具有各种结构的半导体器件。
本发明的有益效果
如从上述内容明显地，根据本发明，可以提供能实现提高设定阈值电压的灵活性的同时还能实现抑制沟道迁移率降低的半导体器件。
附图说明
图1是示出第一实施例中的MOSFET的结构的截面示意图。
图2是示意性说明制造第一实施例中的MOSFET的方法的流程图。
图3是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图4是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图5是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图6是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图7是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图8是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图9是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图10是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图11是用于说明制造第一实施例中的MOSFET的方法的截面示意图。
图12是示出第二实施例中的MOSFET的结构的透视示意图。
图13是示意性说明制造第二实施例中的MOSFET的方法的流程图。
图14是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
图15是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
图16是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
图17是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
图18是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
图19是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
图20是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
图21是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
图22是用于说明制造第二实施例中的MOSFET的方法的截面示意图。
具体实施方式
以下将参考附图说明本发明的实施例。注意到在以下附图中，相同或相应的部分由相同的附图标记表示，并且将不重复其说明。在本说明书中，单独的取向由[]指示，族取向由<>指示，单独的面由（）指示，并且族面由{}指示。虽然在结晶学方面，“-”（横号）应当被附加在负指数数字的顶部，但是在本说明书中，负号被附加在数字之前。
（第一实施例）
首先将说明作为本发明的一个实施例的第一实施例。参考图1，本实施例中作为半导体器件（DiMOSFET）的MOSFET1包括n导电类型（第一导电类型）的碳化硅衬底11、作为由碳化硅制成的n导电类型的半导体层的漂移层12、p导电类型（第二导电类型）的p型区13、p导电类型的一对p型体区14、n导电类型的n+区15以及p导电类型的p+区16。
漂移层12被形成在碳化硅衬底11的一个主面11A上，并且通过包含n型杂质而具有n导电类型。漂移层12中包含的n型杂质例如是N（氮），并且所包含的浓度（密度）低于碳化硅衬底11中包含的n型杂质的浓度。漂移层12是形成在碳化硅衬底11的一个主面11A上的外延生长层。
一对p型体区14被彼此隔开的形成在漂移层12中，以包括与其上形成了碳化硅衬底11的主面相反的主面12A，并且通过包含p型杂质（p导电类型的杂质）而具有p导电类型。p型体区14中包含的p型杂质例如是铝（Al）和/或硼（B）。主面12A相对于{0001}面具有50°或更大且65°或更小的偏离角。p型体区14具有5×1016cm-3或更大的杂质密度。
n+区15的每一个被形成在该一对p型体区14的每一个中以包括主面12A并且被p型体区14的每一个包围。n+区15以比漂移层12中包含的n型杂质的浓度高的浓度（密度）包含诸如P的n型杂质。p+区16的每一个被形成在该对p型体区14的每一个中以包括主面12A，并且被p型体区14的每一个围绕并与n+区15的每一个相邻。p+区16以比p型体区14中包含的p型杂质的浓度高的浓度（密度）包含诸如Al的p型杂质。
多个p型区13在位于p型体区14和碳化硅衬底11之间的漂移层12的区域中在垂直于漂移层12的厚度方向（沿碳化硅衬底11的主面11A的方向）上彼此隔开地布置。
更具体来说，本实施例中的MOSFET1中的p型区13具有以下特征。注意到本发明中的半导体器件的结构不限于以下形式。p型区13形成为使得一个p型区13对应于一个p型体区14。此外，在相邻p型体区14之间的距离小于在与这些p型体区14对应布置的p型区13之间的距离。而且，p型区13被形成为接触p型体区14。在p型区13和碳化硅衬底11之间存在间隙。p型区13的每一个都具有柱形，更具体来说是矩形平行六面体形。
参考图1，MOSFET1进一步包括作为栅极绝缘膜的栅极氧化物膜21、栅电极23、一对源接触电极22、层间绝缘膜24、源极线25、漏电极26以及钝化保护膜27。
栅极氧化物膜21被形成在漂移层12的主面12A上并与其接触，作为从n+区15中的一个的顶表面延伸至另一n+区15的顶表面的半导体层，并且由诸如二氧化硅（SiO2）和/或Al2O3的电介质制成。
栅电极23被布置为接触栅极氧化物膜21以从n+区15中的一个上方的一部分延伸至另一n+区15上方的一部分。栅电极23由诸如包括杂质的多晶硅、Al、W和/或Mo的导体制成。
源接触电极22的每一个都被布置为接触主面12A，以在远离栅极氧化物膜21的方向上从该一对n+区15的每一个上方的一部分延伸到达p+区16的每一个上方的一部分。源接触电极22由能与n+区15和p +区16形成欧姆接触的材料制成，诸如NixSiy（硅化镍）、TixSiy（硅化钛）、AlxSiy（硅化铝）和/或TixAlySiz（硅化钛铝）。
层间绝缘膜24被形成为在漂移层12的主面12A上方围绕栅电极23并且从p型体区14中的一个上方的一部分延伸至另一p型体区14上方的一部分，并且由诸如二氧化硅（SiO2）和/或氮化硅（SiN）的绝缘体制成。
源极线25在漂移层12的主面12A上方围绕层间绝缘膜24，并且延伸至源接触电极22的顶表面。源极线25由诸如Al的导体制成并经由源接触电极22电连接到n+区15。
漏电极26被形成为接触与其上形成漂移层12的表面相反的碳化硅衬底11的主面11B。漏电极26由能与碳化硅衬底11进行欧姆接触的材料制成，诸如NixSiy，并电连接至碳化硅衬底11。
钝化保护膜27被形成在源极线25上以覆盖源极线25。钝化保护膜27由诸如二氧化硅和/或氮化硅（SiN）的绝缘体制成。
即，本实施例中作为DiMOSFET的MOSFET1包括：碳化硅衬底11；作为由第一导电类型（n型）的碳化硅制成的半导体层的漂移层12，其形成在碳化硅衬底11上并包括相对于{0001}面具有50°或更大且65°或更小的偏离角的表面（主面12A）；以及作为形成在漂移层12的主面12A上并与其接触的绝缘膜的栅极氧化物膜21。漂移层12包括第二导电类型（p型）的p型体区14，p型体区14被形成为包括接触栅极氧化物膜21的区域14A。p型体区14具有5×1016cm-3或更大的杂质密度。位于在垂直于漂移层12的厚度方向的方向上彼此隔开的第二导电类型（p型）的多个p型区13被布置在位于p型体区14和碳化硅衬底11之间的漂移层12中的区域中。
以下将说明MOSFET1的操作。参考图1，当栅电极23具有低于阈值电压的电压，即处于关态时，位于栅极氧化物膜21正下方的p型体区14和漂移层12的每一个之间的pn结被反向偏置，并且即使将电压施加至漏电极26也是不导电的。另一方面，当等于或高于阈值电压的电压被施加至栅电极23时，在接触栅极氧化物膜21的p型体区14的每一个中的沟道区中形成反型层。因此，n+区15和漂移层12彼此电连接，使得电流在源极线25和漏电极26之间流动。
在MOSFET1中，与其上形成碳化硅衬底11的表面相反的漂移层12的主面12A相对于{0001}面具有50°或更大的偏离角。因此，接触栅极氧化物膜21的p型体区14的每一个中的区域14A相对于{0001}面具有50°或更大且65°或更小的偏离角，并且在区域14A附近形成沟道层。因此，即使形成具有5×1016cm-3或更大的p型杂质密度的高掺杂p型体区14，并且使阈值电压偏移至正侧，也能抑制沟道层中载流子（电子）的迁移率（沟道迁移率）的降低。因此，在抑制沟道迁移率的同时，通过使阈值电压偏移至正侧，可以使MOSFET1更接近常关型或制成为常关型。为了进一步使阈值电压偏移至正侧，p型体区14中的p型杂质密度可以被设定为1×1017cm-3或更大，或进一步为5×1017cm-3或更大。
而且，在MOSFET1中，p型区13被布置为在位于p型体区14和碳化硅衬底11之间的漂移层12中的区域中，在垂直于漂移层12的厚度方向的方向上彼此隔开。即，MOSFET1的漂移层12具有超结结构，其中在沿碳化硅衬底11的主面11A的方向上重复布置pn结。MOSFET1由于通过pn结形成的耗尽层的作用而具有高击穿电压。由于漂移层12中没有形成p型区13的区域用作电流路径，因此降低了导通电阻。因此，MOSFET1是能在确保高击穿电压的同时实现降低的损耗的半导体器件。
优选的是，形成在漂移层12的主面12A的偏离取向和<01-10>方向之间的角度为5°或更小。因此，有助于通过使用具有在<01-10>方向上的代表性偏离取向的碳化硅衬底11制造MOSFET1。
优选的是，主面12A在<01-10>方向上相对于{03-38}面具有-3°或更大且5°或更小的角度，并且更优选的是，主面12A基本上为{03-38}面。因此，可以进一步提高沟道迁移率。
在MOSFET1中，形成在主面12A的偏离取向和<-2110>方向之间的角度为5°或更小。因此，有助于通过使用具有在<-2110>方向上的代表性偏离取向的碳化硅衬底11制造MOSFET1。
优选的是，主面12A是碳化硅的碳面侧的表面。因此可以进一步提高沟道迁移率。
优选的是，p型体区14具有1×1020cm-3或更小的p型杂质密度。因此可以抑制结晶度等的退化。
MOSFET1可以是常关型。即使p型体区14中的掺杂密度增大至使MOSFET1以此方式制成为常关型的程度，也可以根据MOSFET1充分抑制沟道迁移率的降低。
在MOSFET1中，栅电极23可以由p型多晶硅制成。因此，阈值电压可以容易地偏移至正压侧，并且MOSFET1可以被容易地制成为常关型。
在MOSFET1中，栅电极23可以由n型多晶硅制成。因此，可以提高MOSFET1的开关速度。
在MOSFET1中，p型体区14可以具有8×1016cm-3或更大且3×1018cm-3或更小的p型杂质密度。因此，可以在正常操作温度下获得约0V至约5V的阈值电压。因此，由硅制成的MOSFET可以容易地被MOSFET1取代以供使用，并且MOSFET1可以被稳定地制成为常关型。而且，可以避免由杂质密度增大造成的沟道迁移率的显著降低。
在MOSFET1中，栅极氧化物膜21可以具有25nm或更大且70nm或更小的厚度。如果栅极氧化物膜21的厚度小于25nm，则在操作过程中会发生击穿，同时如果厚度大于70nm，则需要增大栅极电压。因此，优选的是，栅极氧化物膜21具有25nm或更大且70nm或更小的厚度。
在MOSFET1中，在不小于室温和不大于100℃的温度范围内，阈值电压可以是2V或更大。因此，可以在正常操作温度下更可靠地维持常关态。
在MOSFET1中，在100℃下，阈值电压可以是3V或更大。因此，可以在高操作温度下更可靠地维持常关态。
在MOSFET1中，在200℃下，阈值电压可以是1V或更大。因此，可以在更高操作温度下更可靠地维持常关态。
在MOSFET1中，阈值电压可以具有-10mV/℃或更大的温度相关性。因此，可以稳定地维持常关态。
在MOSFET1中，优选的是，在室温下，电子具有30cm2/Vs或更大的沟道迁移率。因此，有助于充分抑制MOSFET1的导通电阻。
在MOSFET1中，在100℃下，电子可以具有50cm2/Vs或更大的沟道迁移率。因此可以在高操作温度下充分抑制MOSFET1的导通电阻。
在MOSFET1中，在150℃下，电子可以具有40cm2/Vs或更大的沟道迁移率。因此可以在更高操作温度下充分抑制MOSFET1的导通电阻。
在MOSFET1中，电子的沟道迁移率可以具有-0.3cm2/Vs℃或更大的温度相关性。因此，可以稳定地抑制MOSFET1的导通电阻。
在MOSFET1中，漂移层12和栅极氧化物膜21之间的界面处的势垒高度可以是2.2eV或更大且2.6eV或更小。因此可以在抑制泄漏电流的同时确保高沟道迁移率。
在MOSFET1中，在开态下，作为形成在p型体区14的每一个中的沟道层中的电阻值的沟道电阻可以小于作为除p型体区14之外的漂移层12中的电阻值的漂移电阻。因此可以降低MOSFET1的导通电阻。
以下将参考图2至11来说明第一实施例中的制造MOSFET1的示例性方法。参考图2，在制造本实施例中的MOSFET1的方法中，首先，作为步骤（S10），执行衬底制备步骤。在本步骤（S10）中，参考图3，制备包括相对于{0001}面具有50°或更大且65°或更小的主面11A的碳化硅衬底11。
随后，作为步骤（S20），执行外延生长步骤。在本步骤（S20）中，参考图3，通过在碳化硅衬底11的一个主面11A上外延生长来形成由碳化硅制成的漂移层12。
随后，作为步骤（S30），执行p型区形成步骤。在本步骤（S30）中，参考图3和4，执行用于形成p型区13的离子注入。具体地，例如将Al（铝）离子注入漂移层12中，从而形成p型区13。Al离子例如被注入至约1×1016cm-3的浓度（密度）。
这里，需要取决于所需击穿电压来确定漂移层12的厚度。因此，可以重复上述步骤（S20）和（S30）以便增加漂移层12的厚度。即，参考图5和6，可以进一步通过在已经形成了p型区13的漂移层12上外延生长来形成漂移层12，并且随后可以通过离子注入来形成p型区13，从而增加漂移层12和p型区13的厚度。
随后，作为步骤（S40），执行p型体区形成步骤。在本步骤（S40）中，参考图7，例如将Al离子注入漂移层12中以形成p型体区14。随后，作为步骤（S50），执行n+区形成步骤。在本步骤（S50）中，参考图7，例如将P（磷）离子注入p型体区14中，以在p型体区14中形成n+区15。而且，作为步骤（S60），执行p+区形成步骤。在本步骤（S60）中，参考图7，例如将Al离子注入p型体区14中，以在p型体区14中形成p+区16。可以通过在漂移层12的主面上形成掩膜层来执行用于形成p型区13、p型体区14、n+区15以及p+区16的离子注入的每一个，该掩膜层由二氧化硅（SiO2）制成，并在应执行离子注入的所需区域中具有开口。
随后，作为步骤（S70），执行活化退火步骤。在本步骤（S70）中，例如通过在诸如氩的惰性气体气氛下，在约1700℃和约1800℃之间加热并维持5至30分钟来进行热处理。因此，活化在上述步骤（S30）至（S60）中注入的杂质（离子）。
随后，作为步骤（S80），执行栅极氧化物膜形成步骤。在本步骤（S80）中，参考图7和8，例如通过在氧气氛下在1100℃和1300℃之间加热并维持约60分钟来进行热处理，从而形成氧化物膜（栅极氧化物膜）21。
在本步骤（S80）之后，可以执行NO退火步骤。在本步骤中，通过在作为环境气体的一氧化氮气体中加热来进行热处理。用于这种热处理的条件可以是使得将1100℃或更大且1300℃或更小的温度维持约60分钟。这种热处理将氮原子引入氧化物膜21和漂移层12之间的界面区中。因此，抑制了氧化物膜21和漂移层12之间界面区中的界面态的形成，由此提高了在最终获得的MOSFET1中的沟道迁移率。虽然在本实施例中采用将NO气体用作环境气体的处理，但是也可以采用使用能将氮原子引入氧化物膜21和漂移层12之间的界面区的另一气体的处理。
随后，可以执行Ar退火步骤。在本步骤中，通过在作为环境气体的氩（Ar）气中加热来进行热处理。用于这种热处理的条件例如可以是使得将等于或高于上述NO退火步骤中的温度且低于氧化物膜21的熔点（具体地，约1100℃至约1300℃的温度）的温度维持约60分钟。由于这种热处理，可以进一步抑制氧化物膜21和漂移层12之间的界面区中的界面态的形成，由此提高了在最终获得的MOSFET1中的沟道迁移率。虽然在本实施例中采用Ar气作为环境气体的处理，但是也可以采用使用诸如氮气的另一惰性气体来代替Ar气的处理。
随后，作为步骤（S90），执行栅电极形成步骤。参考图8和9，在本步骤（S90）中，在例如利用LPCVD（低压化学气相沉积）形成多晶硅膜（导体膜）之后，利用光刻形成掩膜，并且例如诸如RIE（反应离子蚀刻）的蚀刻处理多晶硅膜，以形成由作为包括高浓度杂质的导体的多晶硅制成的栅电极23。
随后，作为步骤（S100），执行层间绝缘膜形成步骤。在本步骤（S100）中，参考图9，例如利用P（等离子体）-CVD形成由作为绝缘体的SiO2制成的层间绝缘膜24，以围绕在主面12A上方的栅电极23。层间绝缘膜24的厚度例如可以被设定为约1μm。随后，参考图10，利用光刻和蚀刻来去除层间绝缘膜24和氧化物膜21的、将在稍后将描述的步骤（S110）中形成源接触电极22的区域中的部分。因此将层间绝缘膜24形成为所需形状。
随后，作为步骤（S110），执行欧姆接触电极形成步骤。在本步骤（S110）中，参考图10，例如加热并硅化通过蒸发形成的镍（Ni）膜，以形成源接触电极22和漏电极26。
随后，作为步骤（S120），执行源极线形成步骤。在本步骤（S120）中，参考图10和11，例如通过蒸发形成作为导体的源极线25，以在主面12A上方围绕层间绝缘膜24并延伸至n+区15和源接触电极22的顶表面。可以通过依次蒸发具有50至200nm厚度的Ti（钛）、具有2至8μm厚度的Al以及AlSi来形成源极线25。
随后，作为步骤（S130），执行钝化保护膜形成步骤。在本步骤（S130）中，参考图11和1，形成钝化保护膜27以覆盖源极线25。可以通过形成由诸如SiO2、SiN和/或聚酰亚胺的绝缘体制成的并且例如具有约0.5μm至约3μm厚度的膜来形成钝化保护膜27。上述工序之后完成本实施例中的MOSFET1。
（第二实施例）
现在将说明作为本发明的另一实施例的第二实施例。作为第二实施例中的半导体器件的MOSFET3基本上具有与第一实施例中的MOSFET1类似的结构，包括接触绝缘膜（栅极氧化物膜）的半导体层的表面的面取向、p型体区中的p型杂质密度以及形成在漂移层中的超结结构，并且因此以类似方式操作，并具有类似效果。
即，参考图12，第二实施例中的MOSFET3是沟槽MOSFET，其中沿形成在半导体层中的沟槽形成沟道层，并包括n导电类型的碳化硅衬底31、作为由碳化硅制成的n导电类型的半导体层的漂移层32、p导电类型的p型区33、p导电类型的p型体区34、n导电类型的n+区35以及p导电类型的p+区36。
漂移层32被形成在碳化硅衬底31的一个主面31A上，并且通过包含n型杂质而具有n导电类型。漂移层32中包含的n型杂质例如是氮，并且所包含的浓度（密度）低于碳化硅衬底31中包含的n型杂质的浓度。漂移层32是形成在碳化硅衬底31的一个主面31A上的外延生长层。
漂移层32包括沟道39，沟道39是锥形的，使得其宽度从与碳化硅衬底31相反的一侧朝向碳化硅衬底31逐渐变窄。
p型体区34的每一个被形成在漂移层32中，以包括与其上形成了碳化硅衬底31的主面相反的主面32A，并且包括暴露在沟槽39的表面上的表面34A，并且通过包含p型杂质而具有p导电类型。p型体区34中包含的p型杂质例如是铝和/或硼。表面34A相对于{0001}面具有50°或更大且65°或更小的偏离角度。p型体区34具有5×1016cm-3或更大的杂质密度。
n+区35的每一个被形成在p型体区34的每一个中以包括主面32A。n+区35以比漂移层32中包含的n型杂质的浓度高的浓度（密度）包含诸如P的n型杂质。p+区36的每一个被形成在p型体区34的每一个中以包括主面32A，并且与n+区35的每一个相邻。p+区36以比p型体区34中包含的p型杂质的浓度高的浓度（密度）包含诸如Al的p型杂质。沟槽39被形成为穿过n+区35和p型体区34以到达漂移层32。
p型区33在位于p型体区34和碳化硅衬底31之间的漂移层32的区域中在垂直于漂移层32的厚度方向（沿碳化硅衬底31的主面31A的方向）上彼此隔开地布置。
更具体来说，本实施例中的MOSFET3中的p型区33具有以下特征。注意到本发明中的半导体器件的结构不限于以下形式。多个p型区33沿沟槽39延伸的方向彼此隔开地布置。而且，p型区33被形成为接触p型体区34。在p型区33和碳化硅衬底31之间存在间隙。
参考图12，MOSFET3进一步包括作为栅极绝缘膜的栅极氧化物膜41、栅电极43、源接触电极42、层间绝缘膜44、源极线45、漏电极46以及钝化保护膜（未示出）。
栅极氧化物膜41被形成为覆盖沟槽39的表面并延伸至主面32A，并且例如由二氧化硅（SiO2）制成。
栅电极43被布置为接触栅极氧化物膜41以填充沟槽39并延伸至主面32A。栅电极43由诸如包括杂质的多晶硅或Al的导体制成。
源接触电极42的每一个被布置为通过从n+区35的每一个上方的一部分延伸至p+区36的每一个上方的一部分，来接触n+区35的每一个和p+区36的每一个。源接触电极42由能与n+区35和p+区36形成欧姆接触的材料制成，诸如NixSiy（硅化镍）、TixSiy（硅化钛）、AlxSiy（硅化铝）和/或TixAlySiz（硅化钛铝）。
层间绝缘膜44被形成为在漂移层32的主面32A上方围绕栅电极43并且将栅电极43与源接触电极42分开，并且由例如作为绝缘体的二氧化硅（SiO2）制成。
源极线45在漂移层32的主面32A上方围绕层间绝缘膜44，并且延伸至源接触电极42的顶表面。源极线45由诸如Al的导体制成并经由源接触电极42电连接到n+区35。
漏电极46被形成为接触与其上形成漂移层32的表面相反的碳化硅衬底31的主面31B。漏电极46由能与碳化硅衬底31形成欧姆接触的材料制成，诸如NixSiy，并电连接至碳化硅衬底31。
钝化保护膜（未示出）被形成在源极线45上以覆盖源极线45。钝化保护膜由诸如二氧化硅的绝缘体制成。
即，本实施例中作为沟槽MOSFET的MOSFET3包括：碳化硅衬底31；作为由第一导电类型（n型）的碳化硅制成的半导体层的漂移层32，其形成在碳化硅衬底31上并包括相对于{0001}面具有50°或更大且65°或更小的偏离角的表面（表面34A）；以及作为形成在漂移层32的表面34A上并与其接触的绝缘膜的栅极氧化物膜41。漂移层32包括第二导电类型（p型）的p型体区34，p型体区34被形成为包括接触栅极氧化物膜41的表面34A。p型体区34具有5×1016cm-3或更大的杂质密度。位于在垂直于漂移层32的厚度方向的方向上彼此隔开的第二导电类型（p型）的多个p型区33被布置在位于p型体区34和碳化硅衬底31之间的漂移层32中的区域中。
在MOSFET3中，接触栅极氧化物膜41的p型体区34的每一个的表面34A相对于{0001}面具有50°或更大且65°或更小的偏离角度，并且在表面34A附近形成沟道层。因此，即使形成具有5×1016cm-3或更大的p型杂质密度的高掺杂p型体区34，并且使阈值电压偏移至正侧，也能抑制沟道层中的载流子（电子）的迁移率（沟道迁移率）的降低。因此，在抑制沟道迁移率降低的同时，通过使阈值电压偏移至正侧，可以使MOSFET3更接近常关型或制成为常关型。
而且，在MOSFET3中，p型区33被布置为在位于p型体区34和碳化硅衬底31之间的漂移区32中的区域中，在垂直于漂移层32的厚度方向的方向上彼此隔开。即，MOSFET3的漂移层32具有超结结构，其中在沿沟槽39延伸的方向的方向上重复布置pn结。MOSFET3由于通过pn结形成耗尽层的作用而具有高击穿电压。由于漂移层32中没有形成p型区33的区域用作电流路径，因此降低了导通电阻。因此，MOSFET3是能在确保高击穿电压的同时实现降低的损耗的半导体器件。
以下将参考图13至22来说明第二实施例中的制造MOSFET3的示例性方法。参考图13，在制造本实施例中的MOSFET3的方法中，首先，作为步骤（S210），执行衬底制备步骤。在本步骤（S210）中，参考图14，制备包括相对于{0001}面具有2°或更大且10°或更小的主面31A的碳化硅衬底31。
随后，作为步骤（S220），执行外延生长步骤。在本步骤（S220）中，参考图14，通过在碳化硅衬底31的一个主面31A上外延生长来形成由碳化硅制成的漂移层32。
随后，作为步骤（S230），执行p型区形成步骤。在本步骤（S230）中，参考图14和15，执行用于形成p型区33的离子注入。具体地，例如将Al（铝）离子注入漂移层32中，从而形成p型区33。Al离子例如注入至约1×1016cm-3的浓度（密度）。
这里，可以重复上述步骤（S220）和（S230）以便增加漂移层32的厚度。即，参考图16和17，可以进一步通过在已经形成了p型区33的漂移层32上外延生长来形成漂移层32，并且随后通过离子注入来形成p型区33，从而增加漂移层32和p型区33的厚度。
随后，作为步骤（S240），执行p型体区形成步骤。将参考图18至22说明以下步骤，图18至22示出相对于图14至17绕垂直于碳化硅衬底31的主面31A的轴旋转90°的截面图。在本步骤（S240）中，参考图18，例如将Al离子注入漂移层32中以形成p型体区34。随后作为步骤（S250），执行n+区形成步骤。在本步骤（S250）中，参考图18，例如将P（磷）离子注入p型体区34中，以在p型体区34中形成n+区35。而且，作为步骤（S260），执行p+区形成步骤。在本步骤（S260）中，参考图18，例如将Al离子注入p型体区34中，以在p型体区34中形成p+区36。可以通过在漂移层32的主面上形成掩膜层来执行用于形成p型区33、p型体区34、n+区35以及p+区36的离子注入的每一个，该掩膜层由二氧化硅（SiO2）制成，并在应执行离子注入的所需区域中具有开口。
随后，作为步骤（S270），执行活化退火步骤。在本步骤（S270）中，例如通过在诸如氩的惰性气体气氛下，在约1700℃和约1800℃之间加热并维持5至30分钟来执行热处理。因此，活化在上述步骤（S230）至（S260）中注入的杂质（离子）。
随后，作为步骤（S275），执行沟槽形成步骤。在本步骤（S275）中，例如通过使用由二氧化硅制成并在所需区域中具有开口的掩膜，利用诸如RIE的干蚀刻或使用诸如氯或溴或其组合的卤素气体的热蚀刻来形成沟槽39。具体地，参考图18和19，在n+区35上形成具有开口的掩膜之后，穿过n+区35和p型体区34形成沟槽39以在沿碳化硅衬底31的主面31A的方向（朝向图19的纸面背面的方向）上延伸。这里，沟槽39被形成为使得暴露在沟槽的表面（倾斜表面）上的p型体区34的每一个的表面34A相对于{0001}面具有50°或更大且65°或更小的偏离角度。
随后，作为步骤（S280），执行栅极氧化物膜形成步骤。在本步骤（S280）中，参考图19和20，例如通过在氧气氛下在1100℃和1300℃之间加热并维持约60分钟来进行热处理，从而形成氧化物膜（栅极氧化物膜）41。氧化物膜41被形成为覆盖漂移层32的主面32A并且还覆盖沟槽39的表面。在本步骤（S280）之后，可以如第一实施例中执行NO退火步骤以及Ar退火步骤。
随后，作为步骤（S290），执行栅电极形成步骤。参考图20，在本步骤（S290）中，首先例如利用LPCVD将多晶硅膜（导体膜）形成为填充沟槽39。随后，利用光刻形成掩膜，并且利用诸如RIE的蚀刻处理多晶硅膜，以形成由作为包括高浓度杂质的导体的多晶硅制成的栅电极43。
随后，作为步骤（S300），执行层间绝缘膜形成步骤。在本步骤（S300）中，参考图20，例如利用P-CVD形成由作为绝缘体的SiO2制成的层间绝缘膜44，以围绕主面32A上方的栅电极43。层间绝缘膜24的厚度例如可以被设定为约1μm。随后，参考图21，利用光刻和蚀刻将层间绝缘膜24形成为所需形状。
随后，作为步骤（S310），执行欧姆接触电极形成步骤。在本步骤（S310）中，参考图21，例如加热并硅化通过蒸发形成的镍（Ni）膜，以形成源接触电极22和漏电极26。
随后，作为步骤（S320），执行源极线形成步骤。在本步骤（S320）中，参考图21和22，例如通过蒸发形成作为导体的源极线45，以在主面32A上方围绕层间绝缘膜44并延伸至源接触电极42的顶表面。可以通过依次蒸发具有50至200nm厚度的Ti（钛）、具有2至8μm厚度的Al以及AlSi来形成源极线45。
随后，作为步骤（S330），执行钝化保护膜形成步骤。在本步骤（S330）中，形成钝化保护膜以覆盖源极线45。可以通过形成由诸如SiO2、SiN和/或聚酰亚胺的绝缘体制成的并且例如具有约0.5μm至约3μm厚度的膜来形成钝化保护膜。上述工序之后完成图12中所示的本实施例中的MOSFET3。
应当理解本文公开的实施例在各个方面都是说明性而非限制性的。本发明的范围由权利要求项定义，而不是由上述说明书定义，并且旨在包括等效于权利要求项的范围和含义中的任意变型。
工业适用性
本发明的半导体器件可特别有利地应用于在设定阈值电压方面需要提高灵活性的半导体器件。
附图标记列表
1,3MOSFET；11，31碳化硅衬底；11A,11B,31A,31B主面；12,32漂移层；12A,32A主面；13,33p型区；14,34p型体区；14A区域；15,35n+区；16,36p+区；21,41栅极氧化物膜（氧化物膜）；22,42源接触电极；23,43栅电极；24,44层间绝缘膜；25,45源极线；26,46漏电极；27钝化保护膜；34A表面；39沟槽。
权利要求书(按照条约第19条的修改)
1.一种半导体器件（1，3），包括：
衬底（11，31），所述衬底（11，31）由碳化硅制成；
半导体层（12，32），所述半导体层（12，32）由第一导电类型的碳化硅制成，所述半导体层（12，32）形成在所述衬底（11，31）上并包括相对于{0001}面具有50°或更大且65°或更小的偏离角的表面（14A，34A）；以及
绝缘膜（21，41），所述绝缘膜（21，41）形成在所述半导体层（12，32）的所述表面（14A，34A）上并与所述表面（14A，34A）接触，
所述半导体层（12，32）包括与所述第一导电类型不同的第二导电类型的体区（14，34），所述体区（14，34）被形成为包括与所述绝缘膜（21，41）接触的区域，
所述体区（14，34）具有5×1017cm-3或更大的杂质密度，并且
在垂直于所述半导体层（12，32）的厚度方向的方向上彼此隔开定位的所述第二导电类型的多个区域（13，33）被布置在位于所述体区（14，34）和所述衬底（11，31）之间的所述半导体层（12，32）中的区域中。
2.根据权利要求1所述的半导体器件（1，3），其中
在所述表面（14A，34A）的偏离取向与<01-10>方向之间形成的角度是5°或更小。
3.根据权利要求2所述的半导体器件（1，3），其中
所述表面（14A，34A）在<01-10>方向上相对于{03-38}面具有-3°或更大且5°或更小的偏离角。
4.根据权利要求1所述的半导体器件（1，3），其中
在所述表面（14A，34A）的偏离取向与<-2110>方向之间形成的角度是5°或更小。
5.根据权利要求1所述的半导体器件（1，3），其中
所述表面（14A，34A）是碳化硅的碳面侧的表面。
6.根据权利要求1所述的半导体器件（1，3），其中
所述体区（14，34）具有1×1020cm-3或更小的杂质密度。
7.根据权利要求1所述的半导体器件（1，3），其为常关型。
8.根据权利要求1所述的半导体器件（1，3），其中
所述绝缘膜（21，41）具有25nm或更大且70nm或更小的厚度。
9.根据权利要求1所述的半导体器件（1，3），其中
所述第一导电类型是n型，并且所述第二导电类型是p型。
10.根据权利要求9所述的半导体器件（1，3），其中
所述体区（14，34）具有8×1016cm-3或更大且3×1018cm-3或更小的杂质密度。

Claims (10)

1.一种半导体器件（1，3），包括：
衬底（11，31），所述衬底（11，31）由碳化硅制成；
半导体层（12，32），所述半导体层（12，32）由第一导电类型的碳化硅制成，所述半导体层（12，32）形成在所述衬底（11，31）上并包括相对于{0001}面具有50°或更大且65°或更小的偏离角的表面（14A，34A）；以及
绝缘膜（21，41），所述绝缘膜（21，41）形成在所述半导体层（12，32）的所述表面（14A，34A）上并与所述表面（14A，34A）接触，
所述半导体层（12，32）包括与所述第一导电类型不同的第二导电类型的体区（14，34），所述体区（14，34）被形成为包括与所述绝缘膜（21，41）接触的区域，
所述体区（14，34）具有5×1016cm-3或更大的杂质密度，并且
在垂直于所述半导体层（12，32）的厚度方向的方向上彼此隔开定位的所述第二导电类型的多个区域（13，33）被布置在位于所述体区（14，34）和所述衬底（11，31）之间的所述半导体层（12，32）中的区域中。
2.根据权利要求1所述的半导体器件（1，3），其中
在所述表面（14A，34A）的偏离取向与<01-10>方向之间形成的角度是5°或更小。
3.根据权利要求2所述的半导体器件（1，3），其中
所述表面（14A，34A）在<01-10>方向上相对于{03-38}面具有-3°或更大且5°或更小的偏离角。
4.根据权利要求1所述的半导体器件（1，3），其中
在所述表面（14A，34A）的偏离取向与<-2110>方向之间形成的角度是5°或更小。
5.根据权利要求1所述的半导体器件（1，3），其中
所述表面（14A，34A）是碳化硅的碳面侧的表面。
6.根据权利要求1所述的半导体器件（1，3），其中
所述体区（14，34）具有1×1020cm-3或更小的杂质密度。
7.根据权利要求1所述的半导体器件（1，3），其为常关型。
8.根据权利要求1所述的半导体器件（1，3），其中
所述绝缘膜（21，41）具有25nm或更大且70nm或更小的厚度。
9.根据权利要求1所述的半导体器件（1，3），其中
所述第一导电类型是n型，并且所述第二导电类型是p型。
10.根据权利要求9所述的半导体器件（1，3），其中
所述体区（14，34）具有8×1016cm-3或更大且3×1018cm-3或更小的杂质密度。
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