CN113097305B - 一种场效应管及其制备方法 - Google Patents
一种场效应管及其制备方法 Download PDFInfo
- Publication number
- CN113097305B CN113097305B CN202110328230.0A CN202110328230A CN113097305B CN 113097305 B CN113097305 B CN 113097305B CN 202110328230 A CN202110328230 A CN 202110328230A CN 113097305 B CN113097305 B CN 113097305B
- Authority
- CN
- China
- Prior art keywords
- epitaxial layer
- sub
- regions
- injection
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 27
- 238000002360 preparation method Methods 0.000 title claims description 7
- 238000002347 injection Methods 0.000 claims abstract description 85
- 239000007924 injection Substances 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims abstract description 24
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910010271 silicon carbide Inorganic materials 0.000 claims abstract description 23
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 13
- 230000000149 penetrating effect Effects 0.000 claims abstract description 4
- 238000002513 implantation Methods 0.000 claims description 83
- 150000002500 ions Chemical class 0.000 claims description 21
- 238000000034 method Methods 0.000 claims description 12
- 238000000137 annealing Methods 0.000 claims description 10
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 7
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 3
- 230000003213 activating effect Effects 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 3
- 238000005530 etching Methods 0.000 claims description 2
- 238000000206 photolithography Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 5
- 230000006872 improvement Effects 0.000 description 8
- 239000000243 solution Substances 0.000 description 7
- 239000007943 implant Substances 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 210000000746 body region Anatomy 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000032900 absorption of visible light Effects 0.000 description 1
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
Abstract
本发明属于半导体芯片技术领域，公开了场效应管包括在碳化硅衬底形成第一外延层，在第一外延层上的第二外延层，间隔形成在第二外延层内的第一注入区，第二外延层包括第一子外延层和第二子外延层，第一子外延层位于第一注入区之间，在衬底上形成导电类型不同的两层外延层，在第二子外延层之间并与第一子外延层形成第二注入区，以及形成在第二子外延层内并远离第二注入区的第三注入区，贯穿第二外延层并延伸至第一外延层内的沟槽、形成在沟槽的侧壁和沟槽的底部的氧化层、以及形成在氧化层上的多晶硅，沟槽与第一注入区、第二子外延层和第三注入区连接，还公开了场效应管制备方法，提高了器件的工作性能，降低了器件的导通电阻。
Description
技术领域
本发明涉及半导体芯片技术领域，尤其涉及一种场效应管及其制备方法。
背景技术
碳化硅作为第三代半导体材料，具有高饱和漂移速度和高热导率的特性，适合制造高压大功率半导体器件。碳化硅沟槽MOS器件相比于传统平面型MOS器件，具有更大的沟道密度从而具有更低的导通电阻。通常通过P埋层来屏蔽栅氧化层降低其电场，这样做会引入JFET区电阻，而通过进一步增大该JFET区电阻，来加速JFET区的夹断，实现饱和电流的降低。然而，场效应管还存在着栅氧化层电场过高以及饱和电流过大的问题。
发明内容
有鉴于此，为了解决上述存在的技术问题，本发明提供了一种提高击穿电压、降低导通电阻和提升工作性能的场效应管，具体采用以下具体方案来实现。
第一方面，本发明提供了一种场效应管，其包括：
碳化硅衬底；
形成在所述碳化硅衬底上的第一导电类型的第一外延层；
形成在所述第一外延层上的第二导电类型的第二外延层；
间隔形成在所述第二外延层内的第一注入区，其中，所述第二外延层包括第一子外延层和第二子外延层，所述第一子外延层位于所述第一注入区之间；
形成在所述第二子外延层之间并与所述第一子外延层对应设置的第二导电类型的第二注入区，以及形成在所述第二子外延层内并远离所述第二注入区的第一导电类型的第三注入区，垂直于所述第一外延层的方向上，部分所述第二子外延层位于所述第二注入区之间；
贯穿所述第二外延层并延伸至所述第一外延层内的沟槽、形成在所述沟槽的侧壁和所述沟槽的底部的氧化层、以及形成在所述氧化层上的多晶硅，所述沟槽与所述第一注入区、所述第二子外延层和所述第三注入区连接。
作为上述技术方案的进一步改进，所述第一注入区包括第一导电类型的第一注入子区和第二导电类型的第二注入子区，所述第二注入子区位于所述第一注入子区之间，所述第二注入区与所述第一注入子区、所述第二注入子区交错排列。
作为上述技术方案的进一步改进，所述第一注入区的掺杂浓度小于所述第三注入区的掺杂浓度，所述第二注入区的掺杂浓度大于所述第二外延层的掺杂浓度。
第二方面，本发明还提供了一种场效应管的制备方法，包括以下步骤：
提供碳化硅衬底；
在所述碳化硅衬底上形成第一导电类型的第一外延层；
在所述第一外延层上形成第二导电类型的第二外延层；
在所述第二外延层内形成间隔排列的第一注入区，其中，所述第二外延层包括第一子外延层和第二子外延层，所述第一子外延层位于所述第一注入区之间，所述第二子外延层与所述第一注入区对应设置；
在所述第二子外延层之间形成并与所述第一子外延层对应设置的第二导电类型的第二注入区，以及在所述第二子外延层内形成并远离所述第二注入区的第一导电类型的第三注入区；
形成贯穿所述第二外延层并延伸至所述第一外延层内的沟槽、在所述沟槽的侧壁和所述沟槽的底部形成氧化层、以及在所述氧化层上形成多晶硅，所述沟槽与所述第一注入区、所述第二子外延层和所述第三注入区连接。
作为上述技术方案的进一步改进，所述在所述第二外延层内的第一子外延层的两侧形成间隔排列的第一导电类型的第一注入区，包括：
在所述第二外延层的上表面间隔涂覆第一掩膜层，露出第二外延层的第一部分；
向所述第一部分多步注入第一导电类型离子、第二导电类型离子分别形成间隔排列的第一注入子区、位于所述第一注入子区之间的第二注入子区，所述第一注入区包括所述第一注入子区和所述第二注入子区；
其中，所述第一导电类型离子为砷，注入剂量在1E13～9E13之间，注入能量在80～500KeV之间。
作为上述技术方案的进一步改进，所述在所述第二子外延层之间形成并与所述第一子外延层对应设置的第二导电类型的第二注入区，包括：
在所述第二外延层的上表面涂覆第二掩膜层，露出所述第二外延层的第二部分；
向所述第二部分注入第二导电类型离子形成间隔排列的第二注入区，所述第二注入区与所述第一子外延层对应设置。
作为上述技术方案的进一步改进，所述第二导电类型离子为硼，注入剂量在1E15～5E15之间，注入能量在30～400KeV之间。
作为上述技术方案的进一步改进，所述在所述第二子外延层内形成并远离所述第二注入区的第一导电类型的第三注入区，包括：
在所述第二子外延层内注入第一导电类型离子形成注入结；
对所述注入结进行热退火，激活注入杂质形成所述第三注入区。
作为上述技术方案的进一步改进，所述第一导电类型离子为砷，注入剂量在5E15～1E16之间，注入能量为80-120KeV之间，退火温度在1200-1500℃之间，退火时间为30min-400min。
作为上述技术方案的进一步改进，采用光刻刻蚀工艺在所述第二外延层内形成所述沟槽，所述第一导电类型为N，所述第二导电类型为P。
与现有技术相比，本发明提供了一种场效应管及其制备方法，具有以下的有益效果：
通过在碳化硅衬底形成第一导电类型的第一外延层，在第一外延层上的第二导电类型的第二外延层，间隔形成在第二外延层内的第一注入区，第二外延层包括第一子外延层和第二子外延层，第一子外延层位于第一注入区之间，在衬底上形成导电类型不同的两层外延层，可以增加器件的耐压性能，在第二子外延层之间并与第一子外延层对应设置形成第二导电类型的第二注入区，以及形成在第二子外延层内并远离第二注入区的第一导电类型的第三注入区，在第二外延层内形成多个导电类型不同的注入区即类似超结结构，可以提升器件的抗雪崩能力，贯穿第二外延层并延伸至第一外延层内的沟槽、形成在沟槽的侧壁和沟槽的底部的氧化层、以及形成在氧化层上的多晶硅，沟槽与第一注入区、第二子外延层和第三注入区连接，未额外增加器件的面积，提高了器件的工作性能，降低了器件的导通电阻，也降低了制备成本。
附图说明
为了更清楚地说明本发明实施例的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本发明的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1示出了本发明实施例提供的场效应管的结构示意图；
图2为图1的立体结构示意图；
图3示出了本发明实施例的场效应管的制备流程图；
图4至图10为本发明实施例的场效应管的制备过程图；
图11为图5的立体结构示意图；
图12为图8的立体结构示意图；
图13为图9的立体结构示意图；
图14为图10的立体结构示意图。
主要元件符号说明：
10-场效应管；20-碳化硅衬底；30-第一外延层；40-第二外延层；41-第一子外延层；42-第二子外延层；43-第一注入区；431-第一注入子区；432-第二注入子区；44-第二注入区；45-第三注入区；46-沟槽；47-氧化层；48-多晶硅；49-第一掩膜层；50-第二掩膜层。
具体实施方式
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能理解为对本发明的限制。
需要说明的是，当元件被称为“固定于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。相反，当元件被称作“直接在”另一元件“上”时，不存在中间元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
参阅图1及图2，本发明提供了一种场效应管10，其包括：
碳化硅衬底20；
形成在所述碳化硅衬底20上的第一导电类型的第一外延层30；
形成在所述第一外延层30上的第二导电类型的第二外延层40；
间隔形成在所述第二外延层40内的第一注入区43，其中，所述第二外延层40包括第一子外延层41和第二子外延层42，所述第一子外延层41位于所述第一注入区43之间，所述第一子外延层41与部分所述第二子外延层42连接；
形成在所述第二子外延层42之间并与所述第一子外延层41对应设置的第二导电类型的第二注入区44，以及形成在所述第二子外延层42内并远离所述第二注入区44的第一导电类型的第三注入区45，垂直于所述第一外延层30的方向上，部分所述第二子外延层42位于所述第二注入区44之间；
贯穿所述第二外延层40并延伸至所述第一外延层30内的沟槽46、形成在所述沟槽46的侧壁和所述沟槽46的底部的氧化层47、以及形成在所述氧化层47上的多晶硅48，所述沟槽46与所述第一注入区43、所述第二子外延层42和所述第三注入区45连接。
本实施例中，碳化硅具有耐腐蚀、耐高温、强度大和导热性能良好的特点，SiC衬底有化学稳定性好、导电性能好、导热性能好、不吸收可见光等特点。以碳化硅为基底材料的垂直双扩散金属-氧化物半导体场效应晶体管(VDMOS)兼有双极晶体管和普通MOS器件的优点，无论是开关应用还是线形应用，场效应管都是理想的功率器件，VDMOS主要应用于电机调速、逆变器、不间断电源、电子开关等，具有无限大的静态输入阻抗特性，非常快的开关时间，导通电阻正温度系数，高dv/dt。在碳化硅陈地上采用外延生长方式形成导电类型不同的第一外延层和第二外延层，第一外延层的厚度小于第二外延层的厚度，且第一外延层和第二外延层均为轻掺杂。第一注入区包括第一导电类型的第一注入子区和第二导电类型的第二注入子区，第二注入子区位于第一注入子区之间，第二注入区与第一注入子区、第二注入子区交错排列。在平行于第一外延层的上表面的方向上(x轴)，形成在第一外延层上的第一子外延层、第一注入区间隔交替排列，在垂直于第一外延层的方向上(y轴)，第二注入区位于第一注入区之间，第二子外延层位于第二注入区之间，这样可以形成多个间隔的PN结构，所述第一注入区的掺杂浓度小于所述第三注入区的掺杂浓度，所述第二注入区的掺杂浓度大于所述第二外延层的掺杂浓度，这样在第二外延层内形成多个间隔的N-/P-结构，使得第一外延层和第二外延层之间形成PN结具有较低的导通电压，可以降低损耗，提升了应用该场效应管的系统的可靠性。。
需要说明的是，第一注入区的浓度小于第二注入区的浓度，第二注入区的浓度大于第二外延层的浓度，第三注入区的浓度大于第一注入区的浓度，第一子外延层的厚度与第一注入区的厚度相同，第一子外延层的厚度小于第二子外延层的厚度，第三注入区45的厚度小于第一注入区43。沟槽46是在第二外延层40内采用干法刻蚀技术形成延伸至第一外延层30，在沟槽46内形成氧化层47和多晶硅48，氧化层47是该场效应管1的栅极氧化层，多晶硅48是栅极多晶硅即器件的栅极，第二注入区44为该场效应管1的体区，第二外延层40内形成多个间隔交错排列的PN结构即类似超结结构位于该场效应管1的体区底部，可以很好地保护栅极氧化层，大幅提升了器件的耐压性能，同时在第二外延层40与第一外延层30的连接处即漂移区引入了第一注入区43，可以降低器件的导通电阻，提高了器件的工作性能。
参阅图3，本发明还提供了一种场效应管的制备方法，包括以下步骤：
S1：提供碳化硅衬底20；
S2：在所述碳化硅衬底20上形成第一导电类型的第一外延层30；
S3：在所述第一外延层30上形成第二导电类型的第二外延层40；
S4：在所述第二外延层40内形成间隔排列的第一注入区43，其中，所述第二外延层40包括第一子外延层41和第二子外延层42，所述第一子外延层41位于所述第一注入区43之间，所述第一子外延层41与部分所述第二子外延层42连接；
S5：在所述第二子外延层42之间形成并与所述第一子外延层41对应设置的第二导电类型的第二注入区44，以及在所述第二子外延层42内形成并远离所述第二注入区44的第一导电类型的第三注入区45，垂直于所述第一外延层30的方向上，部分所述第二子外延层42位于所述第二注入区44之间；
S6：形成贯穿所述第二外延层40并延伸至所述第一外延层30内的沟槽46、在所述沟槽46的侧壁和所述沟槽46的底部形成氧化层47、以及在所述氧化层47上形成多晶硅48，所述沟槽46与所述第一注入区43、所述第二子外延层42和所述第三注入区45连接。
参阅图4、图5、图11，具体的，在碳化硅衬底上采用外延生长技术依次形成导电类型不同的第一外延层30和第二外延层40，之后在第二外延层40内的第一子外延层41的两侧形成间隔排列的第一导电类型的第一注入区43，具体过程为：在第二外延层40的上表面间隔涂覆第一掩膜层49，露出第二外延层40的第一部分；向第一部分多步注入第一导电类型离子、第二导电类型离子分别形成间隔排列的第一注入子区431、位于第一注入子区431之间的第二注入子区432，第一注入区43包括第一注入子区431和第二注入子区432。在所述第二子外延层42之间形成并与所述第一子外延层41对应设置的第二导电类型的第二注入区44，具体过程包括：在所述第二外延层40的上表面涂覆第二掩膜层50，露出所述第二外延层40的第二部分；向所述第二部分注入第二导电类型离子形成间隔排列的第二注入区44。
在本实施例中，第一导电类型离子为砷，注入剂量在1E13～9E13之间，注入能量在80～500KeV之间，第一掩膜层层49可以是氧化铝、氧化硅、氮化硅或金属掩膜等，在表面掩膜的阻挡下，做多步高能注入，以形成多个间隔排列的PN结，第一导电类型为N型，第二导电类型为P型，第二注入子区432的掺杂浓度小于第二注入区44的掺杂浓度。
需要说明的是，所述第二导电类型离子为硼，注入剂量在1E15～5E15之间，注入能量在30～400KeV之间。.第一注入区和第二注入区的结深相同，在第二外延层内做P+注入，形成多个间隔的P+柱，可以降低体区电阻，提升器件的抗雪崩能力。在平行于第一外延层的方向上，第一子外延层位于两个第一注入区之间、也位于两个第二注入区之间，相当于在第二外延层内形成类似超结结构，以提高器件的耐压性能。
参阅图6、图7、图8及图12，再参阅图9、图10、图13及图14，可选地，所述在所述第二子外延层42内形成并远离所述第二注入区44的第一导电类型的第三注入区45，包括：
在所述第二子外延层41内注入第一导电类型离子形成注入结；
对所述注入结进行热退火，激活注入杂质形成所述第三注入区45。
本实施例中，所述第一导电类型离子为砷，注入剂量在5E15～1E16之间，注入能量为80-120KeV之间，退火温度在1200-1500℃之间，退火时间为30min-400min。在垂直于第一外延层的方向上，第二子外延层与第一子外延层组成T型，采用光刻刻蚀工艺在所述第二外延层内形成所述沟槽，所述第一导电类型为N，所述第二导电类型为P。
需要说明的是，在第一注入区对应的第二子外延层内做第三注入区的注入，第三注入区与第一注入区的导电类型相同，即做N+源区注入，可以使用光刻胶形成掩膜，即做注入结退火，激活注入杂质。之后干法刻蚀技术在未做离子注入的第二外延层上形成贯穿第二外延层并延伸至第一外延层内的深沟槽，依次在沟槽的底部和沟槽的侧壁形成氧化层，再沉积多晶硅形成栅极多晶，提高了场效应管的制备效率。
本发明提供了一种场效应管及其制备方法，通过在碳化硅衬底20形成第一导电类型的第一外延层30，在第一外延层30上的第二导电类型的第二外延层40，间隔形成在第二外延层40内的第一注入区43，第二外延层40包括第一子外延层41和第二子外延层42，第一子外延层41位于第一注入区43之间，第二子外延层42与第一注入区43对应设置，在衬底上形成导电类型不同的两层外延层，可以增加器件的耐压性能，在第二子外延层42之间并与第一子外延层41对应设置形成第二导电类型的第二注入区44，以及形成在第二子外延层42内并远离第二注入区44的第一导电类型的第三注入区44，在第二外延层40内形成多个导电类型不同的注入区即类似超结结构，可以提升器件的抗雪崩能力，贯穿第二外延层40并延伸至第一外延层30内的沟槽46、形成在沟槽46的侧壁和沟槽的底部的氧化层47、以及形成在氧化层47上的多晶硅48，沟槽46与第一注入区、第二子外延层和第三注入区连接，未额外增加器件的面积，提高了器件的工作性能，降低了器件的导通电阻，也降低了制备成本。
在这里示出和描述的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制，因此，示例性实施例的其他示例可以具有不同的值。
应注意到：相似的标号和字母在下面的附图中表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步定义和解释。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。
Claims (8)
1.一种场效应管，其特征在于，包括：
碳化硅衬底；
形成在所述碳化硅衬底上的第一导电类型的第一外延层；
形成在所述第一外延层上的第二导电类型的第二外延层；
间隔形成在所述第二外延层内的第一注入区，其中，所述第二外延层包括第一子外延层和第二子外延层，所述第一子外延层位于所述第一注入区之间，所述第一子外延层与部分所述第二子外延层连接；
形成在所述第二子外延层之间并与所述第一子外延层对应设置的第二导电类型的第二注入区，以及形成在所述第二子外延层内并远离所述第二注入区的第一导电类型的第三注入区；
贯穿所述第二外延层并延伸至所述第一外延层内的沟槽、形成在所述沟槽的侧壁和所述沟槽的底部的氧化层、以及形成在所述氧化层上的多晶硅，所述沟槽与所述第一注入区、所述第二子外延层和所述第三注入区连接；
所述第一注入区包括第一导电类型的第一注入子区和第二导电类型的第二注入子区，所述第二注入子区位于所述第一注入子区之间，所述第二注入区与所述第一注入子区、所述第二注入子区交错排列，其中，沿着沟槽的水平延伸方向上，部分所述第二子外延层位于所述第二注入区之间；在沟槽的水平延伸方向上分别形成间隔排列的第一注入子区以及位于所述第一注入子区之间的第二注入子区。
2.根据权利要求1所述的场效应管，其特征在于，所述第一注入区的掺杂浓度小于所述第三注入区的掺杂浓度，所述第二注入区的掺杂浓度大于所述第二外延层的掺杂浓度。
3.一种场效应管的制备方法，其特征在于，包括以下步骤：
提供碳化硅衬底；
在所述碳化硅衬底上形成第一导电类型的第一外延层；
在所述第一外延层上形成第二导电类型的第二外延层；
在所述第二外延层内形成间隔排列的第一注入区，其中，所述第二外延层包括第一子外延层和第二子外延层，所述第一子外延层位于所述第一注入区之间，所述第一子外延层与部分所述第二子外延层连接；
在所述第二子外延层之间形成并与所述第一子外延层对应设置的第二导电类型的第二注入区，以及在所述第二子外延层内形成并远离所述第二注入区的第一导电类型的第三注入区；
形成贯穿所述第二外延层并延伸至所述第一外延层内的沟槽、在所述沟槽的侧壁和所述沟槽的底部形成氧化层、以及在所述氧化层上形成多晶硅，所述沟槽与所述第一注入区、所述第二子外延层和所述第三注入区连接；
其中，在所述第二外延层内的第一子外延层的两侧形成间隔排列的第一导电类型的第一注入区，包括：
在所述第二外延层的上表面间隔涂覆第一掩膜层，露出第二外延层的第一部分；
向所述第一部分多步注入第一导电类型离子、第二导电类型离子分别形成间隔排列的第一注入子区、位于所述第一注入子区之间的第二注入子区，所述第一注入区包括所述第一注入子区和所述第二注入子区，其中，沿着沟槽的水平延伸方向上，部分所述第二子外延层位于所述第二注入区之间；在沟槽的水平延伸方向上分别形成间隔排列的第一注入子区以及位于所述第一注入子区之间的第二注入子区；
其中，所述第一导电类型离子为砷，注入剂量在1E13～9E13之间，注入能量在80～500KeV之间。
4.根据权利要求3所述的场效应管的制备方法，其特征在于，所述在所述第二子外延层之间形成并与所述第一子外延层对应设置的第二导电类型的第二注入区，包括：
在所述第二外延层的上表面涂覆第二掩膜层，露出所述第二外延层的第二部分；
向所述第二部分注入第二导电类型离子形成间隔排列的第二注入区，所述第二注入区与所述第一子外延层对应设置。
5.根据权利要求4所述的场效应管的制备方法，其特征在于，所述第二导电类型离子为硼，注入剂量在1E15～5E15之间，注入能量在30～400KeV之间。
6.根据权利要求3所述的场效应管的制备方法，其特征在于，所述在所述第二子外延层内形成并远离所述第二注入区的第一导电类型的第三注入区，包括：
在所述第二子外延层内注入第一导电类型离子形成注入结；
对所述注入结进行热退火，激活注入杂质形成所述第三注入区。
7.根据权利要求6所述的场效应管的制备方法，其特征在于，所述第一导电类型离子为砷，注入剂量在5E15～1E16之间，注入能量为80-120KeV之间，退火温度在1200-1500℃之间，退火时间为30min-400min。
8.根据权利要求3所述的场效应管的制备方法，其特征在于，采用光刻刻蚀工艺在所述第二外延层内形成所述沟槽，所述第一导电类型为N，所述第二导电类型为P。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110328230.0A CN113097305B (zh) | 2021-03-26 | 2021-03-26 | 一种场效应管及其制备方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110328230.0A CN113097305B (zh) | 2021-03-26 | 2021-03-26 | 一种场效应管及其制备方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113097305A CN113097305A (zh) | 2021-07-09 |
| CN113097305B true CN113097305B (zh) | 2022-11-08 |
Family
ID=76670137
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110328230.0A Active CN113097305B (zh) | 2021-03-26 | 2021-03-26 | 一种场效应管及其制备方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113097305B (zh) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115799072B (zh) * | 2023-02-08 | 2023-04-14 | 合肥晶合集成电路股份有限公司 | 屏蔽栅沟槽功率器件及其制作方法 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012253293A (ja) * | 2011-06-07 | 2012-12-20 | Sumitomo Electric Ind Ltd | 半導体装置 |
| US9306061B2 (en) * | 2013-03-13 | 2016-04-05 | Cree, Inc. | Field effect transistor devices with protective regions |
| JP6287469B2 (ja) * | 2014-03-28 | 2018-03-07 | 住友電気工業株式会社 | 炭化珪素半導体装置およびその製造方法 |
| CN109037206B (zh) * | 2018-07-24 | 2021-03-05 | 深圳市华安半导体有限公司 | 一种功率器件保护芯片及其制作方法 |
| CN108962978A (zh) * | 2018-07-25 | 2018-12-07 | 盛世瑶兰（深圳）科技有限公司 | 金属氧化物半导体场效应管及其制造方法 |
-
2021
- 2021-03-26 CN CN202110328230.0A patent/CN113097305B/zh active Active
Also Published As
| Publication number | Publication date |
|---|---|
| CN113097305A (zh) | 2021-07-09 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Ueda et al. | A new vertical power MOSFET structure with extremely reduced on-resistance | |
| JP4198469B2 (ja) | パワーデバイスとその製造方法 | |
| KR100869324B1 (ko) | 베이스 리치-쓰루를 방지하는 측면 확장 베이스 차폐영역을 구비한 전력 반도체 소자 및 그 제조방법 | |
| EP1453105B1 (en) | Vertical field effect transistor having a high withstand voltage | |
| US11961904B2 (en) | Semiconductor device including trench gate structure and buried shielding region and method of manufacturing | |
| US11888022B2 (en) | SOI lateral homogenization field high voltage power semiconductor device, manufacturing method and application thereof | |
| CN110291620B (zh) | 半导体装置及半导体装置的制造方法 | |
| WO2022035839A1 (en) | Mosfet with distributed doped p-shield zones under trenches | |
| CN114023810B (zh) | 一种L型基区SiC MOSFET元胞结构、器件及制造方法 | |
| CN114823872A (zh) | 一种全隔离衬底耐压功率半导体器件及其制造方法 | |
| CN110993691A (zh) | 双沟道横向超结双扩散金属氧化物宽带隙半导体场效应管及其制作方法 | |
| US11264475B2 (en) | Semiconductor device having a gate electrode formed in a trench structure | |
| CN113097305B (zh) | 一种场效应管及其制备方法 | |
| US20240063267A1 (en) | Semiconductor device and method for producing same | |
| US20220352315A1 (en) | Semiconductor device and method for producing same | |
| US20230040858A1 (en) | Inversion channel devices on multiple crystal orientations | |
| KR20010102278A (ko) | 게이트 항복을 방지한 실리콘 탄화물 횡형 금속 산화물반도체 전계 효과 트랜지스터 | |
| US20240055498A1 (en) | Semiconductor device and method for producing same | |
| CN110444591B (zh) | 具有低比导通电阻的槽型器件及其制造方法 | |
| WO2023112547A1 (ja) | 半導体装置 | |
| EP4260376A1 (en) | Semiconductor device | |
| CN116487386A (zh) | 基于深槽分区氧化的高压bcd半导体器件及制造方法 | |
| CN117810265A (zh) | 一种宽禁带半导体沟槽mosfet器件及其制造方法 | |
| CN117810086A (zh) | 一种宽soa的sgt器件的制造方法 | |
| CN114582975A (zh) | 一种具有低比导通电阻的SiC MOSFET器件及其制备方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |